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JP7640861B2 - 半導体集積回路装置 - Google Patents

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JP7640861B2
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Description

本開示は、ナノシート（ナノワイヤ）ＦＥＴ（Field Effect Transistor）を備えた半導体集積回路装置に関する。
半導体基板上に半導体集積回路を形成する方法として、スタンダードセル方式が知られている。スタンダードセル方式とは、特定の論理機能を有する基本的単位（例えば、インバータ，ラッチ，フリップフロップ，全加算器など）をスタンダードセルとして予め用意しておき、半導体基板上に複数のスタンダードセルを配置して、それらのスタンダードセルを配線で接続することによって、ＬＳＩチップを設計する方式のことである。
また、ＬＳＩの基本構成要素であるトランジスタは、ゲート長の縮小（スケーリング）により、集積度の向上、動作電圧の低減、および動作速度の向上を実現してきた。しかし近年、過度なスケーリングによるオフ電流と、それによる消費電力の著しい増大が問題となっている。この問題を解決するため、トランジスタ構造を従来の平面型から立体型に変更した立体構造トランジスタが盛んに研究されている。その１つとして、ナノシート（ナノワイヤ）ＦＥＴが注目されている。
非特許文献１では、ゲート電極をフォーク形状としたナノシートＦＥＴを用いたＳＲＡＭメモリセルのレイアウトが開示されている。
P. Weckx et al., "Stacked nanosheet fork architecture for SRAM design and device co-optimization toward 3nm", 2017 IEEE International Electron Devices Meeting (IEDM), December 2017, IEDM17-505～508
本明細書では、ゲート電極をフォーク形状としたナノシートＦＥＴのことを、非特許文献１の記載にならい、フォークシート（fork sheet）ＦＥＴと呼ぶことにする。
これまで、フォークシートＦＥＴを用いたスタンダードセルのレイアウト構造や、フォークシートＦＥＴを用いた半導体集積回路のレイアウトについて、開示した文献はない。
本開示は、小面積の、フォークシートＦＥＴを用いた半導体集積回路装置のレイアウト構造を提供することを目的とする。
本開示の第１態様では、第１方向に並べて配置されたスタンダードセルを備える半導体集積回路装置において、前記スタンダードセルは、Ｐ型トランジスタが形成されるＰ型領域とＮ型トランジスタが形成されるＮ型領域とが、前記第１方向と垂直をなす第２方向において隣接して形成されており、前記Ｐ型領域において、前記第１方向にそれぞれ延びており、前記第２方向に並ぶ２つ以上のナノシートからなる、第１ナノシート群と、前記Ｎ型領域において、前記第１方向にそれぞれ延びており、前記第２方向に並ぶ２つ以上のナノシートからなる、第２ナノシート群と、前記第２方向に延びており、前記第１ナノシート群の各ナノシートの前記第２方向、並びに、前記第１および第２方向と垂直をなす第３方向における外周を囲うように形成された第１ゲート配線と、前記第２方向に延びており、前記第２ナノシート群の各ナノシートの前記第２方向および前記第３方向における外周を囲うように形成された第２ゲート配線とを備え、前記第１ナノシート群において、前記Ｎ型領域から最も遠い第１ナノシートは、前記第２方向における前記Ｎ型領域と反対側の面が、前記第１ゲート配線から露出しており、前記Ｎ型領域に最も近い第２ナノシートは、前記第２方向における前記Ｎ型領域側の面が、前記第１ゲート配線から露出しており、前記第２ナノシート群において、前記Ｐ型領域から最も遠い第３ナノシートは、前記第２方向における前記Ｐ型領域と反対側の面が、前記第２ゲート配線から露出しており、前記Ｐ型領域に最も近い第４ナノシートは、前記第２方向における前記Ｐ型領域側の面が、前記第２ゲート配線から露出している。
この態様によると、Ｐ型領域における第１ナノシート群において、Ｎ型領域から最も遠い第１ナノシートは、第２方向におけるＮ型領域と反対側の面が第１ゲート配線から露出している。Ｎ型領域における第２ナノシート群において、Ｐ型領域から最も遠い第３ナノシートは、第２方向におけるＰ型領域と反対側の面が第２ゲート配線から露出している。すなわち、第１ゲート配線は、第１ナノシート群に対してスタンダードセル外側に向けてオーバーラップしておらず、第２ゲート配線は、第２ナノシート群に対してスタンダードセル外側に向けてオーバーラップしていない。また、Ｐ型領域における第１ナノシート群において、Ｎ型領域に最も近い第２ナノシートは、第２方向におけるＮ型領域側の面が第１ゲート配線から露出している。Ｎ型領域における第２ナノシート群において、Ｐ型領域に最も近い第４ナノシートは、第２方向におけるＰ型領域側の面が第２ゲート配線から露出している。すなわち、第１ゲート配線は、第１ナノシート群に対して第２ナノシート群に向けてオーバーラップしておらず、第２ゲート配線は、第２ナノシート群に対して第１ナノシート群に向けてオーバーラップしていない。このため、スタンダードセルの第２方向のサイズを縮小することができるので、小面積のレイアウト構造を実現することができる。
本開示の第２態様では、半導体集積回路装置は、第１方向に延びており、第１電源電圧を供給する第１電源配線と、前記第１方向に延びており、第２電源電圧を供給する第２電源配線とを備え、前記第１電源配線と前記第２電源配線との間に、Ｐ型トランジスタが形成されるＰ型領域とＮ型トランジスタが形成されるＮ型領域とが、前記第１方向と垂直をなす第２方向において隣接して形成されており、さらに、前記Ｐ型領域において、前記第１方向に延びており、前記第２方向に並ぶ２つ以上のナノシートからなる、第１ナノシート群と、前記Ｎ型領域において、前記第１方向に延びており、前記第２方向に並ぶ２つ以上のナノシートからなる、第２ナノシート群と、前記第２方向に延びており、前記第１ナノシート群の各ナノシートの前記第２方向、並びに、前記第１および第２方向と垂直をなす第３方向における外周を囲うように形成された第１ゲート配線と、前記第２方向に延びており、前記第２ナノシート群の各ナノシートの前記第２方向および前記第３方向における外周を囲うように形成された第２ゲート配線とを備え、前記第１ナノシート群において、前記Ｎ型領域から最も遠い第１ナノシートは、前記第２方向における前記Ｎ型領域と反対側の面が、前記第１ゲート配線から露出しており、前記Ｎ型領域に最も近い第２ナノシートは、前記第２方向における前記Ｎ型領域側の面が、前記第１ゲート配線から露出しており、前記第２ナノシート群において、前記Ｐ型領域から最も遠い第３ナノシートは、前記第２方向における前記Ｐ型領域と反対側の面が、前記第２ゲート配線から露出しており、前記Ｐ型領域に最も近い第４ナノシートは、前記第２方向における前記Ｐ型領域側の面が、前記第２ゲート配線から露出している。
この態様によると、Ｐ型領域における第１ナノシート群において、Ｎ型領域から最も遠い第１ナノシートは、第２方向におけるＮ型領域と反対側の面が第１ゲート配線から露出している。Ｎ型領域における第２ナノシート群において、Ｐ型領域から最も遠い第３ナノシートは、第２方向におけるＰ型領域と反対側の面が第２ゲート配線から露出している。すなわち、第１ゲート配線は、第１ナノシート群に対して電源配線側に向けてオーバーラップしておらず、第２ゲート配線は、第２ナノシート群に対して電源配線側に向けてオーバーラップしていない。また、Ｐ型領域における第１ナノシート群において、Ｎ型領域に最も近い第２ナノシートは、第２方向におけるＮ型領域側の面が第１ゲート配線から露出している。Ｎ型領域における第２ナノシート群において、Ｐ型領域に最も近い第４ナノシートは、第２方向におけるＰ型領域側の面が第２ゲート配線から露出している。すなわち、第１ゲート配線は、第１ナノシート群に対して第２ナノシート群に向けてオーバーラップしておらず、第２ゲート配線は、第２ナノシート群に対して第１ナノシート群に向けてオーバーラップしていない。このため、半導体集積回路装置の第２方向のサイズを縮小することができるので、小面積のレイアウト構造を実現することができる。
本開示によると、フォークシートＦＥＴを用いた半導体集積回路装置について、小面積のレイアウト構造が実現できる。
実施形態に係る、フォークシートＦＥＴを有するスタンダードセルの基本構造の例を示す図であり、（ａ）は平面図、（ｂ）は断面図 （ａ）は２入力ＮＡＮＤセルのレイアウト構造を示す平面図、（ｂ）は２入力ＮＡＮＤの回路図 （ａ），（ｂ）は図２（ａ）の２入力ＮＡＮＤセルの断面図 （ａ）はトライステートインバータセルのレイアウト構造を示す平面図、（ｂ）はトライステートインバータの回路図 （ａ），（ｂ）は図４（ａ）のトライステートインバータセルの断面図 （ａ）はインバータセルのレイアウト構造を示す平面図、（ｂ）はインバータの回路図 （ａ）は２入力ＮＯＲセルのレイアウト構造を示す平面図、（ｂ）は２入力ＮＯＲの回路図 変形例に係る、フォークシートＦＥＴを有するスタンダードセルの基本構造を示す図であり、（ａ）は平面図、（ｂ）は断面図 変形例に係る、フォークシートＦＥＴを有するスタンダードセルの基本構造を示す図であり、（ａ）は平面図、（ｂ）は断面図 フォークシートＦＥＴの基本構造を示す図であり、（ａ）は平面図、（ｂ）は断面図
以下、実施の形態について、図面を参照して説明する。以下の実施の形態では、半導体集積回路装置は、複数のスタンダードセル（本明細書では、適宜、単にセルという）を備えており、この複数のスタンダードセルのうち少なくとも一部は、ナノシートＦＥＴ（Field Effect Transistor）を備えるものとする。ナノシートＦＥＴとは、電流が流れる薄いシート（ナノシート）を用いたＦＥＴである。ナノシートは例えばシリコンによって形成されている。そして、半導体集積回路装置において、ナノシートＦＥＴの一部は、ゲート電極をフォーク形状としたフォークシートＦＥＴであるものとする。
また、本開示では、ナノシートの両端に形成されており、ナノシートＦＥＴのソースまたはドレインとなる端子を構成する半導体層部のことを「パッド」という。また、以下の説明では、図１等の平面図において、図面横方向をＸ方向（第１方向に相当）、図面縦方向をＹ方向（第２方向に相当）、基板面に垂直な方向をＺ方向（第３方向に相当）としている。
まず、フォークシートＦＥＴの基本構造について、説明する。
図１０はフォークシートＦＥＴの基本構造を示す図であり、（ａ）は平面図、（ｂ）は（ａ）の線Ｙ－Ｙ’における断面図である。図１０の基本構造では、２つのトランジスタＴＲ１，ＴＲ２が、Ｙ方向において間隔Ｓを空けて並べて配置されている。トランジスタＴＲ１のゲートとなるゲート配線５３１と、トランジスタＴＲ２のゲートとなるゲート配線５３２は、ともにＹ方向に延びており、かつ、Ｘ方向において同じ位置に配置されている。
トランジスタＴＲ１のチャネル領域となるチャネル部５２１と、トランジスタＴＲ２のチャネル領域となるチャネル部５２６は、ナノシートで構成されている。図１０では、チャネル部５２１，５２６はそれぞれ、平面視で重なる３枚のシート構造からなるナノシートによって構成されている。チャネル部５２１のＸ方向における両側に、トランジスタＴＲ１のソース領域またはドレイン領域となるパッド５２２ａ，５２２ｂが形成されている。チャネル部５２６のＸ方向における両側に、トランジスタＴＲ２のソース領域またはドレイン領域となるパッド５２７ａ，５２７ｂが形成されている。パッド５２２ａ，５２２ｂは、チャネル部５２１を構成するナノシートからのエピタキシャル成長によって、形成される。パッド５２７ａ，５２７ｂは、チャネル部５２６を構成するナノシートからのエピタキシャル成長によって、形成される。
ゲート配線５３１は、ナノシートで構成されたチャネル部５２１のＹ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ただし、チャネル部５２１を構成するナノシートは、Ｙ方向におけるトランジスタＴＲ２の側の面が、ゲート配線５３１によって覆われておらず、ゲート配線５３１から露出している。すなわち、図１０（ｂ）の断面図では、ゲート配線５３１は、チャネル部５２１を構成するナノシートの図面右側は覆っておらず、図面上側、左側および下側を覆っている。ゲート配線５３１は、チャネル部５２１を構成するナノシートに対して、Ｙ方向におけるトランジスタＴＲ２の反対側に長さＯＬだけオーバーラップしている。
ゲート配線５３２は、ナノシートで構成されたチャネル部５２６のＹ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ただし、チャネル部５２６を構成するナノシートは、Ｙ方向におけるトランジスタＴＲ１の側の面は、ゲート配線５３２によって覆われておらず、ゲート配線５３２から露出している。すなわち、図１０（ｂ）の断面図では、ゲート配線５３２は、チャネル部５２６を構成するナノシートの図面左側は覆っておらず、図面上側、右側および下側を覆っている。ゲート配線５３２は、チャネル部５２６を構成するナノシートに対して、Ｙ方向におけるトランジスタＴＲ１の反対側に長さＯＬだけオーバーラップしている。
各ナノシートの幅（Ｙ方向におけるサイズ）をＷ、高さ（Ｚ方向のサイズ）をＨとすると、ゲート実効幅Ｗｅｆｆは、
Ｗｅｆｆ＝２×Ｗ+Ｈ
となる。トランジスタＴＲ１，ＴＲ２のチャネル部５２１，５２６は３枚のナノシートによって構成されているので、トランジスタＴＲ１，ＴＲ２のゲート実効幅は、
３×（２×Ｗ＋Ｈ）
となる。
図１０の構造によると、ゲート配線５３１は、チャネル部５２１を構成するナノシートに対して、Ｙ方向におけるトランジスタＴＲ２の側にオーバーラップしていない。また、ゲート配線５３２は、チャネル部５２６を構成するナノシートに対して、Ｙ方向におけるトランジスタＴＲ１の側にオーバーラップしていない。これにより、トランジスタＴＲ１，ＴＲ２をより近づけることが可能になり、小面積化が実現できる。
なお、トランジスタのチャネル部を構成するナノシートの枚数は、３枚に限られるものではない。すなわち、ナノシートは、１枚のシート構造からなるものであってよいし、平面視で重なる複数枚のシート構造からなるものであってもよい。また、図１０（ｂ）では、ナノシートの断面形状は長方形として図示しているが、これに限られるものではなく、ナノシートの断面形状は、例えば、正方形、円形、楕円形等であってもよい。
また、半導体集積回路装置内には、フォークシートＦＥＴと、ゲート配線がナノシートの全周囲を囲んでいるナノシートＦＥＴとが、混在していてもかまわない。
本明細書では、「ＶＤＤ」「ＶＳＳ」は、電源電圧または電源自体を示す。また、本明細書において、「同一配線幅」等のように、幅等が同じであることを意味する表現は、製造上のばらつき範囲を含んでいるものとする。
（実施形態）
図１は実施形態に係る、フォークシートＦＥＴを有するスタンダードセルの基本構造の例を示す図であり、（ａ）は平面図、（ｂ）は（ａ）の線Ｙ－Ｙ’の断面図である。図１（ａ）ではスタンダードセルのセル枠ＣＬを示している。以降の平面図でも同様である。
図１のスタンダードセルは、他のスタンダードセルとともに、セル枠ＣＬを接してＸ方向に並べて配置されて、セル列を構成する。また、複数のセル列は、セル枠ＣＬを接してＹ方向に並べて配置される。ただし、複数のセル列は、１列おきに上下反転される。
図１に示すように、スタンダードセルのＹ方向における両端において、Ｘ方向に延びる電源配線１１，１２がそれぞれ設けられている。電源配線１１，１２はともに、埋め込み配線層に形成された埋め込み電源配線（ＢＰＲ：Buried Power Rail）である。電源配線１１は電源電圧ＶＤＤを供給し、電源配線１２は電源電圧ＶＳＳを供給する。電源配線１１，１２は、Ｘ方向において並べて配置される他のセルと共有されて、セル列同士の間に配置される電源配線を構成する。
Ｎウェル上のＰ型領域に、Ｐ型のトランジスタＰ１１，Ｐ１２，Ｐ２１，Ｐ２２が形成されている。Ｐ型基板上のＮ型領域に、Ｎ型のトランジスタＮ１１，Ｎ１２，Ｎ２１，Ｎ２２が形成されている。トランジスタＰ１１，Ｐ１２，Ｎ１１，Ｎ１２はＹ方向に１列に並んでいる。トランジスタＰ２１，Ｐ２２，Ｎ２１，Ｎ２２はＹ方向に１列に並んでいる。
トランジスタＰ１１，Ｐ１２，Ｐ２１，Ｐ２２は、チャネル部として、３枚のシートからなるナノシート２１ａ，２３ａ，２１ｂ，２３ｂをそれぞれ有する。すなわち、トランジスタＰ１１，Ｐ１２，Ｐ２１，Ｐ２２はナノシートＦＥＴである。
図１（ａ）に示すように、ナノシート２１ａの図面左側、ナノシート２１ａ，２１ｂの間、および、ナノシート２１ｂの図面右側に、３枚のシートに接続された一体構造の半導体層からなるパッド２２ａ，２２ｂ，２２ｃがそれぞれ形成されている。パッド２２ａ，２２ｂは、トランジスタＰ１１のソース領域およびドレイン領域となる。パッド２２ｂ，２２ｃは、トランジスタＰ２１のソース領域およびドレイン領域となる。
ナノシート２３ａの図面左側、ナノシート２３ａ，２３ｂの間、および、ナノシート２３ｂの図面右側に、３枚のシートに接続された一体構造の半導体層からなるパッド２４ａ，２４ｂ，２４ｃがそれぞれ形成されている。パッド２４ａ，２４ｂは、トランジスタＰ１２のソース領域およびドレイン領域となる。パッド２４ｂ，２４ｃは、トランジスタＰ２２のソース領域およびドレイン領域となる。
トランジスタＮ１１，Ｎ１２，Ｎ２１，Ｎ２２は、チャネル部として、３枚のシートからなるナノシート２６ａ，２８ａ，２６ｂ，２８ｂをそれぞれ有する。すなわち、トランジスタＮ１１，Ｎ１２，Ｎ２１，Ｎ２２はナノシートＦＥＴである。
図１（ａ）に示すように、ナノシート２６ａの図面左側、ナノシート２６ａ，２６ｂの間、および、ナノシート２６ｂの図面右側に、３枚のシートに接続された一体構造の半導体層からなるパッド２７ａ，２７ｂ，２７ｃがそれぞれ形成されている。パッド２７ａ，２７ｂは、トランジスタＮ１１のソース領域およびドレイン領域となる。パッド２７ｂ，２７ｃは、トランジスタＮ２１のソース領域およびドレイン領域となる。
ナノシート２８ａの図面左側、ナノシート２８ａ，２８ｂの間、および、ナノシート２８ｂの図面右側に、３枚のシートに接続された一体構造の半導体層からなるパッド２９ａ，２９ｂ，２９ｃがそれぞれ形成されている。パッド２９ａ，２９ｂは、トランジスタＮ１２のソース領域およびドレイン領域となる。パッド２９ｂ，２９ｃは、トランジスタＮ２２のソース領域およびドレイン領域となる。
Ｐ型領域に、Ｙ方向に並列に延びるゲート配線３１，３２が形成されている。ゲート配線３１，３２のＸ方向における両側のセル枠ＣＬ上に、ダミーゲート配線３５ａ，３５ｂが形成されている。ゲート配線３１，３２、ダミーゲート配線３５ａ，３５ｂは、同じ幅で形成されており、同一ピッチで配置されている。
Ｎ型領域に、Ｙ方向に並列に延びるゲート配線３３，３４が形成されている。ゲート配線３３，３４のＸ方向における両側のセル枠ＣＬ上に、ダミーゲート配線３５ｃ，３５ｄが形成されている。ゲート配線３３，３４、ダミーゲート配線３５ｃ，３５ｄは、同じ幅で形成されており、同一ピッチで配置されている。
ゲート配線３１は、トランジスタＰ１１のナノシート２１ａ、および、トランジスタＰ１２のナノシート２３ａのＹ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ゲート配線３１は、トランジスタＰ１１，Ｐ１２のゲートとなる。ゲート配線３２は、トランジスタＰ２１のナノシート２１ｂ、および、トランジスタＰ２２のナノシート２３ｂのＹ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ゲート配線３２は、トランジスタＰ２１，Ｐ２２のゲートとなる。
ゲート配線３３は、トランジスタＮ１１のナノシート２６ａ、および、トランジスタＮ１２のナノシート２８ａのＹ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ゲート配線３３は、トランジスタＮ１１，Ｎ１２のゲートとなる。ゲート配線３４は、トランジスタＮ２１のナノシート２６ｂ、および、トランジスタＮ２２のナノシート２８ｂのＹ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ゲート配線３４は、トランジスタＮ２１，Ｎ２２のゲートとなる。
ここで、ナノシート２１ａ，２１ｂは、Ｙ方向におけるＮ型領域と反対側の面（電源配線１１に近い側の面）が、ゲート配線３１，３２によって覆われておらず、ゲート配線３１，３２から露出している。ナノシート２３ａ，２３ｂは、Ｙ方向におけるＮ型領域側の面が、ゲート配線３１，３２によって覆われておらず、ゲート配線３１，３２から露出している。例えば、ナノシート２１ａ，２３ａが第１ナノシート群を構成しており、ナノシート２１ａが、第１ナノシート群においてＮ型領域から最も遠い第１ナノシートに対応しており、ナノシート２３ａが、第１ナノシート群においてＮ型領域に最も近い第２ナノシートに対応している。
また、ナノシート２６ａ，２６ｂは、Ｙ方向におけるＰ型領域側の面が、ゲート配線３３，３４によって覆われておらず、ゲート配線３３，３４から露出している。ナノシート２８ａ，２８ｂは、Ｙ方向におけるＰ型領域と反対側の面（電源配線１２に近い側の面）が、ゲート配線３３，３４によって覆われておらず、ゲート配線３３，３４から露出している。例えば、ナノシート２６ａ，２８ａが第２ナノシート群を構成しており、ナノシート２８ａが、第２ナノシート群においてＰ型領域から最も遠い第３ナノシートに対応しており、ナノシート２６ａが、第２ナノシート群においてＰ型領域に最も近い第４ナノシートに対応している。
このような基本構造を基にして、トランジスタ間の接続を行うためのビアや配線（ローカル配線、メタル配線）を形成することによって、論理機能を実現するスタンダードセルが形成される。
なお、電源配線１１，１２は埋め込み電源配線としたが、これに限られるものではなく、例えば、電源配線は上層のメタル配線層に形成されてもよい。
また、トランジスタがＸ方向に２個ずつ並んでいるものとしたが、これに限られるものではなく、例えば、Ｘ方向に１個だけ配置されていてもよいし、Ｘ方向に３個以上配置されていてもよい。
以下、上述した基本構造を基にして形成した、論理機能を実現するスタンダードセルの例を説明する。
（例１：２入力ＮＡＮＤ）
図２（ａ）は２入力ＮＡＮＤセルのレイアウト構造を示す平面図、図２（ｂ）は２入力ＮＡＮＤの回路図、図３（ａ）は図２（ａ）の線Ｙ１－Ｙ１’の断面図、図３（ｂ）は図２（ａ）の線Ｙ２－Ｙ２’の断面図である。
ローカル配線層において、Ｙ方向に延びるローカル配線４１，４２，４３，４４，４５が形成されている。ローカル配線４１は、パッド２２ａ，２４ａと接続されている。ローカル配線４２は、パッド２２ｂ，２４ｂと接続されており、かつ、電源配線１１とビアを介して接続されている。ローカル配線４３は、パッド２２ｃ，２４ｃ，２７ｃ，２９ｃと接続されている。ローカル配線４４は、パッド２７ａ，２９ａと接続されており、かつ、電源配線１２とビアを介して接続されている。ローカル配線４５は、パッド２７ｂ，２９ｂと接続されている。
Ｙ方向に並ぶゲート配線３１，３３は、ゲート配線３１とゲート配線３３との間に形成されたブリッジ部３６ａを介して、接続されている。Ｙ方向に並ぶゲート配線３２，３４は、ゲート配線３２とゲート配線３４との間に形成されたブリッジ部３６ｂを介して、接続されている。ブリッジ部３６ａ，３６ｂは、ゲート接続部の一例である。
Ｍ１配線層において、Ｘ方向に延びるメタル配線５１，５２，５３が形成されている。メタル配線５１は、ローカル配線４１，４３と、ビアを介して接続されている。メタル配線５２は、ゲート配線３２，３４と、ビアを介して接続されている。メタル配線５３は、ゲート配線３１，３３と、ビアを介して接続されている。メタル配線５１，５２，５３は、２入力ＮＡＮＤの、出力Ｙ、入力Ａ，Ｂにそれぞれ対応している。
（例２：トライステートインバータ）
図４（ａ）はトライステートインバータセルのレイアウト構造を示す平面図、図４（ｂ）はトライステートインバータの回路図、図５（ａ）は図４（ａ）の線Ｙ１－Ｙ１’の断面図、図４（ｂ）は図４（ａ）の線Ｙ２－Ｙ２’の断面図である。
ローカル配線層において、Ｙ方向に延びるローカル配線６１，６２，６３，６４，６５が形成されている。ローカル配線６１は、パッド２２ａ，２４ａと接続されており、かつ電源配線１１とビアを介して接続されている。ローカル配線６２は、パッド２２ｂ，２４ｂと接続されている。ローカル配線６３は、パッド２２ｃ，２４ｃ，２７ｃ，２９ｃと接続されている。ローカル配線６４は、パッド２７ａ，２９ａと接続されており、かつ、電源配線１２とビアを介して接続されている。ローカル配線６５は、パッド２７ｂ，２９ｂと接続されている。
Ｙ方向に並ぶゲート配線３１，３３は、ゲート配線３１とゲート配線３３との間に形成されたブリッジ部３７を介して、接続されている。Ｙ方向に並ぶゲート配線３２，３４は、接続されておらず、分離されたままである。
Ｍ１配線層において、Ｘ方向に延びるメタル配線７１，７２，７３，７４が形成されている。メタル配線７１は、ゲート配線３２と、ビアを介して接続されている。メタル配線７２は、ゲート配線３１，３３と、ビアを介して接続されている。メタル配線７３は、ゲート配線３４と、ビアを介して接続されている。メタル配線７４は、ローカル配線６３と、ビアを介して接続されている。メタル配線７１，７２，７３，７４は、トライステートインバータの、入力ＮＥ，Ａ，Ｅ、出力Ｙにそれぞれ対応している。
（例３：インバータセル）
図６（ａ）はインバータセルのレイアウト構造を示す平面図、図６（ｂ）はインバータの回路図である。このインバータセルは、トランジスタがＸ方向に１個だけ配置された基本構造を基にしている。この基本構造では、図１のトランジスタＰ１１，Ｐ１２，Ｎ１１，Ｎ１２のみが形成されているものとする。
ローカル配線層において、Ｙ方向に延びるローカル配線８１，８２，８３が形成されている。ローカル配線８１は、パッド２２ａ，２４ａと接続されており、かつ、電源配線１１とビアを介して接続されている。ローカル配線８２は、パッド２２ｂ，２４ｂ，２７ｂ，２９ｂと接続されている。ローカル配線８３は、パッド２７ａ，２９ａと接続されており、かつ、電源配線１２とビアを介して接続されている。
Ｙ方向に並ぶゲート配線３１，３３は、ゲート配線３１とゲート配線３３との間に形成されたブリッジ部３８を介して、接続されている。
Ｍ１配線層において、Ｘ方向に延びるメタル配線９１，９２が形成されている。メタル配線９１は、ゲート配線３１，３３と、ビアを介して接続されている。メタル配線９２は、ローカル配線８２と、ビアを介して接続されている。メタル配線９１，９２は、インバータの、入力Ａ，出力Ｙにそれぞれ対応している。
（例４：２入力ＮＯＲ）
図７（ａ）は２入力ＮＯＲセルのレイアウト構造を示す平面図、図７（ｂ）は２入力ＮＯＲの回路図である。
ローカル配線層において、Ｙ方向に延びるローカル配線１０１，１０２，１０３，１０４，１０５が形成されている。ローカル配線１０１は、パッド２２ａ，２４ａと接続されており、かつ、電源配線１１とビアを介して接続されている。ローカル配線１０２は、パッド２２ｂ，２４ｂと接続されている。ローカル配線１０３は、パッド２２ｃ，２４ｃ，２７ｃ，２９ｃと接続されている。ローカル配線１０４は、パッド２７ａ，２９ａと接続されている。ローカル配線１０５は、パッド２７ｂ，２９ｂと接続されており、かつ、電源配線１２とビアを介して接続されている。
Ｙ方向に並ぶゲート配線３１，３３は、ゲート配線３１とゲート配線３３との間に形成されたブリッジ部３９ａを介して、接続されている。Ｙ方向に並ぶゲート配線３２，３４は、ゲート配線３２とゲート配線３４との間に形成されたブリッジ部３９ｂを介して、接続されている。
Ｍ１配線層において、Ｘ方向に延びるメタル配線１１１，１１２，１１３が形成されている。メタル配線１１１は、ゲート配線３１，３３と、ビアを介して接続されている。メタル配線１１２は、ゲート配線３２，３４と、ビアを介して接続されている。メタル配線１１３は、ローカル配線１０３，１０４と、ビアを介して接続されている。メタル配線１１１，１１２，１１３は、２入力ＮＯＲの、入力Ｂ，Ａ，出力Ｙにそれぞれ対応している。
以上のように本実施形態によると、フォークシートＦＥＴを有するスタンダードセルにおいて、ナノシート２１ａ，２１ｂは、Ｙ方向におけるＮ型領域から遠い側の面が、ゲート配線３１，３２から露出している。言い換えると、ゲート配線３１，３２は、ナノシート２１ａ，２１ｂから電源配線１１側にオーバーラップしていない。また、ナノシート２８ａ，２８ｂは、Ｙ方向におけるＰ型領域から遠い側の面が、ゲート配線３３，３４から露出している。言い換えると、ゲート配線３３，３４は、ナノシート２８ａ，２８ｂから電源配線１２側にオーバーラップしていない。このため、Ｙ方向において隣接するセルの境界部分において、一方のセルのナノシートと他方のセルのナノシートとの間に必要となるスペースがより小さくなる。
また、ナノシート２３ａ，２３ｂは、Ｙ方向におけるＮ型領域側の面が、ゲート配線３１，３２から露出している。言い換えると、ゲート配線３１，３２は、ナノシート２３ａ，２３ｂからＮ型領域側にオーバーラップしていない。また、ナノシート２６ａ，２６ｂは、Ｙ方向におけるＰ型領域側の面が、ゲート配線３３，３４から露出している。言い換えると、ゲート配線３３，３４は、ナノシート２６ａ，２６ｂからＰ型領域側にオーバーラップしていない。このため、Ｐ型領域とＮ型領域との境界部分において、Ｐ型領域のナノシートとＮ型領域のナノシートとの間に必要となるスペースがより小さくなる。
したがって、フォークシートＦＥＴを有する半導体集積回路装置のＹ方向におけるサイズを、効果的に縮小することができる。
（変形例１）
図８は変形例に係る、フォークシートＦＥＴを有するスタンダードセルの基本構造を示す図であり、（ａ）は平面図、（ｂ）は（ａ）の線Ｙ－Ｙ’の断面図である。
図８の例では、Ｎウェル上のＰ型領域において、トランジスタがＹ方向において３列配置されており、Ｐ型基板上のＮ型領域において、トランジスタがＹ方向において３列配置されている。すなわち、Ｐ型領域に、Ｐ型のトランジスタＰ１１，Ｐ１２，Ｐ１３，Ｐ２１，Ｐ２２，Ｐ２３が形成されている。Ｎ型領域に、Ｎ型のトランジスタＮ１１，Ｎ１２，Ｎ１３，Ｎ２１，Ｎ２２，Ｎ２３が形成されている。トランジスタＰ１１，Ｐ１２，Ｐ１３，Ｎ１１，Ｎ１２，Ｎ１３はＹ方向に１列に並んでいる。トランジスタＰ２１，Ｐ２２，Ｐ２３，Ｎ２１，Ｎ２２，Ｎ２３はＹ方向に１列に並んでいる。
トランジスタＰ１１，Ｐ１２，Ｐ１３，Ｐ２１，Ｐ２２，Ｐ２３は、チャネル部として、３枚のシートからなるナノシート１２１ａ，１２２ａ，１２３ａ，１２１ｂ，１２２ｂ，１２３ｂをそれぞれ有する。トランジスタＮ１１，Ｎ１２，Ｎ１３，Ｎ２１，Ｎ２２，Ｎ２３は、チャネル部として、３枚のシートからなるナノシート１２４ａ，１２５ａ，１２６ａ，１２４ｂ，１２５ｂ，１２６ｂをそれぞれ有する。
Ｐ型領域に、Ｙ方向に並列に延びるゲート配線１３１，１３２が形成されている。ゲート配線１３１は、トランジスタＰ１１のナノシート１２１ａ、トランジスタＰ１２のナノシート１２２ａ、および、トランジスタＰ１３のナノシート１２３ａのＹ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ゲート配線１３１は、トランジスタＰ１１，Ｐ１２，Ｐ１３のゲートとなる。ゲート配線１３２は、トランジスタＰ２１のナノシート１２１ｂ、トランジスタＰ２２のナノシート１２２ｂ、および、トランジスタＰ２３のナノシート１２３ｂのＹ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ゲート配線１３２は、トランジスタＰ２１，Ｐ２２，Ｐ２３のゲートとなる。
Ｎ型領域に、Ｙ方向に並列に延びるゲート配線１３３，１３４が形成されている。ゲート配線１３３は、トランジスタＮ１１のナノシート１２４ａ、トランジスタＮ１２のナノシート１２５ａ、および、トランジスタＮ１３のナノシート１２６ａのＹ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ゲート配線１３３は、トランジスタＮ１１，Ｎ１２，Ｎ１３のゲートとなる。ゲート配線１３４は、トランジスタＮ２１のナノシート１２４ｂ、トランジスタＮ２２のナノシート１２５ｂ、および、トランジスタＮ２３のナノシート１２６ｂのＹ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ゲート配線１３４は、トランジスタＮ２１，Ｎ２２，Ｎ２３のゲートとなる。
ここで、ナノシート１２１ａ，１２１ｂは、Ｙ方向におけるＮ型領域と反対側の面（電源配線１１に近い側の面）が、ゲート配線１３１，１３２によって覆われておらず、ゲート配線１３１，１３２から露出している。ナノシート１２３ａ，１２３ｂは、Ｙ方向におけるＮ型領域側の面が、ゲート配線１３１，１３２によって覆われておらず、ゲート配線１３１，１３２から露出している。例えば、ナノシート１２１ａ，１２２ａ，１２３ａが第１ナノシート群を構成しており、ナノシート１２１ａが、第１ナノシート群においてＮ型領域から最も遠い第１ナノシートに対応しており、ナノシート１２３ａが、第１ナノシート群においてＮ型領域に最も近い第２ナノシートに対応している。
ナノシート１２４ａ，１２４ｂは、Ｙ方向におけるＰ型領域側の面が、ゲート配線１３３，１３４によって覆われておらず、ゲート配線１３３，１３４から露出している。ナノシート１２６ａ，１２６ｂは、Ｙ方向におけるＰ型領域と反対側の面（電源配線１２に近い側の面）が、ゲート配線１３３，１３４によって覆われておらず、ゲート配線１３３，１３４から露出している。例えば、ナノシート１２４ａ，１２５ａ，１２６ａが第２ナノシート群を構成しており、ナノシート１２６ａが、第２ナノシート群においてＰ型領域から最も遠い第３ナノシートに対応しており、ナノシート１２４ａが、第２ナノシート群においてＰ型領域に最も近い第４ナノシートに対応している。
なお、ナノシート１２２ａ，１２２ｂは、ゲート配線１３１，１３２によって、Ｙ方向における全周が囲われている。ナノシート１２５ａ，１２５ｂは、ゲート配線１３３，１３４によって、Ｙ方向における全周が囲われている。
本変形例においても、上述の実施形態と同様の作用効果が得られる。すなわち、Ｙ方向において隣接するセルの境界部分において、一方のセルのナノシートと他方のセルのナノシートとの間に必要となるスペースがより小さくなる。また、Ｐ型領域とＮ型領域との境界部分において、Ｐ型領域のナノシートとＮ型領域のナノシートとの間に必要となるスペースがより小さくなる。したがって、フォークシートＦＥＴを有する半導体集積回路装置のＹ方向におけるサイズを、効果的に縮小することができる。
（変形例２）
図９は変形例に係る、フォークシートＦＥＴを有するスタンダードセルの基本構造を示す図であり、（ａ）は平面図、（ｂ）は（ａ）の線Ｙ－Ｙ’の断面図である。
図９の例では、Ｎウェル上のＰ型領域において、トランジスタがＹ方向において４列配置されており、Ｐ型基板上のＮ型領域において、トランジスタがＹ方向において４列配置されている。すなわち、Ｐ型領域に、Ｐ型のトランジスタＰ１１，Ｐ１２，Ｐ１３，Ｐ１４，Ｐ２１，Ｐ２２，Ｐ２３，Ｐ２４が形成されている。Ｎ型領域に、Ｎ型のトランジスタＮ１１，Ｎ１２，Ｎ１３，Ｎ１４，Ｎ２１，Ｎ２２，Ｎ２３，Ｎ２４が形成されている。トランジスタＰ１１，Ｐ１２，Ｐ１３，Ｐ１４，Ｎ１１，Ｎ１２，Ｎ１３，Ｎ１４はＹ方向に１列に並んでいる。トランジスタＰ２１，Ｐ２２，Ｐ２３，Ｐ２４，Ｎ２１，Ｎ２２，Ｎ２３，Ｎ２４はＹ方向に１列に並んでいる。
トランジスタＰ１１，Ｐ１２，Ｐ１３，Ｐ１４，Ｐ２１，Ｐ２２，Ｐ２３，Ｐ２４は、チャネル部として、３枚のシートからなるナノシート２２１ａ，２２２ａ，２２３ａ，２２４ａ，２２１ｂ，２２２ｂ，２２３ｂ，２２４ｂをそれぞれ有する。トランジスタＮ１１，Ｎ１２，Ｎ１３，Ｎ１４，Ｎ２１，Ｎ２２，Ｎ２３，Ｎ２４は、チャネル部として、３枚のシートからなるナノシート２２５ａ，２２６ａ，２２７ａ，２２８ａ，２２５ｂ，２２６ｂ，２２７ｂ，２２８ｂをそれぞれ有する。
Ｐ型領域に、Ｙ方向に並列に延びるゲート配線２３１，２３２が形成されている。ゲート配線２３１は、トランジスタＰ１１のナノシート２２１ａ、および、トランジスタＰ１２のナノシート２２２ａのＹ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ゲート配線２３１は、トランジスタＰ１１，Ｐ１２のゲートとなる。ゲート配線２３２は、トランジスタＰ２１のナノシート２２１ｂ、および、トランジスタＰ２２のナノシート２２２ｂのＹ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ゲート配線２３２は、トランジスタＰ２１，Ｐ２２のゲートとなる。
また、Ｐ型領域に、Ｙ方向に並列に延びるゲート配線２３３，２３４が形成されている。ゲート配線２３３は、ゲート配線２３１とＸ方向において同じ位置にあり、ゲート配線２３４は、ゲート配線２３２とＸ方向において同じ位置にある。ゲート配線２３３は、トランジスタＰ１３のナノシート２２３ａ、および、トランジスタＰ１４のナノシート２２４ａのＹ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ゲート配線２３３は、トランジスタＰ１３，Ｐ１４のゲートとなる。ゲート配線２３４は、トランジスタＰ２３のナノシート２２３ｂ、および、トランジスタＰ２４のナノシート２２４ｂのＹ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ゲート配線２３４は、トランジスタＰ２３，Ｐ２４のゲートとなる。
Ｎ型領域に、Ｙ方向に並列に延びるゲート配線２３５，２３６が形成されている。ゲート配線２３５は、トランジスタＮ１１のナノシート２２５ａ、および、トランジスタＮ１２のナノシート２２６ａのＹ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ゲート配線２３５は、トランジスタＮ１１，Ｎ１２のゲートとなる。ゲート配線２３６は、トランジスタＮ２１のナノシート２２５ｂ、および、トランジスタＮ２２のナノシート２２６ｂのＹ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ゲート配線２３６は、トランジスタＮ２１，Ｎ２２のゲートとなる。
また、Ｎ型領域に、Ｙ方向に並列に延びるゲート配線２３７，２３８が形成されている。ゲート配線２３７は、ゲート配線２３５とＸ方向において同じ位置にあり、ゲート配線２３８は、ゲート配線２３６とＸ方向において同じ位置にある。ゲート配線２３７は、トランジスタＮ１３のナノシート２２７ａ、および、トランジスタＮ１４のナノシート２２８ａのＹ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ゲート配線２３７は、トランジスタＮ１３，Ｎ１４のゲートとなる。ゲート配線２３８は、トランジスタＮ２３のナノシート２２７ｂ、および、トランジスタＮ２４のナノシート２２８ｂのＹ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ゲート配線２３８は、トランジスタＮ２３，Ｎ２４のゲートとなる。
ここで、ナノシート２２１ａ，２２１ｂは、Ｙ方向におけるＮ型領域と反対側の面（電源配線１１に近い側の面）が、ゲート配線２３１，２３２によって覆われておらず、ゲート配線２３１，２３２から露出している。ナノシート２２４ａ，２２４ｂは、Ｙ方向におけるＮ型領域側の面が、ゲート配線２３３，２３４によって覆われておらず、ゲート配線２３３，２３４から露出している。例えば、ナノシート２２１ａ，２２２ａ，２２３ａ，２２４ａが第１ナノシート群を構成しており、ナノシート２２１ａが、第１ナノシート群においてＮ型領域から最も遠い第１ナノシートに対応しており、ナノシート２２４ａが、第１ナノシート群においてＮ型領域に最も近い第２ナノシートに対応している。また、ゲート配線２３１，２３３が、第１ゲート配線に対応している。ただし、本変形例では、第１ゲート配線は、ナノシート２２２ａとナノシート２２３ａとの間で分離している。
ナノシート２２５ａ，２２５ｂは、Ｙ方向におけるＰ型領域側の面が、ゲート配線２３５，２３６によって覆われておらず、ゲート配線２３５，２３６から露出している。ナノシート２２８ａ，２２８ｂは、Ｙ方向におけるＰ型領域と反対側の面（電源配線１２に近い側の面）が、ゲート配線２３７，２３８によって覆われておらず、ゲート配線２３７，２３８から露出している。例えば、ナノシート２２５ａ，２２６ａ，２２７ａ，２２８ａが第２ナノシート群を構成しており、ナノシート２２８ａが、第２ナノシート群においてＰ型領域から最も遠い第３ナノシートに対応しており、ナノシート２２５ａが、第２ナノシート群においてＰ型領域に最も近い第４ナノシートに対応している。また、ゲート配線２３５，２３７が、第２ゲート配線に対応している。ただし、本変形例では、第２ゲート配線は、ナノシート２２６ａとナノシート２２７ａとの間で分離している。
本変形例においても、上述の実施形態と同様の作用効果が得られる。すなわち、Ｙ方向において隣接するセルの境界部分において、一方のセルのナノシートと他方のセルのナノシートとの間に必要となるスペースがより小さくなる。また、Ｐ型領域とＮ型領域との境界部分において、Ｐ型領域のナノシートとＮ型領域のナノシートとの間に必要となるスペースがより小さくなる。したがって、フォークシートＦＥＴを有する半導体集積回路装置のＹ方向におけるサイズを、効果的に縮小することができる。
さらに、本変形例では、ナノシート２２２ａ，２２２ｂは、ナノシート２２３ａ，２２３ｂに対向する側の面が、ゲート配線２３１，２３２によって覆われておらず、ゲート配線２３１，２３２から露出している。ナノシート２２３ａ，２２３ｂは、ナノシート２２２ａ，２２２ｂに対向する側の面が、ゲート配線２３３，２３４によって覆われておらず、ゲート配線２３３，２３４から露出している。例えば、ナノシート２２２ａ，２２３ａは、第１ナノシート群において、第１ナノシートと第２ナノシートとの間にあり、Ｙ方向において隣り合う第５および第６ナノシートに対応する。
ナノシート２２６ａ，２２６ｂは、ナノシート２２７ａ，２２７ｂに対向する側の面が、ゲート配線２３５，２３６によって覆われておらず、ゲート配線２３５，２３６から露出している。ナノシート２２７ａ，２２７ｂは、ナノシート２２６ａ，２２６ｂに対向する側の面が、ゲート配線２３７，２３８によって覆われておらず、ゲート配線２３７，２３８から露出している。例えば、ナノシート２２６ａ，２２７ａは、第２ナノシート群において、第３ナノシートと第４ナノシートとの間にあり、Ｙ方向において隣り合う第７および第８ナノシートに対応する。
このような構成により、ゲート配線２３１とゲート配線２３３とが分離しているため、トランジスタＰ１１，Ｐ１２のゲートとトランジスタＰ１３，Ｐ１４のゲートに異なる信号を与えることができる。ゲート配線２３２とゲート配線２３４とが分離しているため、トランジスタＰ２１，Ｐ２２のゲートとトランジスタＰ２３，Ｐ２４のゲートに異なる信号を与えることができる。また、ゲート配線２３５とゲート配線２３７とが分離しているため、トランジスタＮ１１，Ｎ１２のゲートとトランジスタＮ１３，Ｎ１４のゲートに異なる信号を与えることができる。ゲート配線２３６とゲート配線２３８とが分離しているため、トランジスタＮ２１，Ｎ２２のゲートとトランジスタＮ２３，Ｎ２４のゲートに異なる信号を与えることができる。したがって、構成できる論理回路の自由度が向上する。
加えて、トランジスタＰ１２，Ｐ２２とトランジスタＰ１３，Ｐ２３との間、すなわち、ナノシート２２２ａ，２２２ｂとナノシート２２３ａ，２２３ｂとの間は、必要となるスペースが小さくて済む。また、トランジスタＮ１２，Ｎ２２とトランジスタＮ１３，Ｎ２３との間、すなわち、ナノシート２２６ａ，２２６ｂとナノシート２２７ａ，２２７ｂとの間は、必要となるスペースが小さくて済む。したがって、フォークシートＦＥＴを有する半導体集積回路装置のＹ方向におけるサイズを、さらに効果的に縮小することができる。
なお、図９の構成において、ゲート配線２３１，２３３、ゲート配線２３２，２３４、ゲート配線２３５，２３７、ゲート配線２３６，２３８は、それぞれ、分離しないで一体に形成してもかまわない。
本開示では、フォークシートＦＥＴを用いた半導体集積回路装置について、小面積のレイアウト構造が実現できるので、例えば半導体チップの小型化や集積度向上に有用である。
１１，１２ 電源配線
２１ａ，２１ｂ，２３ａ，２３ｂ，２６ａ，２６ｂ，２８ａ，２８ｂ ナノシート
３１，３２，３３，３４ ゲート配線
３６ａ，３６ｂ，３７，３８，３９ａ，３９ｂ ブリッジ部（ゲート接続部）
１２１ａ，１２１ｂ，１２２ａ，１２２ｂ，１２３ａ，１２３ｂ，１２４ａ，１２４ｂ，１２５ａ，１２５ｂ，１２６ａ，１２６ｂ ナノシート
１３１，１３２，１３３，１３４ ゲート配線
２２１ａ，２２１ｂ，２２２ａ，２２２ｂ，２２３ａ，２２４ａ，２２４ｂ，２２５ａ，２２５ｂ，２２６ａ，２２６ｂ，２２７ａ，２２７ｂ，２２８ａ，２２８ｂ ナノシート
２３１，２３２，２３３，２３４，２３５，２３６，２３７，２３８ ゲート配線

Claims (5)

  1. 第１方向に並べて配置されたスタンダードセルを備える半導体集積回路装置であって、
    前記スタンダードセルは、
    Ｐ型トランジスタが形成されるＰ型領域とＮ型トランジスタが形成されるＮ型領域とが、前記第１方向と垂直をなす第２方向において隣接して形成されており、
    前記Ｐ型領域において、前記第１方向にそれぞれ延びており、前記第２方向に並ぶ２つ以上のナノシートからなる、第１ナノシート群と、
    前記Ｎ型領域において、前記第１方向にそれぞれ延びており、前記第２方向に並ぶ２つ以上のナノシートからなる、第２ナノシート群と、
    前記第２方向に延びており、前記第１ナノシート群の各ナノシートの前記第２方向、並びに、前記第１および第２方向と垂直をなす第３方向における外周を囲うように形成された第１ゲート配線と、
    前記第２方向に延びており、前記第２ナノシート群の各ナノシートの前記第２方向および前記第３方向における外周を囲うように形成された第２ゲート配線とを備え、
    前記第１ナノシート群において、前記Ｎ型領域から最も遠い第１ナノシートは、前記第２方向における前記Ｎ型領域と反対側の面が、前記第１ゲート配線から露出しており、前記Ｎ型領域に最も近い第２ナノシートは、前記第２方向における前記Ｎ型領域側の面が、前記第１ゲート配線から露出しており、
    前記第２ナノシート群において、前記Ｐ型領域から最も遠い第３ナノシートは、前記第２方向における前記Ｐ型領域と反対側の面が、前記第２ゲート配線から露出しており、前記Ｐ型領域に最も近い第４ナノシートは、前記第２方向における前記Ｐ型領域側の面が、前記第２ゲート配線から露出しており、
    前記第１ナノシート群は、前記第１ナノシートと前記第２ナノシートとの間にあり、前記第２方向において隣り合う第５および第６ナノシートを含み、
    前記第２ナノシート群は、前記第３ナノシートと前記第４ナノシートとの間にあり、前記第２方向において隣り合う第７および第８ナノシートを含み、
    前記第５および第６ナノシートは、前記第２方向における互いに対向する側の面が、前記第１ゲート配線から露出しており、
    前記第７および第８ナノシートは、前記第２方向における互いに対向する側の面が、前記第２ゲート配線から露出している
    ことを特徴とする半導体集積回路装置。
  2. 請求項１記載の半導体集積回路装置において、
    前記第１および第２ナノシート群の各ナノシートは、１枚のシート構造、または、平面視で重なる複数枚のシート構造からなる
    ことを特徴とする半導体集積回路装置。
  3. 請求項１記載の半導体集積回路装置において、
    前記第１および第２ゲート配線は、前記第１方向において同一位置に配置されている
    ことを特徴とする半導体集積回路装置。
  4. 請求項３記載の半導体集積回路装置において、
    前記スタンダードセルは、
    前記第１ゲート配線と前記第２ゲート配線との間に形成され、前記第１ゲート配線と前記第２ゲート配線とを接続するゲート接続部を備える
    ことを特徴とする半導体集積回路装置。
  5. 請求項１記載の半導体集積回路装置において、
    前記第１方向に延びており、第１電源電圧を供給する第１電源配線と、
    前記第１方向に延びており、第２電源電圧を供給する第２電源配線とを備え、
    前記Ｐ型領域および前記Ｎ型領域は、前記第１電源配線と前記第２電源配線との間に形成されている
    ことを特徴とする半導体集積回路装置。
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