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WO2021171969A1 - 半導体集積回路装置 - Google Patents

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WO2021171969A1
WO2021171969A1 PCT/JP2021/004379 JP2021004379W WO2021171969A1 WO 2021171969 A1 WO2021171969 A1 WO 2021171969A1 JP 2021004379 W JP2021004379 W JP 2021004379W WO 2021171969 A1 WO2021171969 A1 WO 2021171969A1
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WO
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nanosheet
gate
power supply
wiring
transistor
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PCT/JP2021/004379
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French (fr)
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淳司 岩堀
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Socionext Inc
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    • H10D84/981—Power supply lines
    • H10W20/20—

Definitions

  • the present disclosure relates to a semiconductor integrated circuit device provided with a nanosheet (nanowire) FET (Field Effect Transistor).
  • nanosheet nanowire
  • FET Field Effect Transistor
  • the standard cell method is known as a method for forming a semiconductor integrated circuit on a semiconductor substrate.
  • a basic unit having a specific logical function for example, an inverter, a latch, a flip-flop, a full adder, etc.
  • a plurality of standard cells are arranged on a semiconductor substrate. Then, it is a method of designing an LSI chip by connecting these standard cells with wiring.
  • the transistor which is a basic component of the LSI, has realized an improvement in the degree of integration, a reduction in the operating voltage, and an improvement in the operating speed by reducing (scaling) the gate length.
  • off-current due to excessive scaling and a significant increase in power consumption due to the off-current have become problems.
  • three-dimensional structure transistors in which the transistor structure is changed from the conventional two-dimensional type to the three-dimensional type are being actively studied. As one of them, nanosheet (nanowire) FETs are attracting attention.
  • Non-Patent Documents 1 and 2 disclose the layout of a SRAM memory cell and a standard cell using a nanosheet FET having a fork-shaped gate electrode.
  • a nanosheet FET having a fork-shaped gate electrode is referred to as a forksheet FET, following the description in Non-Patent Document 1.
  • An object of the present disclosure is to provide a layout structure of a capacitance cell using a fork sheet FET.
  • a semiconductor integrated circuit device including a standard cell which is a capacitance cell, wherein the standard cell has a P-type region in which a P-type transistor is formed and an N-type region in which an N-type transistor is formed.
  • the standard cell has a P-type region in which a P-type transistor is formed and an N-type region in which an N-type transistor is formed.
  • the standard cell has a P-type region in which a P-type transistor is formed and an N-type region in which an N-type transistor is formed.
  • the standard cell has a P-type region in which a P-type transistor is formed and an N-type region in which an N-type transistor is formed.
  • the first pad pair and the second gate wiring are provided with a first power supply voltage, and the second pad pair and the first gate wiring have a second power supply voltage lower than the first power supply voltage.
  • the first nanosheet portion and the second nanosheet portion face each other in the first direction, and among the nanosheets possessed by the first nanosheet portion, the nanosheet closest to the second nanosheet portion.
  • the surface of the second nanosheet portion in the first direction is exposed from the first gate wiring, and among the nanosheets of the second nanosheet portion, the nanosheet closest to the first nanosheet portion is the first nanosheet.
  • the surface on the side of the first nanosheet portion in one direction is exposed from the second gate wiring.
  • the first nanosheet portion since the first power supply voltage is applied to the first pad pair and the second gate wiring and the second power supply voltage is applied to the second pad pair and the first gate wiring, the first nanosheet portion.
  • a capacitance is generated between the first gate wiring and the second nanosheet portion and the second gate wiring.
  • capacitance is also generated between the first gate wiring and the second gate wiring, and between the first pad pair and the second pad pair.
  • the nanosheet closest to the second nanosheet portion among the nanosheets possessed by the first nanosheet portion has a surface on the side of the second nanosheet portion exposed from the first gate wiring, and the first nanosheet among the nanosheets possessed by the second nanosheet portion. In the nanosheet closest to the nanosheet portion, the surface on the first nanosheet side is exposed from the second gate wiring.
  • the distance between the first nanosheet portion and the second nanosheet portion can be narrowed, so that the area of the capacity cell can be further reduced. Further, a larger capacity can be realized between the first gate wiring and the second gate wiring, and between the first pad pair and the second pad pair.
  • the semiconductor integrated circuit device includes a standard cell which is a capacitance cell, and the standard cell is formed with a first region in which a first conductive transistor is formed and a second conductive transistor.
  • the second region is formed adjacent to each other in the first direction, and extends in the second direction perpendicular to the first direction in the first region, or in the first direction.
  • a second nanosheet portion composed of two or more nanosheets arranged side by side and one or two or more nanosheets arranged in the first direction extending in the second direction in the second region.
  • a pair of pads is provided, the first and second gate wirings are provided with a first power supply voltage, and the first and second pad pairs are provided with a second power supply voltage different from the first power supply voltage.
  • the nanosheets that are opposed to each other in the first direction and that are closest to the second nanosheet portion among the nanosheets that the first nanosheet portion has are the nanosheets that are closest to the second nanosheet portion.
  • the surface of the second nanosheet portion in the first direction is exposed from the first gate wiring, and among the nanosheets of the second nanosheet portion, the nanosheet closest to the first nanosheet portion is in the first direction.
  • the surface on the side of the first nanosheet portion is exposed from the second gate wiring.
  • the first nanosheet portion and the first gate A capacitance is generated between the wiring or between the second nanosheet portion and the second gate wiring.
  • the nanosheet closest to the second nanosheet portion among the nanosheets possessed by the first nanosheet portion has a surface on the side of the second nanosheet portion exposed from the first gate wiring, and the first nanosheet among the nanosheets possessed by the second nanosheet portion. In the nanosheet closest to the nanosheet portion, the surface on the first nanosheet portion side is exposed from the second gate wiring. As a result, the distance between the first nanosheet portion and the second nanosheet portion can be narrowed, so that the area of the capacity cell can be further reduced.
  • a layout structure of a large-capacity capacity cell using a fork sheet FET can be realized.
  • FIGS. 1 to 3 are cross-sectional views showing the layout structure of the capacity cell according to the modified example of the first embodiment.
  • (A) and (b) are cross-sectional views of the layout structure of FIG. 6 in the vertical direction in a plan view. Circuit diagram of the capacitance cell shown in FIGS.
  • Top view showing layout structure of capacity cell which concerns on modification 2 of 2nd Embodiment Circuit diagram of the capacitance cell shown in FIG. It is a figure which shows the basic structure of a fork sheet FET, (a) is a plan view, (b) is a sectional view.
  • the semiconductor integrated circuit apparatus includes a plurality of standard cells (in the present specification, as appropriate, simply referred to as cells), and at least a part of the plurality of standard cells is a nanosheet FET (Field). Effect Transistor) shall be provided.
  • the nanosheet FET is an FET using a thin sheet (nanosheet) through which an electric current flows. Nanosheets are made of, for example, silicon. Then, in the semiconductor integrated circuit device, a part of the nanosheet FET is a fork-sheet FET having a fork-shaped gate electrode.
  • the semiconductor layer portion formed at both ends of the nanosheet and forming the terminal serving as the source or drain of the nanosheet FET is referred to as a "pad".
  • FIG. 13 is a diagram showing the basic structure of the fork sheet FET, (a) is a plan view, and (b) is a cross-sectional view taken along the line YY'of (a).
  • two transistors TR1 and TR2 are arranged side by side with an interval S in the Y direction.
  • the gate wiring 531 that serves as the gate of the transistor TR1 and the gate wiring 532 that serves as the gate of the transistor TR2 both extend in the Y direction and are arranged at the same position in the X direction.
  • the channel portion 521 which is the channel region of the transistor TR1 and the channel portion 526 which is the channel region of the transistor TR2 are composed of nanosheets.
  • each of the channel portions 521 and 526 is composed of nanosheets having a three-sheet structure that overlaps in a plan view.
  • Pads 522a and 522b serving as a source region or a drain region of the transistor TR1 are formed on both sides of the channel portion 521 in the X direction.
  • Pads 527a and 527b serving as a source region or a drain region of the transistor TR2 are formed on both sides of the channel portion 526 in the X direction.
  • the pads 522a and 522b are formed by epitaxial growth from the nanosheets constituting the channel portion 521.
  • the pads 527a and 527b are formed by epitaxial growth from the nanosheets constituting the channel portion 526.
  • the gate wiring 531 surrounds the outer circumference of the channel portion 521 made of nanosheets in the Y direction and the Z direction via a gate insulating film (not shown). However, in the nanosheet constituting the channel portion 521, the surface on the side of the transistor TR2 in the Y direction is not covered by the gate wiring 531 and is exposed from the gate wiring 531. That is, in the cross-sectional view of FIG. 13B, the gate wiring 531 does not cover the right side of the drawing of the nanosheet constituting the channel portion 521, but covers the upper side, the left side, and the lower side of the drawing. The gate wiring 531 overlaps the nanosheet constituting the channel portion 521 on the opposite side of the transistor TR2 in the Y direction by the length OL.
  • the gate wiring 532 surrounds the outer circumference of the channel portion 526 made of nanosheets in the Y and Z directions via a gate insulating film (not shown). However, in the nanosheet constituting the channel portion 526, the surface on the side of the transistor TR1 in the Y direction is not covered by the gate wiring 532 and is exposed from the gate wiring 532. That is, in the cross-sectional view of FIG. 13B, the gate wiring 532 does not cover the left side of the drawing of the nanosheet constituting the channel portion 526, but covers the upper side, the right side, and the lower side of the drawing. The gate wiring 532 overlaps the nanosheet constituting the channel portion 526 on the opposite side of the transistor TR1 in the Y direction by the length OL.
  • the effective gate width Weff 2 ⁇ W + H Will be. Since the channel portions 521 and 526 of the transistors TR1 and TR2 are composed of three nanosheets, the gate effective width of the transistors TR1 and TR2 is determined. 3x (2xW + H) Will be.
  • the gate wiring 531 does not overlap the nanosheet constituting the channel portion 521 on the side of the transistor TR2 in the Y direction. Further, the gate wiring 532 does not overlap with the nanosheet constituting the channel portion 526 on the side of the transistor TR1 in the Y direction. As a result, the transistors TR1 and TR2 can be brought closer to each other, and the area can be reduced.
  • the number of nanosheets constituting the channel portion of the transistor is not limited to three. That is, the nanosheet may have a single sheet structure, or may have a plurality of overlapping sheet structures in a plan view. Further, in FIG. 13B, the cross-sectional shape of the nanosheet is shown as a rectangle, but the cross-sectional shape of the nanosheet is not limited to this, and the cross-sectional shape of the nanosheet may be, for example, a square, a circle, an ellipse, or the like. ..
  • the fork sheet FET and the nano sheet FET in which the gate wiring surrounds the entire circumference of the nano sheet may be mixed in the semiconductor integrated circuit device.
  • VDD and VVSS indicate the power supply voltage or the power supply itself.
  • expressions such as “same wiring width” that mean that the widths and the like are the same include a range of variations in manufacturing.
  • FIGS. 3 (a) to 3 (c) are cross-sectional views in the vertical direction in a plan view.
  • FIG. 2A is a cross section of line X1-X1'
  • FIG. 2B is a cross section of line X2-X2'.
  • FIG. 3A is a cross section of line Y1-Y1'
  • FIG. 3B is a cross section of line Y2-Y2'
  • FIG. 3C is a cross section of line Y3-Y3'.
  • the horizontal direction of the drawing is the X direction (corresponding to the second direction)
  • the vertical direction of the drawing is the Y direction (corresponding to the first direction)
  • the direction perpendicular to the substrate surface is defined. It is in the Z direction (corresponding to the third direction).
  • FIG. 4 is a circuit diagram of the capacitance cell shown in FIGS. 1 to 3.
  • the capacitance cells shown in FIGS. 1 to 3 include P-type transistors P1, P2, P3, P4, P5 and N-type transistors N1, N2, N3, N4, N5.
  • Transistors P2 to P4 and transistors N2 to N4 function as capacitances.
  • the transistor P1 and the transistor N5 form a fixed value output unit 5.
  • the fixed value output unit 5 outputs a low fixed value (VSS) to the node X1 and outputs a high fixed value (VDD) to the node X2.
  • the source is connected to VDD
  • the drain is connected to the gate of transistor N5, and the gate is connected to the drain of transistor N5.
  • the source of transistor N5 is connected to VSS, and the drain of transistor N5 is connected to the gate of transistor P1.
  • the gate of the transistor P1 corresponds to the node X1, and the gate of the transistor N5 corresponds to the node
  • the transistor P5 and the transistor N1 are transistors in the off state.
  • the transistor P5 and the transistor N1 may not be provided, but if there is one, the regularity of the layout of the capacitance cell is improved, so that the ease of manufacturing the device is improved, the yield is improved, and the yield is improved. Manufacturing variations are suppressed.
  • the source and drain are connected to VDD, and the gate is connected to node X1. Since the VSS is output from the fixed value output unit 5 to the node X1, the transistors P2 to P4 function as capacitances.
  • the source and drain are connected to VSS, and the gate is connected to node X2. Since VDD is output from the fixed value output unit 5 to the node X2, the transistors N2 to N4 function as capacitances.
  • the capacity cells of FIGS. 1 to 3 are arranged side by side in the X direction in contact with the cell frame CL together with other standard cells to form a cell row. Further, the plurality of cell rows are arranged side by side in the Y direction in contact with the cell frame CL. However, the plurality of cell columns are flipped upside down every other column.
  • power supply wirings 11 and 12 extending in the X direction are provided at both ends of the capacitance cell in the Y direction, respectively.
  • Both the power supply wirings 11 and 12 are embedded power supply wirings (BPR: Buried Power Rail) formed in the embedded wiring layer.
  • the power supply wiring 11 supplies the power supply voltage VDD
  • the power supply wiring 12 supplies the power supply voltage VSS.
  • the power supply wirings 11 and 12 are shared with other cells in the cell row including the capacitance cell, and become power supply wirings extending in the X direction. Further, the power supply wirings 11 and 12 constitute power supply wirings arranged between cell rows adjacent to each other in the Y direction.
  • P-type transistors P1, P2, P3, P4, P5 are formed in the P-type region on the N-well.
  • N-type transistors N1, N2, N3, N4, N5 are formed in the N-type region on the P-type substrate.
  • the P-type region and the N-type region are formed adjacent to each other in the Y direction.
  • the arrangement positions of the transistors P1, P2, P3, P4 and P5 are the same as the arrangement positions of the transistors N1, N2, N3, N4 and N5, respectively. That is, the transistors P1 and N1 are arranged in a row in the Y direction.
  • the transistors P2 and N2 are arranged in a row in the Y direction.
  • the transistors P3 and N3 are arranged in a row in the Y direction.
  • the transistors P4 and N4 are arranged in a row in the Y direction.
  • the transistors P5 and N5 are arranged in a row in the Y direction.
  • the transistors P1, P2, P3, P4, and P5 each have nanosheets 21a, 21b, 21c, 21d, and 21e having a three-sheet structure that overlaps in a plan view as a channel portion. That is, the transistors P1, P2, P3, P4, and P5 are nanosheet FETs.
  • Pads 22a, 22b, 22c, 22d, 22e, and 22f each of an integral semiconductor layer connected to a three-sheet structure are formed.
  • the pads 22a and 22b serve as a source region and a drain region of the transistor P1.
  • the pads 22b and 22c serve as a source region and a drain region of the transistor P2.
  • the pads 22c and 22d serve as a source region and a drain region of the transistor P3.
  • the pads 22d and 22e serve as a source region and a drain region of the transistor P4.
  • the pads 22e and 22f serve as a source region and a drain region of the transistor P5.
  • the transistors N1, N2, N3, N4, and N5 have nanosheets 26a, 26b, 26c, 26d, and 26e each having a three-sheet structure overlapping in a plan view as a channel portion. That is, the transistors N1, N2, N3, N4, and N5 are nanosheet FETs.
  • Pads 27a, 27b, 27c, 27d, 27e, and 27f each of an integral semiconductor layer connected to a three-sheet structure are formed.
  • the pads 27a and 27b serve as a source region and a drain region of the transistor N1.
  • the pads 27b and 27c serve as a source region and a drain region of the transistor N2.
  • the pads 27c and 27d serve as a source region and a drain region of the transistor N3.
  • the pads 27d and 27e serve as a source region and a drain region of the transistor N4.
  • the pads 27e and 27f serve as a source region and a drain region of the transistor N5.
  • Gate wirings 31a, 31b, 31c, 31d, 31e extending in parallel in the Y direction are formed in the P-shaped region.
  • the gate wirings 31a, 31b, 31c, 31d, 31e are formed with the same width and are arranged at the same pitch.
  • Gate wirings 36a, 36b, 36c, 36d, 36e extending in parallel in the Y direction are formed in the N-type region.
  • the gate wirings 36a, 36b, 36c, 36d, 36e are formed with the same width and are arranged at the same pitch.
  • the arrangement positions of the gate wirings 31a, 31b, 31c, 31d, 31e are the same as the arrangement positions of the gate wirings 36a, 36b, 36c, 36d, 36e, respectively. That is, the gate wirings 31a and 36a are arranged in a row in the Y direction. The gate wirings 31b and 36b are arranged in a row in the Y direction. The gate wirings 31c and 36c are arranged in a row in the Y direction. The gate wirings 31d and 36d are arranged in a row in the Y direction. The gate wirings 31e and 36e are arranged in a row in the Y direction. Dummy gate wirings 38a and 38b are formed on the cell frames CL on both sides in the X direction.
  • the gate wiring 31a surrounds the outer periphery of the nanosheet 21a of the transistor P1 in the Y direction and the Z direction via a gate insulating film (not shown).
  • the gate wiring 31a serves as a gate for the transistor P1.
  • the gate wirings 31b, 31c, 31d, and 31e have a gate insulating film (not shown) around the outer circumferences of the transistors P2, P3, P4, and P5 in the Y and Z directions of the nanosheets 21b, 21c, 21d, and 21e, respectively. ) Is enclosed.
  • the gate wirings 31b, 31c, 31d, and 31e serve as gates for the transistors P2, P3, P4, and P5, respectively.
  • the gate wiring 36a surrounds the outer periphery of the nanosheet 26a of the transistor N1 in the Y direction and the Z direction via a gate insulating film (not shown).
  • the gate wiring 36a serves as a gate for the transistor N1.
  • the gate wiring 36b, 36c, 36d, 36e the outer circumferences of the nanosheets 26b, 26c, 26d, 26e of the transistors N2, N3, N4, N5 in the Y direction and the Z direction, respectively, are covered with a gate insulating film (not shown). ) Is enclosed.
  • the gate wirings 36b, 36c, 36d, and 36e serve as gates for transistors N2, N3, N4, and N5, respectively.
  • the gate wirings 31a and 36a arranged in the Y direction are connected via a bridge portion 33a formed between the gate wiring 31a and the gate wiring 36a.
  • the gate wirings 31e and 36e arranged in the Y direction are connected via a bridge portion 33b formed between the gate wiring 31e and the gate wiring 36e.
  • Local wirings 41, 42, 43a, 43b, 43c, 43d, 44a, 44b, 44c, 44d extending in the Y direction are formed on the local wiring layer.
  • the local wiring 41 is connected to the pads 22a and 27a.
  • the local wiring 42 is connected to the pads 22f and 27f.
  • the local wirings 43a, 43b, 43c, 43d are connected to the pads 22b, 22c, 22d, 22e, respectively, and are connected to the power supply wiring 11 via via vias.
  • the local wirings 44a, 44b, 44c, 44d are connected to the pads 27b, 27c, 27d, 27e, respectively, and are connected to the power supply wiring 12 via vias.
  • metal wirings 51, 52, 53, 54 extending in the X direction are formed.
  • the metal wirings 52 and 54 correspond to the nodes X1 of the circuit, and the metal wirings 51 and 53 correspond to the nodes X2 of the circuit.
  • the metal wiring 51 is connected to the gate wiring 31e via vias, and is connected to the local wiring 41 via vias.
  • the metal wiring 52 is connected to the gate wirings 31a, 31b, 31c, 31d via vias, and is connected to the local wiring 42 via vias.
  • the metal wiring 53 is connected to the gate wirings 36b, 36c, 36d, 36e via vias, and is connected to the local wirings 41 via via vias.
  • the metal wiring 54 is connected to the gate wiring 36a and is connected to the local wiring 42 via via vias.
  • the metal wirings 51, 52, 53, 54 form an inter-wiring capacitance.
  • the nanosheet 21a and the nanosheet 26a face each other in the Y direction.
  • the surface of the nanosheet 21a on the nanosheet 26a side in the Y direction is not covered by the gate wiring 31a and is exposed from the gate wiring 31a.
  • the surface of the nanosheet 26a on the nanosheet 21a side in the Y direction is not covered by the gate wiring 36a and is exposed from the gate wiring 36a.
  • the nanosheet 21b and the nanosheet 26b face each other in the Y direction
  • the nanosheet 21c and the nanosheet 26c face each other in the Y direction
  • the nanosheet 21d and the nanosheet 26d face each other in the Y direction
  • the nanosheet 21e And the nanosheet 26e face each other in the Y direction.
  • the surfaces of the nanosheets 21b, 21c, 21d, and 21e on the nanosheets 26b, 26c, 26d, and 26e in the Y direction are not covered by the gate wirings 31b, 31c, 31d, and 31e, respectively, and the gate wirings 31b, It is exposed from 31c, 31d, and 31e.
  • the surfaces on the nanosheets 21b, 21c, 21d, 21e side in the Y direction are not covered by the gate wirings 36b, 36c, 36d, 36e, and the gate wirings 36b, 36c, 36d, It is exposed from 36e.
  • the focus is on the transistor P3, which functions as a capacitance.
  • the gate wiring 31c serving as the gate is given VSS from the node X1, and the pads 22c and 22d serving as the source / drain are given VDD via the local wirings 43b and 43c. Therefore, a capacitance is generated to sandwich the gate oxide film of the transistor P3. In addition to this, capacity is generated in the following places. 1) Between the pads 22c and 22d and the gate wiring 31c (see FIG. 2A). 2) Between the local wirings 43b and 43c and the gate wiring 31c (see FIG. 2A). 3) Between the gate wiring 31c and the gate wiring 36c of the transistor N3 (see FIG. 3A).
  • the gate wiring 36c is given VDD from the node X2. 4) Between the pads 22c and 22d and the pads 27c and 27d of the transistor N3 (see FIG. 3B). VSS is given to the pads 27c and 27d via the local wirings 44b and 44c. 5) Between the local wirings 43b and 43c and the local wirings 44b and 44c (see FIG. 3B).
  • the surface of the transistor P3 on the nanosheet 26c side of the transistor P3 is not covered with the gate wiring 31c, and the surface of the transistor N3 on the nanosheet 21c side of the transistor N3 is not covered by the gate wiring 31c. Is not covered by the gate wiring 36c. As a result, the distance between the transistor P3 and the transistor N3 is shortened. Therefore, the capacities of 3) and 4) above become larger.
  • a capacitance is generated between the nanosheets 21b, 21c, 21d and the gate wirings 31b, 31c, 31d for the transistors P2, P3, P4.
  • a capacitance is generated between the nanosheets 26b, 26c, 26d and the gate wirings 36b, 36c, 36d.
  • the surfaces of the nanosheets 21b, 21c, 21d on the nanosheets 26b, 26c, 26d side are exposed from the gate wirings 31b, 31c, 31d, and the nanosheets 26b, 26c, 26d are the surfaces on the nanosheets 21b, 21c, 21d side. Is exposed from the gate wirings 36b, 36c, 36d.
  • the distance between the nanosheets 21b, 21c, 21d and the nanosheets 26b, 26c, 26d can be narrowed, so that the area of the capacity cell can be further reduced.
  • a larger capacitance can be realized between the gate wiring 31c and the gate wiring 36c, and between the pad pairs 22c and 22d and the pad pairs 27c and 27d.
  • the fixed value output unit may be omitted in the above-described embodiment.
  • the capacitance cell may be configured so that VSS is directly supplied to the gates of the transistors P2, P3 and P4 and VDD is directly supplied to the gates of the transistors N2, N3 and N4.
  • the number of transistors constituting the capacitance is 3 each for P type and N type, but the number of transistors constituting the capacitance is not limited to this.
  • one nanosheet is arranged in the Y direction in each transistor, but two or more nanosheets may be arranged in the Y direction.
  • the surface on the second nanosheet portion side in the direction is exposed from the gate wiring, and among the nanosheets possessed by the second nanosheet portion, the nanosheet closest to the first nanosheet portion has the surface on the first nanosheet side in the Y direction from the gate wiring. It suffices if it is exposed. As a result, the same effect as that of the above-described embodiment can be obtained.
  • 5 (a) and 5 (b) are cross-sectional views in the vertical direction in a plan view showing the configuration of this modified example.
  • the transistor P3 has two nanosheets 21c and 23c arranged in the Y direction
  • the transistor N3 has two nanosheets 26c and 28c arranged in the Y direction.
  • Pads 24d, 22d, 27d, and 29d are formed on one side of the nanosheets 21c, 23c, 26c, and 28c in the X direction, respectively.
  • the surface of the nanosheet 21c on the nanosheet 26c side in the Y direction is not covered by the gate wiring 31c and is exposed from the gate wiring 31c.
  • the surface on the nanosheet 21c side in the Y direction is not covered by the gate wiring 36c and is exposed from the gate wiring 36c.
  • the nanosheet 21c closest to the second nanosheet portion 25 among the nanosheets possessed by the first nanosheet portion 24 is The surface of the second nanosheet portion 25 in the Y direction is exposed from the gate wiring 31c, and among the nanosheets of the second nanosheet portion 25, the nanosheet 26c closest to the first nanosheet portion 24 is the first nanosheet portion in the Y direction. The surface on the 24 side is exposed from the gate wiring 36c.
  • FIGS. 6 and 7 are views showing an example of the layout structure of the capacity cell according to the second embodiment
  • FIG. 6 is a plan view
  • FIG. 7 is a cross-sectional view in the vertical direction in a plan view
  • FIG. 7A is a cross section of line Y4-Y4'
  • FIG. 7B is a cross section of line Y5-Y5'.
  • the layout structure shown in FIGS. 6 and 7 is similar to the layout structure shown in FIGS. 1 to 3, and the same applies to, for example, the power supply wiring and the arrangement of the nanosheets and pads of the transistors. In the following description, the description of the same configuration as that of the first embodiment may be omitted.
  • FIG. 8 is a circuit diagram of the capacitance cell shown in FIGS. 6 and 7.
  • the cells shown in FIGS. 6 and 7 have P-type transistors P1, P2, P3, P4, P5 and N-type transistors N1, N2, N3, N4, N5.
  • Transistors N2 to N4 function as capacitances.
  • the transistor P5 and the transistor N1 form a fixed value output unit 5.
  • the fixed value output unit 5 outputs a high fixed value (VDD) to the node X1 and outputs a low fixed value (VSS) to the node X2.
  • VDD high fixed value
  • VSS low fixed value
  • the source is connected to VDD
  • the drain is connected to the gate of transistor N1
  • the source of transistor N1 is connected to VSS
  • the drain of transistor N1 is connected to the gate of transistor P5.
  • the gate of the transistor N1 corresponds to the node X1, and the gate of the transistor P5 corresponds to the node X2.
  • the transistors P1 to P4 and the transistor N5 are transistors in the off state.
  • Transistors P1 to P4 and transistors N5 may not be included in the circuit configuration of the capacitive cell, but if they are present, the regularity of the layout of the capacitive cell is improved, so that the ease of manufacturing the device is improved and the yield is improved. However, manufacturing variations are suppressed.
  • the source and drain are connected to VSS, and the gate is connected to node X1. Since VDD is output from the fixed value output unit 5 to the node X1, the transistors N2 to N4 function as capacitances.
  • gate wirings 131a, 131b, 131c, 131d, 131e extending in parallel in the Y direction are formed in the P-shaped region.
  • the gate wirings 131a, 131b, 131c, 131d, 131e are formed with the same width and are arranged at the same pitch.
  • Gate wirings 136a, 136b, 136c, 136d, 136e extending in parallel in the Y direction are formed in the N-type region.
  • the gate wirings 136a, 136b, 136c, 136d, 136e are formed with the same width and are arranged at the same pitch.
  • the arrangement positions of the gate wirings 131a, 131b, 131c, 131d, 131e are the same as the arrangement positions of the gate wirings 136a, 136b, 136c, 136d, 136e, respectively. That is, the gate wirings 131a and 136a are arranged in a row in the Y direction. The gate wirings 131b and 136b are arranged in a row in the Y direction. The gate wirings 131c and 136c are arranged in a row in the Y direction. The gate wirings 131d and 136d are arranged in a row in the Y direction. The gate wirings 131e and 136e are arranged in a row in the Y direction.
  • the gate wiring 131a surrounds the outer periphery of the nanosheet 21a of the transistor P1 in the Y direction and the Z direction via a gate insulating film (not shown).
  • the gate wiring 131a serves as a gate for the transistor P1.
  • the gate wirings 131b, 131c, 131d, 131e have a gate insulating film (not shown) around the outer circumferences of the transistors P2, P3, P4, and P5 in the Y and Z directions of the nanosheets 21b, 21c, 21d, and 21e, respectively. ) Is enclosed.
  • the gate wirings 131b, 131c, 131d, and 131e serve as gates for transistors P2, P3, P4, and P5, respectively.
  • the gate wiring 136a surrounds the outer periphery of the nanosheet 26a of the transistor N1 in the Y direction and the Z direction via a gate insulating film (not shown).
  • the gate wiring 136a serves as a gate for the transistor N1.
  • the gate wiring 136b, 136c, 136d, 136e the outer circumferences of the nanosheets 26b, 26c, 26d, 26e of the transistors N2, N3, N4, N5 in the Y direction and the Z direction are covered with a gate insulating film (not shown). ) Is enclosed.
  • the gate wirings 136b, 136c, 136d, and 136e serve as gates for transistors N2, N3, N4, and N5, respectively.
  • the gate wirings 131a and 136a arranged in the Y direction are connected via a bridge portion 133a formed between the gate wiring 131a and the gate wiring 136a.
  • the gate wirings 131b and 136b arranged in the Y direction are connected via a bridge portion 133b formed between the gate wiring 131b and the gate wiring 136b.
  • the gate wirings 131c and 136c arranged in the Y direction are connected via a bridge portion 133c formed between the gate wiring 131c and the gate wiring 136c.
  • the gate wirings 131d and 136d arranged in the Y direction are connected via a bridge portion 133d formed between the gate wiring 131d and the gate wiring 136d.
  • the gate wirings 131e and 136e arranged in the Y direction are connected via a bridge portion 133e formed between the gate wiring 131e and the gate wiring 136e.
  • the local wiring 141, 142, 143, 144, 145, 146, 147, 148 extending in the Y direction is formed in the local wiring layer.
  • the local wiring 141 is connected to the pads 22a and 27a.
  • the local wiring 142 is connected to the pads 22b and 27b, and is also connected to the power supply wiring 12 via vias.
  • the local wiring 143 is connected to the pads 22c and 27c, and is connected to the power supply wiring 12 via vias.
  • the local wiring 144 is connected to the pads 22d and 27d, and is connected to the power supply wiring 12 via vias.
  • the local wiring 145 is connected to the pad 22e.
  • the local wiring 146 is connected to the pad 22f and is connected to the power supply wiring 11 via vias.
  • the local wiring 147 is connected to the pad 27e and is connected to the power supply wiring 12.
  • the local wiring 148 is connected to the pad 27f.
  • metal wirings 151, 152, 153, 154 extending in the X direction are formed.
  • the metal wirings 152 and 154 correspond to the nodes X1 of the circuit, and the metal wirings 151 and 153 correspond to the nodes X2 of the circuit.
  • the metal wiring 151 is connected to the gate wiring 131e via vias, and is connected to the local wiring 141 via vias.
  • the metal wiring 152 is connected to the gate wirings 131a, 131b, 131c, 131d via vias, and is connected to the local wirings 145 via vias.
  • the metal wiring 153 is connected to the gate wiring 136e via vias, and is connected to the local wiring 141 via vias.
  • the metal wiring 154 is connected to the gate wirings 136a, 136b, 136c, 136d via vias, and is connected to the local wirings 148 via vias.
  • the nanosheet 21a and the nanosheet 26a face each other in the Y direction.
  • the surface of the nanosheet 21a on the nanosheet 26a side in the Y direction is not covered by the gate wiring 131a and is exposed from the gate wiring 131a.
  • the surface of the nanosheet 26a on the nanosheet 21a side in the Y direction is not covered by the gate wiring 136a and is exposed from the gate wiring 136a.
  • the nanosheet 21b and the nanosheet 26b face each other in the Y direction.
  • the nanosheet 21c and the nanosheet 26c face each other in the Y direction.
  • the nanosheet 21d and the nanosheet 26d face each other in the Y direction.
  • the nanosheet 21e and the nanosheet 26e face each other in the Y direction.
  • the surfaces of the nanosheets 21b, 21c, 21d, and 21e on the nanosheets 26b, 26c, 26d, and 26e in the Y direction are not covered by the gate wirings 131b, 131c, 131d, and 131e, respectively, and the gate wirings 131b, It is exposed from 131c, 131d, 131e.
  • the surfaces on the nanosheets 21b, 21c, 21d, 21e side in the Y direction are not covered by the gate wirings 136b, 136c, 136d, 136e, and the gate wirings 136b, 136c, 136d, It is exposed from 136e.
  • a gate wiring to which VDD is given and a local wiring to which VSS is given are formed, and a capacitance is formed between the gate wiring and the local wiring.
  • NS For example, focusing on the transistors P3 and N3, the gate wirings 131c and 136c are connected by the bridge portion 133c, and VDD is given via the metal wiring 152. Further, the local wirings 143 and 144 are given VSS from the power supply wiring 12. Therefore, a capacitance is formed between the gate wirings 131c and 136c and the bridge portion 133c and the local wirings 143 and 144.
  • a capacitance is generated between the nanosheets 26b, 26c, 26d and the gate wirings 136b, 136c, 136d for the transistors N2, N3, and N4.
  • the surfaces of the nanosheets 21b, 21c, 21d on the nanosheets 26b, 26c, 26d side are exposed from the gate wiring 131b, 131c, 131d, and the nanosheets 26b, 26c, 26d are the surfaces on the nanosheets 21b, 21c, 21d side. Is exposed from the gate wiring 136b, 136c, 136d.
  • the distance between the nanosheets 21b, 21c, 21d and the nanosheets 26b, 26c, 26d can be narrowed, so that the area of the capacity cell can be further reduced.
  • a large capacitance can be realized between the gate wirings 131c and 136c and the bridge portion 133c and the local wirings 143 and 144.
  • the fixed value output unit may be omitted in the above-described embodiment.
  • the capacitance cell may be configured so as to directly supply VDD to the gates of the transistors N2, N3, and N4.
  • the number of transistors constituting the capacitance is three N-type, but the number of transistors constituting the capacitance is not limited to this.
  • two or more nanosheets may be arranged in the Y direction in each transistor.
  • the capacitance cell according to the above-described embodiment can be configured by exchanging the conductive type of the transistor.
  • FIG. 9 is a plan view showing the layout structure of the capacity cell according to the first modification of the second embodiment.
  • the layout structure shown in FIG. 9 corresponds to a layout structure in which the layout structure of FIG. 6 is inverted upside down in the drawing, P-type and N-type are exchanged, and VDD and VSS are exchanged.
  • the layout structure of FIG. 9 is the same as the layout structure of FIG. 6 in the arrangement of the power supply wiring, the transistor, the gate wiring, the local wiring, and the M1 wiring. However, the layout structure of FIG. 6 is different from the connection relationship between the M1 wiring and the local wiring and the gate wiring, and the connection relationship between the local wiring and the power supply wiring.
  • FIG. 10 is a circuit diagram of the capacitance cell shown in FIG.
  • the circuit of FIG. 10 corresponds to a circuit in which the circuit of FIG. 8 is inverted upside down in the drawing, P-type and N-type are exchanged, and VDD and VSS are exchanged.
  • the cell shown in FIG. 9 has P-type transistors P1, P2, P3, P4, P5 and N-type transistors N1, N2, N3, N4, N5.
  • Transistors P2 to P4 function as capacitances.
  • the transistor P1 and the transistor N5 form a fixed value output unit 5.
  • the fixed value output unit 5 outputs a low fixed value (VSS) to the node X1 and outputs a high fixed value (VDD) to the node X2.
  • the source is connected to VDD
  • the drain is connected to the gate of transistor N5, and the gate is connected to the drain of transistor N5.
  • the source of transistor N5 is connected to VSS, and the drain of transistor N5 is connected to the gate of transistor P1.
  • the gate of the transistor P1 corresponds to the node X1, and the gate of the transistor N5 corresponds to the node X2.
  • transistors P2 to P4 the source and drain are connected to VDD, and the gate is connected to node X1. Since the VSS is output from the fixed value output unit 5 to the node X1, the transistors P2 to P4 function as capacitances. Transistors N1 to N4 and transistors P5 are transistors in the off state.
  • the local wirings 142, 143, 144, and 145 are connected to the power supply wiring 11 via vias.
  • the local wiring 148 is connected to the power supply wiring 12 via vias.
  • the metal wiring 151 is connected to the gate wirings 131a, 131b, 131c, 131d via vias, and is connected to the local wirings 146 via vias.
  • the metal wiring 152 is connected to the gate wiring 131e via vias, and is connected to the local wiring 141 via vias.
  • the metal wiring 153 is connected to the gate wirings 136a, 136b, 136c, 136d via vias, and is connected to the local wirings 147 via vias.
  • the metal wiring 154 is connected to the gate wiring 136e via vias, and is connected to the local wiring 141 via vias.
  • FIG. 11 is a plan view showing the layout structure of the capacity cell according to the second embodiment.
  • the arrangement of the power supply wiring, the transistor, and the gate wiring is the same as the layout structure of FIG.
  • the arrangement of the local wiring is partially different, and the connection relationship between the M1 wiring and the local wiring and the gate wiring, and the connection relationship between the local wiring and the power supply wiring are also different.
  • FIG. 12 is a circuit diagram of the capacitance cell shown in FIG. In the circuit of FIG. 12, the source and drain of the transistors P1 to P4 and N2 to N4, which were directly connected to VSS in the circuit of FIG. 8, were connected to the node X2 whose fixed value output outputs low fixed value (VSS). Corresponds to the thing.
  • the cell shown in FIG. 11 has P-type transistors P1, P2, P3, P4, P5 and N-type transistors N1, N2, N3, N4, N5.
  • Transistors N2 to N4 function as capacitances.
  • the transistor P5 and the transistor N1 form a fixed value output unit 5.
  • the fixed value output unit 5 outputs a high fixed value (VDD) to the node X1 and outputs a low fixed value (VSS) to the node X2.
  • VDD fixed value
  • VSS low fixed value
  • the source is connected to VDD
  • the drain is connected to the gate of transistor N1
  • the source of transistor N1 is connected to VSS
  • the drain of transistor N1 is connected to the gate of transistor P5.
  • the gate of the transistor N1 corresponds to the node X1, and the gate of the transistor P5 corresponds to the node X2.
  • the source and drain are connected to the node X2, and the gate is connected to the node X1. Since VDD is output from the fixed value output unit 5 to the node X1 and VSS is output from the fixed value output unit 5 to the node X2, the transistors N2 to N4 function as capacitances.
  • the transistors P1 to P4 and the transistor N5 are transistors in the off state.
  • Transistors P1 to P4 and transistors N5 may not be included in the circuit configuration of the capacitive cell, but if they are present, the regularity of the layout of the capacitive cell is improved, so that the ease of manufacturing the device is improved and the yield is improved. However, manufacturing variations are suppressed.
  • Local wirings 241,242, 243, 244, 245, 246, 247, 248 extending in the Y direction are formed in the local wiring layer.
  • the local wiring 241 is connected to the pad 22a.
  • the local wiring 242 is connected to the pad 27a and is connected to the power supply wiring 12 via vias.
  • the local wiring 243 is connected to the pads 22b and 27b.
  • the local wiring 244 is connected to the pads 22c and 27c.
  • the local wiring 245 is connected to the pads 22d and 27d.
  • the local wiring 246 is connected to the pad 22e and is connected to the power supply wiring 11 via via vias.
  • the local wiring 247 is connected to the pad 27e.
  • the local wiring 248 is connected to the pads 22f and 27f.
  • metal wirings 251,252, 253, 254 extending in the X direction are formed.
  • the metal wires 252 and 254 correspond to the nodes X1 of the circuit, and the metal wires 251,253 correspond to the nodes X2 of the circuit.
  • the metal wiring 251 is connected to the local wirings 241,243,244,245 via vias, and is connected to the gate wiring 131e via vias.
  • the metal wiring 252 is connected to the gate wirings 131a, 131b, 131c, 131d via vias, and is connected to the local wirings 248 via vias.
  • the metal wiring 253 is connected to the local wirings 243, 244, 245, 247 via vias.
  • the metal wiring 254 is connected to the gate wiring 136a, 136b, 136c, 136d via vias, and is connected to the local wiring 248 via vias.
  • this modification can also be configured by exchanging the conductive type of the transistor as in the modification 1 with respect to the second embodiment.
  • the power supply wiring for supplying VDD and VSS is assumed to be BPR, but the present invention is not limited to this, and for example, M1 wiring or the like may be used.
  • a layout structure of a large-capacity capacity cell using a fork sheet FET can be realized, which is useful for, for example, miniaturization of a semiconductor chip and improvement of the degree of integration.

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Abstract

フォークシートＦＥＴを用いた容量セルのレイアウト構造を提供する。トランジスタ（Ｐ３，Ｎ３）は、パッド対（２２ｃ，２２ｄ）とゲート配線（３６ｃ）にＶＤＤが与えられ、パッド対（２７ｃ，２７ｄ）とゲート配線（３１ｃ）にＶＳＳが与えられる。ナノシート（２１ｃ）とゲート配線（３１ｃ）との間、ナノシート（２６ｃ）とゲート配線（３６ｃ）との間に容量が生じる。ナノシート（２１ｃ）はナノシート（２６ｃ）側の面がゲート配線（３１ｃ）から露出し、ナノシート（２６ｃ）はナノシート（２１ｃ）側の面がゲート配線（３６ｃ）から露出している。

Description

半導体集積回路装置
　本開示は、ナノシート（ナノワイヤ）ＦＥＴ（Field Effect Transistor）を備えた半導体集積回路装置に関する。
　半導体基板上に半導体集積回路を形成する方法として、スタンダードセル方式が知られている。スタンダードセル方式とは、特定の論理機能を有する基本的単位（例えば、インバータ，ラッチ，フリップフロップ，全加算器など）をスタンダードセルとして予め用意しておき、半導体基板上に複数のスタンダードセルを配置して、それらのスタンダードセルを配線で接続することによって、ＬＳＩチップを設計する方式のことである。
　また、ＬＳＩの基本構成要素であるトランジスタは、ゲート長の縮小（スケーリング）により、集積度の向上、動作電圧の低減、および動作速度の向上を実現してきた。しかし近年、過度なスケーリングによるオフ電流と、それによる消費電力の著しい増大が問題となっている。この問題を解決するため、トランジスタ構造を従来の平面型から立体型に変更した立体構造トランジスタが盛んに研究されている。その１つとして、ナノシート（ナノワイヤ）ＦＥＴが注目されている。
　非特許文献１，２では、ゲート電極をフォーク形状としたナノシートＦＥＴを用いたＳＲＡＭメモリセルおよびスタンダードセルのレイアウトが開示されている。
P. Weckx et al., "Stacked nanosheet fork architecture for SRAM design and device co-optimization toward 3nm", 2017 IEEE International Electron Devices Meeting (IEDM), December 2017, IEDM17-505～508 P. Weckx et al., "Novel forksheet device architecture as ultimate logic scaling device towards 2nm", 2019 IEEE International Electron Devices Meeting (IEDM), December 2019, IEDM19-871～874
　本明細書では、ゲート電極をフォーク形状としたナノシートＦＥＴのことを、非特許文献１の記載にならい、フォークシート（fork sheet）ＦＥＴと呼ぶことにする。
　近年の半導体集積回路における微細化および高集積化の進度は著しく、これに伴い、動作電圧の低電圧化および動作周波数の高速化が加速している。しかし、高速化に伴ってノイズが増加し、かつ、低電圧化に伴いノイズ耐性が低下するため、近年の半導体集積回路では、ノイズによる回路の誤動作が発生しやすいという問題がある。ノイズによる回路の誤動作を防止する方法としては、回路の電源間にデカップリング容量を設ける方法がある。このようなデカップリング容量が形成されたセルのことを、容量セルという。
　ところが、現在までにフォークシートＦＥＴを用いた容量セルの検討はなされていない。
　本開示は、フォークシートＦＥＴを用いた容量セルのレイアウト構造を提供することを目的とする。
　本開示の第１態様では、容量セルであるスタンダードセルを含む半導体集積回路装置であって、前記スタンダードセルは、Ｐ型トランジスタが形成されるＰ型領域とＮ型トランジスタが形成されるＮ型領域とが、第１方向において隣接して形成されており、前記Ｐ型領域において、前記第１方向と垂直をなす第２方向に延びている、１つまたは、前記第１方向に並ぶ２つ以上のナノシートからなる、第１ナノシート部と、前記Ｎ型領域において、前記第２方向に延びている、１つまたは、前記第１方向に並ぶ２つ以上のナノシートからなる、第２ナノシート部と、前記第１方向に延びており、前記第１ナノシート部が有するナノシートの前記第１方向、および、前記第１および第２方向と垂直をなす第３方向における外周を囲うように形成された第１ゲート配線と、前記第１ナノシート部が有するナノシートの前記第２方向における両端とそれぞれ接続された、第１パッド対と、前記第１方向に延びており、前記第２ナノシート部が有するナノシートの前記第１方向および前記第３方向における外周を囲うように形成された第２ゲート配線と、前記第２ナノシート部が有するナノシートの前記第２方向における両端とそれぞれ接続された、第２パッド対とを備え、前記第１パッド対および前記第２ゲート配線は、第１電源電圧が与えられており、前記第２パッド対および前記第１ゲート配線は、前記第１電源電圧よりも低い第２電源電圧が与えられており、前記第１ナノシート部と前記第２ナノシート部とは前記第１方向において対向しており、かつ、前記第１ナノシート部が有するナノシートのうち前記第２ナノシート部に最も近いナノシートは、前記第１方向における前記第２ナノシート部側の面が前記第１ゲート配線から露出しており、前記第２ナノシート部が有するナノシートのうち前記第１ナノシート部に最も近いナノシートは、前記第１方向における前記第１ナノシート部側の面が前記第２ゲート配線から露出している。
　この態様によると、第１パッド対および第２ゲート配線に第１電源電圧が与えられており、第２パッド対および第１ゲート配線に第２電源電圧が与えられているため、第１ナノシート部と第１ゲート配線との間、および、第２ナノシート部と第２ゲート配線との間において、容量が生じる。加えて、第１ゲート配線と第２ゲート配線との間、および、第１パッド対と第２パッド対との間にも、容量が生じる。そして、第１ナノシート部が有するナノシートのうち第２ナノシート部に最も近いナノシートは、第２ナノシート部側の面が第１ゲート配線から露出しており、第２ナノシート部が有するナノシートのうち第１ナノシート部に最も近いナノシートは、第１ナノシート側の面が第２ゲート配線から露出している。これにより、第１ナノシート部と第２ナノシート部との間隔を狭めることができるので、容量セルの面積をより小さくすることができる。また、第１ゲート配線と第２ゲート配線との間、および、第１パッド対と第２パッド対との間に、より大きな容量を実現することができる。
　本開示の第２態様では、容量セルであるスタンダードセルを含む半導体集積回路装置であって、前記スタンダードセルは、第１導電型トランジスタが形成される第１領域と第２導電型トランジスタが形成される第２領域とが、第１方向において隣接して形成されており、前記第１領域において、前記第１方向と垂直をなす第２方向に延びている、１つまたは、前記第１方向に並ぶ２つ以上のナノシートからなる、第１ナノシート部と、前記第２領域において、前記第２方向に延びている、１つまたは、前記第１方向に並ぶ２つ以上のナノシートからなる、第２ナノシート部と、前記第１方向に延びており、前記第１ナノシート部が有するナノシートの前記第１方向、および、前記第１および第２方向と垂直をなす第３方向における外周を囲うように形成された第１ゲート配線と、前記第１ナノシート部が有するナノシートの前記第２方向における両端とそれぞれ接続された、第１パッド対と、前記第１方向に延びており、前記第２ナノシート部が有するナノシートの前記第１方向および前記第３方向における外周を囲うように形成された第２ゲート配線と、前記第２ナノシート部が有するナノシートの前記第２方向における両端とそれぞれ接続された、第２パッド対とを備え、前記第１および第２ゲート配線は、第１電源電圧が与えられており、前記第１および第２パッド対は、前記第１電源電圧と異なる第２電源電圧が与えられており、前記第１ナノシート部と前記第２ナノシート部とは前記第１方向において対向しており、かつ、前記第１ナノシート部が有するナノシートのうち前記第２ナノシート部に最も近いナノシートは、前記第１方向における前記第２ナノシート部側の面が前記第１ゲート配線から露出しており、前記第２ナノシート部が有するナノシートのうち前記第１ナノシート部に最も近いナノシートは、前記第１方向における前記第１ナノシート部側の面が前記第２ゲート配線から露出している。
　この態様によると、第１および第２ゲート配線に第１電源電圧が与えられており、第１および第２パッド対に第２電源電圧が与えられているため、第１ナノシート部と第１ゲート配線との間、または、第２ナノシート部と第２ゲート配線との間において、容量が生じる。そして、第１ナノシート部が有するナノシートのうち第２ナノシート部に最も近いナノシートは、第２ナノシート部側の面が第１ゲート配線から露出しており、第２ナノシート部が有するナノシートのうち第１ナノシート部に最も近いナノシートは、第１ナノシート部側の面が第２ゲート配線から露出している。これにより、第１ナノシート部と第２ナノシート部との間隔を狭めることができるので、容量セルの面積をより小さくすることができる。
　本開示によると、フォークシートＦＥＴを用いた大容量の容量セルのレイアウト構造が実現できる。
第１実施形態に係る容量セルのレイアウト構造の例を示す平面図 （ａ），（ｂ）は図１のレイアウト構造の平面視横方向における断面図 （ａ）～（ｃ）は図１のレイアウト構造の平面視縦方向における断面図 図１～図３に示す容量セルの回路図 （ａ），（ｂ）は第１実施形態の変形例に係る容量セルのレイアウト構造を示す断面図 第２実施形態に係る容量セルのレイアウト構造の例を示す平面図 （ａ），（ｂ）は図６のレイアウト構造の平面視縦方向における断面図 図６および図７に示す容量セルの回路図 第２実施形態の変形例１に係る容量セルのレイアウト構造を示す平面図 図９に示す容量セルの回路図 第２実施形態の変形例２に係る容量セルのレイアウト構造を示す平面図 図１１に示す容量セルの回路図 フォークシートＦＥＴの基本構造を示す図であり、（ａ）は平面図、（ｂ）は断面図
　以下、実施の形態について、図面を参照して説明する。以下の実施の形態では、半導体集積回路装置は、複数のスタンダードセル（本明細書では、適宜、単にセルという）を備えており、この複数のスタンダードセルのうち少なくとも一部は、ナノシートＦＥＴ（Field Effect Transistor）を備えるものとする。ナノシートＦＥＴとは、電流が流れる薄いシート（ナノシート）を用いたＦＥＴである。ナノシートは例えばシリコンによって形成されている。そして、半導体集積回路装置において、ナノシートＦＥＴの一部は、ゲート電極をフォーク形状としたフォークシートＦＥＴであるものとする。
　また、本開示では、ナノシートの両端に形成されており、ナノシートＦＥＴのソースまたはドレインとなる端子を構成する半導体層部のことを「パッド」という。
　まず、フォークシートＦＥＴの基本構造について、説明する。
　図１３はフォークシートＦＥＴの基本構造を示す図であり、（ａ）は平面図、（ｂ）は（ａ）の線Ｙ－Ｙ’における断面図である。図１３の基本構造では、２つのトランジスタＴＲ１，ＴＲ２が、Ｙ方向において間隔Ｓを空けて並べて配置されている。トランジスタＴＲ１のゲートとなるゲート配線５３１と、トランジスタＴＲ２のゲートとなるゲート配線５３２は、ともにＹ方向に延びており、かつ、Ｘ方向において同じ位置に配置されている。
　トランジスタＴＲ１のチャネル領域となるチャネル部５２１と、トランジスタＴＲ２のチャネル領域となるチャネル部５２６は、ナノシートで構成されている。図１３では、チャネル部５２１，５２６はそれぞれ、平面視で重なる３枚のシート構造からなるナノシートによって構成されている。チャネル部５２１のＸ方向における両側に、トランジスタＴＲ１のソース領域またはドレイン領域となるパッド５２２ａ，５２２ｂが形成されている。チャネル部５２６のＸ方向における両側に、トランジスタＴＲ２のソース領域またはドレイン領域となるパッド５２７ａ，５２７ｂが形成されている。パッド５２２ａ，５２２ｂは、チャネル部５２１を構成するナノシートからのエピタキシャル成長によって、形成される。パッド５２７ａ，５２７ｂは、チャネル部５２６を構成するナノシートからのエピタキシャル成長によって、形成される。
　ゲート配線５３１は、ナノシートで構成されたチャネル部５２１のＹ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ただし、チャネル部５２１を構成するナノシートは、Ｙ方向におけるトランジスタＴＲ２の側の面が、ゲート配線５３１によって覆われておらず、ゲート配線５３１から露出している。すなわち、図１３（ｂ）の断面図では、ゲート配線５３１は、チャネル部５２１を構成するナノシートの図面右側は覆っておらず、図面上側、左側および下側を覆っている。ゲート配線５３１は、チャネル部５２１を構成するナノシートに対して、Ｙ方向におけるトランジスタＴＲ２の反対側に長さＯＬだけオーバーラップしている。
　ゲート配線５３２は、ナノシートで構成されたチャネル部５２６のＹ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ただし、チャネル部５２６を構成するナノシートは、Ｙ方向におけるトランジスタＴＲ１の側の面は、ゲート配線５３２によって覆われておらず、ゲート配線５３２から露出している。すなわち、図１３（ｂ）の断面図では、ゲート配線５３２は、チャネル部５２６を構成するナノシートの図面左側は覆っておらず、図面上側、右側および下側を覆っている。ゲート配線５３２は、チャネル部５２６を構成するナノシートに対して、Ｙ方向におけるトランジスタＴＲ１の反対側に長さＯＬだけオーバーラップしている。
　各ナノシートの幅（Ｙ方向におけるサイズ）をＷ、高さ（Ｚ方向のサイズ）をＨとすると、ゲート実効幅Ｗｅｆｆは、
　Ｗｅｆｆ＝２×Ｗ+Ｈ
となる。トランジスタＴＲ１，ＴＲ２のチャネル部５２１，５２６は３枚のナノシートによって構成されているので、トランジスタＴＲ１，ＴＲ２のゲート実効幅は、
　３×（２×Ｗ＋Ｈ）
となる。
　図１３の構造によると、ゲート配線５３１は、チャネル部５２１を構成するナノシートに対して、Ｙ方向におけるトランジスタＴＲ２の側にオーバーラップしていない。また、ゲート配線５３２は、チャネル部５２６を構成するナノシートに対して、Ｙ方向におけるトランジスタＴＲ１の側にオーバーラップしていない。これにより、トランジスタＴＲ１，ＴＲ２をより近づけることが可能になり、小面積化が実現できる。
　なお、トランジスタのチャネル部を構成するナノシートの枚数は、３枚に限られるものではない。すなわち、ナノシートは、１枚のシート構造からなるものであってよいし、平面視で重なる複数枚のシート構造からなるものであってもよい。また、図１３（ｂ）では、ナノシートの断面形状は長方形として図示しているが、これに限られるものではなく、ナノシートの断面形状は、例えば、正方形、円形、楕円形等であってもよい。
　また、半導体集積回路装置内には、フォークシートＦＥＴと、ゲート配線がナノシートの全周囲を囲んでいるナノシートＦＥＴとが、混在していてもかまわない。
　本明細書では、「ＶＤＤ」「ＶＳＳ」は、電源電圧または電源自体を示す。また、本明細書において、「同一配線幅」等のように、幅等が同じであることを意味する表現は、製造上のばらつき範囲を含んでいるものとする。
　（第１実施形態）
　図１～図３は第１実施形態に係る容量セルのレイアウト構造の例を示す図であり、図１は平面図、図２（ａ），（ｂ）は平面視横方向における断面図、図３（ａ）～（ｃ）は平面視縦方向における断面図である。図２（ａ）は線Ｘ１－Ｘ１’の断面、図２（ｂ）は線Ｘ２－Ｘ２’の断面である。図３（ａ）は線Ｙ１－Ｙ１’の断面、図３（ｂ）は線Ｙ２－Ｙ２’の断面、図３（ｃ）は線Ｙ３－Ｙ３’の断面である。
　なお、以下の説明では、図１等の平面図において、図面横方向をＸ方向（第２方向に相当）、図面縦方向をＹ方向（第１方向に相当）、基板面に垂直な方向をＺ方向（第３方向に相当）としている。
　図４は図１～図３に示す容量セルの回路図である。図４に示すように、図１～図３に示す容量セルは、Ｐ型トランジスタＰ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５およびＮ型トランジスタＮ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５を有する。トランジスタＰ２～Ｐ４、および、トランジスタＮ２～Ｎ４が、容量として機能する。トランジスタＰ１およびトランジスタＮ５が、固定値出力部５を構成する。固定値出力部５は、ノードＸ１にロー固定値（ＶＳＳ）を出力し、ノードＸ２にハイ固定値（ＶＤＤ）を出力する。トランジスタＰ１は、ソースがＶＤＤと接続され、ドレインがトランジスタＮ５のゲートと接続され、ゲートがトランジスタＮ５のドレインと接続されている。トランジスタＮ５は、ソースがＶＳＳと接続され、ドレインがトランジスタＰ１のゲートと接続されている。トランジスタＰ１のゲートがノードＸ１に相当し、トランジスタＮ５のゲートがノードＸ２に相当する。
　なお、トランジスタＰ５およびトランジスタＮ１は、オフ状態のトランジスタである。容量セルの回路構成としては、トランジスタＰ５およびトランジスタＮ１はなくてもよいが、ある方が、容量セルのレイアウトの規則性が向上するため、デバイスの製造容易性が向上し、歩留まりが向上し、製造ばらつきが抑制される。
　トランジスタＰ２～Ｐ４は、ソースおよびドレインがＶＤＤに接続されており、ゲートがノードＸ１に接続されている。ノードＸ１には固定値出力部５からＶＳＳが出力されているので、トランジスタＰ２～Ｐ４は容量として機能する。トランジスタＮ２～Ｎ４は、ソースおよびドレインがＶＳＳに接続されており、ゲートがノードＸ２に接続されている。ノードＸ２には固定値出力部５からＶＤＤが出力されているので、トランジスタＮ２～Ｎ４は容量として機能する。
　図１～図３の容量セルは、他のスタンダードセルとともに、セル枠ＣＬを接してＸ方向に並べて配置されて、セル列を構成する。また、複数のセル列は、セル枠ＣＬを接してＹ方向に並べて配置される。ただし、複数のセル列は、１列おきに上下反転される。
　図１に示すように、容量セルのＹ方向における両端において、Ｘ方向に延びる電源配線１１，１２がそれぞれ設けられている。電源配線１１，１２はともに、埋め込み配線層に形成された埋め込み電源配線（ＢＰＲ：Buried Power Rail）である。電源配線１１は電源電圧ＶＤＤを供給し、電源配線１２は電源電圧ＶＳＳを供給する。電源配線１１，１２は、容量セルを含むセル列において他のセルと共有されて、Ｘ方向に延びる電源配線となる。また、電源配線１１，１２は、Ｙ方向に隣接するセル列同士の間に配置される電源配線を構成する。
　Ｎウェル上のＰ型領域に、Ｐ型トランジスタＰ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５が形成されている。Ｐ型基板上のＮ型領域に、Ｎ型トランジスタＮ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５が形成されている。Ｐ型領域とＮ型領域とは、Ｙ方向において隣接して形成されている。Ｘ方向において、トランジスタＰ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５の配置位置は、トランジスタＮ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５の配置位置と、それぞれ同一である。すなわち、トランジスタＰ１，Ｎ１はＹ方向に１列に並んでいる。トランジスタＰ２，Ｎ２はＹ方向に１列に並んでいる。トランジスタＰ３，Ｎ３はＹ方向に１列に並んでいる。トランジスタＰ４，Ｎ４はＹ方向に１列に並んでいる。トランジスタＰ５，Ｎ５はＹ方向に１列に並んでいる。
　トランジスタＰ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５は、チャネル部として、平面視で重なる３枚のシート構造からなるナノシート２１ａ，２１ｂ，２１ｃ，２１ｄ，２１ｅをそれぞれ有する。すなわち、トランジスタＰ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５はナノシートＦＥＴである。
　図１に示すように、ナノシート２１ａの図面左側、ナノシート２１ａ，２１ｂの間、ナノシート２１ｂ，２１ｃの間、ナノシート２１ｃ，２１ｄの間、ナノシート２１ｄ，２１ｅの間、および、ナノシート２１ｅの図面右側に、３枚のシート構造に接続された一体構造の半導体層からなるパッド２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅ，２２ｆがそれぞれ形成されている。パッド２２ａ，２２ｂは、トランジスタＰ１のソース領域およびドレイン領域となる。パッド２２ｂ，２２ｃは、トランジスタＰ２のソース領域およびドレイン領域となる。パッド２２ｃ，２２ｄは、トランジスタＰ３のソース領域およびドレイン領域となる。パッド２２ｄ，２２ｅは、トランジスタＰ４のソース領域およびドレイン領域となる。パッド２２ｅ，２２ｆは、トランジスタＰ５のソース領域およびドレイン領域となる。
　トランジスタＮ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５は、チャネル部として、平面視で重なる３枚のシート構造からなるナノシート２６ａ，２６ｂ，２６ｃ，２６ｄ，２６ｅをそれぞれ有する。すなわち、トランジスタＮ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５はナノシートＦＥＴである。
　図１に示すように、ナノシート２６ａの図面左側、ナノシート２６ａ，２６ｂの間、ナノシート２６ｂ，２６ｃの間、ナノシート２６ｃ，２６ｄの間、ナノシート２６ｄ，２６ｅの間、および、ナノシート２６ｅの図面右側に、３枚のシート構造に接続された一体構造の半導体層からなるパッド２７ａ，２７ｂ，２７ｃ，２７ｄ，２７ｅ，２７ｆがそれぞれ形成されている。パッド２７ａ，２７ｂは、トランジスタＮ１のソース領域およびドレイン領域となる。パッド２７ｂ，２７ｃは、トランジスタＮ２のソース領域およびドレイン領域となる。パッド２７ｃ，２７ｄは、トランジスタＮ３のソース領域およびドレイン領域となる。パッド２７ｄ，２７ｅは、トランジスタＮ４のソース領域およびドレイン領域となる。パッド２７ｅ，２７ｆは、トランジスタＮ５のソース領域およびドレイン領域となる。
　Ｐ型領域に、Ｙ方向に並列に延びるゲート配線３１ａ，３１ｂ，３１ｃ，３１ｄ，３１ｅが形成されている。ゲート配線３１ａ，３１ｂ，３１ｃ，３１ｄ，３１ｅは、同じ幅で形成されており、同一ピッチで配置されている。Ｎ型領域に、Ｙ方向に並列に延びるゲート配線３６ａ，３６ｂ，３６ｃ，３６ｄ，３６ｅが形成されている。ゲート配線３６ａ，３６ｂ，３６ｃ，３６ｄ，３６ｅは、同じ幅で形成されており、同一ピッチで配置されている。Ｘ方向において、ゲート配線３１ａ，３１ｂ，３１ｃ，３１ｄ，３１ｅの配置位置は、ゲート配線３６ａ，３６ｂ，３６ｃ，３６ｄ，３６ｅの配置位置と、それぞれ同一である。すなわち、ゲート配線３１ａ，３６ａはＹ方向に１列に並んでいる。ゲート配線３１ｂ，３６ｂはＹ方向に１列に並んでいる。ゲート配線３１ｃ，３６ｃはＹ方向に１列に並んでいる。ゲート配線３１ｄ，３６ｄはＹ方向に１列に並んでいる。ゲート配線３１ｅ，３６ｅはＹ方向に１列に並んでいる。Ｘ方向における両側のセル枠ＣＬ上に、ダミーゲート配線３８ａ，３８ｂが形成されている。
　ゲート配線３１ａは、トランジスタＰ１のナノシート２１ａのＹ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ゲート配線３１ａは、トランジスタＰ１のゲートとなる。同様に、ゲート配線３１ｂ，３１ｃ，３１ｄ，３１ｅは、それぞれ、トランジスタＰ２，Ｐ３，Ｐ４，Ｐ５のナノシート２１ｂ，２１ｃ，２１ｄ，２１ｅのＹ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ゲート配線３１ｂ，３１ｃ，３１ｄ，３１ｅは、それぞれ、トランジスタＰ２，Ｐ３，Ｐ４，Ｐ５のゲートとなる。
　ゲート配線３６ａは、トランジスタＮ１のナノシート２６ａのＹ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ゲート配線３６ａは、トランジスタＮ１のゲートとなる。同様に、ゲート配線３６ｂ，３６ｃ，３６ｄ，３６ｅは、それぞれ、トランジスタＮ２，Ｎ３，Ｎ４，Ｎ５のナノシート２６ｂ，２６ｃ，２６ｄ，２６ｅのＹ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ゲート配線３６ｂ，３６ｃ，３６ｄ，３６ｅは、それぞれ、トランジスタＮ２，Ｎ３，Ｎ４，Ｎ５のゲートとなる。
　Ｙ方向に並ぶゲート配線３１ａ，３６ａは、ゲート配線３１ａとゲート配線３６ａとの間に形成されたブリッジ部３３ａを介して、接続されている。Ｙ方向に並ぶゲート配線３１ｅ，３６ｅは、ゲート配線３１ｅとゲート配線３６ｅとの間に形成されたブリッジ部３３ｂを介して、接続されている。
　ローカル配線層に、Ｙ方向に延びるローカル配線４１，４２，４３ａ，４３ｂ，４３ｃ，４３ｄ，４４ａ，４４ｂ，４４ｃ，４４ｄが形成されている。ローカル配線４１は、パッド２２ａ，２７ａと接続されている。ローカル配線４２は、パッド２２ｆ，２７ｆと接続されている。ローカル配線４３ａ，４３ｂ，４３ｃ，４３ｄは、パッド２２ｂ，２２ｃ，２２ｄ，２２ｅとそれぞれ接続されており、かつ、電源配線１１とビアを介して接続されている。ローカル配線４４ａ，４４ｂ，４４ｃ，４４ｄは、パッド２７ｂ，２７ｃ，２７ｄ，２７ｅとそれぞれ接続されており、かつ、電源配線１２とビアを介して接続されている。
　Ｍ１配線層において、Ｘ方向に延びるメタル配線５１，５２，５３，５４が形成されてている。メタル配線５２，５４が、回路のノードＸ１に対応しており、メタル配線５１，５３が、回路のノードＸ２に対応している。メタル配線５１は、ゲート配線３１ｅとビアを介して接続されており、かつ、ローカル配線４１とビアを介して接続されている。メタル配線５２は、ゲート配線３１ａ，３１ｂ，３１ｃ、３１ｄとビアを介して接続されており、かつ、ローカル配線４２とビアを介して接続されている。メタル配線５３は、ゲート配線３６ｂ，３６ｃ，３６ｄ、３６ｅとビアを介して接続されており、かつ、ローカル配線４１とビアを介して接続されている。メタル配線５４は、ゲート配線３６ａと接続されており、かつ、ローカル配線４２とビアを介して接続されている。メタル配線５１，５２，５３，５４は配線間容量を形成している。
　ここで、ナノシート２１ａとナノシート２６ａとはＹ方向において対向している。ナノシート２１ａは、Ｙ方向におけるナノシート２６ａ側の面が、ゲート配線３１ａによって覆われておらず、ゲート配線３１ａから露出している。ナノシート２６ａは、Ｙ方向におけるナノシート２１ａ側の面が、ゲート配線３６ａによって覆われておらず、ゲート配線３６ａから露出している。
　同様に、ナノシート２１ｂとナノシート２６ｂとはＹ方向において対向しており、ナノシート２１ｃとナノシート２６ｃとはＹ方向において対向しており、ナノシート２１ｄとナノシート２６ｄとはＹ方向において対向しており、ナノシート２１ｅとナノシート２６ｅとはＹ方向において対向している。そして、ナノシート２１ｂ，２１ｃ，２１ｄ，２１ｅは、それぞれ、Ｙ方向におけるナノシート２６ｂ，２６ｃ，２６ｄ，２６ｅ側の面が、ゲート配線３１ｂ，３１ｃ，３１ｄ，３１ｅによって覆われておらず、ゲート配線３１ｂ，３１ｃ，３１ｄ，３１ｅから露出している。ナノシート２６ｂ，２６ｃ，２６ｄ，２６ｅは、Ｙ方向におけるナノシート２１ｂ，２１ｃ，２１ｄ，２１ｅ側の面が、ゲート配線３６ｂ，３６ｃ，３６ｄ，３６ｅによって覆われておらず、ゲート配線３６ｂ，３６ｃ，３６ｄ，３６ｅから露出している。
　ここで、容量として機能するトランジスタＰ３に着目する。トランジスタＰ３は、ゲートとなるゲート配線３１ｃにノードＸ１からＶＳＳが与えられ、ソース／ドレインとなるパッド２２ｃ，２２ｄにローカル配線４３ｂ，４３ｃを介してＶＤＤが与えられている。このため、トランジスタＰ３のゲート酸化膜を挟む容量が生じる。また、この他にも次のような箇所に容量が生じる。
１）パッド２２ｃ，２２ｄとゲート配線３１ｃとの間（図２（ａ）参照）
２）ローカル配線４３ｂ，４３ｃとゲート配線３１ｃとの間（図２（ａ）参照）
３）ゲート配線３１ｃと、トランジスタＮ３のゲート配線３６ｃとの間（図３（ａ）参照）。ゲート配線３６ｃはノードＸ２からＶＤＤが与えられている。
４）パッド２２ｃ，２２ｄと、トランジスタＮ３のパッド２７ｃ，２７ｄとの間（図３（ｂ）参照）。パッド２７ｃ，２７ｄはローカル配線４４ｂ，４４ｃを介してＶＳＳが与えられている。
５）ローカル配線４３ｂ，４３ｃと、ローカル配線４４ｂ，４４ｃとの間（図３（ｂ）参照）
　そして、本実施形態では、トランジスタＰ３のナノシート２１ｃは、トランジスタＮ３のナノシート２６ｃ側の面がゲート配線３１ｃで覆われておらず、また、トランジスタＮ３のナノシート２６ｃは、トランジスタＰ３のナノシート２１ｃ側の面がゲート配線３６ｃで覆われていない。これにより、トランジスタＰ３とトランジスタＮ３との距離が近くなっている。したがって、上の３），４）の容量がより大きくなる。
　以上のように本実施形態によると、トランジスタＰ２，Ｐ３，Ｐ４について、ナノシート２１ｂ，２１ｃ，２１ｄとゲート配線３１ｂ，３１ｃ，３１ｄとの間に容量が生じる。トランジスタＮ２，Ｎ３，Ｎ４について、ナノシート２６ｂ，２６ｃ，２６ｄとゲート配線３６ｂ，３６ｃ，３６ｄとの間に容量が生じる。そして、ナノシート２１ｂ，２１ｃ，２１ｄは、ナノシート２６ｂ，２６ｃ，２６ｄ側の面がゲート配線３１ｂ，３１ｃ，３１ｄから露出しており、ナノシート２６ｂ，２６ｃ，２６ｄは、ナノシート２１ｂ，２１ｃ，２１ｄ側の面がゲート配線３６ｂ，３６ｃ，３６ｄから露出している。これにより、ナノシート２１ｂ，２１ｃ，２１ｄとナノシート２６ｂ，２６ｃ，２６ｄとの間隔を狭めることができるので、容量セルの面積をより小さくすることができる。加えて、例えばトランジスタＰ３，Ｎ３では、ゲート配線３１ｃとゲート配線３６ｃとの間、および、パッド対２２ｃ，２２ｄとパッド対２７ｃ，２７ｄとの間にも、より大きな容量を実現することができる。
　なお、上述の実施形態において、固定値出力部を省いてもよい。この場合は例えば、トランジスタＰ２，Ｐ３，Ｐ４のゲートに直接的にＶＳＳを供給するとともに、トランジスタＮ２，Ｎ３，Ｎ４のゲートに直接的にＶＤＤを供給するように、容量セルを構成すればよい。
　また、上述の実施形態では、容量を構成するトランジスタを、Ｐ型およびＮ型それぞれ３個ずつとしたが、容量を構成するトランジスタの個数は、これに限られるものではない。
　（変形例）
　上述の実施形態では、各トランジスタにおいて、ナノシートはＹ方向に１つずつ配置されているものとしたが、ナノシートがＹ方向に２つ以上、配置されていてもかまわない。この場合は、Ｐ型領域とＮ型領域の境界部分において、対向するナノシートがゲート配線から露出していればよい。すなわち、Ｐ型トランジスタが有するナノシートを第１ナノシート部とし、Ｎ型トランジスタが有するナノシートを第２ナノシート部としたとき、第１ナノシート部が有するナノシートのうち第２ナノシート部に最も近いナノシートは、Ｙ方向における第２ナノシート部側の面がゲート配線から露出しており、第２ナノシート部が有するナノシートのうち第１ナノシート部に最も近いナノシートは、Ｙ方向における第１ナノシート側の面がゲート配線から露出していればよい。これにより、上述の実施形態と同様の作用効果が得られる。
　図５（ａ），（ｂ）は本変形例の構成を示す、平面視縦方向における断面図である。図５の構成では、トランジスタＰ３は、Ｙ方向に並ぶ２つのナノシート２１ｃ，２３ｃを有しており、トランジスタＮ３は、Ｙ方向に並ぶ２つのナノシート２６ｃ，２８ｃを有している。ナノシート２１ｃ，２３ｃ，２６ｃ，２８ｃのＸ方向における一方の側に、パッド２４ｄ，２２ｄ，２７ｄ，２９ｄがそれぞれ形成されている。
　そして、ナノシート２１ｃは、Ｙ方向におけるナノシート２６ｃ側の面が、ゲート配線３１ｃによって覆われておらず、ゲート配線３１ｃから露出している。ナノシート２６ｃは、Ｙ方向におけるナノシート２１ｃ側の面が、ゲート配線３６ｃによって覆われておらず、ゲート配線３６ｃから露出している。
　すなわち、ナノシート２１ｃ，２３ｃを第１ナノシート部２４とし、ナノシート２６ｃ，２８ｃを第２ナノシート部２５としたとき、第１ナノシート部２４が有するナノシートのうち第２ナノシート部２５に最も近いナノシート２１ｃは、Ｙ方向における第２ナノシート部２５側の面がゲート配線３１ｃから露出しており、第２ナノシート部２５が有するナノシートのうち第１ナノシート部２４に最も近いナノシート２６ｃは、Ｙ方向における第１ナノシート部２４側の面がゲート配線３６ｃから露出している。
　（第２実施形態）
　図６および図７は第２実施形態に係る容量セルのレイアウト構造の例を示す図であり、図６は平面図、図７は平面視縦方向における断面図である。図７（ａ）は線Ｙ４－Ｙ４‘の断面、図７（ｂ）は線Ｙ５－Ｙ５’の断面である。なお、図６および図７に示すレイアウト構造は、図１～図３に示すレイアウト構造と似通っており、例えば、電源配線、並びに、トランジスタのナノシートおよびパッドの配置については同様である。以下の説明では、第１実施形態と同様の構成については、説明を省略する場合がある。
　図８は図６および図７に示す容量セルの回路図である。図８に示すように、図６および図７に示すセルは、Ｐ型トランジスタＰ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５およびＮ型トランジスタＮ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５を有する。トランジスタＮ２～Ｎ４が、容量として機能する。トランジスタＰ５およびトランジスタＮ１が、固定値出力部５を構成する。固定値出力部５は、ノードＸ１にハイ固定値（ＶＤＤ）を出力し、ノードＸ２にロー固定値（ＶＳＳ）を出力する。トランジスタＰ５は、ソースがＶＤＤと接続され、ドレインがトランジスタＮ１のゲートと接続され、ゲートがトランジスタＮ１のドレインと接続されている。トランジスタＮ１は、ソースがＶＳＳと接続され、ドレインがトランジスタＰ５のゲートと接続されている。トランジスタＮ１のゲートがノードＸ１に相当し、トランジスタＰ５のゲートがノードＸ２に相当する。
　なお、トランジスタＰ１～Ｐ４およびトランジスタＮ５は、オフ状態のトランジスタである。容量セルの回路構成としては、トランジスタＰ１～Ｐ４およびトランジスタＮ５はなくてもよいが、ある方が、容量セルのレイアウトの規則性が向上するため、デバイスの製造容易性が向上し、歩留まりが向上し、製造ばらつきが抑制される。
　トランジスタＮ２～Ｎ４は、ソースおよびドレインがＶＳＳに接続されており、ゲートがノードＸ１に接続されている。ノードＸ１には固定値出力部５からＶＤＤが出力されているので、トランジスタＮ２～Ｎ４は容量として機能する。
　図６および図７に示すように、Ｐ型領域に、Ｙ方向に並列に延びるゲート配線１３１ａ，１３１ｂ，１３１ｃ，１３１ｄ，１３１ｅが形成されている。ゲート配線１３１ａ，１３１ｂ，１３１ｃ，１３１ｄ，１３１ｅは、同じ幅で形成されており、同一ピッチで配置されている。Ｎ型領域に、Ｙ方向に並列に延びるゲート配線１３６ａ，１３６ｂ，１３６ｃ，１３６ｄ，１３６ｅが形成されている。ゲート配線１３６ａ，１３６ｂ，１３６ｃ，１３６ｄ，１３６ｅは、同じ幅で形成されており、同一ピッチで配置されている。Ｘ方向において、ゲート配線１３１ａ，１３１ｂ，１３１ｃ，１３１ｄ，１３１ｅの配置位置は、ゲート配線１３６ａ，１３６ｂ，１３６ｃ，１３６ｄ，１３６ｅの配置位置と、それぞれ同一である。すなわち、ゲート配線１３１ａ，１３６ａはＹ方向に１列に並んでいる。ゲート配線１３１ｂ，１３６ｂはＹ方向に１列に並んでいる。ゲート配線１３１ｃ，１３６ｃはＹ方向に１列に並んでいる。ゲート配線１３１ｄ，１３６ｄはＹ方向に１列に並んでいる。ゲート配線１３１ｅ，１３６ｅはＹ方向に１列に並んでいる。
　ゲート配線１３１ａは、トランジスタＰ１のナノシート２１ａのＹ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ゲート配線１３１ａは、トランジスタＰ１のゲートとなる。同様に、ゲート配線１３１ｂ，１３１ｃ，１３１ｄ，１３１ｅは、それぞれ、トランジスタＰ２，Ｐ３，Ｐ４，Ｐ５のナノシート２１ｂ，２１ｃ，２１ｄ，２１ｅのＹ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ゲート配線１３１ｂ，１３１ｃ，１３１ｄ，１３１ｅは、それぞれ、トランジスタＰ２，Ｐ３，Ｐ４，Ｐ５のゲートとなる。
　ゲート配線１３６ａは、トランジスタＮ１のナノシート２６ａのＹ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ゲート配線１３６ａは、トランジスタＮ１のゲートとなる。同様に、ゲート配線１３６ｂ，１３６ｃ，１３６ｄ，１３６ｅは、それぞれ、トランジスタＮ２，Ｎ３，Ｎ４，Ｎ５のナノシート２６ｂ，２６ｃ，２６ｄ，２６ｅのＹ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ゲート配線１３６ｂ，１３６ｃ，１３６ｄ，１３６ｅは、それぞれ、トランジスタＮ２，Ｎ３，Ｎ４，Ｎ５のゲートとなる。
　Ｙ方向に並ぶゲート配線１３１ａ，１３６ａは、ゲート配線１３１ａとゲート配線１３６ａとの間に形成されたブリッジ部１３３ａを介して、接続されている。Ｙ方向に並ぶゲート配線１３１ｂ，１３６ｂは、ゲート配線１３１ｂとゲート配線１３６ｂとの間に形成されたブリッジ部１３３ｂを介して、接続されている。Ｙ方向に並ぶゲート配線１３１ｃ，１３６ｃは、ゲート配線１３１ｃとゲート配線１３６ｃとの間に形成されたブリッジ部１３３ｃを介して、接続されている。Ｙ方向に並ぶゲート配線１３１ｄ，１３６ｄは、ゲート配線１３１ｄとゲート配線１３６ｄとの間に形成されたブリッジ部１３３ｄを介して、接続されている。Ｙ方向に並ぶゲート配線１３１ｅ，１３６ｅは、ゲート配線１３１ｅとゲート配線１３６ｅとの間に形成されたブリッジ部１３３ｅを介して、接続されている。
　ローカル配線層に、Ｙ方向に延びるローカル配線１４１，１４２，１４３，１４４，１４５，１４６，１４７，１４８が形成されている。ローカル配線１４１は、パッド２２ａ，２７ａと接続されている。ローカル配線１４２は、パッド２２ｂ，２７ｂと接続されており、かつ、電源配線１２とビアを介して接続されている。ローカル配線１４３は、パッド２２ｃ，２７ｃと接続されており、かつ、電源配線１２とビアを介して接続されている。ローカル配線１４４は、パッド２２ｄ，２７ｄと接続されており、かつ、電源配線１２とビアを介して接続されている。ローカル配線１４５は、パッド２２ｅと接続されている。ローカル配線１４６は、パッド２２ｆと接続されており、かつ、電源配線１１とビアを介して接続されている。ローカル配線１４７は、パッド２７ｅと接続されており、かつ、電源配線１２と接続されている。ローカル配線１４８は、パッド２７ｆと接続されている。
　Ｍ１配線層において、Ｘ方向に延びるメタル配線１５１，１５２，１５３，１５４が形成されている。メタル配線１５２，１５４が、回路のノードＸ１に対応しており、メタル配線１５１，１５３が、回路のノードＸ２に対応している。メタル配線１５１は、ゲート配線１３１ｅとビアを介して接続されており、かつ、ローカル配線１４１とビアを介して接続されている。メタル配線１５２は、ゲート配線１３１ａ，１３１ｂ，１３１ｃ，１３１ｄとビアを介して接続されており、かつ、ローカル配線１４５とビアを介して接続されている。メタル配線１５３は、ゲート配線１３６ｅとビアを介して接続されており、かつ、ローカル配線１４１とビアを介して接続されている。メタル配線１５４は、ゲート配線１３６ａ，１３６ｂ，１３６ｃ，１３６ｄとビアを介して接続されており、かつ、ローカル配線１４８とビアを介して接続されている。
　ここで、第１実施形態と同様に、ナノシート２１ａとナノシート２６ａとはＹ方向において対向している。ナノシート２１ａは、Ｙ方向におけるナノシート２６ａ側の面が、ゲート配線１３１ａによって覆われておらず、ゲート配線１３１ａから露出している。ナノシート２６ａは、Ｙ方向におけるナノシート２１ａ側の面が、ゲート配線１３６ａによって覆われておらず、ゲート配線１３６ａから露出している。
　同様に、ナノシート２１ｂとナノシート２６ｂとはＹ方向において対向している。ナノシート２１ｃとナノシート２６ｃとはＹ方向において対向している。ナノシート２１ｄとナノシート２６ｄとはＹ方向において対向している。ナノシート２１ｅとナノシート２６ｅとはＹ方向において対向している。そして、ナノシート２１ｂ，２１ｃ，２１ｄ，２１ｅは、それぞれ、Ｙ方向におけるナノシート２６ｂ，２６ｃ，２６ｄ，２６ｅ側の面が、ゲート配線１３１ｂ，１３１ｃ，１３１ｄ，１３１ｅによって覆われておらず、ゲート配線１３１ｂ，１３１ｃ，１３１ｄ，１３１ｅから露出している。ナノシート２６ｂ，２６ｃ，２６ｄ，２６ｅは、Ｙ方向におけるナノシート２１ｂ，２１ｃ，２１ｄ，２１ｅ側の面が、ゲート配線１３６ｂ，１３６ｃ，１３６ｄ，１３６ｅによって覆われておらず、ゲート配線１３６ｂ，１３６ｃ，１３６ｄ，１３６ｅから露出している。
　また、Ｐ型領域からＮ型領域にわたって、ＶＤＤが与えられているゲート配線と、ＶＳＳが与えられているローカル配線とが形成されており、このゲート配線とローカル配線との間に容量が形成される。例えば、トランジスタＰ３，Ｎ３に着目すると、ゲート配線１３１ｃ，１３６ｃはブリッジ部１３３ｃによって接続されており、かつ、メタル配線１５２を介してＶＤＤが与えられている。また、ローカル配線１４３，１４４は電源配線１２からＶＳＳが与えられている。このため、ゲート配線１３１ｃ，１３６ｃおよびブリッジ部１３３ｃと、ローカル配線１４３，１４４との間に、容量が形成される。
　以上のように本実施形態によると、トランジスタＮ２，Ｎ３，Ｎ４について、ナノシート２６ｂ，２６ｃ，２６ｄとゲート配線１３６ｂ，１３６ｃ，１３６ｄとの間に容量が生じる。そして、ナノシート２１ｂ，２１ｃ，２１ｄは、ナノシート２６ｂ，２６ｃ，２６ｄ側の面がゲート配線１３１ｂ，１３１ｃ，１３１ｄから露出しており、ナノシート２６ｂ，２６ｃ，２６ｄは、ナノシート２１ｂ，２１ｃ，２１ｄ側の面がゲート配線１３６ｂ，１３６ｃ，１３６ｄから露出している。これにより、ナノシート２１ｂ，２１ｃ，２１ｄとナノシート２６ｂ，２６ｃ，２６ｄとの間隔を狭めることができるので、容量セルの面積をより小さくすることができる。加えて、例えばトランジスタＰ３，Ｎ３では、ゲート配線１３１ｃ，１３６ｃおよびブリッジ部１３３ｃと、ローカル配線１４３，１４４との間に、大きな容量を実現することができる。
　なお、上述の実施形態において、固定値出力部を省いてもよい。この場合は例えば、トランジスタＮ２，Ｎ３，Ｎ４のゲートに直接的にＶＤＤを供給するように、容量セルを構成すればよい。
　また、上述の実施形態では、容量を構成するトランジスタをＮ型３個としたが、容量を構成するトランジスタの個数は、これに限られるものではない。
　また、第１実施形態の変形例と同様に、各トランジスタにおいて、ナノシートがＹ方向に２つ以上、配置されていてもかまわない。
　（変形例１）
　上述の実施形態に係る容量セルは、トランジスタの導電型を入れ替えて構成することも可能である。
　図９は第２実施形態の変形例１に係る容量セルのレイアウト構造を示す平面図である。図９に示すレイアウト構造は、図６のレイアウト構造を図面上下に反転させて、Ｐ型とＮ型を入れ替え、かつ、ＶＤＤとＶＳＳを入れ替えたものに相当する。図９のレイアウト構造は、電源配線、トランジスタ、ゲート配線、ローカル配線およびＭ１配線の配置は、図６のレイアウト構造と同様である。ただし、図６のレイアウト構造とは、Ｍ１配線とローカル配線およびゲート配線との接続関係、並びに、ローカル配線と電源配線との接続関係が異なっている。
　図１０は図９に示す容量セルの回路図である。図１０の回路は、図８の回路を図面上下に反転させて、Ｐ型とＮ型を入れ替え、かつ、ＶＤＤとＶＳＳを入れ替えたものに相当する。
　図１０に示すように、図９に示すセルは、Ｐ型トランジスタＰ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５およびＮ型トランジスタＮ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５を有する。トランジスタＰ２～Ｐ４が、容量として機能する。トランジスタＰ１およびトランジスタＮ５が、固定値出力部５を構成する。固定値出力部５は、ノードＸ１にロー固定値（ＶＳＳ）を出力し、ノードＸ２にハイ固定値（ＶＤＤ）を出力する。トランジスタＰ１は、ソースがＶＤＤと接続され、ドレインがトランジスタＮ５のゲートと接続され、ゲートがトランジスタＮ５のドレインと接続されている。トランジスタＮ５は、ソースがＶＳＳと接続され、ドレインがトランジスタＰ１のゲートと接続されている。トランジスタＰ１のゲートがノードＸ１に相当し、トランジスタＮ５のゲートがノードＸ２に相当する。
　トランジスタＰ２～Ｐ４は、ソースおよびドレインがＶＤＤに接続されており、ゲートがノードＸ１に接続されている。ノードＸ１には固定値出力部５からＶＳＳが出力されているので、トランジスタＰ２～Ｐ４は容量として機能する。トランジスタＮ１～Ｎ４およびトランジスタＰ５は、オフ状態のトランジスタである。
　図９において、ローカル配線１４２，１４３，１４４，１４５は、電源配線１１とビアを介して接続されている。ローカル配線１４８は、電源配線１２とビアを介して接続されている。メタル配線１５１は、ゲート配線１３１ａ，１３１ｂ，１３１ｃ，１３１ｄとビアを介して接続されており、かつ、ローカル配線１４６とビアを介して接続されている。メタル配線１５２は、ゲート配線１３１ｅとビアを介して接続されており、かつ、ローカル配線１４１とビアを介して接続されている。メタル配線１５３は、ゲート配線１３６ａ，１３６ｂ，１３６ｃ，１３６ｄとビアを介して接続されており、かつ、ローカル配線１４７とビアを介して接続されている。メタル配線１５４は、ゲート配線１３６ｅとビアを介して接続されており、かつ、ローカル配線１４１とビアを介して接続されている。
　本変形例でも、上述の実施形態と同様の作用効果が得られる。
　（変形例２）
　図１１は第２実施形態の変形例２に係る容量セルのレイアウト構造を示す平面図である。図１１のレイアウト構造は、電源配線、トランジスタ、ゲート配線の配置は図６のレイアウト構造と同様である。ただし、ローカル配線の配置が一部異なっており、また、Ｍ１配線とローカル配線およびゲート配線との接続関係、並びに、ローカル配線と電源配線との接続関係が異なっている。
　図１２は図１１に示す容量セルの回路図である。図１２の回路は、図８の回路においてＶＳＳに直接接続されていたトランジスタＰ１～Ｐ４，Ｎ２～Ｎ４のソースおよびドレインを、固定値出力がロー固定値（ＶＳＳ）を出力するノードＸ２に接続したものに相当する。
　図１２に示すように、図１１に示すセルは、Ｐ型トランジスタＰ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５およびＮ型トランジスタＮ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５を有する。トランジスタＮ２～Ｎ４が、容量として機能する。トランジスタＰ５およびトランジスタＮ１が、固定値出力部５を構成する。固定値出力部５は、ノードＸ１にハイ固定値（ＶＤＤ）を出力し、ノードＸ２にロー固定値（ＶＳＳ）を出力する。トランジスタＰ５は、ソースがＶＤＤと接続され、ドレインがトランジスタＮ１のゲートと接続され、ゲートがトランジスタＮ１のドレインと接続されている。トランジスタＮ１は、ソースがＶＳＳと接続され、ドレインがトランジスタＰ５のゲートと接続されている。トランジスタＮ１のゲートがノードＸ１に相当し、トランジスタＰ５のゲートがノードＸ２に相当する。
　トランジスタＮ２～Ｎ４は、ソースおよびドレインがノードＸ２に接続されており、ゲートがノードＸ１に接続されている。ノードＸ１には固定値出力部５からＶＤＤが出力されており、ノードＸ２には固定値出力部５からＶＳＳが出力されているので、トランジスタＮ２～Ｎ４は容量として機能する。
　なお、トランジスタＰ１～Ｐ４およびトランジスタＮ５は、オフ状態のトランジスタである。容量セルの回路構成としては、トランジスタＰ１～Ｐ４およびトランジスタＮ５はなくてもよいが、ある方が、容量セルのレイアウトの規則性が向上するため、デバイスの製造容易性が向上し、歩留まりが向上し、製造ばらつきが抑制される。
　ローカル配線層に、Ｙ方向に延びるローカル配線２４１，２４２，２４３，２４４，２４５，２４６，２４７，２４８が形成されている。ローカル配線２４１は、パッド２２ａと接続されている。ローカル配線２４２は、パッド２７ａと接続されており、かつ、電源配線１２とビアを介して接続されている。ローカル配線２４３は、パッド２２ｂ，２７ｂと接続されている。ローカル配線２４４は、パッド２２ｃ，２７ｃと接続されている。ローカル配線２４５は、パッド２２ｄ，２７ｄと接続されている。ローカル配線２４６は、パッド２２ｅと接続されており、かつ、電源配線１１とビアを介して接続されている。ローカル配線２４７は、パッド２７ｅと接続されている。ローカル配線２４８は、パッド２２ｆ，２７ｆと接続されている。
　Ｍ１配線層において、Ｘ方向に延びるメタル配線２５１，２５２，２５３，２５４が形成されている。メタル配線２５２，２５４が、回路のノードＸ１に対応しており、メタル配線２５１，２５３が、回路のノードＸ２に対応している。メタル配線２５１は、ローカル配線２４１，２４３，２４４，２４５とビアを介して接続されており、かつ、ゲート配線１３１ｅとビアを介して接続されている。メタル配線２５２は、ゲート配線１３１ａ，１３１ｂ，１３１ｃ，１３１ｄとビアを介して接続されており、かつ、ローカル配線２４８とビアを介して接続されている。メタル配線２５３は、ローカル配線２４３，２４４，２４５，２４７とビアを介して接続されている。メタル配線２５４は、ゲート配線１３６ａ，１３６ｂ，１３６ｃ，１３６ｄとビアを介して接続されており、かつ、ローカル配線２４８とビアを介して接続されている。
　本変形例によっても、上述の実施形態と同様の作用効果が得られる。加えて、本変形例では、固定値出力部を構成するトランジスタＮ１以外のトランジスタは、ソースおよびドレインがＶＳＳに直接接続されていないので、ＥＳＤ（Electro Static Discharge）によるデバイス破壊を抑制することができる。
　なお、本変形例についても、第２実施形態に対する変形例１と同様に、トランジスタの導電型を入れ替えて構成することも可能である。
　なお、上述した各実施形態および変形例では、ＶＤＤおよびＶＳＳを供給する電源配線はＢＰＲであるものとしたが、これに限られるものではなく、例えば、Ｍ１配線等であってもかまわない。
　また、上述した各実施形態および変形例では、Ｘ方向に延びる４本のＭ１配線が形成されているものとしたが、Ｍ１配線の一部を省いてもかまわない。
　本開示では、フォークシートＦＥＴを用いた大容量の容量セルのレイアウト構造が実現できるので、例えば半導体チップの小型化や集積度向上に有用である。
５　固定値出力部
１１，１２　電源配線
２１ｂ，２１ｃ，２１ｄ，２３ｃ，２６ｂ，２６ｃ，２６ｄ，２８ｃ　ナノシート
２２ｂ，２２ｃ，２２ｄ，２２ｅ，２７ｂ，２７ｃ，２７ｄ，２７ｅ　パッド
２４，２５　ナノシート部
３１ｂ，３１ｃ，３１ｄ，３６ｂ，３６ｃ，３６ｄ　ゲート配線
１３１ｂ，１３１ｃ，１３１ｄ，１３６ｂ，１３６ｃ，１３６ｄ　ゲート配線
１３３ｂ，１３３ｃ，１３３ｄ　ブリッジ部
１４２，１４３，１４４，１４５　ローカル配線
Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５　Ｐ型トランジスタ
Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５　Ｎ型トランジスタ

Claims (12)

  1. 　容量セルであるスタンダードセルを含む半導体集積回路装置であって、
    　前記スタンダードセルは、
    　Ｐ型トランジスタが形成されるＰ型領域とＮ型トランジスタが形成されるＮ型領域とが、第１方向において隣接して形成されており、
    　前記Ｐ型領域において、前記第１方向と垂直をなす第２方向に延びている、１つまたは、前記第１方向に並ぶ２つ以上のナノシートからなる、第１ナノシート部と、
    　前記Ｎ型領域において、前記第２方向に延びている、１つまたは、前記第１方向に並ぶ２つ以上のナノシートからなる、第２ナノシート部と、
    　前記第１方向に延びており、前記第１ナノシート部が有するナノシートの前記第１方向、および、前記第１および第２方向と垂直をなす第３方向における外周を囲うように形成された第１ゲート配線と、
    　前記第１ナノシート部が有するナノシートの前記第２方向における両端とそれぞれ接続された、第１パッド対と、
    　前記第１方向に延びており、前記第２ナノシート部が有するナノシートの前記第１方向および前記第３方向における外周を囲うように形成された第２ゲート配線と、
    　前記第２ナノシート部が有するナノシートの前記第２方向における両端とそれぞれ接続された、第２パッド対とを備え、
    　前記第１パッド対および前記第２ゲート配線は、第１電源電圧が与えられており、前記第２パッド対および前記第１ゲート配線は、前記第１電源電圧よりも低い第２電源電圧が与えられており、
    　前記第１ナノシート部と前記第２ナノシート部とは前記第１方向において対向しており、かつ、前記第１ナノシート部が有するナノシートのうち前記第２ナノシート部に最も近いナノシートは、前記第１方向における前記第２ナノシート部側の面が前記第１ゲート配線から露出しており、前記第２ナノシート部が有するナノシートのうち前記第１ナノシート部に最も近いナノシートは、前記第１方向における前記第１ナノシート部側の面が前記第２ゲート配線から露出している
    ことを特徴とする半導体集積回路装置。
  2. 　請求項１記載の半導体集積回路装置において、
    　前記第１および第２ナノシート部が有する各ナノシートは、それぞれ、１枚のシート構造、または、平面視で重なる複数枚のシート構造からなる
    ことを特徴とする半導体集積回路装置。
  3. 　請求項１記載の半導体集積回路装置において、
    　前記第１および第２ゲート配線は、前記第２方向において同一位置に配置されている
    ことを特徴とする半導体集積回路装置。
  4. 　請求項１記載の半導体集積回路装置において、
    　前記第２方向に延び、前記第１電源電圧を供給する第１電源配線と、
    　前記第２方向に延び、前記第２電源電圧を供給する第２電源配線と、
    　前記第１および第２電源配線と接続されており、前記第１ゲート配線に前記第２電源電圧を供給するとともに、前記第２ゲート配線に前記第１電源電圧を供給する固定値出力部とを備え、
    　前記固定値出力部は、
    　前記Ｐ型領域に形成され、ソースが前記第１電源配線と接続された第１Ｐ型トランジスタと、
    　前記Ｎ型領域に形成され、ソースが前記第２電源配線と接続された第１Ｎ型トランジスタとを有し、
    　前記第１ゲート配線は、前記第１Ｐ型トランジスタのゲートおよび前記第１Ｎ型トランジスタのソースと電気的に接続されており、
    　前記第２ゲート配線は、前記第１Ｐ型トランジスタのドレインおよび前記第１Ｎ型トランジスタのゲートと電気的に接続されている
    ことを特徴とする半導体集積回路装置。
  5. 　容量セルであるスタンダードセルを含む半導体集積回路装置であって、
    　前記スタンダードセルは、
    　第１導電型トランジスタが形成される第１領域と第２導電型トランジスタが形成される第２領域とが、第１方向において隣接して形成されており、
    　前記第１領域において、前記第１方向と垂直をなす第２方向に延びている、１つまたは、前記第１方向に並ぶ２つ以上のナノシートからなる、第１ナノシート部と、
    　前記第２領域において、前記第２方向に延びている、１つまたは、前記第１方向に並ぶ２つ以上のナノシートからなる、第２ナノシート部と、
    　前記第１方向に延びており、前記第１ナノシート部が有するナノシートの前記第１方向、および、前記第１および第２方向と垂直をなす第３方向における外周を囲うように形成された第１ゲート配線と、
    　前記第１ナノシート部が有するナノシートの前記第２方向における両端とそれぞれ接続された、第１パッド対と、
    　前記第１方向に延びており、前記第２ナノシート部が有するナノシートの前記第１方向および前記第３方向における外周を囲うように形成された第２ゲート配線と、
    　前記第２ナノシート部が有するナノシートの前記第２方向における両端とそれぞれ接続された、第２パッド対とを備え、
    　前記第１および第２ゲート配線は、第１電源電圧が与えられており、前記第１および第２パッド対は、前記第１電源電圧と異なる第２電源電圧が与えられており、
    　前記第１ナノシート部と前記第２ナノシート部とは前記第１方向において対向しており、かつ、前記第１ナノシート部が有するナノシートのうち前記第２ナノシート部に最も近いナノシートは、前記第１方向における前記第２ナノシート部側の面が前記第１ゲート配線から露出しており、前記第２ナノシート部が有するナノシートのうち前記第１ナノシート部に最も近いナノシートは、前記第１方向における前記第１ナノシート部側の面が前記第２ゲート配線から露出している
    ことを特徴とする半導体集積回路装置。
  6. 　請求項５記載の半導体集積回路装置において、
    　前記第１および第２ナノシート部が有する各ナノシートは、それぞれ、１枚のシート構造、または、平面視で重なる複数枚のシート構造からなる
    ことを特徴とする半導体集積回路装置。
  7. 　請求項５記載の半導体集積回路装置において、
    　前記第１および第２ゲート配線は、前記第２方向において同一位置に配置されており、
    　前記第１ゲート配線と前記第２ゲート配線との間に形成され、前記第１ゲート配線と前記第２ゲート配線とを接続するゲート接続部を備える
    ことを特徴とする半導体集積回路装置。
  8. 　請求項５記載の半導体集積回路装置において、
    　前記第１方向に延びており、前記第１パッド対の一方のパッドと前記第２パッド対の一方のパッドとを接続する第１ローカル配線と、
    　前記第１方向に延びており、前記第１パッド対の他方のパッドと前記第２パッド対の他方のパッドとを接続する第２ローカル配線とを備える
    ことを特徴とする半導体集積回路装置。
  9. 　請求項５記載の半導体集積回路装置において、
    　前記第１導電型はＰ型であり、前記第２導電型はＮ型であり、
    　前記第１電源電圧は、前記第２電源電圧よりも高い
    ことを特徴とする半導体集積回路装置。
  10. 　請求項５記載の半導体集積回路装置において、
    　前記第１導電型はＮ型であり、前記第２導電型はＰ型であり、
    　前記第１電源電圧は、前記第２電源電圧よりも低い
    ことを特徴とする半導体集積回路装置。
  11. 　請求項５記載の半導体集積回路装置において、
    　前記第２方向に延び、前記第１電源電圧を供給する第１電源配線と、
    　前記第２方向に延び、前記第２電源電圧を供給する第２電源配線と、
    　前記第１および第２電源配線と接続されており、前記第１および第２ゲート配線に前記第１電源電圧を供給する固定値出力部とを備え、
    　前記固定値出力部は、
    　前記第１領域に形成され、ソースが前記第１電源配線と接続された第１トランジスタと、
    　前記第２領域に形成され、ソースが前記第２電源配線と接続された第２トランジスタとを有し、
    　前記第１および第２ゲート配線は、前記第１トランジスタのドレインおよび前記第２トランジスタのゲートと電気的に接続されている
    ことを特徴とする半導体集積回路装置。
  12. 　請求項１１記載の半導体集積回路装置において、
    　前記固定値出力部は、前記第１および第２パッド対に前記第２電源電圧を供給するものであり、
    　前記第１および第２パッド対は、前記第１トランジスタのゲートおよび前記第２トランジスタのドレインと電気的に接続されている
    ことを特徴とする半導体集積回路装置。
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