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WO2021075353A1 - 半導体集積回路装置 - Google Patents

半導体集積回路装置 Download PDF

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WO2021075353A1
WO2021075353A1 PCT/JP2020/038192 JP2020038192W WO2021075353A1 WO 2021075353 A1 WO2021075353 A1 WO 2021075353A1 JP 2020038192 W JP2020038192 W JP 2020038192W WO 2021075353 A1 WO2021075353 A1 WO 2021075353A1
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WO
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power supply
wiring
local
supply wiring
metal
Prior art date
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Ceased
Application number
PCT/JP2020/038192
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English (en)
French (fr)
Inventor
秀幸 小室
寿雄 日野
智也 鶴田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Socionext Inc
Original Assignee
Socionext Inc
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Publication date
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Priority to CN202080070169.8A priority patent/CN114503256B/zh
Publication of WO2021075353A1 publication Critical patent/WO2021075353A1/ja
Priority to US17/719,052 priority patent/US12094882B2/en
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    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D84/907—CMOS gate arrays
    • H10D84/968—Macro-architecture
    • H10D84/974—Layout specifications, i.e. inner core regions
    • H10D84/981—Power supply lines
    • H10W20/0698—

Definitions

  • the present disclosure relates to a semiconductor integrated circuit device including a standard cell.
  • the standard cell method is known as a method for forming a semiconductor integrated circuit on a semiconductor substrate.
  • a basic unit having a specific logical function for example, an inverter, a latch, a flip-flop, a full adder, etc.
  • a plurality of standard cells are arranged on a semiconductor substrate. Then, it is a method of designing an LSI chip by connecting these standard cells with wiring.
  • the standard cell is provided with an embedded wiring (Buried Interconnect) layer instead of the power supply wiring provided in the metal wiring layer formed on the upper layer of the transistor as in the conventional case. It has been proposed to use embedded power wiring (BPR: Buried Power Rail), which is the power wiring provided.
  • BPR Buried Power Rail
  • a power supply wiring is configured by an embedded power supply wiring, a transistor source is connected to the embedded power supply wiring, and further, a power supply wiring provided in an upper layer wiring layer is connected.
  • the configuration is disclosed.
  • Patent Document 1 Although the embedded power supply wiring is used as the power supply wiring of the standard cell, it is necessary to provide the power supply wiring in the upper wiring layer for each embedded power supply wiring. Therefore, the area where the signal wiring is laid in the upper wiring layer is reduced, which hinders the high integration of the semiconductor integrated circuit device.
  • the purpose of the present disclosure is to secure an area for laying signal wiring in a power supply wiring structure for supplying power to a standard cell, and to realize high integration and small area of a semiconductor integrated circuit device.
  • the semiconductor integrated circuit apparatus includes standard cells arranged in the first direction, and a plurality of cell rows arranged side by side in the second direction perpendicular to the first direction.
  • the local power supply is formed in a metal wiring layer above the local wiring layer, extends in the first direction, and is arranged at a second predetermined interval larger than the first predetermined interval in the second direction. It is provided with a plurality of metal power supply wirings connected to the wiring.
  • a plurality of embedded power supply wirings extending in the first direction are arranged at predetermined intervals in the second direction.
  • a local power supply wiring extending in the second direction is connected to a plurality of embedded power supply wirings.
  • a plurality of metal power supply wirings extending in the first direction are formed in the metal wiring layer above the local power supply wiring layer, and the plurality of metal power supply wirings are connected to the local power supply wiring.
  • the semiconductor integrated circuit apparatus includes standard cells arranged in the first direction, and a plurality of cell rows arranged side by side in the second direction perpendicular to the first direction.
  • the metal power supply wiring is connected by a plurality of connecting portions provided at a second predetermined interval larger than the first predetermined interval in the second direction.
  • a plurality of embedded power supply wirings extending in the first direction are arranged at predetermined intervals in the second direction.
  • a local power supply wiring extending in the second direction is connected to a plurality of embedded power supply wirings.
  • a metal power supply wiring extending in the second direction is formed in the metal wiring layer above the local wiring layer, and the metal power supply wiring is formed by a plurality of connections arranged at predetermined intervals in the second direction to provide a local power supply. It is connected to the wiring.
  • This configuration eliminates the need to provide metal wiring for each of the plurality of embedded power supply wirings, and the metal power supply wirings are a plurality of connections arranged at intervals larger than the arrangement intervals of the plurality of embedded power supply wirings in the second direction. It is connected to the local wiring by the part. As a result, it is possible to secure a larger area for laying the signal wiring in the metal wiring layer. Therefore, the area of the semiconductor integrated circuit can be reduced.
  • the semiconductor integrated circuit device includes standard cells arranged in the first direction, and a plurality of cell rows arranged side by side in the second direction perpendicular to the first direction.
  • the embedded power supply wiring which is formed in the embedded wiring layer, extends in the second direction, has an overlap with the local power supply wiring in a plan view, and is connected to the local power supply wiring, and the first It is formed in a second metal wiring layer which is an upper layer of one metal wiring layer, extends in the second direction, includes the local power supply wiring and an upper metal power supply wiring having an overlap in a plan view, and the local power supply.
  • the wiring and the upper metal power supply wiring are connected only in the cell rows at both ends in the second direction of the plurality of cell rows.
  • a plurality of metal power supply wirings extending in the first direction are arranged at predetermined intervals in the second direction.
  • the local power supply wiring extending in the second direction is connected to a plurality of metal power supply wirings.
  • the embedded power supply wiring extending in the second direction overlaps the local power supply wiring in a plan view and is connected to the local power supply wiring.
  • An upper metal power supply wiring extending in the second direction is formed in the metal wiring layer above the plurality of metal power supply wirings, and the upper metal power supply wiring is connected to the local power supply wiring only in the cell rows at both ends in the second direction. It is connected. With this configuration, the power supply can be strengthened by the local power supply wiring and the embedded power supply wiring connected to each other.
  • the upper metal power supply wiring is connected to the local power supply wiring only in the cell rows at both ends in the second direction, it is possible to secure a larger area for laying the signal wiring in the metal wiring layer. Therefore, the area of the semiconductor integrated circuit can be reduced.
  • the power supply wiring structure for supplying power to the standard cell it is possible to secure an area for laying the signal wiring and realize high integration and small area of the semiconductor integrated circuit device.
  • Layout example of the circuit block included in the semiconductor integrated circuit device according to the first embodiment (A) and (b) are cross-sectional views of the circuit block of FIG. Plan view showing an example of the layout structure of the power tap cell (A) and (b) are cross-sectional views of the power tap cell of FIG.
  • Layout example of the circuit block related to the modified example is a plan view showing the layout structure of the VDD connection terminal cell
  • (b) is a plan view showing the layout structure of the VSS connection terminal cell.
  • Layout example of the circuit block included in the semiconductor integrated circuit device according to the second embodiment (A) and (b) are cross-sectional views of the circuit block of FIG.
  • Layout example of the circuit block included in the semiconductor integrated circuit device according to the third embodiment (A) and (b) are cross-sectional views of the circuit block of FIG. It is a figure which shows the example of the layout structure of a power tap cell, (a) is a plan view, (b) is a sectional view.
  • the semiconductor integrated circuit device comprises a plurality of standard cells (as appropriate herein, simply referred to as cells), of which at least a portion of the plurality of standard cells is, for example, a nanosheet FET.
  • FieldEffectTransistor shall be provided.
  • the nanosheet FET is an FET using a thin sheet (nanosheet) through which an electric current flows. Nanosheets are made of, for example, silicon. Further, in the present disclosure, a semiconductor layer portion formed at both ends of the nanosheet and forming a terminal serving as a source or drain of the nanosheet FET is referred to as a “pad”.
  • VDD and VVSS indicate the power supply voltage or the power supply itself.
  • the horizontal direction of the drawing is the X direction (corresponding to the first direction)
  • the vertical direction of the drawing is the Y direction (corresponding to the second direction)
  • the direction perpendicular to the substrate surface is defined. It is in the Z direction.
  • FIG. 1 is an example of a layout of a circuit block included in the semiconductor integrated circuit apparatus according to the first embodiment
  • FIG. 2A is a cross-sectional view taken along the line AA'of FIG. 1
  • FIG. 2B is FIG. It is sectional drawing in line BB'.
  • a plurality of cell row CRs including standard cells C arranged in the X direction are arranged side by side in the Y direction.
  • the standard cell C includes, for example, a nanosheet FET.
  • the plurality of cell rows CR are arranged upside down (inverted in the Y direction) every other row.
  • the power supply wiring 3 for supplying the power supply voltage VDD and the power supply wiring 4 for supplying the power supply voltage VSS are alternately arranged between the cell rows CR.
  • the power supply wirings 3 and 4 are so-called embedded power supply wirings (BPR: Buried Power Rail) formed in the embedded wiring layer.
  • BPR Buried Power Rail
  • the power supply voltages VDD and VSS are supplied from the power supply wirings 3 and 4 arranged at the top and bottom of the drawing.
  • power tap cell groups 2a, 2b, 2c including a plurality of power tap cells 1 are arranged at equal intervals in the X direction.
  • the power tap cell groups 2a, 2b, and 2c each include a plurality of power tap cells 1 located at the same position in the X direction.
  • a local wiring extending in the Y direction is formed in the power tap cell 1.
  • the local wiring is wiring formed in the local wiring layer in contact with the source and drain of the transistor included in the standard cell C.
  • the power tap cells 1 are continuously arranged adjacent to each other in the Y direction, so that local power supply wirings 5 and 6 extending in the Y direction are formed in the circuit block.
  • the local power supply wiring 5 is connected to the power supply wiring 3 for supplying VDD in the power supply tap cell 1 via vias.
  • the local power supply wiring 6 is connected to the power supply wiring 4 for supplying VSS in the power supply tap cell 1 via vias.
  • Metal power supply wirings 7 and 8 extending in the X direction are formed in the M4 wiring layer (the fourth metal wiring layer from the bottom).
  • the metal power supply wiring 7 is connected to the local power supply wiring 5 via M1 to M3 wirings and vias.
  • the metal power supply wiring 8 is connected to the local power supply wiring 6 via M1 to M3 wirings and vias. That is, VDD is supplied from the metal power supply wiring 7 to the power supply wiring 3 via the local power supply wiring 5.
  • VSS is supplied from the metal power supply wiring 8 to the power supply wiring 4 via the local power supply wiring 6.
  • FIG. 3 is a plan view showing an example of the layout structure of the power tap cell 1
  • FIGS. 4 (a) and 4 (b) are cross-sectional views in the vertical direction in a plan view.
  • FIG. 4A is a cross section of line AA'of FIG. 3
  • FIG. 4B is a cross section of line BB'of FIG.
  • FIG. 3 shows the cell frame CL of the power tap cell.
  • FIG. 5 is a plan view showing an example of the layout structure of the inverter cell as an example of the cell C
  • FIGS. 6A and 6B are cross-sectional views in the vertical direction in a plan view.
  • 6 (a) is a cross section of line AA'of FIG. 5
  • FIG. 6 (b) is a cross section of line BB' of FIG.
  • power supply wirings 11 and 12 extending in the X direction are provided at both ends of the inverter cell in the Y direction, respectively.
  • Both the power supply wirings 11 and 12 are embedded power supply wirings (BPR) formed in the embedded wiring layer.
  • the power supply wiring 11 supplies the power supply voltage VDD
  • the power supply wiring 12 supplies the power supply voltage VSS.
  • the power supply wiring 11 is shared with other cells C arranged in the same cell row CR as the inverter cell to form the power supply wiring 3 of FIG.
  • the power supply wiring 12 is shared with other cells C arranged in the same cell row CR as the inverter cell to form the power supply wiring 4 of FIG.
  • a P-type transistor P1 is formed in the P-type region on the N well.
  • An N-type transistor N1 is formed in the N-type region on the P-type substrate.
  • the transistor P1 has a nanosheet 21 composed of two sheets as a channel portion. That is, the transistor P1 is a nanosheet FET. Pads 22a and 22b made of a semiconductor layer having an integral structure connected to two sheets are formed at both ends of the nanosheet 21 in the X direction. The pads 22a and 22b serve as a source region and a drain region of the transistor P1.
  • Transistor N1 has a nanosheet 26 composed of two sheets as a channel portion. That is, the transistor N1 is a nanosheet FET. Pads 27a and 27b made of a semiconductor layer having an integral structure connected to two sheets are formed at both ends of the nanosheet 26 in the X direction. The pads 27a and 27b serve as a source region and a drain region of the transistor N1.
  • the gate wiring 31 extends in the Y direction and surrounds the nanosheet 21 of the transistor P1 with a gate insulating film (not shown) sandwiched therein, and the nanosheet 26 of the transistor N1 sandwiching the gate insulating film (not shown). Surrounding.
  • the gate wiring 31 serves as a gate for the transistors P1 and N1.
  • the Local wiring 41 is connected to the pad 22a and is connected to the power supply wiring 11 via a via.
  • the local wiring 42 is connected to the pad 27a and is connected to the power supply wiring 12 via a via.
  • the local wiring 43 is connected to the pads 22b and 27b.
  • M1 wirings 51 and 52 extending in the X direction are formed on the first metal wiring layer.
  • the M1 wiring 51 is connected to the gate wiring 31 via a via.
  • the M1 wiring 51 is provided with an input terminal A above the M1 wiring 51.
  • the M1 wiring 52 is connected to the local wiring 43 via a via.
  • the M1 wiring 52 is provided with an output terminal Y above the M1 wiring 52.
  • the local wirings 41, 42, and 43 are formed in the local wiring layer above the embedded power supply wiring and below the M1 wiring, and are in contact with the source or drain of the transistors P1 and N1. Further, the cell terminals are provided in the M1 wiring layer, and the inter-cell wiring is provided in the wiring layer above the M1 wiring layer.
  • power supply wirings 11 and 12 which are embedded power supply wirings extending in the X direction, are provided at both ends of the power supply tap cell 1 in the Y direction, respectively.
  • the power supply wiring 11 supplies the power supply voltage VDD
  • the power supply wiring 12 supplies the power supply voltage VSS.
  • nanosheets are not formed and transistors are not formed.
  • the gate wiring 35 extends in the Y direction.
  • Local wirings 46 and 47 extending in the Y direction are formed on both sides of the gate wiring 35 in the X direction.
  • the local wirings 46 and 47 are formed in the same local wiring layer as the local wirings 41, 42 and 43 of the inverter cell.
  • the local wirings 46 and 47 extend to the cell frame CL in the Y direction.
  • the local wiring 46 is connected to the power supply wiring 11 via a via.
  • the local wiring 47 is connected to the power supply wiring 12 via a via.
  • the power tap cells 1 shown in FIGS. 3 and 4 are arranged side by side in a row in the Y direction as shown in FIG. As a result, the local wirings 46 and 47 are continuous over the plurality of power supply tap cells 1 arranged in the Y direction, whereby the local power supply wirings 5 and 6 of FIG. 1 are formed.
  • the local wiring 46 is connected to the power supply wiring 11 via vias
  • the local wiring 47 is connected to the power supply wiring 12 via vias. It is connected and the local power supply wiring 6 is connected to the power supply wiring 4.
  • the interval in the Y direction of the metal power supply wiring 7 that supplies VDD is larger than the interval in the Y direction of the embedded power supply wiring 3 that supplies VDD. Further, the interval in the Y direction of the metal power supply wiring 8 that supplies VSS is larger than the interval in the Y direction of the embedded power supply wiring 4 that supplies VSS.
  • power can be supplied from the upper metal power supply wirings 7 and 8 to the power supply wirings 3 and 4 which are embedded power supply wirings via the local power supply wirings 5 and 6 extending in the Y direction, respectively. Therefore, in the M1 wiring layer and the metal wiring layer above it, it is not necessary to provide the metal power supply wiring corresponding to the embedded power supply wirings 3 and 4, respectively. Therefore, more metal wiring can be used as signal wiring in the M1 wiring layer and higher metal wiring layers. Therefore, the area of the semiconductor integrated circuit device can be reduced.
  • the power tap cell groups 2a, 2b, and 2c are arranged at equal intervals in the X direction, the power supply from the upper layer power supply wiring to the power supply wirings 3 and 4 can be made uniform in the circuit block. Therefore, the power supply voltage drop can be effectively suppressed.
  • the metal power supply wirings 7 and 8 extending in the X direction are formed in the M4 wiring layer, but the upper metal power supply wiring extending in the X direction is formed in a wiring layer other than the M4 wiring layer. It may be formed. Further, the metal power supply wirings 7 and 8 are connected to the local power supply wirings 5 and 6 via the M1 to M3 wirings and vias, but instead of this, for example, the M4 wiring and the local wiring are directly connected. You may use the contact (super via) to be used.
  • the power supply wiring may be further provided in the wiring layer above the M4 wiring layer. By connecting this power supply wiring to the metal power supply wirings 7 and 8 formed in the M4 wiring layer, the power supply can be strengthened.
  • the power tap cells shown in FIGS. 3 and 4 had a layout structure that provided both VDD and VSS. However, the power tap cell may have a structure that supplies either VDD or VSS.
  • FIG. 7 is a plan view showing the layout structure of the power tap cell according to the modified example, (a) is a power tap cell for supplying the power supply voltage VDD, and (b) is a power supply tap cell for supplying the power supply voltage VSS.
  • both the local wirings 46a and 46b are connected to the power supply wiring 11 via vias.
  • both the local wirings 47a and 47b are connected to the power supply wiring 12 via vias.
  • FIG. 8 is an example of the layout of the circuit block according to the modified example.
  • the power tap cell group 2e including the tap cell 1B are alternately arranged in the X direction.
  • the local wirings 46a and 46b are continuous over the plurality of power tap cells 1A arranged in the Y direction, whereby the local wirings 5a and 5b of FIG. 8 are formed.
  • the local wirings 46a and 46b are connected to the power supply wiring 11 via vias, so that the local wirings 5a and 5b are connected to the power supply wiring 3.
  • the local wirings 47a and 47b are continuous over the plurality of power tap cells 1B arranged in the Y direction, whereby the local wirings 6a and 6b of FIG. 8 are formed.
  • the local wirings 47a and 47b are connected to the power supply wiring 12 via vias, the local wirings 6a and 6b are connected to the power supply wiring 4.
  • the same effect as that of the above-described embodiment can be obtained. That is, power can be supplied from the metal power supply wiring 7 in the upper layer to the power supply wiring 3 which is the embedded power supply wiring via the local power supply wirings 5a and 5b extending in the Y direction. Further, power can be supplied from the upper metal power supply wiring 8 to the power supply wiring 4 which is an embedded power supply wiring via the local power supply wirings 6a and 6b extending in the Y direction. Therefore, in the M1 wiring layer and the metal wiring layer above it, it is not necessary to provide the metal power supply wiring corresponding to the embedded power supply wirings 3 and 4, respectively. Therefore, more metal wiring can be used as signal wiring in the M1 wiring layer and higher metal wiring layers. Therefore, the area of the semiconductor integrated circuit device can be reduced.
  • FIG. 9 is an example of the layout of the circuit block according to the modified example.
  • cells for terminating the power supply wirings 3 and 4 are arranged at both ends in the X direction. That is, at the left end of the drawing, VDD connection termination cells 9A for terminating the power supply wiring 3 are arranged in a row in the Y direction, and at the right end of the drawing, VSS connection termination cells 9B for terminating the power supply wiring 4 are arranged in the Y direction. They are arranged side by side in a row. Like the other standard cells C, the VDD connection terminal cells 9A and the VSS connection terminal cells 9B are arranged upside down every other row.
  • FIG. 10A is a plan view showing the layout structure of the VDD connection terminal cell 9A
  • FIG. 10B is a plan view showing the layout structure of the VSS connection terminal cell 9B.
  • a power supply wiring 11A which is an embedded power supply wiring extending in the X direction
  • an embedded power supply wiring 13 which is connected to the power supply wiring 11A and extends in the Y direction is provided.
  • the power supply wiring 11A does not reach one end (the left end in FIG. 10A) of the VDD connection terminal cell 9A in the X direction.
  • a power supply wiring 12A which is an embedded power supply wiring extending in the X direction is provided, and an embedded power supply wiring 14 which is connected to the power supply wiring 12A and extends in the Y direction is provided.
  • the power supply wiring 12A does not reach one end (the right end in FIG. 10B) of the VSS connection termination cell 9B in the X direction.
  • the power supply wirings 3 for supplying VDD are arranged via the embedded power supply wiring 13. Is connected.
  • the VSS connection termination cells 9B as shown in FIG. 10B side by side in a row in the Y direction at the right end of the circuit block of FIG. 9, the power supply wirings 4 for supplying VSS are connected to each other via the embedded power supply wiring 14. Is connected.
  • the power supply can be strengthened without using the wiring of the upper layer wiring layer.
  • the VDD connection terminal cell is arranged at the left end of the drawing of the circuit block, and the VSS connection terminal cell is arranged at the right end of the drawing. It is not limited.
  • VDD connection terminal cells may be arranged at both ends of the circuit block, or VSS connection terminal cells may be arranged at both ends of the circuit block.
  • a cell that terminates the power supply wirings 3 and 4 may be inserted in the middle of the cell row.
  • FIG. 11 is an example of the layout of the circuit block included in the semiconductor integrated circuit apparatus according to the second embodiment.
  • 12 (a) is a cross-sectional view taken along the line AA'of FIG. 11
  • FIG. 12 (b) is a cross-sectional view taken along the line BB'of FIG.
  • a plurality of cell row CRs including standard cells C arranged in the X direction are arranged side by side in the Y direction.
  • the standard cell C includes, for example, a nanosheet FET.
  • the plurality of cell rows CR are arranged upside down (inverted in the Y direction) every other row.
  • the power supply wiring 3 for supplying the power supply voltage VDD and the power supply wiring 4 for supplying the power supply voltage VSS are alternately arranged between the cell rows CR.
  • the power supply wirings 3 and 4 are so-called embedded power supply wirings (BPR) formed in the embedded wiring layer.
  • Cell C included in each cell row CR is supplied with VDD and VSS from power supply wirings 3 and 4 arranged above and below the cell C.
  • power tap cell groups 2a, 2b, 2c including a plurality of power tap cells 1 are arranged at equal intervals in the X direction.
  • the power tap cell groups 2a, 2b, and 2c each include a plurality of power tap cells 1 located at the same position in the X direction.
  • a local wiring extending in the Y direction is formed in the power tap cell 1.
  • the power tap cells 1 are continuously arranged adjacent to each other in the Y direction, so that local power supply wirings 5 and 6 extending in the Y direction are formed in the circuit block.
  • the local power supply wiring 5 is connected to the power supply wiring 3 for supplying VDD in the power supply tap cell 1 via vias.
  • the local power supply wiring 6 is connected to the power supply wiring 4 for supplying VSS in the power supply tap cell 1 via vias.
  • the configuration up to this point is the same as the layout of FIG. 1 in the first embodiment.
  • metal power supply wirings 107 and 108 extending in the Y direction are formed in the M3 wiring layer (the third metal wiring layer from the bottom).
  • the metal power supply wiring 107 is connected to the local power supply wiring 5 via M1 to M2 wirings and vias.
  • the metal power supply wiring 108 is connected to the local power supply wiring 6 via M1 to M2 wirings and vias. That is, VDD is supplied from the metal power supply wiring 107 to the power supply wiring 3 via the local power supply wiring 5.
  • VSS is supplied from the metal power supply wiring 108 to the power supply wiring 4 via the local power supply wiring 6.
  • connection portion the configuration including the M1 to M2 wiring and vias that connect the metal power supply wiring and the local power supply wiring.
  • the portion where the connecting portion is provided is indicated by the broken line A1.
  • the connection portions 111 and 112 for connecting the metal power supply wiring 107 for supplying VDD and the local power supply wiring 5 are provided at predetermined intervals in the Y direction.
  • the distance between the connection portions 111 and 112 is larger than the distance between the power supply wiring 3 that supplies VDD.
  • connection portions 121 and 122 for connecting the metal power supply wiring 108 for supplying VSS and the local power supply wiring 6 are provided at predetermined intervals in the Y direction.
  • the distance between the connection portions 121 and 122 is larger than the distance between the power supply wiring 4 that supplies VSS.
  • connection portions 111 and 112 for connecting the metal power supply wiring 107 for supplying VDD and the local power supply wiring 5 and the connection portions 121 and 122 for connecting the metal power supply wiring 108 for supplying VSS and the local power supply wiring 6 are , The positions in the Y direction are aligned.
  • power can be supplied from the upper metal power supply wirings 107 and 108 to the power supply wirings 3 and 4, which are embedded power supply wirings, via the local power supply wirings 5 and 6 extending in the Y direction, respectively. Therefore, in the M1 wiring layer and the metal wiring layer above it, it is not necessary to provide the metal power supply wiring corresponding to the embedded power supply wirings 3 and 4, respectively. Therefore, more metal wiring can be used as signal wiring in the M1 wiring layer and the metal wiring layer above it. Therefore, the area of the semiconductor integrated circuit device can be reduced.
  • the power tap cell groups 2a, 2b, and 2c are arranged at equal intervals in the X direction, the power supply from the upper layer power supply wiring to the power supply wirings 3 and 4 can be made uniform in the circuit block. As a result, the power supply voltage drop can be effectively suppressed.
  • connection portions 111 and 112 related to VDD and the connection portions 121 and 122 related to VSS are aligned in the Y direction. Therefore, the range in which the signal wiring cannot be laid is reduced due to the presence of the connection portion in the Y direction, and a larger area in which the signal wiring is laid can be secured. Therefore, the area of the semiconductor integrated circuit device can be reduced.
  • connection part related to VDD and the connection part related to VSS do not have to be aligned in the Y direction.
  • the metal power supply wirings 107 and 108 extending in the Y direction are formed in the M3 wiring layer, but the upper metal power supply wiring extending in the Y direction is formed in a wiring layer other than the M3 wiring layer. It may be formed. Further, the metal power supply wirings 107 and 108 are connected to the local power supply wirings 5 and 6 via the M1 to M2 wirings and vias, but instead of this, for example, the M3 wiring and the local wiring are directly connected. You may use the contact (super via) to be used.
  • the power supply wiring may be further provided in the wiring layer above the M3 wiring layer. By connecting this power supply wiring to the metal power supply wirings 107 and 108 formed in the M3 wiring layer, the power supply can be strengthened.
  • FIG. 14A is a cross-sectional view taken along the line AA'of FIG. 13, and FIG. 14B is FIG. It is sectional drawing in line BB'.
  • a plurality of cell row CRs including standard cells C arranged in the X direction are arranged side by side in the Y direction.
  • the standard cell C includes, for example, a nanosheet FET.
  • the plurality of cell rows CR are arranged upside down (inverted in the Y direction) every other row.
  • a terminal cell row TCR1 in which the terminal cells TC1 are arranged side by side in the X direction is arranged at the upper end of the drawing of the circuit block, and a terminal cell TC2 arranged in the X direction is arranged at the lower end of the drawing of the circuit block.
  • Column TCR2 is arranged.
  • the terminal cells TC1 and TC2 have a uniform size, that is, a cell width in the X direction.
  • the power supply wiring 203 for supplying the power supply voltage VDD and the power supply wiring 204 for supplying the power supply voltage VSS are alternately arranged. Unlike the first and second embodiments described above, the power supply wirings 203 and 204 are formed in the M1 wiring layer. Cell C included in each cell row CR is supplied with VDD and VSS from power supply wirings 203 and 204 arranged on both sides in the Y direction.
  • power tap cell groups 202a, 202b, 202c including a plurality of power tap cells 201 are arranged at equal intervals in the X direction.
  • the power tap cell groups 202a, 202b, and 202c each include a plurality of power tap cells 201 located at the same position in the X direction.
  • Embedded wiring and local wiring extending in the Y direction are formed in the power tap cell 201.
  • the power tap cells 201 are continuously arranged adjacent to each other in the Y direction, so that the embedded power wiring 205, 206 extending in the Y direction in the circuit block and Y in the circuit block.
  • Local power supply wirings 5 and 6 extending in the direction are formed.
  • the embedded power supply wiring 205 and the local power supply wiring 5 are connected to the power supply wiring 203 that supplies VDD in the power supply tap cell 201 via vias.
  • the embedded power supply wiring 206 and the local power supply wiring 6 are connected to the power supply wiring 204 for supplying VSS in the power supply tap cell 201 via vias.
  • Metal power supply wiring 107, 108 extending in the Y direction is formed in the M3 wiring layer (the third metal wiring layer from the bottom).
  • the metal power supply wiring 107 is connected to the local power supply wiring 5 and the embedded power supply wiring 205 via the M1 to M2 wirings and vias in the power supply tap cells 201 arranged in the terminal cell rows TCR1 and TCR2.
  • the metal power supply wiring 108 is connected to the local power supply wiring 6 and the embedded power supply wiring 206 via M1 to M2 wirings and vias in the power supply tap cells 201 arranged in the terminal cell rows TCR1 and TCR2. That is, VDD is supplied from the metal power supply wiring 107 to the power supply wiring 203 via the local power supply wiring 5 and the embedded power supply wiring 205.
  • VSS is supplied from the metal power supply wiring 108 to the power supply wiring 204 via the local power supply wiring 6 and the embedded power supply wiring 206.
  • FIG. 13 the locations where the metal power supply wiring 107, the local power supply wiring 5, and the embedded power supply wiring 205 are connected, and the locations where the metal power supply wiring 108, the local power supply wiring 6, and the embedded power supply wiring 206 are connected are shown by broken lines. It is shown by A2.
  • FIG. 15 is a diagram showing an example of the layout structure of the power tap cell 201, (a) is a plan view, and (b) is a cross section of lines AA'.
  • M1 wirings 251,252 extending in the X direction are provided, respectively.
  • the M1 wiring 251 supplies the power supply voltage VDD
  • the M1 wiring 252 supplies the power supply voltage VSS.
  • the M1 wiring 251 is shared with other cells C arranged in the same cell row CR as the power tap cell 201, or with terminal cells TC1 and TC2 arranged in the same terminal cell rows TCR1 and TCR2 as the power tap cell 201.
  • the power supply wiring 203 of FIG. 13 is formed.
  • the M1 wiring 252 is shared with other cells C arranged in the same cell row CR as the power tap cell 201, or with terminal cells TC1 and TC2 arranged in the same terminal cell rows TCR1 and TCR2 as the power tap cell 201. ,
  • the power supply wiring 204 of FIG. 13 is formed.
  • the gate wiring 231 extends in the Y direction.
  • Local wirings 241,242 extending in the Y direction are formed on both sides of the gate wiring 231 in the X direction.
  • the local wirings 241,242 extend to the cell frame CL in the Y direction.
  • embedded power supply wirings 211 and 212 extending in the Y direction so as to overlap with the local wirings 241,242 in a plan view are formed.
  • the embedded power supply wirings 211 and 212 extend to the cell frame CL in the Y direction.
  • the local wiring 241 and the embedded power supply wiring 211 are connected via vias.
  • the local wiring 242 and the embedded wiring 212 are connected via via vias.
  • the local wiring 241 is connected to the M1 wiring 251 via a via.
  • the local wiring 242 is connected to the M1 wiring 252 via a via.
  • the power tap cells 201 shown in FIG. 15 are arranged side by side in a row in the Y direction as shown in FIG.
  • the embedded power supply wirings 211 and 212 are continuous across the plurality of power supply tap cells 201 arranged in the Y direction, and the embedded power supply wirings 205 and 206 of FIG. 13 are formed.
  • the local wirings 241, 242 are continuous over the plurality of power tap cells 201 arranged in the Y direction, and the local power wirings 5 and 6 of FIG. 13 are formed.
  • the local wiring 241 is connected to the M1 wiring 251 via a via
  • the local wiring 242 is connected to the M1 wiring 252 via a via. It is connected and the local power supply wiring 6 is connected to the power supply wiring 204.
  • the local power supply wirings 5 and 6 extending in the Y direction are connected to the metal power supply wirings 203 and 204 extending in the X direction, respectively.
  • the embedded power supply wirings 205 and 206 extending in the Y direction overlap the local power supply wirings 5 and 6 in a plan view, and are connected to the local power supply wirings 5 and 6, respectively.
  • Upper metal power supply wirings 107 and 108 extending in the Y direction are formed in the metal wiring layer above the metal power supply wirings 203 and 204, and the upper metal power supply wirings 107 and 108 are the local power supply wirings 5 and 6, respectively. It is connected.
  • the power supply can be strengthened by the local power supply wirings 5 and 6 and the embedded power supply wirings 205 and 206 connected to each other. Further, since the upper metal power supply wirings 107 and 108 are connected to the local power supply wirings 5 and 6 only in the cell rows at both ends in the Y direction, it is necessary to secure a larger area for laying the signal wiring in the metal wiring layer. Can be done. Therefore, the area of the semiconductor integrated circuit can be reduced.
  • logical cells may be arranged in the terminal cell columns TCR1 and TCR2.
  • the metal power supply wirings 107 and 108 extending in the Y direction are formed in the M3 wiring layer, but the upper metal power supply wiring extending in the Y direction is formed in a wiring layer other than the M3 wiring layer. It may be formed. Further, the metal power supply wirings 107 and 108 are connected to the local power supply wirings 5 and 6 via the M1 to M2 wirings and vias, but instead of this, for example, the M3 wiring and the local wiring are directly connected. You may use the contact (super via) to be used.
  • the power supply wiring may be further provided in the wiring layer above the M3 wiring layer. By connecting this power supply wiring to the metal power supply wirings 107 and 108 formed in the M3 wiring layer, the power supply can be strengthened.
  • the power tap cells may not be arranged at equal intervals in the X direction.
  • the power tap cells may be arranged at a narrower interval than other areas in the area where the power supply is desired to be further strengthened. That is, the power tap cells may be arranged at predetermined intervals in the X direction.
  • the transistor in the cell C is a nanosheet FET, but the present invention is not limited to this, and may be, for example, a fin transistor. Further, although the nanosheet FET in the cell C has two nanosheets, the number of nanosheets is not limited to two.
  • the width of the power tap cell (size in the X direction) is not limited to that shown in each of the above-described embodiments.
  • the width of the power tap cell may be further increased, and two local wirings for supplying VDD and two local wirings for supplying VSS may be arranged.
  • the width of the power tap cell may be reduced by using one local wiring, or the width of the power tap cell may be increased by arranging three or more local wirings in parallel. ..

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Abstract

スタンダードセルに電源を供給する電源配線構造において、信号配線を敷設する領域を確保して、半導体集積回路装置の高集積化、小面積化を実現する。Ｘ方向に延びる埋め込み電源配線（３）が、Ｙ方向において所定間隔で配置されている。Ｙ方向に延びるローカル電源配線（５）が、埋め込み電源配線（３）と接続されている。上層のメタル配線層に、Ｘ方向に延びるメタル電源配線（７）が形成されており、メタル電源配線（７）はローカル電源配線（５）と接続されている。メタル電源配線（７）のＹ方向における配置間隔は、埋め込み電源配線（３）の配置間隔よりも大きい。

Description

半導体集積回路装置
　本開示は、スタンダードセルを備えた半導体集積回路装置に関する。
　半導体基板上に半導体集積回路を形成する方法として、スタンダードセル方式が知られている。スタンダードセル方式とは、特定の論理機能を有する基本的単位（例えば、インバータ，ラッチ，フリップフロップ，全加算器など）をスタンダードセルとして予め用意しておき、半導体基板上に複数のスタンダードセルを配置して、それらのスタンダードセルを配線で接続することによって、ＬＳＩチップを設計する方式のことである。
　また、半導体集積回路装置の高集積化のために、スタンダードセルに、従来のようなトランジスタの上層に形成された金属配線層に設けられた電源配線ではなく、埋め込み配線（Buried Interconnect）層に設けられた電源配線である埋め込み電源配線（ＢＰＲ：Buried Power Rail）を用いることが提案されている。
　特許文献１では、スタンダードセルで構成されたブロックにおいて、電源配線を埋め込み電源配線で構成し、この埋め込み電源配線にトランジスタのソースを接続し、さらに、上層配線層に設けられた電源配線と接続した構成が開示されている。
米国出願公開第２０１９／００８０９６９号明細書（ＦＩＧ．１Ｅ）
　特許文献１の構成では、スタンダードセルの電源配線として埋め込み電源配線が用いられているものの、各埋め込み電源配線に対して上層配線層に電源配線を設ける必要があった。このため、上層配線層において信号配線を敷設する領域が減少してしまい、このことが半導体集積回路装置の高集積化を妨げてしまう。
　本開示は、スタンダードセルに電源を供給する電源配線構造において、信号配線を敷設する領域を確保して、半導体集積回路装置の高集積化、小面積化を実現することを目的とする。
　本開示の第１態様では、半導体集積回路装置は、第１方向に並ぶスタンダードセルをそれぞれ備えており、前記第１方向と垂直をなす第２方向に並べて配置された、複数のセル列と、埋め込み配線層に形成されており、前記第１方向に延び、前記第２方向において第１所定間隔で配置されており、前記スタンダードセルに第１電源電圧を供給する複数の埋め込み電源配線と、前記スタンダードセルが備えるトランジスタのソースおよびドレインと接するローカル配線が形成されるローカル配線層に形成されており、前記第２方向に延びており、前記複数の埋め込み電源配線と接続されたローカル電源配線と、前記ローカル配線層の上層にあるメタル配線層に形成されており、前記第１方向に延び、前記第２方向において前記第１所定間隔よりも大きい第２所定間隔で配置されており、前記ローカル電源配線と接続された複数のメタル電源配線とを備える。
　この態様によると、第１方向に延びる複数の埋め込み電源配線が、第２方向において所定間隔で配置されている。第２方向に延びるローカル電源配線が、複数の埋め込み電源配線と接続されている。ローカル配線層の上層にあるメタル配線層に、第１方向に延びる複数のメタル電源配線が形成されており、この複数のメタル電源配線はローカル電源配線と接続されている。この構成により、複数の埋め込み電源配線に対応してそれぞれメタル配線を設ける必要がなくなり、複数のメタル電源配線は、第２方向において、複数の埋め込み電源配線の配置間隔よりも大きい間隔で配置される。これにより、メタル配線層において、信号配線を敷設する領域をより多く確保することができる。したがって、半導体集積回路装置の小面積化が実現できる。
　本開示の第２態様では、半導体集積回路装置は、第１方向に並ぶスタンダードセルをそれぞれ備えており、前記第１方向と垂直をなす第２方向に並べて配置された、複数のセル列と、埋め込み配線層に形成されており、前記第１方向に延び、前記第２方向において第１所定間隔で配置されており、前記スタンダードセルに第１電源電圧を供給する複数の埋め込み電源配線と、前記スタンダードセルが備えるトランジスタのソースおよびドレインと接するローカル配線が形成されるローカル配線層に形成されており、前記第２方向に延びており、前記複数の埋め込み電源配線と接続されたローカル電源配線と、前記ローカル配線層の上層にあるメタル配線層に形成されており、前記第２方向に延びており、前記ローカル電源配線と平面視で重なりを有するメタル電源配線とを備え、前記ローカル電源配線と前記メタル電源配線とは、前記第２方向において前記第１所定間隔よりも大きい第２所定間隔で設けられた複数の接続部によって、接続されている。
　この態様によると、第１方向に延びる複数の埋め込み電源配線が、第２方向において所定間隔で配置されている。第２方向に延びるローカル電源配線が、複数の埋め込み電源配線と接続されている。ローカル配線層の上層にあるメタル配線層に、第２方向に延びるメタル電源配線が形成されており、このメタル電源配線は、第２方向において所定間隔で配置された複数の接続部によって、ローカル電源配線と接続されている。この構成により、複数の埋め込み電源配線に対応してそれぞれメタル配線を設ける必要がなくなり、メタル電源配線は、第２方向において複数の埋め込み電源配線の配置間隔よりも大きい間隔で配置された複数の接続部によって、ローカル配線と接続される。これにより、メタル配線層において、信号配線を敷設する領域をより多く確保することができる。したがって、半導体集積回路の小面積化が実現できる。
　本開示の第３態様では、半導体集積回路装置は、第１方向に並ぶスタンダードセルをそれぞれ備えており、前記第１方向と垂直をなす第２方向に並べて配置された、複数のセル列と、第１メタル配線層に形成されており、前記第１方向に延び、前記第２方向において第１所定間隔で配置されており、前記スタンダードセルに第１電源電圧を供給する複数のメタル電源配線と、前記スタンダードセルが備えるトランジスタのソースおよびドレインと接するローカル配線が形成されるローカル配線層に形成されており、前記第２方向に延びており、前記複数のメタル電源配線と接続されたローカル電源配線と、埋め込み配線層に形成されており、前記第２方向に延びており、前記ローカル電源配線と平面視で重なりを有しており、前記ローカル電源配線と接続された埋め込み電源配線と、前記第１メタル配線層の上層にある第２メタル配線層に形成されており、前記第２方向に延びており、前記ローカル電源配線と平面視で重なりを有する上層メタル電源配線とを備え、前記ローカル電源配線と前記上層メタル電源配線とは、前記複数のセル列のうち前記第２方向における両端にあるセル列のみにおいて、接続されている。
　この態様によると、第１方向に延びる複数のメタル電源配線が、第２方向において所定間隔で配置されている。第２方向に延びるローカル電源配線が、複数のメタル電源配線と接続されている。第２方向に延びる埋め込み電源配線が、ローカル電源配線と平面視で重なっており、ローカル電源配線と接続されている。複数のメタル電源配線の上層にあるメタル配線層に、第２方向に延びる上層メタル電源配線が形成されており、この上層メタル電源配線は、第２方向における両端のセル列のみにおいてローカル電源配線と接続されている。この構成により、互いに接続されたローカル電源配線および埋め込み電源配線により、電源を強化することができる。また、上層メタル電源配線は、第２方向における両端のセル列のみにおいてローカル電源配線と接続されているので、メタル配線層において、信号配線を敷設する領域をより多く確保することができる。したがって、半導体集積回路の小面積化が実現できる。
　本開示によると、スタンダードセルに電源を供給する電源配線構造において、信号配線を敷設する領域を確保して、半導体集積回路装置の高集積化、小面積化を実現することができる。
第１実施形態に係る半導体集積回路装置が備える回路ブロックのレイアウト例 （ａ），（ｂ）は図１の回路ブロックの断面図 電源タップセルのレイアウト構造の例を示す平面図 （ａ），（ｂ）は図３の電源タップセルの断面図 インバータセルのレイアウト構造の例を示す平面図 （ａ），（ｂ）は図５のインバータセルの断面図 変形例に係る電源タップセルのレイアウト構造を示す平面図であって（ａ）はＶＤＤ電源タップセル、（ｂ）はＶＳＳ電源タップセル 変形例に係る回路ブロックのレイアウト例 変形例に係る回路ブロックのレイアウト例 （ａ）はＶＤＤ接続終端セルのレイアウト構造を示す平面図、（ｂ）はＶＳＳ接続終端セルのレイアウト構造を示す平面図 第２実施形態に係る半導体集積回路装置が備える回路ブロックのレイアウト例 （ａ），（ｂ）は図１１の回路ブロックの断面図 第３実施形態に係る半導体集積回路装置が備える回路ブロックのレイアウト例 （ａ），（ｂ）は図１３の回路ブロックの断面図 電源タップセルのレイアウト構造の例を示す図であり、（ａ）は平面図、（ｂ）は断面図
　以下、実施の形態について、図面を参照して説明する。以下の実施の形態では、半導体集積回路装置は複数のスタンダードセル（本明細書では、適宜、単にセルという）を備えており、この複数のスタンダードセルのうち少なくとも一部は、例えば、ナノシートＦＥＴ（Field Effect Transistor）を備えるものとする。ナノシートＦＥＴとは、電流が流れる薄いシート（ナノシート）を用いたＦＥＴである。ナノシートは例えばシリコンによって形成されている。また、本開示では、ナノシートの両端に形成されており、ナノシートＦＥＴのソースまたはドレインとなる端子を構成する半導体層部のことを「パッド」という。
　本開示では、「ＶＤＤ」「ＶＳＳ」は、電源電圧または電源自体を示す。また、以下の説明では、図１等の平面図において、図面横方向をＸ方向（第１方向に相当）、図面縦方向をＹ方向（第２方向に相当）、基板面に垂直な方向をＺ方向としている。
　（第１実施形態）
　図１は第１実施形態に係る半導体集積回路装置が備える回路ブロックのレイアウトの例であり、図２（ａ）は図１の線Ａ－Ａ’における断面図、図２（ｂ）は図１の線Ｂ－Ｂ’における断面図である。図１のレイアウトでは、Ｘ方向に並ぶスタンダードセルＣを備えたセル列ＣＲが、複数、Ｙ方向に並べて配置されている。スタンダードセルＣは、例えば、ナノシートＦＥＴを備える。複数のセル列ＣＲは、一列おきに、上下反転して（Ｙ方向に反転して）配置されている。セル列ＣＲ同士の間には、電源電圧ＶＤＤを供給する電源配線３と、電源電圧ＶＳＳを供給する電源配線４とが、交互に配置されている。電源配線３，４は、埋め込み配線層に形成されている、いわゆる埋め込み電源配線（ＢＰＲ：Buried Power Rail）である。各セル列ＣＲに含まれるセルＣは、その図面上下に配置された電源配線３，４から電源電圧ＶＤＤ，ＶＳＳが供給される。
　複数のセル列ＣＲは、複数の電源タップセル１を含む電源タップセル群２ａ，２ｂ，２ｃが、Ｘ方向において等間隔で配置されている。電源タップセル群２ａ，２ｂ，２ｃはそれぞれ、Ｘ方向において同じ位置にある複数の電源タップセル１を含む。
　電源タップセル１内には、Ｙ方向に延びるローカル配線が形成されている。ローカル配線は、スタンダードセルＣが備えるトランジスタのソースおよびドレインと接するローカル配線層に形成される配線である。各電源タップセル群２ａ，２ｂ，２ｃにおいて、電源タップセル１がＹ方向に連続して隣接配置されることによって、回路ブロック内をＹ方向に延びるローカル電源配線５，６が形成されている。ローカル電源配線５は、電源タップセル１内で、ＶＤＤを供給する電源配線３とビアを介して接続されている。ローカル電源配線６は、電源タップセル１内で、ＶＳＳを供給する電源配線４とビアを介して接続されている。
　Ｍ４配線層（下から４層目のメタル配線層）に、Ｘ方向に延びるメタル電源配線７，８が形成されている。メタル電源配線７は、ローカル電源配線５と、Ｍ１～Ｍ３配線およびビアを介して接続されている。メタル電源配線８は、ローカル電源配線６と、Ｍ１～Ｍ３配線およびビアを介して接続されている。すなわち、メタル電源配線７から、ローカル電源配線５を経由して、電源配線３にＶＤＤが供給される。メタル電源配線８から、ローカル電源配線６を経由して、電源配線４にＶＳＳが供給される。
　図３は電源タップセル１のレイアウト構造の例を示す平面図であり、図４（ａ），（ｂ）は平面視縦方向における断面図である。図４（ａ）は図３の線Ａ－Ａ’の断面、図４（ｂ）は図３の線Ｂ－Ｂ’の断面である。図３では、電源タップセルのセル枠ＣＬを示している。以降の平面図でも同様である。また、図５はセルＣの一例としてのインバータセルのレイアウト構造の例を示す平面図であり、図６（ａ），（ｂ）は平面視縦方向における断面図である。図６（ａ）は図５の線Ａ－Ａ’の断面、図６（ｂ）は図５の線Ｂ－Ｂ’の断面である。
　まず、図５および図６を参照して、インバータセルのレイアウト構造について説明する。
　図５に示すように、インバータセルのＹ方向における両端において、Ｘ方向に延びる電源配線１１，１２がそれぞれ設けられている。電源配線１１，１２はともに、埋め込み配線層に形成された埋め込み電源配線（ＢＰＲ）である。電源配線１１は電源電圧ＶＤＤを供給し、電源配線１２は電源電圧ＶＳＳを供給する。電源配線１１は、当該インバータセルと同じセル列ＣＲに配置された他のセルＣと共有されて、図１の電源配線３を形成する。電源配線１２は、当該インバータセルと同じセル列ＣＲに配置された他のセルＣと共有されて、図１の電源配線４を形成する。
　Ｎウェル上のＰ型領域に、Ｐ型のトランジスタＰ１が形成されている。Ｐ型基板上のＮ型領域に、Ｎ型のトランジスタＮ１が形成されている。
　トランジスタＰ１は、チャネル部として、２枚のシートからなるナノシート２１を有する。すなわち、トランジスタＰ１はナノシートＦＥＴである。ナノシート２１のＸ方向における両端に、２枚のシートに接続された一体構造の半導体層からなるパッド２２ａ，２２ｂが形成されている。パッド２２ａ，２２ｂは、トランジスタＰ１のソース領域およびドレイン領域となる。
　トランジスタＮ１は、チャネル部として、２枚のシートからなるナノシート２６を有する。すなわち、トランジスタＮ１はナノシートＦＥＴである。ナノシート２６のＸ方向における両端に、２枚のシートに接続された一体構造の半導体層からなるパッド２７ａ，２７ｂが形成されている。パッド２７ａ，２７ｂは、トランジスタＮ１のソース領域およびドレイン領域となる。
　ゲート配線３１はＹ方向に延びており、ゲート絶縁膜（図示せず）を挟んでトランジスタＰ１のナノシート２１を囲んでいるとともに、ゲート絶縁膜（図示せず）を挟んでトランジスタＮ１のナノシート２６を囲んでいる。ゲート配線３１は、トランジスタＰ１，Ｎ１のゲートとなる。
　Ｙ方向に延びるローカル配線（図ではＬＩと表記している）４１，４２，４３が形成されている。ローカル配線４１は、パッド２２ａと接続されており、かつ、ビアを介して電源配線１１と接続されている。ローカル配線４２は、パッド２７ａと接続されており、かつ、ビアを介して電源配線１２と接続されている。ローカル配線４３は、パッド２２ｂ，２７ｂと接続されている。
　第１メタル配線層に、Ｘ方向に延びるＭ１配線５１，５２が形成されている。Ｍ１配線５１は、ビアを介してゲート配線３１と接続されている。Ｍ１配線５１は、その上部に入力端子Ａが設けられている。Ｍ１配線５２は、ビアを介してローカル配線４３と接続されている。Ｍ１配線５２は、その上部に出力端子Ｙが設けられている。
　すなわち、ローカル配線４１，４２，４３は、埋め込み電源配線よりも上層にあり、Ｍ１配線よりも下層にあるローカル配線層に形成されており、トランジスタＰ１，Ｎ１のソースまたはドレインに接している。また、セルの端子はＭ１配線層に設けられており、セル間配線はＭ１配線層以上の配線層に設けられる。
　次に、図３および図４を参照して、電源タップセル１のレイアウト構造について説明する。
　図３に示すように、インバータセルと同様に、電源タップセル１のＹ方向における両端において、Ｘ方向に延びる埋め込み電源配線である電源配線１１，１２がそれぞれ設けられている。電源配線１１は電源電圧ＶＤＤを供給し、電源配線１２は電源電圧ＶＳＳを供給する。
　電源タップセル１では、ナノシートは形成されておらず、トランジスタは形成されていない。
　ゲート配線３５はＹ方向に延びている。ゲート配線３５のＸ方向における両側に、Ｙ方向に延びるローカル配線４６，４７が形成されている。ローカル配線４６，４７は、インバータセルのローカル配線４１，４２，４３と同じローカル配線層に形成されている。ローカル配線４６，４７は、Ｙ方向においてセル枠ＣＬまで延びている。ローカル配線４６は、ビアを介して電源配線１１と接続されている。ローカル配線４７は、ビアを介して電源配線１２と接続されている。
　図３および図４に示す電源タップセル１を、図１に示すようにＹ方向に１列に並べて配置する。これにより、Ｙ方向に並ぶ複数の電源タップセル１にわたって、ローカル配線４６，４７がそれぞれ連続し、これにより図１のローカル電源配線５，６が形成される。各電源タップセル１において、ローカル配線４６はビアを介して電源配線１１と接続されており、ローカル配線４７はビアを介して電源配線１２と接続されているので、ローカル電源配線５は電源配線３と接続され、ローカル電源配線６は電源配線４と接続される。
　図１の構成では、ＶＤＤを供給するメタル電源配線７のＹ方向における間隔は、ＶＤＤを供給する埋め込み電源配線３のＹ方向における間隔よりも大きい。また、ＶＳＳを供給するメタル電源配線８のＹ方向における間隔は、ＶＳＳを供給する埋め込み電源配線４のＹ方向における間隔よりも大きい。
　本実施形態によると、上層のメタル電源配線７，８から、Ｙ方向に延びるローカル電源配線５，６を介して、埋め込み電源配線である電源配線３，４にそれぞれ電源を供給することができる。このため、Ｍ１配線層およびそれ以上のメタル配線層において、それぞれの埋め込み電源配線３，４に対応させてメタル電源配線を設ける必要がない。したがって、Ｍ１配線層およびそれ以上のメタル配線層において、より多くのメタル配線を信号配線として使用することができる。したがって、半導体集積回路装置の面積を小さくすることができる。
　また、電源タップセル群２ａ，２ｂ，２ｃがＸ方向において等間隔で配置されているため、上層電源配線から電源配線３，４への電源供給を回路ブロック内において均一にすることができるので、これにより、電源電圧降下を効果的に抑制することができる。
　なお、上述した構成では、Ｘ方向に延びるメタル電源配線７，８はＭ４配線層に形成されているものとしたが、Ｘ方向に延びる上層のメタル電源配線は、Ｍ４配線層以外の配線層に形成してもかまわない。また、メタル電源配線７，８は、ローカル電源配線５、６と、Ｍ１～Ｍ３配線およびビアを介して接続されるものとしたが、これに代えて例えば、Ｍ４配線とローカル配線とを直接接続するコンタクト（スーパービア）を用いてもかまわない。
　また、上述した構成において、Ｍ４配線層より上の配線層に、電源配線をさらに設けてもよい。この電源配線をＭ４配線層に形成されたメタル電源配線７，８と接続することによって、電源強化を図ることができる。
　（変形例１）
　図３および図４に示す電源タップセルは、ＶＤＤおよびＶＳＳの両方を供給するレイアウト構造を備えていた。ただし、電源タップセルは、ＶＤＤまたはＶＳＳのいずれか一方を供給する構造であってもかまわない。
　図７は変形例に係る電源タップセルのレイアウト構造を示す平面図であり、（ａ）は電源電圧ＶＤＤを供給する電源タップセル、（ｂ）は電源電圧ＶＳＳを供給する電源タップセルである。
　図７（ａ）では、ローカル配線４６ａ，４６ｂは、ともに、ビアを介して電源配線１１と接続されている。図７（ｂ）では、ローカル配線４７ａ，４７ｂは、ともに、ビアを介して電源配線１２と接続されている。
　図８は変形例に係る回路ブロックのレイアウトの例である。図８のレイアウトでは、図７（ａ）に示すような電源電圧ＶＤＤを供給する電源タップセル１Ａを含む電源タップセル群２ｄ，２ｆと、図７（ｂ）に示すような電源電圧ＶＳＳを供給する電源タップセル１Ｂを含む電源タップセル群２ｅとが、Ｘ方向において交互に配置されている。
　電源タップセル群２ｄ，２ｆでは、Ｙ方向に並ぶ複数の電源タップセル１Ａにわたって、ローカル配線４６ａ，４６ｂが連続し、これにより図８のローカル配線５ａ，５ｂが形成される。各電源タップセル１Ａにおいて、ローカル配線４６ａ，４６ｂはビアを介して電源配線１１と接続されているので、ローカル配線５ａ，５ｂは電源配線３と接続される。
　電源タップセル群２ｅでは、Ｙ方向に並ぶ複数の電源タップセル１Ｂにわたって、ローカル配線４７ａ，４７ｂが連続し、これにより図８のローカル配線６ａ，６ｂが形成される。各電源タップセル１Ｂにおいて、ローカル配線４７ａ，４７ｂはビアを介して電源配線１２と接続されているので、ローカル配線６ａ，６ｂは電源配線４と接続される。
　本変形例でも、上述の実施形態と同様の効果が得られる。すなわち、上層のメタル電源配線７から、Ｙ方向に延びるローカル電源配線５ａ，５ｂを介して、埋め込み電源配線である電源配線３に電源を供給することができる。また、上層のメタル電源配線８から、Ｙ方向に延びるローカル電源配線６ａ，６ｂを介して、埋め込み電源配線である電源配線４に電源を供給することができる。このため、Ｍ１配線層およびそれ以上のメタル配線層において、それぞれの埋め込み電源配線３，４に対応させてメタル電源配線を設ける必要がない。したがって、Ｍ１配線層およびそれ以上のメタル配線層において、より多くのメタル配線を信号配線として使用することができる。したがって、半導体集積回路装置の面積を小さくすることができる。
　（変形例２）
　図９は変形例に係る回路ブロックのレイアウトの例である。図９のレイアウトでは、Ｘ方向における両端に、電源配線３，４を終端するセルが配置されている。すなわち、図面左端には、電源配線３を終端するＶＤＤ接続終端セル９ＡがＹ方向に１列に並べて配置されており、図面右端には、電源配線４を終端するＶＳＳ接続終端セル９ＢがＹ方向に１列に並べて配置されている。ＶＤＤ接続終端セル９ＡおよびＶＳＳ接続終端セル９Ｂは、他のスタンダードセルＣと同様に、一列おきに上下反転して配置されている。
　図１０（ａ）はＶＤＤ接続終端セル９Ａのレイアウト構造を示す平面図であり、図１０（ｂ）はＶＳＳ接続終端セル９Ｂのレイアウト構造を示す平面図である。図１０（ａ）では、Ｘ方向に延びる埋め込み電源配線である電源配線１１Ａが設けられており、さらに、電源配線１１Ａと接続し、Ｙ方向に延びる埋め込み電源配線１３が設けられている。電源配線１１Ａは、ＶＤＤ接続終端セル９ＡのＸ方向における一端（図１０（ａ）では左端）には達していない。
　図１０（ｂ）では、Ｘ方向に延びる埋め込み電源配線である電源配線１２Ａが設けられており、さらに、電源配線１２Ａと接続し、Ｙ方向に延びる埋め込み電源配線１４が設けられている。電源配線１２Ａは、ＶＳＳ接続終端セル９ＢのＸ方向における一端（図１０（ｂ）では右端）には達していない。
　図１０（ａ）のようなＶＤＤ接続終端セル９Ａを、図９の回路ブロックの左端にＹ方向に１列に並べて配置することによって、ＶＤＤを供給する電源配線３同士が埋め込み電源配線１３を介して接続される。図１０（ｂ）のようなＶＳＳ接続終端セル９Ｂを、図９の回路ブロックの右端にＹ方向に１列に並べて配置することによって、ＶＳＳを供給する電源配線４同士が埋め込み電源配線１４を介して接続される。
　したがって、本変形例によると、上層配線層の配線を使用することなく、電源を強化することができる。
　なお、本変形例では、回路ブロックの図面左端にＶＤＤ接続終端セルを配置し、図面右端にＶＳＳ接続終端セルを配置するものとしたが、電源配線３，４を終端するセルの配置はこれに限られるものではない。例えば、回路ブロックの両端に、ＶＤＤ接続終端セルを配置してもよいし、回路ブロックの両端に、ＶＳＳ接続終端セルを配置してもよい。また、セル列の途中に、電源配線３，４を終端するセルを挿入してもかまわない。
　（第２実施形態）
　図１１は第２実施形態に係る半導体集積回路装置が備える回路ブロックのレイアウトの例である。図１２（ａ）は図１１の線Ａ－Ａ’における断面図、図１２（ｂ）は図１１の線Ｂ－Ｂ’における断面図である。図１１のレイアウトでは、Ｘ方向に並ぶスタンダードセルＣを備えたセル列ＣＲが、複数、Ｙ方向に並べて配置されている。スタンダードセルＣは、例えば、ナノシートＦＥＴを備える。複数のセル列ＣＲは、一列おきに、上下反転して（Ｙ方向に反転して）配置されている。セル列ＣＲ同士の間には、電源電圧ＶＤＤを供給する電源配線３と、電源電圧ＶＳＳを供給する電源配線４とが、交互に配置されている。電源配線３，４は、埋め込み配線層に形成されている、いわゆる埋め込み電源配線（ＢＰＲ）である。各セル列ＣＲに含まれるセルＣは、その上下に配置された電源配線３，４からＶＤＤ，ＶＳＳが供給される。
　複数のセル列ＣＲは、複数の電源タップセル１を含む電源タップセル群２ａ，２ｂ，２ｃが、Ｘ方向において等間隔で配置されている。電源タップセル群２ａ，２ｂ，２ｃはそれぞれ、Ｘ方向において同じ位置にある複数の電源タップセル１を含む。
　電源タップセル１内には、Ｙ方向に延びるローカル配線が形成されている。各電源タップセル群２ａ，２ｂ，２ｃにおいて、電源タップセル１がＹ方向に連続して隣接配置されることによって、回路ブロック内をＹ方向に延びるローカル電源配線５，６が形成されている。ローカル電源配線５は、電源タップセル１内で、ＶＤＤを供給する電源配線３とビアを介して接続されている。ローカル電源配線６は、電源タップセル１内で、ＶＳＳを供給する電源配線４とビアを介して接続されている。ここまでの構成は、第１実施形態における図１のレイアウトと同様である。
　本実施形態では、Ｍ３配線層（下から３層目のメタル配線層）に、Ｙ方向に延びるメタル電源配線１０７，１０８が形成されている。メタル電源配線１０７は、ローカル電源配線５と、Ｍ１～Ｍ２配線およびビアを介して接続されている。メタル電源配線１０８は、ローカル電源配線６と、Ｍ１～Ｍ２配線およびビアを介して接続されている。すなわち、メタル電源配線１０７から、ローカル電源配線５を経由して、電源配線３にＶＤＤが供給される。メタル電源配線１０８から、ローカル電源配線６を経由して、電源配線４にＶＳＳが供給される。
　ここで、メタル電源配線とローカル電源配線とを接続する、Ｍ１～Ｍ２配線およびビアを含む構成のことを、接続部という。図１１では、接続部が設けられる箇所を破線Ａ１で示している。ＶＤＤを供給するメタル電源配線１０７とローカル電源配線５とを接続する接続部１１１，１１２は、Ｙ方向において所定の間隔で設けられている。接続部１１１，１１２の間隔は、ＶＤＤを供給する電源配線３の間隔よりも大きい。ＶＳＳを供給するメタル電源配線１０８とローカル電源配線６とを接続する接続部１２１，１２２は、Ｙ方向において所定の間隔で設けられている。接続部１２１，１２２の間隔は、ＶＳＳを供給する電源配線４の間隔よりも大きい。
　さらに、ＶＤＤを供給するメタル電源配線１０７とローカル電源配線５とを接続する接続部１１１，１１２と、ＶＳＳを供給するメタル電源配線１０８とローカル電源配線６とを接続する接続部１２１，１２２とは、Ｙ方向における位置がそろっている。
　本実施形態によると、上層のメタル電源配線１０７，１０８から、Ｙ方向に延びるローカル電源配線５，６を介して、埋め込み電源配線である電源配線３，４にそれぞれ電源を供給することができる。このため、Ｍ１配線層およびそれ以上のメタル配線層において、それぞれの埋め込み電源配線３，４に対応させてメタル電源配線を設ける必要がない。このため、Ｍ１配線層およびそれ以上のメタル配線層において、より多くのメタル配線を信号配線として使用することができる。したがって、半導体集積回路装置の面積を小さくすることができる。
　また、電源タップセル群２ａ，２ｂ，２ｃがＸ方向において等間隔で配置されているため、上層電源配線から電源配線３，４への電源供給を回路ブロック内において均一にすることができる。これにより、電源電圧降下を効果的に抑制することができる。
　また、上述した構成では、ＶＤＤに係る接続部１１１，１１２とＶＳＳに係る接続部１２１，１２２とは、Ｙ方向における位置がそろっている。このため、Ｙ方向において接続部の存在によって信号配線が敷設できない範囲が小さくなり、信号配線を敷設する領域をより多く確保することができる。したがって、半導体集積回路装置の小面積化が実現できる。
　なお、ＶＤＤに係る接続部とＶＳＳに係る接続部とは、Ｙ方向における位置がそろっていなくてもよい。
　なお、上述した構成では、Ｙ方向に延びるメタル電源配線１０７，１０８はＭ３配線層に形成されているものとしたが、Ｙ方向に延びる上層のメタル電源配線は、Ｍ３配線層以外の配線層に形成してもかまわない。また、メタル電源配線１０７，１０８は、ローカル電源配線５、６と、Ｍ１～Ｍ２配線およびビアを介して接続されるものとしたが、これに代えて例えば、Ｍ３配線とローカル配線とを直接接続するコンタクト（スーパービア）を用いてもかまわない。
　また、上述した構成において、Ｍ３配線層より上の配線層に、電源配線をさらに設けてもよい。この電源配線をＭ３配線層に形成されたメタル電源配線１０７，１０８と接続することによって、電源強化を図ることができる。
　（第３実施形態）
　図１３は第３実施形態に係る半導体集積回路装置が備える回路ブロックのレイアウトの例であり、図１４（ａ）は図１３の線Ａ－Ａ’における断面図、図１４（ｂ）は図１３の線Ｂ－Ｂ’における断面図である。図１３のレイアウトでは、Ｘ方向に並ぶスタンダードセルＣを備えたセル列ＣＲが、複数、Ｙ方向に並べて配置されている。スタンダードセルＣは、例えば、ナノシートＦＥＴを備える。複数のセル列ＣＲは、一列おきに、上下反転して（Ｙ方向に反転して）配置されている。
　また、回路ブロックの図面上端に、終端セルＴＣ１がＸ方向に並べて配置された終端セル列ＴＣＲ１が配置されており、回路ブロックの図面下端に、終端セルＴＣ２がＸ方向に並べて配置された終端セル列ＴＣＲ２が配置されている。終端セルＴＣ１，ＴＣ２は、Ｘ方向におけるサイズすなわちセル幅が均一である。
　複数のセル列ＣＲおよび終端セル列ＴＣＲ１，ＴＣＲ２の間には、電源電圧ＶＤＤを供給する電源配線２０３と、電源電圧ＶＳＳを供給する電源配線２０４とが、交互に配置されている。上述した第１および第２実施形態と異なり、電源配線２０３，２０４は、Ｍ１配線層に形成されている。各セル列ＣＲに含まれるセルＣは、Ｙ方向における両側に配置された電源配線２０３，２０４からＶＤＤ，ＶＳＳが供給される。
　複数のセル列ＣＲおよび終端セル列ＴＣＲ１，ＴＣＲ２には、複数の電源タップセル２０１を含む電源タップセル群２０２ａ，２０２ｂ，２０２ｃが、Ｘ方向において等間隔で配置されている。電源タップセル群２０２ａ，２０２ｂ，２０２ｃはそれぞれ、Ｘ方向において同じ位置にある複数の電源タップセル２０１を含む。
　電源タップセル２０１内には、Ｙ方向に延びる埋め込み配線およびローカル配線が形成されている。各電源タップセル群２０２ａ，２０２ｂ，２０２ｃにおいて、電源タップセル２０１がＹ方向に連続して隣接配置されることによって、回路ブロック内をＹ方向に延びる埋め込み電源配線２０５，２０６、および、回路ブロック内をＹ方向に延びるローカル電源配線５，６が形成されている。埋め込み電源配線２０５およびローカル電源配線５は、電源タップセル２０１内で、ＶＤＤを供給する電源配線２０３とビアを介して接続されている。埋め込み電源配線２０６およびローカル電源配線６は、電源タップセル２０１内で、ＶＳＳを供給する電源配線２０４とビアを介して接続されている。
　Ｍ３配線層（下から３層目のメタル配線層）に、Ｙ方向に延びるメタル電源配線１０７，１０８が形成されている。メタル電源配線１０７は、終端セル列ＴＣＲ１，ＴＣＲ２に配置された電源タップセル２０１において、ローカル電源配線５および埋め込み電源配線２０５と、Ｍ１～Ｍ２配線およびビアを介して接続されている。メタル電源配線１０８は、終端セル列ＴＣＲ１，ＴＣＲ２に配置された電源タップセル２０１において、ローカル電源配線６および埋め込み電源配線２０６と、Ｍ１～Ｍ２配線およびビアを介して接続されている。すなわち、メタル電源配線１０７から、ローカル電源配線５および埋め込み電源配線２０５を経由して、電源配線２０３にＶＤＤが供給される。メタル電源配線１０８から、ローカル電源配線６および埋め込み電源配線２０６を経由して、電源配線２０４にＶＳＳが供給される。図１３では、メタル電源配線１０７とローカル電源配線５および埋め込み電源配線２０５とが接続される箇所、並びに、メタル電源配線１０８とローカル電源配線６および埋め込み電源配線２０６とが接続される箇所を、破線Ａ２で示している。
　図１５は電源タップセル２０１のレイアウト構造の例を示す図であり、（ａ）は平面図、（ｂ）は線Ａ－Ａ’の断面である。電源タップセル２０１のＹ方向における両端において、Ｘ方向に延びるＭ１配線２５１，２５２がそれぞれ設けられている。Ｍ１配線２５１は電源電圧ＶＤＤを供給し、Ｍ１配線２５２は電源電圧ＶＳＳを供給する。Ｍ１配線２５１は、当該電源タップセル２０１と同じセル列ＣＲに配置された他のセルＣ、または、当該電源タップセル２０１と同じ終端セル列ＴＣＲ１，ＴＣＲ２に配置された終端セルＴＣ１，ＴＣ２と共有されて、図１３の電源配線２０３を形成する。Ｍ１配線２５２は、当該電源タップセル２０１と同じセル列ＣＲに配置された他のセルＣ、または、当該電源タップセル２０１と同じ終端セル列ＴＣＲ１，ＴＣＲ２に配置された終端セルＴＣ１，ＴＣ２と共有されて、図１３の電源配線２０４を形成する。
　ゲート配線２３１はＹ方向に延びている。ゲート配線２３１のＸ方向における両側に、Ｙ方向に延びるローカル配線２４１，２４２が形成されている。ローカル配線２４１，２４２は、Ｙ方向においてセル枠ＣＬまで延びている。また、埋め込み配線層において、ローカル配線２４１，２４２と平面視でそれぞれ重なるようにＹ方向に延びる埋め込み電源配線２１１，２１２が形成されている。埋め込み電源配線２１１，２１２は、Ｙ方向においてセル枠ＣＬまで延びている。ローカル配線２４１と埋め込み電源配線２１１はビアを介して接続されている。ローカル配線２４２と埋め込み配線２１２はビアを介して接続されている。
　ローカル配線２４１は、ビアを介してＭ１配線２５１と接続されている。ローカル配線２４２は、ビアを介してＭ１配線２５２と接続されている。
　図１５に示す電源タップセル２０１を、図１３に示すようにＹ方向に１列に並べて配置する。これにより、Ｙ方向に並ぶ複数の電源タップセル２０１にわたって、埋め込み電源配線２１１，２１２が連続し、図１３の埋め込み電源配線２０５，２０６が形成される。また、Ｙ方向に並ぶ複数の電源タップセル２０１にわたって、ローカル配線２４１，２４２が連続し、図１３のローカル電源配線５，６が形成される。各電源タップセル１において、ローカル配線２４１はビアを介してＭ１配線２５１と接続されており、ローカル配線２４２はビアを介してＭ１配線２５２と接続されているので、ローカル電源配線５は電源配線２０３と接続され、ローカル電源配線６は電源配線２０４と接続される。
　本実施形態によると、Ｙ方向に延びるローカル電源配線５，６が、Ｘ方向に延びるメタル電源配線２０３，２０４とそれぞれ接続されている。Ｙ方向に延びる埋め込み電源配線２０５，２０６が、ローカル電源配線５，６と平面視で重なっており、ローカル電源配線５，６とそれぞれ接続されている。メタル電源配線２０３，２０４の上層にあるメタル配線層に、Ｙ方向に延びる上層メタル電源配線１０７，１０８が形成されており、この上層メタル電源配線１０７，１０８は、ローカル電源配線５，６とそれぞれ接続されている。この構成により、互いに接続されたローカル電源配線５，６および埋め込み電源配線２０５，２０６により、電源を強化することができる。また、上層メタル電源配線１０７，１０８は、Ｙ方向における両端のセル列のみにおいてローカル電源配線５，６と接続されているので、メタル配線層において、信号配線を敷設する領域をより多く確保することができる。したがって、半導体集積回路の小面積化が実現できる。
　なお、終端セル列ＴＣＲ１，ＴＣＲ２において、論理セルを配置してもよい。
　なお、上述した構成では、Ｙ方向に延びるメタル電源配線１０７，１０８はＭ３配線層に形成されているものとしたが、Ｙ方向に延びる上層のメタル電源配線は、Ｍ３配線層以外の配線層に形成してもかまわない。また、メタル電源配線１０７，１０８は、ローカル電源配線５、６と、Ｍ１～Ｍ２配線およびビアを介して接続されるものとしたが、これに代えて例えば、Ｍ３配線とローカル配線とを直接接続するコンタクト（スーパービア）を用いてもかまわない。
　また、上述した構成において、Ｍ３配線層より上の配線層に、電源配線をさらに設けてもよい。この電源配線をＭ３配線層に形成されたメタル電源配線１０７，１０８と接続することによって、電源強化を図ることができる。
　（他の実施形態）
　上述の各実施形態において、電源タップセル群は、Ｘ方向において等間隔で配置されていなくてもかまわない。例えば、電源をより強化したい領域に、電源タップセル群を、他の領域よりも狭い間隔で配置してもよい。すなわち、電源タップセル群は、Ｘ方向において所定間隔で配置されていればよい。
　上述の各実施形態において、セルＣ内のトランジスタは、ナノシートＦＥＴであるものとしたが、これに限られるものではなく、例えばフィントランジスタであってもよい。また、セルＣ内のナノシートＦＥＴは２枚のナノシートを有するものとしたが、ナノシートの枚数は２枚に限られるものではない。
　また、電源タップセルの幅（Ｘ方向のサイズ）は、上述の各実施形態で示したものに限られるものではない。例えば、図３の構成において、電源タップセルの幅をさらに大きくして、ＶＤＤを供給するローカル配線、および、ＶＳＳを供給するローカル配線を２本ずつ配置してもよい。また、図７の構成において、ローカル配線を１本にして、電源タップセルの幅を小さくしてもよいし、ローカル配線を並列に３本以上配置して、電源タップセルの幅を大きくしてもよい。
　本開示では、電源配線構造において、信号配線を敷設する領域をより多く確保することができるので、例えば半導体チップの小型化に有用である。
１　電源タップセル
１Ａ，１Ｂ　電源タップセル
２ａ，２ｂ，２ｃ　電源タップセル群
２ｄ，２ｅ，２ｆ　電源タップセル群
３，４　埋め込み電源配線
５，６　ローカル電源配線
７，８　メタル電源配線
９Ａ，９Ｂ　電源終端セル
１３，１４　埋め込み電源配線
４６，４７　ローカル配線
４６ａ，４６ｂ，４７ａ，４７ｂ　ローカル配線
１０７，１０８　メタル電源配線
１１１，１１２　接続部
１２１，１２２　接続部
２０２ａ，２０２ｂ，２０２ｃ　電源タップセル群
２０３，２０４　メタル電源配線
２０５，２０６　埋め込み電源配線
２１１，２１２　埋め込み電源配線
２４１，２４２　ローカル配線
Ｃ　スタンダードセル
ＣＲ　セル列
ＴＣＲ１，ＴＣＲ２　終端セル列
ＶＤＤ，ＶＳＳ　電源電圧

Claims (14)

  1. 　第１方向に並ぶスタンダードセルをそれぞれ備えており、前記第１方向と垂直をなす第２方向に並べて配置された、複数のセル列と、
    　埋め込み配線層に形成されており、前記第１方向に延び、前記第２方向において第１所定間隔で配置されており、前記スタンダードセルに第１電源電圧を供給する複数の埋め込み電源配線と、
    　前記スタンダードセルが備えるトランジスタのソースおよびドレインと接するローカル配線が形成されるローカル配線層に形成されており、前記第２方向に延びており、前記複数の埋め込み電源配線と接続されたローカル電源配線と、
    　前記ローカル配線層の上層にあるメタル配線層に形成されており、前記第１方向に延び、前記第２方向において前記第１所定間隔よりも大きい第２所定間隔で配置されており、前記ローカル電源配線と接続された複数のメタル電源配線とを備える
    ことを特徴とする半導体集積回路装置。
  2. 　請求項１記載の半導体集積回路装置において、
    　前記複数のセル列にそれぞれ設けられており、前記第２方向に並ぶ複数の電源タップセルからなる電源タップセル群を備え、
    　前記複数の電源タップセルは、前記第２方向に延びるローカル配線を備え、
    　前記ローカル電源配線は、前記複数の電源タップセルが備える前記ローカル配線が連続することによって、形成されている
    ことを特徴とする半導体集積回路装置。
  3. 　請求項２記載の半導体集積回路装置において、
    　前記電源タップセル群は、複数配置されており、かつ、前記第１方向において、等間隔で配置されている
    ことを特徴とする半導体集積回路装置。
  4. 　請求項１記載の半導体集積回路装置において、
    　埋め込み配線層に形成されており、前記第１方向に延び、前記第２方向において第３所定間隔で配置されており、前記スタンダードセルに第２電源電圧を供給する複数の第２埋め込み電源配線と、
    　前記ローカル配線層に形成されており、前記第２方向に延びており、前記複数の第２埋め込み電源配線と接続された第２ローカル電源配線と、
    　前記メタル配線層に形成されており、前記第１方向に延びており、前記第２方向において前記第３所定間隔よりも大きい第４所定間隔で配置されており、前記第２ローカル電源配線と接続された複数の第２メタル電源配線とを備える
    ことを特徴とする半導体集積回路装置。
  5. 　請求項４記載の半導体集積回路装置において、
    　前記複数のセル列にそれぞれ設けられており、前記第２方向に並ぶ複数の電源タップセルからなる電源タップセル群を備え、
    　前記複数の電源タップセルは、前記第２方向に並列に延びる第１および第２ローカル配線を備え、
    　前記ローカル電源配線は、前記複数の電源タップセルが備える前記第１ローカル配線が連続することによって、形成されており、前記第２ローカル電源配線は、前記複数の電源タップセルが備える前記第２ローカル配線が連続することによって、形成されている
    ことを特徴とする半導体集積回路装置。
  6. 　請求項４記載の半導体集積回路装置において、
    　前記複数のセル列にそれぞれ設けられており、前記第２方向に並ぶ複数の第１電源タップセルからなる第１電源タップセル群と、
    　前記複数のセル列にそれぞれ設けられており、前記第２方向に並ぶ複数の第２電源タップセルからなる第２電源タップセル群とを備え、
    　前記複数の第１電源タップセルは、前記第２方向に延びる第１ローカル配線を備え、
    　前記複数の第２電源タップセルは、前記第２方向に延びる第２ローカル配線を備え、
    　前記ローカル電源配線は、前記複数の第１電源タップセルが備える前記第１ローカル配線が連続することによって、形成されており、前記第２ローカル電源配線は、前記複数の第２電源タップセルが備える前記第２ローカル配線が連続することによって、形成されている
    ことを特徴とする半導体集積回路装置。
  7. 　請求項１記載の半導体集積回路装置において、
    　前記複数のセル列の前記第１方向における一端において、前記第２方向に並ぶ複数の電源終端セルを備え、
    　前記複数の電源終端セルは、前記複数の埋め込み電源配線を互いに接続するための、前記第２方向に延びる埋め込み配線を備える
    ことを特徴とする半導体集積回路装置。
  8. 　第１方向に並ぶスタンダードセルをそれぞれ備えており、前記第１方向と垂直をなす第２方向に並べて配置された、複数のセル列と、
    　埋め込み配線層に形成されており、前記第１方向に延び、前記第２方向において第１所定間隔で配置されており、前記スタンダードセルに第１電源電圧を供給する複数の埋め込み電源配線と、
    　前記スタンダードセルが備えるトランジスタのソースおよびドレインと接するローカル配線が形成されるローカル配線層に形成されており、前記第２方向に延びており、前記複数の埋め込み電源配線と接続されたローカル電源配線と、
    　前記ローカル配線層の上層にあるメタル配線層に形成されており、前記第２方向に延びており、前記ローカル電源配線と平面視で重なりを有するメタル電源配線とを備え、
    　前記ローカル電源配線と前記メタル電源配線とは、前記第２方向において前記第１所定間隔よりも大きい第２所定間隔で設けられた複数の接続部によって、接続されている
    ことを特徴とする半導体集積回路装置。
  9. 　請求項８記載の半導体集積回路装置において、
    　埋め込み配線層に形成されており、前記第１方向に延びており、前記第２方向において第３所定間隔で配置されており、前記スタンダードセルに第２電源電圧を供給する複数の第２埋め込み電源配線と、
    　前記ローカル配線層に形成されており、前記第２方向に延びており、前記複数の第２埋め込み電源配線と接続された第２ローカル電源配線と、
    　前記メタル配線層に形成されており、前記第２方向に延びており、前記第２ローカル電源配線と平面視で重なりを有する第２メタル電源配線とを備え、
    　前記第２ローカル電源配線と前記第２メタル電源配線とは、前記第２方向において前記第３所定間隔よりも大きい第４所定間隔で並ぶ複数の第２接続部によって、接続されている
    ことを特徴とする半導体集積回路装置。
  10. 　請求項９記載の半導体集積回路装置において、
    　前記複数の接続部と前記複数の第２接続部とは、前記第２方向において、同じ位置に配置されている
    ことを特徴とする半導体集積回路装置。
  11. 　第１方向に並ぶスタンダードセルをそれぞれ備えており、前記第１方向と垂直をなす第２方向に並べて配置された、複数のセル列と、
    　第１メタル配線層に形成されており、前記第１方向に延び、前記第２方向において第１所定間隔で配置されており、前記スタンダードセルに第１電源電圧を供給する複数のメタル電源配線と、
    　前記スタンダードセルが備えるトランジスタのソースおよびドレインと接続するローカル配線が形成されるローカル配線層に形成されており、前記第２方向に延びており、前記複数のメタル電源配線と接続されたローカル電源配線と、
    　埋め込み配線層に形成されており、前記第２方向に延びており、前記ローカル電源配線と平面視で重なりを有しており、前記ローカル電源配線と接続された埋め込み電源配線と、
    　前記第１メタル配線層の上層にある第２メタル配線層に形成されており、前記第２方向に延びており、前記ローカル電源配線と平面視で重なりを有する上層メタル電源配線とを備え、
    　前記ローカル電源配線と前記上層メタル電源配線とは、前記複数のセル列のうち前記第２方向における両端にあるセル列のみにおいて、接続されている
    ことを特徴とする半導体集積回路装置。
  12. 　請求項１１記載の半導体集積回路装置において、
    　前記複数のセル列にそれぞれ設けられており、前記第２方向に並ぶ複数の電源タップセルからなる電源タップセル群を備え、
    　前記複数の電源タップセルは、前記第２方向に延びるローカル配線と、前記ローカル配線と平面視で重なりを有している埋め込み配線とを備え、
    　前記ローカル電源配線は、前記複数の電源タップセルが備える前記ローカル配線が連続することによって、形成されており、前記埋め込み電源配線は、前記複数の電源タップセルが備える前記埋め込み配線が連続することによって、形成されている
    ことを特徴とする半導体集積回路装置。
  13. 　請求項１２記載の半導体集積回路装置において、
    　前記電源タップセル群は、複数配置されており、かつ、前記第１方向において、等間隔で配置されている
    ことを特徴とする半導体集積回路装置。
  14. 　請求項１１記載の半導体集積回路装置において、
    　前記第１メタル配線層に形成されており、前記第１方向に延び、前記第２方向において第３所定間隔で配置されており、前記スタンダードセルに第２電源電圧を供給する複数の第２メタル電源配線と、
    　前記ローカル配線層に形成されており、前記第２方向に延びており、前記複数の第２メタル電源配線と接続された第２ローカル電源配線と、
    　埋め込み配線層に形成されており、前記第２方向に延びており、前記第２ローカル電源配線と平面視で重なりを有しており、前記第２ローカル電源配線と接続された第２埋め込み電源配線と、
    　前記第２メタル配線層に形成されており、前記第２方向に延びており、前記第２ローカル電源配線と平面視で重なりを有する第２上層メタル電源配線とを備え、
    　前記第２ローカル電源配線と前記第２上層メタル電源配線とは、前記複数のセル列のうち前記第２方向における両端にあるセル列のみにおいて、接続されている
    ことを特徴とする半導体集積回路装置。
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