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WO2024116853A1 - 半導体集積回路装置 - Google Patents

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WO2024116853A1
WO2024116853A1 PCT/JP2023/041091 JP2023041091W WO2024116853A1 WO 2024116853 A1 WO2024116853 A1 WO 2024116853A1 JP 2023041091 W JP2023041091 W JP 2023041091W WO 2024116853 A1 WO2024116853 A1 WO 2024116853A1
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WO
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power supply
supply wiring
cell
wiring
input
Prior art date
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Application number
PCT/JP2023/041091
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English (en)
French (fr)
Inventor
雅哉 大野
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Socionext Inc
Original Assignee
Socionext Inc
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Filing date
Publication date
Application filed by Socionext Inc filed Critical Socionext Inc
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Priority to US19/187,256 priority Critical patent/US20250267938A1/en
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Ceased legal-status Critical Current

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    • H10D84/981—Power supply lines
    • H10W20/427—

Definitions

  • This disclosure relates to a semiconductor integrated circuit device.
  • the standard cell method is known as a method for forming semiconductor integrated circuits on a semiconductor substrate.
  • the standard cell method is a method for designing an LSI chip by preparing basic units with specific logical functions (e.g. inverters, latches, flip-flops, full adders, etc.) as standard cells in advance, placing multiple standard cells on a semiconductor substrate, and connecting these standard cells with wiring.
  • basic units with specific logical functions e.g. inverters, latches, flip-flops, full adders, etc.
  • Transistors which are the basic building blocks of LSIs, have achieved higher integration density, lower operating voltages, and faster operating speeds through the reduction of gate length (scaling). In recent years, however, excessive scaling has caused problems with off-current and the resulting dramatic increase in power consumption. To solve this problem, there has been active research into three-dimensional transistors, which change the transistor structure from the conventional planar type to a three-dimensional type.
  • One example of a three-dimensional transistor is the nanosheet FET.
  • Patent document 1 discloses a semiconductor integrated circuit device in which standard cell rows of different heights are arranged alternately and standard cells span multiple standard cell rows.
  • Patent Document 1 describes optimizing the performance of standard cells that span multiple standard cell rows of different heights. However, it does not disclose the specific layout structure.
  • the present disclosure provides a layout structure for standard cells spanning multiple standard cell rows of different heights.
  • a semiconductor integrated circuit device includes a first power supply wiring extending in a first direction and supplying a first power supply voltage, a second power supply wiring extending in the first direction and supplying the first power supply voltage, a third power supply wiring extending in the first direction between the first power supply wiring and the second power supply wiring and supplying a second power supply voltage different from the first power supply voltage, and a standard cell formed between the first power supply wiring and the second power supply wiring, the spacing between the first power supply wiring and the third power supply wiring being greater than the spacing between the second power supply wiring and the third power supply wiring, the standard cell includes a first logic circuit receiving an input signal from an input terminal and outputting a signal to an internal node, and a second logic circuit receiving a signal from the internal node and outputting an output signal to an output terminal, a first transistor constituting the first logic circuit being formed in a region between the second power supply wiring and the third power supply wiring, and a second transistor constituting the second logic circuit being formed in a region between
  • the standard cell is formed between the first power supply wiring and the second power supply wiring so as to straddle the third power supply wiring.
  • the distance between the first and third power supply wiring is greater than the distance between the second and third power supply wiring.
  • the standard cell includes a first logic circuit that receives an input signal and outputs a signal to an internal node, and a second logic circuit that receives a signal at the internal node and outputs an output signal.
  • the first transistor constituting the first logic circuit is formed in the region between the second and third power supply wiring
  • the second transistor constituting the second logic circuit is formed in the region between the first and third power supply wiring. Therefore, the channel width of the second transistor can be made greater than the channel width of the first transistor. This makes it possible to realize a circuit with small input capacitance and high output drive capability in a small area.
  • a semiconductor integrated circuit device includes a first power supply wiring extending in a first direction and supplying a first power supply voltage, a second power supply wiring extending in the first direction and supplying the first power supply voltage, a third power supply wiring extending in the first direction between the first power supply wiring and the second power supply wiring and supplying a second power supply voltage different from the first power supply voltage, and a standard cell formed between the first power supply wiring and the second power supply wiring, the spacing between the first power supply wiring and the third power supply wiring being greater than the spacing between the second power supply wiring and the third power supply wiring, the standard cell includes a first logic circuit receiving an input signal from an input terminal and outputting a signal to an internal node, and a second logic circuit receiving a signal from the internal node and outputting an output signal to an output terminal, a first transistor constituting the first logic circuit being formed in a region between the first power supply wiring and the third power supply wiring, and a second transistor constituting the second logic circuit being formed in a region between
  • the standard cell is formed between the first and second power supply wiring so as to straddle the third power supply wiring.
  • the distance between the first and third power supply wiring is greater than the distance between the second and third power supply wiring.
  • the standard cell includes a first logic circuit that receives an input signal and outputs a signal to an internal node, and a second logic circuit that receives a signal at the internal node and outputs an output signal.
  • the first transistor constituting the first logic circuit is formed in the region between the first and third power supply wiring
  • the second transistor constituting the second logic circuit is formed in the region between the second and third power supply wiring. Therefore, the channel width of the second transistor can be made smaller than the channel width of the first transistor. This increases the output drive capability of the first logic circuit and reduces the input capacitance of the second logic circuit, thereby reducing delays inside the standard cell.
  • a small-area, high-speed semiconductor integrated circuit device can be realized by using standard cells that span multiple standard cell rows of different heights.
  • Example of a block layout included in a semiconductor integrated circuit device are plan views showing an example of a layout structure of a single-height cell.
  • Buffer circuit diagram FIG. 1 is a plan view showing an example of a layout structure of a double-height cell according to a first embodiment
  • 5A and 5B are cross-sectional views of the layout structure of FIG. 4.
  • FIG. 1 is a plan view showing an example of a layout structure of a double-height cell according to a first embodiment
  • FIG. 1 is a plan view showing an example of a layout structure of a double-height cell according to a first embodiment
  • FIG. 1 is a plan view showing an example of a layout structure of a double-height cell according to a first embodiment
  • Circuit diagram of a two-input OR circuit FIG. 1 is a plan view showing an example of a layout structure of a double-height cell according to a first embodiment
  • Circuit diagram of a four-input AND circuit FIG. 1 is a plan view showing an example of a layout structure of a double-height cell according to a first embodiment
  • FIG. 11 is a plan view showing an example of a layout structure of a double-height cell according to a second embodiment
  • FIG. 11 is a plan view showing an example of a layout structure of a double-height cell according to a second embodiment
  • FIG. 11 is a plan view showing an example of a layout structure of a double-height cell according to a second embodiment
  • FIG. 11 is a plan view showing an example of a layout structure of a double-height cell according to a second embodiment
  • a semiconductor integrated circuit device includes a plurality of standard cells (in this specification, simply referred to as cells, as appropriate), and at least some of the plurality of standard cells include nanosheet FETs (field effect transistors).
  • a nanosheet FET is a FET that uses a thin sheet (nanosheet) through which a current flows.
  • the nanosheet is formed, for example, from silicon.
  • VDD and VVSS refer to the power supply voltage or the power supply itself.
  • expressions such as “same wiring width” that mean that the width, etc., is the same are considered to include the range of manufacturing variation.
  • the horizontal direction of the drawing is the X direction (corresponding to the first direction)
  • the vertical direction of the drawing is the Y direction (corresponding to the second direction)
  • the direction perpendicular to the substrate surface is the Z direction.
  • First Embodiment Fig. 1 is an example of a block layout included in a semiconductor integrated circuit device according to an embodiment.
  • the block layout in Fig. 1 is configured by arranging standard cells.
  • Fig. 1 illustrates only the cell frames and power supply wiring of the standard cells, and does not illustrate the internal structure of the standard cells, wiring between the standard cells, etc.
  • power supply wiring 11 that extends in the X direction and supplies power supply voltage VDD and power supply wiring 12 that extends in the X direction and supplies power supply voltage VSS are arranged alternately in the Y direction.
  • Cells are arranged in the X direction between power supply wiring 11 and power supply wiring 12, constituting cell rows CR1 and CR2.
  • Each power supply wiring 11 and 12 is shared by cell rows CR1 and CR2 arranged above and below the drawing.
  • the height of cell row CR1 is H1, and the height of cell row CR2 is H2. Height H2 is greater than height H1 (H2>H1). Cell row CR1 and cell row CR2 are arranged alternately in the Y direction.
  • Cells C1 and C2 are single-height cells.
  • Cell C1 is located in cell row CR1 and has a cell height of H1.
  • Cell C2 is located in cell row CR2 and has a cell height of H2.
  • Cells C3 and C4 are double-height cells.
  • Cells C3 and C4 are located across cell rows CR1 and CR2 and have a cell height of (H1 + H2).
  • Power supply wiring 12 that supplies VSS runs through the center of cell C3.
  • Power supply wiring 11 that supplies VDD runs through the center of cell C4.
  • FIG. 2 is a plan view showing an example of the layout structure of a single-height cell in the block layout of FIG. 1, where (a) is cell C1 and (b) is cell C2. Note that cell C1 in FIG. 2(a) is placed upside down in the block layout of FIG. 1. Power supply wiring 11, 12 is formed in the M0 wiring layer, which is a metal wiring layer. CF is the cell frame.
  • FIG. 3 is a circuit diagram of the single-height cell of FIG. 2. As shown in FIG. 3, cells C1 and C2 shown in FIG. 2 are both composed of two inverter stages and are buffer circuits having an input A and an output Y.
  • an active region 2P1 constituting the channel, source, and drain of the P-type transistor is formed in a P-type transistor region on an N-type well (NWell).
  • the active region 2P1 is made of three overlapping sheets in a plan view as the channel of the P-type transistor, and includes nanosheets 21a and 21b extending in the X-direction.
  • An active region 2N1 constituting the channel, source, and drain of the N-type transistor is formed in an N-type transistor region on a P-type substrate.
  • the active region 2N1 is made of three overlapping sheets in a plan view as the channel of the N-type transistor, and includes nanosheets 26a and 26b extending in the X-direction.
  • the portions of the active region that become the source and drain on both sides of the nanosheet are formed, for example, by epitaxial growth from the nanosheet.
  • the active region of the N-type transistor may be formed in a P-type well rather than in a P-type substrate.
  • Gate wiring 31a, 31b are formed extending in parallel in the Y direction from the P-type transistor region to the N-type transistor region.
  • dummy gate wiring 38a, 38b are formed on the cell frame CF on both sides in the X direction.
  • Dummy gate wiring 38a is shared with other cells arranged on the left side of the drawing.
  • Dummy gate wiring 38b is shared with other cells arranged on the right side of the drawing.
  • Gate wiring 31a, 31b and dummy gate wiring 38a, 38b are formed with the same width and arranged at the same pitch.
  • the gate wiring 31a surrounds the outer periphery in the Y direction and Z direction of the nanosheet 21a included in the active region 2P1 via a gate insulating film (not shown).
  • the gate wiring 31a also surrounds the outer periphery in the Y direction and Z direction of the nanosheet 26a included in the active region 2N1 via a gate insulating film (not shown).
  • the gate wiring 31b surrounds the outer periphery in the Y direction and Z direction of the nanosheet 21b included in the active region 2P1 via a gate insulating film (not shown).
  • the gate wiring 31b also surrounds the outer periphery in the Y direction and Z direction of the nanosheet 26b included in the active region 2N1 via a gate insulating film (not shown).
  • Local wirings 41a, 41b, 41c, and 41d extending in the Y direction are formed in the local wiring layer (local wirings are indicated as "LI" in the drawings).
  • the local wirings 41a and 41d extend from the P-type transistor region to the N-type transistor region.
  • the local wiring 41a is connected to the source or drain portion of the gate wiring 31a on the left side of the drawing in the active regions 2P1 and 2N1.
  • the local wiring 41b is connected to the source or drain portion between the gate wirings 31a and 31b in the active region 2P1.
  • the local wiring 41c is connected to the source or drain portion between the gate wirings 31a and 31b in the active region 2N1.
  • the local wiring 41d is connected to the source or drain portion of the gate wiring 31b on the right side of the drawing in the active regions 2P1 and 2N1.
  • metal wiring 51, 52, 53 extending in the X direction are formed.
  • Metal wiring 51 is connected to local wiring 41a through a via, and is also connected to gate wiring 31b through a via.
  • Metal wiring 52 is connected to gate wiring 31a through a via.
  • Metal wiring 52 corresponds to input A of the buffer circuit.
  • Metal wiring 53 is connected to local wiring 41d through a via.
  • Metal wiring 53 corresponds to output Y of the buffer circuit.
  • FIG. 4 is a plan view showing an example of the layout structure of double-height cell C3 in the block layout of FIG. 1.
  • FIG. 5 is a cross-sectional view of the layout structure of FIG. 4, where (a) is the cross-section along line Y1-Y1' and (b) is the cross-section along line Y2-Y2'.
  • the circuit structure of cell C3 in FIGS. 4 and 5 is as shown in FIG. 3, and is composed of two inverter stages, and is a buffer circuit having an input A and an output Y.
  • the input side inverter corresponds to the first logic circuit in this disclosure
  • the output side inverter corresponds to the second logic circuit in this disclosure.
  • cell C3 has power supply wiring 12 that supplies VSS arranged in the center in the Y direction.
  • Cell C3 also has power supply wiring 11A, 11B that supplies VDD arranged at both ends in the Y direction.
  • the area between power supply wiring 11A, 12 has a height H2, and a transistor that constitutes the output side inverter of the buffer circuit is formed in the area.
  • the area between power supply wiring 11B, 12 has a height H1, and a transistor that constitutes the input side inverter of the buffer circuit is formed in the area.
  • an active region 2N3 that constitutes the channel, source, and drain of the N-type transistor is formed.
  • the active region 2N3 is made up of three overlapping sheet structures in a planar view as the channel of the N-type transistor, and includes a nanosheet 23a that extends in the X-direction.
  • an active region 2N4 that constitutes the channel, source, and drain of the N-type transistor is formed.
  • the active region 2N4 is made up of three overlapping sheet structures in a planar view as the channel of the N-type transistor, and includes a nanosheet 23b that extends in the X-direction.
  • an active region 2P3 that constitutes the channel, source, and drain of the P-type transistor is formed.
  • the active region 2P3 is made up of three overlapping sheet structures in a plan view as the channel of the P-type transistor, and includes a nanosheet 28a extending in the X-direction.
  • an active region 2P4 that constitutes the channel, source, and drain of the P-type transistor is formed in the P-type transistor region above the power supply wiring 11B arranged at the lower end.
  • the active region 2P4 is made up of three overlapping sheet structures in a plan view as the channel of the P-type transistor, and includes a nanosheet 28b extending in the X-direction.
  • Gate wiring 33a extending in the Y direction is formed in the region between power supply wiring 11A, 12, and dummy gate wiring 39a, 39b are formed on the cell frame CF on both sides in the X direction.
  • Dummy gate wiring 39a is shared with other cells arranged on the left side of the drawing.
  • Dummy gate wiring 39b is shared with other cells arranged on the right side of the drawing.
  • Gate wiring 33a and dummy gate wiring 39a, 39b are formed with the same width and are arranged at the same pitch.
  • the gate wiring 33a surrounds the outer periphery in the Y direction and Z direction of the nanosheet 28a included in the active region 2P3 via a gate insulating film (not shown).
  • the gate wiring 33a also surrounds the outer periphery in the Y direction and Z direction of the nanosheet 23a included in the active region 2N3 via a gate insulating film (not shown).
  • Gate wiring 33b extending in the Y direction is formed in the region between power supply wiring 11B, 12, and dummy gate wiring 39c, 39d are formed on the cell frame CF on both sides in the X direction.
  • Dummy gate wiring 39c is shared with other cells arranged on the left side of the drawing.
  • Dummy gate wiring 39d is shared with other cells arranged on the right side of the drawing.
  • Gate wiring 33b and dummy gate wiring 39c, 39d are formed with the same width and arranged at the same pitch.
  • the gate wiring 33b surrounds the outer periphery in the Y direction and Z direction of the nanosheet 28b included in the active region 2P4 via a gate insulating film (not shown).
  • the gate wiring 33b also surrounds the outer periphery in the Y direction and Z direction of the nanosheet 23b included in the active region 2N4 via a gate insulating film (not shown).
  • Local wiring 43a, 43b, 43c, 43d, 43e, and 43f extending in the Y direction are formed in the local wiring layer.
  • Local wiring 43a is connected to the source or drain portion of gate wiring 33a on the left side of the drawing in active region 2P3, and is also connected to power supply wiring 11A through a via.
  • Local wiring 43b is connected to the source or drain portion of gate wiring 33a on the left side of the drawing in active region 2N3, and is also connected to power supply wiring 12 through a via.
  • Local wiring 43c is connected to the source or drain portion of gate wiring 33b on the left side of the drawing in active regions 2N4 and 2P4, respectively.
  • Local wiring 43d is connected to the source or drain of gate wiring 33a on the right side of the drawing in active regions 2N3 and 2P3.
  • Local wiring 43e is connected to the source or drain of gate wiring 33b on the right side of the drawing in active region 2N4, and is connected to power supply wiring 12 via a via.
  • Local wiring 43f is connected to the source or drain of gate wiring 33b on the right side of the drawing in active region 2P4, and is connected to power supply wiring 11B via a via.
  • metal wiring 54, 55, 56, and 57 extending in the X direction are formed.
  • Metal wiring 54 is connected to gate wiring 33a through a via.
  • Metal wiring 55 is connected to local wiring 43d through a via.
  • Metal wiring 55 corresponds to output terminal Y of the buffer circuit.
  • Metal wiring 56 is connected to gate wiring 33b through a via.
  • Metal wiring 56 corresponds to input terminal A of the buffer circuit.
  • Metal wiring 57 is connected to local wiring 43c through a via.
  • a metal wiring 61 extending in the Y direction is formed in the M1 wiring layer.
  • the metal wiring 61 is connected to the metal wirings 54 and 57 through vias.
  • the metal wiring 61 corresponds to an internal node of the buffer circuit.
  • the height H2 of the region between the power supply wirings 11A and 12 is greater than the height H1 of the region between the power supply wirings 11B and 12 (H2>H1). Therefore, the size in the Y direction of the active regions 2P3 and 2N3 is greater than the size in the Y direction of the active regions 2P4 and 2N4. That is, the width of the nanosheets 23a and 28a of the transistors constituting the output side inverter is greater than the width of the nanosheets 23b and 28b of the transistors constituting the input side inverter.
  • the cell C3 can realize a buffer circuit with a small input capacitance (corresponding to the cell C1) and a high output drive capacity (corresponding to the cell C2) in a small area. Therefore, a high-speed semiconductor integrated circuit device with a small area can be realized. This is particularly effective when the output drive capacity of the cell connected to the input A of the cell C3 is small, or when the load capacity of one or more cells or wiring connected to the output Y is large.
  • FIG. 6 is a plan view showing an example of the layout structure of a double-height cell C4 in the block layout of FIG. 1.
  • the circuit structure of cell C4 in FIG. 6 is as shown in FIG. 3, and is a buffer circuit consisting of two inverter stages and having an input A and an output Y.
  • cell C4 has power supply wiring 11 that supplies VDD arranged in the center in the Y direction.
  • Cell C4 also has power supply wiring 12A, 12B that supplies VSS arranged at both ends in the Y direction.
  • the area between power supply wiring 11, 12A has a height H1, and transistors that constitute the input side inverter of the buffer circuit are formed therein.
  • the area between power supply wiring 11, 12B has a height H2, and transistors that constitute the output side inverter of the buffer circuit are formed therein.
  • the layout structure of cell C4 in FIG. 6 can be easily inferred from the layout structure of cell C3 shown in FIG. 4 and FIG. 5, so a detailed explanation will be omitted here.
  • the double-height cell C4 in FIG. 6 has the same effect as the double-height cell C3 shown in FIG. 4 and FIG. 5. That is, in the double-height cell C4 shown in FIG. 6, the height H2 of the region between the power supply wirings 11 and 12B is greater than the height H1 of the region between the power supply wirings 11 and 12A (H2>H1). Therefore, the width of the nanosheet of the transistor constituting the output side inverter is greater than the width of the nanosheet of the transistor constituting the input side inverter. As a result, cell C4 can realize a buffer circuit with small input capacitance (corresponding to cell C1) and high output drive capacity (corresponding to cell C2) in a small area.
  • the layout structure shown in Fig. 4 and Fig. 5 is used as the basic structure, and the description of the structure that can be easily inferred from the above description may be omitted.
  • Fig. 7 is a plan view showing another layout structure of the double-height cell C3.
  • the layout structure of Fig. 7 has a cell width 3/2 times that of Fig. 4.
  • the cell C3 shown in Fig. 7 realizes the two-input AND circuit shown in Fig. 8.
  • the two-input AND circuit shown in Fig. 8 includes a first-stage NAND gate and a second-stage inverter.
  • the second-stage inverter is composed of two inverters connected in parallel.
  • the first-stage NAND gate corresponds to the first logic circuit in this disclosure
  • the second-stage inverter corresponds to the second logic circuit in this disclosure.
  • cell C3 has power supply wiring 12 that supplies VSS arranged in the center in the Y direction.
  • Cell C3 also has power supply wiring 11A, 11B that supplies VDD arranged at both ends in the Y direction.
  • the area between power supply wiring 11A, 12 has a height H2, and a transistor that constitutes a second stage inverter in the two-input AND circuit is formed therein.
  • the area between power supply wiring 11B, 12 has a height H1, and a transistor that constitutes a first stage NAND gate in the two-input AND circuit is formed therein.
  • the width of the nanosheet of the transistor that constitutes the second-stage inverter is larger than the width of the nanosheet of the transistor that constitutes the first-stage NAND gate. Therefore, cell C3 can realize a two-input AND circuit in a small area with a small input capacitance (equivalent to cell C1) and a high output drive capacity (equivalent to twice that of cell C2, since the two inverters are connected in parallel).
  • Fig. 9 is a plan view showing another layout structure of the double-height cell C3.
  • the layout structure of Fig. 9 has a cell width 3/2 times that of Fig. 4.
  • the cell C3 shown in Fig. 9 realizes a two-input OR circuit shown in Fig. 10.
  • the two-input OR circuit shown in Fig. 10 includes a first-stage NOR gate and a second-stage inverter.
  • the second-stage inverter is composed of two inverters connected in parallel.
  • the first-stage NOR gate corresponds to the first logic circuit in this disclosure
  • the second-stage inverter corresponds to the second logic circuit in this disclosure.
  • cell C3 has power supply wiring 12 that supplies VSS arranged in the center in the Y direction.
  • Cell C3 also has power supply wiring 11A, 11B that supplies VDD arranged at both ends in the Y direction.
  • the area between power supply wiring 11A, 12 has a height H2, and transistors that constitute the second stage inverter in the two-input OR circuit are formed therein.
  • the area between power supply wiring 11B, 12 has a height H1, and transistors that constitute the first stage NOR gate in the two-input OR circuit are formed therein.
  • the width of the nanosheet of the transistor that constitutes the second-stage inverter is greater than the width of the nanosheet of the transistor that constitutes the first-stage NOR gate. Therefore, cell C3 can realize a two-input OR circuit in a small area with a small input capacitance (equivalent to cell C1) and a high output drive capacity (equivalent to twice that of cell C2, since the two inverters are connected in parallel).
  • Fig. 11 is a plan view showing another layout structure of the double-height cell C3.
  • the layout structure of Fig. 11 has a cell width 5/2 times that of Fig. 4.
  • the cell C3 shown in Fig. 11 realizes a 4-input AND circuit shown in Fig. 12.
  • the 4-input AND circuit shown in Fig. 12 includes a 4-input NAND gate in the first stage and an inverter in the second stage.
  • the inverter in the second stage is composed of four inverters connected in parallel.
  • the 4-input NAND gate in the first stage corresponds to the first logic circuit in this disclosure, and the inverter in the second stage corresponds to the second logic circuit in this disclosure.
  • cell C3 has power supply wiring 12 that supplies VSS arranged in the center in the Y direction.
  • Cell C3 also has power supply wiring 11A, 11B that supplies VDD arranged at both ends in the Y direction.
  • the area between power supply wiring 11A, 12 has a height H2, and transistors that constitute the second stage inverter in the four-input AND circuit are formed therein.
  • the area between power supply wiring 11B, 12 has a height H1, and transistors that constitute the first stage four-input NAND gate in the four-input AND circuit are formed therein.
  • the width of the nanosheet of the transistors that make up the second-stage inverter is larger than the width of the nanosheet of the transistors that make up the first-stage NAND gate. Therefore, cell C3 can realize a 4-input AND circuit in a small area with small input capacitance (equivalent to cell C1) and high output drive capacity (equivalent to four times that of cell C2, as four inverters are connected in parallel).
  • Fig. 13 is a plan view showing another layout structure of the double-height cell C3.
  • the layout structure of Fig. 13 has a cell width 5/2 times that of Fig. 4.
  • the cell C3 shown in Fig. 13 realizes a four-input AND circuit, similar to the layout structure of Fig. 11.
  • the second-stage inverter is composed of two inverters connected in parallel, rather than four inverters connected in parallel.
  • cell C3 has power supply wiring 12 for supplying VSS arranged in the center in the Y direction. Furthermore, cell C3 has power supply wiring 11A, 11B for supplying VDD arranged at both ends in the Y direction.
  • the area between power supply wiring 11A, 12 has a height H2, and transistors that constitute the second stage inverter in the four-input AND circuit are formed therein.
  • the transistor formed by gate wiring 34a, 34b is a dummy transistor that does not contribute to circuit operation.
  • cell C3 in FIG. 13 includes a dummy transistor.
  • the area between power supply wiring 11B, 12 has a height H1, and transistors that constitute the first stage NAND gate in the four-input AND circuit are formed therein.
  • the width of the nanosheet of the transistors that make up the second-stage inverter is larger than the width of the nanosheet of the transistors that make up the first-stage NAND gate. Therefore, cell C3 can realize a 4-input AND circuit in a small area with small input capacitance (equivalent to cell C1) and high output drive capacity (equivalent to twice that of cell C2, as the two inverters are connected in parallel).
  • Second Embodiment 14 is a plan view showing an example of the layout structure of a double-height cell C3 according to the second embodiment.
  • the circuit structure of the cell C3 in FIG. 14 is as shown in FIG. 3, and is a buffer circuit composed of two inverter stages and has an input A and an output Y.
  • the layout of the input side inverter and the output side inverter of the layout structure of Fig. 14 are switched upside down in the drawing. That is, in Fig. 14, the transistors constituting the input side inverter of the buffer circuit are formed in an area of height H2 between the power supply wirings 11A and 12.
  • the transistors constituting the output side inverter of the buffer circuit are formed in an area of height H1 between the power supply wirings 11B and 12.
  • the details of the layout structure of Fig. 14 can be easily inferred from the explanation of the first embodiment, so a detailed explanation will be omitted here.
  • the height H2 of the area between the power supply wires 11A and 12 is greater than the height H1 of the area between the power supply wires 11B and 12 (H2>H1). Therefore, the Y-direction size of the active areas 2P3 and 2N3 is greater than the Y-direction size of the active areas 2P4 and 2N4.
  • the width of the nanosheet of the transistor that constitutes the input side inverter is greater than the width of the nanosheet of the transistor that constitutes the output side inverter. Therefore, cell C3 has a large input capacitance (corresponding to cell C2), but the output drive capability of the input side inverter is large. Furthermore, because the input capacitance of the output side inverter is small, the delay inside the cell from the input side inverter to the output side inverter is small.
  • Fig. 15 is a plan view showing another layout structure of the double-height cell C3.
  • the layout structure of Fig. 15 has a cell width that is 3/2 times that of Fig. 14.
  • the cell C3 shown in Fig. 15 realizes the two-input AND circuit shown in Fig. 8.
  • the layout structure of FIG. 15 has the first-stage NAND gate and the second-stage inverter swapped from top to bottom in the drawing. That is, the transistors constituting the first-stage NAND gate in the two-input AND circuit are formed in an area of height H2 between power supply wiring 11A and 12. The transistors constituting the second-stage inverter in the two-input AND circuit are formed in an area of height H1 between power supply wiring 11B and 12.
  • the width of the nanosheet of the transistor that constitutes the first-stage NAND gate is larger than the width of the nanosheet of the transistor that constitutes the second-stage inverter. For this reason, cell C3 has a large input capacitance (equivalent to cell C2), but the output drive capability of the first-stage NAND gate is large. In addition, because the input capacitance of the second-stage inverter is small, the delay inside the cell from the NAND gate to the inverter is small.
  • Fig. 16 is a plan view showing another layout structure of the double-height cell C3.
  • the layout structure of Fig. 16 has a cell width that is 5/2 times that of Fig. 14.
  • the cell C3 shown in Fig. 16 realizes the same 4-input AND circuit as the layout structure of Fig. 13.
  • the layout structure of FIG. 16 has the first stage 4-input NAND gate and the second stage inverter swapped from top to bottom on the drawing. That is, the transistors constituting the first stage 4-input NAND gate in the 4-input AND circuit are formed in an area of height H2 between power supply wiring 11A and 12. The transistors constituting the second stage inverter in the 4-input AND circuit are formed in an area of height H1 between power supply wiring 11B and 12.
  • the width of the nanosheet of the transistors that make up the first-stage 4-input NAND gate is larger than the width of the nanosheet of the transistors that make up the second-stage inverter. For this reason, cell C3 has a large input capacitance (equivalent to cell C2), but the output drive capability of the first-stage 4-input NAND gate is large. In addition, because the input capacitance of the second-stage inverter is small, the delay inside the cell from the NAND gate to the inverter is small.
  • the nanosheet is illustrated as having three overlapping sheet structures in a plan view, and the cross-sectional shape of the sheet structure is rectangular, but the number of sheet structures of the nanosheet and the cross-sectional shape are not limited to this.
  • the present disclosure can improve the performance of standard cells that span multiple standard cell rows of different heights, which is useful, for example, for reducing the area and increasing the speed of semiconductor integrated circuit devices.

Landscapes

  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

スタンダードセルは、電源配線（１１Ａ，１１Ｂ）の間に、電源配線（１２）をまたぐように形成されている。電源配線（１１Ａ，１２）の間隔は、電源配線（１１Ｂ，１２）の間隔よりも大きい。スタンダードセルは、入力Ａを受け、内部ノードに信号を出力する第１論理回路と、内部ノードの信号を受け、出力Ｙを出力する第２論理回路とを備える。第１論理回路を構成するトランジスタは、電源配線（１１Ｂ，１２）間の領域に形成されており、第２論理回路を構成するトランジスタは、電源配線（１１Ａ，１２）間の領域に形成されている。

Description

半導体集積回路装置
　本開示は、半導体集積回路装置に関する。
　半導体基板上に半導体集積回路を形成する方法として、スタンダードセル方式が知られている。スタンダードセル方式とは、特定の論理機能を有する基本的単位（例えば、インバータ，ラッチ，フリップフロップ，全加算器など）をスタンダードセルとして予め用意しておき、半導体基板上に複数のスタンダードセルを配置して、それらのスタンダードセルを配線で接続することによって、ＬＳＩチップを設計する方式のことである。
　また、ＬＳＩの基本構成要素であるトランジスタは、ゲート長の縮小（スケーリング）により、集積度の向上、動作電圧の低減、および動作速度の向上を実現してきた。しかし近年、過度なスケーリングによるオフ電流と、それによる消費電力の著しい増大が問題となっている。この問題を解決するため、トランジスタ構造を従来の平面型から立体型に変更した立体構造トランジスタが盛んに研究されている。立体構造トランジスタの一例として、ナノシートＦＥＴがある。
　特許文献１では、高さが異なるスタンダードセル列が交互に配置されており、複数のスタンダードセル列にまたがったスタンダードセルを備える半導体集積回路装置が開示されている。
米国特許出願公開第２０２２／０２６２７８６号明細書
　特許文献１では、高さが異なる複数のスタンダードセル列にまたがったスタンダードセルについて、その性能を最適化する旨が記載されている。ところが、その具体的なレイアウト構造については開示されていない。
　本開示は、高さが異なる複数のスタンダードセル列にまたがったスタンダードセルのレイアウト構造を提供する。
　本開示の第１態様では、半導体集積回路装置は、第１方向に延びており、第１電源電圧を供給する第１電源配線と、前記第１方向に延びており、前記第１電源電圧を供給する第２電源配線と、前記第１電源配線と前記第２電源配線との間において前記第１方向に延びており、前記第１電源電圧と異なる第２電源電圧を供給する第３電源配線と、前記第１電源配線と前記第２電源配線との間に形成されたスタンダードセルとを備え、前記第１電源配線と前記第３電源配線の間隔は、前記第２電源配線と前記第３電源配線の間隔よりも大きく、前記スタンダードセルは、入力端子から入力信号を受け、内部ノードに信号を出力する第１論理回路と、前記内部ノードの信号を受け、出力端子に出力信号を出力する第２論理回路とを備え、前記第１論理回路を構成する第１トランジスタは、前記第２電源配線と前記第３電源配線との間の領域に形成されており、前記第２論理回路を構成する第２トランジスタは、前記第１電源配線と前記第３電源配線との間の領域に形成されている。
　この態様によると、スタンダードセルは、第１電源配線と第２電源配線との間に、第３電源配線をまたぐように形成されている。第１および第３電源配線の間隔は、第２および第３電源配線の間隔よりも大きい。スタンダードセルは、入力信号を受け、内部ノードに信号を出力する第１論理回路と、内部ノードの信号を受け、出力信号を出力する第２論理回路とを備える。第１論理回路を構成する第１トランジスタは、第２および第３電源配線の間の領域に形成されており、第２論理回路を構成する第２トランジスタは、第１および第３電源配線の間の領域に形成されている。このため、第２トランジスタのチャネル幅は、第１トランジスタのチャネル幅よりも大きくすることができる。これにより、入力容量が小さく、かつ、出力ドライブ能力が高い回路を、小面積で実現することができる。
　本開示の第２態様では、半導体集積回路装置は、第１方向に延びており、第１電源電圧を供給する第１電源配線と、前記第１方向に延びており、前記第１電源電圧を供給する第２電源配線と、前記第１電源配線と前記第２電源配線との間において前記第１方向に延びており、前記第１電源電圧と異なる第２電源電圧を供給する第３電源配線と、前記第１電源配線と前記第２電源配線との間に形成されたスタンダードセルとを備え、前記第１電源配線と前記第３電源配線の間隔は、前記第２電源配線と前記第３電源配線の間隔よりも大きく、前記スタンダードセルは、入力端子から入力信号を受け、内部ノードに信号を出力する第１論理回路と、前記内部ノードの信号を受け、出力端子に出力信号を出力する第２論理回路とを備え、前記第１論理回路を構成する第１トランジスタは、前記第１電源配線と前記第３電源配線との間の領域に形成されており、前記第２論理回路を構成する第２トランジスタは、前記第２電源配線と前記第３電源配線との間の領域に形成されている。
　この態様によると、スタンダードセルは、第１電源配線と第２電源配線との間に、第３電源配線をまたぐように形成されている。第１および第３電源配線の間隔は、第２および第３電源配線の間隔よりも大きい。スタンダードセルは、入力信号を受け、内部ノードに信号を出力する第１論理回路と、内部ノードの信号を受け、出力信号を出力する第２論理回路とを備える。第１論理回路を構成する第１トランジスタは、第１および第３電源配線の間の領域に形成されており、第２論理回路を構成する第２トランジスタは、第２および第３電源配線の間の領域に形成されている。このため、第２トランジスタのチャネル幅は、第１トランジスタのチャネル幅よりも小さくすることができる。これにより、第１論理回路の出力ドライブ能力は大きくなり、かつ、第２論理回路の入力容量が小さくなるため、スタンダードセル内部における遅延を小さくすることができる。
　本開示によると、高さが異なる複数のスタンダードセル列にまたがったスタンダードセルを用いて、小面積でかつ高速な半導体集積回路装置を実現することができる。
実施形態に係る半導体集積回路装置が備えるブロックレイアウトの例 （ａ），（ｂ）はシングルハイトセルのレイアウト構造例を示す平面図 バッファ回路の回路図 第１実施形態に係るダブルハイトセルのレイアウト構造例を示す平面図 （ａ），（ｂ）は図４のレイアウト構造の断面図 第１実施形態に係るダブルハイトセルのレイアウト構造例を示す平面図 第１実施形態に係るダブルハイトセルのレイアウト構造例を示す平面図 ２入力ＡＮＤ回路の回路図 第１実施形態に係るダブルハイトセルのレイアウト構造例を示す平面図 ２入力ＯＲ回路の回路図 第１実施形態に係るダブルハイトセルのレイアウト構造例を示す平面図 ４入力ＡＮＤ回路の回路図 第１実施形態に係るダブルハイトセルのレイアウト構造例を示す平面図 第２実施形態に係るダブルハイトセルのレイアウト構造例を示す平面図 第２実施形態に係るダブルハイトセルのレイアウト構造例を示す平面図 第２実施形態に係るダブルハイトセルのレイアウト構造例を示す平面図
　以下、実施の形態について、図面を参照して説明する。以下の実施の形態では、半導体集積回路装置は、複数のスタンダードセル（本明細書では、適宜、単にセルという）を備えており、この複数のスタンダードセルのうち少なくとも一部は、ナノシートＦＥＴ（Field Effect Transistor）を備えるものとする。ナノシートＦＥＴとは、電流が流れる薄いシート（ナノシート）を用いたＦＥＴである。ナノシートは例えばシリコンによって形成されている。
　また、本明細書では、「ＶＤＤ」「ＶＳＳ」は、電源電圧または電源自体を示す。また、本明細書において、「同一配線幅」等のように、幅等が同じであることを意味する表現は、製造上のばらつき範囲を含んでいるものとする。
　なお、以下の説明では、図１等の平面図において、図面横方向をＸ方向（第１方向に相当）、図面縦方向をＹ方向（第２方向に相当）とし、図５の断面図において、基板面に垂直な方向をＺ方向としている。
　（第１実施形態）
　図１は実施形態に係る半導体集積回路装置が備えるブロックレイアウトの例である。図１のブロックレイアウトは、スタンダードセルを配置することによって構成されている。図１では、スタンダードセルのセル枠と、電源配線のみを図示しており、スタンダードセルの内部構造や、スタンダードセル間配線等は図示を省略している。
　図１のブロックレイアウトでは、Ｘ方向に延びており、電源電圧ＶＤＤを供給する電源配線１１と、Ｘ方向に延びており、電源電圧ＶＳＳを供給する電源配線１２とが、Ｙ方向において交互に並べて配置されている。電源配線１１と電源配線１２との間に、セルがＸ方向に並べて配置されており、セル列ＣＲ１，ＣＲ２を構成している。各電源配線１１，１２は、その図面上下に構成されたセル列ＣＲ１，ＣＲ２によって共有されている。
　セル列ＣＲ１の高さはＨ１であり、セル列ＣＲ２の高さはＨ２である。高さＨ２は高さＨ１よりも大きい（Ｈ２＞Ｈ１）。セル列ＣＲ１とセル列ＣＲ２は、Ｙ方向において交互に並んでいる。
　セルＣ１，Ｃ２はシングルハイトセルである。セルＣ１は、セル列ＣＲ１に配置されており、セル高さはＨ１である。セルＣ２は、セル列ＣＲ２に配置されており、セル高さはＨ２である。セルＣ３，Ｃ４はダブルハイトセルである。セルＣ３，Ｃ４は、セル列ＣＲ１，ＣＲ２にまたがって配置されており、セル高さは（Ｈ１＋Ｈ２）である。セルＣ３は、中央部にＶＳＳを供給する電源配線１２が通っている。セルＣ４は、中央部にＶＤＤを供給する電源配線１１が通っている。
　図２は図１のブロックレイアウトにおけるシングルハイトセルのレイアウト構造の例を示す平面図であり、（ａ）はセルＣ１、（ｂ）はセルＣ２である。なお、図２（ａ）のセルＣ１は、図１のブロックレイアウトでは、上下反転して配置されている。電源配線１１，１２は、メタル配線層であるＭ０配線層に形成されている。ＣＦはセル枠である。
　図３は図２のシングルハイトセルの回路図である。図３に示すように、図２に示すセルＣ１，Ｃ２はいずれも、２段のインバータで構成されており、入力Ａおよび出力Ｙを有するバッファ回路である。
　図２（ａ）に示すセルＣ１において、Ｎ型ウェル（NWell）上のＰ型トランジスタ領域に、Ｐ型トランジスタのチャネル、ソースおよびドレインを構成するアクティブ領域２Ｐ１が形成されている。アクティブ領域２Ｐ１は、Ｐ型トランジスタのチャネルとして、平面視で重なる３枚のシート構造からなり、Ｘ方向に延びるナノシート２１ａ，２１ｂを含む。Ｐ型基板上のＮ型トランジスタ領域に、Ｎ型トランジスタのチャネル、ソースおよびドレインを構成するアクティブ領域２Ｎ１が形成されている。アクティブ領域２Ｎ１は、Ｎ型トランジスタのチャネルとして、平面視で重なる３枚のシート構造からなり、Ｘ方向に延びるナノシート２６ａ，２６ｂを含む。なお、アクティブ領域について、ナノシートの両側にあるソースおよびドレインとなる部分は、例えば、当該ナノシートからエピタキシャル成長によって形成される。また、Ｎ型トランジスタのアクティブ領域は、Ｐ型基板ではなくＰ型ウェルに形成されていてもよい。
　Ｐ型トランジスタ領域からＮ型トランジスタ領域にかけて、Ｙ方向に並列に延びるゲート配線３１ａ，３１ｂが形成されている。また、Ｘ方向における両側のセル枠ＣＦ上に、ダミーゲート配線３８ａ，３８ｂが形成されている。ダミーゲート配線３８ａは、図面左側に配置される他のセルと共有される。ダミーゲート配線３８ｂは、図面右側に配置される他のセルと共有される。ゲート配線３１ａ，３１ｂ、および、ダミーゲート配線３８ａ，３８ｂは、同一幅で形成されており、同一ピッチで配置されている。
　ゲート配線３１ａは、アクティブ領域２Ｐ１が含むナノシート２１ａのＹ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。また、ゲート配線３１ａは、アクティブ領域２Ｎ１が含むナノシート２６ａのＹ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ゲート配線３１ｂは、アクティブ領域２Ｐ１が含むナノシート２１ｂのＹ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。また、ゲート配線３１ｂは、アクティブ領域２Ｎ１が含むナノシート２６ｂのＹ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。
　ローカル配線層に、Ｙ方向に延びるローカル配線４１ａ，４１ｂ，４１ｃ，４１ｄが形成されている（図面ではローカル配線を「ＬＩ」と表記している）。ローカル配線４１ａ，４１ｄは、Ｐ型トランジスタ領域からＮ型トランジスタ領域にかけて延びている。ローカル配線４１ａは、アクティブ領域２Ｐ１，２Ｎ１における、ゲート配線３１ａの図面左側にあるソースまたはドレインとなる部分とそれぞれ接続されている。ローカル配線４１ｂは、アクティブ領域２Ｐ１における、ゲート配線３１ａ，３１ｂの間にあるソースまたはドレインとなる部分と接続されている。ローカル配線４１ｃは、アクティブ領域２Ｎ１における、ゲート配線３１ａ，３１ｂの間にあるソースまたはドレインとなる部分と接続されている。ローカル配線４１ｄは、アクティブ領域２Ｐ１，２Ｎ１における、ゲート配線３１ｂの図面右側にあるソースまたはドレインとなる部分とそれぞれ接続されている。
　Ｍ０配線層において、電源配線１１，１２の他に、Ｘ方向に延びるメタル配線５１，５２，５３が形成されている。メタル配線５１は、ローカル配線４１ａとビアを介して接続されており、かつ、ゲート配線３１ｂとビアを介して接続されている。メタル配線５２は、ゲート配線３１ａとビアを介して接続されている。メタル配線５２はバッファ回路の入力Ａに対応する。メタル配線５３は、ローカル配線４１ｄとビアを介して接続されている。メタル配線５３はバッファ回路の出力Ｙに対応する。
　図２（ｂ）に示すセルＣ２のレイアウト構造は、図２（ａ）に示すセルＣ１と基本的に同様である。ただし、セルＣ２の高さＨ２は、セルＣ１の高さＨ１よりも大きいため（Ｈ２＞Ｈ１）、セルＣ２のアクティブ領域２Ｐ２，２Ｎ２のＹ方向のサイズは、セルＣ１のアクティブ領域２Ｐ１，２Ｎ１のＹ方向のサイズよりも大きい。すなわち、セルＣ２のナノシート２２ａ，２２ｂおよびナノシート２７ａ，２７ｂの幅は、セルＣ１のナノシート２１ａ，２１ｂおよびナノシート２６ａ，２６ｂの幅よりも大きい（ナノシートの幅＝図面Ｙ方向における幅もしくはサイズ。以降も同じ）。このため、セルＣ２の出力駆動能力は、セルＣ１の出力駆動能力よりも大きい。また、セルＣ２の入力容量も、セルＣ１の入力容量よりも大きい。
　図４は図１のブロックレイアウトにおけるダブルハイトセルＣ３のレイアウト構造の例を示す平面図である。図５は図４のレイアウト構造の断面図であり、（ａ）は線Ｙ１－Ｙ１’の断面、（ｂ）は線Ｙ２－Ｙ２’の断面である。図４および図５のセルＣ３の回路構造は、図３に示すとおりであり、２段のインバータで構成されており、入力Ａおよび出力Ｙを有するバッファ回路である。入力側インバータが本開示における第１論理回路に相当し、出力側インバータが本開示における第２論理回路に相当する。
　図４に示すように、セルＣ３は、Ｙ方向における中央部に、ＶＳＳを供給する電源配線１２が配置されている。また、セルＣ３は、Ｙ方向における両端部に、ＶＤＤを供給する電源配線１１Ａ，１１Ｂがそれぞれ配置されている。電源配線１１Ａ，１２間の領域は、高さＨ２であり、バッファ回路の出力側インバータを構成するトランジスタが形成されている。電源配線１１Ｂ，１２間の領域は、高さＨ１であり、バッファ回路の入力側インバータを構成するトランジスタが形成されている。
　電源配線１２の図面上側のＮ型トランジスタ領域に、Ｎ型トランジスタのチャネル、ソースおよびドレインを構成するアクティブ領域２Ｎ３が形成されている。アクティブ領域２Ｎ３は、Ｎ型トランジスタのチャネルとして、平面視で重なる３枚のシート構造からなり、Ｘ方向に延びるナノシート２３ａを含む。電源配線１２の図面下側のＮ型トランジスタ領域に、Ｎ型トランジスタのチャネル、ソースおよびドレインを構成するアクティブ領域２Ｎ４が形成されている。アクティブ領域２Ｎ４は、Ｎ型トランジスタのチャネルとして、平面視で重なる３枚のシート構造からなり、Ｘ方向に延びるナノシート２３ｂを含む。
　上端部に配置された電源配線１１Ａの図面下側のＰ型トランジスタ領域に、Ｐ型トランジスタのチャネル、ソースおよびドレインを構成するアクティブ領域２Ｐ３が形成されている。アクティブ領域２Ｐ３は、Ｐ型トランジスタのチャネルとして、平面視で重なる３枚のシート構造からなり、Ｘ方向に延びるナノシート２８ａを含む。下端部に配置された電源配線１１Ｂの図面上側のＰ型トランジスタ領域に、Ｐ型トランジスタのチャネル、ソースおよびドレインを構成するアクティブ領域２Ｐ４が形成されている。アクティブ領域２Ｐ４は、Ｐ型トランジスタのチャネルとして、平面視で重なる３枚のシート構造からなり、Ｘ方向に延びるナノシート２８ｂを含む。
　電源配線１１Ａ，１２間の領域に、Ｙ方向に延びるゲート配線３３ａが形成されており、また、Ｘ方向における両側のセル枠ＣＦ上に、ダミーゲート配線３９ａ，３９ｂが形成されている。ダミーゲート配線３９ａは、図面左側に配置される他のセルと共有される。ダミーゲート配線３９ｂは、図面右側に配置される他のセルと共有される。ゲート配線３３ａ、および、ダミーゲート配線３９ａ，３９ｂは、同一幅で形成されており、同一ピッチで配置されている。
　ゲート配線３３ａは、アクティブ領域２Ｐ３が含むナノシート２８ａのＹ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。また、ゲート配線３３ａは、アクティブ領域２Ｎ３が含むナノシート２３ａのＹ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。
　電源配線１１Ｂ，１２間の領域に、Ｙ方向に延びるゲート配線３３ｂが形成されており、また、Ｘ方向における両側のセル枠ＣＦ上に、ダミーゲート配線３９ｃ，３９ｄが形成されている。ダミーゲート配線３９ｃは、図面左側に配置される他のセルと共有される。ダミーゲート配線３９ｄは、図面右側に配置される他のセルと共有される。ゲート配線３３ｂ、および、ダミーゲート配線３９ｃ，３９ｄは、同一幅で形成されており、同一ピッチで配置されている。
　ゲート配線３３ｂは、アクティブ領域２Ｐ４が含むナノシート２８ｂのＹ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。また、ゲート配線３３ｂは、アクティブ領域２Ｎ４が含むナノシート２３ｂのＹ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。
　ローカル配線層に、Ｙ方向に延びるローカル配線４３ａ，４３ｂ，４３ｃ，４３ｄ，４３ｅ，４３ｆが形成されている。ローカル配線４３ａは、アクティブ領域２Ｐ３における、ゲート配線３３ａの図面左側にあるソースまたはドレインとなる部分と接続されており、かつ、電源配線１１Ａとビアを介して接続されている。ローカル配線４３ｂは、アクティブ領域２Ｎ３における、ゲート配線３３ａの図面左側にあるソースまたはドレインとなる部分と接続されており、かつ、電源配線１２とビアを介して接続されている。ローカル配線４３ｃは、アクティブ領域２Ｎ４，２Ｐ４における、ゲート配線３３ｂの図面左側にあるソースまたはドレインとなる部分とそれぞれ接続されている。
　ローカル配線４３ｄは、アクティブ領域２Ｎ３，２Ｐ３における、ゲート配線３３ａの図面右側にあるソースまたはドレインとなる部分とそれぞれ接続されている。ローカル配線４３ｅは、アクティブ領域２Ｎ４における、ゲート配線３３ｂの図面右側にあるソースまたはドレインとなる部分と接続されており、かつ、電源配線１２とビアを介して接続されている。ローカル配線４３ｆは、アクティブ領域２Ｐ４における、ゲート配線３３ｂの図面右側にあるソースまたはドレインとなる部分と接続されており、かつ、電源配線１１Ｂとビアを介して接続されている。
　Ｍ０配線層において、電源配線１１Ａ，１１Ｂ，１２の他に、Ｘ方向に延びるメタル配線５４，５５，５６，５７が形成されている。メタル配線５４は、ゲート配線３３ａとビアを介して接続されている。メタル配線５５は、ローカル配線４３ｄとビアを介して接続されている。メタル配線５５はバッファ回路の出力端子Ｙに対応する。メタル配線５６は、ゲート配線３３ｂとビアを介して接続されている。メタル配線５６はバッファ回路の入力端子Ａに対応する。メタル配線５７は、ローカル配線４３ｃとビアを介して接続されている。
　Ｍ０配線層の上層にあるメタル配線層であるＭ１配線層において、Ｙ方向に延びるメタル配線６１が形成されている。メタル配線６１は、メタル配線５４，５７と、ビアを介して接続されている。メタル配線６１はバッファ回路の内部ノードに対応する。
　図４および図５に示すダブルハイトセルＣ３は、電源配線１１Ａ，１２間の領域の高さＨ２は、電源配線１１Ｂ，１２間の領域の高さＨ１よりも大きい（Ｈ２＞Ｈ１）。このため、アクティブ領域２Ｐ３，２Ｎ３のＹ方向のサイズは、アクティブ領域２Ｐ４，２Ｎ４のＹ方向のサイズよりも大きい。すなわち、出力側インバータを構成するトランジスタのナノシート２３ａ，２８ａの幅は、入力側インバータを構成するトランジスタのナノシート２３ｂ，２８ｂの幅よりも大きい。このため、セルＣ３は、入力容量が小さく（セルＣ１相当）、かつ、出力ドライブ能力が高い（セルＣ２相当）バッファ回路を小面積で実現できる。したがって、高速であり面積の小さい半導体集積回路装置を実現できる。特に、セルＣ３の入力Ａに接続されるセルの出力駆動能力が小さい場合や、出力Ｙに接続される１つまたは複数のセルや配線による負荷容量が大きい場合に、有効である。
　図６は図１のブロックレイアウトにおけるダブルハイトセルＣ４のレイアウト構造の例を示す平面図である。図６のセルＣ４の回路構造は、図３に示すとおりであり、２段のインバータで構成されており、入力Ａおよび出力Ｙを有するバッファ回路である。
　図６に示すように、セルＣ４は、Ｙ方向における中央部に、ＶＤＤを供給する電源配線１１が配置されている。また、セルＣ４は、Ｙ方向における両端部に、ＶＳＳを供給する電源配線１２Ａ，１２Ｂがそれぞれ配置されている。電源配線１１，１２Ａ間の領域は、高さＨ１であり、バッファ回路の入力側インバータを構成するトランジスタが形成されている。電源配線１１，１２Ｂの領域は、高さＨ２であり、バッファ回路の出力側インバータを構成するトランジスタが形成されている。
　図６のセルＣ４のレイアウト構造に関しては、図４および図５に示すセルＣ３のレイアウト構造から容易に類推可能であるため、ここでは詳細な説明を省略する。
　図６のダブルハイトセルＣ４は、図４および図５に示すダブルハイトセルＣ３と同様の効果が得られる。すなわち、図６に示すダブルハイトセルＣ４は、電源配線１１，１２Ｂ間の領域の高さＨ２は、電源配線１１，１２Ａ間の領域の高さＨ１よりも大きい（Ｈ２＞Ｈ１）。このため、出力側インバータを構成するトランジスタのナノシートの幅は、入力側インバータを構成するトランジスタのナノシートの幅よりも大きい。これにより、セルＣ４は、入力容量が小さく（セルＣ１相当）、かつ、出力ドライブ能力が高い（セルＣ２相当）バッファ回路を小面積で実現できる。したがって、高速であり面積の小さい半導体集積回路装置を実現できる。特に、セルＣ４の入力Ａに接続されるセルの出力駆動能力が小さい場合や、出力Ｙに接続される１つまたは複数のセルや配線による負荷容量が大きい場合に、有効である。
　＜他のレイアウト構造例＞
　本実施形態に係るダブルハイトセルＣ３の他のレイアウト構造例について、説明する。ここでは、図４および図５に示すレイアウト構造を基本構成としており、上述の説明から容易に類推できる構成については、説明を省略する場合がある。
　（その１：２入力ＡＮＤ回路）
　図７はダブルハイトセルＣ３の他のレイアウト構造を示す平面図である。図７のレイアウト構造は、図４と比べると、セル幅が３／２倍になっている。図７に示すセルＣ３は、図８に示す２入力ＡＮＤ回路を実現する。図８に示す２入力ＡＮＤ回路は、１段目のＮＡＮＤゲートと、２段目のインバータとを備える。２段目のインバータは、並列接続された２つのインバータによって構成されている。１段目のＮＡＮＤゲートが本開示における第１論理回路に相当し、２段目のインバータが本開示における第２論理回路に相当する。
　図７に示すように、セルＣ３は、Ｙ方向における中央部に、ＶＳＳを供給する電源配線１２が配置されている。また、セルＣ３は、Ｙ方向における両端部に、ＶＤＤを供給する電源配線１１Ａ，１１Ｂがそれぞれ配置されている。電源配線１１Ａ，１２間の領域は、高さＨ２であり、２入力ＡＮＤ回路における２段目のインバータを構成するトランジスタが形成されている。電源配線１１Ｂ，１２間の領域は、高さＨ１であり、２入力ＡＮＤ回路における１段目のＮＡＮＤゲートを構成するトランジスタが形成されている。
　図７のダブルハイトセルＣ３では、２段目のインバータを構成するトランジスタのナノシートの幅は、１段目のＮＡＮＤゲートを構成するトランジスタのナノシートの幅よりも大きい。このため、セルＣ３は、入力容量が小さく（セルＣ１相当）、かつ、出力ドライブ能力が高い（２つのインバータが並列接続されているため、セルＣ２の２倍相当）２入力ＡＮＤ回路を小面積で実現できる。
　（その２：２入力ＯＲ回路）
　図９はダブルハイトセルＣ３の他のレイアウト構造を示す平面図である。図９のレイアウト構造は、図４と比べると、セル幅が３／２倍になっている。図９に示すセルＣ３は、図１０に示す２入力ＯＲ回路を実現する。図１０に示す２入力ＯＲ回路は、１段目のＮＯＲゲートと、２段目のインバータとを備える。２段目のインバータは、並列接続された２つのインバータによって構成されている。１段目のＮＯＲゲートが本開示における第１論理回路に相当し、２段目のインバータが本開示における第２論理回路に相当する。
　図９に示すように、セルＣ３は、Ｙ方向における中央部に、ＶＳＳを供給する電源配線１２が配置されている。また、セルＣ３は、Ｙ方向における両端部に、ＶＤＤを供給する電源配線１１Ａ，１１Ｂがそれぞれ配置されている。電源配線１１Ａ，１２間の領域は、高さＨ２であり、２入力ＯＲ回路における２段目のインバータを構成するトランジスタが形成されている。電源配線１１Ｂ，１２間の領域は、高さＨ１であり、２入力ＯＲ回路における１段目のＮＯＲゲートを構成するトランジスタが形成されている。
　図９のダブルハイトセルＣ３では、２段目のインバータを構成するトランジスタのナノシートの幅は、１段目のＮＯＲゲートを構成するトランジスタのナノシートの幅よりも大きい。このため、セルＣ３は、入力容量が小さく（セルＣ１相当）、かつ、出力ドライブ能力が高い（２つのインバータが並列接続されているため、セルＣ２の２倍相当）２入力ＯＲ回路を小面積で実現できる。
　（その３：４入力ＡＮＤ回路）
　図１１はダブルハイトセルＣ３の他のレイアウト構造を示す平面図である。図１１のレイアウト構造は、図４と比べると、セル幅が５／２倍になっている。図１１に示すセルＣ３は、図１２に示す４入力ＡＮＤ回路を実現する。図１２に示す４入力ＡＮＤ回路は、１段目の４入力ＮＡＮＤゲートと、２段目のインバータとを備える。２段目のインバータは、並列接続された４つのインバータによって構成されている。１段目の４入力ＮＡＮＤゲートが本開示における第１論理回路に相当し、２段目のインバータが本開示における第２論理回路に相当する。
　図１１に示すように、セルＣ３は、Ｙ方向における中央部に、ＶＳＳを供給する電源配線１２が配置されている。また、セルＣ３は、Ｙ方向における両端部に、ＶＤＤを供給する電源配線１１Ａ，１１Ｂがそれぞれ配置されている。電源配線１１Ａ，１２間の領域は、高さＨ２であり、４入力ＡＮＤ回路における２段目のインバータを構成するトランジスタが形成されている。電源配線１１Ｂ，１２間の領域は、高さＨ１であり、４入力ＡＮＤ回路における１段目の４入力ＮＡＮＤゲートを構成するトランジスタが形成されている。
　図１１のダブルハイトセルＣ３では、２段目のインバータを構成するトランジスタのナノシートの幅は、１段目のＮＡＮＤゲートを構成するトランジスタのナノシートの幅よりも大きい。このため、セルＣ３は、入力容量が小さく（セルＣ１相当）、かつ、出力ドライブ能力が高い（４つのインバータが並列接続されているため、セルＣ２の４倍相当）４入力ＡＮＤ回路を小面積で実現できる。
　（その４：４入力ＡＮＤ回路の他の例）
　図１３はダブルハイトセルＣ３の他のレイアウト構造を示す平面図である。図１３のレイアウト構造は、図４と比べると、セル幅が５／２倍になっている。図１３に示すセルＣ３は、図１１のレイアウト構造と同様に、４入力ＡＮＤ回路を実現する。ただし、２段目のインバータは、並列接続された４つのインバータではなく、並列接続された２つのインバータによって構成されている。
　図１３に示すように、セルＣ３は、Ｙ方向における中央部に、ＶＳＳを供給する電源配線１２が配置されている。また、セルＣ３は、Ｙ方向における両端部に、ＶＤＤを供給する電源配線１１Ａ，１１Ｂがそれぞれ配置されている。電源配線１１Ａ，１２間の領域は、高さＨ２であり、４入力ＡＮＤ回路における２段目のインバータを構成するトランジスタが形成されている。ただし、ゲート配線３４ａ，３４ｂによって構成されるトランジスタは、回路動作に寄与しないダミートランジスタとなっている。すなわち、図１３のセルＣ３は、ダミートランジスタを含む。電源配線１１Ｂ，１２間の領域は、高さＨ１であり、４入力ＡＮＤ回路における１段目のＮＡＮＤゲートを構成するトランジスタが形成されている。
　図１３のダブルハイトセルＣ３では、２段目のインバータを構成するトランジスタのナノシートの幅は、１段目のＮＡＮＤゲートを構成するトランジスタのナノシートの幅よりも大きい。このため、セルＣ３は、入力容量が小さく（セルＣ１相当）、かつ、出力ドライブ能力が高い（２つのインバータが並列接続されているため、セルＣ２の２倍相当）４入力ＡＮＤ回路を小面積で実現できる。
　（第２実施形態）
　図１４は第２実施形態に係るダブルハイトセルＣ３のレイアウト構造の例を示す平面図である。図１４のセルＣ３の回路構造は、図３に示すとおりであり、２段のインバータで構成されており、入力Ａおよび出力Ｙを有するバッファ回路である。、
　図１４のレイアウト構造は、図４のレイアウト構造と対比すると、入力側インバータと出力側インバータの配置が、図面上下に入れ替わっている。すなわち、図１４では、バッファ回路の入力側インバータを構成するトランジスタは、電源配線１１Ａ，１２間の高さＨ２の領域に形成されている。バッファ回路の出力側インバータを構成するトランジスタは、電源配線１１Ｂ，１２間の高さＨ１の領域に形成されている。なお、図１４のレイアウト構造の詳細については、第１実施形態における説明から容易に類推できるため、ここでは詳細な説明は省略する。
　図１４に示すダブルハイトセルＣ３は、電源配線１１Ａ，１２間の領域の高さＨ２は、電源配線１１Ｂ，１２間の領域の高さＨ１よりも大きい（Ｈ２＞Ｈ１）。このため、アクティブ領域２Ｐ３，２Ｎ３のＹ方向のサイズは、アクティブ領域２Ｐ４，２Ｎ４のＹ方向のサイズよりも大きい。すなわち、入力側インバータを構成するトランジスタのナノシートの幅は、出力側インバータを構成するトランジスタのナノシートの幅よりも大きい。このため、セルＣ３は、入力容量が大きくなる（セルＣ２相当）が、入力側インバータの出力ドライブ能力は大きい。かつ、出力側インバータの入力容量が小さいため、入力側インバータから出力側インバータに至るセル内部の遅延が小さくなる。
　したがって、入力Ａに接続されるセルの出力駆動能力が十分大きく、かつ、出力Ｙに接続される１つまたは複数のセルや配線による負荷容量が小さい場合には、小面積でかつ高速な半導体集積回路装置を実現することができる。
　＜他のレイアウト構造例＞
　本実施形態に係るダブルハイトセルＣ３の他のレイアウト構造例について、説明する。ここでは、上述した説明から容易に類推できる構成については、説明を省略する場合がある。
　（その１：２入力ＡＮＤ回路）
　図１５はダブルハイトセルＣ３の他のレイアウト構造を示す平面図である。図１５のレイアウト構造は、図１４と比べると、セル幅が３／２倍になっている。図１５に示すセルＣ３は、図８に示す２入力ＡＮＤ回路を実現する。
　図１５のレイアウト構造は、図７のレイアウト構造と対比すると、１段目のＮＡＮＤゲートと２段目のインバータの配置が、図面上下に入れ替わっている。すなわち、２入力ＡＮＤ回路における１段目のＮＡＮＤゲートを構成するトランジスタは、電源配線１１Ａ，１２間の高さＨ２の領域に形成されている。２入力ＡＮＤ回路における２段目のインバータを構成するトランジスタは、電源配線１１Ｂ，１２間の高さＨ１の領域に形成されている。
　図１５のダブルハイトセルＣ３では、１段目のＮＡＮＤゲートを構成するトランジスタのナノシートの幅は、２段目のインバータを構成するトランジスタのナノシートの幅よりも大きい。このため、セルＣ３は、入力容量が大きくなる（セルＣ２相当）が、１段目のＮＡＮＤゲートの出力ドライブ能力は大きい。かつ、２段目のインバータの入力容量が小さいため、ＮＡＮＤゲートからインバータに至るセル内部の遅延が小さくなる。
　したがって、入力Ａ，Ｂに接続されるセルの出力駆動能力が十分大きく、かつ、出力Ｙに接続される１つまたは複数のセルや配線による負荷容量が小さい場合には、小面積でかつ高速な半導体集積回路装置を実現することができる。
　（その２：４入力ＡＮＤ回路）
　図１６はダブルハイトセルＣ３の他のレイアウト構造を示す平面図である。図１６のレイアウト構造は、図１４と比べると、セル幅が５／２倍になっている。図１６に示すセルＣ３は、図１３のレイアウト構造と同じ４入力ＡＮＤ回路を実現する。
　図１６のレイアウト構造は、図１３のレイアウト構造と対比すると、１段目の４入力ＮＡＮＤゲートと２段目のインバータの配置が、図面上下に入れ替わっている。すなわち、４入力ＡＮＤ回路における１段目の４入力ＮＡＮＤゲートを構成するトランジスタは、電源配線１１Ａ，１２間の高さＨ２の領域に形成されている。４入力ＡＮＤ回路における２段目のインバータを構成するトランジスタは、電源配線１１Ｂ，１２間の高さＨ１の領域に形成されている。
　図１６のダブルハイトセルＣ３では、１段目の４入力ＮＡＮＤゲートを構成するトランジスタのナノシートの幅は、２段目のインバータを構成するトランジスタのナノシートの幅よりも大きい。このため、セルＣ３は、入力容量が大きくなる（セルＣ２相当）が、１段目の４入力ＮＡＮＤゲートの出力ドライブ能力は大きい。かつ、２段目のインバータの入力容量が小さいため、ＮＡＮＤゲートからインバータに至るセル内部の遅延が小さくなる。
　したがって、入力Ａ，Ｂ，Ｃ，Ｄに接続されるセルの出力駆動能力が十分大きく、かつ、出力Ｙに接続される１つまたは複数のセルや配線による負荷容量が小さい場合には、小面積でかつ高速な半導体集積回路装置を実現することができる。
　なお、上述した実施形態等では、ナノシートは３枚のシート構造が平面視で重なったものとし、シート構造の断面形状は矩形として図示したが、ナノシートのシート構造の枚数および断面形状はこれに限られるものではない。
　本開示では、高さが異なる複数のスタンダードセル列にまたがったスタンダードセルの性能を向上させることができるので、例えば、半導体集積回路装置の小面積化および高速化に有用である。
１１，１１Ａ，１１Ｂ　電源配線
１２，１２Ａ，１２Ｂ　電源配線
２３ａ，２３ｂ，２８ａ，２８ｂ　ナノシート
Ｃ１，Ｃ２，Ｃ３，Ｃ４　スタンダードセル

Claims (6)

  1. 　半導体集積回路装置であって、
    　第１方向に延びており、第１電源電圧を供給する第１電源配線と、
    　前記第１方向に延びており、前記第１電源電圧を供給する第２電源配線と、
    　前記第１電源配線と前記第２電源配線との間において前記第１方向に延びており、前記第１電源電圧と異なる第２電源電圧を供給する第３電源配線と、
    　前記第１電源配線と前記第２電源配線との間に形成されたスタンダードセルとを備え、
    　前記第１電源配線と前記第３電源配線の間隔は、前記第２電源配線と前記第３電源配線の間隔よりも大きく、
    　前記スタンダードセルは、
    　入力端子から入力信号を受け、内部ノードに信号を出力する第１論理回路と、
    　前記内部ノードの信号を受け、出力端子に出力信号を出力する第２論理回路とを備え、
    　前記第１論理回路を構成する第１トランジスタは、前記第２電源配線と前記第３電源配線との間の領域に形成されており、
    　前記第２論理回路を構成する第２トランジスタは、前記第１電源配線と前記第３電源配線との間の領域に形成されている
    半導体集積回路装置。
  2. 　請求項１記載の半導体集積回路装置において、
    　前記第１および第２トランジスタは、ナノシートＦＥＴ（Field Effect Transistor）であり、
    　前記第２トランジスタが有するナノシートの幅は、前記第１トランジスタが有するナノシートの幅よりも大きい
    半導体集積回路装置。
  3. 　請求項１記載の半導体集積回路装置において、
    　前記スタンダードセルは、
    　回路の論理機能に寄与しないダミートランジスタを備える
    半導体集積回路装置。
  4. 　半導体集積回路装置であって、
    　第１方向に延びており、第１電源電圧を供給する第１電源配線と、
    　前記第１方向に延びており、前記第１電源電圧を供給する第２電源配線と、
    　前記第１電源配線と前記第２電源配線との間において前記第１方向に延びており、前記第１電源電圧と異なる第２電源電圧を供給する第３電源配線と、
    　前記第１電源配線と前記第２電源配線との間に形成されたスタンダードセルとを備え、
    　前記第１電源配線と前記第３電源配線の間隔は、前記第２電源配線と前記第３電源配線の間隔よりも大きく、
    　前記スタンダードセルは、
    　入力端子から入力信号を受け、内部ノードに信号を出力する第１論理回路と、
    　前記内部ノードの信号を受け、出力端子に出力信号を出力する第２論理回路とを備え、
    　前記第１論理回路を構成する第１トランジスタは、前記第１電源配線と前記第３電源配線との間の領域に形成されており、
    　前記第２論理回路を構成する第２トランジスタは、前記第２電源配線と前記第３電源配線との間の領域に形成されている
    半導体集積回路装置。
  5. 　請求項４記載の半導体集積回路装置において、
    　前記第１および第２トランジスタは、ナノシートＦＥＴ（Field Effect Transistor）であり、
    　前記第２トランジスタが有するナノシートの幅は、前記第１トランジスタが有するナノシートの幅よりも小さい
    半導体集積回路装置。
  6. 　請求項４記載の半導体集積回路装置において、
    　前記スタンダードセルは、
    　回路の論理機能に寄与しないダミートランジスタを備える
    半導体集積回路装置。
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