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JP6003961B2 - 半導体装置 - Google Patents

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JP6003961B2 JP2014224247A JP2014224247A JP6003961B2 JP 6003961 B2 JP6003961 B2 JP 6003961B2 JP 2014224247 A JP2014224247 A JP 2014224247A JP 2014224247 A JP2014224247 A JP 2014224247A JP 6003961 B2 JP6003961 B2 JP 6003961B2
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Description

本明細書では、ＩＧＢＴとダイオードの機能を合わせ持つ半導体装置（ＲＣ−ＩＧＢＴ Reverse Conducting−Insulated Gate Bipolar Transistor）に関する技術を開示する。
特許文献１にＲＣ−ＩＧＢＴが開示されている。このＲＣ−ＩＧＢＴは、ｎ型エミッタ領域、ｐ型ボディ領域、ｎ型ドリフト領域、ｎ型コレクタ領域、トレンチゲート電極等で構成されるＩＧＢＴ構造を備えており、そのｐ型ボディ領域がアノード領域となってダイオード構造をも提供する。このＲＣ−ＩＧＢＴでは、アノード領域を兼用するボディ領域の下側にｎ型のバリア領域が形成されており、そのバリア領域と表面電極（エミッタ電極兼アノード電極）を接続するｎ型のピラー領域が形成されている。そのピラー領域は、隣接するゲートトレンチ間の間隔に形成されている。このＲＣ−ＩＧＢＴでは、バリア領域の電位が表面電極の電位に近い電位に維持されるので、ボディ領域とバリア領域間のｐｎ接合によって構成されるダイオードがオンし難い。このダイオードは、表面電極の電位がさらに上昇したときにオンする。特許文献１のＲＣ―ＩＧＢＴは、バリア領域とピラー領域を利用してｐ型のボディ領域からｎ型のバリア領域とｎ型のドリフト領域にホールが流入することを抑制し、ダイオードの逆回復電流を抑制する。
特許文献２に、ゲートトレンチに加えてダミートレンチを付加した半導体装置が開示されている。この半導体装置では、隣接するゲートトレンチ間の間隔に、一対のダミートレンチを設ける。ダミートレンチ内のダミー電極は、ゲートトレンチ内のゲート電極から絶縁されており、ソース電位に接続されている。この半導体装置では、ゲートトレンチとダミートレンチ間の間隔に、ｐ型ボディ領域とｎ型ドレイン領域で構成されるｐｎダイオードを形成する。また一対のダミートレンチの間に、ドリフト層と繋がっているとともに表面電極（ソース兼アノード電極）にショットキー接続するｎ型領域を形成する。この半導体装置では、ｎ型領域によってドリフト領域と表面電極がショットキー接触していることから、ｐｎダイオードの逆回復電流を抑制する。
特開２０１３−４８２３０号公報 特開２００８−２１９３０号公報
特許文献１の場合、隣接するゲートトレンチ間の間隔にピラー領域を形成する必要がある。ピラー領域がゲートトレンチに近い位置に配置されていると、ゲート電極に印加されている電圧によってダイオードの特性が変化し易くなり、ダイオードを安定して動作させることが困難となる。このため、ピラー領域とゲートトレンチの間に、所定の間隔を設ける必要がある。特許文献１のように、隣接するゲートトレンチ間の間隔にピラー領域を配置すると、隣接するゲートトレンチの間の間隔を広くしなければならない。隣接するゲートトレンチの間の間隔を広くすると、ＩＧＢＴの特性が低下する。トレンチゲート型のＩＧＢＴでは、オンしているときに電流がトレンチを避けて流れるため、隣接するトレンチ間の間隔でホール濃度が高くなる。トレンチ間の間隔でホール濃度が高くなることで、電子がその領域内を低損失で流れることが可能となり、ＩＧＢＴのオン電圧が低減される。以下では、トレンチ間の間隔にキャリアが蓄積されることでＩＧＢＴのオン電圧が低減する効果を、キャリア蓄積効果と呼ぶ。キャリア蓄積効果は、トレンチ間の間隔が狭いほど顕著に現れる。
特許文献２の半導体装置では、表面電極にショットキー接触しているｎ型領域が、ダミートレンチによって、ｐｎダイオードから分離された位置に形成されている。すなわち、ショットキー接触しているｎ型領域がｐｎダイオードから離れた位置に形成されている。このため、ｐｎダイオードがオンしているときに、ｐｎダイオードのｐ型領域からｎ型領域（ドリフト領域）にホールが流入することを十分に抑制することができない。したがって、ダイオードの逆回復電流が大きいという問題がある。
本明細書では、隣接するトレンチ間の間隔を狭めても、ダイオードを安定して動作させることが可能な技術を開示する。すなわち、ダイオードの安定した動作を実現しながら、ＩＧＢＴの特性を改善する技術を開示する。
本明細書が開示する半導体装置は、表面にゲートトレンチとダミートレンチが形成されている半導体基板と、半導体基板の表面に配置されている表面電極と、半導体基板の裏面に配置されている裏面電極を備えている。ゲートトレンチ内には、ゲート絶縁膜と、ゲート絶縁膜によって半導体基板から絶縁されているゲート電極が配置されている。ダミートレンチ内には、ダミー絶縁膜と、ダミー絶縁膜によって半導体基板から絶縁されているとともにゲート電極から電気的に分離されているダミー電極が配置されている。
半導体基板には、下記の領域が形成されている。
ｎ型のエミッタ領域：ゲートトレンチとダミートレンチの間に配置されており、ゲート絶縁膜に接しており、半導体基板の表面に露出している。
ｐ型のボディ領域：ゲートトレンチとダミートレンチの間に配置されており、エミッタ領域の裏面側でゲート絶縁膜に接している。ｐ型のボディ領域は、アノード領域を兼用する。
ｎ型のバリア領域：ゲートトレンチとダミートレンチの間に配置されており、ボディ領域の裏面側でゲート絶縁膜とダミー絶縁膜に接している。
ｎ型のピラー領域：ゲートトレンチとダミートレンチの間に配置されており、表面電極に接続されており、バリア領域と繋がっている。
ｎ型のドリフト領域：バリア領域よりも裏面側に配置されており、バリア領域によってボディ領域から分離されており、バリア領域よりもｎ型不純物濃度が低い。なお、バリア領域とドリフト領域の間に、他の領域が介在していてもよい。
ｐ型のコレクタ領域：半導体基板の裏面に露出している。
ｎ型のカソード領域：半導体基板の裏面に露出しており、ドリフト領域よりもｎ型不純物濃度が高い。
上記の半導体装置では、エミッタ領域、ボディ領域、バリア領域、ドリフト領域、コレクタ領域及びゲートトレンチ等によってＩＧＢＴが形成されている。また、ボディ領域、バリア領域、ドリフト領域及びカソード領域等によって、ｐｎダイオードが形成されている。
この半導体装置では、ゲートトレンチとダミートレンチの間に、ｐｎダイオードを構成するｐｎ接合（ボディ領域とバリア領域の境界）が形成されている。また、ゲートトレンチとダミートレンチの間に、バリア領域と表面電極を接続するピラー領域が形成されている。特許文献２の場合とは異なり、２つのトレンチによって区画された１つの範囲内に、ｐｎ接合とピラー領域が形成されている。すなわちｐｎ接合に隣接してピラー領域が形成されている。したがって、特許文献１の場合と同様に、ｐｎダイオードのｐ型領域（ボディ領域）からｎ型領域（バリア領域及びドリフト領域）にホールが流入することを効果的に抑制することができる。したがって、この半導体装置では、ダイオードの逆回復電流が小さい。また、この半導体装置では、前記ｐｎ接合及びピラー領域が形成されている範囲を区画する２つのトレンチのうちの一方がゲートトレンチであり、他方がダミートレンチである。ダミートレンチ内のダミー電極はゲート電極から電気的に分離されているので、ダミー電極の電位は安定している。このため、ピラー領域をダミートレンチの近くに配置することが可能であり、ピラー領域をダミートレンチに接触させることも可能である。すなわち、ピラー領域とダミートレンチの間に広い間隔を設ける必要がない。この半導体装置によると、ピラー領域にゲート電位が影響することを抑制しながら、ゲートトレンチとダミートレンチ間の間隔を、特許文献１に記載されている隣接するトレンチ間の間隔よりも狭くすることができる。トレンチ間の間隔を狭くすることで、ＩＧＢＴの動作時にキャリア蓄積効果を十分に得ることができる。したがって、この半導体装置のＩＧＢＴは、オン電圧が低い。
実施例１の半導体装置１０の縦断面図。 実施例１の半導体装置１０の上面図（但し、説明に必要な要素のみ示す。）。 変形例の半導体装置の上面図（但し、説明に必要な要素のみを示す。）。 変形例の半導体装置の上面図（但し、説明に必要な要素のみを示す。）。 変形例の半導体装置の縦断面図。 変形例の半導体装置の縦断面図。 変形例の半導体装置の縦断面図。 変形例の半導体装置の縦断面図。 変形例の半導体装置の上面図（但し、説明に必要な要素のみを示す。）。 変形例の半導体装置の上面図（但し、説明に必要な要素のみを示す。）。 変形例の半導体装置の上面図（但し、説明に必要な要素のみを示す。）。 変形例の半導体装置の上面図（但し、説明に必要な要素のみを示す。）。 変形例の半導体装置の縦断面図。 実施例２の半導体装置２００の縦断面図。 実施例２の半導体装置２００の縦断面図（図１４と同一の断面を示す図）。 変形例の半導体装置の上面図（但し、説明に必要な要素のみを示す。）。 変形例の半導体装置の上面図（但し、説明に必要な要素のみを示す。）。 変形例の半導体装置の上面図（但し、説明に必要な要素のみを示す。）。 実施例３の半導体装置３００の縦断面図。 変形例の半導体装置の縦断面図。 変形例の半導体装置の上面図（但し、説明に必要な要素のみを示す。）。
図１に示す実施例１の半導体装置１０は、ＩＧＢＴとダイオードを備えるＲＣ−ＩＧＢＴである。半導体装置１０は、Ｓｉにより構成された半導体基板１２を有する。
半導体基板１２の上面１２ａには、上部電極２２が形成されている。上部電極２２は、ＡｌまたはＡｌＳｉにより構成されている。または、上部電極２２は、上面１２ａに、Ａｌ（またはＡｌＳｉ）、Ｔｉ、Ｎｉ及びＡｕを積層した積層電極であってもよい。上部電極２２の厚みは５〜３０μｍ程度である。
半導体基板１２の下面１２ｂには、下部電極２６が形成されている。下部電極２６は、下面１２ｂに、Ａｌ（またはＡｌＳｉ）、Ｔｉ、Ｎｉ及びＡｕを積層した積層電極である。または、下部電極２６は、下面１２ｂに、Ｔｉ、Ｎｉ及びＡｕを積層した積層電極であってもよい。下部電極２６の厚みは１〜３０μｍ程度である。
半導体基板１２の上面１２ａには、複数のトレンチ１４（１４ａ、１４ｂ）が形成されている。各トレンチ１４の深さは略等しい。各トレンチの深さは、４〜６μｍ程度とすることができる。複数のトレンチ１４のうちのトレンチ１４ａは、内部にゲート電極１８が配置されているゲートトレンチである。複数のトレンチ１４のうちのトレンチ１４ｂは、内部にダミー電極５８が配置されているダミートレンチである。図２に示すように、ゲートトレンチ１４ａとダミートレンチ１４ｂは、上面１２ａにおいて互いに平行に形成されている。ゲートトレンチ１４ａとダミートレンチ１４ｂは、上面１２ａにおいて交互に配置されている。
図１に示すように、各ゲートトレンチ１４ａの内面は、ゲート絶縁膜１６によって覆われている。各ゲートトレンチ１４ａ内には、ゲート電極１８が配置されている。各ゲート電極１８は、ゲート絶縁膜１６によって半導体基板１２から絶縁されている。各ゲート電極１８の上面は、層間絶縁膜２０によって覆われている。各ゲート電極１８は、層間絶縁膜２０によって上部電極２２から絶縁されている。図２に示すように、ゲート電極１８の長手方向の端部は、ゲート配線１９の下側まで伸びている。ゲート電極１８は、図示しないコンタクト部を介して、ゲート配線１９に電気的に接続されている。
図１に示すように、各ダミートレンチ１４ｂの内面は、ダミー絶縁膜５６によって覆われている。各ダミートレンチ１４ｂ内には、ダミー電極５８が配置されている。ダミートレンチ１４ｂ内においては、ダミー電極５８は、ダミー絶縁膜５６によって半導体基板１２から絶縁されている。各ダミー電極５８の上面は、層間絶縁膜２０によって覆われている。ダミートレンチ１４ｂの上部においては、各ダミー電極５８は層間絶縁膜２０によって上部電極２２から絶縁されている。但し、図２に示すように、ダミー電極５８の長手方向の端部には、ポリシリコン配線５９とコンタクト部６０が形成されている。ダミー電極５８は、ポリシリコン配線５９とコンタクト部６０を介して、上部電極２２に電気的に接続されている。ダミー電極５８は、ゲート電極１８には接続されていない。すなわち、ダミー電極５８は、ゲート電極１８に対して何れの位置においても導通しておらず、ゲート電極１８から電気的に分離されている。
半導体基板１２の内部には、エミッタ領域３０、ボディ領域３２、バリア領域３４、ピラー領域３５、ドリフト領域３８、コレクタ領域４０及びカソード領域４２が形成されている。エミッタ領域３０、ボディ領域３２、バリア領域３４及びピラー領域３５は、ゲートトレンチ１４ａとダミートレンチ１４ｂの間の半導体領域（以下、セル領域という）に形成されている。
エミッタ領域３０は、不純物としてヒ素またはリンを含むｎ型の半導体領域である。エミッタ領域３０は、半導体基板１２の上面１２ａに露出している。エミッタ領域３０は、上部電極２２に対してオーミック接触している。エミッタ領域３０は、ゲート絶縁膜１６に接触している。エミッタ領域３０のｎ型不純物濃度は、１×１０１８〜１×１０２１／ｃｍ３程度である。エミッタ領域３０の厚みは、０．２〜１．５μｍ程度である。
ボディ領域３２は、不純物としてボロンを含むｐ型の半導体領域である。ボディ領域３２は、エミッタ領域３０の側方及び下側に形成されており、エミッタ領域３０に接している。ボディ領域３２は、エミッタ領域３０の側方において半導体基板１２の上面１２ａに露出している。ボディ領域３２内のｐ型不純物濃度は、上部電極２２の近傍において高く、その他の領域で低い。ボディ領域３２は、上部電極２２に対してオーミック接触している。ボディ領域３２は、エミッタ領域３０の下側でゲート絶縁膜１６に接触している。ボディ領域３２のｐ型不純物濃度は、１×１０１６〜１×１０１９／ｃｍ３程度である。ボディ領域３２の厚みは、０．２〜５．０μｍ程度である。
バリア領域３４は、不純物としてリンを含むｎ型の半導体領域である。バリア領域３４は、ボディ領域３２の下側に形成されており、ボディ領域３２に接している。バリア領域３４は、ボディ領域３２の下側でゲート絶縁膜１６に接している。バリア領域３４は、ゲート絶縁膜１６に接する位置からダミートレンチ１４ｂまで伸びており、ダミー絶縁膜５６に接している。バリア領域３４は、ボディ領域３２によってエミッタ領域３０から分離されている。バリア領域３４のｎ型不純物濃度は、１×１０１５〜１×１０１８／ｃｍ３程度である。バリア領域３４の厚みは、０．２〜３．０μｍ程度である。
ピラー領域３５は、不純物としてリンを含むｎ型の半導体領域である。ピラー領域３５は、ボディ領域３２の側方に形成されており、ボディ領域３２に接している。また、ピラー領域３５は、ダミートレンチ１４ｂに隣接する位置に形成されている。ピラー領域３５は、半導体基板１２の上面１２ａから下方向（半導体基板１２の厚み方向）に沿ってバリア領域３４まで伸びている。ピラー領域３５は、その深さ範囲の略全域でダミー絶縁膜５６に接触している。このようにピラー領域３５がダミー絶縁膜５６に接する位置に形成されていることで、ダミートレンチ１４ｂとゲートトレンチ１４ａの間の間隔が狭くなっている（すなわち、特許文献１のＲＣ−ＩＧＢＴのゲートトレンチの間の間隔よりも狭くなっている。）。ピラー領域３５の上端部は、半導体基板１２の上面１２ａに露出している。ピラー領域３５は、上部電極２２に対してショットキー接触している。ピラー領域３５の下端は、バリア領域３４に接続されている。すなわち、ピラー領域３５はバリア領域３４と繋がっている。ピラー領域３５のｎ型不純物濃度は、８×１０１３〜１×１０１８／ｃｍ３程度である。
ドリフト領域３８は、不純物としてリンを含むｎ型の半導体領域である。ドリフト領域３８のｎ型不純物濃度は、バリア領域３４のｎ型不純物濃度よりも低い。ドリフト領域３８は、複数のセル領域の下側の領域に跨って伸びている。ドリフト領域３８は、バリア領域３４に接している。ドリフト領域３８は、バリア領域３４の下側でゲート絶縁膜１６に接触している。ドリフト領域３８は、バリア領域３４の下側でダミー絶縁膜５６に接触している。ドリフト領域３８は、バリア領域３４によってボディ領域３２から分離されている。ドリフト領域３８の厚みは、８０〜１６５μｍであり、ドリフト領域３８の比抵抗は４０〜１００Ωｃｍ程度である。
コレクタ領域４０は、不純物としてボロンを含むｐ型の半導体領域である。コレクタ領域４０は、ドリフト領域３８の下側に形成されており、ドリフト領域３８に接している。コレクタ領域４０は、半導体基板１２の下面１２ｂに露出している。コレクタ領域４０は、下部電極２６に対してオーミック接触している。コレクタ領域４０のｐ型不純物濃度は、１×１０１５〜１×１０１９ｃｍ３程度である。コレクタ領域４０の厚みは、０．２〜３．０μｍ程度である。
カソード領域４２は、不純物としてリンを含むｎ型の半導体領域である。カソード領域４２は、ドリフト領域３８、バリア領域３４及びピラー領域３５のｎ型不純物濃度よりも高いｎ型不純物濃度を有する。カソード領域４２は、ドリフト領域３８の下側に形成されており、ドリフト領域３８に接している。カソード領域４２は、コレクタ領域４０に隣接する位置で、半導体基板１２の下面１２ｂに露出している。カソード領域４２は、下部電極２６に対してオーミック接触している。カソード領域４２のｎ型不純物濃度は、１×１０１８〜１×１０２１ｃｍ３程度である。カソード領域４２の厚みは、０．２〜３．０μｍ程度である。
半導体基板１２には、エミッタ領域３０、ボディ領域３２、バリア領域３４、ドリフト領域３８、コレクタ領域４０、ゲート電極１８及びゲート絶縁膜１６によって、上部電極２２と下部電極２６の間に接続されたＩＧＢＴが形成されている。ＩＧＢＴが動作する際には、上部電極２２はＩＧＢＴのエミッタ電極として機能し、下部電極２６はＩＧＢＴのコレクタ電極として機能する。また、半導体基板１２には、ボディ領域３２、バリア領域３４、ドリフト領域３８及びカソード領域４２によって、上部電極２２と下部電極２６の間に接続されたｐｎダイオードが形成されている。ｐｎダイオードが動作する際には、上部電極２２はｐｎダイオードのアノード電極として機能し、下部電極２６はｐｎダイオードのカソード電極として機能する。半導体基板１２には、ピラー領域３５、バリア領域３４、ドリフト領域３８及びカソード領域４２によって、上部電極２２と下部電極２６の間に接続されたショットキーバリアダイオード（以下、ＳＢＤという）が形成されている。ＳＢＤが動作する際には、上部電極２２はＳＢＤのアノードとして機能し、下部電極２６はＳＢＤのカソードとして機能する。
ＩＧＢＴの動作について説明する。ＩＧＢＴをオンさせる際には、下部電極２６に上部電極２２よりも高い電位が印加される。ゲート電極１８に閾値以上の電位を印加すると、ゲート絶縁膜１６近傍のボディ領域３２にチャネルが形成される。すると、上部電極２２から、エミッタ領域３０、ボディ領域３２のチャネル、バリア領域３４、ドリフト領域３８及びコレクタ領域４０を経由して、下部電極２６に向かって電子が流れる。また、下部電極２６から、コレクタ領域４０、ドリフト領域３８、バリア領域３４及びボディ領域３２を経由して、上部電極２２に向かってホールが流れる。図１において矢印Ｘ１で示すように、ドリフト領域３８内を流れるホールは、ゲートトレンチ１４ａ及びダミートレンチ１４ｂを避けて流れる。このため、ドリフト領域３８内のゲートトレンチ１４ａとダミートレンチ１４ｂの間の領域（図１において破線で示す領域）にホールが集まる。ここで、仮にゲートトレンチ１４ａとダミートレンチ１４ｂの間の間隔が広かったとすると、ホールの濃度が高くなるのは破線で示す領域の中のゲートトレンチ１４ａ及びダミートレンチ１４ｂ近傍の領域のみである。しかしながら、半導体装置１０では、ゲートトレンチ１４ａとダミートレンチ１４ｂの間の間隔が狭いため、破線で示す領域全体においてホールの濃度が高くなる。このため、破線の領域内のドリフト領域３８で電気抵抗が極めて低くなり、電子がドリフト領域３８を低損失で通過することが可能となる。このように、この半導体装置１０のＩＧＢＴでは、キャリア蓄積効果を十分に得ることが可能である。したがって、このＩＧＢＴのオン電圧は低い。また、この半導体装置１０では、ゲートトレンチ１４ａとダミートレンチ１４ｂが交互に配置されており、これらの間の各セル領域内にエミッタ領域３０及びボディ領域３２が形成されている。このため、各セル領域内でＩＧＢＴが動作し、各セル領域の下部のドリフト領域３８（すなわち、破線で示す領域）で略均等にキャリアが蓄積される。特定のセル領域の下部にのみキャリアが蓄積されることがなく、特定のセル領域に電流が集中することが抑制される。これによって、スイッチング耐量の向上が実現される。
その後、ゲート電極１８の電位を閾値未満に低下させると、チャネルが消失し、電流が停止する。すなわち、ＩＧＢＴがオフする。
次に、ｐｎダイオードとＳＢＤの動作について説明する。ｐｎダイオードとＳＢＤをオンさせる際には、上部電極２２と下部電極２６の間に、上部電極２２が高電位となる電圧（順電圧）を印加する。以下では、上部電極２２の電位を、下部電極２６と同等の電位から徐々に上昇させる場合について考える。上部電極２２の電位を上昇させると、ピラー領域３５と上部電極２２との界面のショットキー接触部が導通する。すなわち、ＳＢＤがオンする。すると、下部電極２６から、ドリフト領域３８、バリア領域３４及びピラー領域３５を経由して、上部電極２２に向かって電子が流れる。このようにＳＢＤがオンすると、バリア領域３４の電位が上部電極２２の電位に近い電位となる。このため、ボディ領域３２とバリア領域３４の境界のｐｎ接合に電位差が生じ難くなる。このため、その後に上部電極２２の電位を上昇させても、しばらくの間は、ｐｎダイオードはオンしない。上部電極２２の電位をさらに上昇させると、ＳＢＤに流れる電流が増加する。ＳＢＤに流れる電流が増えるほど、上部電極２２とバリア領域３４の間の電位差が大きくなり、ボディ領域３２とバリア領域３４の境界のｐｎ接合に生じる電位差も大きくなる。したがって、上部電極２２の電位を所定の電位以上に上昇させると、ｐｎダイオードがオンする。すなわち、上部電極２２から、ボディ領域３２、バリア領域３４、ドリフト領域３８及びカソード領域４２を経由して下部電極２６に向かってホールが流れる。また、下部電極２６から、カソード領域４２、ドリフト領域３８、バリア領域３４及びボディ領域３２を経由して上部電極２２に向かって電子が流れる。このように、半導体装置１０では、上部電極２２の電位が上昇する際に、ＳＢＤが先にオンすることで、ｐｎダイオードがオンするタイミングが遅れる。これによって、ボディ領域３２からドリフト領域３８にホールが流入することが抑制される。
ｐｎダイオードがオンした後に、上部電極２２と下部電極２６の間に逆電圧（上部電極２２が低電位となる電圧）を印加すると、ｐｎダイオードが逆回復動作を行う。すなわち、ｐｎダイオードがオンしている際には、ドリフト領域３８内にホールが存在している。逆電圧が印加されると、ドリフト領域３８内のホールが、ボディ領域３２を通って上部電極２２に排出される。このホールの流れによって、ｐｎダイオードに瞬間的に逆電流が発生する。しかしながら、半導体装置１０では、ｐｎダイオードがオンする際に、上記の通り、ＳＢＤによってボディ領域３２からドリフト領域３８にホールが流入することが抑制される。このため、ｐｎダイオードが逆回復動作を行う際において、ドリフト領域３８内に存在するホールが少ない。このため、ｐｎダイオードの逆回復電流も小さい。このように、半導体装置１０では、ｐｎダイオードの逆回復電流が抑制される。
なお、ＳＢＤが動作する際に、ゲート電極１８の電位が変動する場合がある。通常は、ＳＢＤの特性はゲート電極１８の電位に応じて変動するが、半導体装置１０ではゲート電極１８の電位の影響によるＳＢＤの特性の変動が最小限に抑えられる。以下、詳細に説明する。
ゲート電極１８の電位が高い場合には、ボディ領域３２にチャネルが形成される。ＳＢＤの動作時にボディ領域３２にチャネルが形成されていると、ゲート絶縁膜１６近傍のバリア領域３４の電位が上部電極２２の電位に近い電位となり、ＳＢＤのショットキー接触部（ピラー領域３５と上部電極２２の接触部）に電位差が生じ難くなる。ゲート電極１８の電位が低く、チャネルが形成されていなければ、このような現象は生じない。したがって、ＳＢＤがオンするために必要な順電圧は、ゲート電極１８の電位によって変動する。このように、ＲＣ−ＩＧＢＴにおいてゲート電極１８の電位によってダイオードの特性が変動する現象は、ゲート干渉と呼ばれる。仮に、ピラー領域３５がゲートトレンチ１４ａの近傍に形成されていれば、ピラー領域３５の下端部がチャネルの下端部に近接して配置されるので、ＳＢＤはゲート干渉の影響を直接的に受ける。これに対し、実施例１の半導体装置１０では、ピラー領域３５がセル領域内においてゲートトレンチ１４ａから最も離れた位置に形成されている。このため、ゲート絶縁膜１６近傍のバリア領域３４の電位が変動したとしても、ピラー領域３５の下端部の電位はそれほど変動しない。このため、ＳＢＤの特性が変動し難い。このように、この半導体装置１０では、ゲート干渉によってＳＢＤの特性が変化し難い。なお、ダミートレンチ１４ｂの周囲にはチャネルは形成されないので、ダミートレンチ１４ｂの近くにピラー領域３５が配置されていても、ゲート干渉の問題は生じない。
また、ゲート電極１８の電位は、ピラー領域３５の抵抗値にも影響する。すなわち、ゲート電極１８の電位が変化すると、ゲート電極１８から生じる電界が変化し、ピラー領域３５中のキャリアの分布が変化する。このため、ピラー領域３５の抵抗は、ゲート電極１８の電位によって変化する。仮に、ピラー領域３５がゲートトレンチ１４ａの近傍に形成されていれば、ピラー領域３５がゲート電極１８から生じる電界の影響を受けやすい。しかしながら、半導体装置１０では、ピラー領域３５がセル領域内においてゲートトレンチ１４ａから最も離れた位置に形成されている。したがって、実施例の半導体装置１０では、ピラー領域３５は、ゲート電極１８から生じる電界の影響を受け難い。このため、ゲート電極１８の電位が変化しても、ピラー領域３５の抵抗はほとんど変化しない。なお、ダミー電極５８の電位は上部電極２２の電位に固定されているので、ダミートレンチ１４ｂの近くにピラー領域３５が配置されていても、ピラー領域３５の抵抗の変動の問題は生じない。
以上に説明したように、この半導体装置１０では、ゲート電極１８の電位変動の影響によるＳＢＤの特性変動が最小限に抑えられる。
実施例１の半導体装置１０の変形例について、以下に説明する。実施例１の半導体装置１０では、図２に示すように、半導体基板１２の上面１２ａを見たときに、ピラー領域３５がダミートレンチ１４ｂに沿って一定の幅で連続的に形成されていた。しかしながら、図３に示すように、ピラー領域３５が、ダミートレンチ１４ｂに沿って断続的に形成されていてもよい。また、図４に示すように、ピラー領域３５の幅が、位置によって変化していてもよい。
また、実施例１の半導体装置１０では、ピラー領域３５が、その深さ範囲の全域でダミー絶縁膜５６に接していた。しかしながら、図５に示すように、ピラー領域３５がダミー絶縁膜５６から離れた位置に形成されていてもよい。この場合、ピラー領域３５とダミー絶縁膜５６の間の間隔は、なるべく狭いことが好ましい。例えば、ピラー領域３５とダミー絶縁膜５６の間の間隔を、ピラー領域３５とゲート絶縁膜１６の間の間隔よりも狭くすることが好ましい。また、図６に示すように、ピラー領域３５が、その深さ範囲の一部でダミー絶縁膜５６に接していてもよい。
また、実施例１の半導体装置１０では、ダミー電極５８がダミートレンチ１４ｂの長手方向の端部で上部電極２２に電気的に接続されていた。しかしながら、図７、８に示すように、ダミー電極５８の上部から層間絶縁膜２０を除去し、ダミー電極５８をその上面で上部電極２２に接続してもよい。なお、図７の例では、ダミー電極５８を構成するポリシリコンが部分的に半導体基板１２の上面１２ａ上に形成されており、上面１２ａ上においてポリシリコンと上部電極２２が接続されている。また、図８の例では、ダミー電極５８を構成するポリシリコンがダミートレンチ１４ｂ内にのみ形成されており、上部電極２２がダミートレンチ１４ｂ内のポリシリコンに接続されている。
また、実施例１の半導体装置１０では、ピラー領域３５が上部電極２２に対してショットキー接触していたが、ピラー領域３５が上部電極２２に対してオーミック接触していてもよい。このような構成では、ピラー領域３５、バリア領域３４、ドリフト領域３８及びカソード領域４２により構成される電流経路が、ＳＢＤではなく、上部電極２２と下部電極２６の間に接続された抵抗として機能する。この場合でも、上部電極２２の電位が上昇する際に、抵抗として機能する電流経路に電流が流れ、その後にｐｎダイオードがオンするので、ｐｎダイオードがオンするタイミングを遅らせることができる。すなわち、ドリフト領域３８にホールが流入することを抑制することができる。したがって、この構成でも、ダイオードの逆回復電流を抑制することができる。
また、実施例１の半導体装置１０では、ダミー電極５８が上部電極２２に電気的に接続されていた。しかしながら、ダミー電極５８が上部電極２２から絶縁されていてもよい。すなわち、ダミー電極５８の電位が、上部電極２２の電位に固定されておらず、浮遊電位とされていてもよい。
また、実施例１の半導体装置１０では、各ゲートトレンチ１４ａがストライプ状に伸びていた。しかしながら、図９、１０に示すように、ゲートトレンチ１４ａが格子状に伸びており、ダミートレンチ１４ｂがゲートトレンチ１４ａに囲まれた範囲内に形成されていてもよい。図９、１０のように各領域が配置されていても、実施例１と同様にＩＧＢＴ及びダイオードが動作することができる。また、図１１に示すように、ストライプ状のダミートレンチ１４ｂと格子状のゲートトレンチ１４ａを組み合わせて配置してもよい。
また、図１２に示すように、ストライプ状のダミートレンチ１４ｂと格子状のゲートトレンチ１４ａが形成されていてもよい。図１２では、格子状のゲートトレンチ１４ａに囲まれた範囲内に、エミッタ領域３０とピラー領域３５（ピラー領域３５ａ）が形成されている。格子状のゲートトレンチ１４ａに囲まれた範囲内には、ダミートレンチ１４ｂは形成されていない。ピラー領域３５ａは、格子状のゲートトレンチ１４ａに囲まれた範囲の中央に形成されている。ピラー領域３５ａからゲートトレンチ１４ａまでの距離は、距離Ｌ１である。ダミートレンチ１４ｂは、格子状のゲートトレンチ１４ａに囲まれた範囲の外側に形成されている。ダミートレンチ１４ｂとゲートトレンチ１４ａの間には、エミッタ領域３０とピラー領域３５（ピラー領域３５ｂ）が形成されている。ピラー領域３５ｂは、ダミートレンチ１４ｂから離れた位置に形成されている。ピラー領域３５ｂとダミートレンチ１４ｂの間の距離は、距離Ｌ２である。ピラー領域３５ｂとゲートトレンチ１４ａの間の距離は、距離Ｌ３である。距離Ｌ２は、距離Ｌ１より短く、距離Ｌ３より短い。このような構成でも、ピラー領域３５ｂがダミートレンチ１４ｂの近くに配置されているので、上記の実施例１と同様の効果が得られる。
また、実施例１の半導体装置１０では、コレクタ領域４０とカソード領域４２がドリフト領域３８に接していた。しかしながら、図１３に示すように、ドリフト領域３８の下側にバッファ領域４４が形成されていてもよい。バッファ領域４４は、不純物としてリンを含むｎ型領域である。バッファ領域４４は、ｎ型不純物濃度がドリフト領域よりも高く、カソード領域４２よりも低いｎ型領域である。コレクタ領域４０とカソード領域４２は、バッファ領域４４の下側に形成されている。バッファ領域４４によって、コレクタ領域４０とカソード領域４２が、ドリフト領域３８から分離されている。バッファ領域４４のｎ型不純物濃度は、１×１０１５〜１×１０１８／ｃｍ３程度である。バッファ領域４４の厚みは、０．２〜５．０μｍ程度である。
図１４に示す実施例２の半導体装置２００は、ｐ型の中間領域２１０を有している点で実施例１の半導体装置１０と異なる。実施例２の半導体装置２００のその他の構成は、実施例１の半導体装置１０と等しい。中間領域２１０は、不純物としてボロンを含むｐ型領域である。中間領域２１０は、バリア領域３４とドリフト領域３８の間に形成されている。中間領域２１０は、ゲートトレンチ１４ａとダミートレンチ１４ｂの間に形成されている。中間領域２１０は、バリア領域３４の下側でゲート絶縁膜１６に接しており、バリア領域３４の下側でダミー絶縁膜５６に接している。中間領域２１０によって、バリア領域３４がドリフト領域３８から分離されている。中間領域２１０のｐ型不純物濃度は、１×１０１５〜１×１０１８／ｃｍ３程度である。中間領域２１０の厚みは、０．２〜３．０μｍ程度である。
中間領域２１０は、ｐ型不純物濃度が高い高濃度領域２１０ａと、ｐ型不純物濃度が低い低濃度領域２１０ｂを有している。高濃度領域２１０ａは、中間領域２１０内のダミートレンチ１４ｂに隣接する位置に形成されている。低濃度領域２１０ｂは、中間領域２１０内のゲートトレンチ１４ａに隣接する位置に形成されている。このため、ゲートトレンチ１４ａとダミートレンチ１４ｂの間の中間位置１４ｃよりもダミートレンチ１４ｂ側の中間領域２１０のｐ型不純物濃度の平均値が、中間位置１４ｃよりもゲートトレンチ１４ａ側の中間領域２１０のｐ型不純物濃度の平均値よりも高い。
なお、低濃度領域２１０ｂのｐ型不純物の平方面密度（中間領域２１０中のｐ型不純物濃度を厚み方向に積分した値）は、１×１０１２／ｃｍ２以上であり、高濃度領域２１０ａのｐ型不純物の平方面密度は、低濃度領域２１０ｂのｐ型不純物の平方面密度よりも高い値（２×１０１２〜１×１０１４／ｃｍ２程度）であることが好ましい。このように、中間領域２１０のｐ型不純物の平方面密度が１×１０１２／ｃｍ２以上であると、半導体装置２００に高電圧が印加された場合でも、中間領域２１０が厚み方向に完全に空乏化することが無い。
半導体装置２００のＩＧＢＴの動作について説明する。ＩＧＢＴをオンさせる際には、下部電極２６に上部電極２２よりも高い電位が印加される。ゲート電極１８に閾値以上の電位を印加すると、ゲート絶縁膜１６近傍のボディ領域３２と中間領域２１０にチャネルが形成される。すると、上部電極２２から、エミッタ領域３０、ボディ領域３２のチャネル、バリア領域３４、中間領域２１０のチャネル、ドリフト領域３８及びコレクタ領域４０を経由して、下部電極２６に向かって電子が流れる。また、下部電極２６から、コレクタ領域４０、ドリフト領域３８、中間領域２１０、バリア領域３４及びボディ領域３２を経由して、上部電極２２に向かってホールが流れる。実施例２の半導体装置２００でも、ゲートトレンチ１４ａとダミートレンチ１４ｂの間の間隔が狭いので、キャリア蓄積効果を十分に得ることができる。このため、このＩＧＢＴのオン電圧は低い。
その後、ゲート電極１８の電位を閾値未満に低下させると、チャネルが消失し、電流が停止する。すなわち、ＩＧＢＴがオフする。実施例２の半導体装置１０では、ＩＧＢＴがオフしているときのリーク電流が抑制される。以下、詳細に説明する。実施例１の半導体装置１０では、ＩＧＢＴがオフしているときに、図１の矢印Ａ１、Ａ２に示すように、ドリフト領域３８から、バリア領域３４及びピラー領域３５を介して、上部電極２２に向かってリーク電流が流れる場合がある。これに対し、実施例２の半導体装置２００では、バリア領域３４とドリフト領域３８の間にｐ型の中間領域２１０が形成されている。ドリフト領域３８と中間領域２１０の界面のｐｎ接合が障壁となるため、実施例２の半導体装置２００では、リーク電流が抑制される。但し、このように中間領域２１０を設けても、中間領域２１０を超えてリーク電流が流れる場合がある。このようなリーク電流は、通常、ゲート絶縁膜１６近傍の中間領域２１０や、ダミー絶縁膜５６近傍の中間領域２１０を通って流れる。実施例２の半導体装置２００においては、図１４の矢印Ａ３に示す経路がゲート絶縁膜１６近傍の中間領域２１０を通過するリーク電流の経路であり、図１４の矢印Ａ４に示す経路がダミー絶縁膜５６近傍の中間領域２１０を通って流れるリーク電流の経路である。矢印Ａ４に示す経路では、中間領域２１０（すなわち、高濃度領域２１０ａ）のｐ型不純物濃度が高くなっている。このため、中間領域２１０とドリフト領域３８の界面のｐｎ接合の障壁が大きい。これによって、矢印Ａ４に示す経路でリーク電流が流れ難くなっている。また、矢印Ａ３に示す経路では、中間領域２１０（すなわち、低濃度領域２１０ｂ）のｐ型不純物濃度が低くなっている。これは、ゲート絶縁膜１６近傍にはＩＧＢＴがオンするときにチャネルが形成される必要があり、中間領域２１０のｐ型不純物濃度をあまり高くできないためである。したがって、矢印Ａ３に示す経路では、中間領域２１０とドリフト領域３８の界面のｐｎ接合の障壁が小さい。しかしながら、矢印Ａ３に示す経路では、バリア領域３４内を通る経路が長い。バリア領域３４はある程度の電気抵抗を有するため、バリア領域３４内を通る経路が長く設けられていることで、矢印Ａ３に示す経路でリーク電流が流れ難くなっている。
以上に説明したように、実施例２の半導体装置２００では、ピラー領域３５をゲートトレンチ１４ａから離れた位置に配置することで、矢印Ａ３に示す経路を長くし、これによって、矢印Ａ３に示す経路でリーク電流が流れることが抑制する。また、ダミートレンチ１４ｂ近傍の中間領域２１０のｐ型不純物濃度を高くすることで、矢印Ａ４に示す経路でリーク電流が流れることを抑制する。また、ダミートレンチ１４ｂ近傍にはチャネルが形成されないので、このように中間領域２１０のｐ型不純物濃度を高くしても、特に問題は生じない。
また、実施例２の半導体装置２００では、ＩＧＢＴがオンしているときにも、矢印Ａ３、Ａ４に示す経路でリーク電流が流れることが抑制される。ＩＧＢＴがオンしているときに矢印Ａ３、Ａ４に示す経路で電流が流れると、ＩＧＢＴが予期せぬ動作を行うおそれがあるが、実施例２の半導体装置２００ではこのような動作を防止することができる。
次に、ダイオードの動作について説明する。中間領域２１０の厚みは薄く、中間領域２１０のｐ型不純物濃度はそれほど高くないため、ＳＢＤ及びｐｎダイオードの動作時に、電子及びホールは中間領域２１０を超えて流れることができる。したがって、実施例２の半導体装置２００でも、実施例１の半導体装置１０と同様にして、ＳＢＤ及びｐｎダイオードが動作する。
ダイオードの動作時にＳＢＤを流れる電流は、図１５の矢印Ａ５、Ａ６のようにゲート絶縁膜１６近傍及びダミー絶縁膜５６の近傍を通って流れやすい。ここで、矢印Ａ６に示すようにダミー絶縁膜５６の近傍を通って流れる電流が大きいと、上部電極２２とバリア領域３４の間に電位差が生じ難く、ｐｎダイオード（すなわち、ボディ領域３２とバリア領域３４の界面のｐｎ接合）が必要以上にオンし難くなってしまう。これに対し、実施例２の半導体装置２００では、ダミー絶縁膜５６近傍の中間領域２１０（すなわち、高濃度領域２１０ａ）のｐ型不純物濃度が高くなっており、これによって矢印Ａ６に示す電流が抑制される。すなわち、ダミー絶縁膜５６近傍の中間領域２１０のｐ型不純物濃度が高いと、この中間領域２１０とバリア領域３４の界面のｐｎ接合において障壁が大きくなる。このため、矢印Ａ６に示すように流れる電流が抑制される。その結果、矢印Ａ５に示すように流れる電流が多くなり、適切なタイミングでｐｎダイオードをオンさせることが可能となる。
以上、実施例２の半導体装置２００について説明した。なお、実施例２の半導体装置２００に対して、実施例１に関連して説明した種々の変形例の構成を適用してもよい。
なお、実施例２において、高濃度領域２１０ａは、ピラー領域３５の直下の範囲に形成されていることが好ましく、ピラー領域３５の直下の範囲よりも広い範囲に形成されていることがより好ましい。例えば、ピラー領域３５をダミートレンチ１４ｂに沿って断続的に形成する場合には、図１６〜１７に示すように、半導体基板１２の上面を見たときにおける高濃度領域２１０ａの範囲を、ピラー領域３５の範囲よりも広くすることが好ましい。また、図１８に示すように、ゲートトレンチ１４ａとダミートレンチ１４ｂの間の略全域を高濃度領域２１０ａとし、ゲートトレンチ１４ａの近傍のみを低濃度領域２１０ｂとしてもよい。
図１９に示す実施例３の半導体装置３００では、ピラー領域３５の構成が実施例１の半導体装置１０と異なる。実施例３の半導体装置３００のその他の構成は、実施例１の半導体装置１０と等しい。
実施例３の半導体装置３００では、ピラー領域３５が、バリア領域３４から上方向に伸びる第１部分３５ａと、第１部分３５ａからダミートレンチ１４ｂに対して遠ざかる方向に伸びる第２部分３５ｂを有している。第１部分３５ａの上端部は層間絶縁膜２０に覆われている。第２部分３５ｂのゲートトレンチ１４ａ側の端部は、層間絶縁膜２０に覆われておらず、上部電極２２にショットキー接続されている。
実施例３の半導体装置３００では、第２部分３５ｂの端部が上部電極２２に接続されており、第１部分３５ａの上端部が上部電極２２に接続されていない。このため、図１９の矢印Ａ７、Ａ８に示すように、リーク電流の経路が、実施例１の経路（矢印Ａ１、Ａ２）よりも長くなる。このため、リーク電流を抑制することができる。
なお、ピラー領域３５の深さ方向の寸法（すなわち、ボディ領域３２の厚み）を長くすることで、リーク電流の経路を長くすることも考えられる。しかしながら、このようなピラー領域３５を形成しようとすると、高エネルギーイオン注入が必要となり、半導体基板１２にダメージが生じる。実施例３のようにピラー領域３５の表面部分を部分的に横方向に伸ばすことで、ピラー領域３５の深さ方向の寸法を長くすることなく、リーク電流の経路の抵抗を高くすることができる。
以上、実施例３の半導体装置３００について説明した。なお、実施例３の半導体装置３００に対して、実施例１に関連して説明した種々の変形例の構成を適用してもよい。
なお、ピラー領域３５を上部電極２２にショットキー接触させる場合には、バリアハイトを安定して形成することが難しい。このバリアハイトが低い場合や、ピラー領域３５を上部電極２２にオーミック接触させる場合には、実施例３のように第２部分３５ｂによってリーク電流を抑制することがより効果的である。
また、実施例３では、ダミー電極５８の上部が層間絶縁膜２０に覆われていた。しかしながら、ダミー電極５８の上部を直接上部電極２２に接続してもよい。この場合、図２０に示すように、ダミー電極５８を構成するポリシリコンの一部を半導体基板１２の上面１２ａ上に設け、そこでダミー電極５８を上部電極２２に接続することができる。また、上面１２ａ上のポリシリコンとピラー領域３５の第１部分３５ａの間に層間絶縁膜２１を設けることで、第１部分３５ａが上部電極２２に接続されることを防止することができる。
また、図２１に示すように、ダミートレンチ１４ｂの隣に部分的にピラー領域３５を設けてもよい。この場合、ゲートトレンチ１４ａの隣に部分的にエミッタ領域３０を設け、各トレンチの長手方向において、第２部分３５ｂの位置を、エミッタ領域３０の位置からずらすことが好ましい。このような構成によれば、エミッタ領域３０と第２部分３５ｂの間の距離を長く確保することが可能となり、ＩＧＢＴでラッチアップが発生するリスクを減らすことができる。
本明細書が開示する技術について、以下に説明する。なお、以下に説明する技術事項は、それぞれ独立して有用なものである。
本明細書が開示する一例の半導体装置においては、ピラー領域が、ダミー絶縁膜に接している。これによって、ゲートトレンチとダミートレンチの間隔をより狭くすることができる。
本明細書が開示する一例の半導体装置においては、半導体基板が、ゲートトレンチとダミートレンチの間であって、バリア領域とドリフト領域の間に配置されており、ゲート絶縁膜に接しており、ダミー絶縁膜に接しているｐ型の中間領域をさらに有する。ゲートトレンチとダミートレンチの間の中間位置よりもダミートレンチ側の中間領域のｐ型不純物濃度の平均値が、中間位置よりもゲートトレンチ側の中間領域のｐ型不純物濃度の平均値よりも高い。このような構成によれば、ダミートレンチの側面近傍を通ってドリフト領域からピラー領域に向かって漏れ電流が流れることを抑制することができる。
ピラー領域が、バリア領域から表面に向かう方向に伸びる第１部分と、第１部分からダミートレンチに対して遠ざかる方向に伸びる第２部分を有しており、第２部分が表面電極に接続されており、第１部分の表面側の端部が表面電極に接続されていない。このような構成によれば、ピラー領域を流れる電流の経路を長くすることができる。これによって、ピラー領域を介して流れる漏れ電流を抑制することができる。
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
１０：半導体装置
１２：半導体基板
１４ａ：ゲートトレンチ
１４ｂ：ダミートレンチ
１６：ゲート絶縁膜
１８：ゲート電極
２２：上部電極
２６：下部電極
３０：エミッタ領域
３２：ボディ領域
３４：バリア領域
３５：ピラー領域
３８：ドリフト領域
４０：コレクタ領域
４２：カソード領域
５６：ダミー絶縁膜
５８：ダミー電極

Claims (5)

  1. 半導体装置であって、
    表面にゲートトレンチとダミートレンチが形成されている半導体基板と、
    前記半導体基板の前記表面に配置されている表面電極と、
    前記半導体基板の裏面に配置されている裏面電極、
    を有し、
    前記ゲートトレンチ内に、ゲート絶縁膜と、前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極が配置されており、
    前記ダミートレンチ内に、ダミー絶縁膜と、前記ダミー絶縁膜によって前記半導体基板から絶縁されているとともに前記ゲート電極から電気的に分離されているダミー電極が配置されており、
    前記半導体基板が、
    前記ゲートトレンチと前記ダミートレンチの間に配置されており、前記ゲート絶縁膜に接しており、前記表面に露出しているｎ型のエミッタ領域と、
    前記ゲートトレンチと前記ダミートレンチの間に配置されており、前記エミッタ領域の裏面側で前記ゲート絶縁膜に接しているｐ型のボディ領域と、
    前記ゲートトレンチと前記ダミートレンチの間に配置されており、前記ボディ領域の裏面側で前記ゲート絶縁膜と前記ダミー絶縁膜に接しているｎ型のバリア領域と、
    前記ゲートトレンチと前記ダミートレンチの間に配置されており、前記表面電極に接続されており、前記バリア領域と繋がっているｎ型のピラー領域と、
    前記バリア領域よりも裏面側に配置されており、前記バリア領域によって前記ボディ領域から分離されており、前記バリア領域よりもｎ型不純物濃度が低いｎ型のドリフト領域と、
    前記裏面に露出しているｐ型のコレクタ領域と、
    前記裏面に露出しており、前記ドリフト領域よりもｎ型不純物濃度が高いｎ型のカソード領域、
    を有する半導体装置。
  2. 前記ピラー領域が、前記ダミー絶縁膜に接している請求項１の半導体装置。
  3. 前記半導体基板が、前記ゲートトレンチと前記ダミートレンチの間であるとともに前記バリア領域と前記ドリフト領域の間に配置されており、前記ゲート絶縁膜と前記ダミー絶縁膜に接しているｐ型の中間領域をさらに有し、
    前記ゲートトレンチと前記ダミートレンチの間の中間位置よりも前記ダミートレンチ側の前記中間領域のｐ型不純物濃度の平均値が、前記中間位置よりも前記ゲートトレンチ側の前記中間領域のｐ型不純物濃度の平均値よりも高い、
    請求項１または２の半導体装置。
  4. 前記ピラー領域が、前記バリア領域から前記表面に向かう方向に伸びる第１部分と、前記第１部分から前記ダミートレンチに対して遠ざかる方向に伸びる第２部分を有しており、前記第２部分が前記表面電極に接続されており、前記第１部分の表面側の端部が前記表面電極に接続されていない請求項１〜３のいずれかの一項の半導体装置。
  5. 前記半導体基板の前記表面に直交する断面において、前記ゲートトレンチと前記ダミートレンチが交互に繰り返して配置されている請求項１〜４のいずれかの一項の半導体装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10083956B2 (en) 2017-02-03 2018-09-25 Kabushiki Kaisha Toshiba Semiconductor device
US12302593B2 (en) 2022-03-22 2025-05-13 Kabushiki Kaisha Toshiba Semiconductor device

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6451869B2 (ja) * 2015-12-11 2019-01-16 富士電機株式会社 半導体装置
JP7114873B2 (ja) * 2016-10-14 2022-08-09 富士電機株式会社 半導体装置
WO2018074425A1 (ja) * 2016-10-17 2018-04-26 富士電機株式会社 半導体装置
CN109075199B (zh) 2016-10-17 2021-08-31 富士电机株式会社 半导体装置
JP6780709B2 (ja) * 2016-12-16 2020-11-04 富士電機株式会社 半導体装置および製造方法
CN106783990A (zh) * 2017-02-16 2017-05-31 电子科技大学 一种槽栅双极型晶体管
JP6784921B2 (ja) * 2017-02-17 2020-11-18 株式会社デンソー スイッチング素子とその製造方法
CN109524396B (zh) * 2017-09-20 2023-05-12 株式会社东芝 半导体装置
JP7069646B2 (ja) * 2017-11-06 2022-05-18 富士電機株式会社 半導体装置
JP7003688B2 (ja) 2018-01-25 2022-01-20 株式会社デンソー 半導体装置及びその製造方法
CN108922923B (zh) * 2018-07-10 2020-09-29 电子科技大学 一种槽栅双极型晶体管
CN109686787B (zh) * 2018-11-20 2020-12-29 电子科技大学 一种利用二极管钳位的具有载流子存储层的igbt器件
JP7351086B2 (ja) * 2019-03-05 2023-09-27 富士電機株式会社 絶縁ゲート型半導体装置及びその製造方法
CN113287201B (zh) * 2019-07-12 2025-03-07 富士电机株式会社 半导体装置
JP7585646B2 (ja) 2019-08-13 2024-11-19 富士電機株式会社 半導体装置および半導体装置の製造方法
CN110504313B (zh) * 2019-08-29 2023-02-03 电子科技大学 一种横向沟槽型绝缘栅双极晶体管及其制备方法
CN110459596B (zh) * 2019-08-29 2023-02-07 电子科技大学 一种横向绝缘栅双极晶体管及其制备方法
JP7640861B2 (ja) * 2019-10-18 2025-03-06 株式会社ソシオネクスト 半導体集積回路装置
JP7476129B2 (ja) 2021-03-12 2024-04-30 株式会社東芝 半導体装置及び半導体回路
JP7596930B2 (ja) * 2021-05-26 2024-12-10 株式会社デンソー 半導体装置
JP2023114560A (ja) * 2022-02-07 2023-08-18 新電元工業株式会社 半導体装置及び半導体装置の製造方法
JP7717010B2 (ja) * 2022-03-08 2025-08-01 株式会社デンソー 半導体装置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4799829B2 (ja) * 2003-08-27 2011-10-26 三菱電機株式会社 絶縁ゲート型トランジスタ及びインバータ回路
JP2007134625A (ja) * 2005-11-14 2007-05-31 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP4997854B2 (ja) * 2006-07-14 2012-08-08 株式会社デンソー 半導体装置
US8154073B2 (en) 2006-07-14 2012-04-10 Denso Corporation Semiconductor device
JP4492735B2 (ja) * 2007-06-20 2010-06-30 株式会社デンソー 半導体装置及び半導体装置の製造方法
JP4640439B2 (ja) * 2008-04-17 2011-03-02 株式会社デンソー 炭化珪素半導体装置
JP4688901B2 (ja) * 2008-05-13 2011-05-25 三菱電機株式会社 半導体装置
US8724339B2 (en) 2009-12-01 2014-05-13 Apple Inc. Compact media player
JP5321669B2 (ja) * 2010-11-25 2013-10-23 株式会社デンソー 半導体装置
WO2013014943A2 (en) * 2011-07-27 2013-01-31 Kabushiki Kaisha Toyota Chuo Kenkyusho Diode, semiconductor device, and mosfet
AU2011375931B2 (en) * 2011-08-30 2014-07-24 Toyota Jidosha Kabushiki Kaisha Semiconductor device
JP5981859B2 (ja) * 2013-02-15 2016-08-31 株式会社豊田中央研究所 ダイオード及びダイオードを内蔵する半導体装置
US9412737B2 (en) * 2013-05-23 2016-08-09 Toyota Jidosha Kabushiki Kaisha IGBT with a built-in-diode
JP5981659B2 (ja) * 2013-08-26 2016-08-31 トヨタ自動車株式会社 半導体装置
JP6164201B2 (ja) * 2014-11-17 2017-07-19 トヨタ自動車株式会社 半導体装置
JP6304221B2 (ja) * 2015-12-08 2018-04-04 トヨタ自動車株式会社 Ｉｇｂｔ

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10083956B2 (en) 2017-02-03 2018-09-25 Kabushiki Kaisha Toshiba Semiconductor device
US12302593B2 (en) 2022-03-22 2025-05-13 Kabushiki Kaisha Toshiba Semiconductor device

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