JP7274461B2 - 保護バリア層を使用して半導体構造を製造する装置および方法 - Google Patents

Description

本開示の実装は、一般に、保護バリア（たとえば、ライナ）層を使用して半導体構造を製造する方法および装置に関する。

半導体デバイス内に形成されるトレンチの幅は、トレンチを誘電体材料で充填することが困難になるほどトレンチ深さとトレンチ幅とのアスペクト比が大きくなるまで狭くなってきた。低い温度で堆積され、高圧蒸気下でアニーリングされた酸化ケイ素（ＳｉＯｘ）などの流動性の誘電体材料は、継ぎ目またはボイドを形成することなく、高アスペクト比のトレンチを高品質の酸化物材料で充填することができる。しかし、蒸気に露出されるシリコン（Ｓｉ）などの任意の下にある材料が酸化物材料に変換されて、下層の品質に影響を及ぼす可能性がある。変換される酸化物の厚さは、数オングストローム（Å）になる可能性がある。たとえば、シリコンゲルマニウム（ＳｉＧｅ）材料は、高圧蒸気に露出されたとき、酸化の影響を特に受けやすい。

したがって、上述した問題に対処する製造方法および装置が、当技術分野で必要とされている。

本開示の実装は、一般に、保護バリア（たとえば、ライナ）層を使用して半導体を製造する方法および装置に関する。

一実施形態では、基板を処理する方法が提供される。この方法は、基板上に半導体構造を形成することを含み、半導体構造は、シリコン（Ｓｉ）含有層またはシリコンゲルマニウム（ＳｉＧｅ）層を含む。この方法はまた、ライナ堆積プロセスを実行して半導体構造の上にライナ層を形成することを含む。この方法はまた、流動層堆積プロセスを実行してライナ層の上に流動層を堆積させることを含む。この方法はまた、流動層の表面を高圧蒸気に露出させることによってアニーリングプロセスを実行することを含み、ライナ層は、アニーリングプロセス中の下のＳｉ含有層またはＳｉＧｅ層の酸化を防止し、ライナ層の少なくとも一部分は、アニーリングプロセス中の酸化によって徐々に低減される。

別の実施形態では、基板を処理することが可能なクラスタシステムが提供される。クラスタシステムは、基板上に半導体構造を形成するように構成された第１の堆積チャンバを含み、半導体構造は、シリコン（Ｓｉ）含有層またはシリコンゲルマニウム（ＳｉＧｅ）層を含む。第２の堆積チャンバが、半導体構造の上にライナ層を形成するように構成される。第３の堆積チャンバが、ライナ層の上に流動層を形成するように構成される。アニーリングチャンバが、流動性酸化物層を高圧蒸気に露出させることによってアニーリングプロセスを実行するように構成され、ライナ層は、アニーリングプロセス中の下のＳｉ含有層またはＳｉＧｅ層の酸化を防止する。ライナ層の少なくとも一部分は、アニーリングプロセス中の酸化によって徐々に低減される。

本開示の上記の特徴を詳細に理解することができるように、実装を参照することによって、上記で簡単に要約した本開示のより具体的な説明を得ることができる。実装のいくつかは添付の図面に示されている。しかし、本開示は他の等しく有効な実装も許容しうるため、添付の図面は本開示の典型的な実装のみを示し、したがって本開示の範囲を限定すると見なされるべきではないことに留意されたい。

本開示の一実施形態による半導体構造の上に流動性誘電体層を形成する製造プロセスを示す流れ図である。 本開示の一実施形態による図１の各製造動作が実行された後の半導体構造の一部分の概略断面図である。 本開示の一実施形態によるアニーリングプロセスが実行された後の様々な組合せの層が堆積した半導体構造の概略断面図である。 本開示の一実施形態による図１に関して説明した製造プロセスを実行するために使用することができる処理システムの概略上面図である。

理解を容易にするために、可能な場合、これらの図に共通する同一の要素を指すために同一の参照番号を使用した。１つの実装に開示する要素は、特段の指示がなくても他の実装で有益に利用することができることが企図される。

本開示の実装は、一般に、保護バリア（たとえば、ライナ）層を使用して半導体構造を製造する方法および装置に関する。特に、本明細書に提示する方法は、シリコン（Ｓｉ）含有層またはシリコンゲルマニウム（ＳｉＧｅ）層を含む半導体構造を形成することと、半導体構造の上にライナ層を堆積させることと、ライナ層の上に流動層を形成することと、流動層を高圧蒸気に露出させることとを含み、ライナ層は、アニーリングプロセス中の下のＳｉ含有層またはＳｉＧｅ層の酸化を防止し、ライナ層の少なくとも一部分は、アニーリングプロセス中の酸化によって徐々に低減される。

図１は、本開示の一実施形態による半導体構造の上に流動性誘電体層を形成する製造プロセス１００を示す流れ図を示す。製造プロセス１００は、たとえば平面構造、フィン電界効果トランジスタ（ＦｉｎＦＥＴ）構造、または水平ゲートオールアラウンド（ｈＧＡＡ）構造を含む半導体デバイスの複数の動作を含む製造プロセスの一部とすることができる。製造プロセス１００の各動作は、指定の論理機能を実施するための１つまたは複数の実行可能な命令を含むコードのモジュール、セグメント、または部分を表すことができる。いくつかの実装では、製造プロセスのこれらの動作は、同時に、実質上同時に、または図１に示したもの以外の順序で行うことができる。製造プロセス１００の各動作および動作の組合せは、指定の機能もしくは動作を実行する特別目的ハードウェアに基づくシステム、または特別目的ハードウェアおよびコンピュータ命令の組合せによって実施することができる。

製造プロセスは、基板上に半導体構造が形成される動作１０２から始まる。半導体構造は、シリコン（Ｓｉ）材料などのシリコン含有材料またはシリコンゲルマニウム（ＳｉＧｅ）含有材料の１つまたは複数の層を含む。Ｓｉ含有層またはＳｉＧｅ層は、基板の表面の上にエピタキシャル成長させることができる。

基板は、シリコン基板、たとえばシリコン（ドープされたもしくはドープされていない）、結晶シリコン、酸化ケイ素、ドープされたもしくはドープされていないポリシリコンなど、ゲルマニウム基板、シリコンゲルマニウム（ＳｉＧｅ）基板、ヒ化ガリウム基板、炭化ケイ素（ＳｉＣ）基板、パターン付きもしくはパターンなし絶縁体上半導体（ＳＯＩ）基板、炭素がドープされた酸化物、窒化ケイ素などの第ＩＩＩ－Ｖ族化合物基板、液晶ディスプレイ（ＬＣＤ）、プラズマディスプレイ、エレクトロルミネセンス（ＥＬ）ランプディスプレイなどのディスプレイ基板、太陽電池アレイ、ソーラーパネル、発光ダイオード（ＬＥＤ）基板、ガラス、サファイア、または金属、金属合金、および他の導電性材料などの任意の他の材料など、材料を堆積させることが可能な任意の基板とすることができる。トランジスタ、キャパシタ、抵抗器、ダイオード、フォトダイオード、ヒューズなどの様々なＮ型金属酸化物半導体（ＮＭＯＳ）および／またはＰ型金属酸化物半導体（ＰＭＯＳ）デバイスなどの１つまたは複数の電気デバイスを、基板内に形成することができる。基板は、特定のサイズまたは形状に限定されるものではないことが企図される。たとえば、基板は、とりわけ２００ｍｍの直径、３００ｍｍの直径、または４５０ｍｍなどの他の直径を有する円形の基板とすることができる。基板はまた、任意の多角形、正方形、長方形、湾曲形、またはその他の非円形の加工物とすることができる。

動作１０４で、半導体構造をパターニングおよびエッチングして、基板上にトレンチまたは間隙などの特徴を形成する。たとえば、半導体構造は、リソグラフィシステムでパターニングし、エッチングチャンバでエッチングすることができる。一実施形態では、極紫外パターニングプロセスなどのフォトリソグラフィプロセスを利用して、半導体構造を処理することができる。一実施形態では、半導体構造内へエッチングされるトレンチまたは間隙のアスペクト比は、約１：１、約２：１、約３：１、約５：１、約１０：１、約１５：１、約２０：１、約３０：１、約５０：１、約１００：１、またはそれ以上である。

一実施形態では、トレンチまたは間隙のアスペクト比は、約１０：１～約３０：１、たとえば約１５：１である。「アスペクト比」という用語は、特定の特徴、たとえば基板内に形成されたトレンチまたは間隙の高さ寸法と幅寸法との比を指す。

動作１０６で、基板が堆積チャンバ内に位置決めされている間に、半導体構造の側壁上に保護バリア（たとえば、ライナ）層が形成される。一実施形態では、ライナ層は、たとえば化学気相堆積、原子層堆積、またはエピタキシャル堆積によって堆積される。別の実施形態では、ライナ層は、熱酸化プロセスまたは熱窒化プロセスなどの好適なプロセスによって形成される（すなわち、成長させられる）。ライナ層は、流動性誘電体層の堆積中およびアニーリングプロセス中の半導体構造または基板の下層（たとえば、Ｓｉ含有層またはＳｉＧｅ層）の酸化を防止する。

一実施形態では、ライナ層は、酸化物材料、窒化物材料、または酸素窒化物ベースの材料から形成することができる。たとえば、ライナ材料は、酸化ケイ素（ＳｉＯ₂）、窒化ケイ素（Ｓｉ₃Ｎ₄、略してＳｉＮ）、またはＳｉＯＮもしくはＳｉ₂Ｎ₂Ｏなどの酸窒化ケイ素（ＳｉＯ_xＮ_y）とすることができる。一実施形態では、酸化物材料は、堆積チャンバを使用する流動性化学気相堆積（ＣＶＤ）プロセスによって堆積される。好適な堆積チャンバは、高密度プラズマＣＶＤチャンバ、プラズマＣＶＤチャンバ、減圧ＣＶＤチャンバなどを含むことができる。流動性酸化物または窒化物層を形成するように適合することができる好適な装置の一例には、どちらもカリフォルニア州サンタクララのＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃ．から入手可能なＰＲＯＤＵＣＥＲ（登録商標）システムまたはＵＬＴＩＭＡ ＨＤＰ ＣＶＤ（登録商標）システムが含まれる。他の製造者からのものを含む他の好適な堆積チャンバを利用することもできることが企図される。

動作１０８で、半導体構造のライナ層の上に流動性誘電体層が形成される。本開示の流動性誘電体層は、任意の誘電体層を含むことができる。一実施形態では、誘電体層はシリコン含有層であり、それだけに限定されるものではないが、ＳｉＣ、ＳｉＯ、ＳｉＣＮ、ＳｉＯ₂、ＳｉＯＣ、ＳｉＯＣＮ、ＳｉＯＮ、またはＳｉＮを含むことができる。一例では、流動性誘電体層を形成するために、シリコン含有前駆体、酸素系ラジカル前駆体、および窒素系ラジカル前駆体を堆積チャンバ内へ導入して、基板の上に流動性誘電体層を形成する。追加または別法として、流動性誘電体層は、追跡可能な量の炭素を含有しなくてもよい（すなわち、炭素を含まない、または実質上炭素を含まない）。

流動性誘電体層は、基板の露出面上および基板に形成されたトレンチまたは間隙内へ堆積させることができる。誘電体層の流動性は、少なくとも一部には、堆積層内の短鎖ポリシラザンポリマーの存在によるものとすることができる。たとえば、堆積層は、シラザン型のＳｉ－ＮＨ－Ｓｉバックボーン（すなわち、Ｓｉ－Ｎ－Ｈ層）を有することができる。短鎖ポリマーの形成および流動性を可能にする窒素が、ラジカル前駆体またはシリコン含有前駆体から発生することができる。誘電体層の流動性により、誘電体層は、高いアスペクト比を有するトレンチまたは間隙を、トレンチ内にボイドを生じることなく充填することが可能になる。特に、流動性誘電体層は、トレンチの側壁上の堆積を最小にしながら、トレンチを下から上へ充填する。誘電体層の流動性は、流動性誘電体層の堆積が進行するにつれて減衰する。誘電体層の流動性は、後のアニーリングプロセス中に除去される。

一実施形態では、好適なシリコン含有前駆体には、酸素原子とケイ素原子との比が約０～約６である有機ケイ素化合物が含まれる。好適な有機ケイ素化合物は、シロキサン化合物、テトラクロロシラン、ジクロロジエトキシシロキサン、クロロトリエトキシシロキサン、ヘキサクロロジシロキサン、および／またはオクタクロロトリシロキサンなどの１つまたは複数のハロゲン部分（たとえば、フッ化物、塩化物、臭化物、またはヨウ化物）を含むハロゲン化シロキサン化合物、ならびにトリシリルアミン（ＴＳＡ）、ヘキサメチルジシラザン（ＨＭＤＳ）、シラトラン、テトラキス（ジメチルアミノ）シラン、ビス（ジエチルアミノ）シラン、トリス（ジメチルアミノ）クロロシラン、およびメチルシラトランなどのアミノシランを含むことができる。シラン、ハロゲン化シラン、オルガノシラン、およびこれらの任意の組合せなどの他のシリコン含有前駆体を使用することもできる。シランは、シラン（ＳｉＨ₄）ならびにジシラン（Ｓｉ₂Ｈ₆）、トリシラン（Ｓｉ₃Ｈ₈）、およびテトラシラン（Ｓｉ₄Ｈ₁₀）などの実験式ＳｉｘＨ（２ｘ＋２）を有する高次シラン、またはポリクロロシランなどの他の高次シランを含むことができる。

酸素系ラジカル前駆体は、酸素（Ｏ₂）、オゾン（Ｏ₃）、ＮＯ、ＮＯ₂、またはＮ₂Ｏなどの窒素－酸素化合物、水または過酸化物などの水素－酸素化合物、一酸化炭素または二酸化炭素などの炭素－酸素化合物、および他の酸素含有前駆体、ならびにこれらの任意の組合せから形成される酸素ラジカルを含むことができる。酸素ラジカルは、遠隔で生成し、シリコン含有前駆体によって導入することができる。酸素系ラジカル前駆体は、堆積チャンバへの導入前に、たとえば遠隔プラズマ源を使用して活性化することができ、遠隔プラズマ源は、ＣＣＰ（容量結合プラズマ）またはＩＣＰ（誘導結合プラズマ）構成を有することができる。

窒素系ラジカル前駆体は、窒素（Ｎ₂）、亜酸化窒素（Ｎ₂Ｏ）、一酸化窒素（ＮＯ）、二酸化窒素（ＮＯ₂）、アンモニア（ＮＨ₃）、およびこれらの任意の組合せから形成される窒素ラジカルを含むことができる。窒素ラジカルは、遠隔で生成し、シリコン含有前駆体および酸素系ラジカル前駆体によって導入することができる。窒素系ラジカル前駆体は、堆積チャンバへの導入前に、たとえば遠隔プラズマ源を使用して活性化することができ、遠隔プラズマ源は、ＣＣＰ（容量結合プラズマ）またはＩＣＰ（誘導結合プラズマ）構成を有することができる。

いくつかの実装では、酸素系ラジカル前駆体は、第１の体積流量で堆積チャンバ内へ流され、シリコン含有前駆体は、第２の体積流量で堆積チャンバ内へ流される。一実施形態では、第１の体積流量と第２の体積流量との比は、約０．３：１～約０．９：１、約０．５：１～約０．７：１など、たとえば約０．６：１である。

いくつかの実装では、窒素系ラジカル前駆体は、第１の体積流量で堆積チャンバ内へ流され、シリコン含有前駆体は、第２の体積流量で堆積チャンバ内へ流される。一実施形態では、第１の体積流量と第２の体積流量との比は、約０．２：１～約０．８：１、約０．４：１～約０．６：１など、たとえば約０．５：１である。

酸素ラジカルおよび窒素ラジカルの両方を含有するラジカル前駆体が使用される場合、酸素系ラジカル前駆体または窒素系ラジカル前駆体を省略することができることが企図される。

シリコン含有前駆体、酸素系ラジカル前駆体、および窒素系ラジカル前駆体は、堆積チャンバ内へ流し、摂氏約０度～約１００度、たとえば摂氏約６５度の温度で反応させることができる。流動性誘電体層の形成中、堆積チャンバの圧力は、約０．１トル～約１０トル、たとえば約０．５トル～約６トルで維持することができる。

動作１１０で、半導体構造は、アニーリングチャンバ内で高圧アニーリングプロセスにかけられる。アニーリングプロセス後、流動性誘電体層は、より高い密度、より良好な安定性を呈し、より高い温度に耐えることができる。一実施形態では、アニーリングプロセス前に任意選択の硬化プロセスが実行される。

高圧アニーリングプロセス１１０中、基板が位置決めされたアニーリングチャンバ内へアニーリングガスが導入される。一実施形態では、アニーリングガスは酸素成分を含む。アニーリングガスはまた、水素成分を含むことができる。一実施形態では、アニーリングガスは、蒸気ならびに／または蒸気および酸素の混合物のうちの１つを含む。一実施形態では、アニーリングガスは、オゾン、酸素、水蒸気、重水、過酸化物、水酸化物含有化合物、酸素同位体（１４、１５、１６、１７、１８など）、ならびに酸素および／または水の非同位体のうちの１つをさらに含む。過酸化物は、気体状態の過酸化水素とすることができる。いくつかの実施形態では、アニーリングガスは、それだけに限定されるものではないが、蒸気（ｖａｐｏｒ）状態（たとえば、蒸気（ｓｔｅａｍ））の水蒸気または重水など、水酸化物イオンを含む酸化剤である。

一例では、アニーリングガスは乾燥蒸気または過熱蒸気である。乾燥蒸気は、アニーリングチャンバに入ると過熱蒸気になることができる。半導体構造が処理されるアニーリングチャンバの内面の温度は、アニーリングガスの凝結を防止するように維持される。たとえば、アニーリングガスに露出されるアニーリングチャンバの表面の温度は、摂氏約２００度～摂氏約６００度で維持される。

アニーリングプロセス中、アニーリングチャンバ内のアニーリングガスの圧力は、約１バール～約６０バールで維持される。たとえば、アニーリングチャンバ内の処理ガスの圧力は、約２バールを上回るように、たとえば約１０バール超などで維持される。別の例では、アニーリングチャンバ内のアニーリングガスは、約１０～約６０バール、約２０～約５０バールなどの圧力で維持される。アニーリングプロセス１１０の処置時間（たとえば、浸漬時間）は、約５分～約１２０分、約３０分～約９０分などとすることができる。

図２Ａ～図２Ｆは、本開示の一実施形態による各製造動作が実行された後の半導体構造の一部分の概略断面図を示す。

図２Ａは、基板２０２の上に複数の層が堆積された後の半導体構造２００Ａの一部分の概略断面図を示す。一実施形態では、基板２０２は、バルク半導体基板とすることができ、基板は半導体材料を含む。バルク半導体基板は、半導体構造を形成するための任意の好適な半導電性材料および／または半導電性材料の組合せを含むことができる。一実施形態では、基板２０２の半導体材料はシリコン材料を含む。いくつかの実施形態では、基板２０２の半導体材料は、ｎドープされたシリコン（ｎ－Ｓｉ）またはｐドープされたシリコン（ｐ－Ｓｉ）などのドープされた材料である。

半導体構造２００Ａは、複数の層を含む。一実施形態では、半導体構造２００Ａは、第１の層２０４、第２の層２０６、および第３の層２０８を含む。第２の層２０６は、シリコンゲルマニウム（ＳｉＧｅ）材料などの少なくとも１つの第ＩＩＩ－Ｖ族材料から形成することができる。一例では、第２の層２０６は、約１０％～約５０％、約２０％～約４０％などのゲルマニウム含有率を有する。第２の層２０６のシリコン含有率は、約５０％～約９０％、約６０％～約８０％などとすることができる。一実施形態では、第２の層２０６は、エピタキシャル化学気相堆積プロセスを使用して堆積される。

一実施形態では、第１の層２０４は、シリコン含有材料から形成され、第３の層２０８は、二酸化ケイ素から形成される。別の実施形態では、半導体構造２００ＡがＳｉＧｅ含有材料から作製されるとき、第１の層２０４、第２の層２０６、および第３の層２０８はそれぞれ、ＳｉＧｅ含有層である。さらに別の実施形態では、第１の層２０４および第３の層２０８は、半導体構造の機能に応じて、任意の好適な材料から形成される。

図２Ｂは、半導体構造２００Ｂの一部分の概略断面図を示す。図２Ｂに示す半導体構造２００Ｂは、パターニングプロセスおよびエッチングプロセスが実行された後の図２Ａに示す半導体構造２００Ａに対応する。半導体構造２００Ｂの両縁部がエッチングされている。その結果、半導体構造２００Ｂと隣接する半導体構造との間など、隣接する半導体構造間に、トレンチまたは間隙を形成することができる。

一実施形態では、極紫外パターニングプロセスなどのフォトリソグラフィプロセスを利用して、半導体構造２００Ａをエッチングすることができる。別の実施形態では、自己整合型２倍または４倍パターニングプロセスを利用して、半導体構造２００Ａをパターニングすることもできる。

半導体構造２００Ａをエッチングするために利用される例示的なエッチングプロセスは、反応性イオンエッチング（ＲＩＥ）プロセスである。類似および他のエッチングプロセスを利用することもできることが企図される。一実施形態では、塩素、臭素、またはフッ素系の化学的性質を利用してＲＩＥプロセスを実行し、半導体構造２００Ａを異方性エッチングすることができる。

図２Ｃは、半導体構造２００Ｃの一部分の概略断面図を示す。半導体構造２００Ｃは、図２Ｂの半導体構造２００Ｂに類似しているが、半導体構造２００Ｃは、ライナ堆積プロセスを介して半導体構造２００Ｂの上に堆積されたライナ層２１０を含む。ライナ層２１０は、窒化ケイ素（ＳｉＮ）またはＳｉＯＮもしくはＳｉ₂Ｎ₂Ｏなどの酸窒化ケイ素（ＳｉＯ_xＮ_y）から形成することができる。

アニーリングプロセスがライナ層２１０上で実行され、ライナ層２１０を酸化物に徐々に変換する。ライナ層２１０から酸化物への変換率は、アニーリング温度、蒸気の圧力、流動性誘電体層の特性（たとえば、材料タイプおよび厚さ）、アニーリング酸化剤の特性（たとえば、酸化剤のタイプおよび濃度）、および／またはアニーリング時間などの様々な要因に依存する。ライナ層２１０の厚さは、アニーリングプロセス中に変えることができる。アニーリングプロセスの特性は、ライナ層２１０の厚さに影響を与えることができる。たとえば、アニーリング温度、蒸気の圧力、アニーリング時間、および／または流動性誘電体層の厚さを増大させるにつれて、ライナ層２１０の厚さを増大させることができる。さらに、アニーリング温度、蒸気の圧力、アニーリング時間、および／または流動性誘電体層の厚さを減少させるにつれて、ライナ層２１０の厚さを減少させることができる。

アニーリングプロセスが完了する前にライナ層２１０全体が酸化した場合、下の第３の層２０８および第２の層２０６が酸化し始める可能性があり、その結果、第３の層２０８および第２の層２０６の品質が低下するおそれがある。したがって、流動性酸化物堆積プロセスおよびアニーリングプロセスなどの後のプロセス中の下の第３の層２０８および第２の層２０６の酸化からの十分な保護を提供するように、堆積させるべきライナ層２１０の厚さが判定される。他方では、ライナ層２１０の厚さは、半導体集積回路の密度を満たすのに十分なほど薄くするべきである。

ライナ層２１０の厚さは、アニーリングプロセスの終わりに残っているライナ層２１０の厚さに基づいて判定することができる。一実施形態では、残りのライナ層２１０の厚さは、ゼロ（０）または実質上ゼロ（０）近くにすることができる。別の実施形態では、残りのライナ層２１０の厚さは、電力消費、動作速度、または密度などの半導体集積回路のサイズ要件および／または性能要件に応じて、特定の範囲内、たとえば約１Å～約３０Åとすることができる。

一実施形態では、ライナ層２０１の最初の幅は、約５Å～約１００Å、約２０Å～約３０Åなど、たとえば約２５Åとすることができる。ライナ層２１０は、後のアニーリングプロセス中の層２０４、２０６、２０８の酸化を防止するのに好適なものとすることができることが企図される。したがって、流動性酸化物堆積プロセスおよび／またはアニーリングプロセスなどの後のプロセス中の下のＳｉ含有層またはＳｉＧｅ層の酸化からの十分な保護を提供する厚さを有するライナ層２１０を堆積させるべきである。また、ライナ層２１０の厚さは、後のプロセス後に残っているライナ層２１０の厚さが半導体集積回路のサイズ要件を満たすように判定するべきである。一実施形態では、ライナ層２１０の厚さは、以下の図３に関して説明するように、その結果得られるライナ層２１０の厚さに基づいて判定することができる。

図２Ｄは、基板２０２および半導体構造２００Ｄの一部分の概略断面図を示す。半導体構造２００Ｄは、誘電体材料層２１２が堆積された後の図２Ｃに示す半導体構造２００Ｃである。一実施形態では、誘電体材料層２１２は流動性誘電体層である。流動性誘電体層は、酸化ケイ素材料などの誘電体材料から形成される。誘電体材料層２１２は、他のシステムの中でも、高密度プラズマＣＶＤシステム、プラズマＣＶＤシステム、および／または減圧ＣＶＤシステムを使用して形成することができる。誘電体材料層２１２を形成するように適合することができるＣＶＤシステムの例には、どちらもカリフォルニア州サンタクララのＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃ．から入手可能なＵＬＴＩＭＡ ＨＤＰ ＣＶＤ（登録商標）システムおよびＰＲＯＤＵＣＥＲ（登録商標）ＥＴＥＲＮＡ ＣＶＤ（登録商標）システムが含まれる。他の製造者からの他の好適なＣＶＤシステムを利用することもできることが企図される。

図２Ｅおよび図２Ｆは、それぞれ半導体構造２００Ｅおよび２００Ｆの一部分の概略断面図を示す。半導体構造２００Ｅおよび２００Ｆは、アニーリングプロセスが実行された後の図２Ｄに示す半導体構造２００Ｄに対応する。アニーリングプロセスは、誘電体材料層２１２を標的層の組成および品質に高密度化するように実行される。アニーリングプロセス中、ライナ層２１０は酸化物に徐々に変換される。ライナ層２１０の酸化が生じると、ライナ層２１０の厚さおよび幅が減少する。一実施形態では、図２Ｅに示すように、ライナ層２１０の一部分はアニーリングプロセス後も残る。別の実施形態では、図２Ｆに示すように、ライナ層２１０全体が酸化される。

一実施形態では、アニーリングプロセスは、乾燥蒸気アニーリングプロセスを含む。蒸気アニーリングプロセスは、摂氏約２００度～摂氏約６００度、摂氏約４００度～摂氏約５００度などの温度で実行することができる。蒸気アニーリングプロセスは、約５分～約１２０分、たとえば約１００分の時間量にわたって実行することができる。一実施形態では、乾式アニーリングプロセスを約６０分にわたって実行することができる。

別の実施形態では、湿式蒸気アニーリングプロセスおよび乾式アニーリングプロセスをどちらも利用することができる。この実施形態では、乾式アニーリングプロセスは、湿式蒸気アニーリングプロセス後に実行することができる。

図３は、本開示の一実施形態によるアニーリングプロセスが実行された後の層が堆積した半導体構造３５０、３５２、３５４、３５６、３５８、および３６０の断面図を示す。半導体構造３５０、３５２、３５４、３５６、３５８、および３６０上で実行されたアニーリングプロセスの結果を使用して、後のアニーリングプロセス中の下のＳｉ含有層またはＳｉＧｅ層の酸化からの十分な保護を提供するライナ層の厚さを判定することができる。

半導体構造３５０、３５２、および３５４は、摂氏４００度の温度、３０バールの圧力、１時間の処理時間、および２．５未満の湿式エッチング速度比（ＷＥＲＲ）で行われたアニーリングプロセスの結果を示す。半導体構造３５０は、上述したアニーリングプロセスに露出されたＳｉＯ層３０２およびＳｉＧｅＯｘ層３０４を含む。アニーリングプロセス前、ＳｉＯ層３０２は約２４００Åの厚さを有し、ＳｉＧｅ層は約１０２４Åの厚さを有する。アニーリングプロセス後、ＳｉＧｅ層はＳｉＧｅ酸化（ＳｉＧｅＯｘ）層３０４に変換される。

半導体構造３５２は、厚さ約１００Åの窒化ケイ素（ＳｉＮ）層３０８上に配置された厚さ約２２３０ÅのＳｉＯ層３０６を含む。ＳｉＮ層３０８は、厚さ約４６０ÅのＳｉＧｅ層３１０上に配置される。アニーリングプロセス後、ＳｉＮ層３０８のわずかな部分が酸化した。しかしＳｉＮ層３０８は、半導体構造３５０のＳｉＧｅＯｘ層３０４と比較すると、ＳｉＧｅ層３１０の酸化量を実質上低減させ、したがってＳｉＧｅ層３１０の酸化は実質上発生しなかった。

半導体構造３５４は、厚さ約２０ÅのＳｉＮ層３１４上に配置された厚さ約２２３０ÅのＳｉＯ層３１２を含む。ＳｉＮ層は、厚さ約４６０ÅのＳｉＧｅ層３１６上に配置される。アニーリングプロセス後、ＳｉＮ層３１４のわずかな部分が酸化する。しかしＳｉＮ層３１４は、半導体構造３５０のＳｉＧｅＯｘ層３０４と比較すると、ＳｉＧｅ層３１６の酸化量を実質上低減させ、したがってＳｉＧｅ層３１６の酸化は実質上発生しなかった。

半導体構造３５２上のＳｉＧｅ層３１０の酸化および半導体構造３５４上のＳｉＧｅ層３１６の酸化がないことは、厚さ約２０Å以上のＳｉＮ層が、上述したアニーリングプロセス中に厚さ約２２００ÅのＳｉＯ層を有する半導体構造の下のＳｉＧｅ層の酸化を実質上低減させることを示している。

半導体構造３５６、３５８、および３４０は、摂氏４５０度の温度、３０バールの圧力、１時間の処理時間、および２．０未満のＷＥＲＲで行われたアニーリングプロセスの結果を示す。半導体構造３５６は、厚さ約１００ÅのＳｉＮ層３２２上に配置された厚さ約２２３０ÅのＳｉＯ層３２０を含む。ＳｉＮ層３２２は、厚さ約４７９ÅのＳｉＧｅ層３２４上に配置される。アニーリングプロセス後、ＳｉＮ層３２２のわずかな部分が酸化した。しかし、ＳｉＧｅ層３２４は元の状態のままであり、酸化は実質上生じなかった。

半導体構造３５８は、厚さ約３０ÅのＳｉＮ層３２８上に配置された厚さ約２４００ÅのＳｉＯ層３２６を含む。ＳｉＮ層３２８は、厚さ約４６０ÅのＳｉＧｅ層３３０上に配置される。アニーリングプロセス後、ＳｉＮ層３２８全体が酸化した。しかし、ＳｉＧｅ層３３０は実質上元の状態のままであり、酸化は実質上生じなかった。

半導体構造３６０は、厚さ約２０ÅのＳｉＮ層３３４上に配置された厚さ約２１９０ÅのＳｉＯ層３３２を含む。ＳｉＮ層３３４は、厚さ約６２０ÅのＳｉＧｅ層上に配置される（アニーリングプロセス前）。アニーリングプロセス後、ＳｉＮ層３３４の大部分が酸化した。さらに、厚さ約２８０ÅのＳｉＧｅ層の一部分（すなわち、ＳｉＧｅＯｘ層３３６）が酸化した。酸化していないＳｉＧｅ層３３８の残り部分は、約３４０Åの厚さを有する。

それぞれ半導体構造３５６および３５８のＳｉＧｅ層３２４および３３０に対する酸化がないこと、ならびにＳｉＧｅＯｘ層３０４に対してＳｉＧｅＯｘ層３３６が小さいことは、厚さ約３０Å以上のＳｉＮ層が、上述したアニーリングプロセス中に厚さ約２４００ÅのＳｉＯ層を含む半導体構造の下のＳｉＧｅ層の酸化を実質上低減させることを示している。

図４は、本開示の一実施形態による図１に示す製造プロセスを実行するために使用することができる処理システム４８０の概略上面図である。クラスタシステム４８０は、基板の中心探知および配向、ガス抜き、アニーリング、堆積、エッチングなどを含む様々な機能を実行する複数のチャンバ（たとえば、プロセスチャンバ４９０Ａ～４９０Ｄ、サービスチャンバ４９１Ａ～４９１Ｂなど）を備えるモジュールシステムである。

クラスタシステム４８０のプロセスチャンバ４９０Ａ～４９０Ｄは、製造プロセス１００の少なくともいくつかの部分を実行するように構成された堆積チャンバ、エッチングチャンバ、プラズマチャンバ、およびアニーリングチャンバを含み、イオン注入チャンバなどのチャンバをさらに含むことができる。

チャンバ４９０Ａ～４９０Ｄは、プロセス体積を形成するチャンバ壁と、プロセス体積内に基板を支持する基板支持体と、プロセス体積内の圧力を調整する圧力調整器と、プロセス体積へガスを提供するガス入口と、プロセス体積からのガスを排出するガス出口とを備える処理チャンバを含む。

プラズマチャンバは、プラズマチャンバ筐体へ電力を提供してプラズマチャンバ筐体内でプラズマを生成および維持するための少なくとも１つの電極を含む。プラズマチャンバはまた、少なくとも１つの電極に電気的に接続された少なくとも１つのＲＦ電源を含む。

エッチングチャンバは、処理チャンバ内へエッチングガスを送り込むためのエッチングガス源を含む。堆積チャンバは、処理チャンバ内へ反応ガスを導入するための前駆体ガス源を含む。アニーリングチャンバは、処理チャンバ内へアニーリングガスを導入するためのアニーリングガス源を含む。イオン注入チャンバは、アークチャンバと、アークチャンバ内に位置決めされたフィラメントと、フィラメントとアークチャンバとの間に位置決めされたリペラ構造とを備える。

本開示の実施形態を行うためのクラスタシステム４８０は、基板上に半導体構造を形成するように構成された第１の堆積チャンバを含み、半導体構造は、シリコン（Ｓｉ）含有層またはシリコンゲルマニウム（ＳｉＧｅ）層を含む。クラスタシステム４８０はまた、パターニングされた半導体構造をエッチングするように構成されたエッチングチャンバと、ライナ堆積プロセスを実行して半導体構造の上にライナ層を形成するように構成された第２の堆積チャンバとを含む。クラスタシステム４８０の第３の堆積チャンバが、流動層堆積プロセスを実行してライナ層の上に流動層を形成するように構成される。クラスタシステム４８０のアニーリングチャンバが、流動層を高圧蒸気に露出させることによってアニーリングプロセスを実行するように構成される。クラスタシステム４８０は、極紫外光を使用して半導体構造をパターニングするためのリソグラフデバイスをさらに含む。

クラスタシステム４８０の複数のチャンバ４９０Ａ～４９０Ｄは、チャンバ４９０Ａ～４９０Ｄ間で基板を移送するように適合されたロボット４８９を収容する中央真空移送チャンバ４８８に取り付けられる。真空移送チャンバ４８８は、真空状態で維持されており、基板を１つのチャンバから別のチャンバへ、および／またはクラスタシステム４８０の前端に位置決めされたロードロックチャンバ４８４へ移送する中間ステージを提供する。前端環境４８３が、ロードロックチャンバ４８４と選択的に連通するように位置決めされる。前端環境４８３内に配置されたポッドローダ４８５は、ロードロックチャンバ４８４と前端環境４８３上に取り付けられた複数のポッド４８７との間で基板のカセットを移送するように線形および回転運動（矢印４８２）が可能である。

クラスタシステム４８０はまた、クラスタシステム８８０内で実行される様々な処理方法を実施するようにプログラムされたコントローラ４８１を含む。たとえば、コントローラ４８１は、ガス源からの様々な前駆体およびプロセスガスの流れ、ならびに材料堆積またはエッチングプロセスに関連する処理パラメータを制御するように構成することができる。コントローラ４８１は、メモリ４７７とともに動作可能であるプログラム可能な中央処理ユニット（ＣＰＵ）４７９と、基板処理の制御を容易にするようにクラスタシステム４８０の様々な構成要素に結合された電源、クロック、キャッシュ、入出力（Ｉ／Ｏ）回路などの大容量ストレージデバイス、入力制御ユニット、および表示ユニット（図示せず）とを含む。コントローラ４８１はまた、クラスタシステム４８０内のセンサを介して基板処理を監視するハードウェアを含む。基板温度、チャンバ大気圧などのシステムパラメータを測定する他のセンサはまた、コントローラ４８１へ情報を提供することができる。

上述したクラスタシステム４８０の制御を容易にするために、ＣＰＵ４７９は、様々なチャンバおよびサブプロセッサを制御するためにプログラム可能な論理制御装置（ＰＬＣ）などの産業設定で使用することができる汎用コンピュータプロセッサの任意の形態の１つとすることができる。メモリ４７７はＣＰＵ４７９に結合され、メモリ４７７は非一時的であり、ランダムアクセスメモリ（ＲＡＭ）、読取り専用メモリ（ＲＯＭ）、フロッピーディスクドライブ、ハードディスク、または任意の他の形態のローカルもしくは遠隔のデジタルストレージ装置などの容易に利用可能なメモリの１つまたは複数とすることができる。ＣＰＵ４７９には、プロセッサを従来どおり支持するための支持回路４７５が結合される。堆積、エッチング、アニーリング、および他のプロセスは、概して、メモリ４７７内に、典型的にはソフトウェアルーチンとして記憶される。ソフトウェアルーチンはまた、ＣＰＵ４７９によって制御されているハードウェアから遠隔に位置する第２のＣＰＵ（図示せず）によって記憶および／または実行することができる。

メモリ４７７は、ＣＰＵ４７９によって実行されるとクラスタシステム４８０の動作を容易にする命令を含むコンピュータ可読ストレージ媒体の形態である。メモリ４７７内の命令は、本開示の方法を実施するプログラムなどのプログラム製品の形態である。プログラムコードは、複数の異なるプログラミング言語のいずれか１つに準拠することができる。一例では、本開示は、コンピュータシステムとともに使用するためにコンピュータ可読ストレージ媒体上に記憶されるプログラム製品として実施することができる。プログラム製品のプログラムは、実施形態（本明細書に記載する方法を含む）の機能を含む。例示的なコンピュータ可読ストレージ媒体には、それだけに限定されるものではないが、（ｉ）情報が恒久的に記憶される書込み不可ストレージ媒体（たとえば、ＣＤ－ＲＯＭドライブによって可読のＣＤ－ＲＯＭディスク、フラッシュメモリ、ＲＯＭチップ、または任意のタイプの固体状態不揮発性半導体メモリなど、コンピュータ内の読取り専用ストレージ装置）、および（ｉｉ）変更可能な情報が記憶される書込み可能ストレージ媒体（たとえば、ディスクストレージ装置もしくはハードディスクドライブ、または任意のタイプの固体状態ランダムアクセス半導体メモリ）が含まれる。そのようなコンピュータ可読ストレージ媒体は、本明細書に記載する方法の機能を指示するコンピュータ可読命令を保持するとき、本開示の実施形態である。

上記は本開示の実装を対象とするが、本開示の基本的な範囲から逸脱することなく、本開示の他のさらなる実装を考案することができ、本開示の範囲は、以下の特許請求の範囲によって決定される。

Claims (12)

1. 基板を処理する方法であって、
   基板上に半導体構造を形成することであり、前記半導体構造がシリコン（Ｓｉ）含有層またはシリコンゲルマニウム（ＳｉＧｅ）層を含む、半導体構造を形成することと、
   ライナ堆積プロセスを実行して前記半導体構造の上にライナ層を形成することと、
   流動層堆積プロセスを実行して前記ライナ層の上に流動性誘電体層を堆積させることであって、前記流動層堆積プロセスが、摂氏０度～摂氏約１００度の温度で約１トル～約１０トルのチャンバ圧力において、シリコン含有前駆体および酸素系ラジカル前駆体を反応させることを含み、前記シリコン含有前駆体がトリシリルアミンを含む、流動性誘電体層を堆積させることと、
   前記流動性誘電体層の表面を高圧蒸気に露出させることによってアニーリングプロセスを実行することとを含み、前記ライナ層の少なくとも一部分の厚さが、前記アニーリングプロセス中の酸化によって徐々に低減される、方法。
2. 前記ライナ層の厚さが、前記アニーリングプロセスが完了した後に残っている前記ライナ層の厚さに基づいて判定される、請求項１に記載の方法。
3. 前記ライナ層の厚さが、前記流動性誘電体層のアニーリング時間、アニーリング温度、および厚さのうちの少なくとも１つに基づいて判定され、前記ライナ層の前記厚さが実質上ゼロになる、請求項１に記載の方法。
4. 前記ライナ層が、窒化ケイ素または酸窒化ケイ素から形成される、請求項１に記載の方法。
5. 前記アニーリングプロセスが、約１バール～約６０バールの圧力で摂氏約２００度～摂氏約６００度の温度のアニーリングチャンバ内で、約５分～約１２０分の時間にわたって、前記流動性誘電体層を高圧蒸気に露出させることを含む、請求項１に記載の方法。
6. 前記アニーリングプロセスが、高圧乾燥蒸気アニーリングプロセスである、請求項１に記載の方法。
7. 基板を処理する方法であって、
   基板上に半導体構造を形成することであり、前記半導体構造がシリコン（Ｓｉ）含有層またはシリコンゲルマニウム（ＳｉＧｅ）層を含む、半導体構造を形成することと、
   ライナ堆積プロセスを実行して前記半導体構造の上にライナ層を形成することと、
   流動層堆積プロセスを実行して前記ライナ層の上に流動性誘電体層を堆積させることであって、前記流動層堆積プロセスが、摂氏約０度～摂氏約１００度の温度で約１トル～約１０トルのチャンバ圧力において、シリコン含有前駆体および酸素系ラジカル前駆体を反応させることを含み、前記シリコン含有前駆体がトリシリルアミンを含む、流動性誘電体層を堆積させることと、
   前記流動性誘電体層の表面を高圧蒸気に露出させることによってアニーリングプロセスを実行することとを含み、前記ライナ層が、前記アニーリングプロセス中の前記Ｓｉ含有層またはＳｉＧｅ層の酸化を防止し、前記ライナ層の少なくとも一部分の厚さが、前記アニーリングプロセス中の酸化によって徐々に低減される、方法。
8. 前記ライナ層の厚さが、前記アニーリングプロセスが完了した後に残っている前記ライナ層の厚さに基づいて判定される、請求項７に記載の方法。
9. 前記ライナ層の厚さが、前記流動性誘電体層のアニーリング時間、アニーリング温度、および厚さのうちの少なくとも１つに基づいて判定される、請求項７に記載の方法。
10. 前記ライナ層の厚さが、前記アニーリングプロセス後に残っている前記ライナ層の厚さが実質上ゼロに等しくなるように判定され、前記ライナ層が、窒化ケイ素または酸窒化ケイ素から形成される、請求項７に記載の方法。
11. 前記アニーリングプロセスが、約１バール～約６０バールの圧力で摂氏約２００度～摂氏約６００度の温度のアニーリングチャンバ内で、約５分～約１２０分の時間にわたって、前記流動性誘電体層を高圧蒸気に露出させることを含む、請求項７に記載の方法。
12. 前記アニーリングプロセスが、高圧乾燥蒸気アニーリングプロセスである、請求項７に記載の方法。

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