JP2008153635A - Ｍｏｓ型半導体素子の製造方法 - Google Patents

Abstract

【課題】 工数を増加することなく特性に優れたＭＯＳ型半導体素子（例えばポリシリコンＴＦＴ）を実現可能とする。
【解決手段】 ポリシリコン膜１を選択的に酸化するに際し、窒化シリコン膜６，１１をマスクとして用い、高圧水蒸気アニールにより酸化を行う。例えば、酸化によりポリシリコン膜１を素子分離し、マスクとして用いた窒化シリコン膜６をゲート絶縁膜として利用する。エッチングストッパ層として酸化シリコン膜８をポリシリコン膜１の上に形成し、この上に窒化シリコン膜６を形成してもよい。あるいは、酸化によりポリシリコン膜１のゲート部分を酸化してゲート絶縁膜１２を形成し、マスクとして用いた窒化シリコン膜１１を層間絶縁膜として利用する。
【選択図】 図２

Description

本発明は、ポリシリコン膜を活性層とするＭＯＳ型半導体素子の製造方法に関するものであり、高圧水蒸気アニールを用いて選択酸化を行う新規な製造方法に関する。

ガラス基板上に作製されたポリシリコン薄膜トランジスタ（ポリシリコンＴＦＴ）は、結晶シリコンデバイスにおいてＳＯＩ構造と同様の構造を有することになるため、電気特性においてもＳＯＩデバイスと同様の特徴を有する。チャネル層（活性層）を薄膜化することにより、完全空乏型の動作をさせることが可能となり、オフ状態からオン状態への立ち上がり電圧差が非常に小さくなることもその一つである。

また、透光性基板（ガラス基板）を使用しているため、液晶ディスプレイ等の表示装置の駆動素子としての利用も可能であり、結晶半導体では不可能な応用が可能となっている。リシリコン膜を活性層とするポリシリコンＴＦＴを駆動素子とすることで、例えば携帯電話の表示部分等において、対角２インチ程度の領域に１／４ＶＧＡ程度の精細度の表示を行うことが可能になっている。

今後、さらに高精細な１／２ＶＧＡ、ＶＧＡへと精細度が高くなることが予想され、これに伴ってポリシリコンＴＦＴの特性バラツキを小さくすることが必要となってくる。特性バラツキ、特にしきい値電圧のバラツキは、素子（ポリシリコンＴＦＴ）が高付加価値となるに従い小さくすることが要求され、基準となるしきい値電圧に対して±０．２Ｖ、さらには±０．１Ｖ程度にまで抑えられることが望ましい。

ところで、ポリシリコンＴＦＴがＳＯＩデバイスと決定的に異なる点は、素子分離をＭＥＳＡ構造としていることにある。そのため、チャネルエッジが存在し、この部分でのリークや特性不良が問題になる。図１０（ａ）、（ｂ）は、素子分離をＭＥＳＡ構造としたポリシリコンＴＦＴの断面を示すものである。ポリシリコンＴＦＴにおいては、図１０（ａ）に示すように、活性層となるポリシリコン膜１０１をエッチング等により分離し、その上にゲート絶縁膜１０２やゲートメタル１０３を形成する。前記ポリシリコン膜１０１には、その周縁部にエッジ（角部）１０１ａが存在し、前記ゲート絶縁膜１０２がエッジ１０１ａ部分で膜厚が薄くなる等して、前記リークや特性不良を引き起こす。図１０（ｂ）は、前記エッジ１０１ａ近傍部分を拡大して示す図であり、例えば、エッジ１０１ａ近傍の傾斜面上に形成されたゲート絶縁膜１０２の膜厚Ａは、平坦なポリシリコン膜１０１上に形成されたゲート絶縁膜１０２の膜厚Ｂに比べて薄くなる傾向にある。これは、成膜プロセスでは回避が難しい。

前述のように、エッジ１０１ａにおいてゲート絶縁膜１０２の膜厚が他の部分と比較して薄くなると、同じゲート電圧を印加してもこの部分だけ電界が強くなる。すると、それだけこの部分が劣化してしまうことになり、トランジスタの電気特性が変化してしまうという不都合が発生する。また、実際にゲート絶縁膜をＳｉＯ_２で形成し、その厚さを５０ｎｍ程度とした場合には、チャネルエッジからのリークやゲートストレス耐性等が問題となることがわかっている。

このような不都合を解消するためには、例えばポリシリコン膜をＬＯＣＯＳ技術によって素子分離することが有効と考えられるが、ＳＴＩ・ＬＯＣＯＳ等による素子分離法として用いられているプロセス温度は、もっぱら透光性基板として用いられているガラス基板のの歪点より高い温度である。したがって低温で行うことが困難であるため、ポリシリコン膜に利用することはできないと考えられてきた。また、ウエル（ｗｅｌｌ）分離による方法も考えられるが、ウエル分離を採用した場合には、不純物の注入回数が飛躍的に多くなるため、素子のコストアップに繋がるという不都合がある。

近年、高圧水蒸気（２０気圧程度）を用いたアニールプロセス（高圧水蒸気アニール：ＨＰＡ）が提案されている。このプロセスでは、５５０℃程度でも十分に効果が得られることが報告されているが、前記温度は液晶ディスプレイ用ポリシリコンＴＦＴの作製プロセス温度から逸脱していない。この高圧水蒸気アニールを用いたプロセスの特徴は、低温でＳｉの酸化が可能であることである。

そして、前記高圧水蒸気アニールを応用してポリシリコン膜のＬＯＣＯＳ分離を行う薄膜トランジスタの製造方法も提案されている（例えば、特許文献１を参照）。特許文献１記載の発明では、ポリシリコン膜の表面の高圧水蒸気アニールによりゲート酸化膜を形成した後、低酸化レート層をマスクとして局所酸化（高圧水蒸気アニールによる酸化）を行い、ＬＯＣＯＳ構造を形成することでポリシリコン膜を素子分離している。
特開２００３−１８８３８７号公報

しかしながら、ポリシリコン膜上に高圧水蒸気アニールによりゲート酸化膜となる酸化膜を形成し、この状態でさらに高圧水蒸気アニールを行うと、ゲート酸化膜下の活性層（ポリシリコン膜）にも酸素が浸入してしまい、特性の劣化が問題になるおそれがある。また、特許文献１記載の製造方法では、ゲート酸化膜の形成と局所酸化の２回の高圧水蒸気アニールが必要である。さらに、特許文献１記載の製造方法においては、ゲート酸化膜とは別にマスクとなる低酸化レート層が必要であり、局所酸化の後にはマスクとして使用した低酸化レート層を除去する必要があるので、工数の増加に繋がる。

本発明は、このような従来の実情に鑑みて提案されたものであり、活性層への酸素の浸入による特性の劣化を確実に回避することが可能なＭＯＳ型半導体素子の製造方法を提供することを目的とする。さらに、本発明は、高圧水蒸気アニールの回数を減らすことができ、例えばマスクをそのままゲート絶縁膜等として利用することが可能なＭＯＳ型半導体素子の製造方法を提供することを目的とする。

前述の目的を達成するために、本発明に係るＭＯＳ型半導体素子の製造方法は、活性層にポリシリコンが用いられ絶縁性基板上に設けられたＭＯＳ型半導体素子の製造方法であって、前記ポリシリコン膜を選択的に酸化するに際し、窒化シリコン膜をマスクとして用い、高圧水蒸気アニールにより酸化を行うことを特徴とする。例えば、素子分離方法として高圧水蒸気アニール法を用いる。あるいは、チャネル部分以外の部分を窒化シリコン膜で被覆し、高圧水蒸気アニール法によりゲート絶縁膜を形成する。

本発明の製造方法においては、低温酸化が可能な高圧水蒸気アニールを利用してポリシリコン膜の酸化を行い、例えばＬＯＣＯＳ構造によるポリシリコン膜の素子分離や、ゲート絶縁膜の押し込み酸化を行う。ＬＯＣＯＳ構造による素子分離を行った場合には、チャネルエッジの存在によるリークや特性不良の発生が回避される。ゲート絶縁膜の押し込み酸化を行った場合には、コンタクト部分のポリシリコン膜の膜厚が拡大された形になり、コンタクト抵抗が低下する。

また、本発明では、ポリシリコン膜上に窒化シリコン膜を形成し、高圧水蒸気アニールによりポリシリコン膜の酸化を行っている。例えば低温ＣＶＤで作製した窒化シリコン膜は、ポーラスであるため酸化に対する阻止能が低いが、高圧水蒸気アニールによって僅かに酸化されることによって酸窒化膜となり、前記阻止能が飛躍的に増大する。したがって、例えばＬＯＣＯＳ構造を形成する際に、予め高圧水蒸気アニールによりゲート絶縁膜を形成する必要がなく、素子分離のための高圧水蒸気アニールは１回行うだけで済む。さらに、予め高圧水蒸気アニールによる酸化膜を形成しておく必要がないので、活性層への酸素の影響を最小限に抑えることができる。さらにまた、マスクとして使用した窒化シリコン膜やエッチングストッパ層として形成した酸化シリコン膜をそのままゲート絶縁膜として利用することも可能であるので、マスク除去工程や新たなゲート絶縁膜形成工程等が不要であり、この点でも工数が削減される。

本発明の製造方法を適用して例えばＬＯＣＯＳ構造により素子分離されたポリシリコンＴＦＴを作製すれば、チャネルエッジによるリークや特性劣化が生ずることなく、活性層への酸素の浸入による特性の劣化も抑えることが可能である。あるいは、ゲート絶縁膜が埋め込み酸化されたポリシリコンＴＦＴを作製すれば、コンタクト抵抗の小さなポリシリコンＴＦＴを作製することが可能である。また、いずれの場合においても、本発明によれば、高圧水蒸気アニールの回数を減らすことができ、マスクをそのままゲート絶縁膜等として利用することも可能であることから、工数を大幅に削減することが可能である。

以下、本発明を適用したＭＯＳ型半導体素子の製造方法の実施形態について、図面を参照して詳細に説明する。

（第１の実施形態）
本実施形態は、ＭＯＳ型半導体素子であるポリシリコンＴＦＴの製造への適用例であり、ＬＯＣＯＳ構造により素子分離されたポリシリコンＴＦＴを作製するための実施形態である。

図１は、ポリシリコンＴＦＴの概略平面図であり、ポリシリコンＴＦＴは、所定の形状に素子分離されたポリシリコン膜１を活性層とし、その両端に不純物注入されたソース領域２及びドレイン領域３を有する。また、ソース領域２とドレイン領域３間のチャネル上には、ゲート絶縁膜を介してゲートメタル４がポリシリコン膜１を横切る形で形成されている。

このような構造のポリシリコンＴＦＴを作製するには、ポリシリコン膜１を素子毎に素子分離する必要がある。この素子分離プロセスを図２により説明する。なお、図２は、図１のｘ−ｘ線位置での断面図である。

本実施形態においては、いわゆるＬＯＣＯＳ構造によりポリシリコン膜１を素子分離する。具体的には、先ず、図２（ａ）に示すように、ガラス基板等の絶縁性基板５上に活性層として機能するポリシリコン膜１を成膜する。ポリシリコン膜１は、絶縁性基板５上にアモルファスシリコンを成膜した後、レーザーアニールにより多結晶化することにより形成する。

前記ポリシリコン膜１の形成の後、ゲート部分に対応して窒化シリコン膜（ＳｉＮ膜）６を所定のパターンで形成する。窒化シリコン膜６は、前記絶縁性基板５の歪点以下の温度で形成することが好ましく、低温ＣＶＤ法により形成することが好ましい。例えばＳｉＨ_４とＮ_２とを原料ガスとして用いた低温ＣＶＤにより、ポリシリコン膜１に影響を及ぼすことのない温度で窒化シリコン膜６を形成することが可能である。

前記窒化シリコン膜６は、マスクとして機能するもので、本実施形態においては、前記窒化シリコン膜６をマスクとして素子領域以外の部分のポリシリコン膜１を酸化してＬＯＣＯＳ構造を形成し、ポリシリコン膜１の素子分離を行う。図２（ｂ）は、酸化による素子分離状態を示すものであり、窒化シリコン膜６をマスクとして酸化を行うことで、前記窒化シリコン膜６下以外の部分のポリシリコン膜１が酸化されて素子分離領域（酸化領域７）が形成される。ポリシリコン膜１を酸化することにより形成された酸化領域７は、ポリシリコン膜１に比べて体積が増加する。したがって、高さ方向においてポリシリコン膜１より膨出する形となる。

本実施形態においては、前記酸化を高圧水蒸気アニール（ＨＰＡ）により行う。高圧水蒸気アニールは、高圧水蒸気雰囲気下で熱処理を行うものであり、常圧ではガラス基板等の耐熱温度から不可能であった熱酸化を、水蒸気を高圧とすることにより低温で実現することができるという特徴を有する。高圧水蒸気アニールの条件は任意であり、高圧アニール装置において通常採用される条件であればいずれも適用可能である。例えば水蒸気圧は２０気圧程度、温度は５５０℃程度である。ポリシリコンＴＦＴのチャネル厚（ポリシリコン膜１の厚さ）は５０ｎｍ程度であるので、前記高圧水蒸気アニールを用いることにより十分な酸化速度を得ることができ、ＬＯＣＯＳ分離が可能である。

前記高圧水蒸気アニールによる酸化の際にマスクとして使用する窒化シリコン膜６は、前述の通り、低温ＣＶＤ等により形成されるが、これにより形成される窒化シリコン膜６はポーラスな状態にあり、酸化に対する阻止能力が低い。しかしながら、高圧水蒸気アニールを開始すると、先ずこの窒化シリコン膜６が少し酸化されることにより酸窒化膜となり、酸素に対する阻止能力が飛躍的に増大する。したがって、高圧水蒸気アニール開始時の僅かな酸素量を見込んでおけば、それ以上酸素の影響を受けることがない。

前記高圧水蒸気アニールによる酸化（ＬＯＣＯＳ分離）の後、図２（ｃ）に示すように、ゲートメタル４を形成する。この時、マスクとして用いた窒化シリコン膜６をそのままゲート絶縁膜として用いる。そうすることにより、高圧水蒸気アニール処理されたＭＯＳ形状のままでポリシリコンＴＦＴの作製が可能となり、電気特性の向上を見込むことができる。また、従来技術のようにゲート絶縁膜作製後に高圧水蒸気アニールを行うと、２回の高圧水蒸気アニール工程が必要になるが、前記の通り窒化シリコン膜がゲート絶縁膜を兼用することにより、１回の処理で済む。

以上の工程に従いＭＯＳ型のポリシリコンＴＦＴを作製することで、種々の効果を得ることができる。例えば、ＬＯＣＯＳ分離が可能であるので、チャネルエッジがなくなり、電気特性が安定する。また、マスクに用いた窒化シリコン膜６をゲート絶縁膜として用いることにより、工程の大幅な短縮が可能である。さらに、マスクに用いた窒化シリコン膜６をゲート絶縁膜として用いているので、ＭＯＳ界面は高圧水蒸気アニールされた部分をそのまま利用することになり、この点においても電気特性が良好なものとなる。

実際、本発明者が前述の作製プロセスに従いＭＯＳ型ポリシリコンＴＦＴを作製したところ、特性の改善が認められた。図３は、高圧水蒸気アニールにおける圧力と酸化レートの関係を示すものである。高圧水蒸気アニールの条件は、温度６００℃、導入ガスＨ_２Ｏ、ポリシリコンの組成Ｓｉ（１００）である。この条件では、最高で毎分０．３ｎｍの酸化レートが得られた。

厚さ５０ｎｍのポリシリコン膜は、前記高圧水蒸気アニール後には厚さ約１００ｎｍとなり、それ以上膜厚が増加することはなかった。また、窒化シリコン膜でマスクされた部分（窒化シリコン膜下）においては、酸化膜の厚さは１０ｎｍ程度であった。作製されたＭＯＳ型ポリシリコンＴＦＴの特性比較を表１及び表２に示す。なお、これらの表において、従来例は素子分離をＭＥＳＡ構造により行った例である。

表１から明らかなように、本実施形態を適用して作製したＭＯＳ型ポリシリコンＴＦＴにおいては、従来例のＭＯＳ型ポリシリコンＴＦＴに比べて良好な電界効果移動度が達成されている。また、ストレス耐性に関しても良好な特性が達成されている。これは、本実施形態を適用して作製したＭＯＳ型ポリシリコンＴＦＴではポリシリコン膜にエッジが無いことに起因するものと考えられる。

（第２の実施形態）
前述の通り、低温ＣＶＤで作製した窒化シリコン膜をマスクとして高圧水蒸気アニールにより素子分離を行うことが可能であることがわかったが、下記の問題点があることもわかってきた。

高圧水蒸気アニールによる酸化は、低温での湿式酸化であるが、窒化シリコン膜はＨ_２Ｏ阻止能が低いため、前記高圧水蒸気アニールによる酸化の阻止膜とするためには、かなり厚い膜が必要になる。実験結果では、１００ｎｍ以上は必要である。このような状況下、ポリシリコン膜上の窒化シリコン膜をドライエッチングしようとすると、下にあるポリシリコン膜とのエッチング選択比が取れないため、オーバーエッチングにより容易に下地であるポリシリコン膜がなくなってしまうという事態が発生するおそれがある。また、希フッ酸や緩衝フッ酸等のフッ酸系エッチング液を用いて湿式エッチングを行うと、エッチングレートが遅いためにエッチング時間が長くなり、窒化シリコン膜加工用のレジストの付着力が損なわれて所望のパターンにエッチング加工することができないという問題も発生するおそれがある。

そこで、本実施形態においては、ポリシリコン膜上に酸化シリコン膜を介して窒化シリコン膜を形成し、前記酸化シリコン膜をエッチングストッパ層として前記窒化シリコン膜をエッチングすることで、前記問題の回避を試みた。

図４に、本実施形態の素子分離プロセスを示す。本実施形態においては、先ず、図４（ａ）に示すように、ポリシリコン膜１上に酸化シリコン膜（ＳｉＯ_２膜）８を形成し、この上に窒化シリコン膜６を形成する。窒化シリコン膜６は、高圧水蒸気アニールによる酸化の際の阻止能を考慮して、例えば１００ｎｍ以上の厚さで形成する。

そして、ゲート部分に対応して、この窒化シリコン膜６を所定のパターンにエッチングするが、エッチングはドライエッチングにより行う。窒化シリコン膜６をドライエッチングによりパターニングすることで、エッチング時間を短縮することができ、レジスト剥離による加工不良の問題も生ずることはない。

ただし、窒化シリコン膜６をドライエッチングによりパターニングすると、オーバーエッチングの問題が生ずるおそれがあり、ポリシリコン膜１が消失するおそれがある。そこで本実施形態では、前述の通り酸化シリコン膜８をエッチングストッパ層として形成し、この問題を解消するようにしている。ドライエッチングにおいて、窒化シリコン膜６と酸化シリコン膜８とでは、十分なエッチング選択比を確保することが可能であり、酸化シリコン膜８をエッチングストッパ層として形成しておくことで、窒化シリコン膜６を厚膜化した場合にも、下地となるポリシリコン膜をオーバーエッチングすることがなくなる。また、ＳｉＮとＳｉＯ_２との選択比が許す限り、窒化シリコン膜６を厚膜化することが可能である。なお、前記酸化シリコン膜８は、例えば低温（例えば２００℃〜４００℃程度）のＰＥＣＶＤ（プラズマ化学気相成長）法等により形成することが好ましい。酸素の侵入深さはプロセス温度に依存し、酸化シリコン膜８を低温で形成することにより、酸素侵入による特性劣化を抑制することが可能になる。

前記窒化シリコン膜６のエッチングの後、図４（ｂ）に示すように、窒化シリコン膜６をマスクとして素子領域以外の部分のポリシリコン膜１を酸化して酸化領域７を形成し、ポリシリコン膜１の素子分離を行う。

前記酸化は、先の第１の実施形態と同様、高圧水蒸気アニールにより行うが、本実施形態の場合、エッチングストッパ層として形成した酸化シリコン膜８が表面に存在する状態でポリシリコン膜１の酸化を行う必要がある。ここで、酸化シリコン膜８の膜厚が厚いほど高圧水蒸気アニールによる素子分離に時間を要することになる。図５は、酸化シリコン膜８の膜厚とポリシリコン膜１の酸化に要する酸化時間の関係を示すものである。酸化シリコン膜の膜厚が２０ｎｍの場合、２００分程度で酸化が終了している。したがって、図５の結果を踏まえ、前記酸化シリコン膜８の膜厚は、３０ｎｍ以下とすれば実用上問題ないレベルと言える。高圧水蒸気アニール装置は、一度にアニールできる枚数が炉の大きさで決まるため、一度に処理できる枚数を多くすることで、酸化シリコン膜の形成によるプロセス時間の増加を十分カバーすることができる。

酸化領域７の形成による素子分離の後、図４（ｃ）に示すように、窒化シリコン膜６を除去し、酸化シリコン膜８上に絶縁膜９を積み増しする。前述の通り、高圧水蒸気アニール時間を考慮すると、酸化シリコン膜８の厚さはできるだけ薄い方が良い。ただし、その場合、ゲート絶縁膜として膜厚が不十分になる可能性がある。このような場合には、前記絶縁膜９を積み増すことで、十分な厚さのゲート絶縁膜とする。積み増す絶縁膜９は、例えばＳｉＯ_２膜であってもよいし、ＳｉＮ膜であってもよい。絶縁膜９をＳｉＮ膜とした場合、誘電率が大きいのでＯＮ電流を稼ぐことが可能である。

最後に、図４（ｄ）に示すように、ゲートメタル４を形成し、ＭＯＳ型ポリシリコンＴＦＴを完成する。本実施形態の作製プロセスにより作製されるＭＯＳ型ポリシリコンＴＦＴにおいては、ポリシリコン膜１のエッジがなくなるので、ゲート絶縁膜が局所的に薄くなることを避けることができ、ＴＦＴ特性の劣化を防止することが可能となる。また、僅かながらも窒化シリコン膜６の下に存在する酸化シリコン膜８は、高温での酸化によって界面が形成されるため、ＭＯＳ界面の電気特性が良好なものとなり、結果としてＴＦＴの電気特性も良好なものとなる。

本実施形態の作製プロセスに従いＭＯＳ型ポリシリコンＴＦＴを作製し、これを実施例（酸化素子分離、ＧＩ：８２ｎｍ）として、従来例（ポリシリコン島加工、ＧＩ：８０ｎｍ）と特性を比較した。比較した特性は、しきい電圧（ｎ型、ｐ型）及びしきい電圧シフトである。なお、しきい電圧において、バラツキは、測定素子数を１００個としたときの３×σ値とした。結果を表３及び表４に示す。

表３から明らかなように、本実施形態の作製プロセスを適用した実施例においては、従来例と比較してしきい電圧が小さく、且つバラツキの極めて小さなＭＯＳ型ポリシリコンＴＦＴを作製することが可能である。また、表４から明らかなように、実施例では、従来例と比較して良好なストレス劣化耐性が達成されている。これは、実施例ではポリシリコン膜にエッジがないことによるものと考えられる。

（第３の実施形態）
本実施形態も、先の第２の実施形態と同様、エッチングストッパ層として酸化シリコン膜を形成した実施形態であるが、エッチングストッパ層である酸化シリコン膜をそのままゲート絶縁膜として用いた例である。前述の通り、エッチングストッパ層として機能する酸化シリコン膜は、膜厚をあまり厚くすることができないが、ゲート絶縁膜の膜厚が薄くても良い場合には、エッチングストッパ層である酸化シリコン膜をそのままゲート絶縁膜として用いることができ、工程の大幅な短縮が可能である。

図６に、本実施形態の素子分離プロセスを示す。高圧水蒸気アニールによる酸化領域７の形成までは、先の第２の実施形態と同様である。すなわち、先ず、図６（ａ）に示すように、ポリシリコン膜１上に酸化シリコン膜（ＳｉＯ_２膜）８を形成し、この上に窒化シリコン膜６を形成する。窒化シリコン膜６のエッチングの後、図６（ｂ）に示すように、窒化シリコン膜６をマスクとして素子領域以外の部分のポリシリコン膜１を酸化して酸化領域７を形成し、ポリシリコン膜１の素子分離を行う。

本実施形態においては、前記素子分離の後、窒化シリコン膜６を除去し、酸化シリコン膜８をゲート絶縁膜としてそのまま用い、図６（ｃ）に示すように、当該酸化シリコン膜８上にゲートメタル４を直接形成する。素子サイズ等によっては、酸化シリコン膜８の厚さが薄くてもゲート絶縁膜として用いることができ、これにより工程の大幅な短縮が可能である。

（第４の実施形態）
第２の実施形態や第３の実施形態では、酸化シリコン膜８で覆われた状態でポリシリコン膜１の酸化（高圧水蒸気アニール）を行っており、酸化に長時間を要する結果となっている。そこで、本実施形態では、窒化シリコン膜６のエッチングの後、窒化シリコン膜をマスクとして酸化シリコン膜をエッチング除去し、前記高圧水蒸気アニールによる酸化を行うようにしている。

図７に、本実施形態の素子分離プロセスを示す。本実施形態においては、窒化シリコン膜６のエッチングの後、図７（ａ）に示すように、窒化シリコン膜６をマスクとして酸化シリコン膜８をエッチング除去する。酸化シリコン膜８は厚さが薄いので、例えば希ＨＦ溶液により簡単に除去することができる。この酸化シリコン膜８の除去により、素子領域以外の部分（窒化シリコン膜８の下部以外の部分）のポリシリコン膜１が表面に露出することになる。

そして、図７（ｂ）に示すように、前記酸化シリコン膜８のエッチング除去の後、高圧水蒸気アニールによる酸化を行い、素子分離を行う。前記高圧水蒸気アニールの際には、ポリシリコン膜１が酸化シリコン膜８に覆われることなく表面に露出しているので、酸化速度が速くなる。したがって、酸化の要するプロセス時間を大幅に短縮することが可能となる。

前記高圧水蒸気アニールによる酸化（素子分離）の後は、先の第２の実施形態と同様、図７（ｃ）に示すように、窒化シリコン膜６を除去し、酸化シリコン膜８上に絶縁膜９を積み増し、さらには、図７（ｄ）に示すように、ゲートメタル４を形成し、ＭＯＳ型ポリシリコンＴＦＴを完成する。なお、必要なゲート絶縁膜の膜厚によっては、絶縁膜９の積み増しをせず、前記酸化シリコン膜８をそのままゲート絶縁膜として用いることも可能である。

（第５の実施形態）
本実施形態は、高圧水蒸気アニールによる酸化によりポリシリコン膜のゲート部分を酸化するとともに、マスクとして用いた窒化シリコン膜を層間絶縁膜として利用することを特徴とするものである。

ポリシリコンＴＦＴの加工で問題となる部分の一つとして、ソース／ドレインのコンタクトを挙げることができる。この部分は層間絶縁膜の孔開けにより形成されるが、この加工プロセスのマージンを取るためには、ポリシリコン膜の厚さはできるだけ厚い方がよい。一方で、チャネル厚は極力薄くしたいという要望がある。したがって、前記コンタクト部分とチャネル部分を同一プロセスで作製することは難しい。また、チャネル部分のみを薄層化する場合、エッチング等の方法によりチャネル部分を薄くしようとすると、エッチングの面内でのばらつきによりチャネル厚がばらついてしまうことから、製造技術としては適用することが困難である。

そこで、本実施形態においては、ポリシリコン膜のゲート部分を高圧水蒸気アニールにより選択的に酸化し、前記厚さの差を実現するようにしている。以下、本実施形態における製造プロセスについて図８により説明する。なお、図８は、図１のｙ−ｙ線位置での断面図である。

本実施形態においては、先ず、図８（ａ）に示すように、ガラス基板等の絶縁性基板５上に活性層として機能するポリシリコン膜１を成膜し、ソース領域２及びドレイン領域３に対応してマスクとなる窒化シリコン膜１１を形成する。前記窒化シリコン膜１１は、先の第１の実施形態の場合と同様、絶縁性基板５の歪点以下の温度で低温ＣＶＤにより形成する。

次に、高圧水蒸気アニールを行い、図８（ｂ）に示すように、ゲート酸化を行う。このゲート酸化により、ゲート絶縁膜１２が押し込み酸化される形で形成される。高圧水蒸気アニールにおいては、酸化速度が速く短時間での酸化が可能であるため、ゲート絶縁膜１２の形成への適用が可能である。このゲート酸化により、チャネル厚（ゲート部分のポリシリコン膜１の厚さ）は減少し、一方、窒化シリコン膜１１によってマスクされたソース領域２及びドレイン領域３のポリシリコン膜１の厚さはそのまま保たれる。

前記高圧水蒸気アニールによるゲート絶縁膜１２の形成の後、図８（ｃ）に示すように、ゲートメタル４を形成し、さらには層間絶縁膜１３を形成する。なお、層間絶縁膜１３の形成に際しては、前記窒化シリコン膜１１をそのまま第１の層間絶縁膜として利用し、前記層間絶縁膜１３を第２の層間絶縁膜として形成する。窒化シリコン膜１１をそのまま残すことにより、高圧水蒸気アニール処理の後、ソース領域２，ドレイン領域３部分のポリシリコン膜１が厚膜のまま残存する上、ゲート絶縁膜１２も形成されているので、そのままゲートメタル４の成膜プロセスに移行可能である。

さらに、図８（ｄ）に示すように、ソース領域２及びドレイン領域３上の層間絶縁膜（窒化シリコン膜１１及び層間絶縁膜１３）に孔開け加工をし、埋め込み電極１４，１５を形成する。

以上の工程を経て形成されるＭＯＳ型ポリシリコンＴＦＴにおいては、ソース領域２及びドレイン領域３においてコンタクト厚膜が可能であり、コンタクト抵抗が低下するため電気特性を向上させることができる。また、マスクに用いた窒化シリコン膜１１を層間絶縁膜としても用いることにより、工程の大幅な短縮が可能である。さらに、押し込み酸化でゲート絶縁膜１２を作製しているため、ＭＯＳ界面の電気特性が良好なものとなり、結果としてポリシリコンＴＦＴの電気特性も良好なものとなる。

実際、本発明者が第２の実施形態の作製プロセスに従いＭＯＳ型ポリシリコンＴＦＴを作製したところ、特性の改善が認められた。

先ず、高圧水蒸気アニール後のコンタクト部分のポリシリコン膜の膜厚（初期厚さ５０ｎｍ）は、窒化シリコン膜下では５０ｎｍがほぼ保たれており、それ以外の部分では３０ｎｍ程度であった。すなわち、窒化シリコン膜１１は高圧水蒸気アニールによる酸化に対して選択性があり、マスクとして利用可能であることがわかった。

また、図９は、従来例（ポリシリコン膜１の膜厚が一様）と本実施形態で作製された実施例（ソース領域２及びドレイン領域３においてポリシリコン膜１が厚膜化）のコンタクト抵抗を比較したものである。ポリシリコン膜１の厚さを薄くした場合、コンタクト加工時にポリシリコン膜１を完全にエッチングしてしまうことがあるが、その場合にはコンタクトはコンタクト孔の側壁のみのよって取ることになる。したがって、コンタクト部分の抵抗が大きくなる。これに対して、実施例ではコンタクト加工時にポリシリコン膜１が完全にエッチングされることがなく、側壁のみならず底面においてもコンタクトが取られるので、コンタクト部分の抵抗が小さな値となっている。

さらに、作製されたＭＯＳ型ポリシリコンＴＦＴの特性比較を表５及び表６に示す。なお、これらの表において、従来例は窒化シリコン膜１１をマスクとして用いることなく高圧水蒸気アニールによりポリシリコン膜１の表面に一様に酸化膜を形成してゲート絶縁膜とした例であり、ポリシリコン膜１の膜厚が一様とされた例である。

表５や表６から明らかなように、本実施形態を適用して作製したＭＯＳ型ポリシリコンＴＦＴにおいては、従来例のＭＯＳ型ポリシリコンＴＦＴに比べて特性ばらつきが少ない。これは、コンタクト抵抗にばらつきがないことによるものと考えられる。

ＭＯＳ型ポリシリコンＴＦＴの素子構成例を示す概略平面図である。 第１の実施形態における作製プロセスを示すものであり、（ａ）は窒化シリコン膜形成工程、（ｂ）は高圧水蒸気アニールによる酸化工程、（ｃ）はゲートメタル形成工程を示す。 高圧水蒸気アニールにおける圧力と酸化レートの関係を示す特性図である。 第２の実施形態における作製プロセスを示すものであり、（ａ）は窒化シリコン膜形成工程、（ｂ）は高圧水蒸気アニールによる酸化工程、（ｃ）は絶縁膜積み増し工程、（ｄ）はゲートメタル形成工程を示す。 酸化シリコン膜の膜厚と酸化時間の関係を示す特性図である。 第３の実施形態における作製プロセスを示すものであり、（ａ）は窒化シリコン膜形成工程、（ｂ）は高圧水蒸気アニールによる酸化工程、（ｃ）はゲートメタル形成工程を示す。 第４の実施形態における作製プロセスを示すものであり、（ａ）は窒化シリコン膜形成及び酸化シリコン膜エッチング工程、（ｂ）は高圧水蒸気アニールによる酸化工程、（ｃ）は絶縁膜積み増し工程、（ｄ）はゲートメタル形成工程を示す。 第５の実施形態における作製プロセスを示すものであり、（ａ）は窒化シリコン膜形成工程、（ｂ）はゲート酸化工程、（ｃ）はゲートメタル及び層間絶縁膜形成工程、（ｄ）はコンタクト加工工程を示す。 従来例と実施例のコンタクト抵抗を比較して示す特性図である。 （ａ）は素子分離をＭＥＳＡ構造としたポリシリコンＴＦＴの断面を示す図であり、（ｂ）はエッジ部分を拡大して示す図である。

符号の説明

１ ポリシリコン膜、２ ソース領域、３ ドレイン領域、４ ゲートメタル、５ 基板、６ 窒化シリコン膜、７ 酸化領域、８ 酸化シリコン膜、９ 絶縁膜、１１ 窒化シリコン膜、１２ ゲート絶縁膜、１３ 層間絶縁膜、１４，１５ 埋め込み電極

Claims (9)

1. 活性層にポリシリコンが用いられ絶縁性基板上に設けられたＭＯＳ型半導体素子の製造方法であって、
   前記ポリシリコン膜を選択的に酸化するに際し、窒化シリコン膜をマスクとして用い、高圧水蒸気アニールにより酸化を行うことを特徴とするＭＯＳ型半導体素子の製造方法。
2. 素子分離方法として前記高圧水蒸気アニールによる酸化を用いることを特徴とする請求項１記載のＭＯＳ型半導体素子の製造方法。
3. 前記ポリシリコン膜上に酸化シリコン膜を介して窒化シリコン膜を形成し、前記酸化シリコン膜をエッチングストッパ層として前記窒化シリコン膜をエッチングすることを特徴とする請求項１または２記載のＭＯＳ型半導体素子の製造方法。
4. 前記窒化シリコン膜のエッチングの後、窒化シリコン膜をマスクとして酸化シリコン膜をエッチング除去し、前記高圧水蒸気アニールによる酸化を行うことを特徴とする請求項１から３のいずれか１項記載のＭＯＳ型半導体素子の製造方法。
5. 前記窒化シリコン膜をゲート絶縁膜として利用することを特徴とする請求項１から４のいずれか１項記載のＭＯＳ型半導体素子の製造方法。
6. 前記高圧水蒸気アニールによる酸化の後、窒化シリコン膜を除去するとともに、残存する酸化シリコン膜上に絶縁膜を形成し、これら酸化シリコン膜及び絶縁膜をゲート絶縁膜とすることを特徴とする請求項３または４記載のＭＯＳ型半導体素子の製造方法。
7. 前記高圧水蒸気アニールによる酸化の後、窒化シリコン膜を除去し、残存する酸化シリコン膜をゲート絶縁膜とすることを特徴とする請求項３または４記載のＭＯＳ型半導体素子の製造方法。
8. チャネル部分以外の部分を窒化シリコン膜で被覆し、高圧水蒸気アニール法によりゲート絶縁膜を形成し、且つ前記窒化シリコン膜を層間絶縁膜として用いることを特徴とする請求項１記載のＭＯＳ型半導体素子の製造方法。
9. 前記窒化シリコン膜は、前記絶縁性基板の歪点以下の温度でＣＶＤ法により形成することを特徴とする請求項１から８のいずれか１項記載のＭＯＳ型半導体素子の製造方法。

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