JP6079502B2 - 固体撮像素子および電子機器 - Google Patents

Description

本開示は、いわゆる縦方向分光型に好適な固体撮像素子およびこの固体撮像素子を備えた電子機器に関する。

デジタルビデオカメラ、デジタルスチルカメラ、携帯電話やスマートフォン等に搭載される固体撮像装置として、例えばＣＭＯＳ（Complementary Metal Oxide Semiconductor ）イメージセンサが挙げられる。ＣＭＯＳイメージセンサでは、光電変換素子であるフォトダイオードのｐｎ接合容量に蓄積した光電荷が、ＭＯＳトランジスタを介して読み出される。

既存の固体撮像装置では、赤、緑および青の画素を平面上に並べた画素配列が広く用いられているが、この構成では、画素間の補間処理を行って色信号を生成することに伴い、偽色が発生する。そのため、同一画素の縦方向に赤、緑および青の光電変換領域を積層した縦方向分光型の固体撮像素子が検討されている。例えば特許文献１には、半導体基板内に青および赤のフォトダイオードを積層し、半導体基板の受光面側（裏面側、第１面側）に有機光電変換膜を用いた緑の光電変換素子を設けた固体撮像素子が記載されている。

特開２０１１−２９３３７号公報

特許文献１では、緑の光電変換素子で生じた電荷は、半導体基板を貫通する導電性プラグを通じて半導体基板の配線層側（表面側、第２面側）のｎ型半導体領域に蓄積されると説明されている。導電性プラグは、半導体基板の第１面側の光電変換素子からの電荷を半導体基板の第２面側に良好に転送し、変換効率などの特性を高めるために重要であるが、導電性プラグの構成については未だ検討の余地が残されていた。

本開示はかかる問題点に鑑みてなされたもので、その目的は、特性を高めることが可能な固体撮像素子およびこの固体撮像素子を備えた電子機器を提供することにある。

本開示に係る第１の固体撮像素子は、半導体基板の第１面側に設けられた光電変換素子と、光電変換素子に接続され、半導体基板の第１面と第２面との間に設けられた貫通電極と、分離溝を充填し、絶縁性を有する誘電体層と、貫通電極と半導体基板との間に設けられた分離溝と、分離溝の外側面、内側面および底面と、半導体基板の第１面とに設けられた固定電荷を有する膜とを備えたものである。

本開示の第１の固体撮像素子では、貫通電極と半導体基板とが、分離溝および誘電体層で充填で分離されているので、貫通電極と半導体基板との間に生じる静電容量が低減され、変換効率などの特性が向上する。また、分離溝の外側面、内側面および底面と、半導体基板の第１面とに固定電荷を有する膜を設けることにより、暗電流の発生が低減される。

本開示に係る第２の固体撮像素子は、半導体基板の第１面側に設けられた光電変換素子と、光電変換素子に接続され、半導体基板の第１面と第２面との間に設けられた貫通電極と、貫通電極と半導体基板との間に設けられた分離溝と、分離溝の外側面を被覆する外側誘電体層と、分離溝の内側面を被覆する内側誘電体層と、外側誘電体層と内側誘電体層との間に設けられた空洞とを備えたものである。

本開示の第２の固体撮像素子では、貫通電極と半導体基板とが、分離溝、外側誘電体層、内側誘電体層および空洞で分離されているので、貫通電極と半導体基板との間に生じる静電容量が低減され、変換効率などの特性が向上する。

本開示に係る第３の固体撮像素子は、半導体基板の第１面側に設けられた光電変換素子と、光電変換素子に接続され、半導体基板の第１面と第２面との間に設けられた貫通電極と、貫通電極と半導体基板との間に設けられた分離溝と、分離溝の外側面、内側面および底面と、半導体基板の第１面とに設けられた固定電荷を有する膜と、半導体基板の第２面に設けられたアンプトランジスタおよびフローティングディフュージョンとを有するものであり、光電変換素子は、貫通電極を介して、アンプトランジスタのゲートとフローティングディフュージョンとに接続されている。

本開示の第３の固体撮像素子では、半導体基板の第１面側の光電変換素子で生じた電荷は、貫通電極を介して半導体基板の第２面側に転送され、フローティングディフュージョンに蓄積される。アンプトランジスタは、光電変換素子で生じた電荷量を電圧に変調する。

本開示に係る第１の電子機器は、上記本開示に係る第１の固体撮像素子を有するものである。

本開示に係る第２の電子機器は、上記本開示に係る第２の固体撮像素子を有するものである。

本開示に係る第３の電子機器は、上記本開示に係る第３の固体撮像素子を有するものである。

本開示の第１ないし第３の電子機器では、上記本開示の第１ないし第３の固体撮像素子により撮像がなされる。

本開示の第１の固体撮像素子、または本開示の第１の電子機器によれば、貫通電極と半導体基板とを、分離溝および誘電体層で分離するようにしている。よって、貫通電極と半導体基板との間に生じる静電容量を低減させ、変換効率などの特性を高めることが可能となる。また、分離溝の外側面、内側面および底面と、半導体基板の第１面とに固定電荷を有する膜を設けるようにしたので、暗電流を低減することが可能となる。

本開示の第２の固体撮像素子、または本開示の第２の電子機器によれば、貫通電極と半導体基板とを、分離溝、外側誘電体層、内側誘電体層および空洞で分離するようにしている。よって、貫通電極と半導体基板との間に生じる静電容量を低減させ、変換効率などの特性を高めることが可能となる。

本開示の第３の固体撮像素子、または本開示の第３の電子機器によれば、貫通電極と半導体基板とを、分離溝および誘電体層で分離して分離溝の外側面、内側面および底面と、半導体基板の第１面とに固定電荷を有する膜を設け、さらに、光電変換素子を、貫通電極を介して、アンプトランジスタのゲートとフローティングディフュージョンとに接続するようにしている。よって、半導体基板の第１面側の光電変換素子で生じた電荷を、貫通電極を介して半導体基板の第２面側に良好に転送し、特性を高めることが可能となる。

本開示の第１の実施の形態に係る固体撮像素子の構成を表す断面図である。 図１に示した固体撮像素子を四つ並べた構成を表す平面図である。 図１に示した固体撮像素子の製造方法を工程順に表す断面図である。 図３に続く工程を表す断面図である。 図４に続く工程を表す断面図である。 図５に続く工程を表す断面図である。 図６続く工程を表す断面図である。 図７に続く工程を表す断面図である。 本開示の第２の実施の形態に係る固体撮像素子の構成を表す断面図である。 図９に示した固体撮像素子の製造方法を工程順に表す断面図である。 図１０に続く工程を表す断面図である。 図１１に続く工程を表す断面図である。 図１２に続く工程を表す断面図である。 図１３に続く工程を表す断面図である。 図１４に続く工程を表す断面図である。 図１５に続く工程を表す断面図である。 図１６に続く工程を表す断面図である。 図１７に続く工程を表す断面図である。 変形例１に係る固体撮像素子の構成を表す断面図である。 本開示の第３の実施の形態に係る固体撮像素子の構成を表す断面図である。 図２０に示した固体撮像素子の製造方法を工程順に表す断面図である。 図２１に続く工程を表す断面図である。 本開示の第４の実施の形態に係る固体撮像素子の構成を表す断面図である。 図２０に示した固体撮像素子の製造方法の一工程を表す断面図である。 変形例２に係る固体撮像素子の構成を表す断面図である。 固体撮像装置の機能ブロック図である。 適用例に係る電子機器の機能ブロック図である。

以下、本開示における実施形態について、図面を参照して詳細に説明する。尚、説明する順序は、下記の通りである。
１．第１の実施の形態（固体撮像素子；貫通電極を半導体により構成し、貫通電極の周囲の分離溝内に空洞を設ける例）
２．第２の実施の形態（固体撮像素子；貫通電極を金属により構成し、貫通電極の周囲の分離溝内に空洞を設ける例）
３．変形例１（分離溝の外側面に熱酸化膜を設ける例）
４．第３の実施の形態（固体撮像素子；貫通電極を半導体により構成し、貫通電極の周囲の分離溝を誘電体層で充填する例）
５．第４の実施の形態（固体撮像素子；貫通電極を金属により構成し、貫通電極の周囲の分離溝を誘電体層で充填する例）
６．変形例２（分離溝の外側面に熱酸化膜を設ける例）
７．固体撮像装置の全体構成例
８．適用例（電子機器の例）

（第１の実施の形態）
図１は、本開示の第１の実施の形態に係る固体撮像素子１０の断面構成を表したものである。この固体撮像素子１０は、例えばデジタルスチルカメラ，ビデオカメラ等の電子機器に用いられるＣＭＯＳイメージセンサなどの固体撮像装置（後述）において一つの画素を構成するものである。

この固体撮像素子１０は、例えば、一つの光電変換素子２０と、二つのフォトダイオードＰＤ１，ＰＤ２とを半導体基板３０の厚み方向に積層した、いわゆる縦方向分光型のものである。光電変換素子２０は、半導体基板３０の第１面（裏面）３０Ａ側に設けられている。フォトダイオードＰＤ１，ＰＤ２は、半導体基板３０内に設けられ、半導体基板３０の厚み方向に積層されている。

光電変換素子２０と、フォトダイオードＰＤ１，ＰＤ２とは、互いに異なる波長域の光を選択的に検出して光電変換を行う。具体的には、光電変換素子２０は、緑（Ｇ）の色信号を取得する。フォトダイオードＰＤ１，ＰＤ２は、吸収係数の違いにより、それぞれ、青（Ｂ）および赤（Ｒ）の色信号を取得する。これにより、この固体撮像素子１０では、カラーフィルタを用いることなく一つの画素において複数種類の色信号を取得可能となっている。

なお、本実施の形態では、光電変換によって生じる電子およびホールの対のうち、電子を信号電荷として読み出す場合（Ｎ型半導体領域を光電変換層とする場合）について説明する。また、図中において、「Ｐ」「Ｎ」に付した「＋（プラス）」は、Ｐ型またはＮ型の不純物濃度が高いことを表し、「＋＋」はＰ型またはＮ型の不純物濃度が「＋」よりも更に高いことを表している。

半導体基板３０の第２面（表面）３０Ｂには、例えば、フローティングディフュージョン（浮遊拡散層）ＦＤ１，ＦＤ２，ＦＤ３と、縦型トランジスタ（転送トランジスタ）Ｔｒ１と、転送トランジスタＴｒ２と、アンプトランジスタ（変調素子）ＡＭＰと、リセットトランジスタＲＳＴと、多層配線４０とが設けられている。多層配線４０は、例えば、配線層４１，４２，４３を絶縁膜４４内に積層した構成を有している。

なお、図面では、半導体基板３０の第１面３０Ａ側を光入射側Ｓ１、第２面３０Ｂ側を配線層側Ｓ２と表している。

光電変換素子２０は、例えば、下部の透明電極２１と、光電変換膜２２と、上部の透明電極２３とを、半導体基板３０の第１面３０Ａの側からこの順に積層した構成を有している。透明電極２１は、一つ一つの固体撮像素子１０ごとに分離されている。光電変換膜２２および透明電極２３は、複数の固体撮像素子１０に共通した連続層として設けられている。半導体基板３０の第１面３０Ａと透明電極２１との間には、例えば、固定電荷を有する膜２４と、絶縁性を有する誘電体層２５と、層間絶縁膜２６とが設けられている。透明電極２３の上には、保護膜２７が設けられている。保護膜２７の上方には、平坦膜等の光学部材およびオンチップレンズ（いずれも図示せず）が配設されている。

半導体基板３０の第１面３０Ａと第２面３０Ｂとの間には、貫通電極５０が設けられている。光電変換素子２０は、貫通電極５０を介して、アンプトランジスタＡＭＰのゲートＧａｍｐと、フローティングディフュージョンＦＤ３とに接続されている。これにより、この固体撮像素子１０では、半導体基板３０の第１面３０Ａ側の光電変換素子２０で生じた電荷を、貫通電極５０を介して半導体基板３０の第２面３０Ｂ側に良好に転送し、特性を高めることが可能となっている。

貫通電極５０は、光電変換素子２０とアンプトランジスタＡＭＰのゲートＧａｍｐおよびフローティングディフュージョンＦＤ３とのコネクタとしての機能を有すると共に、光電変換素子２０において生じた電荷（ここでは電子）の伝送経路となるものである。貫通電極５０の下端は、例えば、下部第１コンタクト５１を介して、多層配線４０の配線層４１内の接続部４１Ａに接続されている。接続部４１Ａと、アンプトランジスタＡＭＰのゲートＧａｍｐとは、下部第２コンタクト５２により接続されている。接続部４１Ａと、フローティングディフュージョンＦＤ３とは、下部第３コンタクト５３により接続されている。貫通電極５０の上端は、例えば、上部コンタクト５４を介して下部透明電極２１に接続されている。

図２は、固体撮像素子１０を、半導体基板３０の第２面３０Ｂの側から見た平面構成を表したものであり、四つの固体撮像素子１０を二行×二列に配置した例を表している。貫通電極５０は、固体撮像素子１０の各々に、光電変換素子２０ごとに設けられていることが好ましい。すなわち、光電変換素子２０の下部の透明電極２１が固体撮像素子１０ごとに分離されていることに伴い、貫通電極５０も光電変換素子２０ごとに設けられることになる。

図１および図２に示したように、フローティングディフュージョンＦＤ３の隣には、リセットトランジスタＲＳＴのリセットゲートＧｒｓｔが配置されていることが好ましい。これにより、フローティングディフュージョンＦＤ３に蓄積された電荷を、リセットトランジスタＲＳＴによりリセットすることが可能となる。

なお、図２には、光電変換素子２０からの電荷を扱うアンプトランジスタＡＭＰおよびリセットトランジスタＲＳＴのみを表している。フォトダイオードＰＤ１，ＰＤ２に関する転送トランジスタＴｒ１，Ｔｒ２は、図２には図示しないが、空いている領域に適宜設置されている。

図１に示した貫通電極５０は、半導体基板３０を貫通すると共に、分離溝６０により半導体基板３０とは分離されている。貫通電極５０は、例えば、半導体基板３０と同じ半導体、例えばシリコン（Ｓｉ）により構成され、Ｎ型またはＰ型の不純物が注入される（図１では例えばＰ＋）ことにより抵抗値が低減されていることが好ましい。また、貫通電極５０の上端部および下端部には、高濃度不純物領域（図１では例えばＰ＋＋）が設けられ、上部コンタクト５４との接続抵抗および下部第１コンタクト５１との接続抵抗が更に低減されていることが好ましい。

図１に示したように、分離溝６０の外側面６１、内側面６２および底面６３は、絶縁性を有する誘電体層２５により被覆されている。誘電体層２５は、例えば、分離溝６０の外側面６１を被覆する外側誘電体層２５Ａと、分離溝６０の内側面６２を被覆する内側誘電体層２５Ｂとを有している。外側誘電体層２５Ａと内側誘電体層２５Ｂとの間には、空洞７０が設けられていることが好ましい。つまり、分離溝６０は環状または輪状であり、空洞７０は分離溝６０と同心円をなす環状または輪状である。これにより、貫通電極５０と半導体基板３０との間に生じる静電容量を低減させ、変換効率を高めると共に遅延（残像）を抑えることが可能となる。

以下、このことについて説明する。上述したように、貫通電極５０はＰ＋シリコンなどの導電性材料により構成され、貫通電極５０と半導体基板３０との間には誘電体層２５が設けられている。貫通電極５０は半導体基板３０を貫通し、アンプトランジスタＡＭＰおよびフローティングディフュージョンＦＤ３に接続されているので、貫通電極５０と半導体基板３０との間に生じる静電容量を低減することが望ましい。静電容量を低減させるためには、以下の三つの対応が考えられる。一つ目は、貫通電極５０の側壁の面積を減らすことである。二つ目は、貫通電極５０と半導体基板３０との距離ｄを増大させることである。三つ目は、貫通電極５０と半導体基板３０との間の絶縁体の誘電率を下げることである。

一つ目の貫通電極５０の側壁の面積の縮小は、半導体基板３０の厚さを薄くしたり、貫通電極５０の径を小さくしたりすることで可能となる。しかしながら、フォトダイオードＰＤ１，ＰＤ２の領域が小さくなったり、半導体基板３０の加工プロセスの難易度が上がる可能性がある。二つ目の貫通電極５０と半導体基板３０との距離ｄの増大は、比較的容易な対応であるが、素子面積の拡大につながる。

本実施の形態では、分離溝６０内に空洞７０を設けることにより、上記の三つ目の対応、つまり貫通電極５０と半導体基板３０との間の絶縁体の誘電率を下げるようにしたものである。空洞７０内には水素や窒素等の気体が存在しているが、例えばＴＥＯＳ（Tetraethyl orthosilicate）膜等の固体の誘電体に比べてその誘電率は低く、真空の誘電率に近い。そのため、貫通電極５０と半導体基板３０との間の容量を劇的に低減することが可能となる。

なお、空洞７０のサイズばらつきは、固体撮像素子１０が集合した固体撮像装置（後述）内またはウェハ内においてできるだけ小さいことが好ましく、例えばプラスマイナス１０％以下であることが好ましい。貫通電極５０と半導体基板３０との間の容量は、空洞７０のサイズに敏感であるからである。

また、この固体撮像素子１０では、図１に示したように、分離溝６０の外側面６１の半導体基板３０内には、貫通電極５０と同じ導電型（Ｎ型またはＰ型）の不純物領域（図１ではＰ＋）が設けられていることが好ましい。更に、分離溝６０の外側面６１、内側面６２および底面６３と、半導体基板３０の第１面３０Ａとに、固定電荷を有する膜２４が設けられていることが好ましい。具体的には、例えば、分離溝６０の外側面６１の半導体基板３０内にＰ型の不純物領域（図１のＰ＋）を設けると共に、固定電荷を有する膜２４として負の固定電荷を有する膜を設けることが好ましい。これにより、暗電流を低減することが可能となる。

以下、このことについて説明する。すなわち、縦方向分光の固体撮像素子１０では、貫通電極５０および分離溝６０を、半導体基板３０内のフォトダイオードＰＤ１，ＰＤ２に近接させた状態で、光電変換素子２０ごとに設ける。貫通電極５０および分離溝６０の表面は、半導体基板３０の表面と異なり、ドライエッチング等で加工した表面となるので、一般的に欠陥準位が多い。そのため、貫通電極５０および分離溝６０に隣接するフォトダイオードＰＤ１，ＰＤ２の暗電流や白点が増加するおそれがある。

ここでは、暗電流や白点を低減させるため、分離溝６０の外側面６１の半導体基板３０内にＰ型の不純物領域（図１のＰ＋）を設け、更に、固定電荷を有する膜２４として負の固定電荷を有する膜を設けるようにしている。負の固定電荷を有する膜２４が誘起する電界により、分離溝６０の外側面６１にホール蓄積（ホールアキュミュレーション）層が形成される。このホール蓄積層によって、分離溝６０の外側面６１からの電子の発生が抑制される。また、分離溝６０の外側面６１から電荷（電子）が発生した場合でも、発生した電子は拡散する途中のホール蓄積層で消滅するので、暗電流が低減される。

以下、各部の構成や材料等について説明する。

光電変換素子２０は、例えば４９５ｎｍ〜５７０ｎｍの波長域の一部または全部の波長域に対応する緑色光を光電変換するものである。透明電極２１，２３は、例えば、光透過性を有する導電膜により構成され、例えばＩＴＯ（インジウムスズ酸化物）により構成されている。光電変換膜２２は、選択的な波長域の光を光電変換する一方、他の波長域の光を透過させる有機光電変換材料よりなる有機膜である。光電変換膜２２は、例えば、ローダーミン系色素、メラシアニン系色素、キナクリドン等を含む有機光電変換材料により構成されている。なお、光電変換素子２０には、透明電極２１，２３および光電変換膜２２以外にも、下地層，電子ブロック層，バッファ層などの図示しない他の層が設けられていてもよい。

固定電荷を有する膜２４は、正の固定電荷を有する膜でもよいし、負の固定電荷を有する膜でもよい。負の固定電荷を有する膜の材料としては、酸化ハフニウム、酸化アルミニウム、酸化ジルコニウム、酸化タンタル、酸化チタンなどが挙げられる。また上記以外の材料としては酸化ランタン、酸化プラセオジム、酸化セリウム、酸化ネオジム、酸化プロメチウム、酸化サマリウム、酸化ユウロピウム、酸化ガドリニウム、酸化テルビウム、酸化ジスプロシウム、酸化ホルミウム、酸化ツリウム、酸化イッテルビウム、酸化ルテチウム、酸化イットリウム、窒化アルミニウム膜、酸窒化ハフニウム膜または酸窒化アルミニウム膜なども可能である。

固定電荷を有する膜２４は、２種類以上の膜を積層した構成を有していてもよい。それにより、例えば負の固定電荷を有する膜の場合にはホール蓄積層としての機能を更に高めることが可能である。

誘電体層２５の材料は特に限定されないが、例えば、シリコン酸化膜、ＴＥＯＳ、シリコン窒化膜、シリコン酸窒化膜を含む。

層間絶縁膜２６は、例えば、シリコン酸化膜により構成されている。保護膜２７は、例えば、シリコン窒化膜により構成されている。

半導体基板３０は、例えば、ｎ型のシリコン（Ｓｉ）基板により構成され、所定領域にｐウェル３１を有している。ｐウェル３１の第２面３０Ｂには、上述した縦型トランジスタＴｒ１，転送トランジスタＴｒ２，アンプトランジスタＡＭＰ，リセットトランジスタＲＳＴ等が設けられている。また、半導体基板３０の周辺部には、ロジック回路等からなる周辺回路（図示せず）が設けられている。

フォトダイオードＰＤ１，ＰＤ２は、それぞれ、半導体基板３０の所定領域にＰＮ接合を有する。フォトダイオードＰＤ１，ＰＤ２は、シリコン基板において光の入射深さに応じて吸収される光の波長が異なることを利用して縦方向に光を分光することを可能としたものである。フォトダイオードＰＤ１は、青色光を選択的に検出して青色に対応する信号電荷を蓄積させるものであり、青色光を効率的に光電変換可能な深さに設置されている。フォトダイオードＰＤ２は、赤色光を選択的に検出して赤色に対応する信号電荷を蓄積させるものであり、赤色光を効率的に光電変換可能な深さに設置されている。なお、青（Ｂ）は、例えば４５０ｎｍ〜４９５ｎｍの波長域、赤（Ｒ）は、例えば６２０ｎｍ〜７５０ｎｍの波長域にそれぞれ対応する色であり、フォトダイオードＰＤ１，ＰＤ２はそれぞれ、各波長域のうちの一部または全部の波長域の光を検出可能となっていればよい。

フォトダイオードＰＤ１は、例えば、ホール蓄積層となるＰ＋領域と、電子蓄積層となるＮ領域とを含んで構成されている。フォトダイオードＰＤ２は、例えば、ホール蓄積層となるＰ＋領域と、電子蓄積層となるＮ領域とを有する（Ｐ−Ｎ−Ｐの積層構造を有する）。フォトダイオードＰＤ１のＮ領域は、縦型トランジスタＴｒ１に接続されている。フォトダイオードＰＤ１のＰ＋領域は、縦型トランジスタＴｒ１に沿って屈曲し、フォトダイオードＰＤ２のＰ＋領域につながっている。

縦型トランジスタＴｒ１は、フォトダイオードＰＤ１において発生し、蓄積された、青色に対応する信号電荷（本実施の形態では電子）を、フローティングディフュージョンＦＤ１に転送する転送トランジスタである。フォトダイオードＰＤ１は半導体基板３０の第２面３０Ｂから深い位置に形成されているので、フォトダイオードＰＤ１の転送トランジスタは縦型トランジスタＴｒ１により構成されていることが好ましい。

転送トランジスタＴｒ２は、フォトダイオードＰＤ２において発生し、蓄積された、赤色に対応する信号電荷（本実施の形態では電子）を、フローティングディフュージョンＦＤ２に転送するものであり、例えばＭＯＳトランジスタにより構成されている。

アンプトランジスタＡＭＰは、光電変換素子２０で生じた電荷量を電圧に変調する変調素子であり、例えばＭＯＳトランジスタにより構成されている。

リセットトランジスタＲＳＴは、光電変換素子２０からフローティングディフュージョンＦＤ３に転送された電荷をリセットするものであり、例えばＭＯＳトランジスタにより構成されている。

下部第１〜第３コンタクト５１〜５３および上部コンタクト５４は、例えば、ＰＤＡＳ（Phosphorus Doped Amorphous Silicon）等のドープされたシリコン材料、または、アルミニウム、タングステン、チタン、コバルト、ハフニウム、タンタル等の金属材料により構成されている。

この固体撮像素子１０は、例えば、次のようにして製造することができる。

図３ないし図８は、この固体撮像素子１０の製造方法を工程順に表したものである。まず、図３に示したように、半導体基板３０内に、第１の導電型のウェルとして例えばｐウェル３１を形成し、このｐウェル３１内に第２の導電型（例えばＮ型）のフォトダイオードＰＤ１，ＰＤ２を形成する。半導体基板３０の第１面３０Ａ近傍にはＰ＋領域を形成する。

また、同じく図３に示したように、貫通電極５０および分離溝６０の形成予定領域に、半導体基板３０の第１面３０Ａから第２面３０Ｂまで貫通する不純物領域（Ｐ＋領域）を形成する。更に、貫通電極５０の上端部および下端部の形成予定領域には高濃度不純物領域（Ｐ＋＋領域）を形成する。

半導体基板３０の第２面３０Ｂには、同じく図３に示したように、フローティングディフュージョンＦＤ１〜ＦＤ３となるＮ＋領域を形成したのち、ゲート絶縁膜３２と、縦型トランジスタＴｒ１、転送トランジスタＴｒ２、アンプトランジスタＡＭＰおよびリセットトランジスタＲＳＴの各ゲートを含むゲート配線３３とを形成する。これにより、縦型トランジスタＴｒ１、転送トランジスタＴｒ２、アンプトランジスタＡＭＰおよびリセットトランジスタＲＳＴを形成する。更に、半導体基板３０の第２面３０Ｂ上に、下部第１〜第３コンタクト５１〜５３、接続部４１Ａを含む配線層４１〜４３、絶縁膜４４からなる多層配線４０を形成する。

半導体基板３０の基体としては、例えば、半導体基板３０と、埋込み酸化膜（図示せず）と、保持基板（図示せず）とを積層したＳＯＩ（Silicon on Insulator）基板を用いる。埋込み酸化膜および保持基板は、図３には図示しないが、半導体基板３０の第１面３０Ａに接合されている。イオン注入後、アニール処理を行う。

次いで、図４に示したように、半導体基板３０の第２面３０Ｂ側（多層配線４０）に支持基板（図示せず）または他の半導体基体等を接合して、上下反転する。続いて、半導体基板３０をＳＯＩ基板の埋込み酸化膜および保持基板から分離し、半導体基板３０の第１面３０Ａを露出させる。以上の工程は、イオン注入およびＣＶＤ（Chemical Vapor Deposition）等、通常のＣＭＯＳプロセスで使用されている技術にて行うことが可能である。

そののち、図５に示したように、例えばドライエッチングにより半導体基板３０を第１面３０Ａ側から加工し、輪状あるいは環状の分離溝６０を形成する。

分離溝６０の深さは、図５の矢印Ｄ６０Ａに示したように、半導体基板３０を第１面３０Ａから第２面３０Ｂまで貫通してゲート絶縁膜３２に達することが好ましい。更に、分離溝６０の底面６３での絶縁効果をより高めるためには、分離溝６０は、図５の矢印Ｄ６０Ｂに示したように、半導体基板３０およびゲート絶縁膜３２を貫通して多層配線４０の絶縁膜４４に達することが好ましい。図５には、分離溝６０が半導体基板３０およびゲート絶縁膜３２を貫通している場合を表している。

分離溝６０を形成したのち、図６に示したように、分離溝６０の外側面６１、内側面６２および底面６３と、半導体基板３０の第１面３０Ａとに、例えば負の固定電荷を有する膜２４を形成する。負の固定電荷を有する膜２４として、２種類以上の膜を積層してもよい。それにより、ホール蓄積層としての機能をより高めることが可能となる。

負の固定電荷を有する膜２４を形成したのち、図７に示したように、外側誘電体層２５Ａおよび内側誘電体層２５Ｂを有する誘電体層２５を形成する。このとき、誘電体層２５の膜厚および成膜条件を適切に調節することで、分離溝６０内において、外側誘電体層２５Ａと内側誘電体層２５Ｂとの間に空洞７０を形成する。

誘電体層２５および空洞７０を形成したのち、図８に示したように、層間絶縁膜２６および上部コンタクト５４を形成し、上部コンタクト５４を貫通電極５０の上端に接続する。そののち、図１に示したように、下部透明電極２１，光電変換膜２２および上部透明電極２３、保護膜２７を形成する。最後に、平坦膜等の光学部材およびオンチップレンズ（図示せず）を配設する。以上により、図１に示した固体撮像素子１０が完成する。

この固体撮像素子１０では、光電変換素子２０に、オンチップレンズ（図示せず）を介して光が入射すると、この光は、光電変換素子２０、フォトダイオードＰＤ１，ＰＤ２の順に通過し、その通過過程において緑、青、赤の色光毎に光電変換される。以下、各色の信号取得動作について説明する。

（光電変換素子２０による緑色信号の取得）
光電変換素子１０へ入射した光のうち、まず、緑色光が、光電変換素子２０において選択的に検出（吸収）され、光電変換される。

光電変換素子２０は、貫通電極５０を介して、アンプトランジスタＡＭＰのゲートＧａｍｐとフローティングディフュージョンＦＤ３とに接続されている。よって、光電変換素子２０で発生した電子・ホール対のうちの電子が、透明電極２１側から取り出され、貫通電極５０を介して半導体基板３０の第２面３０Ｂ側へ転送され、フローティングディフュージョンＦＤ３に蓄積される。これと同時に、アンプトランジスタＡＭＰにより、光電変換素子２０で生じた電荷量が電圧に変調される。

また、フローティングディフュージョンＦＤ３の隣には、リセットトランジスタＲＳＴのリセットゲートＧｒｓｔが配置されている。これにより、フローティングディフュージョンＦＤ３に蓄積された電荷は、リセットトランジスタＲＳＴによりリセットされる。

ここでは、光電変換素子２０が、貫通電極５０を介して、アンプトランジスタＡＭＰだけでなくフローティングディフュージョンＦＤ３にも接続されているので、フローティングディフュージョンＦＤ３に蓄積された電荷をリセットトランジスタＲＳＴにより容易にリセットすることが可能となる。

これに対して、貫通電極５０とフローティングディフュージョンＦＤ３とが接続されていない場合には、フローティングディフュージョンＦＤ３に蓄積された電荷をリセットすることが困難となり、大きな電圧をかけて透明電極２３側へ引き抜くことになる。そのため、光電変換膜２２がダメージを受けるおそれがある。また、短時間でのリセットを可能とする構造は暗時ノイズの増大を招き、トレードオフとなるため、この構造は困難である。

（フォトダイオードＰＤ１，ＰＤ２による青色信号，赤色信号の取得）
続いて、光電変換素子２０を透過した光のうち、青色光はフォトダイオードＰＤ１、赤色光はフォトダイオードＰＤ２において、それぞれ順に吸収され、光電変換される。フォトダイオードＰＤ１では、入射した青色光に対応した電子がフォトダイオードＰＤ１のＮ領域に蓄積され、蓄積された電子は、縦型トランジスタＴｒ１によりフローティングディフュージョンＦＤ１へと転送される。同様に、フォトダイオードＰＤ２では、入射した赤色光に対応した電子がフォトダイオードＰＤ２のＮ領域に蓄積され、蓄積された電子は、転送トランジスタＴｒ２によりフローティングディフュージョンＦＤ２へと転送される。

このように本実施の形態では、光電変換素子２０を、貫通電極５０を介して、アンプトランジスタＡＭＰのゲートＧａｍｐとフローティングディフュージョンＦＤ３とに接続するようにしたので、半導体基板３０の第１面３０Ａ側の光電変換素子２０で生じた電荷を、貫通電極５０を介して半導体基板３０の第２面３０Ｂ側に良好に転送し、特性を高めることが可能となる。

また、貫通電極５０と半導体基板３０とを、分離溝６０、外側誘電体層２５Ａ、内側誘電体層２５Ｂおよび空洞７０で分離するようにしたので、貫通電極５０と半導体基板３０との間に生じる静電容量を低減し、変換効率などの特性を更に向上させることが可能となる。

更に、フローティングディフュージョンＦＤ３の隣に、リセットトランジスタＲＳＴのリセットゲートＧｒｓｔを配置するようにしたので、フローティングディフュージョンＦＤ３に蓄積された電荷を、リセットトランジスタＲＳＴにより容易にリセットすることが可能となる。よって、光電変換膜２２のダメージを抑え、信頼性を向上させることが可能となる。また、暗時ノイズを増大させることなく短時間でのリセットが可能となる。

（第２の実施の形態）
図９は、本開示の第２の実施の形態に係る固体撮像素子１０Ａの断面構成を表したものである。この固体撮像素子１０Ａは、貫通電極５０を金属または導電性材料により構成したことを除いては、上記第１の実施の形態と同様の構成、作用および効果を有している。よって、対応する構成要素には同一の符号を付して説明する。

この固体撮像素子１０Ａは、第１の実施の形態と同様に、例えば、一つの光電変換素子２０と、二つのフォトダイオードＰＤ１，ＰＤ２とを半導体基板３０の厚み方向に積層した、いわゆる縦方向分光型のものである。光電変換素子２０は、半導体基板３０の第１面（裏面）３０Ａ側に設けられている。フォトダイオードＰＤ１，ＰＤ２は、半導体基板３０内に設けられ、半導体基板３０の厚み方向に積層されている。

光電変換素子２０、フォトダイオードＰＤ１，ＰＤ２および半導体基板３０は、第１の実施の形態と同様に構成されている。フローティングディフュージョンＦＤ１〜ＦＤ３、縦型トランジスタＴｒ１、転送トランジスタＴｒ２、アンプトランジスタＡＭＰと、リセットトランジスタＲＳＴおよび多層配線４０は、第１の実施の形態と同様に構成されている。

半導体基板３０の第１面３０Ａと第２面３０Ｂとの間には、第１の実施の形態と同様に、貫通電極５０が設けられている。光電変換素子２０は、貫通電極５０を介して、アンプトランジスタＡＭＰのゲートＧａｍｐと、フローティングディフュージョンＦＤ３とに接続されている。これにより、この固体撮像素子１０Ａでは、第１の実施の形態と同様に、半導体基板３０の第１面３０Ａ側の光電変換素子２０で生じた電荷を、貫通電極５０を介して半導体基板３０の第２面３０Ｂ側に良好に転送し、特性を向上させることが可能となっている。

貫通電極５０の近傍には、第１の実施の形態と同様に、フローティングディフュージョンＦＤ３が配置されている。フローティングディフュージョンＦＤ３の隣には、リセットトランジスタＲＳＴのリセットゲートＧｒｓｔが配置されていることが好ましい。これにより、フローティングディフュージョンＦＤ３に蓄積された電荷を、リセットトランジスタＲＳＴによりリセットすることが可能となる。

本実施の形態では、貫通電極５０は、上述したように、金属または導電性材料により構成されている。これにより、貫通電極５０の抵抗値を更に低減すると共に、貫通電極５０と下部第１〜第３コンタクト５１〜５３および上部コンタクト５４との接続抵抗を更に低減することが可能となる。よって、半導体基板３０の第１面３０Ａ側の光電変換素子２０で生じた電荷を、貫通電極５０を介して半導体基板３０の第２面３０Ｂ側に更に良好に転送し、特性を更に向上させることが可能となる。貫通電極５０を構成する金属または導電性材料としては、アルミニウム、タングステン、チタン、コバルト、ハフニウム、タンタルなどが挙げられる。

貫通電極５０と半導体基板３０との間には、第１の実施の形態と同様に、分離溝６０が設けられていることが好ましい。分離溝６０の外側面６１、内側面６２および底面６３は、絶縁性を有する誘電体層２５により被覆されていることが好ましい。分離溝６０の外側面６１を被覆する外側誘電体層２５Ａと、分離溝６０の内側面６２を被覆する内側誘電体層２５Ｂとの間には、空洞７０が設けられていることが好ましい。これにより、貫通電極５０と半導体基板３０との間に生じる静電容量を低減させ、変換効率を高めると共に遅延（残像）を抑えることが可能となる。

また、この固体撮像素子１０Ａでは、第１の実施の形態と同様に、分離溝６０の外側面６１の半導体基板３０内には、不純物領域（図９ではＰ＋）が設けられていることが好ましい。更に、分離溝６０の外側面６１、内側面６２および底面６３と、半導体基板３０の第１面３０Ａとに、固定電荷を有する膜２４が設けられていることが好ましい。具体的には、例えば、分離溝６０の外側面６１の半導体基板３０内にＰ型の不純物領域（図９のＰ＋）を設けると共に、固定電荷を有する膜２４として負の固定電荷を有する膜を設けることが好ましい。これにより、暗電流を低減することが可能となる。

固定電荷を有する膜２４は、第１の実施の形態と同様に、正の固定電荷を有する膜でもよいし、負の固定電荷を有する膜でもよい。負の固定電荷を有する膜の材料としては、酸化ハフニウム、酸化アルミニウム、酸化ジルコニウム、酸化タンタル、酸化チタンなどが挙げられる。また上記以外の材料としては酸化ランタン、酸化プラセオジム、酸化セリウム、酸化ネオジム、酸化プロメチウム、酸化サマリウム、酸化ユウロピウム、酸化ガドリニウム、酸化テルビウム、酸化ジスプロシウム、酸化ホルミウム、酸化ツリウム、酸化イッテルビウム、酸化ルテチウム、酸化イットリウム、窒化アルミニウム膜、酸窒化ハフニウム膜または酸窒化アルミニウム膜なども可能である。

固定電荷を有する膜２４は、第１の実施の形態と同様に、２種類以上の膜を積層した構成を有していてもよい。それにより、例えば負の固定電荷を有する膜の場合にはホール蓄積層としての機能を更に高めることが可能である。

誘電体層２５の材料は特に限定されないが、第１の実施の形態と同様に、例えば、シリコン酸化膜、ＴＥＯＳ、シリコン窒化膜、シリコン酸窒化膜を含む。

下部第１〜第３コンタクト５１〜５３および上部コンタクト５４は、第１の実施の形態と同様に、例えば、ＰＤＡＳ等のドープされたシリコン材料、または、アルミニウム、タングステン、チタン、コバルト、ハフニウム、タンタル等の金属材料により構成されている。

この固体撮像素子１０Ａは、例えば、次のようにして製造することができる。

図１０ないし図１８は、この固体撮像素子１０Ａの製造方法を工程順に表したものである。まず、第１の実施の形態と同様にして、図３に示した工程により、半導体基板３０内に、第１の導電型のウェルとして例えばｐウェル３１を形成し、このｐウェル３１内に第２の導電型（例えばＮ型）のフォトダイオードＰＤ１，ＰＤ２を形成する。半導体基板３０の第１面３０Ａ近傍にはＰ＋領域を形成する。

また、第１の実施の形態と同様に、同じく図３に示した工程により、貫通電極５０および分離溝６０の形成予定領域に、半導体基板３０の第１面３０Ａから第２面３０Ｂまで貫通する不純物領域（Ｐ＋領域）を形成する。なお、本実施の形態では、貫通電極５０を金属または導電性材料により構成するので、貫通電極５０の上端部および下端部の高濃度不純物領域（Ｐ＋＋領域）は不要である。

半導体基板３０の第２面３０Ｂには、第１の実施の形態と同様に、同じく図３に示し工程により、フローティングディフュージョンＦＤ１〜ＦＤ３となるＮ＋領域を形成したのち、ゲート絶縁膜３２と、縦型トランジスタＴｒ１、転送トランジスタＴｒ２、アンプトランジスタＡＭＰおよびリセットトランジスタＲＳＴの各ゲートを含むゲート配線３３とを形成する。これにより、縦型トランジスタＴｒ１、転送トランジスタＴｒ２、アンプトランジスタＡＭＰおよびリセットトランジスタＲＳＴを形成する。更に、半導体基板３０の第２面３０Ｂ上に、下部第１〜第３コンタクト５１〜５３、接続部４１Ａを含む配線層４１〜４３、絶縁膜４４からなる多層配線４０を形成する。

半導体基板３０の基体としては、第１の実施の形態と同様に、例えばＳＯＩ基板を用いる。イオン注入後、アニール処理を行う。

次いで、図１０に示したように、半導体基板３０の第２面３０Ｂ側（多層配線４０）に支持基板（図示せず）または他の半導体基体等を接合して、上下反転する。続いて、半導体基板３０をＳＯＩ基板の埋込み酸化膜および保持基板から分離し、半導体基板３０の第１面３０Ａを露出させる。以上の工程は、イオン注入およびＣＶＤ等、通常のＣＭＯＳプロセスで使用されている技術にて行うことが可能である。

そののち、図１１に示したように、例えばドライエッチングにより半導体基板３０を第１面３０Ａ側から加工し、半導体基板３０を貫通する環状または輪状の分離溝６０を形成する。

分離溝６０を形成したのち、図１２に示したように、分離溝６０の外側面６１および底面６３と、半導体基板３０の第１面３０Ａとに、絶縁膜８０を成膜する。絶縁膜８０の材料としては、ＴＥＯＳ，ＡＬＤ法により成膜されたＳｉＯ膜またはＳｉＮ膜等を用いることが可能である。

続いて、図１３に示したように、ドライエッチング等により絶縁膜８０を後退させる。

そののち、図１４に示したように、分離溝６０に金属材料膜５０Ａを埋め込む。

金属材料膜５０Ａを埋め込んだのち、図１５に示したように、ドライエッチングまたはＣＭＰ（Chemical Mechanical Polishing）により、金属材料膜５０Ａを後退もしくは平坦化させて、貫通電極５０を形成する。その際、分離溝６０の入口付近ではエッチバックにより絶縁膜８０の厚みが薄くなっているので、絶縁膜８０の厚みが確保されているところまで金属材料膜５０Ａを後退させることが好ましい。これにより、貫通電極５０と半導体基板３０とのショートを抑えることが可能となる。

貫通電極５０を形成したのち、図１６に示したように、絶縁膜８０を剥離する。

絶縁膜８０を剥離したのち、図１７に示したように、分離溝６０の外側面６１、内側面６２および底面６３と、半導体基板３０の第１面３０Ａとに、例えば負の固定電荷を有する膜２４を形成する。負の固定電荷を有する膜２４としては、２種類以上の膜を積層してもよい。それにより、ホール蓄積層としての機能をより高めることが可能となる。

負の固定電荷を有する膜２４を形成したのち、同じく図１７に示したように、誘電体層２５を形成する。このとき、誘電体層２５の膜厚および成膜条件を適切に調節することで、分離溝６０内に空洞７０を形成する。なお、誘電体層２５の表面をＣＭＰ等で平坦化してもよい。

誘電体層２５および空洞７０を形成したのち、図１８に示したように、層間絶縁膜２６および上部コンタクト５４を形成し、上部コンタクト５４を貫通電極５０の上端に接続する。そののち、図９に示したように、下部透明電極２１，光電変換膜２２および上部透明電極２３、保護膜２７を形成する。最後に、平坦膜等の光学部材およびオンチップレンズ（図示せず）を配設する。以上により、図９に示した固体撮像素子１０Ａが完成する。

この固体撮像素子１０Ａでは、光電変換素子２０に、オンチップレンズ（図示せず）を介して光が入射すると、この光は、光電変換素子２０、フォトダイオードＰＤ１，ＰＤ２の順に通過し、その通過過程において緑、青、赤の色光毎に光電変換され、第１の実施の形態と同様にして各色の信号が取得される。

ここでは、貫通電極５０が金属または導電性材料により構成されているので、貫通電極５０の抵抗値が低減され、特性がより向上する。

このように本実施の形態では、貫通電極５０を金属または導電性材料により構成するようにしたので、貫通電極５０の抵抗値を低減し、特性をより高めることが可能となる。

（変形例１）
図１９は、変形例１に係る固体撮像素子１０Ｂの断面構成を表したものである。この固体撮像素子１０Ｂは、誘電体層２５と貫通電極５０との間、および誘電体層２５と半導体基板３０との間に、熱酸化膜３４を設けたものである。熱酸化膜３４は、半導体基板３０のシリコンを熱酸化させた酸化シリコン膜、酸化窒化シリコン、高誘電体絶縁膜などにより構成することが可能である。このことを除いては、この固体撮像素子１０Ｂは、上記第１の実施の形態と同様の構成、作用および効果を有している。また、この固体撮像素子１０Ｂは、分離溝６０の外側面６１および内側面６２に熱酸化膜３４を設けることを除いては、第１の実施の形態と同様にして製造することができる。

（第３の実施の形態）
図２０は、本開示の第３の実施の形態に係る固体撮像素子１０Ｃの断面構成を表したものである。この固体撮像素子１０Ｃは、分離溝６０を、絶縁性を有する誘電体層２５で充填することにより、貫通電極５０と半導体基板３０との間に生じる静電容量を低減し、変換効率などの特性を更に向上させるようにしたものである。このことを除いては、この固体撮像素子１０Ｃは、上記第１の実施の形態と同様の構成、作用および効果を有している。

この固体撮像素子１０Ｃは、例えば次のようにして製造することができる。

図２１および図２２は、この固体撮像素子１０Ｃの製造方法を工程順に表したものである。なお、第１の実施の形態と重複する工程については、図３ないし図６を参照して説明する。

まず、第１の実施の形態と同様にして、図３に示した工程により、半導体基板３０内に、第１の導電型のウェルとして例えばｐウェル３１を形成し、このｐウェル３１内に第２の導電型（例えばＮ型）のフォトダイオードＰＤ１，ＰＤ２を形成する。半導体基板３０の第１面３０Ａ近傍にはＰ＋領域を形成する。

また、第１の実施の形態と同様にして、同じく図３に示した工程により、貫通電極５０および分離溝６０の形成予定領域に、半導体基板３０の第１面３０Ａから第２面３０Ｂまで貫通する不純物領域（Ｐ＋領域）を形成する。更に、貫通電極５０の上端部および下端部の形成予定領域には高濃度不純物領域（Ｐ＋＋領域）を形成する。

半導体基板３０の第２面３０Ｂには、第１の実施の形態と同様に、同じく図３に示した工程により、フローティングディフュージョンＦＤ１〜ＦＤ３となるＮ＋領域を形成したのち、ゲート絶縁膜３２と、縦型トランジスタＴｒ１、転送トランジスタＴｒ２、アンプトランジスタＡＭＰおよびリセットトランジスタＲＳＴの各ゲートを含むゲート配線３３とを形成する。これにより、縦型トランジスタＴｒ１、転送トランジスタＴｒ２、アンプトランジスタＡＭＰおよびリセットトランジスタＲＳＴを形成する。更に、半導体基板３０の第２面３０Ｂ上に、下部第１〜第３コンタクト５１〜５３、接続部４１Ａを含む配線層４１〜４３、絶縁膜４４からなる多層配線４０を形成する。

半導体基板３０の基体としては、第１の実施の形態と同様に、例えばＳＯＩ基板を用いる。イオン注入後、アニール処理を行う。

次いで、第１の実施の形態と同様に、図４に示した工程により、半導体基板３０の第２面３０Ｂ側（多層配線４０）に支持基板（図示せず）または他の半導体基体等を接合して、上下反転する。続いて、半導体基板３０をＳＯＩ基板の埋込み酸化膜および保持基板から分離し、半導体基板３０の第１面３０Ａを露出させる。以上の工程は、イオン注入およびＣＶＤ等、通常のＣＭＯＳプロセスで使用されている技術にて行うことが可能である。

そののち、第１の実施の形態と同様に、図５に示した工程により、例えばドライエッチングにより半導体基板３０を第１面３０Ａ側から加工し、環状または輪状の分離溝６０を形成する。

分離溝６０を形成したのち、第１の実施の形態と同様に、図６に示した工程により、分離溝６０の外側面６１、内側面６２および底面６３と、半導体基板３０の第１面３０Ａとに、例えば負の固定電荷を有する膜２４を形成する。負の固定電荷を有する膜２４としては、２種類以上の膜を積層してもよい。それにより、ホール蓄積層としての機能をより高めることが可能となる。

負の固定電荷を有する膜２４を形成したのち、図２１に示したように、分離溝６０を誘電体層２５で充填する。

誘電体層２５を形成したのち、図２２に示したように、層間絶縁膜２６および上部コンタクト５４を形成し、上部コンタクト５４を貫通電極５０の上端に接続する。そののち、図２０に示したように、下部透明電極２１，光電変換膜２２および上部透明電極２３、保護膜２７を形成する。最後に、平坦膜等の光学部材およびオンチップレンズ（図示せず）を配設する。以上により、図２０に示した固体撮像素子１０Ｃが完成する。

（第４の実施の形態）
図２３は、本開示の第４の実施の形態に係る固体撮像素子１０Ｄの断面構成を表したものである。この固体撮像素子１０Ｄは、分離溝６０を、絶縁性を有する誘電体層２５で充填することにより、貫通電極５０と半導体基板３０との間に生じる静電容量を低減し、変換効率などの特性を更に向上させるようにしたものである。このことを除いては、この固体撮像素子１０Ｄは、上記第２の実施の形態と同様の構成、作用および効果を有している。

この固体撮像素子１０Ｄは、図２４に示したように、誘電体層２５で分離溝６０を埋め込むことを除いては、第２の実施の形態と同様にして製造することができる。

（変形例２）
図２５は、変形例２に係る固体撮像素子１０Ｅの断面構成を表したものである。この固体撮像素子１０Ｅは、誘電体層２５と貫通電極５０との間、および誘電体層２５と半導体基板３０との間に、変形例１と同様の熱酸化膜３４を設けたものである。熱酸化膜３４は、変形例１と同様に、半導体基板３０のシリコンを熱酸化させた酸化シリコン膜、酸化窒化シリコン、高誘電体絶縁膜などにより構成することが可能である。このことを除いては、この固体撮像素子１０Ｅは、上記第３の実施の形態と同様の構成、作用および効果を有している。また、この固体撮像素子１０Ｅは、分離溝６０の外側面６１および内側面６２に熱酸化膜３４を設けることを除いては、第３の実施の形態と同様にして製造することができる。

（固体撮像装置の全体構成）
図２６は、上記実施の形態において説明した固体撮像素子１０，１０Ａ〜１０Ｅを画素ＰＸＬとして備えた固体撮像装置の全体構成を表したものである。この固体撮像装置１は、例えばＣＭＯＳイメージセンサであり、撮像画素領域としての画素部１１０を有すると共に、例えば行走査部１３１、水平選択部１３３、列走査部１３４およびシステム制御部１３２からなる回路部１３０を有している。回路部１３０は、画素部１１０の周辺領域に設けられていてもよいし、画素部１１０と積層されて（画素部１１０に対向する領域に）設けられていてもよい。

画素部１１０は、例えば行列状に２次元配置された複数の画素ＰＸＬを有している。この画素ＰＸＬには、例えば画素行ごとに画素駆動線Ｌread（具体的には行選択線およびリセット制御線）が配線され、画素列ごとに垂直信号線Ｌsig が配線されている。画素駆動線Ｌreadは、画素からの信号読み出しのための駆動信号を伝送するものである。画素駆動線Ｌreadの一端は、行走査部１３１の各行に対応した出力端に接続されている。

行走査部１３１は、シフトレジスタやアドレスデコーダ等によって構成され、画素部１１０の各画素ＰＸＬを、例えば行単位で駆動する画素駆動部である。行走査部１３１によって選択走査された画素行の各画素ＰＸＬから出力される信号は、垂直信号線Ｌsig の各々を通して水平選択部１３３に供給される。水平選択部１３３は、垂直信号線Ｌsig ごとに設けられたアンプや水平選択スイッチ等によって構成されている。

列走査部１３４は、シフトレジスタやアドレスデコーダ等によって構成され、水平選択部１３３の各水平選択スイッチを走査しつつ順番に駆動するものである。この列走査部１３４による選択走査により、垂直信号線Ｌsig の各々を通して伝送される各画素ＰＸＬの信号が順番に水平信号線１３５に伝送され、当該水平信号線１３５を通して出力される。

システム制御部１３２は、外部から与えられるクロックや、動作モードを指令するデータなどを受け取り、また、固体撮像装置１の内部情報などのデータを出力するものである。システム制御部１３２はさらに、各種のタイミング信号を生成するタイミングジェネレータを有し、当該タイミングジェネレータで生成された各種のタイミング信号を基に行走査部１３１、水平選択部１３３および列走査部１３４などの駆動制御を行う。

（適用例）
上記実施の形態等の固体撮像装置は、例えばデジタルスチルカメラやビデオカメラ等のカメラシステムや、撮像機能を有する携帯電話など、撮像機能を備えたあらゆるタイプの電子機器に適用することができる。図２７に、その一例として、電子機器２（カメラ）の概略構成を示す。この電子機器２は、例えば静止画または動画を撮影可能なビデオカメラであり、例えば、固体撮像装置１と、光学系（撮像レンズ）３１０と、シャッタ装置３１１と、固体撮像装置１およびシャッタ装置３１１を駆動する駆動部３１３（上記回路部１３０を含む）と、信号処理部３１２と、ユーザインターフェイス３１４と、モニタ３１５とを有する。

光学系３１０は、被写体からの像光（入射光）を固体撮像装置１の画素部１１０へ導くものである。この光学系３１０は、複数の光学レンズから構成されていてもよい。シャッタ装置３１１は、固体撮像装置１への光照射期間および遮光期間を制御するものである。駆動部３１３は、固体撮像装置１の転送動作およびシャッタ装置３１１のシャッタ動作を制御するものである。信号処理部３１２は、固体撮像装置１から出力された信号に対し、各種の信号処理を行うものである。信号処理後の映像信号Ｄout は、モニタ３１５に出力される。あるいは、映像信号Ｄout は、メモリーなどの記憶媒体に記憶されてもよい。ユーザインターフェイス３１４では、撮影シーンの指定（ダイナミックレンジの指定、波長（テラヘルツ、可視、赤外、紫外、Ｘ線等）の指定など）が可能であり、この指定（ユーザインターフェイス３１４からの入力信号）は、駆動部３１３に送られ、これに基づいて固体撮像装置１において所望の撮像がなされる。

以上、実施の形態を挙げて説明したが、本開示は上記実施の形態に限定されるものではなく、種々変形が可能である。例えば、固体撮像素子１０の画素回路は、転送トランジスタ、アンプトランジスタおよびリセットトランジスタからなる、計三つのトランジスタを含む３トランジスタ構成でもよいし、これらに選択トランジスタを加えた４トランジスタ構成でもよい。

また、上記実施の形態では、固体撮像装置がカメラに適用される場合を例示したが、これ以外にも、例えば内視鏡、ビジョンチップ（人工網膜）、生体センサなど、光（電磁波）をイメージングする電子機器全般に用いることができる。

また上記実施の形態では、裏面照射型の固体撮像素子１０を例に挙げて説明したが、表面照射型のものにも本開示は適用可能である。

また、上記実施の形態の固体撮像素子１０および固体撮像装置１は、上記実施の形態で説明した各構成要素を全て備えている必要はなく、また逆に他の構成要素を備えていてもよい。

なお、本技術は、以下のような構成をとることも可能である。
（１）
半導体基板の第１面側に設けられた光電変換素子と、
前記光電変換素子に接続され、前記半導体基板の前記第１面と第２面との間に設けられた貫通電極と、
前記半導体基板の前記第２面に設けられたアンプトランジスタおよびフローティングディフュージョンと
を有し、
前記光電変換素子は、前記貫通電極を介して、前記アンプトランジスタのゲートと前記フローティングディフュージョンとに接続されている
固体撮像素子。
（２）
前記半導体基板の前記第２面に、リセットゲートを含むリセットトランジスタを有し、
前記リセットゲートは、前記フローティングディフュージョンの隣に設けられている
前記（１）記載の固体撮像素子。
（３）
前記貫通電極は、前記光電変換素子ごとに設けられている
前記（１）または（２）記載の固体撮像素子。
（４）
前記貫通電極は、前記半導体基板を貫通すると共に、分離溝により前記半導体基板と分離されている
前記（１）ないし（３）のいずれかに記載の固体撮像素子。
（５）
前記貫通電極は、Ｎ型またはＰ型の不純物が注入された半導体により構成され、
前記分離溝の外側面の前記半導体基板内に、前記貫通電極と同じ導電型の不純物領域が設けられている
前記（４）記載の固体撮像素子。
（６）
前記貫通電極は、金属または導電性材料により構成されている
前記（４）記載の固体撮像素子。
（７）
前記分離溝は、絶縁性を有する誘電体層により充填されている
前記（４）ないし（６）のいずれかに記載の固体撮像素子。
（８）
前記分離溝の外側面は、外側誘電体層により被覆され、
前記分離溝の内側面は、内側誘電体層により被覆され、
前記外側誘電体層と前記内側誘電体層との間に、空洞が設けられている
前記（４）ないし（６）のいずれかに記載の固体撮像素子。
（９）
前記分離溝の外側面、内側面および底面と、前記半導体基板の前記第１面に、固定電荷を有する膜が設けられている
前記（４）ないし（８）のいずれかに記載の固体撮像素子。
（１０）
前記半導体基板内に設けられた１または複数のフォトダイオードを有する
前記（１）ないし（９）のいずれかに記載の固体撮像素子。
（１１）
半導体基板の第１面側に設けられた光電変換素子と、
前記光電変換素子に接続され、前記半導体基板の前記第１面と第２面との間に設けられた貫通電極と、
前記貫通電極と前記半導体基板との間に設けられた分離溝と、
前記分離溝を充填し、絶縁性を有する誘電体層と
を備えた固体撮像素子。
（１２）
半導体基板の第１面側に設けられた光電変換素子と、
前記光電変換素子に接続され、前記半導体基板の前記第１面と第２面との間に設けられた貫通電極と、
前記貫通電極と前記半導体基板との間に設けられた分離溝と、
前記分離溝の外側面を被覆する外側誘電体層と、
前記分離溝の内側面を被覆する内側誘電体層と、
前記外側誘電体層と前記内側誘電体層との間に設けられた空洞と
を備えた固体撮像素子。
（１３）
固体撮像素子を有し、
前記固体撮像素子は、
半導体基板の第１面側に設けられた光電変換素子と、
前記光電変換素子に接続され、前記半導体基板の前記第１面と第２面との間に設けられた貫通電極と、
前記半導体基板の前記第２面に設けられたアンプトランジスタおよびフローティングディフュージョンと
を有し、
前記光電変換素子は、前記貫通電極を介して、前記アンプトランジスタのゲートと前記フローティングディフュージョンとに接続されている
電子機器。
（１４）
固体撮像素子を有し、
前記固体撮像素子は、
半導体基板の第１面側に設けられた光電変換素子と、
前記光電変換素子に接続され、前記半導体基板の前記第１面と第２面との間に設けられた貫通電極と、
前記貫通電極と前記半導体基板との間に設けられた分離溝と、
前記分離溝を充填し、絶縁性を有する誘電体層と
を備えた電子機器。
（１５）
固体撮像素子を有し、
前記固体撮像素子は、
半導体基板の第１面側に設けられた光電変換素子と、
前記光電変換素子に接続され、前記半導体基板の前記第１面と第２面との間に設けられた貫通電極と、
前記貫通電極と前記半導体基板との間に設けられた分離溝と、
前記分離溝の外側面を被覆する外側誘電体層と、
前記分離溝の内側面を被覆する内側誘電体層と、
前記外側誘電体層と前記内側誘電体層との間に設けられた空洞と
を備えた電子機器。

１０，１０Ａ〜１０Ｅ…固体撮像素子、２０…光電変換素子、２１，２３…透明電極、２２…光電変換膜、２４…固定電荷を有する膜、２５…誘電体層、２５Ａ…外側誘電体層、２５Ｂ…内側誘電体層、３０…半導体基板、３０Ａ…第１面、３０Ｂ…第２面、４０…多層配線、４１Ａ…接続部、５０…貫通電極、５１〜５３…下部第１〜第３コンタクト、５４…上部コンタクト、６０…分離溝、６１…外側面、６２…内側面、６３…底面、７０…空洞、ＡＭＰ…アンプトランジスタ、ＰＤ１，ＰＤ２…フォトダイオード、ＲＳＴ…リセットトランジスタ、Ｔｒ１…縦型トランジスタ、Ｔｒ２…転送トランジスタ、１…固体撮像装置、２…電子機器。

Claims (16)

1. 半導体基板の第１面側に設けられた光電変換素子と、
   前記光電変換素子に接続され、前記半導体基板の前記第１面と第２面との間に設けられた貫通電極と、
   前記貫通電極と前記半導体基板との間に設けられた分離溝と、
   前記分離溝を充填し、絶縁性を有する誘電体層と、
   前記分離溝の外側面、内側面および底面と、前記半導体基板の前記第１面とに設けられた固定電荷を有する膜と
   を備えた固体撮像素子。
2. 前記半導体基板の前記第２面に、アンプトランジスタと、フローティングディフュージョンと、リセットゲートを含むリセットトランジスタとを有し、
   前記リセットゲートは、前記フローティングディフュージョンの隣に設けられている
   請求項１記載の固体撮像素子。
3. 前記貫通電極は、前記光電変換素子ごとに設けられている
   請求項１記載の固体撮像素子。
4. 前記貫通電極は、前記半導体基板を貫通すると共に、前記分離溝により前記半導体基板と分離されている
   請求項１記載の固体撮像素子。
5. 前記貫通電極は、Ｎ型またはＰ型の不純物が注入された半導体により構成され、
   前記分離溝の外側面の前記半導体基板内に、前記貫通電極と同じ導電型の不純物領域が設けられている
   請求項１記載の固体撮像素子。
6. 前記貫通電極は、金属または導電性材料により構成されている
   請求項１記載の固体撮像素子。
7. 前記半導体基板内に設けられた１または複数のフォトダイオードを有する
   請求項１記載の固体撮像素子。
8. 半導体基板の第１面側に設けられた光電変換素子と、
   前記光電変換素子に接続され、前記半導体基板の前記第１面と第２面との間に設けられた貫通電極と、
   前記貫通電極と前記半導体基板との間に設けられた分離溝と、
   前記分離溝の外側面を被覆する外側誘電体層と、
   前記分離溝の内側面を被覆する内側誘電体層と、
   前記外側誘電体層と前記内側誘電体層との間に設けられた空洞と
   を備えた固体撮像素子。
9. 前記分離溝の外側面、内側面および底面と、前記半導体基板の前記第１面に、固定電荷を有する膜が設けられている
   請求項８記載の固体撮像素子。
10. 半導体基板の第１面側に設けられた光電変換素子と、
    前記光電変換素子に接続され、前記半導体基板の前記第１面と第２面との間に設けられた貫通電極と、
    前記貫通電極と前記半導体基板との間に設けられた分離溝と、
    前記分離溝の外側面、内側面および底面と、前記半導体基板の前記第１面とに設けられた固定電荷を有する膜と、
    前記半導体基板の前記第２面に設けられたアンプトランジスタおよびフローティングディフュージョンと
    を有し、
    前記光電変換素子は、前記貫通電極を介して、前記アンプトランジスタのゲートと前記フローティングディフュージョンとに接続されている
    固体撮像素子。
11. 前記分離溝は、絶縁性を有する誘電体層により充填されている
    請求項１０記載の固体撮像素子。
12. 前記分離溝の外側面は、外側誘電体層により被覆され、
    前記分離溝の内側面は、内側誘電体層により被覆され、
    前記外側誘電体層と前記内側誘電体層との間に、空洞が設けられている
    請求項１０記載の固体撮像素子。
13. 前記貫通電極は、Ｎ型またはＰ型の不純物が注入された半導体により構成されている
    請求項１０記載の固体撮像素子。
14. 固体撮像素子を有し、
    前記固体撮像素子は、
    半導体基板の第１面側に設けられた光電変換素子と、
    前記光電変換素子に接続され、前記半導体基板の前記第１面と第２面との間に設けられた貫通電極と、
    前記貫通電極と前記半導体基板との間に設けられた分離溝と、
    前記分離溝を充填し、絶縁性を有する誘電体層と、
    前記分離溝の外側面、内側面および底面と、前記半導体基板の前記第１面とに設けられた固定電荷を有する膜と
    を備えた電子機器。
15. 固体撮像素子を有し、
    前記固体撮像素子は、
    半導体基板の第１面側に設けられた光電変換素子と、
    前記光電変換素子に接続され、前記半導体基板の前記第１面と第２面との間に設けられた貫通電極と、
    前記貫通電極と前記半導体基板との間に設けられた分離溝と、
    前記分離溝の外側面を被覆する外側誘電体層と、
    前記分離溝の内側面を被覆する内側誘電体層と、
    前記外側誘電体層と前記内側誘電体層との間に設けられた空洞と
    を備えた電子機器。
16. 固体撮像素子を有し、
    前記固体撮像素子は、
    半導体基板の第１面側に設けられた光電変換素子と、
    前記光電変換素子に接続され、前記半導体基板の前記第１面と第２面との間に設けられた貫通電極と、
    前記貫通電極と前記半導体基板との間に設けられた分離溝と、
    前記分離溝の外側面、内側面および底面と、前記半導体基板の前記第１面とに設けられた固定電荷を有する膜と、
    前記半導体基板の前記第２面に設けられたアンプトランジスタおよびフローティングディフュージョンと
    を有し、
    前記光電変換素子は、前記貫通電極を介して、前記アンプトランジスタのゲートと前記フローティングディフュージョンとに接続されている
    を備えた電子機器。

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