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JP2024028125A - 高電子移動度トランジスタエピタキシャル方法 - Google Patents

高電子移動度トランジスタエピタキシャル方法 Download PDF

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JP2024028125A JP2023101144A JP2023101144A JP2024028125A JP 2024028125 A JP2024028125 A JP 2024028125A JP 2023101144 A JP2023101144 A JP 2023101144A JP 2023101144 A JP2023101144 A JP 2023101144A JP 2024028125 A JP2024028125 A JP 2024028125A
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Abstract

【課題】高電子移動度トランジスタの欠陥発生を削減する方法を提供する。
【解決手段】高電子移動度トランジスタエピタキシャル方法は、基板を提供するステップ、前記基板に核形成層を形成するステップ、前記核形成層にバッファ層を形成するステップ、前記バッファ層に第一窒化物層を形成し、前記第一窒化物層が前記バッファ層と接触するステップ、前記第一窒化物層に第二窒化物層を形成すると共に、前記第二窒化物層に炭素ドーピングを行い、前記第二窒化物層が前記第一窒化物層と接触すること、前記第二窒化物層の上方にチャネル層を形成するステップ及び前記チャネル層に障壁層を形成し、二次元電子ガスが前記チャネル層と前記障壁層との間に位置する境界に沿って前記チャネル層に形成されるステップを含む。前記第二窒化物層の成長温度は、前記第一窒化物層の成長温度よりも小さく、前記第一窒化物層の膜厚は、前記第二窒化物層の膜厚よりも小さい。
【選択図】図3

Description

本発明は、半導体の技術に関し、特に、高電子移動度トランジスタに関する。
既知の高電子移動度トランジスタ (High Electron Mobility Transistor、HEMT)は、二次元電子ガス(two dimensional electron gas、 2-DEG)を有するトランジスタである。二次元電子ガスは、エネルギーギャップが異なる二つの材料間に位置する異質接合面と隣接する。高電子移動度トランジスタは、ドーピング領域をトランジスタのキャリアチャネルとして用いることなく、高電子移動性を有した二次元電子ガスをトランジスタのキャリアチャネルとして用いることから、高電子移動度トランジスタに、高破壊電圧、高電子移動度、低導通抵抗及び低入力電容などの特性を有しており、高電力半導体装置に幅広く適用され得る。
しかしながら、良く使われる高電子移動度トランジスタ構成は、各層に成分素材が異なるし、各層に成分素材における熱膨張率が異なることから、異なる温度が変化すると、材料間からの異なる応力によって表面に割れ目が形成されたり、反りや割れなどが発生したりするという問題があり、ひいては、高電子移動度トランジスタについて耐電圧に影響を与えてしまう。故に、如何にして高電子移動度トランジスタ構成において割れ目、反りや割れなどの欠陥を削減できるかは、解決すべき問題である。
このことに鑑み、本発明は、高電子移動度トランジスタ構成に、割れ目、反りや割れなどの欠陥が発生してしまうことを削減することができる、高電子移動度トランジスタエピタキシャル方法を提供することを目的とする。
上記目的を達成するために、本発明が提供する高電子移動度トランジスタエピタキシャル方法は、基板を提供するステップ、前記基板に核形成層を形成するステップ、前記核形成層にバッファ層を形成するステップ、前記バッファ層に第一窒化物層を形成し、前記第一窒化物層が前記バッファ層と接触するステップ、前記第一窒化物層に第二窒化物層を形成すると共に、前記第二窒化物層に炭素ドーピングを行い、前記第二窒化物層が前記第一窒化物層と接触するステップ、前記第二窒化物層の上方にチャネル層を形成するステップ、及び、前記チャネル層に障壁層を形成し、二次元電子ガスが前記チャネル層と前記障壁層との間に位置する境界に沿って前記チャネル層に形成されるステップを含み、前記第二窒化物層の成長温度が前記第一窒化物層の成長温度よりも小さく、前記第一窒化物層の膜厚が前記第二窒化物層の膜厚よりも小さい。
本発明による効果は、前記第一窒化物層及び前記第二窒化物層の構成を設計することにより、前記高電子移動度トランジスタ構成に割れ目、反り及び割れなどの欠陥を効果的に削減することができるということにある。
本発明の好ましい実施例に係る高電子移動度トランジスタエピタキシャル構成を示す模式図である。 本発明の好ましい実施例に係る高電子移動度トランジスタエピタキシャル方法を示すフローチャートである。 本発明の好ましい実施例に係る高電子移動度トランジスタエピタキシャル方法を示すフローチャートである。 比較例に係る高電子移動度トランジスタエピタキシャル構成を示す模式図である。
本発明を一層明確にするためには、好ましい実施例に基づいて図面を参照しながら以下に詳しく説明する。図1に示すように、本発明における好ましい実施例に係る高電子移動度トランジスタエピタキシャル構成1は、基板10、核形成層20、バッファ層30、第一窒化物層40、第二窒化物層50、チャネル層60及び障壁層70を含む。
そのうち、前記基板10は、例えばシリコン(Si)基板、ヒ化ガリウム(GaAs)基板、窒化ガリウム(GaN)基板、炭化ケイ素(SiC)基板又はサファイア(Al23)基板であってもよい。前記核形成層20は、例えば窒化アルミニウム(AlN)又は窒化アルミニウムガリウム(AlGaN)層であってもよい。本実施例において、前記バッファ層30は、窒化アルミニウムガリウム(AlGaN)で構成され、前記バッファ層における表面にアルミニウム(Alの)濃度が25±10%であり、前記第一窒化物層40及び前記第二窒化物層50は、共に、窒化ガリウム(GaN)層である。前記チャネル層60は、例えば、窒化アルミニウムガリウム(AlGaN)又は窒化ガリウム(GaN)によるチャネル層であってもよい。前記障壁層70は、例えば、窒化アルミニウムガリウム(AlGaN)、窒化アルミニウム(AlN)、窒化アルミニウムインジウム(AlInN)、又は、窒化アルミニウムインジウムガリウム(AlInGaN)による障壁層であってもよい。
本実施例において、前記高電子移動度トランジスタエピタキシャル構成1は、パッシベーション層80及び第三窒化物層52を含み、前記パッシベーション層80は、例えば窒化ケイ素(SiN)又は窒化ガリウム(GaN)によるパッシベーション層であってもよい。前記第三窒化物層52は、窒化ガリウム(GaN)層である。そのうち、前記第二窒化物層50、前記第三窒化物層52及び前記第一窒化物層40V/III比の比例は、1:4:5である。図1に示すように、前記核形成層20は、前記基板10の上方に位置する。前記バッファ層30は、前記核形成層20の上方に位置する。前記第一窒化物層40は、前記バッファ層30の上方に位置すると共に前記バッファ層30と接触する。前記第二窒化物層50は、前記第一窒化物層40の上方に位置する共に前記第一窒化物層40と接触する。前記チャネル層60は、前記第二窒化物層50の上方に位置する。二次元電子ガスは、前記チャネル層60と前記障壁層70との間に位置する境界に沿って前記チャネル層60に形成される。前記第三窒化物層52は、前記第二窒化物層50の上方に位置すると共に前記第二窒化物層50と接触する。前記第三窒化物層52は、前記第二窒化物層50と前記チャネル層60との間に位置し、前記チャネル層60は、前記第三窒化物層52の上方に位置する。前記パッシベーション層80は、前記障壁層70の上方に位置する。他の実施例においては、前記第三窒化物層52を設置しなくてもよい。
本実施例において、前記第一窒化物層40の膜厚が前記第二窒化物層50の膜厚よりも小さい。前記第二窒化物層50の膜厚と前記第一窒化物層40の膜厚との比例が1以上であり6以下であるという範囲を満たし、好ましくは、前記第二窒化物層50の膜厚と前記第一窒化物層40の膜厚との比例が3である。前記第二窒化物層50の膜厚と前記第一窒化物層40の膜厚との総和が1um以下であり、好ましくは、前記第二窒化物層50の膜厚と前記第一窒化物層40の膜厚との総和が0.5um以上であり1um以下である。
本実施例において、前記第二窒化物層50に炭素ドーピングを有し、前記第一窒化物層40における炭素濃度が前記第二窒化物層50における炭素濃度よりも小さく、前記第二窒化物層50の炭素濃度と前記第一窒化物層40の炭素濃度との比例が10以上である。
本実施例においては、前記第三窒化物層52の膜厚が2.5~3.5umであり、前記第三窒化物層52は、複数の第三窒化物膜を含み、前記第三窒化物層52は、前記第三窒化物膜が互いに重なって形成された超格子層であって、隣接する第三窒化物膜において炭素濃度が比較的大きいものと炭素濃度が比較的小さいものとの比例が10以上であるという範囲を満たす。本実施例において、前記第三窒化物層52に低ドーピング窒化物層521及び高ドーピング窒化物層522を含むことを例に説明するが、他の実施例において、前記第三窒化物層52に一つ以上の低ドーピング窒化物層及び一つの高ドーピング窒化物層を含むと共に、低ドーピング窒化物層と高ドーピング窒化物層とが互いに千鳥状に重なるように設置される。
本実施例において、前記高電子移動度トランジスタエピタキシャル構成1における反り度(BOW)の絶対値が30umよりも小さい。そのうち、前記高電子移動度トランジスタエピタキシャル構成1は、8インチのウェハーである。前記反り度は、数値がウェハーの湾曲度であり、正負がウェハーの湾曲方向であり、正値が上へ湾曲するウェハーの湾曲度であり、負値が下へ湾曲するウェハーの湾曲度である。前記パッシベーション層80は、表面に平方センチメートル当たりに、直径が0.5umよりも大きい欠陥の数が10個未満である。前記欠陥は、例として、例えば、六角欠陥、積層欠陥(basal stacking fault)、穴欠陥などのエピタキシャル生産に良く見られる欠陥であり、しかも、前記欠陥に、例えば埃又は擦り傷など、外力により形成される欠陥を含まない。前記高電子移動度トランジスタエピタキシャル構成1は、前記パッシベーション層80の外周縁から、内へ延びる最も長いひび長さが3mm以下である。例を挙げて説明すると、前記割れ目が、ウェハーにおける外周縁からウェハーへ延びる割れ目であってもよい。前記高電子移動度トランジスタエピタキシャル構成1の破壊電圧は、0.09V/nm以上である。X線散乱法(X-ray diffraction method)により分析すると、前記高電子移動度トランジスタエピタキシャル構成は、(102)面における半値幅(FWHM)が700arcsec未満である。前記高電子移動度トランジスタエピタキシャル構成は、(002)面における半値幅(FWHM)が600arcsec未満である。
図3に示すように、本発明における好ましい実施例に係る高電子移動度トランジスタエピタキシャル方法を示すフローチャートである。前記高電子移動度トランジスタエピタキシャル方法が上記に係る高電子移動度トランジスタエピタキシャル構成1を形成することに用いられる。前記高電子移動度トランジスタエピタキシャル方法は、以下のステップを含む。
ステップS02は、基板10を提供する。前記通り、前記基板10は、シリコン(Si)基板、ヒ化ガリウム(GaAs)基板、窒化ガリウム(GaN)基板、炭素化シリコン(SiC)基板又はサファイア(Al23)基板であってもよい。
ステップS04は、前記基板10に核形成層を形成する。前記核形成層20は、有機金属気相成長法(MOCVD)により前記基板10に形成されるものであってもよい。前記核形成層20は、例えば窒化アルミニウム(AlN)又は窒化アルミニウムガリウム(AlGaN)層であってもよい。
ステップS06は、前記核形成層20にバッファ層30を形成する。前記バッファ層は、有機金属気相成長法(MOCVD)により前記核形成層20に形成されるものであってもよい。前記バッファ層30は、窒化アルミニウムガリウム(AlGaN)で構成され、前記バッファ層30における表面にアルミニウム(Al)濃度が25±10%である。
ステップS08は、前記バッファ層30に第一窒化物層40を形成し、前記第一窒化物層40が前記バッファ層30と接触する。前記第一窒化物層40は、有機金属気相成長法(MOCVD)により前記バッファ層30に形成されるものであってもよい。前記第一窒化物層40は、窒化ガリウム(GaN)層である。
ステップS10は、前記第一窒化物層40に第二窒化物層50を形成すると共に、前記第二窒化物層50に炭素ドーピングを行い、前記第二窒化物層50が前記第一窒化物層40と接触する。前記第二窒化物層50は、有機金属気相成長法(MOCVD)により前記第一窒化物層に形成されるものであってもよい。前記第二窒化物層50は、窒化ガリウム(GaN)層である。
そのうち、前記第二窒化物層50の成長温度が前記第一窒化物層40の成長温度よりも小さい。本実施例において、前記第一窒化物層40と前記第二窒化物層50とは、成長温度の温度差が摂氏100度以上である。前記第二窒化物層50のV/III比が前記第一窒化物層40のV/III比よりも小さい。前記第二窒化物層50の炭素濃度と前記第一窒化物層40の炭素濃度との比例が10以上である。前記第一窒化物層40の膜厚が前記第二窒化物層50の膜厚よりも小さい。前記第二窒化物層50の膜厚と前記第一窒化物層40の膜厚との比例は、1以上であり6以下であるという範囲を満たし、好ましくは、前記第二窒化物層50の膜厚と前記第一窒化物層40の膜厚との比例が3である。前記第二窒化物層50の膜厚と前記第一窒化物層40の膜厚との総和が1um以下であり、好ましくは、前記第二窒化物層50の膜厚と前記第一窒化物層40の膜厚との総和が0.5um以上であり1um以下である。つまり、前記第一窒化物層40と前記第二窒化物層50とは、異なる温度、V/III気体流量比、厚さ、炭素ドーピング濃度などの成長条件によって形成される。
ステップS12は、前記第二窒化物層50の上方にチャネル層60を形成し、前記第三窒化物層52が前記第二窒化物層50と接触すると共に前記チャネル層60と前記第二窒化物層50との間に位置する。前記チャネル層60は、有機金属気相成長法(MOCVD)により前記第二窒化物層50に形成されるものであってもよい。前記チャネル層60は、例えば窒化アルミニウムガリウム(AlGaN)又は窒化ガリウム(GaN)によるチャネル層であってもよい。本実施例において、前記チャネル層60は、厚さが100~500nmにある。
ステップS14は、前記チャネル層60に障壁層70を形成し、二次元電子ガスが前記チャネル層60と前記障壁層70との間に位置する境界に沿って前記チャネル層60に形成される。前記障壁層70は、有機金属気相成長法(MOCVD)により、前記第二窒化物層50に形成されるものであってもよい。前記障壁層70は、例えば窒化アルミニウムガリウム(AlGaN)、窒化アルミニウム(AlN)、窒化アルミニウムインジウム(AlInN)、又は窒化アルミニウムインジウムガリウム(AlInGaN)による障壁層であってもよい。
本実施例において、前記高電子移動度トランジスタエピタキシャル方法は、前記ステップS10と前記ステップS12との間に、前記第二窒化物層50に第三窒化物層52を形成するステップS11をさらに含む。前記第三窒化物層52は、有機金属気相成長法(MOCVD)により前記第二窒化物層50に形成されるものであってもよい。前記第三窒化物層52は、前記第二窒化物層50と接触すると共に、前記チャネル層60と前記第二窒化物層50との間に位置する。前記第三窒化物層52は、窒化ガリウム(GaN)層である。他の実施例において、図2に示すように、前記ステップS11を実行しなくてもよい。
本実施例において、前記第二窒化物層50の成長温度が前記第三窒化物層52の成長温度よりも小さい。好ましくは、前記第二窒化物層50の成長温度が前記第一窒化物層40及び前記第三窒化物層52の成長温度よりも小さく、前記第二窒化物層50の成長温度と前記第一窒化物層40及び前記第三窒化物層52の成長温度との温度差が摂氏100度よりも大きい。前記第二窒化物層50、前記第三窒化物層52及び前記第一窒化物層40V/III比の比例が1:4:5である。前記第三窒化物層52は、膜厚が2.5~3.5umである。前記第三窒化物層52は、複数の第三窒化物膜を含む。前記第三窒化物層52は、前記第三窒化物膜が互いに重なって設置して形成される超格子層であって、隣接する二つの第三窒化物膜において、炭素濃度が比較的大きいものと炭素濃度が比較的大きいものとの比例が10以上であるという範囲を満たす。
本実施例において、前記高電子移動度トランジスタエピタキシャル方法は、前記ステップS14の後に、前記障壁層70にパッシベーション層80を形成するステップS16をさらに含む。前記パッシベーション層80は、有機金属気相成長法(MOCVD)により前記障壁層70に形成されるものであってもよい。前記障壁層は、例えば、窒化アルミニウムガリウム(AlGaN)、窒化アルミニウム(AlN)、窒化アルミニウムインジウム(AlInN)、又は、窒化アルミニウムインジウムガリウム(AlInGaN)による障壁層であってもよい。
本実施例において、前記高電子移動度トランジスタエピタキシャル方法は、前記高電子移動度トランジスタエピタキシャル方法により形成される前記高電子移動度トランジスタエピタキシャル構成1を検測することを含み、前記高電子移動度トランジスタエピタキシャル構成1における反り(BOW)の絶対値が30umよりも小さい。そのうち、検測される前記高電子移動度トランジスタエピタキシャル構成1が8インチのウェハーである。前記反りは、数値がウェハーの湾曲度であり、正負がウェハーの湾曲方向であり、正値が上へ湾曲するウェハーの湾曲度であり、負値が下へ湾曲するウェハーの湾曲度である。前記パッシベーション層80は、表面において、平方センチメートル当たりに、直径が0.5umよりも大きい欠陥の数が10個未満である。前記欠陥は、例を挙げると、例えば六角欠陥、積層欠陥(basal stacking fault)、穴欠陥などのエピタキシャル生産によく見られる欠陥であり、しかも、前記欠陥に、例えば埃又は擦り傷など、外力により形成される欠陥を含まない。前記高電子移動度トランジスタエピタキシャル構成1は、前記パッシベーション層80の外周縁から内へ延びる最も長いひび長さが3mm以下である。例を挙げて説明すると、前記割れ目が8インチのウェハーにおける外周縁からウェハーへ延びる割れ目であってもよい。前記高電子移動度トランジスタエピタキシャル構成1は、破壊電圧が0.09V/nm以上である。X線散乱法(X-ray diffraction method)により分析すると、前記高電子移動度トランジスタエピタキシャル構成は、(102)面における半値幅(FWHM)が700arcsec未満である。前記高電子移動度トランジスタエピタキシャル構成は、(002)面における半値幅(FWHM)が600arcsec未満である。
以下、比較例及び実施例を挙げて説明する。
〔比較例1〕
図4に示すように、比較例1に係る高電子移動度トランジスタエピタキシャル構成2は、上記の実施例に係る高電子移動度トランジスタエピタキシャル構成1とほぼ同じである構成を有し、同樣に、基板10、核形成層20、バッファ層30、チャネル層60、障壁層70及びパッシベーション層80を含む。相違点は、比較例1に係る高電子移動度トランジスタエピタキシャル構成2に、第一窒化物層40、第二窒化物層50及び第三窒化物層52を設置しない。
〔実施例1〕
図1に示すように、前記高電子移動度トランジスタエピタキシャル方法により、前記高電子移動度トランジスタ構成1を形成する。
そのうち、前記第一窒化物層40の成長条件が以下の通りである。
成長温度は、摂氏1050度であり、窒素(N)/水素(H)の気体流量比が1:1である。前記第一窒化物層におけるエピタキシャル厚さが250nmであり、前記第一窒化物層に炭素をドーピングしなかった。前記第一窒化物層は、背景の炭素濃度が5E17cm-3よりも小さい。
前記第二窒化物層50の成長条件が以下の通りである。
成長温度が摂氏940度であり、窒素(N)/水素(H)の気体流量比が6:4であり、前記第二窒化物層におけるエピタキシャル厚さが750nmであり、前記第二窒化物層に炭素をドーピングした。前記第二窒化物層は、炭素濃度が5E18~5E19 cm-3にある。
前記第三窒化物層52の成長条件が以下の通りである。
成長温度が摂氏1055度であり、窒素(N)/水素(H)の気体流量比が1:2である。前記第三窒化物層52は、膜厚が2.5~3.5umである。前記第三窒化物層52は、低ドーピング窒化物層521及び高ドーピング窒化物層522を含む。前記第三窒化物層52は、低ドーピング窒化物層521と高ドーピング窒化物層522とが重なって形成された超格子層である。前記低ドーピング窒化物層521におけるエピタキシャル厚さは、10~100nmであり、前記低ドーピング窒化物層521に炭素をドーピングしなかった。前記低ドーピング窒化物層521は、炭素濃度が1E18cm-3よりも小さい。前記高ドーピング窒化物層522は、エピタキシャル厚さが100~500nmであり、前記高ドーピング窒化物層522に炭素をドーピングした。前記高ドーピング窒化物層522は、炭素濃度が5E18~5E19cm-3にある。
再度説明するべきことは、前記第二窒化物層50、前記第三窒化物層52及び前記第一窒化物層40V/III比の比例が1:4:5である。
下表1を参照すると、比較例1と実施例1に係る高電子移動度トランジスタエピタキシャル構成を検測した結果である。わかるように、前記第一窒化物層40及び前記第二窒化物層50を設置しなかった比較例1は、最も長いひび長さ、反り度(BOW)、(102)面の半値幅(FWHM)及び欠陥密度について、それらの現れがいずれも、実施例1に係る高電子移動度トランジスタエピタキシャル構成を検測した結果の現れよりも悪い。つまり、本実施例1は、前記第一窒化物層40及び前記第二窒化物層50を設置することにより、前記高電子移動度トランジスタ構成1に、割れ目、反りや欠陥が生じてしまうことを効果的に避けることができる。しかも、前記高電子移動度トランジスタ構成のエピタキシャル品質を高めることができる。
また、比較例1に係る高電子移動度トランジスタ構成2に、前記第一窒化物層40、前記第二窒化物層50及び前記第三窒化物層52を設置しなかった。表1から分かるように、比較例1に係る高電子移動度トランジスタ構成2は、破壊電圧についてその現れが明らかに、実施例1に係る高電子移動度トランジスタ構成1についてその破壊電圧の現れよりも悪い。つまり、本実施例1は、前記第一窒化物層40、前記第二窒化物層50及び前記第三窒化物層52を設置することにより、前記高電子移動度トランジスタ構成1の耐電圧の現れを高めることができる。
以下、複数の比較例を挙げて説明する。
再度説明すべきことは、本実施例1に、前記チャネル層60の厚さが100~500nmであり、前記第三窒化物層52の膜厚が2.5~3.5umであり、前記第一窒化物層40と前記第二窒化物層50との膜厚の総和に占める前記第一窒化物層40の膜厚が25%であり、前記第一窒化物層40と前記第二窒化物層50との膜厚の総和に占める前記第二窒化物層50の膜厚が75%である。つまり、前記第二窒化物層50の膜厚と前記第一窒化物層40の膜厚との比例が3である。
〔比較例2~5〕
比較例2~5は、実施例1のほうとほぼ同じである高電子移動度トランジスタ構成を有する。前記チャネル層60は、厚さが100~500nmであり、前記第三窒化物層52は、膜厚が2.5~3.5umである。相違点は、第一窒化物層と第二窒化物層との膜厚の総和に占める比較例2に係る第一窒化物層の膜厚が0%であると共に、第一窒化物層と第二窒化物層との膜厚の総和に占める比較例2に係る第二窒化物層の膜厚が100%である。第一窒化物層と第二窒化物層の膜厚の総和に占める比較例3に係る第一窒化物層の膜厚が50%である。第一窒化物層と第二窒化物層との膜厚の総和に占める比較例3の第二窒化物層の膜厚が50%である。第一窒化物層と第二窒化物層との膜厚の総和に占める比較例4に係る第一窒化物層の膜厚が75%である。第一窒化物層と第二窒化物層との膜厚の総和に占める比較例4に係る第二窒化物層の膜厚が25%である。第一窒化物層と第二窒化物層との膜厚の総和に占める比較例5に係る第一窒化物層の膜厚が100%である。第一窒化物層と第二窒化物層との膜厚の総和に占める比較例5に係る第二窒化物層の膜厚が0%である。
下表2を参照すると、実施例1と比較例2~5に係る高電子移動度トランジスタエピタキシャル構成を検測した結果が以下の通りである。下表から分かるように、実施例1に係る高電子移動度トランジスタエピタキシャル構成は、比較例2~5に係る高電子移動度トランジスタエピタキシャル構成に比べると、良い耐電圧及び比較的低い欠陥密度を有する。故に、前記第二窒化物層50の膜厚と前記第一窒化物層40の膜厚との比例が3である場合に、高電子移動度トランジスタエピタキシャル構成1に、良い耐電圧及び比較的低い欠陥密度を有する。
要するに、本発明による効果は、前記第一窒化物層40及び前記第二窒化物層50の構成を設計することにより、前記高電子移動度トランジスタ構成1に、割れ目、反り及び割れなどの欠陥が発生してしまうことを効果的に削減することができ、また、前記第一窒化物層40、前記第二窒化物層50及び前記第三窒化物層52を設置することにより、前記高電子移動度トランジスタエピタキシャル構成1に耐電圧を高めることができるということにある。
以上は、本発明における好ましい実施可能実施例に過ぎず、本発明の明細書及び特許の範囲に基づいた如何なる均等置換が本発明の特許範囲に含まれるとは言うまでもない。
1、2 高電子移動度トランジスタエピタキシャル構成
10 基板
20 核形成層
30 バッファ層
40 第一窒化物層
50 第二窒化物層
52 第三窒化物層
521 低ドーピング窒化物層
522 高ドーピング窒化物層
60 チャネル層
70 障壁層
80 パッシベーション層
S02、S04、S06、S08、S10、S11、S12、S14、S16 ステップ

Claims (19)

  1. 基板を提供すること、
    前記基板に核形成層を形成すること、
    前記核形成層にバッファ層を形成すること、
    前記バッファ層と接触する第一窒化物層を前記バッファ層に形成すること、
    前記第一窒化物層と接触する第二窒化物層を前記第一窒化物層に形成すると共に、前記第二窒化物層に炭素をドーピングすること、
    前記第二窒化物層の上方にチャネル層を形成すること、及び、
    前記チャネル層に障壁層を形成し、二次元電子ガスが前記チャネル層と前記障壁層との間に位置する境界に沿って前記チャネル層に形成されることを含み、
    前記第二窒化物層の成長温度が前記第一窒化物層の成長温度よりも小さく、前記第一窒化物層の膜厚が前記第二窒化物層の膜厚よりも小さい、ことを特徴とする高電子移動度トランジスタエピタキシャル方法。
  2. 前記第一窒化物と前記第二窒化物層との成長温度は、温度差が摂氏100度以上である、ことを特徴とする請求項1に記載の高電子移動度トランジスタエピタキシャル方法。
  3. 前記第二窒化物層のV/III比が前記第一窒化物層のV/III比よりも小さい、ことを特徴とする請求項1に記載の高電子移動度トランジスタエピタキシャル方法。
  4. 前記第二窒化物層における炭素濃度と前記第一窒化物層における炭素濃度との比例が10以上である、ことを特徴とする請求項1に記載の高電子移動度トランジスタエピタキシャル方法。
  5. 前記第二窒化物層の膜厚と前記第一窒化物層の膜厚との比例が1以上であり6以下である範囲、ことを特徴とする請求項1に記載の高電子移動度トランジスタエピタキシャル方法。
  6. 前記第二窒化物層の膜厚と前記第一窒化物層の膜厚との総和が1um以下である、ことを特徴とする請求項1又は5に記載の高電子移動度トランジスタエピタキシャル方法。
  7. 前記第二窒化物層に第三窒化物層を形成し、前記第三窒化物層が前記第二窒化物層と接触する、ことを含み、
    前記第三窒化物層は、前記チャネル層と前記第二窒化物層との間に位置し、
    前記第二窒化物層の成長温度が前記第三窒化物層の成長温度よりも小さい、ことを特徴とする請求項1に記載の高電子移動度トランジスタエピタキシャル方法。
  8. 前記第二窒化物層、前記第三窒化物層及び前記第一窒化物層V/III気体流量比の比例が1:4:5である、ことを特徴とする請求項7に記載の高電子移動度トランジスタエピタキシャル方法。
  9. 前記第一窒化物層、前記第二窒化物層及び前記第三窒化物層は、窒化ガリウムを含む、ことを特徴とする請求項7に記載の高電子移動度トランジスタエピタキシャル方法。
  10. 前記第三窒化物層の膜厚が2.5~3.5umである、ことを特徴とする請求項7に記載の高電子移動度トランジスタエピタキシャル方法。
  11. 前記第三窒化物層は、複数の第三窒化物膜を含み、前記第三窒化物膜は、互いに重ねて設置されると共に、隣接する二つの第三窒化物膜において炭素濃度が比較的大きいものと炭素濃度が比較的小さいものとの比例が10以上である範囲を満たす、ことを特徴とする請求項10に記載の高電子移動度トランジスタエピタキシャル方法。
  12. 前記障壁層にパッシベーション層を形成することを含む、ことを特徴とする請求項1に記載の高電子移動度トランジスタエピタキシャル方法。
  13. 前記高電子移動度トランジスタエピタキシャル構成における反り度(BOW)の絶対値が30um未満である、ことを特徴とする請求項9に記載の高電子移動度トランジスタエピタキシャル方法。
  14. 前記高電子移動度トランジスタエピタキシャル構成における(102)面の半値幅(FWHM)は、700 arcsec未満である、ことを特徴とする請求項12に記載の高電子移動度トランジスタエピタキシャル方法。
  15. 前記高電子移動度トランジスタエピタキシャル構成における(002)面の半値幅(FWHM)が600 arcsec未満である、ことを特徴とする請求項12に記載の高電子移動度トランジスタエピタキシャル方法。
  16. 前記パッシベーション層表面において、平方センチメートル当たりに、直径が0.5umよりも大きい欠陥の数量が10個未満である、ことを特徴とする請求項12に記載の高電子移動度トランジスタエピタキシャル方法。
  17. 前記パッシベーション層における外周縁から内へ伸びる最も長いひび長さが3mm以下である、ことを特徴とする請求項12に記載の高電子移動度トランジスタエピタキシャル方法。
  18. 前記高電子移動度トランジスタにおける破壊電圧が0.09V/nm以上である、ことを特徴とする請求項12に記載の高電子移動度トランジスタエピタキシャル方法。
  19. 前記バッファ層は、AlGaNで構成され、前記バッファ層の表面にAl濃度が25±10%である、ことを特徴とする請求項1に記載の高電子移動度トランジスタエピタキシャル方法。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2024068299A (ja) * 2022-11-08 2024-05-20 株式会社東芝 窒化物半導体及び半導体装置
TWI890445B (zh) * 2024-05-20 2025-07-11 環球晶圓股份有限公司 磊晶結構之製作方法與磊晶結構

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012015303A (ja) * 2010-06-30 2012-01-19 Sumitomo Electric Ind Ltd 半導体基板および半導体装置
JP2013030725A (ja) * 2011-06-24 2013-02-07 Sanken Electric Co Ltd 半導体装置
JP2013042032A (ja) * 2011-08-18 2013-02-28 Fujitsu Ltd 化合物半導体装置及びその製造方法
JP2014022698A (ja) * 2012-07-24 2014-02-03 Dowa Holdings Co Ltd 窒化物半導体成長用Si基板およびそれを用いた電子デバイス用エピタキシャル基板およびそれらの製造方法
JP2016213507A (ja) * 2016-09-07 2016-12-15 富士通株式会社 化合物半導体装置
US20170170283A1 (en) * 2015-12-10 2017-06-15 IQE, plc Iii-nitride structures grown on silicon substrates with increased compressive stress
US20170256637A1 (en) * 2016-03-02 2017-09-07 Kabushiki Kaisha Toshiba Semiconductor device
US20180069086A1 (en) * 2016-09-06 2018-03-08 Fujitsu Limited Semiconductor crystal substrate and semiconductor device
US20220181466A1 (en) * 2020-12-03 2022-06-09 Texas Instruments Incorporated Transistor with buffer structure having carbon doped profile

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999030373A1 (en) * 1997-12-08 1999-06-17 Mitsubishi Cable Industries, Ltd. GaN-BASED SEMICONDUCTOR LIGHT EMITTING DEVICE AND METHOD OF PRODUCING GaN-BASED CRYSTAL
JP4110222B2 (ja) * 2003-08-20 2008-07-02 住友電気工業株式会社 発光ダイオード
JP4299826B2 (ja) * 2005-11-30 2009-07-22 株式会社住田光学ガラス 蛍光ファイバを用いた白色発光装置
JP2008078613A (ja) * 2006-08-24 2008-04-03 Rohm Co Ltd 窒化物半導体の製造方法及び窒化物半導体素子
KR101316492B1 (ko) * 2007-04-23 2013-10-10 엘지이노텍 주식회사 질화물 반도체 발광소자 및 그 제조 방법
JP4519196B2 (ja) * 2008-11-27 2010-08-04 Dowaエレクトロニクス株式会社 電子デバイス用エピタキシャル基板およびその製造方法
JP5810293B2 (ja) * 2010-11-19 2015-11-11 パナソニックIpマネジメント株式会社 窒化物半導体装置
US20130082274A1 (en) * 2011-09-29 2013-04-04 Bridgelux, Inc. Light emitting devices having dislocation density maintaining buffer layers
US9165766B2 (en) * 2012-02-03 2015-10-20 Transphorm Inc. Buffer layer structures suited for III-nitride devices with foreign substrates
US8878249B2 (en) * 2012-04-12 2014-11-04 The Regents Of The University Of California Method for heteroepitaxial growth of high channel conductivity and high breakdown voltage nitrogen polar high electron mobility transistors
JP2015070064A (ja) * 2013-09-27 2015-04-13 富士通株式会社 半導体装置及び半導体装置の製造方法
JP6251071B2 (ja) * 2014-02-05 2017-12-20 ルネサスエレクトロニクス株式会社 半導体装置
JP6341679B2 (ja) 2014-02-06 2018-06-13 ルネサスエレクトロニクス株式会社 半導体装置
US20150340483A1 (en) * 2014-05-21 2015-11-26 International Rectifier Corporation Group III-V Device Including a Shield Plate
KR102282141B1 (ko) * 2014-09-02 2021-07-28 삼성전자주식회사 반도체 발광소자
US9608103B2 (en) * 2014-10-02 2017-03-28 Toshiba Corporation High electron mobility transistor with periodically carbon doped gallium nitride
JP2016184663A (ja) 2015-03-26 2016-10-20 株式会社豊田中央研究所 半導体ウエハ、半導体装置及び半導体ウエハの製造方法
TWI670851B (zh) * 2015-10-28 2019-09-01 晶元光電股份有限公司 半導體功率元件
CN106684213B (zh) * 2015-11-06 2019-01-15 中国科学院苏州纳米技术与纳米仿生研究所 GaN基半导体器件及其制作方法
JP6654409B2 (ja) 2015-11-16 2020-02-26 Dowaエレクトロニクス株式会社 Iii族窒化物半導体デバイス用基板およびその製造方法
TWI649873B (zh) * 2017-07-26 2019-02-01 財團法人工業技術研究院 三族氮化物半導體結構
US20200075314A1 (en) * 2018-08-29 2020-03-05 Taiwan Semiconductor Manufacturing Co., Ltd. Doped buffer layer for group iii-v devices on silicon
JP6666417B2 (ja) 2018-12-17 2020-03-13 株式会社東芝 半導体装置
JP2020113693A (ja) 2019-01-16 2020-07-27 エア・ウォーター株式会社 化合物半導体基板
JP7132156B2 (ja) 2019-03-07 2022-09-06 株式会社東芝 半導体装置
TWI698914B (zh) * 2019-07-19 2020-07-11 環球晶圓股份有限公司 半導體磊晶結構及其形成方法
US11705322B2 (en) * 2020-02-11 2023-07-18 Slt Technologies, Inc. Group III nitride substrate, method of making, and method of use
US11515408B2 (en) * 2020-03-02 2022-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Rough buffer layer for group III-V devices on silicon
JP7543773B2 (ja) * 2020-08-25 2024-09-03 富士通株式会社 半導体装置及びその製造方法

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012015303A (ja) * 2010-06-30 2012-01-19 Sumitomo Electric Ind Ltd 半導体基板および半導体装置
JP2013030725A (ja) * 2011-06-24 2013-02-07 Sanken Electric Co Ltd 半導体装置
JP2013042032A (ja) * 2011-08-18 2013-02-28 Fujitsu Ltd 化合物半導体装置及びその製造方法
JP2014022698A (ja) * 2012-07-24 2014-02-03 Dowa Holdings Co Ltd 窒化物半導体成長用Si基板およびそれを用いた電子デバイス用エピタキシャル基板およびそれらの製造方法
US20170170283A1 (en) * 2015-12-10 2017-06-15 IQE, plc Iii-nitride structures grown on silicon substrates with increased compressive stress
JP2019505459A (ja) * 2015-12-10 2019-02-28 アイキューイー ピーエルシーIQE plc 増加した圧縮応力によってシリコン基板上で成長させたiii族窒化物構造物
US20170256637A1 (en) * 2016-03-02 2017-09-07 Kabushiki Kaisha Toshiba Semiconductor device
JP2017157711A (ja) * 2016-03-02 2017-09-07 株式会社東芝 半導体装置
US20180069086A1 (en) * 2016-09-06 2018-03-08 Fujitsu Limited Semiconductor crystal substrate and semiconductor device
JP2018041786A (ja) * 2016-09-06 2018-03-15 富士通株式会社 半導体結晶基板、半導体装置、半導体結晶基板の製造方法及び半導体装置の製造方法
JP2016213507A (ja) * 2016-09-07 2016-12-15 富士通株式会社 化合物半導体装置
US20220181466A1 (en) * 2020-12-03 2022-06-09 Texas Instruments Incorporated Transistor with buffer structure having carbon doped profile

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