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TWI670851B - 半導體功率元件 - Google Patents

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TWI670851B
TWI670851B TW104135349A TW104135349A TWI670851B TW I670851 B TWI670851 B TW I670851B TW 104135349 A TW104135349 A TW 104135349A TW 104135349 A TW104135349 A TW 104135349A TW I670851 B TWI670851 B TW I670851B
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semiconductor
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林奕志
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晶元光電股份有限公司
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Abstract

一種半導體功率元件，包含：基板；主動層，具有凹陷區，位於基板上方；第一導電型半導體層，位於凹陷區上方，不與凹陷區相互重疊；閘極，位於該主動層上方，部分設置於凹陷區中；一介電層，位於主動層與閘極之間；以及二維電子氣，形成於主動層之中。

Description

半導體功率元件
本發明是關於一種半導體元件，更具體而言，係關於一種半導體功率元件。
近幾年來，由於高頻及高功率產品的需求與日俱增，以氮化鎵為材料的半導體功率元件，如氮化鋁鎵-氮化鎵(AlGaN/GaN)，因具高速電子遷移率、可達到非常快速的切換速度、可於高頻、高功率及高溫工作環境下操作的元件特性，故廣泛應用在電源供應器(power supply)、DC/DC整流器(DC/DC converter)、DC/AC換流器(AC/DC inverter)以及工業運用，其領域包含電子產品、不斷電系統、汽車、馬達、風力發電等。
本發明係關於一種半導體功率元件，包含一基板；一主動區具有一凹陷區，位於基板上方；一第一導電型半導體層位於主動區上方，不與該凹陷區相互重疊；一閘極位於主動區上方，部分設置於凹陷區中；一介電層位於主動區以及閘極之間；以及一二維電子氣形成於主動區之中。
為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。
1、2、3、5‧‧‧半導體單元
100、300、500‧‧‧主動區
101、301、501‧‧‧基板
102、302、502‧‧‧成核層
103、303、503‧‧‧緩衝結構
1031、3031、5031‧‧‧第一半導體疊層
1032、3032、5032‧‧‧第二半導體疊層
104、304、504‧‧‧通道層
105、305,、505‧‧‧阻障層
1051、3051、5051‧‧‧第一上表面
106、106A、106B‧‧‧第一導電型半導體層
306、506‧‧‧第一導電型半導體層
1061A、3061、5061‧‧‧第一側邊
1062A、3062、1062B‧‧‧上表面
1061B、5063‧‧‧第二側邊
107、307、507‧‧‧介電層
108、308、508‧‧‧源極
109、309、509‧‧‧汲極
5062‧‧‧第二上表面
5091、5101‧‧‧側邊
110、310、510‧‧‧閘極
111、311、511‧‧‧保護層
1415、3435、5455‧‧‧介面
2DEG‧‧‧二維電子氣
R‧‧‧凹陷區
RW1‧‧‧第一側壁
RW2‧‧‧第二側壁
B‧‧‧底部
D‧‧‧深度
T‧‧‧厚度
L1‧‧‧第一長度
L2‧‧‧第二長度
S‧‧‧半導體功率元件
S108‧‧‧源極墊
S109‧‧‧汲極墊
S110‧‧‧閘極墊
[第1圖]為本發明第一實施例之半導體功率元件的上視圖；[第2A圖]為本發明第二實施例之半導體單元的局部放大上視示意圖；[第2B圖]為第2A圖沿剖線FF之剖面示意圖；[第2C圖]為第2A圖中透視保護層及閘極之示意圖；[第3A~3F圖]為本發明第二實施例之半導體單元製作流程圖；[第4圖]為本發明第二實施例中半導體單元之開啟狀態示意圖；[第5A圖]為本發明第三實施例之半導體單元的局部放大上視示意圖；[第5B圖]為第5A圖中透視保護層及閘極之示意圖；[第5C圖]為第5A圖沿剖線HH之剖面示意圖；及[第6圖]為本發明第四實施例之半導體單元示意圖。
下實施例將伴隨著圖式說明本發明之概念，在圖式或說明中，相似或相同之部分係使用相同之標號，並且在圖式中，元件之形狀或厚度可擴大或縮小。需特別注意的是，圖中未繪示或描述之元件，可以是熟習此技藝之人士所知之形式。
請參閱第1圖為本發明第一實施例之半導體功率元件S的上視圖。半導體功率元件S例如為三端點的元件。於本實施例中，半導體功率元件S 包含源極墊S108、汲極墊S109、閘極墊S110和至少一個半導體單元1。半導體單元1例如是場效電晶體(FET)，具體來說可以是高電子遷移率電晶體(HEMT)。於第一實施例中，半導體單元1包括與源極墊S108電連接之源極108、與汲極墊S109電連接之汲極109、與閘極墊S110電連接之閘極110，以及半導體疊層(未標示)，疊層的材料、位置與外觀設計可依實際的需求而做調整。此外，半導體功率元件S所包含的至少一半導體單元1可被以下實施例中的半導體單元所取代，而半導體單元1之局部區域E亦將於以下實施例中描述其細部結構。
請參閱第2A圖至第2C圖所示本發明第二實施例之半導體單元2。於本實施例中，半導體單元2可以用於取代第1圖之半導體單元1以形成半導體功率元件S。為了清楚說明半導體單元2的細部結構，第2A圖繪示了半導體單元2之局部放大上視示意圖，放大位置如第1圖之區域E所示；第2B圖繪示了第2A圖沿剖線FF之剖面示意圖。半導體單元2例如為常關型電晶體(Enhancement Mode Device,E-Mode)，包括基板101、成核層102、緩衝結構103、主動區100、第一導電型半導體層106A、106B、凹陷區R、介電層107、源極108、汲極109、閘極110以及保護層111覆蓋源極108、汲極109、閘極110及部分主動區100。在本實施例中，緩衝結構103包含第一半導體疊層1031以及第二半導體疊層1032；主動區100包含通道層104以及阻障層105，靠近通道層104與阻障層105之間的介面1415處形成一二維電子氣(2DEG)。第2C圖繪示了第2A圖中透視保護層111及閘極110之上視示意圖，其中第一導電型半導體層106A、106B位於凹陷區R之兩側，且不與凹陷區R相互重疊。
第3A~3F圖所示本發明第二實施例之半導體單元2之製作流程圖。參照第3A圖，首先在基板101上方以磊晶方式依序成長成核層102、包含第一半導體疊層1031以及第二半導體疊層1032之緩衝結構103、包含通道層104以及阻障層105之主動區100以及第一導電型半導體層106。參照第3B圖，藉由蝕刻 方式移除部分之第一導電型半導體層106，以及自主動區100，也就是阻障層105之第一上表面1051向下蝕刻形成一凹陷區R，保留位於凹陷區R兩側之第一導電型半導體層106A、106B。參照第3C~3D圖，以物理氣相沉積方式(Physical Vapor Deposition，PVD)於阻障層105上方形成源極108以及汲極109；接著利用化學氣相沉積方式(Chemical Vapor Deposition，CVD)於凹陷區R及第一導電型半導體層106A、106B上方形成介電層107。參照第3E~3F圖，再次利用物理氣相沉積方式於介電層107上方形成閘極110；接著以化學氣相沉積方式形成保護層111以覆蓋源極108、汲極109、閘極110以及阻障層105之第一上表面1051。
於本實施例中基板101可為導電基板或者絕緣基板，當基板101為導電基板時，基板101的材料可以是矽(Si)、碳化矽(SiC)、氮化鎵(GaN)；當基板101為絕緣基板時，基板10的材料可以是藍寶石(sapphire)。在本實施例中，基板101例如為矽基板，厚度約為600~1200um，當後續形成本實施例所述之半導體功率元件S時，須利用拋光研磨法或化學機械研磨法(Chemical Mechanical Polishing/Planarization,CMP)將厚度600μm~1200μm之基板101磨薄成為300μm~10μm之基板101，以符合後段製程之封裝尺寸，並提升封裝元件之散熱性能，或藉由完全或部分移除基板，以減少元件的漏電路徑，達到降低漏電的效果。
成核層102係以磊晶方式成長於基板101上方，磊晶方式包含金屬有機物化學氣相磊晶法(metal-organic chemical vapor deposition,MOCVD)或分子束磊晶法(molecular-beam epitaxy,MBE)或氫化物氣相磊晶法(hydride vapor phase epitaxy,HVPE)，成核層102之厚度約為20nm~200nm，其材料包含III-V族半導體材料，例如是氮化鋁(AlN)、氮化鎵(GaN)、或氮化鋁鎵(AlGaN)等材料。
緩衝結構103以磊晶方式成長於成核層102上方，其厚度約為1um~10um。緩衝結構103可以是單層、兩層或多層；當緩衝結構103為多層時，可包括漸變層(grading layer)或超晶格疊層(super lattice multilayer)或兩層以上不 同材料之疊層。單層、兩層或多層緩衝結構103之材料可包括IIIA-VA族半導體材料，例如是氮化鋁(AlN)、氮化鎵(GaN)、或氮化鋁鎵(AlGaN)、氮化銦鋁(AlInN)、氮化銦鋁鎵(AlInGaN)等材料，並且可摻雜其他元素，例如碳，摻雜濃度可為依成長方向漸變或固定。在本實施例中，緩衝結構103包含第一半導體疊層1031以及第二半導體疊層1032，其中第一半導體疊層1031例如是氮化鋁鎵(AlGaN)漸變層或含碳摻雜之氮化鋁鎵(AlGaN)漸變層，其厚度約為0.1um~5um；第一半導體疊層1031亦可例如是5nm~50nm氮化鋁(AlN)與5nm~50nm氮化鋁鎵(AlGaN)之疊層或含碳摻雜之5nm~50nm氮化鋁(AlN)與含碳摻雜之5nm~50nm nm氮化鋁鎵(AlGaN)之疊層；第二半導體疊層1032之厚度約為1.5μm~3μm，材料例如氮化鎵(GaN)或含漸變式碳摻雜之氮化鎵(GaN)。此外，若以本實施例之矽基板為例，成核層102以及緩衝結構103係依序成長於基板101的(111)面上，並朝[0001]的方向成長，用以減少基板101與通道層104之間的晶格常數差異，以提升磊晶品質。
主動區100以磊晶方式依序成長於緩衝結構103上方，可以是兩層或多層結構，其材料可包括III-V族半導體材料，例如是氮化鋁(AlN)、氮化鎵(GaN)、氮化鋁鎵(AlGaN)、氮化銦鋁(AlInN)、氮化鋁銦鎵(AlInGaN)等材料。在本實施例中，主動區100包含通道層104以及阻障層105，其中通道層104具有第一能隙，阻障層105具有第二能隙大於通道層104之第一能隙，意即阻障層105之晶格常數係小於通道層104之晶格常數。通道層104之厚度約為0.15μm~1μm，其材料包含InxGa(1-x)N，其中0≦x<1，例如是氮化鎵(GaN)、或氮化銦鎵(InGaN)；阻障層105之厚度約為10nm~30nm，其材料包含AlyInzGa(1-y-z)N，其中0<y<1以及0≦z<1，例如是氮化鋁銦(AlInN)、氮化鋁鎵(AlGaN)或氮化銦鋁鎵(AlInGaN)。通道層104與阻障層105因本身的原子質心與負電荷質心間的位移而造成的自發極化，以及通道層104與阻障層105因異質材料之晶格常數不同，使其磊晶成長時 產生張應力造成的壓電極化，藉由自發極化及壓電極化會在通道層104中，且靠近通道層104與阻障層105之間的介面1415處形成一二維電子氣(2DEG)。需注意的是，本實施例所述之通道層104及阻障層105皆為未摻雜的半導體材料，但依據實際應用亦可為摻雜的半導體材料，摻雜物質例如是矽，其中矽的來源為矽甲烷反應前驅物，用以增加壓電極化與自發極化的效果，進而提升介面1415中二維電子氣(2DEG)的濃度。
請參閱第3B圖，本實施例係藉由蝕刻方式自阻障層105之第一上表面1051向下蝕刻形成凹陷區R，蝕刻方式例如是乾式蝕刻(dry etching)或濕式蝕刻(wet etching)。其中，自阻障層105之第一上表面1051至凹陷區R之底部B具有一深度D，且深度D約大於5nm~25nm。若阻障層105之材料例如是氮化鋁鎵(AlGaN)，鋁含量例如是20%，厚度例如是26nm，其深度D係大於21nm，意即凹陷區R下方殘留之阻障層105之厚度T係小於5nm。因此，由於凹陷區R下方之阻障層105厚度T過薄，不足與通道層104產生極化效應，故導致凹陷區R下方無法產生二維電子氣(2DEG)，致使半導體單元2達成常關型電晶體之元件特性。需注意的是，在其他實施例中，凹陷區R的形成可經由蝕刻阻障層105至其與通道層104的介面1415(即凹陷區R之底部B為阻障層105與通道層104間的介面1415)；或是繼續蝕刻穿過阻障層105與通道層104間之介面1415，使得部分通道層104被蝕刻移除形成凹陷區R，以阻斷二維電子氣(2DEG)的通道，導致凹陷區R下方無法產生二維電子氣(2DEG)，致使半導體單元2達成常關型電晶體之元件特性。
第一導電型半導體層106A、106B形成於主動區100上方，具體而言，第一導電型半導體層106A、106B形成於阻障層105上方，其厚度約為30nm~150nm，材料可包括InxGa(1-x)N，其中0≦x<1，或AlyInzGa(1-y-z)N，其中0<y<1以及0≦z<1，例如是氮化鋁(AlN)、氮化鎵(GaN)、氮化鋁鎵(AlGaN)、或氮化銦鋁鎵(AlInGaN)等材料，並且摻雜其他元素，例如鎂，摻雜濃度可為依成長方向 漸變或固定。請參閱第2C圖及第3F圖，本實施例第一導電型半導體層106A、106B可為p型導電型半導體層，載子濃度係大於1E16cm-3，小於1E18cm-3；第一導電型半導體層106A、106B位於凹陷區R之兩側，不與凹陷區R相互重疊，意即第一導電型半導體層106A、106B並非設置於凹陷區R中。具體而言，凹陷區R具有第一側壁RW1，第一導電型半導體層106A具有第一側邊1061A與凹陷區R之第一側壁RW1大致對齊；凹陷區R具有第二側壁RW2，第一導電型半導體層106B具有第二側邊1061B與凹陷區R之第二側壁RW2大致對齊。
介電層107以化學氣相沉積方式形成於主動區100上方，具體而言，介電層107係形成於第一導電型半導體層106A、106B上方，且覆蓋凹陷區R。化學氣相沉積方式可例如為電漿輔助化學氣相沉積法(plasma enhanced chemical vapour deposition，PECVD)、低壓化學氣相沉積(low-pressure chemical vapour deposition，LPCVD)、原子層沉積(Atomic Layer Deposition，ALD)或金屬有機物化學氣相沉積法(metal organic chemical-vapor deposition，MOCVD)等。介電層107之材料可為絕緣材料，包含氮化物絕緣材料或氧化物絕緣材料，例如是氮化矽(SiNx)、二氧化矽(SiO2)、氧化鋁(Al2O3)、或氮氧化矽(SiONx)。請參閱第3D圖，介電層107係覆蓋凹陷區R之底部B、第一側壁RW1、第二側壁RW2、第一導電型半導體層106A之上表面1062A及第一側邊1061A以及第一導電型半導體層106B之上表面1062B及第二側邊1061B。在本實施例中，藉由第一導電型半導體層106A、106B及介電層107之設置，可改善半導體功率元件S表面之漏電流問題；解決閘極110下方之電場過於集中在凹陷區R的邊緣，使閘極110下方之峰值電場藉由第一導電型半導體層106A、106B得以降低並分布均勻，避免元件燒毀及提高半導體功率元件S之崩潰電壓；當半導體功率元件S作動時，防止閘極110控制失效；提升閘極110之操作電壓及元件的電流，進而增加半導體功率元件S之輸出功率，優化半導體功率元件S之應用面。
源極108、汲極109位於主動區100上方，具體而言，源極108、汲極109係位於阻障層105上方，其材料包含鈦、鋁、金、鎳、鉑金或鉬等，其中還包含上述兩種或兩種以上之材料所形成之金屬疊層。各電極之形成材料可進行後續製程，如施以升溫條件下，部分金屬疊層可視其共融溫度形成合金，並與阻障層105形成歐姆接觸；閘極110形成於源極108與汲極109之間，其形成材料包含鎳、金、鎢、鉬、氮化鈦、鈦化鎢、鉑金、鈦或鋁等，其中還包含上述兩種或兩種以上之材料所形成之疊層，且位於介電層107之上，以作為半導體功率元件S開啟及關閉之控制電極。在本實施例中，閘極110部分設置於凹陷區R中，使介電層107同時位於阻障層105與閘極110之間以及第一導電型半導體層106A、106B與閘極110之間，且閘極110可例如是矩形或T型。此外，本實施例所述之閘極110位於遠離汲極109且較接近源極108的位置，以利於提高半導體功率元件S之崩潰電壓，且源極108、汲極109以及閘極110係用以作為與外部電性連接的端點，並可根據實際需求來控制半導體單元2的操作狀態以及二維電子氣(2DEG)的分布情況。
保護層111以化學氣相沉積方式覆蓋半導體單元2之表面，其中化學氣相沉積方式可例如為電漿輔助化學氣相沉積法(plasma enhanced chemical vapour deposition，PECVD)或低壓化學氣相沉積(low-pressure chemical vapour deposition，LPCVD)或原子層沉積(Atomic Layer Deposition，ALD)或金屬有機物化學氣相沉積法(metal organic chemical-vapor deposition，MOCVD)等。保護層111之材料可為絕緣材料，包含氮化物絕緣材料或氧化物絕緣材料，例如是氮化矽(SiNx)、二氧化矽(SiO2)、氧化鋁(Al2O3)、或氮氧化矽(SiONx)。請參閱第3F圖，本實施例之保護層111係覆蓋阻障層105、源極108、汲極109、及閘極110之表面，以改善半導體功率元件S表面之漏電問題；防止水氣滲入阻障層105與通道層104，造成元件劣化；避免電極間產生電弧現象，導致電極燒毀。於另一實施例 中，亦可於半導體單元之表面及部分側壁覆蓋一保護層(未顯示)，以避免後續封裝對元件之電性造成不良影響。
需注意的是，本實施例之半導體單元2更可包括覆蓋層(未顯示)形成於主動區100上方，具體而言，覆蓋層係形成於阻障層105上方，覆蓋層具有能隙小於阻障層105之第二能隙，意即覆蓋層之晶格常數為大於阻障層105之晶格常數。覆蓋層之材料可包括InxGa(1-x)N，其中0≦x<1，例如是氮化鎵(GaN)，其可為未摻雜的半導體材料，或為摻雜的半導體材料，摻雜物質例如是矽，其中矽的來源為矽甲烷反應前驅物。此外，覆蓋層具有保護層作用以防止阻障層105表面因後續製程受到損害。然而，一般可依實際需求決定將覆蓋層省略或設置。
第4圖顯示本發明第二實施例之半導體單元2的開啟狀態示意圖。本實施例之半導體單元2係常關型電晶體，當給予汲極109一正偏壓(如+10V)，源極108接地(0V)，給予閘極110一正偏壓(如+5V)，半導體單元2因費米能階位移而開啟。此時使閘極110下方之導帶(Ec)降至費米能階(Ef)之下，因而閘極110下方產生二維電子氣(2DEG)，半導體單元2呈現開啟狀態。
請參閱第5A圖至第5C圖所示本發明第三實施例之半導體單元3。於本實施例中，半導體單元3可以用於取代第1圖之半導體單元1以形成半導體功率元件S。其中，第5A圖繪示了半導體單元3之上視示意圖，第5B圖繪示了半導體單元3透視保護層及閘極之示意圖；第5C圖繪示了第5A圖沿剖線HH之剖面示意圖。本實施例之半導體單元3與第3A~3F圖所述之實施例具有相似的結構，除了本實施例僅於閘極310與汲極309之間設置第一導電型半導體層306，且第一導電型半導體層306不與凹陷區R相互重疊，意即第一導電型半導體層306並非設置於凹陷區R中，以解決閘極310與汲極309之間主要的電場集中問題。請參閱第5C圖，本實施例第一導電型半導體層306可為p型半導體層，載子濃度係大於 1E16cm-3，小於1E18cm-3，凹陷區R具有第一側壁RW1，第一導電型半導體層306具有第一側邊3061與凹陷區R之第一側壁RW1大致對齊；介電層307形成於阻障層305上方，覆蓋凹陷區R之底部B、第一側壁RW1、第二側壁RW2，以及第一導電型半導體層306之第一側邊3061及其上表面3062以及部份阻障層305之第一上表面3051；閘極310部分設置於凹陷區R中及部分設置於凹陷區R外，介電層307同時位於阻障層305與閘極310之間以及第一導電型半導體層306與閘極310之間，且閘極310可例如是矩形或T型。在本實施例中，閘極310與汲極309之間為主要之電場分布區域，故藉由第一導電型半導體層306及介電層307之設置，可改善半導體功率元件S表面之漏電流問題；改善閘極310與汲極309下方之電場過於集中於凹陷區R的邊緣，分散閘極310下方之電場分布，避免半導體功率元件S燒毀及提高半導體功率元件S之崩潰電壓；當半導體功率元件S作動時，防止閘極310控制失效；提升閘極310之操作電壓及半導體功率元件S的電流，進而增加半導體功率元件S之輸出功率，優化半導體功率元件S之應用面。
請參閱第6圖所示本發明第四實施例之半導體單元5。於本實施例中，半導體單元5可以用於取代第1圖之半導體單元1以形成半導體功率元件S。其中，本實施例之半導體單元5與第5A~5C圖所述之實施例具有相似的結構，差異在本實施例增加了介電層507與閘極510之場板設計，使閘極510與汲極509之間的電場分布更加均勻化。本實施例之介電層507包覆第一導電型半導體層506之第一側邊5061、第二上表面5062以及第二側邊5063，並沿著第一導電型半導體層506之第二側邊5063延伸至阻障層505之第一上表面5051，且閘極510完全覆蓋於介電層507上方。其中，凹陷區R之第一側壁RW1至汲極509之一側邊5091具有第一長度L1，凹陷區R之第一側壁RW1至閘極510之一側邊5101具有第二長度L2，且L2<1/2L1，以防止閘極510與汲極509之間產生嚴重的電弧現象，導致電極燒毀。
需了解的是，本發明中上述之實施例在適當的情況下，是可互相組合或替換，而非僅限於所描述之特定實施例。本發明所列舉之各實施例僅用以說明本發明，並非用以限制本發明之範圍。任何人對本發明所作之任何顯而易見之修飾或變更接不脫離本發明之精神與範圍。

Claims (10)

  1. 一種半導體功率元件，包含：一基板；一主動區，位於該基板上方，包含：一通道層；一阻障層，包含一上表面，相對於該通道層；及一二維電子氣，形成於靠近該通道層與該阻障層之間的一介面處；一凹陷區，形成於該阻障層中；一第一導電型半導體層，位於該上表面上方，不與該凹陷區相互重疊；一閘極，位於該主動區上方，其中，該閘極的一部分設置於該凹陷區中；以及一介電層，位於該主動區與該閘極之間。
  2. 如申請專利範圍第1項所述之半導體功率元件，該第一導電型半導體層係一p型導電型半導體層，具有一載子濃度係大於1E16cm-3，且小於1E18cm-3。
  3. 如申請專利範圍第1項所述之半導體功率元件，其中，該凹陷區自該上表面延伸進該阻障層。
  4. 如申請專利範圍第1項所述之半導體功率元件，其中該介電層位於該第一導電型半導體層以及該閘極電極之間，且設置於該凹陷區中。
  5. 如申請專利範圍第1項所述之半導體功率元件，其中該凹陷區具有一底部，該介電層直接接觸該底部。
  6. 如申請專利範圍第1項所述之半導體功率元件，其中該第一導電型半導體層具有一側邊以及一上表面，該介電層包覆該凹陷區，並沿著該側邊延伸至該第一導電型半導體層的該上表面。
  7. 如申請專利範圍第1項所述之半導體功率元件，其中，該介電層同時 包覆該凹陷區以及該第一導電型半導體層，並延伸至該阻障層的該上表面。
  8. 如申請專利範圍第1項所述之半導體功率元件，更包括一汲極以及一源極，位於該主動區上方，其中該第一導電型半導體層位於該源極以及該汲極之間。
  9. 如申請專利範圍第8項所述之半導體功率元件，其中該第一導電型半導體層具有複數個，且該複數個第一導電型半導體層分別位於該凹陷區以及該汲極之間以及該凹陷區以及該源極之間。
  10. 如申請專利範圍第1項所述之半導體功率元件，其中第一導電型半導體層之材料包括InxGa(1-x)N，其中0≦x<1；或AlyInzGa(1-y-z)N，其中0<y<1以及0≦z<1。
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