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JP2016058127A - 半導体記憶装置 - Google Patents

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Abstract

【課題】動作時の信頼性を高めた半導体記憶装置を提供する。
【解決手段】第１の方向（Ｘ方向）に延在し、第１の方向に対し交差する第２の方向（Ｙ方向）と、第１の方向及び第２の方向に対し交差する第３の方向（Ｚ方向）に配置されたワード線と、第３の方向に延在し、第１の方向及び第２の方向に配置されたビット線ＢＬと、ワード線とビット線ＢＬの間に設けられ、記憶素子ＭＣとして機能する可変抵抗層ＶＲと、複数のビット線ＢＬが共通に接続されたグローバルビット線と、ビット線ＢＬとグローバルビット線の間に設けられた選択素子ＳＴｒと、記憶素子ＭＣに対する読み出し、書き込み、消去の各動作を実行可能な制御回路と、選択素子ＳＴｒよりグローバルビット線側に設けられ、選択素子ＳＴｒに流れる電流の大きさに応じて、選択素子ＳＴｒに印加される電圧の大きさを調整する抵抗素子Ｒｓとを備える。
【選択図】図５Ａ

Description

本明細書に記載の実施形態は、半導体記憶装置に関する。
従来から、電圧の印加により抵抗値が変化する可変抵抗素子を、記憶素子として用いる半導体記憶装置が提案されている。また、従来から、基板に対し垂直方向に形成された第１の配線と、基板に対し水平方向に形成された第２の配線との交差部に、前述の可変抵抗素子を設けた立体型のメモリセルアレイ構造が知られている。
特開２０１３−１２０６１８号公報
実施の形態に係る半導体記憶装置は、動作時の信頼性を高めた半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、第１の方向に延在し、前記第１の方向に対し交差する第２の方向と、前記第１の方向及び前記第２の方向に対し交差する第３の方向とに、それぞれ所定の間隔を空けて配置された複数のワード線と、前記第３の方向に延在し、前記第１の方向及び前記第２の方向に、それぞれ所定の間隔を空けて配置された複数のビット線と、前記ワード線と前記ビット線との間に設けられ、記憶素子として機能する可変抵抗層と、前記複数のビット線が共通に接続されたグローバルビット線と、前記ビット線と前記グローバルビット線との間に設けられた選択素子と、前記記憶素子に対する読み出し、書き込み、消去の各動作を実行可能な制御回路と、前記選択素子より前記グローバルビット線側に設けられ、前記選択素子に流れる電流の大きさに応じて、前記選択素子に印加される電圧の大きさを調整する機能を有する抵抗素子と、を備える。
他の実施形態に係る半導体記憶装置は、第１の方向に延在し、前記第１の方向に対し交差する第２の方向と、前記第１の方向及び前記第２の方向に対し交差する第３の方向とに、それぞれ所定の間隔を空けて配置された複数のワード線と、前記第３の方向に延在し、前記第１の方向及び前記第２の方向に、それぞれ所定の間隔を空けて配置された複数のビット線と、前記ワード線と前記ビット線との間に設けられ、記憶素子として機能する可変抵抗層と、前記複数のビット線が共通に接続されたグローバルビット線と、前記ビット線と前記グローバルビット線との間に設けられた選択素子と、前記記憶素子に対する読み出し、書き込み、消去の各動作を実行可能な制御回路と、前記選択素子より前記ワード線側に設けられ、前記選択素子に流れる電流の大きさに応じて、前記選択素子に印加される電圧の大きさを調整する機能を有する抵抗素子と、を備える。
一の実施形態に係る半導体記憶装置の制御方法は、第１の方向に延在し、前記第１の方向に対し交差する第２の方向と、前記第１の方向及び前記第２の方向に対し交差する第３の方向とに、それぞれ所定の間隔を空けて配置された複数のワード線と、前記第３の方向に延在し、前記第１の方向及び前記第２の方向に、それぞれ所定の間隔を空けて配置された複数のビット線と、前記ワード線と前記ビット線との間に設けられ、記憶素子として機能する可変抵抗層と、前記複数のビット線が共通に接続されたグローバルビット線と、前記ビット線と前記グローバルビット線との間に設けられた選択素子と、前記記憶素子に対する読み出し、書き込み、消去の各動作を実行可能な制御回路と、前記選択素子より前記グローバルビット線側に設けられ、前記選択素子に流れる電流の大きさに応じて、前記選択素子に印加される電圧の大きさを調整する機能を有する可変抵抗素子と、を備えた半導体記憶装置の制御方法であって、選択された前記記憶素子に対応する前記選択素子と前記グローバルビット線駆動回路との間の前記グローバルビット線の長さに応じて、前記可変抵抗素子の抵抗値を調整する。
第１の実施形態に係る半導体記憶装置の構成を示すブロック図である。 メモリセルアレイの構成を示す回路図である。 メモリセルアレイの構成を示す概観斜視図である。 メモリセルアレイの構成を示す平面模式図である。 第１の実施形態に係る半導体記憶装置の動作原理を説明するための図である。 図５Ａに対応する比較形態の図である。 メモリセルアレイ及び周辺回路の一部を抜粋した図である。 ＧＢＬ駆動回路及びその周辺回路を抜粋した回路図（その１）である。 ＧＢＬ駆動回路及びその周辺回路を抜粋した回路図（その２）である。 図６で説明したＧＢＬ駆動回路の変形例を示す回路図である。 図６で説明したＧＢＬ駆動回路の変形例を示す回路図である。 図６で説明したＧＢＬ駆動回路の変形例を示す回路図である。 第２の実施形態に係る半導体記憶装置のメモリセルアレイ及び周辺回路の一部を抜粋した図である。 メモリセルアレイの上面模式図である。 第２の実施形態に係る半導体記憶装置の動作を示すフローチャートである。 第３の実施形態に係る半導体記憶装置のメモリセルアレイ及び周辺回路の一部を抜粋した図である。 ワード線駆動回路の構成を示す回路図である。
次に、実施の形態に係る半導体記憶装置を、図面を参照して詳細に説明する。
［第１の実施形態］
図１は、第１の実施形態に係る半導体記憶装置の構成を示すブロック図である。当該半導体記憶装置は、メモリセルアレイ１１、ワード線ドライバ１２、ビット線ドライバ１３及び制御回路１４を備える。メモリセルアレイ１１は、互いに交差する方向に延在するビット線ＢＬ及びワード線ＷＬを含み、当該ビット線ＢＬ及びワード線ＷＬの交差部には、メモリセルＭＣが設けられている。後述するように、メモリセルＭＣは、抵抗値の高低によりデータを記憶可能な可変抵抗素子を含む。
ワード線ドライバ１２は、電圧調整回路１２１を含み、ワード線ＷＬ及び制御回路１４に接続されている。電圧調整回路１２１は、選択ワード線電圧及び非選択ワード線電圧を含む、種々の電圧を生成する。ワード線ドライバ１２は、制御回路１４から与えられたアドレス情報に基づき、前記の種々の電圧をワード線ＷＬに供給する。
ビット線ドライバ１３は、電圧調整回路１３１を含み、ビット線ＢＬ及び制御回路１４に接続されている。電圧調整回路１３１は、選択ビット線電圧及び非選択ビット線電圧を含む、種々の電圧を生成する。ビット線ドライバ１３は、制御回路１４から与えられたアドレスに基づき、前記の種々の電圧をビット線ＢＬに供給する。
制御回路１４は、外部のホストまたはメモリコントローラから入力されたコマンドに従い、ワード線ドライバ１２及びビット線ドライバ１３を制御する。以上の動作により、選択ワード線ＷＬ及び選択ビット線ＢＬは所定電圧を印加され、メモリセルＭＣに対してセット動作またはリセット動作が実行される。これらの動作については図３で説明する。
図２は、メモリセルアレイ１１の構成を示す回路図である。図２において、Ｘ方向、Ｙ方向及びＺ方向は互いに直交し、Ｘ方向は紙面に対し垂直方向である。図２に示す構造は、Ｘ方向に繰り返し設けられている。メモリセルアレイ１１は、前述のワード線ＷＬ、ビット線ＢＬ及びメモリセルＭＣ以外に、選択トランジスタＳＴｒ、グローバルビット線ＧＢＬ及び選択ゲート線ＳＧを含む。
ワード線ＷＬは、Ｘ方向（第１の方向）に延在し、Ｙ方向（第２の方向）及びＺ方向（第３の方向）に所定ピッチをもって配列されている。図２では、Ｚ方向に配列されたワード線ＷＬのうち、選択ゲート線ＳＧに最も近い側に配置されたワード線をＷＬ１と表記し、以下同様にＷＬ２、ＷＬ３、ＷＬ４と表記するものとする。ビット線ＢＬは、Ｚ方向に延在し、Ｘ方向及びＹ方向に所定ピッチをもってマトリクス状に配置されている。メモリセルＭＣは、ワード線ＷＬとビット線ＢＬとが交差する領域に配置され、可変抵抗素子を含んでいる。図示するように、ワード線ＷＬは、２つのメモリセルＭＣにより共有されている。
選択トランジスタＳＴｒは、ビット線ＢＬの一端とグローバルビット線ＧＢＬとの間に設けられている。グローバルビット線ＧＢＬは、Ｙ方向に延在し、Ｘ方向に所定ピッチをもって配列されている。１本のグローバルビット線ＧＢＬは、Ｙ方向に配列された複数の選択トランジスタＳＴｒの一端に共通接続されている。すなわち、１本のグローバルビット線ＧＢＬは、Ｙ方向に配列された複数のビット線ＢＬの一端に共通に接続されている。
選択ゲート線ＳＧは、Ｘ方向に延在し、Ｙ方向に所定ピッチをもって配列されている。１本の選択ゲート線ＳＧは、Ｘ方向に配列された複数の選択トランジスタＳＴｒのゲートに共通に接続されている。
図３は、メモリセルアレイ１１の構成を示す概観斜視図である。基板２０上に、Ｙ方向に延びる複数のグローバルビット線ＧＢＬの層が形成され、その上にＸ方向に延びる複数の選択ゲート線ＳＧの層が形成され、更にその上にＸ方向に延びるワード線ＷＬ（ＷＬ１〜ＷＬ４）の層が複数積層して形成されている。Ｚ方向に延びる柱状のビット線ＢＬは、ワード線ＷＬの間にマトリクス状に配置されている。ビット線ＢＬ及び選択ゲート線ＳＧには、例えばポリシリコンが用いられる。ワード線ＷＬ及びグローバルビット線ＧＢＬには、例えば高濃度に不純物をドーピングした低抵抗半導体や、金属材料が用いられる。
ビット線ＢＬの基板２０側の端部には、柱状の半導体層２２が形成されている。半導体層２２は、例えば、基板２０側から順にＮ＋型半導体層２２ａ、Ｐ−型半導体層２２ｂ及びＮ＋型半導体層２２ｃが順に積層されて形成されている。また、Ｐ−型半導体層２２ｂを、その機能から、チャネル層２２ｂと呼ぶ場合もある。チャネル層２２ｂと選択ゲート線ＳＧの間には、ゲート絶縁膜２４が形成されている。ゲート絶縁膜２４には、例えば酸化シリコン（ＳｉＯ２）が用いられる。半導体層２２、ゲート絶縁膜２４、及び選択ゲートＳＧは、１本のグローバルビット線ＧＢＬに接続された複数のビット線ＢＬの中から、所望のビット線ＢＬを選択するための選択トランジスタＳＴｒとして機能する。
ワード線ＷＬと対向するビット線ＢＬの側面には、可変抵抗層ＶＲが形成されている。可変抵抗層ＶＲは、低抵抗状態（ＬＲＳ）と高抵抗状態（ＨＲＳ）の少なくとも２つの抵抗値を遷移する素材であり、ワード線ＷＬとビット線ＢＬの交差部において、データを記憶するメモリセルＭＣの一部として機能する。可変抵抗層ＶＲには、例えば、例えば酸化ハフニウム（ＨｆＯ）が用いられるが、他にもＴｉＯ２、ＺｎＭｎ２Ｏ４、ＮｉＯ、ＡｌＯ、ＳｒＺｒＯ３、Ｐｒ０．７Ｃａ０．３ＭｎＯ３等を含む薄膜層が適宜用いられる。
図４は、図３のメモリセルアレイ１１を上方（基板２０の反対側）から見た平面図である。図４に示すように、Ｘ方向に延在する複数のワード線ＷＬは、Ｙ方向に延在する基部によって１本おきに束ねられ、互いに対向する櫛歯状の電極パターンを形成している。各櫛型の電極パターンには、同一の電圧が与えられる。
メモリセルＭＣへのデータの書き込み／読み出し／消去を行う際には、選択トランジスタＳＴｒの両側に位置する選択ゲート線ＳＧに所定の電圧を印加し、当該選択トランジスタＳＴｒを導通状態とする。これにより、グローバルビット線ＧＢＬからビット線ＢＬに対し、書き込み／読み出し／消去のための所定電圧（例えば、接地電圧）が印加される。これと同時に、ワード線ＷＬ１〜ＷＬ４のうち任意の選択ワード線に対し、所定の選択電圧（例えば、電源電圧）を印加し、その他のワード線に対しては非選択電圧（例えば、接地電位）を印加する。以上の動作により、可変抵抗層ＶＲのうち、選択されたビット線ＢＬとワード線ＷＬに挟まれた領域に電流が流れ、データの書き込み／読み出し／消去が行われる。当該領域は、図３に示すように、メモリセルＭＣとして機能する。
データの書き込み（セット動作）は、可変抵抗層ＶＲの抵抗値を、第１の状態（例えば、高抵抗状態）から第２の状態（例えば、低抵抗状態）に変化させることにより行う。データの消去（リセット動作）は、可変抵抗層ＶＲの抵抗値を、第２の状態（低抵抗状態）から第１の状態（高抵抗状態）に変化させることにより行う。メモリセルＭＣからのデータ読み出しの場合には、可変抵抗層ＶＲの抵抗値は変化しない。データの消去は、複数のメモリセルをまとめたブロック単位により行ってもよい。
ここで、図３における半導体層２２の形成工程において、実効サイズや不純物濃度に関するばらつきが生じ、選択トランジスタＳＴｒの電流−電圧特性にばらつきが生じ、そのことが半導体記憶装置の動作に影響を与える場合がある。例えば、データの書き込み時（セット動作時）においては、選択トランジスタＳＴｒにより過渡電流を制限し、低抵抗状態（ＬＲＳ）への移行が過度に低抵抗とならないようにすることが好ましい。しかし、選択トランジスタＳＴｒにおける電流−電圧特性のばらつきが大きいと、可変抵抗層ＶＲにおける低抵抗状態（ＬＲＳ）の抵抗値ばらつきが大きくなり、メモリセルの動作マージンを確保することが難しくなる場合がある。
以下に示す実施形態では、選択トランジスタＳＴｒにおける電流−電圧特性のばらつきを抑制し、動作時の信頼性を高めた半導体記憶装置について説明する。
図５Ａは第１の実施形態に係る半導体記憶装置の動作原理を説明するための図であり、図５Ｂは図５Ａに対応する比較形態の図である。図５Ａの符号Ａは、メモリセルアレイ１１の一部を抜き出した等価回路図である。選択トランジスタＳＴｒの一端は、ビット線ＢＬを介してメモリセルＭＣに接続され、他端は抵抗素子Ｒｓを介して接地されている。よって、選択トランジスタＳＴｒは、メモリセルＭＣ側が高電位（ドレイン）、反対側が低電位（ソース）となっている。抵抗素子Ｒｓの抵抗値は、例えば５０ｋΩとすることができる。
メモリセルＭＣには、ワード線（不図示）から電圧Ｖｐが印加され、これにより選択トランジスタＳＴｒのメモリセルＭＣ側の端子には、ドレイン電圧Ｖｄが印加されている。選択トランジスタＳＴｒのゲート端子には、ゲート電圧Ｖｇが印加されている。その結果、選択トランジスタＳＴｒには、ドレイン電流Ｉｄが流れている。
図５Ａの符号Ｂは、符号Ａ中に示す選択トランジスタＳＴｒにおける、ドレイン電圧Ｖｄとドレイン電流Ｉｄとの関係を示すグラフである。ドレイン電圧Ｖｄが増加するに従って、ドレイン電流Ｉｄも非線形に増加するが、前述した選択トランジスタＳＴｒにおける電流−電圧特性のバラつきにより、増加の度合いに所定の誤差（例えば、４％以下）が生じている。
図５Ｂの比較形態では、符号Ａに示すように、選択トランジスタＳＴｒと接地電位との間に抵抗素子Ｒｓが設けられていない。その結果、符号Ｂのグラフにおいて、電流−電圧特性のバラつきに基づく誤差は、図５Ａの場合に比べて大きく（例えば、１０％以下）となっている。
上記のような現象が生じる理由は、以下の通りである。すなわち、選択トランジスタＳＴｒと接地電位との間に抵抗素子Ｒｓを挿入することで、抵抗素子Ｒｓにおいて、ドレイン電流Ｉｄと抵抗値Ｒｓの積であるＩｄ×Ｒｓに相当する電圧降下が発生する。その結果、選択トランジスタＳＴｒのソース電位が上昇し、実効的なドレイン−ソース間電圧ＶｄｓもＩｄ×Ｒｓだけ減少する（Ｖｄｓ＝Ｖｄ−Ｉｄ×Ｒｓ）。更に、実効的なゲート−ソース間電圧ＶｇｓもＩｄ×Ｒｓだけ減少する（Ｖｇｓ＝Ｖｇ−Ｉｄ×Ｒｓ）。
上記のドレイン−ソース間電圧Ｖｄｓ及びゲート−ソース間電圧Ｖｇｓの低下は、共に選択トランジスタＳＴｒのドレイン−ソース間に流れるドレイン電流Ｉｄを減少させる方向に作用する（ネガティブフィードバック）。そして、元のドレイン電流Ｉｄが大きいほど、上記のネガティブフィードバックによる電圧降下量も大きくなるため、実効的なドレイン−ソース間電圧Ｖｄｓの減少量も大きくなる。その結果、抵抗素子Ｒｓを挿入しない場合に比べ、選択トランジスタＳＴｒにおける電流−電圧特性のバラつきを抑制することができる。
以上のように、本実施形態に係る半導体記憶装置によれば、選択トランジスタＳＴｒよりもグローバルビット線ＧＢＬ側に抵抗素子Ｒｓを設けることで、選択トランジスタＳＴｒに流れる電流の大きさに応じて、選択トランジスタＳＴｒに印加される電圧の大きさを調整することができる。これにより、選択トランジスタＳＴｒにおける電流−電圧特性のばらつきに基づく、動作時の不具合の発生を抑制することができる。
抵抗素子Ｒｓは、従来から知られているメモリセルアレイ及び周辺回路の構成と別に設けても良いが、既に存在する構成を利用することができれば、コスト等の点から好ましい。以下、本実施形態の好ましい具体例について更に詳細に説明する。
図６は、第１の実施形態に係る半導体記憶装置における、メモリセルアレイ１１及び周辺回路の一部を抜粋した図である。ビット線ＢＬの両側にメモリセルＭＣが接続され、ビット線ＢＬの一端は選択トランジスタＳＴｒを介してグローバルビット線ＧＢＬに接続されている。選択トランジスタＳＴｒのゲート端子には、選択ゲート線ＳＧが接続されている。グローバルビット線ＧＢＬには、複数のビット線ＢＬが平行に接続され、端部にはグローバルビット線駆動回路（以下、「ＧＢＬ駆動回路４０」とする。）が接続されている。
ＧＢＬ駆動回路は、高電位側の電源ＶＵＢ（第１の電源）に接続されたＰ型（第１導電型）の第１トランジスタＴｒ１と、低電位側の電源ＶＬＯＷ（第２の電源）に接続されたＮ型（第２導電型）の第２トランジスタＴｒ２とを含むＣＭＯＳ回路である。第１トランジスタＴｒ１及び第２トランジスタＴｒ２は、電源ＶＵＢ及び電源ＶＬＯＷの間に直列に接続され、接続部のノードにはグローバルビット線ＧＢＬが接続されている。第１トランジスタＴｒ１のゲート端子には第１ゲート電圧ＶＣ＿ＳＨが、第２トランジスタのゲート端子には第２ゲート電圧ＶＣ＿ＳＬが、それぞれ供給されている。
ここで、従来から知られているグローバルビット線の駆動回路では、第１トランジスタＴｒ１及び第２トランジスタＴｒ２のゲートに同じ電圧が供給される。これにより、一方のトランジスタが完全なオン状態、他方のトランジスタが完全なオフ状態となり、電源ＶＵＢ及び電源ＶＬＯＷのいずれか一方が、グローバルビット線ＧＢＬに供給される。
これに対し、図６に示すＧＢＬ駆動回路４０では、第１トランジスタＴｒ１のゲート端子と第２トランジスタＴｒ２のゲート端子に対し、それぞれ異なる電圧（第１ゲート電圧ＶＣ＿ＳＨ、第２ゲート電圧ＶＣ＿ＳＬ）を供給可能である。例えば、グローバルビット線ＧＢＬの選択時において、第１ゲート電圧ＶＣ＿ＳＨは、Ｐ型の第１トランジスタＴｒ１を完全にオフにするための十分に高い電圧となる。
これに対し、第２ゲート電圧ＶＣ＿ＳＬは、Ｎ型の第２トランジスタＴｒ２を完全にオンにするための電圧よりは低く、完全にオフにするための電圧よりは高い電圧となる。すなわち、第２トランジスタＴｒ２は、第２ゲート電圧ＶＣ＿ＳＬの大きさに応じて、抵抗値が変化する可変抵抗として機能する。この第２ゲート電圧ＶＣ＿ＳＬを適切に調整することで、抵抗素子Ｒｓ（図５Ａの符号Ａ参照）の抵抗値を所望の値（例えば、５０ｋΩ）に設定し、選択トランジスタＳＴｒにおける電流−電圧特性のばらつきをより効果的に抑制することができる。
ここで、第２ゲート電圧ＶＣ＿ＳＬの値が小さいほど、抵抗素子としての第２トランジスタＴｒ２の抵抗値は大きくなり、選択トランジスタＳＴｒにおける電流−電圧特性のばらつきを小さくすることができる。しかし、抵抗素子Ｒｓの値が大きすぎると、メモリセルＭＣに十分な電流を流すためには大きな電圧を印加しなければならず、消費電力等の観点から好ましくない。従って、抵抗素子Ｒｓを可変抵抗とする場合は、メモリセルＭＣに流れる電流と、選択トランジスタＳＴｒにおける電流−電圧特性のばらつき抑制効果の両方を考慮して、適切な抵抗値を算出することが好ましい。
次に、ＧＢＬ駆動回路におけるトランジスタ（Ｔｒ１、Ｔｒ２）のゲート端子に、異なる電圧（ＶＣ＿ＳＨ、ＶＣ＿ＳＬ）を供給するための構成について説明する。図７は、第１の実施形態に係る半導体記憶装置の周辺回路の一部を抜粋した回路図である。ＧＢＬ駆動回路４０における、第１トランジスタＴｒ１のゲート端子にはＣＭＯＳ回路４２の出力端子が、第２トランジスタＴｒ２のゲート端子にはＣＭＯＳ回路４３の出力端子が、それぞれ接続されている。ＣＭＯＳ回路４２及び４３は、ＧＢＬ駆動回路４０を選択するためのカラム選択回路６０として機能する。
ＣＯＭＳ回路４２及び４３は、それぞれＧＢＬ駆動回路４０と同じく、直列に接続された第１トランジスタＴｒ１及び第２トランジスタＴｒ２を含む。ＣＯＭＳ回路４２及びＣＭＯＳ回路４３の入力端子（ゲート端子）は、共にカラム選択／非選択電圧（０Ｖ／ｈｉｇｈ）の供給端子に接続されている。
ＣＭＯＳ回路４２における第１トランジスタＴｒ１のドレイン端子は、第１ゲート電圧ＶＣ＿ＳＨの電源に接続されている。ＣＭＯＳ回路４３における第１トランジスタＴｒ１のドレイン端子は、第２ゲート電圧ＶＣ＿ＳＬの電源に接続されている。ＣＭＯＳ回路４２及びＣＭＯＳ回路４３における第２トランジスタＴｒ２のソース端子は、共に接地電位ＶＣ＿Ｕ（０Ｖ）に接続されている。
ＧＢＬ駆動回路４０が接続された電源線（ＶＵＢ、ＶＬＯＷ）には、他のＧＢＬ駆動回路４１が共通に接続されている。当該他のＧＢＬ駆動回路４１における第１トランジスタＴｒ１及び第２トランジスタＴｒ２のゲート端子は、それぞれＣＭＯＳ回路４４及びＣＭＯＳ回路４５の出力端子に接続されている。ＣＭＯＳ回路４４及び４５は、ＧＢＬ駆動回路４１を選択するためのカラム選択回路６１として機能する。
ＣＭＯＳ回路４４及び４５の構成は、前述のＣＯＭＳ回路４２及び４３と同様である。ＣＭＯＳ回路４４における高電位側の電源端子は、ＣＭＯＳ回路４２における高電位側の電源端子と共通化され、第１ゲート電圧ＶＣ＿ＳＨの電源に接続されている。ＣＭＯＳ回路４５における高電位側の電源端子は、ＣＭＯＳ回路４３における高電位側の電源端子と共通化され、第２ゲート電圧ＶＣ＿ＳＬの電源に接続されている。
例えば、カラム選択回路６０（ＣＭＯＳ回路４２及び４３）においてカラム選択状態（０Ｖ）となった場合、Ｐ型の第１トランジスタＴｒ１はオン状態、Ｎ型の第２トランジスタＴｒ２はオフ状態となる。その結果、ＣＭＯＳ回路４２の出力端子からは第１ゲート電圧ＶＣ＿ＳＨが、ＣＭＯＳ回路４３の出力端子からは第２ゲート電圧ＶＣ＿ＳＬが出力され、それぞれＧＢＬ駆動回路４０に供給される。以上のように、カラム選択回路６０及び６１（ＣＭＯＳ回路４２〜４５）の入力端子に供給されるカラム選択／非選択電圧を適宜変更することで、ＧＢＬ駆動回路４０〜４１のゲート端子に供給する電圧を切り替えることができる。
図８は、図７の変形例として、２次元デコードを行う場合の例である。ＧＢＬ駆動回路４０及び４１の構成と、これらに接続されるカラム選択回路６０及び６１（ＣＭＯＳ回路４２〜４５）の構成は図７と共通である。図８では、ＧＢＬ駆動回路４０及び４１の第２トランジスタＴｒ２に対し、直接低電位側の電源ＶＬＯＷが接続されるのではなく、グループ選択回路５２が接続されている点が図７と異なる。また、ＧＢＬ駆動回路４０とゲート端子が共通のＧＢＬ駆動回路５０と、ＧＢＬ駆動回路４１とゲート端子が共通のＧＢＬ駆動回路５１が図示され、共にグループ選択回路５３に接続されている。
グループ選択回路５２及び５３は、ＣＭＯＳ回路４３〜４５と同じく、第１トランジスタＴｒ１及び第２トランジスタＴｒ２が直列に接続された構成を有する。第１トランジスタＴｒ１ドレイン端子は、高電位側の電源ＶＵＢに接続され、第２トランジスタＴｒ２のソース端子は、共低電位側の電源ＶＬＯＷに接続されている。第１トランジスタＴｒ１及び第２トランジスタＴｒ２のゲート端子は、共通のグループ選択／非選択電圧（ｈｉｇｈ／０Ｖ）に接続されている。グループ選択回路５２及び５３は、グループ選択電圧（ｈｉｇｈ）が供給された場合には電圧ＶＬＯＷを、グループ非選択電圧（０Ｖ）が供給された場合には電圧ＶＵＢを、それぞれ出力する。
ここで、例えばＧＢＬ駆動回路４０が選択される場合、カラム選択回路６０にはカラム選択電圧（０Ｖ）が、カラム選択回路６１にはカラム非選択電圧（ｈｉｇｈ）が、それぞれ供給される。その結果、カラム選択回路６０に共通に接続されたＧＢＬ駆動回路４０及び５０に対し、第１ゲート電圧ＶＣ＿ＳＨ及び第２ゲート電圧ＶＣ＿ＳＬが供給される。
更に、ＧＢＬ駆動回路４０が選択される場合、グループ選択回路５２にはグループ選択電圧（ｈｉｇｈ）が、グループ選択回路５３にはグループ非選択電圧（０Ｖ）が、それぞれ供給される。これにより、ＧＢＬ駆動回路４０に対しては電圧ＶＬＯＷが、ＧＢＬ駆動回路５０に対しては電圧ＶＵＢがそれぞれ供給される。その結果、ＧＢＬ駆動回路４０からは電圧ＶＬＯＷ（実際には第２トランジスタＴｒ２における電圧降下分だけＶＬＯＷよりも高い電圧となる）が、ＧＢＬ駆動回路５０からは電圧ＶＵＢが、それぞれ出力される。以上のように、４つのＧＢＬ駆動回路（４０、４１、５０、５１）のうち、結果的にＧＢＬ駆動回路４０のみが選択される形となる。
図７に示すデコード方式（１次元デコード）の場合、Ｎ本のグローバルビット線に対し、Ｎ組のＧＢＬ駆動回路とＮ組のカラム選択回路が必要になる。これに対し、図８に示すデコード方式（２次元デコード）の場合、カラム選択回路をＮ１組、グループ選択回路をＮ２組とした場合に、Ｎ＝Ｎ１×Ｎ２を満たす必要がある。ここで、Ｎ１とＮ２が共に３以上であれば、Ｎ＝Ｎ１×Ｎ２＞Ｎ１＋Ｎ２となるから、図８の２次元デコード方式の方が、図７に比べてＣＭＯＳ回路の数を削減し、回路面積を縮小することができる点で有利である。
図９Ａ〜図９Ｃは、図６で説明したＧＢＬ駆動回路の変形例を示す図である。図６と異なり、第１トランジスタＴｒ１及び第２トランジスタＴｒ２には、共通の電圧ＶＣ＿Ｓが供給され、動作時には一方のトランジスタが完全にオン状態、他方のトランジスタが完全にオフ状態となる。代わりに、ＣＭＯＳ回路の一部に、例えばポリシリコン等により形成された抵抗素子Ｒｓが挿入されている。
図９Ａでは、第１トランジスタＴｒ１と第２トランジスタＴｒ２の接続部とグローバルビット線ＧＢＬとの間に、抵抗素子Ｒｓが挿入されている。図９Ｂでは、第１トランジスタＴｒ１と第２トランジスタＴｒ２の接続部と第２トランジスタＴｒ２との間に、抵抗素子Ｒｓが挿入されている。図９Ｃでは、第２トランジスタＴｒ２と電源ＶＬＯＷとの間に、抵抗素子Ｒｓが挿入されている。
図９Ａ〜図９Ｃの構成では、グローバルビット線ＧＢＬと電源ＶＬＯＷの間に、抵抗素子Ｒｓが挿入されている。これにより、第２トランジスタＴｒ２を抵抗素子として使用しない場合でも、選択トランジスタＳＴｒにおける電流−電圧特性のばらつきを抑制することができる。なお、図６のように第２トランジスタＴｒ２を抵抗素子として使用しつつ、図９Ａ〜図９Ｃに示す抵抗素子Ｒｓを更に挿入する構成としてもよい。
［第２の実施形態］
第２の実施形態は、グローバルビット線の配線抵抗に応じて、抵抗素子の抵抗値を変化させる例である。
図１０は、第２の実施形態に係る半導体記憶装置における、メモリセルアレイ１１及び周辺回路の一部を抜粋した図である。第１の実施形態（図６）と共通する部分については説明を省略する。
図１０に示すように、実際のグローバルビット線ＧＢＬは、配線抵抗ＲＧＢＬが備わっている。当該配線抵抗は、図５Ａに示す抵抗素子Ｒｓと同じく、電圧降下により選択トランジスタＳＴｒの電圧−電流特性のばらつきを抑制する機能を有する。従って、新たに付加する抵抗素子Ｒｓの抵抗値を決定する際には、グローバルビット線ＧＢＬにおける配線抵抗ＲＧＢＬを考慮することが好ましい。
配線抵抗ＲＧＢＬの大きさは、配線の長さ、すなわち、選択されたメモリセルＭＣに対応する選択トランジスタＳＴｒから、ＧＢＬ駆動回路４０までのグローバルビット線ＧＢＬの長さに比例する。すなわち、ＧＢＬ駆動回路４０に近い領域（ＧＢＬ Ｎｅａｒ）ほど配線抵抗が小さく、ＧＢＬ駆動回路４０から遠い領域（ＧＢＬ Ｆａｒ）ほど配線抵抗が大きくなる。
ここで、上述のグローバルビット線ＧＢＬの長さを測る目安となるのが、図１１に示すグローバルワード線ＧＷＬのアドレス（ＧＷＬアドレス）である。以下、この点について説明する。
図１１は、Ｚ方向から見たメモリセルアレイ１１の上面模式図である。符号Ａは全体図、符号Ｂは一部領域の拡大図である。符号Ａに示すように、Ｙ方向にグローバルビット線ＧＢＬが延在し、これと交差するＸ方向にグローバルワード線ＧＷＬが延在している。グローバルビット線ＧＢＬの一方の端部には、ＧＢＬ駆動回路４０が交互に設けられている。グローバルビット線ＧＢＬとグローバルワード線ＧＷＬの交差領域には、図４にて説明した対向する櫛状のワード線ＷＬの配線パターンの組（以下、「ＷＬ櫛７０」とする。）が設けられている。
符号Ｂに示すように、より詳細に見ると、Ｘ方向に延在するグローバルワード線ＧＷＬに対し、Ｙ方向に延在する複数のソース線ＳＬ（電源線）が設けられている。グローバルワード線ＧＷＬとソース線ＳＬの交差領域には、ワード線選択トランジスタ８０が設けられている。ワード線選択トランジスタ８０のゲート端子はグローバルワード線ＧＷＬに接続され、ソース／ドレイン端子は一方がソース線ＳＬに、他方がＷＬ櫛７０にそれぞれ接続されている。
ここで、データの読み出し・書き込み・消去動作が行われる場合、選択メモリセルに接続されたＷＬ櫛７０に対応するグローバルワード線ＧＷＬが選択される。グローバルワード線ＧＷＬとグローバルビット線ＧＢＬは、符号Ａにて示したように互いに直交しているから、グローバルワード線ＧＷＬのアドレスが決定されると、選択メモリセルに対応する選択トランジスタＳＴｒからＧＢＬ駆動回路４０までの距離もほぼ決定される。従って、図１１に示す回路構成によれば、グローバルワード線ＧＷＬのアドレスに基づき、グローバルビット線ＧＢＬの配線抵抗を算出することが可能となる。
図１２は、第２の実施形態に係る半導体記憶装置の動作を示すフローチャートである。最初に、制御回路１４が、選択メモリセルに対応するグローバルワード線ＧＷＬのアドレス（ＧＷＬアドレス）を取得する（ステップＳ１０）。次に、制御回路１４は、取得されたＧＷＬアドレスに基づき、ＧＢＬ駆動回路４０のゲート電圧を調整する（ステップＳ１２）。より詳細には、ＧＢＬ駆動回路４０のうち第２トランジスタＴｒ２のゲート電圧ＶＣ＿ＳＬを調整し、第２トランジスタＴｒ２の抵抗値を適切な値に設定する。
例えば、図１０において、グローバルビット線ＧＢＬの配線抵抗ＲＧＢＬと抵抗素子Ｒｓとしての第２トランジスタＴｒ２の抵抗値の合計を、５０ｋΩとすることが好ましいと仮定する。この場合、例えば配線抵抗ＲＧＢＬが４０ｋΩなら抵抗素子Ｒｓの抵抗値は１０ｋΩ、配線抵抗ＲＧＢＬが１０ｋΩなら抵抗素子Ｒｓの抵抗値は４０ｋΩというように、抵抗素子Ｒｓの抵抗値を調整する。このように、グローバルビット線ＧＢＬの配線抵抗ＲＧＢＬを考慮して、抵抗素子Ｒｓの抵抗値を決定することにより、いずれの選択トランジスタＳＴｒが選択された場合においても、抵抗による電圧降下の値を等しくすることができる。その結果、選択トランジスタＳＴｒにおける電流−電圧特性のばらつきを、より効果的に抑制することができる。
なお、第２の実施形態では、上述のようにＧＷＬアドレスに基づき、抵抗素子Ｒｓの抵抗値を調整する例について説明した。しかし、他の方法でグローバルビット線ＧＢＬの長さ（ＧＢＬ駆動回路４０から選択トランジスタＳＴｒまでの距離）ないし配線抵抗を算出し、これらの値に基づき抵抗素子Ｒｓの抵抗値を適宜調整する構成とすることも可能である。
［第３の実施形態］
第３の実施形態は、抵抗素子をグローバルビット線側ではなく、ワード線側に挿入した例である。
図１３は、第３の実施形態に係る半導体記憶装置の回路構成の一部を抜粋した図であり、図１１に示したＷＬ櫛７０の一部を図示している。メモリセルＭＣの一端はワード線ＷＬ（ＷＬ櫛７０）に、他端はビット線ＢＬにそれぞれ接続されている。ワード線選択トランジスタ８０の一端はＷＬ櫛７０に接続され、他端は抵抗素子Ｒｓを介して接地されている。
ここで、本実施形態では、バイポーラ方式のメモリセルＭＣ（セット動作時とリセット動作時とで、電流の流れる方向が逆になる可変抵抗素子）を使用する。このため、例えばリセット動作時においては、第１の実施形態（図６）の場合と異なり、ビット線ＢＬ側が高電位、ワード線ＷＬ側が低電位になるものとする。この場合、図５Ａ及び図５Ｂで説明した選択トランジスタＳＴｒにおける電流−電圧特性のばらつきと同様に、ワード線選択トランジスタ８０における電流−電圧特性のばらつきが生じるが、図１３のように接地電位側に抵抗素子Ｒｓを挿入することで、図５Ａの場合と同様に電流−電圧特性のばらつきを抑制することができる。
図１４は、ワード線駆動回路８１の構成例を示す図である。ワード線駆動回路８１では、ＧＢＬ駆動回路４０と同じく、高電位側の電源（ＶＵＸ）と低電位側の電源（ＶＷＬＳＥＬ）との間に、第１トランジスタＴｒ１及び第２トランジスタＴｒ２が直列に接続され、両者の接続されたノードが出力端子となっている。第１トランジスタＴｒ１のゲート端子には第１ゲート電圧ＶＲ＿ＳＨが、第２トランジスタＴｒ２のゲート端子には第２ゲート電圧ＶＲ＿ＳＬが、それぞれ供給されている。そして、ワード線駆動回路８１の出力は、図１０のソース線ＳＬに接続されている。本実施形態では、ワード線ＷＬの選択は、ソース線ＳＬによるグループ選択と、グローバルワード線ＧＷＬによる二次元デコードによって行われる。
ＷＬ櫛７０がグループ非選択の場合、第１ゲート電圧ＶＲ＿ＳＨ及び第２ゲート電圧ＶＲ＿ＳＬとして共にローレベルの電圧が供給され、第１トランジスタＴｒ１はオンになり、第２トランジスタＴｒ２はオフになる。その結果、ＷＬ櫛７０に対応するグローバルワード線ＧＷＬが選択された場合でも、ＷＬ櫛７０にはワード線非選択電圧ＶＵＸが供給される。一方、ＷＬ櫛７０がグループ選択された場合、第１ゲート電圧ＶＲ＿ＳＨにはハイレベルの電圧が供給され、第２ゲート電圧ＶＲ＿ＳＬには中間レベルの電圧が供給される。これにより、ＷＬ櫛７０に対応するグローバルワード線ＧＷＬが選択された場合、ＷＬ櫛７０にはワード線選択電圧ＶＷＬＳＥＬが供給されるが、第２トランジスタＴｒ２が第２ゲート電圧ＶＲ＿ＳＬの値に応じた可変抵抗として機能することで、第２トランジスタＴｒ２において電圧降下が生じる。その結果、第１の実施形態におけるＧＢＬ駆動回路４０と同じく、ワード線駆動回路８１を抵抗素子Ｒｓとして利用することができる。
なお、第３の実施形態における抵抗素子は、図１３のようにワード線駆動回路８１と別に設けてもよく（図１２では、接地電位で記載されている部分に、ワード線駆動回路８１が接続される）、図１４のようにワード線駆動回路８１の一部が抵抗素子Ｒｓを兼ねる形としてもよい。また、図９のように、ワード線駆動回路８１の一部に更に抵抗素子Ｒｓを設ける構成としてもよい。
第１〜第２の実施形態では、選択トランジスタＳＴｒから見てグローバルビット線ＧＢＬ側に抵抗素子Ｒｓを挿入し、第３の実施形態では、ワード線選択トランジスタ８０から見てワード線側に抵抗素子Ｒｓを挿入した。これらの構成は、いずれか一方のみを採用してもよいし、両方を合わせて採用することも可能である。
［その他の実施形態］
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
例えば、半導体記憶装置は、複数のワード線と、複数のビット線と、可変抵抗層と、グローバルビット線と、選択素子と、制御回路と、抵抗素子とを備えていても良い。上記複数のワード線は、第１の方向に延在し、この第１の方向に対し交差する第２の方向と、上記第１の方向及び上記第２の方向に対し交差する第３の方向とに、それぞれ所定の間隔を空けて配置されていても良い。上記複数のビット線は、上記第３の方向に延在し、上記第１の方向及び上記第２の方向に、それぞれ所定の間隔を空けて配置されていても良い。上記可変抵抗層は、上記ワード線と上記ビット線との間に設けられ、記憶素子として機能しても良い。上記グローバルビット線には、上記複数のビット線が共通に接続されていても良い。上記選択素子は、上記ビット線と上記グローバルビット線との間に設けられていても良い。上記制御回路は、記憶素子に対する読み出し、書き込み、消去の各動作を実行可能であっても良い。上記抵抗素子は、上記選択素子より上記ワード線側に設けられ、上記選択素子に流れる電流の大きさに応じて、上記選択素子に印加される電圧の大きさを調整する機能を有していても良い。
また、上記半導体記憶装置において、上記抵抗素子は、可変抵抗であっても良い。
また、上記半導体記憶装置において、上記複数のワード線は、上記第１の方向に対向する櫛型形状の配線パターンとして束ねられていても良い。また、上記抵抗素子は、上記櫛型形状の配線パターンに接続されたワード線駆動回路であっても良い。
また、上記半導体記憶装置において、上記ワード線駆動回路は、第１の電源に接続された第１導電型の第１トランジスタと、第２の電源に接続された第２導電型の第２トランジスタと、を含んでいても良い。また、上記ワード線における上記櫛型形状の配線パターンは、上記第１トランジスタの出力端子と上記第２トランジスタの出力端子とが接続されるノードに接続されていても良い。また、上記制御回路は、上記第１トランジスタの制御端子及び上記第２トランジスタの制御端子に、それぞれ異なる電圧を印加可能であっても良い。
また、半導体記憶装置の一の制御方法においては、複数のワード線と、複数のビット線と、可変抵抗層と、グローバルビット線と、選択素子と、制御回路と、可変抵抗素子とを備えた半導体記憶装置を制御しても良い。上記複数のワード線は、第１の方向に延在し、上記第１の方向に対し交差する第２の方向と、上記第１の方向及び上記第２の方向に対し交差する第３の方向とに、それぞれ所定の間隔を空けて配置されていても良い。上記複数のビット線は、上記第３の方向に延在し、上記第１の方向及び上記第２の方向に、それぞれ所定の間隔を空けて配置されていても良い。上記可変抵抗層は、上記ワード線と上記ビット線との間に設けられ、記憶素子として機能しても良い。上記グローバルビット線には、上記複数のビット線が共通に接続されていても良い。上記選択素子は、上記ビット線と上記グローバルビット線との間に設けられていても良い。上記制御回路は、上記記憶素子に対する読み出し、書き込み、消去の各動作を実行可能であっても良い。上記可変抵抗素子は、上記選択素子より上記グローバルビット線側に設けられ、上記選択素子に流れる電流の大きさに応じて、上記選択素子に印加される電圧の大きさを調整する機能を有していても良い。また、この制御方法においては、選択された上記記憶素子に対応する上記選択素子と上記グローバルビット線駆動回路との間の上記グローバルビット線の長さに応じて、上記可変抵抗素子の抵抗値を調整しても良い。
また、半導体記憶装置の他の制御方法においては、複数のワード線と、複数のビット線と、可変抵抗層と、グローバルビット線と、選択素子と、制御回路と、グローバルビット線駆動回路とを備えた半導体記憶装置制御しても良い。上記複数のワード線は、第１の方向に延在し、上記第１の方向に対し交差する第２の方向と、上記第１の方向及び上記第２の方向に対し交差する第３の方向とに、それぞれ所定の間隔を空けて配置されていても良い。上記複数のビット線は、上記第３の方向に延在し、上記第１の方向及び上記第２の方向に、それぞれ所定の間隔を空けて配置されていても良い。上記可変抵抗層は、上記ワード線と上記ビット線との間に設けられ、記憶素子として機能しても良い。上記グローバルビット線は、上記複数のビット線が共通に接続されていても良い。上記選択素子は、上記ビット線と上記グローバルビット線との間に設けられていても良い。上記制御回路は、上記記憶素子に対する読み出し、書き込み、消去の各動作を実行可能であっても良い。上記グローバルビット線駆動回路は、上記グローバルビット線における、上記選択素子と反対側の端部に接続されていても良い。また、上記グローバルビット線駆動回路は、第１の電源に接続された第１導電型の第１トランジスタと、第２の電源に接続された第２導電型の第２トランジスタと、を含んでいても良い。また、上記グローバルビット線は、上記第１トランジスタの出力端子と上記第２トランジスタの出力端子とが接続されるノードに接続されていても良い。また、この制御方法においては、選択された上記記憶素子に対応する上記選択素子と上記グローバルビット線駆動回路との間の上記グローバルビット線の長さに応じて、上記第１トランジスタの制御端子及び上記第２トランジスタの制御端子に印加する電圧の少なくとも一方を決定しても良い。
また、例えばこのような制御方法を用いる場合、上記グローバルビット線は、上記第２の方向に延在していても良い。また、上記複数のワード線は、上記第１の方向に対向する櫛型形状の配線パターンに束ねられ、上記櫛型形状の配線パターンは更に、ワード線選択回路の制御線を介して上記第１の方向に延在するグローバルワード線に共通に接続されていても良い。また、選択された上記記憶素子に対応する上記グローバルワード線のアドレスに応じて、上記第１トランジスタの制御端子及び上記第２トランジスタの制御端子に印加する電圧の少なくとも一方を決定しても良い。

Claims (6)

  1. 第１の方向に延在し、前記第１の方向に対し交差する第２の方向と、前記第１の方向及び前記第２の方向に対し交差する第３の方向とに、それぞれ所定の間隔を空けて配置された複数のワード線と、
    前記第３の方向に延在し、前記第１の方向及び前記第２の方向に、それぞれ所定の間隔を空けて配置された複数のビット線と、
    前記ワード線と前記ビット線との間に設けられ、記憶素子として機能する可変抵抗層と、
    前記複数のビット線が共通に接続されたグローバルビット線と、
    前記ビット線と前記グローバルビット線との間に設けられた選択素子と、
    前記記憶素子に対する読み出し、書き込み、消去の各動作を実行可能な制御回路と、
    前記選択素子より前記グローバルビット線側に設けられ、前記選択素子に流れる電流の大きさに応じて、前記選択素子に印加される電圧の大きさを調整する機能を有する抵抗素子と、
    を備えることを特徴とする半導体記憶装置。
  2. 前記抵抗素子は、可変抵抗であることを特徴とする請求項１に記載の半導体記憶装置。
  3. 第１の方向に延在し、前記第１の方向に対し交差する第２の方向と、前記第１の方向及び前記第２の方向に対し交差する第３の方向とに、それぞれ所定の間隔を空けて配置された複数のワード線と、
    前記第３の方向に延在し、前記第１の方向及び前記第２の方向に、それぞれ所定の間隔を空けて配置された複数のビット線と、
    前記ワード線と前記ビット線との間に設けられ、記憶素子として機能する可変抵抗層と、
    前記複数のビット線が共通に接続されたグローバルビット線と、
    前記ビット線と前記グローバルビット線との間に設けられた選択素子と、
    前記記憶素子に対する読み出し、書き込み、消去の各動作を実行可能な制御回路と、
    前記グローバルビット線における、前記選択素子と反対側の端部に接続されたグローバルビット線駆動回路と、を備え、
    前記グローバルビット線駆動回路は、第１の電源に接続された第１導電型の第１トランジスタと、第２の電源に接続された第２導電型の第２トランジスタと、を含み、
    前記グローバルビット線は、前記第１トランジスタの出力端子と前記第２トランジスタの出力端子とが接続されるノードに接続され、
    前記制御回路は、前記第１トランジスタの制御端子及び前記第２トランジスタの制御端子に、それぞれ異なる電圧を印加可能であることを特徴とする半導体記憶装置。
  4. 前記制御回路は、選択された前記記憶素子に対応する前記選択素子と前記グローバルビット線駆動回路との間の前記グローバルビット線の長さに応じて、前記第１トランジスタの制御端子及び前記第２トランジスタの制御端子に印加する電圧の少なくとも一方を決定することを特徴とする請求項３に記載の半導体記憶装置。
  5. 前記グローバルビット線は、前記第２の方向に延在し、
    前記複数のワード線は、前記第１の方向に対向する櫛型形状の配線パターンに束ねられ、前記櫛型形状の配線パターンは更に、ワード線選択回路の制御線を介して前記第１の方向に延在するグローバルワード線に共通に接続され、
    前記制御回路は、選択された前記記憶素子に対応する前記グローバルワード線のアドレスに応じて、前記第１トランジスタの制御端子及び前記第２トランジスタの制御端子に印加する電圧の少なくとも一方を決定することを特徴とする請求項３に記載の半導体記憶装置。
  6. 第１の方向に延在し、前記第１の方向に対し交差する第２の方向と、前記第１の方向及び前記第２の方向に対し交差する第３の方向とに、それぞれ所定の間隔を空けて配置された複数のワード線と、
    前記第３の方向に延在し、前記第１の方向及び前記第２の方向に、それぞれ所定の間隔を空けて配置された複数のビット線と、
    前記ワード線と前記ビット線との間に設けられ、記憶素子として機能する可変抵抗層と、
    前記複数のビット線が共通に接続されたグローバルビット線と、
    前記ビット線と前記グローバルビット線との間に設けられた選択素子と、
    前記記憶素子に対する読み出し、書き込み、消去の各動作を実行可能な制御回路と、
    前記選択素子より前記ワード線側に設けられ、前記選択素子に流れる電流の大きさに応じて、前記選択素子に印加される電圧の大きさを調整する機能を有する抵抗素子と、
    を備えることを特徴とする半導体記憶装置。
JP2015118684A 2014-09-04 2015-06-11 半導体記憶装置 Active JP6433854B2 (ja)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10762956B2 (en) 2017-09-22 2020-09-01 Toshiba Memory Corporation Semiconductor memory device
KR20210086715A (ko) * 2018-11-30 2021-07-08 마이크론 테크놀로지, 인크 수직 디코더
JP2022553435A (ja) * 2019-12-18 2022-12-22 マイクロン テクノロジー，インク． 垂直３ｄメモリデバイス及びそれを製造するための方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9455257B2 (en) 2014-09-04 2016-09-27 Kabushiki Kaisha Toshiba Semiconductor memory device and method of manufacturing the same
US9679643B1 (en) * 2016-03-09 2017-06-13 Taiwan Semiconductor Manufacturing Co., Ltd. Resistive memory device having a trimmable resistance of at least on of a driver and a sinker is trimmed based on a row location
US20180137927A1 (en) * 2016-04-16 2018-05-17 Chengdu Haicun Ip Technology Llc Three-Dimensional Vertical One-Time-Programmable Memory Comprising No Separate Diode Layer
JP7136766B2 (ja) * 2017-03-31 2022-09-13 ソニーセミコンダクタソリューションズ株式会社 メモリ装置
JP2019067947A (ja) 2017-10-02 2019-04-25 東芝メモリ株式会社 半導体記憶装置
JP2020047824A (ja) 2018-09-20 2020-03-26 キオクシア株式会社 抵抗変化型メモリ
KR102670952B1 (ko) * 2019-07-16 2024-05-30 삼성전자주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법
JP2021048307A (ja) 2019-09-19 2021-03-25 キオクシア株式会社 半導体記憶装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004110961A (ja) * 2002-09-19 2004-04-08 Renesas Technology Corp 電流駆動回路および半導体記憶装置
JP2011008860A (ja) * 2009-06-25 2011-01-13 Sony Corp 不揮発性メモリの記録方法及び不揮発性メモリ
WO2011152061A1 (ja) * 2010-06-03 2011-12-08 パナソニック株式会社 クロスポイント型抵抗変化不揮発性記憶装置
JP2013120618A (ja) * 2011-12-07 2013-06-17 Toshiba Corp 記憶装置
JP2014146406A (ja) * 2013-01-29 2014-08-14 Toshiba Corp 半導体記憶装置
US20140241037A1 (en) * 2013-02-28 2014-08-28 Kabushiki Kaisha Toshiba Semiconductor memory device

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5194302B2 (ja) * 2008-02-20 2013-05-08 ルネサスエレクトロニクス株式会社 半導体信号処理装置
JP5197512B2 (ja) 2009-07-02 2013-05-15 株式会社東芝 半導体記憶装置
US8422277B2 (en) * 2010-11-04 2013-04-16 Seagate Technology Llc Field assisted switching of a magnetic memory element
US8848415B2 (en) 2010-12-14 2014-09-30 Sandisk 3D Llc Three dimensional non-volatile storage with multi block row selection
US8824183B2 (en) 2010-12-14 2014-09-02 Sandisk 3D Llc Non-volatile memory having 3D array of read/write elements with vertical bit lines and select devices and methods thereof
JP5777991B2 (ja) * 2011-09-22 2015-09-16 ルネサスエレクトロニクス株式会社 半導体装置
US9673389B2 (en) 2012-01-24 2017-06-06 Kabushiki Kaisha Toshiba Memory device
KR101965614B1 (ko) * 2012-09-26 2019-04-04 삼성전자주식회사 반도체 메모리 장치
US8963115B2 (en) 2013-04-12 2015-02-24 Kabushiki Kaisha Toshiba Memory device and method of manufacturing memory device
US8971093B2 (en) 2013-05-14 2015-03-03 Kabushiki Kaisha Toshiba Memory device and method of controlling memory device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004110961A (ja) * 2002-09-19 2004-04-08 Renesas Technology Corp 電流駆動回路および半導体記憶装置
JP2011008860A (ja) * 2009-06-25 2011-01-13 Sony Corp 不揮発性メモリの記録方法及び不揮発性メモリ
WO2011152061A1 (ja) * 2010-06-03 2011-12-08 パナソニック株式会社 クロスポイント型抵抗変化不揮発性記憶装置
JP2013120618A (ja) * 2011-12-07 2013-06-17 Toshiba Corp 記憶装置
JP2014146406A (ja) * 2013-01-29 2014-08-14 Toshiba Corp 半導体記憶装置
US20140241037A1 (en) * 2013-02-28 2014-08-28 Kabushiki Kaisha Toshiba Semiconductor memory device

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10762956B2 (en) 2017-09-22 2020-09-01 Toshiba Memory Corporation Semiconductor memory device
KR20210086715A (ko) * 2018-11-30 2021-07-08 마이크론 테크놀로지, 인크 수직 디코더
JP2022510252A (ja) * 2018-11-30 2022-01-26 マイクロン テクノロジー，インク． 垂直デコーダ
EP3888126A4 (en) * 2018-11-30 2022-08-17 Micron Technology, Inc. VERTICAL DECODER
US11468930B2 (en) 2018-11-30 2022-10-11 Micron Technology, Inc. Vertical decoder
CN115457993A (zh) * 2018-11-30 2022-12-09 美光科技公司 垂直解码器以及相关存储器装置和方法
KR102514881B1 (ko) 2018-11-30 2023-03-29 마이크론 테크놀로지, 인크 수직 디코더
TWI798683B (zh) * 2018-11-30 2023-04-11 美商美光科技公司 與垂直解碼器相關聯之記憶體裝置、操作記憶體裝置之方法及記憶體設備
JP7303305B2 (ja) 2018-11-30 2023-07-04 マイクロン テクノロジー，インク． 垂直デコーダ
CN115457993B (zh) * 2018-11-30 2025-11-07 美光科技公司 垂直解码器以及相关存储器装置和方法
JP2022553435A (ja) * 2019-12-18 2022-12-22 マイクロン テクノロジー，インク． 垂直３ｄメモリデバイス及びそれを製造するための方法
US11818902B2 (en) 2019-12-18 2023-11-14 Micron Technology, Inc. Vertical 3D memory device and method for manufacturing the same

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