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JP2010009669A - 半導体記憶装置 - Google Patents

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Abstract

【課題】外乱の影響を受け難く、微小なセル電流を効率よく検出することができるとともに低コストを実現する半導体記憶装置を提供することを目的とする。
【解決手段】平行に配置された複数の第１の行線と、前記第１の行線に交差する複数の列線と、前記第１の行線と前記列線との各交差部に配置された複数の記憶素子と、前記列線を介して前記第１の行線と対向する位置から前記列線の所定部まで前記第１の行線と平行に配置され前記列線と容量結合された複数の第２の行線と、前記列線の所定部を下層制御電極、この列線の所定部に上層で容量結合された前記第２の行線を上層制御電極とする電界効果トランジスタからなるセンスアンプとを備えたことを特徴とする。
【選択図】図１

Description

本発明は、半導体記憶装置に関する。
近年、半導体装置の集積度が高くなることに伴い、これを構成するＬＳＩ素子の回路パターンはますます微細化している。このパターンの微細化には、単に線幅が細くなるだけではなく、パターンの寸法精度や位置精度の向上も要請される。メモリと呼ばれる半導体記憶装置に関しても例外ではなく、高精度の加工技術を駆使して形成されたメモリセルにおいて、記憶に必要となる一定の電荷を、より狭い領域で保持することが要請され続けている。
従来、ＤＲＡＭ、ＳＲＡＭ、フラッシュといった各種のメモリが製造されているが、これらは全てＭＯＳＦＥＴをメモリセルに使用しているため、パターンの微細化に伴い、微細化の比率を上回る比率での寸法精度の向上が要請される。そのため、これらのパターンを形成するリソグラフィ技術にも、大きな負荷が課せられており、現在の量産コストの多くの部分を占めているリソグラフィ工程コストの上昇、すなわち製品コストの上昇要因となっている（例えば、非特許文献１、２参照）。
一方、このような微細加工の課題を根本的に解消する技術として、所望の分子構造を人工的に合成し、得られた分子の均一性を利用して、均一の特性の素子を得る試みがある。しかし、合成された分子を所望の位置に配置する技術や、配置された電極との電気的な接触を得ることに大きな課題があるばかりでなく、このような素子は極少数の電荷を用いて記憶を行うため、自然放射線等の外乱による誤動作の確率が非常に大きくなる課題を抱えている。
さらに、エネルギー資源の有効活用という観点から、半導体装置の消費電力を出来る限り抑制することが要請されており、メモリに関しても例外ではない。特にメモリの場合には、メモリセル部の占める割合が大きいため、各メモリセルの消費電力を抑制することが重要となる。消費電力は電圧と電流の積で与えられるので、ノイズ対策等から、電圧を１Ｖ程度に固定した場合、電流を微小化することにより、低消費電力化を図る必要がある。
応用物理 第６９巻 第１０号 ｐｐ１２３３−１２４０、２０００年「半導体メモリ；ＤＲＡＭ」 応用物理 第６９巻 第１２号 ｐｐ１４６２−１４６６、２０００年「フラッシュメモリー、最近の話題」
本発明は、外乱の影響を受け難く、微小なセル電流を効率よく検出することができるとともに低コストを実現する半導体記憶装置を提供することを目的とする。
本発明の一態様に係る半導体記憶装置は、平行に配置された複数の第１の行線と、前記第１の行線に交差する複数の列線と、前記第１の行線と前記列線との各交差部に配置された複数の記憶素子と、前記列線を介して前記第１の行線と対向する位置から前記列線の所定部まで前記第１の行線と平行に配置され前記列線と容量結合された複数の第２の行線と、前記列線の所定部を下層制御電極、この列線の所定部に上層で容量結合された前記第２の行線を上層制御電極とする電界効果トランジスタからなるセンスアンプとを備えたことを特徴とする。
本発明の他の一態様に係る半導体記憶装置は、平行に配置された複数の第１の行線と、前記第１の行線に交差する複数の列線と、
前記第１の行線と前記列線との各交差部に配置された複数の記憶素子と、前記列線の一端に設けられた読み出し回路と、前記列線を介して前記第１の行線と対向する位置から前記読み出し回路まで前記第１の行線と平行に配置され前記列線と容量結合された複数の第２の行線と、前記列線に第２の行線との容量結合位置に対応した電荷蓄積部を形成すると共に、この電荷蓄積部に蓄積された電荷を前記列線を介して前記読み出し回路まで転送するための転送電圧を前記第２の行線に印加する読み出し制御回路とを備えたことを特徴とする。
本発明の更に他の態様に係る半導体記憶装置は、平行に配置された複数の第１の行線と、前記第１の行線に交差する複数の列線と、前記第１の行線と前記列線との各交差部に配置された複数の記憶素子と、前記第１の行線を選択する行選択手段と、前記列線を選択する列選択手段と、データ書き込み時に、前記行選択手段で選択された第１の行線に第１の書き込み電圧を印加すると共に前記列選択手段で選択された列線に第２の書き込み電圧を印加し、且つ前記行選択手段で選択されなかった第１の行線及び前記列選択手段で選択されなかった列線を所定の電流制限素子を介して所定電位に接続する書き込み制御手段とを備えたことを特徴とする。
本発明の更に他の態様に係る半導体記憶装置は、平行に配置された複数の第１の行線と、前記第１の行線に交差する複数の列線と、前記第１の行線と前記列線との各交差部に配置された複数の記憶素子と、前記第１の行線を選択する行選択手段と、前記列線を選択する列選択手段と、データ消去時に、前記行選択手段で選択された第１の行線に第１の消去電圧を印加すると共に前記列選択手段で選択された列線に第２の消去電圧を印加し、且つ前記行選択手段で選択されなかった第１の行線及び前記列選択手段で選択されなかった列線を所定の電流制限素子を介して所定電位に接続する消去制御手段とを備えたことを特徴とする。
本発明によれば、外乱の影響を受け難く、微小なセル電流を効率よく検出することができるとともに低コストを実現する半導体記憶装置を提供することができる。
以下、図面を参照しながら、本発明に係る半導体記憶装置の実施の形態について詳細に説明する。
［第１の実施形態］
（本実施形態の構成）
図１は、第１の実施形態に係る半導体記憶装置のブロック図である。
この半導体記憶装置は、複数の第１及び第２の行線と、これら第１及び第２の行線と交差する列線とを有し、それら各交差部には、複数のメモリセルが配置されたメモリセル配列４１を有する。また、第１の行線を選択する行デコーダ４２、第２の行線を選択する読み出し用行デコーダ４６、列線を選択する列デコーダ４４を備える。この列デコーダ４４とメモリセル配列４１ａ間には、読み出し回路を含むドライバ４３が介在している。さらに行デコーダ４２、読み出し用行デコーダ４６にそれぞれ行アドレス、読み出し用行アドレスを与える読み出し制御手段である上位ブロック４５を備える。この上位ブロック４５は、列デコーダ４４とのデータ入出力も行うものである。ここで第２の行線とは、後述するデータ読み出しに用いられるもので、メモリセルから読み出したデータを順次ドライバ４３に転送する役割を持つ。
この構成により、同一行に含まれる全メモリセルへのデータ書き込み及び読み出しを一括して行うことができる。
以下の説明では、通常の半導体記憶装置にならい、第１の行線をワード線、第２の行線を読み出し用ワード線、列線をビット線と呼ぶ。
図２Ａ及び図２Ｂは、図１に示したメモリセル配列４１の一部（以下、「メモリセル部」とする）を示す斜視図及び断面図である。
メモリセル部は、複数のワード線１と、このワード線１と交差する複数のビット線３を備え、これらワード線１及びビット線３の各交差部には、電極６、記憶素子５である抵抗変化素子、及び電極７を直列接続してなるメモリセルＭＣが配置されている。
記憶素子５である抵抗変化素子としては、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させるもの（ＰＣＲＡＭ）、金属陽イオンを析出させて電極間に架橋（コンタクティングブリッジ）を形成したり、析出した金属をイオン化して架橋を破壊することで抵抗値を変化させるもの（ＣＢＲＡＭ）、電圧あるいは電流印加により抵抗値が変化するもの（ＲｅＲＡＭ）（電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。）等を用いることができる。
また、ビット線３を挟んで、上部のワード線１と対向する下側の位置には、ワード線１と平行に延びる複数の読み出し用ワード線２が設けられている。これら複数の読み出し用ワード線２は絶縁膜８を介してビット線３と容量結合されるようになっている。さらに、読み出し用ワード線２とビット線３の方向で隣接する位置に、センスアンプである読み出し用ＦＥＴ（電界効果トランジスタ）４を備えている。読み出し用ＦＥＴ４は、ビット線３の端部を下層ゲートとし、ビット線３の上層に形成された読み出し用ワード線２ａを上層ゲートとする上下２層のゲート（制御電極）を有する。読み出し用ＦＥＴ４と読み出し用ワード線２との間は、上層の読み出し用ワード線２ｂ及び下層の読み出し用ワード線２ｃによって連結されている。読み出し用ワード線２ｂとビット線３とは絶縁膜９を介して容量結合されるようなっている。また、下層の読み出し用ワード線２ｃとビット線３とは絶縁膜８を介して容量結合されるようになっている。
この構造の場合、ワード線１及びビット線３は単なるラインアンドスペースのパターンとなり、ワード線１とビット線３とは直交する位置関係で足りるため、ワード線１方向及びビット線３方向のずれを考慮する必要はない。従って、後述する製造工程においてメモリセル配列内の位置合せ精度を極めて緩くすることができ、容易な製造が可能となる。
（本実施形態の動作原理）
先ず、本実施形態における読み出し動作の動作原理を説明する。
はじめに、データ読み出しの対象となるメモリセル（以下、「選択メモリセル」とする）に接続されたビット線（以下、「選択ビット線」とする）３を接地線（０Ｖ）に接続し、選択ビット線３の電位を０Ｖにする。これにより、選択ビット線３に蓄積されている電荷はほぼ０になる。次に、選択ビット線３を浮遊状態にした後、選択メモリセルに対応する読み出し用ワード線（以下、「選択読み出し用ワード線」とする）２に所定の電圧ＶＴ１を印加する。これにより、選択ビット線３上の選択メモリセルが位置する交差部付近は、電荷の蓄積が可能な状態になる。次に、選択メモリセルに接続されたワード線（以下、「選択ワード線」とする）１に所定の電圧−ＶＲを所定の時間ＴＲだけ印加する。この時、選択ワード線１と選択ビット線３との交差部にある記憶素子５の抵抗値と反比例した電流が、選択ワード線１、選択ビット線３及び選択読み出しワード線２に流れる。これにより、選択ビット線３上の選択ワード線１との交差部付近には、この電流に比例した数の電子が蓄積される。通常、記憶素子５として用いられる抵抗変化素子は、高抵抗状態（ＯＦＦ状態）の抵抗値が非常に大きいため、抵抗変化素子が高抵抗状態（ＯＦＦ状態）の場合、電流は殆ど流れず、電子はほとんど蓄積されない。一方、抵抗変化素子が低抵抗状態（ＯＮ状態）の場合、流れる電流の大きさをＩＬ、素電荷をｅとすると、蓄積される電子の数はＩＬ×ＴＲ／ｅとなる。所定数の電子の蓄積が完了した後は、選択ワード線１の電位を０Ｖに戻し、選択読み出し用ワード線２の電位をＶＴ１に保持しておく。
次に、蓄積された電子を読み出し用ＦＥＴ４まで運び、通常のＣＭＯＳ回路で使用可能な電気信号に変換する。
この様子を図３Ａに示す。図３Ａ中、ｅは電子を表し、塗りつぶされている読み出し用ワード線ＷＬは所定の電圧が印加している状態を表している。
時刻Ｔ１において、２本おきに選択された、例えば読み出し用ワード線ＷＬ３、ＷＬ６、ＷＬ９、…に所定の読み出し電圧ＶＴ１が印加される。これにより、読み出し用ワード線ＷＬ３、ＷＬ６、ＷＬ９、…近傍のビット線ＢＬ上には、メモリセルの記憶素子５を流れる電流によって決まる数の電子が蓄積される。この段階で、読み出し用ワード線ＷＬに印加する電圧を所定の電圧ＶＴ２に変更する。
続いて、時刻Ｔ２において、読み出し用ワード線ＷＬ３、ＷＬ６、ＷＬ９、…に加えてこれら読み出し用ワード線ＷＬ３、ＷＬ６、ＷＬ９、…の読み出しＦＥＴ２４側に隣接する読み出し用ワード線ＷＬ２、ＷＬ５、ＷＬ８、…にも所定の電圧ＶＴ２を印加する。これにより、読み出し用ワード線ＷＬ３、ＷＬ６、ＷＬ９、…に蓄積されていた電子は、読み出し用ワード線ＷＬ２、ＷＬ５、ＷＬ８、…近傍のビット線ＢＬ上に拡散される。
続いて、時刻Ｔ３において、読み出し用ワード線ＷＬ３、ＷＬ６、ＷＬ９、…の電位を０Ｖにする。これにより、読み出し用ワード線ＷＬ３、ＷＬ６、ＷＬ９、…近傍のビット線ＢＬ上に蓄積されていた電子は、より読み出し用ＦＥＴに近い読み出し用ワード線ＷＬ２、ＷＬ５、ＷＬ８、…近傍のビット線ＢＬ上に移動されることになる。
続いて、時刻Ｔ４において、読み出し用ワード線ＷＬ２、ＷＬ５、ＷＬ８、…に加えて、これら読み出し用ワード線ＷＬ２、ＷＬ５、ＷＬ８、…の読み出しＦＥＴ２４側に隣接する読み出し用ワード線ＷＬ１、ＷＬ４、ＷＬ７、…にも所定の電圧ＶＴ２を印加する。これにより、読み出し用ワード線ＷＬ２、ＷＬ５、ＷＬ８、…近傍のビット線ＢＬ上に蓄積されていた電子は、読み出し用ワード線ＷＬ１、ＷＬ４、ＷＬ７、…近傍のビット線ＢＬ上に拡散される。
この操作を順次繰り返すことで、最終的に読み出し用ＦＥＴ２４の上層ゲートとなる読み出し用ワード線ＷＬ０に電圧ＶＴ２が印加され、読み出し用ＦＥＴの下層ゲートとなる読み出し用ワード線ＷＬ０近傍のビット線ＢＬ上に電子が蓄積された状態となる（時刻Ｔ７）。
この時刻Ｔ１〜時刻Ｔ７における読み出し用ワード線ＷＬ４、ＷＬ５、ＷＬ６の動作波形を図３Ｂに示す。
図３Ｂから明らかなように、所定の電圧ＶＴ２を印加する読み出し用ワード線ＷＬの間隔を２本にした場合、６ステップ毎に動作周期が繰り返されていることが分かる。つまり、６ステップ毎に１個のデータを読み出すことができることになる。
以上の読み出し用ワード線ＷＬの制御により読み出し用ＦＥＴまでのデータ転送を実現することができるが、読み出し動作開始直後の所定のステップ数については、異なる読み出し用ワード線ＷＬの制御が必要となる。
この場合の様子を図３Ｃに示す。
時刻Ｔ１１において、読み出し用ワード線ＷＬ１４〜ＷＬ１７に対し、所定の読み出し電圧ＶＴ１を印加すると、ビット線ＢＬ上の読み出し用ワード線ＷＬ１４〜ＷＬ１７近傍のビット線ＢＬ上に、メモリセルＭＣ１４〜ＭＣ１７を流れる電流による電子が蓄積される。なお、メモリセルＭＣが有する記憶素子５が高抵抗状態にあれば、電流はほとんど流れず、このメモリセルＭＣに対応する読み出し用ワード線ＷＬの近傍付近には電子が蓄積されない（図３Ｃの時刻Ｔ１１の場合、メモリセルＭＣ１５及びＭＣ１６が高抵抗状態にある）。ここで、次の時刻Ｔ１２において、図示されない読み出し用ＴＦＴの上層ゲートとなる読み出し用ワード線ＷＬから、読み出し用ＴＦＴに最も近いメモリセルＭＣ１４に対応する読み出し用ワード線ＷＬ１４の印加電圧は、所定の読み出し電圧ＶＴ２に変更される。
続いて、時刻Ｔ１２以降、読み出し用ワード線ＷＬ１４から読み出し用ワード線ＷＬ１７にかけて１ワード線ずつ読み出し用ＦＥＴ側に電荷が転送されていく。すなわち、まず、読み出し用ＦＥＴに最も近いメモリセルＭＣ１４に対応する読み出し用ワード線ＷＬ１４及びこの読み出し用ワード線ＷＬ１４に隣接する読み出し用ワード線ＷＬ１３に所定の読み出し電圧ＶＴ２が印加される。これにより、読み出し用ワード線ＷＬ１４付近のビット線ＢＬ上に蓄積されていた電子は、読み出し用ワード線ＷＬ１３付近のビット線ＢＬ上にも拡散される。なお、このとき、読み出し用ＦＥＴ側に２本おきに位置する全ての読み出し用ワード線ＷＬ（図ではＷＬ１０）に読み出し電圧ＶＴ２を印加しても良い。
続いて、時刻Ｔ１３において、読み出し用ワード線ＷＬ１４へ印加する電圧を０Ｖにする。これにより、時刻Ｔ１２において、読み出し用ワード線ＷＬ１４近傍のビット線ＢＬに蓄積されていた電子が、読み出し用ワード線ＷＬ１３近傍のビット線上に移動する。
続いて、時刻Ｔ１４において、読み出し用ワード線ＷＬ１３及び読み出し用ワード線ＷＬ１３の読み出し用ＦＥＴ方向に隣接する読み出し用ワード線ＷＬ１２に所定の読み出し用電圧ＶＴ２を印加する。これにより読み出し用ワード線ＶＴ２近傍のビット線ＢＬ上に蓄積されていた電子が、読み出し用ワード線ＷＬ１２に拡散される。
続いて、時刻Ｔ１５において、読み出し用ワード線ＷＬ１３へ印加する電圧を０Ｖにする。これにより、時刻Ｔ１４において、読み出し用ワード線ＷＬ１３近傍のビット線ＢＬに蓄積されていた電子が、読み出し用ワード線ＷＬ１２近傍のビット線ＢＬ上に移動する。
ここで、電荷転送に用いられていない読み出し用ワード線ＷＬのうち、最も読み出し用ＦＥＴに近い読み出し用ワード線ＷＬ１５は、この読み出し用ワード線ＷＬ１５と電荷転送に用いられている読み出し用ワード線ＷＬのうち、最も読み出し用ＦＥＴから遠く、かつ、所定の読み出し用電圧ＶＴ２が供給されている読み出し用ワード線ＷＬ１２との間隔が読み出し用ワード線ＷＬ２本に広がったことを契機に、次ステップの時刻Ｔ１６において、電荷転送に用いられる読み出し用ワード線ＷＬとして新たに追加されることになる。
続いて、時刻Ｔ１６において、読み出し用ワード線ＷＬ１２、ＷＬ１５及びこれら読み出し用ワード線ＷＬ１２、ＷＬ１５の読み出しＦＥＴに隣接する読み出し用ワード線ＷＬ１１、ＷＬ１４に所定の読み出し用電圧ＶＴ２が印加される。その結果、時刻Ｔ１６において、読み出し用ワード線ＷＬ１２近傍のビット線ＢＬ上に蓄積されていた電子が、読み出し用ワード線ＷＬ１１近傍のビット線ＢＬ上に拡散される。一方、読み出し用ワード線ＷＬ１５近傍のビット線ＢＬ上には元々電子が蓄積されていなかったため、読み出し用ワード線ＷＬ１４近傍のビット線ＢＬ上には、電子が拡散されない。
続いて、時刻Ｔ１７において、読み出し用ワード線ＷＬ１２、ＷＬ１５に印加される電圧を０Ｖにする。これにより、読み出し用ワード線ＷＬ１２近傍のビット線ＢＬ上に蓄積されていた電子は、読み出し用ワード線ＷＬ１１近傍のビット線ＢＬ上に移動する。
続いて、時刻Ｔ１８において、読み出し用ワード線ＷＬ１１、ＷＬ１４及びこれら読み出し用ワード線ＷＬ１１、ＷＬ１４の読み出しＦＥＴに隣接する読み出し用ワード線ＷＬ１０、ＷＬ１３に所定の読み出し用電圧ＶＴ２が印加される。その結果、時刻Ｔ１７において、読み出し用ワード線ＷＬ１１近傍のビット線ＢＬ上に蓄積されていた電子が、読み出し用ワード線ＷＬ１０近傍のビット線ＢＬ上に拡散される。一方、読み出し用ワード線ＷＬ１４近傍のビット線ＢＬ上には元々電子が蓄積されていなかったため、読み出し用ワード線ＷＬ１３近傍のビット線ＢＬ上には、電子が拡散されない。
続いて、時刻Ｔ１９において、読み出し用ワード線ＷＬ１１、ＷＬ１４に印加される電圧を０Ｖにする。これにより、読み出し用ワード線ＷＬ１１近傍のビット線ＢＬ上に蓄積されていた電子は、読み出し用ワード線ＷＬ１０に移動される。
ここで、電荷転送に用いられていない読み出し用ワード線ＷＬのうち、最も読み出し用ＦＥＴに近い読み出し用ワード線ＷＬ１６は、この読み出し用ワード線ＷＬ１６と電荷転送に用いられている読み出し用ワード線ＷＬのうち、最も読み出し用ＦＥＴから遠く、かつ、所定の読み出し用電圧ＶＴ２が供給されている読み出し用ワード線ＷＬ１３との間隔が読み出し用ワード線ＷＬ２本分に広がったことを契機に、次ステップの時刻Ｔ２０において、電荷転送に用いられる読み出し用ワード線ＷＬとして新たに追加されることになる。
以上を、繰り返すことで、図３Ａの時刻Ｔ１の状態に遷移させることができる。
これによれば、電荷転送に用いられる読み出し用ワード線ＷＬは、４ステップ毎に１本ずつ追加されていくことが分かる。なお、電荷転送に使われていない読み出し用ワード線ＷＬには、所定の電圧ＶＴ１が印加されたままになっており、これにより、それら読み出し用ワード線ＷＬ近傍のビット線ＢＬ上の電子の蓄積が維持される。
次に、読み出し用ＦＥＴの上層ゲートとして機能する読み出し用ワード線（図３Ａの場合、ＷＬ０）に印加する読み出し用電圧について説明する。
ここで、読み出し用ＦＥＴの上層ゲートに印加される電圧をＶＧ、読み出し用ＦＥＴのソース−ドレイン間に流れる電流をＩＤとすると読み出し用ＦＥＴの電圧−電流特性は図３Ｄのようになる。この図３Ｄから明らかなように、下層ゲートの電子の蓄積の有無により、明確に異なる電流−電圧特性を得ることができる。即ち、電子の蓄積が有る場合と無い場合の２本の曲線のソース−ドレイン間電流ＩＤ方向の間隔が十分に広い領域の電圧ＶＧを用いることにより、下層ゲートへの電子の蓄積の有無を判別することが容易となる。従って、この領域の電圧ＶＧから読み出し用電圧ＶＳを選択し、読み出し用ＦＥＴの上層ゲートとなる読み出し用ワード線ＷＬ０に印加することで、下層ゲートへの電子の蓄積の有無を判別することができる。これにより読み出し用ＦＥＴにおいて、以降のＣＭＯＳ回路での信号処理に必要な電気信号に変換し、出力することが可能となる。
次に、読み出し用ＦＥＴ４について説明する。
図４Ａ〜図４Ｂは、読み出し用ＦＥＴ４のレイアウト例を示す。
図４Ａに示す読み出し用ＦＥＴの素子領域３４は、チャネル領域３４ｃとソース領域３４ａ及びドレイン領域３４ｂから形成されている。ソース領域３４ａとドレイン領域３４ｂは、隣り合う２本の読み出し用ワード線３２及び隣り合う２本のビット線３３に囲まれている正方形の領域であり、ソース領域３４ａとドレイン領域３４ｂは、所定の読み出し用ワード線３２及び所定のビット線３３を隔てて配置されている。一方、チャネル領域３４ｃは、この所定の読み出し用ワード線３２に近いソース領域３４ａが形成する正方形の１辺と、このソース領域３４ａとワード線３２方向に１つ分ずれたドレイン領域３４ｂが形成する正方形の１辺とを１組の対辺とする平行四辺形の領域であり、チャネル領域３４ｃ上で下層ゲートとなるビット線３３と上層ゲートとなる読み出し用ワード線３２が重なるように配置されている。ソース電極コンタクト３５ａ及びドレイン電極コンタクト３５ｂは、隣り合う２本の読み出し用ワード線３２と隣り合う２本のビット線３３に囲まれた領域を利用してセルフアライン・プロセスにより形成されている。また、ビット線コンタクト３６は、ビット線３３の終端部に形成されており、接地線（０Ｖ）に接続されている。これは、読み出しに使用し終えた電子を放出するために使用される。
図４Ｂに示す読み出し用ＦＥＴの場合、チャネル領域３４ｃのレイアウトが図４Ａの場合と異なる。具体的には、ビット線３３に近いソース領域３４ａが形成する正方形の１辺と、このソース領域３４ａとビット線３３方向に１つ分ずれたドレイン領域３４ｂが形成する正方形の１辺とを１組の対辺とする平行四辺形の領域となっている。この場合、図４Ａのレイアウトと比べ、読み出し用ワード線３２のチャネル領域３４ｃを覆う面積が小さいため、読み出し用電圧ＶＳを大きくする必要があるが、このようなチャネル領域のレイアウトは、後述する複合型のレイアウトの形成が容易になるという利点がある。
図４Ｃ及び図４Ｄに示す読み出し用ＦＥＴ４は、１個のソース電極又はドレイン電極を２個の読み出し用ＦＥＴ４で共通にしたレイアウトである。これらのレイアウトには、２種類の利用方法がある。第１の方法は、２個の読み出し用ＦＥＴ４をそれぞれ異なるデータの読み出し用ＦＥＴ４として利用する方法である。この場合、隣接するメモリセルでソース電極あるいはドレイン電極を共通にすることで、コンタクト領域の面積を小さくすることができる。例えば、コンタクト電極３５ｃを共通のソース電極に用い、コンタクト電極３５ｄを一方のＦＥＴ４用のドレイン電極、コンタクト電極３５ｅを他方のＦＥＴ４用のドレイン電極に用いることができる。第２の方法は、２個のＦＥＴ４のうちの一つを読み出し用ＦＥＴとし、他の一つを参照用ＦＥＴとして利用する方法である。参照メモリセルを用いて、記憶素子の記憶状態を判定し、ＣＭＯＳ回路の論理レベルに対応付けるものである。この場合、例えばコンタクト３５ｅを読み出し用ＦＥＴ４のソース電極、コンタクト３５ｃを読み出し用ＦＥＴ４のドレイン電極兼参照用ＦＥＴのソース電極、コンタクト３５ｄを参照用ＦＥＴのドレイン電極とし、コンタクト３５ｅ及び３５ｄをそれぞれ電源電圧ＶＤＤの電源線及び接地線（０Ｖ）に接続する。この場合、読み出し用ＦＥＴ上の下層ゲートに蓄積されている電子数が参照用ＦＥＴ上の下層ゲートに蓄積されている電子数よりも多ければ、読み出し用ＦＥＴがＯＦＦ状態に近づき、参照用ＦＥＴがＯＮ状態に近づくので、出力端となるコンタクト３５ｃの電圧は０Ｖに近づく。一方、読み出し用ＦＥＴ上の下層ゲートに蓄積されている電子数が参照用ＦＥＴ上の下層ゲートに蓄積されている電子数よりも少なければ、読み出し用ＦＥＴがＯＮ状態に近づき、参照用ＦＥＴがＯＦＦ状態に近づくので、出力端となるコンタクト３５ｃの電圧はＶＤＤに近づく。下層ゲートに蓄積されている電子数は対応する交差部の抵抗値に反比例しているので、出力端の電圧は、対応する隣接する２つの交差部の抵抗値を直接反映している。例えば、低抵抗状態をビット値“１”に対応付けた場合、参照用ＦＥＴを高抵抗状態と低抵抗状態との間となる抵抗値にしておくことで、出力端の電圧が“Ｈ”のときビット値“０”に直接対応することになる。
本実施形態によると、読み出しの際の感度を大幅に向上することが可能となる。即ち、従来の方法では、抵抗変化素子からなる記憶素子５を通過した電子がビット線３全体に広がって蓄積されるため、Ｎ個の電子が存在した場合、ビット線３の静電容量をＣＢとすると、ビット線３の電位の変化量は、（Ｎ×ｅ）／ＣＢで与えられる。ここで、ＩＴＲＳ２００７の表によると、線幅２０〜２２ｎｍ世代の配線の静電容量は、１ｃｍあたり１．５〜１．８ｐＦと見積もられているため、ビット線の長さが１０μｍである場合、ＣＢは１．５〜１．８×１０−１５Ｆ程度となる。従って、ビット線電位を０．０２Ｖ以上変化させるためには、約２００個以上の電子を蓄積させる必要があり、加えて、このわずかなビット線電位の変化を増幅して検出する必要がある。これに対し、本実施形態によれば、読み出し用ＦＥＴのゲートを充電するために必要な電子数と同程度の数の電子があれば良いため、２０〜２２ｎｍ世代では、５０個程度の電子で十分である。加えて、読み出し用ＦＥＴの出力信号を直接後段のＣＭＯＳ回路の入力信号として使用することができる。ここで、メモリセル電流ＩＬを８ｎＡとすると、５０個の電子数を得るには、通電時間ＴＲは１ｎｓｅｃで良いことが分かる。また、ビット線容量に依存しないため、ビット線を長くしても読み出し感度が低下せず、メモリセル配列の大規模化を図ることが容易となる利点がある。
また、本実施形態によれば、一度に複数のワード線を選択して、同一ビット線上に蓄積された電子の一群を複数形成し、これらを順次読み出すことができる。従って、通電時間ＴＲを最低限必要とする微小な電流を検出する作業を、複数のメモリセルで同時並行して行うことが可能であり、大量のデータを順次読み出す場合の効率が良くなる利点もある。
さらに、本実施形態によれば、通常のクロスポイント型メモリで必要となる、ダイオードに代表される非オーミック素子を、各メモリセルに設けることなく、クロストーク無しで読み出しを行うことができる。後述のように、書き込みと消去に関しても、各メモリセルに非オーミック素子を設けずに、クロストーク無しで行う方法が可能なので、メモリセルの構造を簡略化することができ、製造工程も短縮できる利点がある。
次に、メモリセル部の書き込み・消去動作の動作原理について説明する。
図５Ａは、本実施形態のメモリセル部の回路図であり、図５Ｂは、その等価回路図である。
本実施形態で用いられているメモリセルの抵抗変化素子をＲｅＲＡＭであるとすると、このＲｅＲＡＭは、所定の閾値電圧Ｖ０ｓｅｔ以上の電圧が印加されると、高抵抗状態（抵抗値ＲＨ）から低抵抗状態（抵抗値ＲＬ）に遷移し、ある所定の電流（Ｉｒｅｓｅｔ）以上の電流が流れると、低抵抗状態から高抵抗状態に遷移する特性を有している。ここでは、この高抵抗状態から低抵抗状態への遷移を書き込みと定義し、低抵抗状態から高抵抗状態への遷移を消去と定義する。
書き込みを行う際には、対応するメモリセルに関係する全ての読み出し用ワード線２に所定の電圧ＶＴ３を印加し、ビット線３を電荷が自由に移動できるようにしておく。続いて、図５Ａに示すように、書き込みを行うメモリセル（選択メモリセル）に接続されたワード線１に第１の書き込み電圧である＋１／２×Ｖｓｅｔ、書き込みを行う交差部に接続されたビット線３に第２の書き込み電圧である−１／２×Ｖｓｅｔを印加し、それ以外のワード線１とビット線３はそれぞれ電流制限素子となる所定の抵抗ＲＳを介して接地線（０Ｖ）に接続される。ここで、電圧Ｖｓｅｔは、閾値電圧Ｖ０ｓｅｔにワード線、ビット線、電極等の抵抗よる電圧降下を加えた値よりも大きく、かつ、閾値電圧Ｖ０ｓｅｔの２倍よりも小さくなるような値に設定し、抵抗ＲＳは、（１／２）×Ｖｓｅｔ／（ＲＬ＋ＲＳ＋ワード線、ビット線、電極等の抵抗）がＩｒｅｓｅｔよりも小さく、かつ、ＲＳ／（ＲＳ＋ＲＬ＋ワード線、ビット線、電極等の抵抗）×ＶｓｅｔがＩｒｅｓｅｔ×ＲＬよりも小さくなるような値に設定する。電流制限素子となる抵抗ＲＳは、Ｓｉ基板の拡散層を用いた固定抵抗に限らず、ＭＯＳＦＥＴのドレイン電流が制限される事を利用した可変抵抗を用いても良い。なお、再消去を防ぐため、±１／２×Ｖｓｅｔを供給する電源には、出力電流がＩｒｅｓｅｔを超えないようにする電流制限回路として、出力抵抗ＲＥＸを設け、Ｖｓｅｔ／（ＲＬ＋ＲＥＸ＋ワード線、ビット線、電極等の抵抗）がＩｒｅｓｅｔよりも小さくなるように設定しておくと良い。抵抗ＲＥＸは、抵抗ＲＳと同様に、Ｓｉ基板の拡散層を用いた固定抵抗に限らず、ＭＯＳＦＥＴのドレイン電流が制限される事を利用した可変抵抗を用いても構わない。
上述の設定によれば、選択されたメモリセルの抵抗変化素子には閾値電圧Ｖ０ｓｅｔ以上の電圧が印加されるので、この抵抗変化素子への書き込みが可能となる。また、ワード線あるいはビット線の一方のみが選択された（以下、「半選択」と呼ぶ）交差部の抵抗変化素子には、閾値電圧Ｖ０ｓｅｔよりも小さな電圧しか印加されないので、誤書き込みは行われず、また、Ｉｒｅｓｅｔよりも小さな電流しか流れないので、誤消去が行われることもない。さらに、ワード線及びビット線が共に非選択の交差部の抵抗変化素子には、同じメモリセル配列内に低抵抗状態のメモリセルが複数存在すると、最大でＲＳ／（ＲＳ＋ＲＬ＋ワード線、ビット線、電極等の抵抗）×Ｖｓｅｔの電圧が印加されるが、上述の条件より、この電圧が消去に必要な電圧（Ｉｒｅｓｅｔ×ＲＬ）や、これよりも大きい閾値電圧Ｖ０ｓｅｔに達することは無いため、誤書き込みや誤消去が行われることは無い。
消去を行う際には、書き込みの場合と同様に、対応するメモリセルに関係する全ての読み出し用ワード線２に所定の電圧ＶＴ４を印加し、ビット線３を電荷が自由に移動できるようにしておく。続いて、図５Ａに示すように、書き込みを行うメモリセルに接続されたワード線１に＋１／２×Ｖｒｅｓｅｔ、書き込みを行うメモリセルに接続されたビット線３に−１／２×Ｖｒｅｓｅｔを印加し、それ以外のワード線１とビット線３はそれぞれ電流制限素子となる所定の抵抗ＲＲを介して接地線（０Ｖ）に接続される。ここで、電圧Ｖｒｅｓｅｔは、Ｉｒｅｓｅｔ×ＲＬにワード線、ビット線、電極等の抵抗値による電圧降下を加えた値よりも大きく、かつ、Ｉｒｅｓｅｔ×ＲＬの２倍よりも小さくなるような値に設定し、抵抗ＲＲは、１／２×Ｖｒｅｓｅｔ／（ＲＬ＋ＲＲ＋ワード線、ビット線、電極等の抵抗）がＩｒｅｓｅｔよりも小さく、かつＲＲ／（ＲＲ＋ＲＬ＋ワード線、ビット線、電極等の抵抗）×ＶｒｅｓｅｔがＩｒｅｓｅｔ×ＲＬよりも小さくなるような値に設定する。電流制限素子となる抵抗ＲＲは、Ｓｉ基板の拡散層を用いた固定抵抗に限らず、ＭＯＳＦＥＴのドレイン電流が制限される事を利用した可変抵抗を用いても良い。なお、当然ながら、再書き込みを防ぐためにＲＨ／（ＲＨ＋ワード線、ビット線、電極等の抵抗）×Ｖｒｅｓｅｔは閾値電圧Ｖ０ｓｅｔよりも小さくなるような値に設定する。
上述の設定によれば、選択された交差部の抵抗変化素子にはＩｒｅｓｅｔ以上の電流が流れるので、この抵抗変化素子への消去が可能となる。また、半選択のメモリセルの抵抗変化素子には、Ｉｒｅｓｅｔよりも小さな電流しか流れないので、誤消去は行われず、また、閾値電圧Ｖ０ｓｅｔ以上の電圧も印加されないので、誤書き込みが行われることもない。さらに、ワード線及びビット線が共に非選択の交差部の抵抗変化素子には、同じメモリセル配列内に低抵抗状態のメモリセルが複数存在すると、最大でＲＲ／（ＲＲ＋ＲＬ＋ワード線、ビット線、電極等の抵抗）×Ｖｒｅｓｅｔの電圧が印加されるが、上述の条件より、この電圧が消去に必要な電圧（Ｉｒｅｓｅｔ×ＲＬ）や、これよりも大きい閾値電圧Ｖ０ｓｅｔに達することは無いので、誤書き込みや誤消去が行われることはない。
なお、図５Ａ、図５Ｂの電圧印加値は一例であり、電圧は各電極間の相対的な値のみが意味を持つため、（＋Ｖ／２、０、−Ｖ／２）の組み合わせに代えて、例えば、全体にＶ／２加えた（Ｖ、＋Ｖ／２、０）の組み合わせを用いることも可能である。この場合、負電圧を生成する回路が不要となる利点がある。
以上の動作のためには、ビット線３、２３、３３は、ホウ素をドープしたシリコンから形成されたｐ型半導体であることが望ましく、読み出し用ＦＥＴ４、２４はホウ素をドープしたｐ型半導体チャネルと、ヒ素あるいはリンをドープしたｎ型半導体からなるソース及びドレインからなるｎＭＯＳＦＥＴであれば良い。もし、電子に代えて正孔を用いて同様な動作を行う場合には、印加電圧を全て正負反転し、ｐ型半導体領域とｎ型半導体領域を入れ換えてやれば良い。
図５Ｃは、図５Ａのワード線１及びビット線３にそれぞれ接続されている固定抵抗ＲＳをｐＭＯＳＦＥＴ３７ａ及び３７ｂに替えた構成となっている。
各ワード線１は、ワード線１が非選択の場合にＯＮされるｐＭＯＳＦＥＴ３７ａを介して接地線（０Ｖ）に接続されている。また、各ｐＭＯＳＦＥＴ３７ａと並列にワード線１選択時にＯＮされるｎＭＯＳＦＥＴ３７ｂも接続されている。各ｐＭＯＳＦＥＴ３７ｂのソースは共通に接続されており、ソースに＋１／２×Ｖｒｅｓｅｔが印加され、消去動作時にＯＮされるｎＭＯＳＦＥＴ３７ｉのドレインが接続されている。さらに、そのｎＭＯＳＦＥＴ３７ｉと並列に、ソースに＋１／２×Ｖｓｅｔが印加されており、書き込み動作時にＯＮされるｎＭＯＳＦＥＴ３７ｇのドレインが、出力抵抗として機能するｐＭＯＳＦＥＴ３７ｅを介して接続されている。
一方、各ビット線３は、各ビット線３は、ビット線３が非選択の場合にＯＮされるｐＭＯＳＦＥＴ３７ｂを介して接地線（０Ｖ）に接続されている。また、各ｐＭＯＳＦＥＴ３７ｂと並列にワード線２選択時にＯＮされるｎＭＯＳＦＥＴ３７ｄも接続されている。各ｎＭＯＳＦＥＴ３７ｄのソースは共通になっており、ソースに−１／２×Ｖｒｅｓｅｔが印加され、消去動作時にＯＮされるｎＭＯＳＦＥＴ３７ｊのドレインが接続されている。さらに、そのｎＭＯＳＦＥＴ３７ｊと並列に、ソースに−１／２×Ｖｓｅｔが印加され、書き込み動作時にＯＮされるｎＭＯＳＦＥＴ３７ｈのドレインが、出力抵抗として機能するｐＭＯＳＦＥＴ３７ｆを介して接続されている。
この構成によれば、電流制限素子としてゲート電圧により制御可能なｐＭＯＳＦＥＴ３７ａ、３７ｂを使用しているため、図５Ａに示す場合より柔軟性のある設計を図ることができる。
図５Ｄは、図５Ｃに示すメモリセル部と回路構成が同じであり、印加される電圧を変更したものである。具体的には、ｐＭＯＳＦＥＴ３７ａ、３７ｂ、３７ｇ、３７ｈ、３７ｉ及び３７ｊのソースには、それぞれ所定の電圧Ｖ＿ｕｐ、Ｖ＿ｕｍ、Ｖｓｅｔ＿ｐ、Ｖｓｅｔ＿ｍ、Ｖｒｅｓｅｔ＿ｐ、Ｖｒｅｓｅｔ＿ｍが印加されている。
各電圧は、書き込み動作を考慮した場合、Ｖｓｅｔ＿ｐ−Ｖｓｅｔ＿ｍ＝Ｖｓｅｔ、Ｖｓｅｔ＿ｐ＞Ｖ＿ｕｐ、Ｖｓｅｔ＿ｐ＞Ｖ＿ｕｍ、Ｖ＿ｕｐ＞Ｖｓｅｔ＿ｍ、Ｖ＿ｕｍ＞Ｖｓｅｔ＿ｍの関係にあれば良い。一方、消去動作を考慮した場合、Ｖｒｅｓｅｔ＿ｐ−Ｖｒｅｓｅｔ＿ｍ＝Ｖｒｅｓｅｔ、Ｖｒｅｓｅｔ＿ｐ＞Ｖ＿ｕｐ、Ｖｒｅｓｅｔ＿ｐ＞Ｖ＿ｕｍ、Ｖ＿ｕｐ＞Ｖｒｅｓｅｔ＿ｍ、Ｖ＿ｕｍ＞Ｖｒｅｓｅｔ＿ｍの関係にあれば良い。また、これら条件を満たす限り、電圧Ｖ＿ｕｐ及びＶ＿ｕｍの大小関係については任意に決定することができる。
（本実施形態の製造方法）
図６は、同実施形態に係る半導体記憶装置の全体構成を示す斜視図である。通常のＳｉ基板５１上に、通常用いられるプロセスにより配線層を含むＣＭＯＳ回路５２が構成され、その上に複数のメモリセル部５４を含む層５３が形成されている。図６の個々のメモリセル部５４が図２のメモリセル配列４１に対応し、また、図２のドライバ、デコーダ及び上位ブロックを含む、通常の半導体記憶装置において周辺回路と呼ばれている部分が図６のＣＭＯＳ回路５２に含まれている。
なお、ＣＭＯＳ回路５２は、メモリセル部５４との接続部を除き、メモリセル部５４の配線よりも緩い９０ｎｍデザインルールで設計製作を行っている。１個のメモリセル部５４は約１１μｍ角の領域を占有し、２５６×２５６の交差部を含む。各メモリセル部５４の周囲にＣＭＯＳ回路５２との電気的接続部を有し、これらのメモリセル部５４と周辺の接続部を単位としたブロックが、マトリックス状に配置されている。さらに、メモリセル部５４を含む層５３にはスルーホールが形成され、ＣＭＯＳ回路５２の入出力部と電気的な結合を有する端子から構成される装置の入出力部５５が、図６に示すように、メモリセル部５４を含む層５３の端部に形成されている。
本実施形態における上述した構成により、ＣＭＯＳ回路５２の保護膜に相当する部分をメモリセル部５４に形成される絶縁膜で兼用することが可能となる。一方、メモリセル部５４とＣＭＯＳ回路５２が積層方向に結合するため、チップ面積の増大を伴わずに動作時間の短縮や同時に読み書きできるメモリセル数の大幅な増加が可能となる。なお、装置の入出力部５５は、通常の半導体装置と同様にパッケージ工程においてリードフレームにボンディングされる。
次に、本実施形態に係る半導体記憶装置の製造方法について、詳述する。
（本実施形態の製造方法）
図７Ａ〜図７Ｍは、本実施形態に係る半導体記憶装置の形成工程を工程順に示した断面図である。
厚さ７２０μｍのＳｉ基板１０１の片面に、通常のＣＭＯＳプロセスを用いて、所望のＣＭＯＳ回路１０２を形成したものを下地とする。ＣＭＯＳ回路１０２は通常のＭＯＳＦＥＴと多層配線に加えて、メモリセル配列への接続線を含んでいる。また、ＣＭＯＳ回路１０２の工程に、ＮＯＲ型フラッシュメモリ混載用のプロセスを援用することにより、２層ゲートを有する読み出し用ＦＥＴ及び読み出し用ワード線の一部とビット線の一部を含んだ構造を形成しておく。
先ず、図７Ａに示すように、この基板上にＴＥＯＳを主原料とするＣＶＤ法により、ＳｉＯ２からなる膜厚３００ｎｍの絶縁膜１１１を形成し、引き続き、ジクロロシランとアンモニアを主原料とするＬＰＣＶＤ法により、膜厚１５ｎｍのＳｉ３Ｎ４膜１１２を形成する。なお、図示されないが、ＣＭＯＳ回路１０２と読み出し用ワード線との接続部は、この段階で加工処理を行う。
続いて、図７Ｂに示すように、膜厚５ｎｍのＴｉと膜厚１５ｎｍのＷの複合膜１１３を連続してスパッタリング法により成膜する。
続いて、図７Ｃに示すように、インプリントリソグラフィの技術を用いて、ピッチ４０ｎｍのレジストパターンを形成し、得られたレジストパターンをマスクとしてＣＨＦ３及びＳＦ６ガスを用いた反応性イオンエッチングにより複合膜１１３をパターニングする。このパターニングされた複合膜１１３が、最終的に読み出し用ワード線となる。パターニング終了後、レジストの剥離を行っておく。
続いて、図７Ｄに示すように、再びＴＥＯＳを主原料とするＣＶＤ法により、ＳｉＯ２からなる膜厚３０ｎｍの絶縁膜１１４を形成し、パターン間の埋め込みを行う。
続いて、図７Ｅに示すように、ＣＭＰ法により、ＳｉＯ２膜１１４の平坦化を行うと共に、複合膜１１３の上面を露出させる。
続いて、図７Ｆに示すように、ＴＥＯＳを主原料とするＣＶＤ法により、ＳｉＯ２からなる膜厚１０ｎｍの絶縁膜１１５を形成し、層間絶縁膜とする。なお、図示されていないが、この段階で、ＣＭＯＳ回路１０２とビット線との接続部の接続孔を開口しておく。
続いて、図７Ｇに示すように、シランを主原料としＢ２Ｈ６を添加したＬＰＣＶＤ法により、ホウ素がドープされた膜厚２０ｎｍのアモルファスシリコン１１６を成膜する。
続いて、図７Ｈに示すように、連続スパッタリング法により、膜厚５ｎｍのＴｉＮ膜１１７、膜厚１５ｎｍのＺｎＭｎ２Ｏ４膜１１８、膜厚５ｎｍのＴａＮ膜１１９を順に形成する。ＺｎＭｎ２Ｏ４膜１１８は、後に抵抗変化材として機能する。
続いて、図７Ｉに示すように、ＴＥＯＳを主原料とするＣＶＤ法により、ＳｉＯ２からなる膜厚５０ｎｍの絶縁膜１２０を形成する。
続いて、インプリントリソグラフィの技術を用いて、ピッチ４０ｎｍのレジストパターンを紙面垂直方向に並ぶ様に形成し、得られたレジストパターンをマスクとしてＣＨＦ３及びＣＯガスを用いた反応性イオンエッチングによりＳｉＯ２膜１２０をパターニングする。パターニング終了後、レジストの剥離を行い、引き続き、得られたＳｉＯ２パターンをエッチングマスクとして、ＨＢｒ及びＯ２ガスを用いた反応性イオンエッチングにより、ＴａＮ膜１１９、ＺｎＭｎ２Ｏ４膜１１８、ＴｉＮ膜１１７、アモルファスシリコン膜１１６を連続してエッチングする。エッチング後に、極低圧の酸素雰囲気で、加熱処理を行い、アモルファスシリコン膜１１６を結晶化してポリシリコン化すると共に、不純物ホウ素の活性化を行い、さらに、ポリシリコン側壁付着物の不活性化を行う。
続いて、低粘度の回転塗布可能な酸化シリコン（ＳＯＧ）膜１２１を用いて、先に形成されたエッチング溝内の埋め込みを行う。引き続き、ＴａＮ膜１１９をストッパーとして、ＣＨＦ３及びＣＯガスを用いた反応性イオンエッチングを行い、ＴａＮ膜１１９の上面を露出させる。
続いて、図７Ｊに示すように、スパッタリング法により、膜厚２０ｎｍのＷ膜１２２を形成し、さらに、ＴＥＯＳを主原料とするＣＶＤ法により、ＳｉＯ２からなる膜厚１００ｎｍの絶縁膜１２３を形成する。引き続き、インプリントリソグラフィの技術を用いて、ピッチ４０ｎｍのレジストパターンを形成する。
続いて、図７Ｋに示すように、得られたレジストパターンをマスクとしてＣＨＦ３及びＣＯガスを用いた反応性イオンエッチングによりＳｉＯ２膜１２３をパターニングし、パターニング終了後、レジストの剥離を行う。引き続き、得られたＳｉＯ２パターンをエッチングマスクとして、ＣＨＦ３、ＣＦ４及びＯ２ガスを用いた反応性イオンエッチングにより、Ｗ膜１２２、ＴａＮ膜１１９、ＺｎＭｎ２Ｏ４膜１１８、ＴｉＮ膜１１７を順次エッチングする。Ｗ膜１２２が、最終的にワード線となり、ＺｎＭｎ２Ｏ４膜１１８が抵抗変化素子となる。
続いて、図７Ｌに示すように、通常のリソグラフィ工程を用いてレジストパターンを形成し、ポリシリコン膜１１６の余剰部分を除去する。このポリシリコン膜１１６がビット線を構成する。
続いて、図７Ｍに示すように、低粘度の回転塗布可能な酸化シリコン（ＳＯＧ）膜１２４を用いて、層間絶縁膜を形成する。そして、図示しないが、Ｗ膜１２２とＣＭＯＳ回路１０２の接続部に接続孔を形成し、所望の接続孔間を結ぶ配線を形成する。配線形成後には、再び層間絶縁膜を形成する。
なお、メモリセル部を多層構造とする場合には、以上の工程を繰り返すことにより、所望の構造を得ることができる。
最後に、いわゆるパッシベーション膜の形成を行い、入出力部となる配線接続部を形成した後、検査やダイシング等のいわゆる後工程を行い、半導体記憶装置が完成する。
また、本実施形態ではメモリ動作に用いる抵抗変化材として、ＺｎＭｎ２Ｏ４を用いたが、他の材料、例えば、ＮｉＯ、ＴｉＯ２、ＳｒＺｒＯ３、Ｐｒ０．７Ｃａ０．３ＭｎＯ３等を用いることもできる。さらに、抵抗変化材に接する電極としてＴｉＮやＴａＮを用いたが、他の材料、例えば、Ｐｔ、Ｗ、ＷＮ、ＮｂドープＴｉＯ２等を用いることもできる。
［第２の実施形態］
（本実施形態の構成）
本発明の第２の実施形態に係る半導体記憶装置は、第１の実施形態と同様の構成となっている。ただし、以下に説明するメモリセル部の構造で相違する。
図８Ａ及び図８Ｂは、メモリセル部を示す斜視図及び断面図である。
メモリセル部のうち、ワード線１１、読み出し用ワード線１２、ビット線１３、記憶素子１５及び電極１６を直列接続してなるメモリセルからなる構造については第１の実施形態と同様である。
ただし、先の実施形態では、ワード線１１、１２及びビット線１３がＳｉ基板に対して平行であったが、この実施形態では、ワード線１１、１２及びビット線１３がＳｉ基板に対して垂直な面内に形成されている。また、上記構造が、ワード線１１及び読み出し用ワード１２がその両側の２組のメモリセル及び２本のビット線１３で共用されている点が異なる。そのため、第１の実施形態に比べ、同一面積あたりの格納可能メモリセル数をより多くすることができる。
次に、本実施形態のメモリセル部の他の例を図８Ｃに示す。
このメモリセル部は、読み出し用ワード線１２が２本のビット線１３に共用されている点は、図８Ａ、Ｂに示す場合と同様である。
しかし、複数のビット線１３は、それぞれが端部近傍に読み出し用ＦＥＴ１４が配置されたビット線１３´に個別に接続されている点において第１の実施形態と異なる。
この場合、図８Ａ、Ｂの実施形態に比べ、データの平行読み出しが可能であるため読み出し時間の短縮を図ることができる。
（本実施形態の動作原理）
次に、本実施形態に係る半導体記憶装置の動作原理を説明する。
本実施形態の動作原理については、基本的には、第１の実施形態と同様であるが、以下の点で相違する。
図８Ａ、Ｂの実施形態の場合、読み出し用ワード線１２及び読み出し用ＦＥＴ１４が共有されているため、第１の実施形態の場合とは異なり、読み出し動作において問題が生じる。具体的には、所定のビット線１３に蓄積された電子と、このビット線１３と読み出し用ワード線１２を共有する他のビット線１３に蓄積された電子とが、読み出し用ＦＥＴ１４に転送される過程において共通のビット線１３´で混合されてしまう点である。
しかし、この点に関しては、一方のビット線１３に対応するワード線１１の電圧を接地電圧（０Ｖ）に固定し、他方のビット線１３に蓄積された電子だけを読み出し用ＦＥＴ１４に転送することで解消することができる。
一方、ワード線１１は、異なるビット線１３それぞれに接続されているメモリセルに共用されているため、これらビット線１３に対する電子の蓄積を同時に行うことが可能となる。一旦蓄積された電子は、一方のビット線１３に対応する読み出し用ワード線１２を用いて、読み出し用ＦＥＴ１４に転送した後、他方のビット線１３に対応する読み出し用ワード線１２を用いて、読み出し用ＦＥＴ１４に転送することで、両ビット線１３に接続されてメモリセルのデータを順次読み出ことができる。
この方法を応用すると、二次元に配列された多数のビット線１３に接続されたメモリセルを流れる微小な電流を検出する作業を同時並行して行うことができ、大量のデータを順次読み出す場合の効率をさらに向上させることができる。
（本実施形態の製造方法）
図９Ａ〜図９Ｕは、本実施形態に係る半導体記憶装置の形成工程を工程順に示した断面図である。
厚さ７２０μｍのＳｉ基板２０１の片面に、通常のＣＭＯＳプロセスを用いて、所望のＣＭＯＳ回路２０２を形成したものを下地とする。ＣＭＯＳ回路２０２は通常のＭＯＳＦＥＴと多層配線に加えて、メモリセル配列への接続線を含んでいる。また、ＣＭＯＳ回路２０２の工程に、ＮＯＲ型フラッシュメモリ混載用のプロセスを援用することにより、２層ゲートを有する読み出し用ＦＥＴ及び読み出し用ワード線の一部とビット線の一部を含んだ構造を形成しておく。
先ず、図９Ａに示すように、この基板上にＴＥＯＳを主原料とするＣＶＤ法により、ＳｉＯ２からなる膜厚３００ｎｍの絶縁膜２１１を形成する。なお、図示されていないが、ＣＭＯＳ回路２０２とビット線との接続部は、この段階で加工処理を行う。引き続き、シランを主原料としＢ２Ｈ６を添加したＬＰＣＶＤ法により、ホウ素がドープされた膜厚２０ｎｍのアモルファスシリコン２１２を成膜する。そして、インプリントリソグラフィの技術を用いて、線幅２０ｎｍ、ピッチ６０ｎｍのレジストパターンを紙面垂直方向に並ぶように形成し、ＨＢｒ及びＯ２ガスを用いた反応性イオンエッチングによりアモルファスシリコン膜２１２をパターニングする。
続いて、図９Ｂに示すように、ＴＥＯＳを主原料とするＣＶＤ法により、ＳｉＯ２からなる膜厚３０ｎｍの絶縁膜２１３を形成する。なお、絶縁膜４１３の表面はＣＭＰ法を用いて、タッチアップ・ポリッシュすることにより平坦化しておく。
続いて、図９Ｃに示すように、シランを主原料としＰＨ３を添加したＬＰＣＶＤ法により、リンがドープされた膜厚２０ｎｍのアモルファスシリコン２１４を成膜する。
続いて、図９Ｄに示すように、先の工程を繰り返し、ＳｉＯ２からなる膜厚３０ｎｍの絶縁膜２１５とリンがドープされた膜厚２０ｎｍのアモルファスシリコン２１６を所望の層数分交互に形成する。
続いて、図９Ｅに示すように、ジクロロシランとアンモニアを主原料とするＬＰＣＶＤ法により、膜厚５０ｎｍのＳｉ３Ｎ４膜２１７を形成する。
続いて、インプリントリソグラフィの技術を用いて、線幅２０ｎｍ、ピッチ８０ｎｍのレジストパターンを形成する。引き続き、図９Ｆに示すように、得られたレジストパターンをマスクとしてＣＨＦ３、ＣＦ４及びＯ２ガスを用いた反応性イオンエッチングによりＳｉ３Ｎ４膜２１７をパターニングし、レジスト剥離後、ＨＢｒ及びＯ２ガスを用いた反応性イオンエッチングによりアモルファスシリコン膜２１４、２１６を、ＣＨＦ３及びＣＯガスを用いた反応性イオンエッチングによりＳｉＯ２膜２１５を順次パターニングする。
続いて、図９Ｇに示すように、低粘度原料を用いて回転塗布可能な酸化シリコン（ＳＯＧ）膜２１８を形成し、焼成処理を行う。低粘度原料を用いることにより、アスペクト比の高いパターンの底部まで埋め込みすることができる。
続いて、図９Ｈに示すように、インプリントリソグラフィの技術を用いて、線幅２０ｎｍ、ピッチ６０ｎｍのレジストパターンを紙面垂直方向に並ぶようにセルアレイ部に形成する。なお、セルアレイ部以外の領域にはレジストが残るパターンを形成しておく。このレジストパターンをマスクとして、ＣＨＦ３及びＣＯガスを用いた反応性イオンエッチングにより、酸化シリコン（ＳＯＧ）膜２１８を除去し、エッチング時間の調整により、セルアレイ部の底部約３０ｎｍを残した状態に仕上げる。この残膜により覆われたアモルファスシリコン２１４が、最終的に読み出し用ワード線となる。
続いて、図９Ｉに示すように、ＴＥＯＳを主原料とするＬＰＣＶＤ法により、ＳｉＯ２からなる膜厚１５ｎｍの絶縁膜２１９を形成する。引き続き、図９Ｊに示すように、ＣＨＦ３及びＣＯガスを用いた反応性イオンエッチングによりＳｉＯ２膜２１９を全面エッチバックする。反応性イオンエッチングは方向性の優れたエッチングであるため、面垂直方向へはエッチングが進行するが、側壁方向へは殆ど進行しないので、図９Ｊに示すように、側壁にのみＳｉＯ２膜２１９が残る形状となる。
続いて、図９Ｋに示すように、２層レジスト（上層レジスト２２０、下層レジスト２２１）を用いたリソグラフィ工程により、記憶素子を形成する部分が露出したレジストパターンを形成する。このリソグラフィ工程は、記憶素子を形成しない部分がレジストで覆われていれば目的を達成できるので、寸法精度・位置合わせ精度共に、緩いもので構わない。引き続き、図９Ｌに示すように、ＨＦベーパー処理により、レジストに覆われていないＳｉＯ２膜２１９を除去する。この際、底部の酸化シリコン（ＳＯＧ）膜２１８の一部も同時に除去されてしまうが、これによる支障は無い。
続いて、図９Ｍに示すように、無電解メッキを用いて、膜厚１５ｎｍのＮｉ膜２２２を形成する。無電解メッキ溶液の調整により、導電性のある部分に選択的にメッキが行われるようにすると、アモルファスシリコン２１６の露出部のみにＮｉ膜２２２が形成される。
続いて、図９Ｎに示すように、加熱した酸素プラズマ処理により、Ｎｉ膜２２２の酸化を行い、抵抗変化材となるＮｉＯ膜２２３を形成する。引き続き、図９Ｏに示すように、無電解メッキを用いて、ＮｉＯ膜２２３上に膜厚５ｎｍのＴｉ膜を形成し、窒素プラズマ処理によりＴｉＮ膜２２４を形成する。
続いて、図９Ｐに示すように、低粘度原料を用いて回転塗布可能な酸化シリコン（ＳＯＧ）膜２２５を形成し、未焼成の状態で、ＣＭＰ法により上面の余剰部分を除去する。引き続き、図９Ｑに示すように、Ｏ２にわずかにＣＨＦ３を加えたガスを用いた反応性イオンエッチングにより、全面をエッチバックし、開口部の酸化シリコン（ＳＯＧ）膜２２５を除去する。未焼成の酸化シリコン（ＳＯＧ）膜２２５はエッチングレートが高いので、他の部分はほとんどエッチングされない。なお、エッチング後に酸化シリコン（ＳＯＧ）膜２２５の焼成を行っておく。
続いて、図９Ｒに示すように、ＣＨＦ３及びＣＯガスを用いた反応性イオンエッチングにより開口底部のＳｉＯ２膜２１８の残膜とＳｉＯ２膜２１３をエッチングし、アモルファスシリコン膜２１２に達する開口を形成する。このエッチング条件では、Ｓｉ３Ｎ４膜やＴｉＮ膜、ＮｉＯ膜のエッチングレートは小さいので、大きくエッチングされることはない。引き続き、図９Ｓに示すように、シランを主原料としＢ２Ｈ６を添加したＬＰＣＶＤ法により、ホウ素がドープされたアモルファスシリコン２２６を成膜する。アモルファスシリコンは溝内への埋め込み特性が良いので、溝を完全に埋める形となり、上面は平坦な成膜形状となる。
続いて、図９Ｔに示すように、ＨＢｒ及びＯ２ガスを用いた反応性イオンエッチングによりアモルファスシリコン膜２２６の全面エッチバックを行い、終点検出とエッチング時間の調整により、アモルファスシリコン膜２１６の最上部よりもわずかに深い点まで、アモルファスシリコン膜２２６を除去する。引き続き、図９Ｕに示すように、ＴＥＯＳを主原料とするＣＶＤ法により、ＳｉＯ２からなる膜厚１００ｎｍの絶縁膜２２７を形成する。さらに、極低圧の酸素雰囲気で、加熱処理を行い、アモルファスシリコン膜２１２、２１４、２１６、２２６を結晶化してポリシリコン化すると共に不純物ホウ素とリンの活性化を行う。そして、図示しないが、ポリシリコン化されて配線となった２１４、２１６とＣＭＯＳ回路２０２の接続部に接続孔を形成し、所望の接続孔間を結ぶ配線を形成する。配線形成後には、再び層間絶縁膜を形成する。最終的に、２１２、２２６がビット線に、２１４、２１６がワード線（読み出し用ワード線）となる。
最後に、いわゆるパッシベーション膜の形成を行い、入出力部となる配線接続部を形成した後、検査やダイシング等のいわゆる後工程を行い半導体記憶装置が完成する。
また、本実施形態ではメモリ動作に用いる抵抗変化材として、ＮｉＯを用いたが、他の材料、例えば、ＴｉＯ２、ＳｒＺｒＯ３、ＺｎＭｎ２Ｏ４、Ｐｒ０．７Ｃａ０．３ＭｎＯ３等を用いることもできる。さらに、抵抗変化材に接する電極としてＴｉＮを用いたが、他の材料、例えば、Ｐｔ、Ｗ、ＷＮ、Ｔａ、ＴａＮ、ＮｂドープＴｉＯ２等を用いることもできる。
［第３の実施形態］
（本実施形態の構成）
図１０Ａ及び図１０Ｂは、第３の実施形態に係る半導体記憶装置のメモリセル配列の一部を示す斜視図及び断面図である。
メモリセル部は、複数のワード線６１と、このワード線６１と交差する複数のビット線６３を備え、これらワード線６１及びビット線６３の各交差部にある間隙には、電極間を移動可能な微粒子６５が配置されている。また、ビット線６３を挟んで、ワード線６１と平行に延びる複数の読み出し用ワード線６２が設けられている。さらに、上下２層のゲートを有する読み出し用ＦＥＴ６４を備えている。ここで、複数ある読み出し用ワード線６２のうち、ビット線６３を挟み読み出し用ＦＥＴ６４に対向する一部の読み出し用ワード線６２は、読み出し用ＦＥＴ６４の上層ゲートを構成し、各ビット線６３の一部であり、読み出し用ＦＥＴ６４の近傍に位置する部分は、読み出し用ＦＥＴ６４の下層ゲートを構成している。
この構造の場合も、第１の実施形態と同様に、ワード線６１及びビット線６３は単なるラインアンドスペースのパターンとなり、ワード線６１とビット線６３とは直交する位置関係で足りるため、ワード線６１方向及びビット線６３方向のずれを考慮する必要はない。従って、後述する製造工程においてメモリセル配列内の位置合せ精度を極めて緩くすることができ、容易な製造が可能となる。
（本実施形態の動作原理）
先ず、本実施形態における読み出し動作の動作原理を説明する。
電極（ワード線６１とビット線６３）上の半径ａの粒子６５が電荷ｑを帯び、粒子６５が電極に印加された電圧による電場Ｅの中に置かれると、この粒子６５には、電荷が電場より受ける力に加えて、電極に誘起される鏡像電荷、及び鏡像双極子から受ける力が加わる。そして、これらの合力Ｆは電極が無限に広い場合で近似すると、以下の（１）式で与えられる。
但し、ε０ は真空の誘電率（約８．８５×１０−１２Ｆ／ｍ）、εｒ は粒子の比誘電率である。
間隙が大気中の場合には、厳密には誘電率の補正が必要となるが、その差は極めて小さいので無視することが可能であり、式（１）をそのまま使用することができる。電荷ｑは必ず素電荷ｅ（約１．６×１０−１９Ｃ）の整数倍となるので、ｑ＝ｎｅと表すことができる。また、電場Ｅは、対向する電極間の電位差をＶ、間隔をｄとすると、Ｅ＝Ｖ／ｄで近似できる。
一方、粒子６５の静電容量ＣはＣ＝４πε０ ａで与えられ、これによる帯電エネルギーは（１／２）ｑ２ ／Ｃ＝ｎ２ｅ２／８πε０ａとなる。このエネルギーを越えるエネルギーを有する電子（或いは正孔）のみが粒子６５へ移動可能となる、クーロン障壁と呼ばれる現象が存在する。このため、ｅＶ＞ｎ２ｅ２／８πε０ａを満たす電位差Ｖの場合にのみ、ｎ個目の電子（或いは正孔）が粒子６５へ移動する。
電極から離脱した粒子は加速されて反対電極に到達し、そこで電荷を放出すると共に、新たに反対符号の電荷を受け取り、再び離脱して元の電極へ到達する、という過程を繰り返す。この一連の過程によって電荷が運ばれるため、電極間の電流として検出することが可能である。前述のように、これらの過程が必ずｎ＝１で発生すると、一定電流が流れることとなり、粒子の有無が容易に検出可能となる。さらに、同じ電極間に２個の粒子が存在した場合、電荷を運ぶ担体が２倍になることに加え、移動距離が短くなるため、２倍以上の電流が検出されることから、粒子が２個有ることが明確に検出可能である。
具体的には、粒子の半径ａを１０ｎｍ、電極の間隔ｄを６０ｎｍとすると、上述のｎ＝１の状態での粒子の離脱と往復運動は、電極間電圧Ｖが０．２２Ｖから０．２９Ｖの範囲で起こる。電極間電圧Ｖを０．２８Ｖとし、交点を選択する上側の電極にＶ／２に相当する＋０．１４Ｖを、交点を選択する下側の電極に−Ｖ／２に相当する−０．１４Ｖを印加し、他の電極を０Ｖに設定した。この場合に、選択された交点に存在する離脱直後の粒子に働く力は約０．２ｐＮであり、片道の運動に要する時間は約４０ｎｓｅｃと見積もられる。そして、粒子１個の片道運動につき１個の電荷が運ばれるため、約４ｐＡの電流が検出されることが分かる。従って、この電流を測定することにより、上下の電極の交点に存在する粒子の有無（数）を検出することが可能である。
ただし、本実施形態では、メモリセルに流れる電流の検出に関する部分が従来技術とは異なる。
はじめに、ビット線６３を接地線（０Ｖ）に接続し、ビット線６３の接地電圧（０Ｖ）にし、ビット線６３に蓄積されている電荷を放出する。続いて、ビット線６３を浮遊状態に開放した後、電流検出を行うメモリセル（以下、「選択メモリセル」という）に対応する読み出し用ワード線６２に所定の読み出し電圧ＶＴ１を印加し、ビット線６３上の選択メモリセル近傍に電荷を蓄積できる状態にする。引き続き、電流検出を行う選択メモリセルに対応するワード線６１に所定の電圧−ＶＲを印加し、所定の時間ＴＲ保持する。この時、選択メモリセルに微粒子６５が存在すれば、その微粒子の数に比例した電流が流れるため、ビット線６３上の選択メモリセル近傍に電子が蓄積される。もし選択メモリセルに微粒子６５が存在しない場合には、電流が流れないため、電子は蓄積されない。微粒子の存在により流れる電流の大きさをＩＰ、素電荷をｅとすると、蓄積される電子の数は、ＩＰ×ＴＲ／ｅで与えられる。所定の電荷が蓄積された後、ワード線６１の電圧を接地電圧（０Ｖ）に戻し、読み出し用ワード線６２の電圧を電圧ＶＴ１に保持する。
以上により、蓄積された電子は、読み出し用ＦＥＴ６４まで転送され、通常のＣＭＯＳ回路で使用可能な電気信号に変換されるが、その動作原理については第１の実施形態と同様である。
本実施形態によれば、読み出し時において、メモリセルからのデータの検知の感度を大幅に向上させることができる。つまり、従来方法では、微粒子６５により運ばれた電子がビット線６３全体に広がって蓄積されるため、Ｎ個の電子が存在した場合、ビット線６３の静電容量をＣＢとすると、ビット線６３の電圧の変化量は、（Ｎ×ｅ）／ＣＢで与えられる。ＩＴＲＳ２００７の表によると、線幅２０〜２２ｎｍ世代の配線の静電容量は、１ｃｍあたり１．５〜１．８ｐＦと見積もられているので、ビット線６３の長さを１０μｍとすると、ＣＢは１．５〜１．８×１０−１５Ｆ程度となる。従って、ビット線６３の電位を０．０２Ｖ以上変化させるためには、約２００個以上の電子を蓄積させる必要があり、加えて、このわずかなビット線６３の電位の変化を増幅して検出する必要がある。
これに対し、本実施形態によれば、読み出し用ＦＥＴ６４のゲートを充電するために必要な電子数と同程度の数の電子があれば良いため、２０〜２２ｎｍ世代では、５０個程度の電子があれば十分であり、加えて、読み出し用ＦＥＴ６４の出力信号を直接後段のＣＭＯＳ回路の入力信号として使用することができる。ここで、微粒子６５による電流ＩＰを８ｐＡとすると、電子数は５０個を得るためには、通電時間ＴＲを１μｓｅｃとすれば良い。また、ビット線６３の容量に依存しないため、ビット線６３を長くしても読み出し感度が低下せず、メモリセル配列の大規模化を図ることが容易となる。
その他、本実施形態によれば、第１の実施形態と同様の効果を得ることができる。
次に、メモリセル部の書き込み・消去動作の動作原理について説明する。
本実施形態では、一つの交点で一つのセルを構成し、該当交点に存在する粒子の数が所定の値よりも大きいか小さいかの情報に基づき、該当ビットが“０”であるか“１”であるかを記憶する。粒子数の大小関係と、ビットの“０”，“１”の対応関係には任意性があり、どちらを選択することも可能であるが、ここでは粒子数が所定値よりも小さい場合をビット値“０”に、大きい場合をビット値“１”に対応させる。前述のように、交点に存在する粒子の数と交点に流れる電流には明確な対応があるので、このビット情報の読み出しは、前述の読み出しモードの電圧を印加した状態で、該当交点に流れる電流を所定の基準値と比較することにより行う。
以下、図１に示した回路を参照して、書き込み動作について説明する。メモリセル配列４１の最終行の外側に粒子の貯留所を形成しておき、まず、ここからメモリセルの最終行（第ｎ行）の交点のうち、メモリセルの第１行に書き込む予定のデータ列に対応する交点に所定の電圧を印加して粒子を取り込む。
具体的には、行デコーダ４２により最終行（第ｎ行）のみを選択した状態で、第１行にビット値“１”を書き込む予定の列のみ列デコーダ４４により選択し、最終行（第ｎ行）に第１行の内容を形成する。次に、列デコーダ４４の選択状態を保ったまま、行デコーダ４２の操作により、最終行（第ｎ行）の選択をオフとし、第（ｎ−１）行の選択を行う。
前述のように、一度の操作では全ての粒子が第ｎ行から第（ｎ−１）行へ移動しない場合がある。そこで、このまま各列の電流を検出して第（ｎ−１）行の内容を読み出し、所望の状態になっていない場合には、第（ｎ−１）行の選択をオンのまま第ｎ行の選択もオンとし、１クロック・サイクル以上経過した後に第ｎ行の選択をオフとし、再度第（ｎ−１）行のデータの内容を確認する、という一連の作業を、第（ｎ−１）行の内容が所望の状態となるまで繰り返す。第ｎ行の選択をオンにする際に、第（ｎ−１）行の選択もオンのままとしておくことにより、粒子が第（ｎ−１）行から第ｎ行へ後戻りすることを防止しつつ、第ｎ行に残された粒子の上下位置を振り動かすことが可能である。
引き続き、列デコーダ４４の選択状態を保ったまま、同様な行デコーダ４２の操作により第（ｎ−１）行の内容を第（ｎ−２）行へ移動させる。
この操作を順に繰り返すことにより、第１行の内容を所望の状態に設定することができる。同様に、第２行に書き込む予定のデータ列も、第ｎ行から順に移動させることにより第３行まで転送するが、最後に第２行へ移動させる前に、まず第１行の選択をオンとした状態で、第２行の選択をオンにする操作を行う。これにより、第１行に存在する粒子が第２行へ後戻りすることを防止しつつ、第３行の粒子を第２行へ移動させることが可能となる。
以下、同様に第３行への書き込みを行うが、最後の第４行から第３行に移動させるまでの間、第１行及び第２行の選択をオンのままとしておいてもかまわない。なお、第ｎ行から第４行までの移動の間、第１行及び第２行の選択をオフとする場合には、書き込んであるデータの保護のために両者のオフと再オンは同時に行う必要がある。以下同様に、第４行への書き込み、第５行への書き込み、第ｎ行への書き込み、と実行することにより、メモリセル内の全てのデータを所望の状態に設定することができる。本メモリセルでは、消去動作も微粒子６５の移動により行うため、動作原理は、書き込み動作の場合と同様である。
（本実施形態の製造方法）
図１１Ａ〜図１１Ｐは本発明の第３の実施形態に係る半導体記憶装置の形成工程を工程順に示した断面図である。
厚さ７２０μｍのＳｉ基板３０１の片面に、通常のＣＭＯＳプロセスを用いて、所望のＣＭＯＳ回路３０２を形成したものを下地とする。ＣＭＯＳ回路３０２は通常のＭＯＳＦＥＴと多層配線に加えて、メモリセル配列への接続線を含んでいる。また、ＣＭＯＳ回路３０２の工程に、ＮＯＲ型フラッシュメモリ混載用のプロセスを援用することにより、２層ゲートを有する読み出し用ＦＥＴ及び読み出し用ワード線の一部とビット線の一部を含んだ構造を形成しておく。
先ず、図１１Ａに示すように、この基板上にＴＥＯＳを主原料とするＣＶＤ法により、ＳｉＯ２からなる膜厚３００ｎｍの絶縁膜３１１を形成し、引き続き、ジクロロシランとアンモニアを主原料とするＬＰＣＶＤ法により、膜厚１５ｎｍのＳｉ３Ｎ４膜３１２を形成する。なお、図示されていないが、ＣＭＯＳ回路３０２と読み出し用ワード線との接続部は、この段階で加工処理を行う。
続いて、図１１Ｂに示すように、膜厚５ｎｍのＴｉと膜厚１５ｎｍのＷの複合膜３１３を連続してスパッタリング法により成膜する。引き続き、図１１Ｃに示すように、インプリントリソグラフィの技術を用いて、ピッチ４０ｎｍのレジストパターンを形成し、得られたレジストパターンをマスクとしてＣＨＦ３及びＳＦ６ガスを用いた反応性イオンエッチングにより複合膜３１３をパターニングする。このパターニングされた複合膜３１３が、最終的に読み出し用ワード線となる。パターニング終了後、レジストの剥離を行っておく。
続いて、図１１Ｄに示すように、再びＴＥＯＳを主原料とするＣＶＤ法により、ＳｉＯ２からなる膜厚３０ｎｍの絶縁膜３１４を形成し、パターン間の埋め込みを行う。引き続き、図１１Ｅに示すように、ＣＭＰ法により、ＳｉＯ２膜３１４の平坦化を行うと共に、複合膜３１３の上面を露出させる。
続いて、図１１Ｆに示すように、ＴＥＯＳを主原料とするＣＶＤ法により、ＳｉＯ２からなる膜厚１０ｎｍの絶縁膜３１５を形成し、層間絶縁膜とする。なお、図示されていないが、この段階で、ＣＭＯＳ回路３０２とビット線との接続部の接続孔を開口しておく。引き続き、図１１Ｇに示すように、シランを主原料としＢ２Ｈ６を添加したＬＰＣＶＤ法により、ホウ素がドープされた膜厚２０ｎｍのアモルファスシリコン３１６を成膜する。
続いて、インプリントリソグラフィの技術を用いて、ピッチ４０ｎｍのレジストパターンを紙面垂直方向に並ぶ様にセルアレイ部に形成する。なお、セルアレイ部以外の領域のパターン不要部分においても、レジストが残らないようにパターン形成を行う。このレジストパターンをマスクとして、図１１Ｈに示すように、ＨＢｒ及びＯ２ガスを用いた反応性イオンエッチングにより、アモルファスシリコン３１６をパターニングする。エッチング後にレジスト剥離を行い、引き続き、図１１Ｉに示すように、ＴＥＯＳを主原料とするＣＶＤ法により、ＳｉＯ２からなる膜厚４０ｎｍの絶縁膜３１７を形成する。
続いて、通常のフォトリソグラフィ技術を用いて、セルアレイ部に開口を持つレジストパターンを形成し、得られたレジストパターンをマスクとして、図１１Ｊに示すように、ＣＨＦ３及びＣＯガスを用いた反応性イオンエッチングによりＳｉＯ２膜３１７をパターニングする。パターニング終了後、レジストの剥離を行い、引き続き、酸素雰囲気で加熱処理を行い、アモルファスシリコン膜３１６を結晶化してポリシリコン化すると共に、不純物ホウ素の活性化を行い、さらに、ポリシリコン表面付着物の不活性化を行う。
続いて、図１１Ｋに示すように、回転塗布法を用いて、ポリエチレンオキシド３１８に、直径約１０ｎｍのシリカ微粒子３１９を埋設した樹脂を形成し、セルアレイ部を埋め込む。引き続き、図１１Ｌに示すように、ＣＭＰ法を用いて、セルアレイ部以外のポリエチレンオキシド３１８及びシリカ微粒子３１９を除去する。
続いて、図１１Ｍに示すように、膜厚５ｎｍのＴｉと膜厚１５ｎｍのＷの複合膜３２０を連続してスパッタリング法により成膜する。引き続き、インプリントリソグラフィの技術を用いて、ピッチ４０ｎｍのレジストパターンを形成する。そして、図１１Ｎに示すように、得られたレジストパターンをマスクとしてＣＨＦ３及びＳＦ６ガスを用いた反応性イオンエッチングにより複合膜３２０をパターニングする。このパターニングされた複合膜３２０が、最終的にワード線となる。パターニング終了後、レジストの剥離を行っておく。なお、ポリエチレンオキシド３１８の一部も同時にエッチングされるが、これによる問題はない。
続いて、図１１Ｏに示すように、１８０℃の加熱処理により、残ったポリエチレンオキシド３１８を熱分解し、分解生成物を気化蒸発させて、エッチングにより形成された開口部より排出し、微粒子３１９を可動状態とする。引き続き、図１１Ｐに示すように、回転塗布可能な酸化シリコン（ＳＯＧ）膜を高粘度溶媒を用いて形成することにより、表面張力によるメニスカスを利用して、微粒子３１９の存在する下部空間を空洞としたまま、複合膜３２０の上部にＳｉＯ２膜３２１を形成する。そして、図示しないが、複合膜３２０とＣＭＯＳ回路３０２の接続部に接続孔を形成し、所望の接続孔間を結ぶ配線を形成する。配線形成後には、再び層間絶縁膜を形成する。
なお、メモリセル部を多層構造とする場合には、以上の工程を繰り返すことにより、所望の構造を得ることが可能となる。
最後に、いわゆるパッシベーション膜の形成を行い、入出力部となる配線接続部を形成した後、検査やダイシング等のいわゆる後工程を行い、半導体記憶装置が完成する。
また、実施形態ではメモリ動作に用いる粒子として、酸化シリコンからなる絶縁体であるコロイダルシリカを用いたが、他の無機酸化物、例えば、酸化アルミニウム、酸化チタンを用いることも可能であり、ポリスチレン等の有機物を用いることもできる。さらに、原理的に絶縁体である必要はないので、例えば、導電体であるクロム、ニッケル、銅、金、銀、チタン、アルミニウム等の金属粒子や、それらを含む合金からなる粒子、或いはフラーレンに代表される炭素粒子、半導体であるシリコン粒子等を用いることもできる。粒子の形状も球状である必要は無く、多面体形状や楕円体、柱状であっても構わない。
なお、ワード線及び読み出し用ワード線とビット線とは必ずしも直交配置する必要はなく、交差配置されている関係であればよい。さらに、第１及び第２の電極間の間隙長や粒子の大きさ等の条件は、仕様に応じて適宜変更可能である。
［第４の実施形態］
（本実施形態の構成）
本発明の第４の実施形態に係る半導体記憶装置は、第３の実施形態と同様の構成となっている。ただし、以下に説明するメモリセル部の構造で相違する。
図１２Ａ及び図１２Ｂは、メモリセル部を示す斜視図及び断面図である。
メモリセル部のうち、ワード線７１、読み出し用ワード線７２、ビット線７３、微粒子７５を有するメモリセルからなる構造については第３の実施形態と同様である。
ただし、先の実施形態では、ワード線７１、７２及びビット線７３がＳｉ基板に対して平行であったが、この実施形態では、ワード線７１、７２及びビット線７３がＳｉ基板に対して垂直な面内に形成されている。また、上記構造が、ワード線７１及び読み出し用ワード７２がその両側の２組のメモリセル及び２本のビット線７３で共用されている点が異なる。そのため、第３の実施形態に比べ、同一面積あたりの格納可能メモリセル数をより多くすることができる。
次に、本実施形態のメモリセル部の他の例を図１２Ｃに示す。
このメモリセル部は、読み出し用ワード線７２が２本のビット線７３に共用されている点は、図１２Ａ、Ｂに示す場合と同様である。
しかし、複数のビット線７３は、それぞれが端部近傍に読み出し用ＦＥＴ７４が配置されたビット線７３´に個別に接続されている点において第３の実施形態と異なる。
この場合、図１２Ａ、Ｂの実施形態に比べ、データの平行読み出しが可能であるため読み出し時間の短縮を図ることができる。
（本実施形態の動作原理）
次に、本実施形態に係る半導体記憶装置の動作原理を説明する。
本実施形態の動作原理については、基本的には、第３の実施形態と同様であるが、以下の点で相違する。
図１２Ａ、Ｂの実施形態の場合、読み出し用ワード線７２及び読み出し用ＦＥＴ７４が共有されているため、第３の実施形態の場合とは異なり、読み出し動作において問題が生じる。具体的には、所定のビット線７３に蓄積された電子と、このビット線７３と読み出し用ワード線７２を共有する他のビット線７３に蓄積された電子とが、読み出し用ＦＥＴ７４に転送される過程において共通のビット線７３´で混合されてしまう点である。
しかし、この点に関しては、一方のビット線７３に対応するワード線７１の電圧を接地電圧（０Ｖ）に固定し、他方のビット線７３に蓄積された電子だけを読み出し用ＦＥＴ７４に転送することで解消することができる。
一方、ワード線７１は、異なるビット線７３それぞれに接続されているメモリセルに共用されているため、これらビット線７３に対する電子の蓄積を同時に行うことが可能となる。一旦蓄積された電子は、一方のビット線７３に対応する読み出し用ワード線７２を用いて、読み出し用ＦＥＴ７４に転送した後、他方のビット線７３に対応する読み出し用ワード線７２を用いて、読み出し用ＦＥＴ７４に転送することで、両ビット線７３に接続されてメモリセルのデータを順次読み出ことができる。
この方法を応用すると、二次元に配列された多数のビット線７３に接続されたメモリセルを流れる微小な電流を検出する作業を同時並行して行うことができ、大量のデータを順次読み出す場合の効率をさらに向上させることができる。
（本実施形態の製造方法）
図１３Ａ〜図１３Ｘは本発明の第４の実施形態に係る半導体記憶装置の形成工程を工程順に示した断面図である。
厚さ７２０μｍのＳｉ基板４０１の片面に、通常のＣＭＯＳプロセスを用いて、所望のＣＭＯＳ回路４０２を形成したものを下地とする。ＣＭＯＳ回路４０２は通常のＭＯＳＦＥＴと多層配線に加えて、メモリセル配列への接続線を含んでいる。また、ＣＭＯＳ回路４０２の工程に、ＮＯＲ型フラッシュメモリ混載用のプロセスを援用することにより、２層ゲートを有する読み出し用ＦＥＴ及び読み出し用ワード線の一部とビット線の一部を含んだ構造を形成しておく。
先ず、図１３Ａに示すように、この基板上にＴＥＯＳを主原料とするＣＶＤ法により、ＳｉＯ２からなる膜厚３００ｎｍの絶縁膜４１１を形成する。なお、図示されていないが、ＣＭＯＳ回路４０２とビット線との接続部は、この段階で加工処理を行う。引き続き、シランを主原料としＢ２Ｈ６を添加したＬＰＣＶＤ法により、ホウ素がドープされた膜厚２０ｎｍのアモルファスシリコン４１２を成膜する。
続いて、インプリントリソグラフィの技術を用いて、線幅２０ｎｍ、ピッチ４０ｎｍのレジストパターンを紙面垂直方向に並ぶ様にセルアレイ部に形成する。なお、セルアレイ部以外の領域のパターン不要部分においても、レジストが残らないようにパターン形成を行う。図１３Ｂに示すように、このレジストパターンをマスクとして、ＨＢｒ及びＯ２ガスを用いた反応性イオンエッチングによりアモルファスシリコン膜４１２をパターニングする。引き続き、ＴＥＯＳを主原料とするＣＶＤ法により、ＳｉＯ２からなる膜厚３０ｎｍの絶縁膜４１３を形成する。そして、絶縁膜４１３の表面をＣＭＰ法を用いて、タッチアップ・ポリッシュすることにより、表面を平坦化しておく。
続いて、図１３Ｃに示すように、シランを主原料としＰＨ３を添加したＬＰＣＶＤ法により、リンがドープされた膜厚２０ｎｍのアモルファスシリコン４１４を成膜する。引き続き、図１３Ｄに示すように、ＴＥＯＳを主原料とするＣＶＤ法による、ＳｉＯ２からなる膜厚２０ｎｍの絶縁膜４１５の形成と、シランを主原料としＰＨ３を添加したＬＰＣＶＤ法による、リンがドープされた膜厚２０ｎｍのアモルファスシリコン４１６の形成を、所望の層数分交互に行う。
続いて、図１３Ｅに示すように、ジクロロシランとアンモニアを主原料とするＬＰＣＶＤ法により、膜厚５０ｎｍのＳｉ３Ｎ４膜４１７を形成する。引き続き、インプリントリソグラフィの技術を用いて、線幅２０ｎｍ、ピッチ９５ｎｍのレジストパターンを形成する。
続いて、図１３Ｆに示すように、得られたレジストパターンをマスクとしてＣＨＦ３、ＣＦ４及びＯ２ガスを用いた反応性イオンエッチングによりＳｉ３Ｎ４膜４１７をパターニングし、レジスト剥離後、ＨＢｒ及びＯ２ガスを用いた反応性イオンエッチングによりアモルファスシリコン膜４１４、４１６を、ＣＨＦ３及びＣＯガスを用いた反応性イオンエッチングによりＳｉＯ２膜４１５を順次パターニングする。引き続き、図１３Ｇに示すように、ＴＥＯＳを主原料とするＬＰＣＶＤ法により、ＳｉＯ２からなる膜厚１５ｎｍの絶縁膜４１８を形成する。
続いて、図１３Ｈに示すように、２層レジスト（上層レジスト４１９、下層レジスト４２０）を用いたリソグラフィ工程により、記憶素子を形成する部分が露出したレジストパターンを形成する。このリソグラフィ工程は、記憶素子を形成しない部分がレジストで覆われていれば目的を達成できるので、寸法精度・位置合わせ精度共に、緩いもので構わない。引き続き、図１３Ｉに示すように、ＨＦベーパー処理により、レジストに覆われていないＳｉＯ２膜４１８を除去する。そして、エッチング後にレジストを剥離しておく。
続いて、図１３Ｊに示すように、ジクロロシランとアンモニアを主原料とするＬＰＣＶＤ法により、膜厚４０ｎｍのＳｉ３Ｎ４膜４２１を形成する。引き続き、図１３Ｋに示すように、ＣＨＦ３、ＣＦ４及びＯ２ガスを用いた反応性イオンエッチングによりＳｉ３Ｎ４膜４２１を全面エッチバックする。反応性イオンエッチングは方向性の優れたエッチングであるため、面垂直方向へはエッチングが進行するが、側壁方向へは殆ど進行しないので、図１３Ｋに示すように、側壁にのみＳｉ３Ｎ４膜４２１が残る形状となる。
続いて、図１３Ｌに示すように、２層レジスト（上層レジスト４２２、下層レジスト４２３）を用いたリソグラフィ工程により、記憶素子を形成する部分を被覆したレジストパターンを形成する。このリソグラフィ工程は、記憶素子を形成する部分がレジストで覆われていれば目的を達成できるので、寸法精度・位置合わせ精度共に、緩いもので構わない。引き続き、図１３Ｍに示すように、燐酸を用いたエッチング処理により、Ｓｉ３Ｎ４膜４２１の、下層レジスト４２３によって覆われていない部分をエッチング除去する。そして、エッチング後にレジストを剥離しておく。
続いて、通常のフォトリソグラフィ工程を用いて、セルアレイ部に開口を持つレジストパターンを形成する。引き続き、図１３Ｎに示すように、このレジストパターンをマスクとして、ＣＨＦ３及びＣＯガスを用いた反応性イオンエッチングにより、開口底部のＳｉＯ２膜４１８の残膜とＳｉＯ２膜４１３をエッチングし、アモルファスシリコン膜４１２に達する開口を形成する。このエッチング条件では、Ｓｉ３Ｎ４膜のエッチングレートは小さいので、大きくエッチングされることはない。
続いて、図１３Ｏに示すように、シランを主原料としＢ２Ｈ６を添加したＬＰＣＶＤ法により、ホウ素がドープされたアモルファスシリコン４２４を成膜する。アモルファスシリコンは溝内への埋め込み特性が良いので、溝を完全に埋める形となり、上面は平坦な成膜形状となる。引き続き、図１３Ｐに示すように、ＨＢｒ及びＯ２ガスを用いた反応性イオンエッチングによりアモルファスシリコン膜４２４の全面エッチバックを行い、終点検出とエッチング時間の調整により、アモルファスシリコン膜４１６の最上部と同程度の高さまで、アモルファスシリコン膜４２４を除去する。
続いて、インプリントリソグラフィの技術を用いて、線幅２０ｎｍ、ピッチ４０ｎｍのレジストパターンを紙面垂直方向に並ぶ様にセルアレイ部に形成する。なお、セルアレイ部以外の領域にはレジストが残らないようにパターンを形成しておく。引き続き、図１３Ｑに示すように、このレジストパターンをマスクとして、ＨＢｒ及びＯ２ガスを用いた反応性イオンエッチングによりアモルファスシリコン膜４２４のパターニングを行い、同時にセルアレイ部以外の不要なアモルファスシリコン膜４２４を除去する。
続いて、図１３Ｒに示すように、低粘度原料を用いて回転塗布可能な酸化シリコン（ＳＯＧ）膜４２５を形成し、焼成処理を行う。低粘度原料を用いることにより、アスペクト比の高いパターンの底部まで埋め込みすることができる。引き続き、図１３Ｓに示すように、ＣＭＰ法により酸化シリコン（ＳＯＧ）膜４２５上面の余剰部分を除去し、Ｓｉ３Ｎ４膜４２１の上面を露出させる。
続いて、図１３Ｔに示すように、燐酸を用いたエッチング処理により、Ｓｉ３Ｎ４膜４１７、４２１をエッチング除去する。引き続き、酸素雰囲気で加熱処理を行い、アモルファスシリコン膜４１２、４１４、４１６、４２４を結晶化してポリシリコン化すると共に不純物ホウ素とリンの活性化を行い、さらに、ポリシリコン表面付着物の不活性化を行う。そして、図１３Ｕに示すように、回転塗布法を用いて、ポリエチレンオキシド４２６に、直径約１０ｎｍのシリカ微粒子４２７を埋設した樹脂を形成し、セルアレイ部を埋め込む。
続いて、図１３Ｖに示すように、ＣＭＰ法を用いて、セルアレイ部以外のポリエチレンオキシド４２６及びシリカ微粒子４２７を除去する。引き続き、図１３Ｗに示すように、１８０℃の加熱処理により、残ったポリエチレンオキシド４２６を熱分解し、分解生成物を気化蒸発させて、上端の開口部より排出し、微粒子４２７を可動状態とする。
続いて、図１３Ｘに示すように、回転塗布可能な酸化シリコン（ＳＯＧ）膜を高粘度溶媒を用いて形成することにより、表面張力によるメニスカスを利用して、メモリセル部となるアモルファスシリコンを結晶化したポリシリコン４１６の側面の最上部以下を空洞としたまま、酸化シリコン（ＳＯＧ）膜４２５の上部にＳｉＯ２膜４２８を形成する。
続いて、図示しないが、ポリシリコン化されて配線となった４１４、４１６とＣＭＯＳ回路４０２の接続部に接続孔を形成し、所望の接続孔間を結ぶ配線を形成する。配線形成後には、再び層間絶縁膜を形成する。最終的に、４１２、４２４がビット線に、４１４、４１６がワード線（読み出し用ワード線）となる。
最後に、いわゆるパッシベーション膜の形成を行い、入出力部となる配線接続部を形成した後、検査やダイシング等のいわゆる後工程を行い半導体記憶装置が完成する。
また、実施形態ではメモリ動作に用いる粒子として、酸化シリコンからなる絶縁体であるコロイダルシリカを用いたが、他の無機酸化物、例えば、酸化アルミニウム、酸化チタンを用いることもでき、ポリスチレン等の有機物を用いることもできる。さらに、原理的に絶縁体である必要はないので、例えば、導電体であるクロム、ニッケル、銅、金、銀、チタン、アルミニウム等の金属粒子や、それらを含む合金からなる粒子、或いはフラーレンに代表される炭素粒子、半導体であるシリコン粒子等を用いても構わない。粒子の形状も球状である必要は無く、多面体形状や楕円体、柱状であっても構わない。
なお、ワード線及び読み出し用ワード線とビット線とは必ずしも直交配置する必要はなく、交差配置されている関係であればよい。さらに、第１及び第２の電極間の間隙長や粒子の大きさ等の条件は、仕様に応じて適宜変更可能である。
［その他］
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
最後に、以上の点を要約すれば次の通りになる。
（１）平行に配置された複数の第１の行線と、前記第１の行線に交差する複数の列線と、前記第１の行線と前記列線との各交差部に配置された複数の記憶素子と、前記列線を介して前記第１の行線と対向する位置から前記列線の所定部まで前記第１の行線と平行に配置され前記列線と容量結合された複数の第２の行線と、前記列線の所定部を下層制御電極、この列線の所定部に上層で容量結合された前記第２の行線を上層制御電極とする電界効果トランジスタからなるセンスアンプとを備えたことを特徴とする半導体記憶装置。
（２）前記第１の行線を選択する第１の行選択手段と、前記第２の行線を選択する第２の行選択手段と、前記列線を選択する列選択手段と、前記列線を浮遊状態にしたまま前記第１の行選択手段で選択された第１の行線と前記第２の行選択手段で選択された第２の行線との間に所定の読み出し電圧を印加して前記列線に前記第２の行線との容量結合位置に対応した局部的な電荷蓄積部を形成し、この電荷蓄積部の電荷を前記センスアンプで検出することにより前記列線に沿ったデータを順次読み出す読み出し制御手段とを備えたことを特徴とする上記（１）記載の半導体記憶装置。
（３）前記読み出し制御手段は、前記列線の電荷蓄積部に蓄積された電荷を前記列線に沿って前記センスアンプまで転送するための転送電圧を前記第２の行線に順次印加することを特徴とする上記（２）記載の半導体記憶装置。
（４）前記読み出し制御手段は、前記列線と前記第２の行線との容量結合部の２つおきに電荷蓄積部を形成し転送することを特徴とする上記（２）又は（３）記載の半導体記憶装置。
（５）前記第１の行選択手段により選択された第１の行線及び前記列選択手段により選択された列線に所定の書き込み電圧を与えて前記記憶素子の記憶状態を変化させるデータ書き込み手段を更に備えたことを特徴とする上記（２）又は（３）記載の半導体記憶装置。
（６）平行に配置された複数の第１の行線と、前記第１の行線に交差する複数の列線と、前記第１の行線と前記列線との各交差部に配置された複数の記憶素子と、前記列線の一端に設けられた読み出し回路と、前記列線を介して前記第１の行線と対向する位置から前記読み出し回路まで前記第１の行線と平行に配置され前記列線と容量結合された複数の第２の行線と、前記列線に第２の行線との容量結合位置に対応した電荷蓄積部を形成すると共に、この電荷蓄積部に蓄積された電荷を前記列線を介して前記読み出し回路まで転送するための転送電圧を前記第２の行線に印加する読み出し制御手段とを備えたことを特徴とする半導体記憶装置。
（７）平行に配置された複数の第１の行線と、前記第１の行線に交差する複数の列線と、前記第１の行線と前記列線との各交差部に配置された複数の記憶素子と、前記第１の行線を選択する行選択手段と、前記列線を選択する列選択手段と、データ書き込み時に、前記行選択手段で選択された第１の行線に第１の書き込み電圧を印加すると共に前記列選択手段で選択された列線に第２の書き込み電圧を印加し、且つ前記行選択手段で選択されなかった第１の行線及び前記列選択手段で選択されなかった列線を所定の電流制限素子を介して所定電位に接続する書き込み制御手段とを備えたことを特徴とする半導体記憶装置。
（８）前記第１及び第２の書き込み電圧並びに前記電流制限素子は、前記選択された第１の行線及び列線の交差部に配置された記憶素子に書き込みに必要な電圧が印加され、前記選択された第１の行線及び非選択の列線の交差部並びに非選択の第１の行線及び選択された列線の交差部に配置された記憶素子に書き込みに必要な電圧が印加されないように、その電圧値及び抵抗値が設定されていることを特徴とする上記（７）記載の半導体記憶装置。
（９）平行に配置された複数の第１の行線と、前記第１の行線に交差する複数の列線と、前記第１の行線と前記列線との各交差部に配置された複数の記憶素子と、前記第１の行線を選択する行選択手段と、前記列線を選択する列選択手段と、データ消去時に、前記行選択手段で選択された第１の行線に第１の消去電圧を印加すると共に前記列選択手段で選択された列線に第２の消去電圧を印加し、且つ前記行選択手段で選択されなかった第１の行線及び前記列選択手段で選択されなかった列線を所定の電流制限素子を介して所定電位に接続する消去制御手段とを備えたことを特徴とする半導体記憶装置。
（１０）前記第１及び第２の消去電圧並びに前記電流制限素子は、前記選択された第１の行線及び列線の交差部に配置された記憶素子に消去に必要な電圧が印加され、前記選択された第１の行線及び非選択の列線の交差部並びに非選択の第１の行線及び選択された列線の交差部に配置された記憶素子に消去に必要な電圧が印加されないように、その電圧値及び抵抗値が設定されていることを特徴とする上記（９）記載の半導体記憶装置。
本発明の第１の実施形態に係る半導体記憶装置のブロック図である。 本発明の第１の実施形態に係る半導体記憶装置の一部を示す斜視図である。 同半導体記憶装置の一部を示す断面図である。 同半導体記憶装置の電荷転送の様子を示す模式図である。 同半導体記憶装置の電荷転送時の動作波形図である。 同半導体記憶装置の電荷転送の様子を示す模式図である。 同半導体記憶装置の読み出し用ＦＥＴのゲート電圧とドレイン電流の関係を示すグラフである。 同半導体記憶装置の読み出し用ＦＥＴのレイアウトを示す図である。 同実施形態に係る他の半導体記憶装置の読み出し用ＦＥＴのレイアウトを示す図である。 同実施形態に係る他の半導体記憶装置の読み出し用ＦＥＴのレイアウトを示す図である。 同実施形態に係る他の半導体記憶装置の読み出し用ＦＥＴのレイアウトを示す図である。 同実施形態に係る半導体記憶装置の一部を示す回路図である。 同回路の等価回路図である。 同実施形態に係る他の半導体記憶装置の一部を示す回路図である。 同実施形態に係る他の半導体記憶装置の一部を示す回路図である。 同半導体記憶装置の全体構成を示す斜視図である。 本発明の第１の実施形態に係る半導体記憶装置の形成工程を工程順に示した断面図である。 同半導体記憶装置の形成工程を工程順に示した断面図である。 同半導体記憶装置の形成工程を工程順に示した断面図である。 同半導体記憶装置の形成工程を工程順に示した断面図である。 同半導体記憶装置の形成工程を工程順に示した断面図である。 同半導体記憶装置の形成工程を工程順に示した断面図である。 同半導体記憶装置の形成工程を工程順に示した断面図である。 同半導体記憶装置の形成工程を工程順に示した断面図である。 同半導体記憶装置の形成工程を工程順に示した断面図である。 同半導体記憶装置の形成工程を工程順に示した断面図である。 同半導体記憶装置の形成工程を工程順に示した断面図である。 同半導体記憶装置の形成工程を工程順に示した断面図である。 同半導体記憶装置の形成工程を工程順に示した断面図である。 本発明の第２の実施形態に係る半導体記憶装置の一部を示す斜視図である。 同半導体記憶装置の一部を示す断面図である。 同実施形態に係る他の半導体記憶装置の一部を示す断面図である。 本発明の第２の実施形態に係る半導体記憶装置の形成工程を工程順に示した断面図である。 同半導体記憶装置の形成工程を工程順に示した断面図である。 同半導体記憶装置の形成工程を工程順に示した断面図である。 同半導体記憶装置の形成工程を工程順に示した断面図である。 同半導体記憶装置の形成工程を工程順に示した断面図である。 同半導体記憶装置の形成工程を工程順に示した断面図である。 同半導体記憶装置の形成工程を工程順に示した断面図である。 同半導体記憶装置の形成工程を工程順に示した断面図である。 同半導体記憶装置の形成工程を工程順に示した断面図である。 同半導体記憶装置の形成工程を工程順に示した断面図である。 同半導体記憶装置の形成工程を工程順に示した断面図である。 同半導体記憶装置の形成工程を工程順に示した断面図である。 同半導体記憶装置の形成工程を工程順に示した断面図である。 同半導体記憶装置の形成工程を工程順に示した断面図である。 同半導体記憶装置の形成工程を工程順に示した断面図である。 同半導体記憶装置の形成工程を工程順に示した断面図である。 同半導体記憶装置の形成工程を工程順に示した断面図である。 同半導体記憶装置の形成工程を工程順に示した断面図である。 同半導体記憶装置の形成工程を工程順に示した断面図である。 同半導体記憶装置の形成工程を工程順に示した断面図である。 同半導体記憶装置の形成工程を工程順に示した断面図である。 本発明の第３の実施形態に係る半導体記憶装置の一部を示す斜視図である。 同半導体記憶装置の一部を示す断面図である。 本発明の第３の実施形態に係る半導体記憶装置の形成工程を工程順に示した断面図である。 本半導体記憶装置の形成工程を工程順に示した断面図である。 本半導体記憶装置の形成工程を工程順に示した断面図である。 本半導体記憶装置の形成工程を工程順に示した断面図である。 本半導体記憶装置の形成工程を工程順に示した断面図である。 本半導体記憶装置の形成工程を工程順に示した断面図である。 本半導体記憶装置の形成工程を工程順に示した断面図である。 本半導体記憶装置の形成工程を工程順に示した断面図である。 本半導体記憶装置の形成工程を工程順に示した断面図である。 本半導体記憶装置の形成工程を工程順に示した断面図である。 本半導体記憶装置の形成工程を工程順に示した断面図である。 本半導体記憶装置の形成工程を工程順に示した断面図である。 本半導体記憶装置の形成工程を工程順に示した断面図である。 本半導体記憶装置の形成工程を工程順に示した断面図である。 本半導体記憶装置の形成工程を工程順に示した断面図である。 本半導体記憶装置の形成工程を工程順に示した断面図である。 本発明の第４の実施形態に係る半導体記憶装置の一部を示す斜視図である。 同半導体記憶装置の一部を示す断面図である。 同実施形態の他の半導体記憶装置の一部を示す断面図である。 本発明の第４の実施形態に係る半導体記憶装置の形成工程を工程順に示した断面図である。 本半導体記憶装置の形成工程を工程順に示した断面図である。 本半導体記憶装置の形成工程を工程順に示した断面図である。 本半導体記憶装置の形成工程を工程順に示した断面図である。 本半導体記憶装置の形成工程を工程順に示した断面図である。 本半導体記憶装置の形成工程を工程順に示した断面図である。 本半導体記憶装置の形成工程を工程順に示した断面図である。 本半導体記憶装置の形成工程を工程順に示した断面図である。 本半導体記憶装置の形成工程を工程順に示した断面図である。 本半導体記憶装置の形成工程を工程順に示した断面図である。 本半導体記憶装置の形成工程を工程順に示した断面図である。 本半導体記憶装置の形成工程を工程順に示した断面図である。 本半導体記憶装置の形成工程を工程順に示した断面図である。 本半導体記憶装置の形成工程を工程順に示した断面図である。 本半導体記憶装置の形成工程を工程順に示した断面図である。 本半導体記憶装置の形成工程を工程順に示した断面図である。 本半導体記憶装置の形成工程を工程順に示した断面図である。 本半導体記憶装置の形成工程を工程順に示した断面図である。 本半導体記憶装置の形成工程を工程順に示した断面図である。 本半導体記憶装置の形成工程を工程順に示した断面図である。 本半導体記憶装置の形成工程を工程順に示した断面図である。 本半導体記憶装置の形成工程を工程順に示した断面図である。 本半導体記憶装置の形成工程を工程順に示した断面図である。 本半導体記憶装置の形成工程を工程順に示した断面図である。
符号の説明
１、１１、６１、７１・・・行線（ワード線）、
２、１２、２２、３２、６２、７２・・・読み出し用行線（読み出し用ワード線）、
３、１３、２３、３３、６３、７３・・・列線（ビット線）、
４、１４、２４、３４（３４ａ、３４ｂ、３４ｃ）、６４、７４・・・読み出し用ＦＥＴ、
５、１５・・・記憶素子（抵抗変化素子）、
６、７、１６・・・電極、
３５ａ、３５ｂ、３５ｃ、３５ｄ、３５ｅ・・・ＦＥＴ用コンタクト電極、
３６・・・列線（ビット線）用コンタクト電極、
４１・・・メモリセル配列、
４２・・・行デコーダ、
４３・・・ドライバ、
４４・・・列デコーダ、
４５・・・上位ブロック、
４６・・・読み出し用行デコーダ、
５１・・・シリコン基板、
５２・・・ＣＭＯＳ回路、
５３・・・メモリセルを含む層、
５４・・・メモリセル配列、
５５・・・入出力部、
６５、７５・・・微粒子、
１０１、２０１、３０１、４０１・・・Ｓｉ基板、
１０２、２０２、３０２、４０２・・・ＣＭＯＳ回路、
１１１、１１４、１１５、１２０、１２３、２１１、２１３、２１５、２１９、２２７、３１１、３１４、３１５、３１７、４１１、４１３、４１５、４１８・・・ＳｉＯ２膜、
１１２、２１７、３１２、４１７、４２１・・・Ｓｉ３Ｎ４膜、
１１３、３２０・・・ＴｉとＷの複合膜、
１１６、２１２、２２６、３１６、４１２、４２４・・・アモルファスシリコン（後に結晶化される）、
１１７、２２４・・・ＴｉＮ膜、
１１８・・・ＺｎＭｎ２Ｏ４膜、
１１９・・・ＴａＮ膜、
１２１、１２４、２１８、２２５、３２１、４２５、４２８・・・酸化シリコン（ＳＯＧ）膜、
１２２・・・Ｗ膜、
２１４、２１６、３１３、４１４、４１６・・・リンをドープされたアモルファスシリコン（後に結晶化される）、
２２０、４１９、４２２・・・上層レジスト、
２２１、４２０、４２３・・・下層レジスト、
２２２・・・Ｎｉ膜、
２２３・・・ＮｉＯ膜、
３１８、４２６・・・ポリエチレンオキシド、
３１９、４２７・・・微粒子。

Claims (6)

  1. 平行に配置された複数の第１の行線と、
    前記第１の行線に交差する複数の列線と、
    前記第１の行線と前記列線との各交差部に配置された複数の記憶素子と、
    前記列線を介して前記第１の行線と対向する位置から前記列線の所定部まで前記第１の行線と平行に配置され前記列線と容量結合された複数の第２の行線と、
    前記列線の所定部を下層制御電極、この列線の所定部に上層で容量結合された前記第２の行線を上層制御電極とする電界効果トランジスタからなるセンスアンプと
    を備えたことを特徴とする半導体記憶装置。
  2. 前記第１の行線を選択する第１の行選択手段と、
    前記第２の行線を選択する第２の行選択手段と、
    前記列線を選択する列選択手段と、
    前記列線を浮遊状態にしたまま前記第１の行選択手段で選択された第１の行線と前記第２の行選択手段で選択された第２の行線との間に所定の読み出し電圧を印加して前記列線に前記第２の行線との容量結合位置に対応した局部的な電荷蓄積部を形成し、この電荷蓄積部の電荷を前記センスアンプで検出することにより前記列線に沿ったデータを順次読み出す読み出し制御手段と
    を備えたことを特徴とする請求項１記載の半導体記憶装置。
  3. 前記第１の行選択手段により選択された第１の行線及び前記列選択手段により選択された列線に所定の書き込み電圧を与えて前記記憶素子の記憶状態を変化させるデータ書き込み手段を更に備えたことを特徴とする請求項２記載の半導体記憶装置。
  4. 平行に配置された複数の第１の行線と、
    前記第１の行線に交差する複数の列線と、
    前記第１の行線と前記列線との各交差部に配置された複数の記憶素子と、
    前記列線の一端に設けられた読み出し回路と、
    前記列線を介して前記第１の行線と対向する位置から前記読み出し回路まで前記第１の行線と平行に配置され前記列線と容量結合された複数の第２の行線と、
    前記列線に第２の行線との容量結合位置に対応した電荷蓄積部を形成すると共に、この電荷蓄積部に蓄積された電荷を前記列線を介して前記読み出し回路まで転送するための転送電圧を前記第２の行線に印加する読み出し制御回路と
    を備えたことを特徴とする半導体記憶装置。
  5. 平行に配置された複数の第１の行線と、
    前記第１の行線に交差する複数の列線と、
    前記第１の行線と前記列線との各交差部に配置された複数の記憶素子と、
    前記第１の行線を選択する行選択手段と、
    前記列線を選択する列選択手段と、
    データ書き込み時に、前記行選択手段で選択された第１の行線に第１の書き込み電圧を印加すると共に前記列選択手段で選択された列線に第２の書き込み電圧を印加し、且つ前記行選択手段で選択されなかった第１の行線及び前記列選択手段で選択されなかった列線を所定の電流制限素子を介して所定電位に接続する書き込み制御手段と
    を備えたことを特徴とする半導体記憶装置。
  6. 平行に配置された複数の第１の行線と、
    前記第１の行線に交差する複数の列線と、
    前記第１の行線と前記列線との各交差部に配置された複数の記憶素子と、
    前記第１の行線を選択する行選択手段と、
    前記列線を選択する列選択手段と、
    データ消去時に、前記行選択手段で選択された第１の行線に第１の消去電圧を印加すると共に前記列選択手段で選択された列線に第２の消去電圧を印加し、且つ前記行選択手段で選択されなかった第１の行線及び前記列選択手段で選択されなかった列線を所定の電流制限素子を介して所定電位に接続する消去制御手段と
    を備えたことを特徴とする半導体記憶装置。
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