JP2012015400A - 固体撮像装置 - Google Patents

Abstract

【課題】 光電変換部と、周辺回路部もしくは画素回路の一部とを別基板に分けて電気的に接続する構成における好適なウエルの分離構造を提供すること。
【解決手段】 本発明は、光電変換部と、該光電変換部で生じた信号を増幅する増幅トランジスタとを含む画素を複数有し、複数の光電変換部が配された第１の基板と、複数の増幅トランジスタが配された第２の基板とを有する固体撮像装置であって、前記増幅トランジスタのソース領域及びドレイン領域が配される第１導電型のウエルは、少なくとも一方向に隣接する増幅トランジスタのソース領域及びドレイン領域が配される第１導電型のウエルと分離されていることを特徴とする。
【選択図】 図２

Description

本発明は固体撮像装置に関する。

固体撮像装置において、光電変換部と、周辺回路部もしくは画素回路の一部とを別基板に分けて形成し、それらを電気的に接続する構成が知られている。

特許文献１には、第１の基板に受光画素および貫通配線とが配され、第２の基板に読み出し回路が配された構成が開示されている。読み出し回路は、貫通配線を介して電気信号を読み出して画像信号として出力する。この固体撮像装置は、第１の基板の反対面と、第２の基板の読み出し回路とが対向する向きに配置され、貫通配線と読み出し回路との端子間が電気的に接合された構成となっている。

また特許文献２には一の基板に光電変換部及び画素回路とをモノリシックに配した構成において、光電変換部を構成するウエルを画素毎に分離する構成が開示されている。

更に特許文献３には、一の基板に光電変換部及び画素回路とをモノリシックに配した構成において、アンプ用トランジスタのウエルを画素に含まれる他のトランジスタのウエルと電気的に分離した構成が開示されている。

特開２００８−２３５４７８号公報 特開２００６‐１９６７２９号公報 特開２００１−１６０６１９号公報

特許文献１〜３においては、光電変換部と、周辺回路部もしくは画素回路の一部とを別基板に分けて電気的に接続する構成において、好適なウエルの分離構造に関しては検討が不充分であった。

ウエルを分離している特許文献２においては、飽和した画素から漏れ出した電荷による影響を考慮して光電変換部を構成するウエルを画素毎に分離している。そのため、基板を分けた構成において光電変換部が配されない基板のウエル分離に関して何等述べられていない。

また特許文献３においては、画素を構成するアンプ用トランジスタの基板バイアス効果によるしきい値の変動を抑えることを目的としてアンプ用トランジスタのウエルを、画素の他のトランジスタのウエルと分離している。しかしながら他の画素に含まれるアンプ用トランジスタどうしのウエルに関しては何等述べられていない。

また特許文献２、３に共通していえるのは、一の基板に光電変換部と画素回路とがモノリシックに配された構成であるため、ウエルを分離するために余分なスペースが必要となり、光電変換部の受光面積を圧迫するという課題があった。

本発明は上記課題に鑑み、光電変換部と、周辺回路部もしくは画素回路の一部とを別基板に分けて電気的に接続する構成における好適なウエルの分離構造を提供することを目的とする。

本発明は、光電変換部と、該光電変換部で生じた信号を増幅する増幅トランジスタとを含む画素を複数有し、複数の光電変換部が配された第１の基板と、複数の増幅トランジスタが配された第２の基板とを有する固体撮像装置であって、前記増幅トランジスタのソース領域及びドレイン領域が配される第１導電型のウエルは、少なくとも一方向に隣接する増幅トランジスタのソース領域及びドレイン領域が配される第１導電型のウエルと分離されていることを特徴とする。

本発明によれば、光電変換部と、周辺回路部もしくは画素回路の一部とを別基板に分けて電気的に接続する構成における好適なウエルの分離構造を提供することが可能となる。

本発明の画素の等価回路図の一例である。 本発明の固体撮像装置の断面の概念図である。 実施例１の固体撮像装置の上面の概念図である。 実施例１の固体撮像装置の画素の等価回路の一例である。 実施例１の固体撮像装置の１画素の上面の概念図である。 ソースフォロワ回路の等価回路図である。 画素の一部分を抜き出した等価回路図である。 実施例２の固体撮像装置の上面の概念図である。 実施例３の固体撮像装置の上面の概念図である。

図１に本発明に適用可能な固体撮像装置の１画素の等価回路の一例を示す。ここでは１画素のみを示すが実際には画素を複数有して画素配列が構成される。

１０１は光電変換部である。光電変換により正孔と電子を生じる。例えばフォトダイオードが用いられる。

１０２は転送部である。光電変換部の電荷を転送する。例えばＭＯＳトランジスタ（転送トランジスタ）が用いられる。

１０３はＦＤである。電位がフローティング状態で転送部により光電変換部の電荷が転送される。

１０４は画素リセット部である。少なくともＦＤの電位を基準電位に設定する。言い換えると、増幅トランジスタの入力ノードの電圧をリセットしているともいえる。または転送部と同時にオン状態とすることにより光電変換部の電位を基準電位に設定する。画素リセット部としては、例えばＭＯＳトランジスタ（リセットトランジスタ）が用いられる。

１０５は画素増幅部である。光電変換部で生じた電荷対のうち一方の電荷に基づく信号を増幅して出力する。例えばＭＯＳトランジスタが用いられ、この場合には画素増幅部のＭＯＳトランジスタ（増幅トランジスタ）のゲートとＦＤとが電気的に接続された構成となる。

１０６は転送トランジスタの動作を制御するための転送制御線である。１０７はリセットトランジスタの動作を制御するためのリセット制御線である。これら制御線には不図示の垂直走査回路からの駆動パルスが供給される。

１０８は垂直出力線である。垂直出力線１０８には、画素列に含まれる複数の画素増幅部で増幅された信号が順次出力される。

１０９は電流源である。増幅部へバイアス電流を供給するためのものである。本回路構成においては増幅ＭＯＳトランジスタをソースフォロワ動作させるためのバイアス電流を供給するものである。

Ｖ１は図１（ａ）において増幅トランジスタ及びリセットトランジスタのドレインに供給される電圧である。ここでは共通電圧で記載しているが別電源とすることも可能である。Ｖ２は図１（ａ）において電流源１０９ａに供給される電圧である。

Ｖ３は図１（ｂ）においてリセットトランジスタのドレインに供給される電圧である。Ｖ４は図１（ｂ）において増幅トランジスタのドレインに供給される電圧である。Ｖ５は図１（ｂ）において電流源１０９ｂに供給される電圧である。

画素を構成する要素のうち、ｐｉｘＡは第１の基板に配される部分を示し、ｐｉｘＢは第２の基板に配される部分を示している。ｐｉｘＡ、ｐｉｘＢにより画素ｐｉｘが構成される。

ここで図１（ａ）と（ｂ）との違いについて説明する。異なる部材にはそれぞれ添字ａ、ｂを振って区別している。具体的には、増幅トランジスタ及びリセットトランジスタの導電型が異なり、図１（ａ）においてはＮＭＯＳトランジスタが用いられ、図１（ｂ）においてはＰＭＯＳトランジスタが用いられる。これに対応してそれぞれのトランジスタ、電流源に供給される電圧が異なっている。

図１（ａ）において、Ｖ１は例えば５Ｖ、３．３Ｖなどの電源電圧である。Ｖ２はＶ１よりも低い電圧であり、例えば接地電位である。これに対して図１（ｂ）のＶ３、Ｖ４は、接地電位などの相対的に低い電位であり、Ｖ５は３．３Ｖ、１．８ＶなどのＶ３に比べて高い電圧である。

図１（ｂ）は増幅トランジスタがＰＭＯＳトランジスタである。光電変換部は信号電荷として電子を用いる構成となっており、入射光量が大きい場合に、ＰＭＯＳトランジスタのゲート電位は下がる。これに応じてＰＭＯＳトランジスタのソース電位は暗い場合に比べて上昇する方向である。つまり、リセット時に比べて信号振幅が大きい時の垂直出力線の駆動を駆動力が高い状態で行なうことが可能になる。したがって図１（ａ）の構成に比べて読み出し速度という観点で有利である。従来であれば、このような構成を同一基板に配していたため、画素内でウエルを分ける等、構造として複雑となってしまっていた。これに対して本発明のように、別基板に分けて構成することにより、このような弊害を抑制することが可能となる。更に動作電圧範囲も図１（ｂ）の方を狭くすることが可能となり、低電源電圧化という観点で有利である。

この本質は、増幅トランジスタがＰＭＯＳトランジスタである点ではなく、信号電荷と逆極性のトランジスタを用いることである。つまり、信号電荷が電子の場合には増幅トランジスタ及びリセットトランジスタにＰＭＯＳトランジスタ、信号電荷がホールの場合にはＮＭＯＳトランジスタを用いる点である。転送トランジスタの導電型で言えば、転送トランジスタが第１導電型のＭＯＳトランジスタであり、増幅トランジスタ及びリセットトランジスタが第１導電型と逆導電型の第２導電型のトランジスタとなる。

以上、画素の構成に関して説明したがこれら構成に限られるものではない。例えば増幅トランジスタとして接合型電界効果型トランジスタ（ＪＦＥＴ）を用いることもできる。また光電変換部としてホールを信号電荷として用いる構成としてもよい。この場合には転送トランジスタをＰＭＯＳトランジスタとする。また複数の光電変換部で増幅トランジスタ、リセットトランジスタを共有する構成としても良い。また、別途増幅トランジスタと直列に選択トランジスタを用いる構成としてもよい。また複数の基板への画素の構成を振り分ける例としては上記の構成に限られない。上記構成以外にも、リセットトランジスタ、増幅トランジスタを第１の基板に配しても良い。更に画素に、増幅トランジスタ、リセットトランジスタを設けずに、転送トランジスタにより光電変換部の電荷を直接垂直出力線へ出力する構成としてもよい。

図２に、本発明の固体撮像装置に共通に適用可能な第１の基板及び第２の基板の電気的接続部を含めた断面の概念図の一例を示す。

２０１は第１の基板である。２０２は第２の基板である。２０３ａは第１の基板に配された画素領域である。２０３ｂは第２の基板に配された画素領域である。２０４ａは第１の基板に配された第１の周辺領域である。第１の周辺領域２０４ａは画素領域２０３ａ外に配される領域である。２０４ｂは第２の基板に配される第２の周辺領域である。第２の周辺領域２０４ｂは画素領域２０３ｂ外に配される領域であり、画素領域から共通出力線を介して出力された信号の処理もしくは、画素領域からの信号出力を制御する回路が配される。

１０５は光電変換部である。２０６はＦＤである。２０７は増幅トランジスタである。そのゲートがＦＤと電気的に接続されている。ここでは画素回路として増幅トランジスタのみを示しているが、他に上述したリセットトランジスタなどが設けられる。

２０８は第２の周辺領域に配される読み出し回路の一部を構成するＭＯＳトランジスタである。読み出し回路の一例として、複数の画素列ごとに読み出された信号を並列に処理する並列処理回路が挙げられる。このような並列処理回路しては列増幅器、列ＡＤなどがある。２０９は第２の周辺回路に配される並列処理回路以外の回路を構成するＭＯＳトランジスタである。

１１０は並列処理回路を構成するＭＯＳトランジスタ２０９に直流電圧を供給する直流電圧供給配線を構成する第１の導電パターンである。第１の導電パターン１１０は、紙面奥行き方向に延在して、各並列処理回路のＭＯＳトランジスタに共通に直流電圧を供給する。第１の導電パターンは画素領域外に配される。

２１１は第１の基板に配された第２の導電パターンである。第２の導電パターンは画素領域外に配される。

１１２は第１の導電パターン１１０と第２の導電パターン２１１とを電気的に接続する電気的接続部である。例えば、電気的接続部１１２は第１の基板に配された最上配線層と第２の基板に配された最上配線層により導電パターンを形成し、これらを電気的に接続することにより構成することができる。

第２の導電パターン２１１は第１の基板の第１の周辺領域に配される。第１の周辺領域は第２の基板に配される第２の周辺領域に比べ配置される回路素子が少ない、もしくは回路素子自体が存在しない。したがってレイアウトの自由度は比較的高いため、第２の導電パターンの面積を第１の導電パターン面積よりも大きくすることにより、第２の基板の配線レイアウトの自由度を維持しつつ、抵抗値を低下させることが可能となり好ましい。

１１３はＦＤ２０６と増幅トランジスタ２０７のゲートとを電気的に接続する電気的接続部である。第２の電気的接続部は第１の基板の最上配線層と第２の基板の最上配線層とにより導電パターンを形成し、これらを電気的に接続することにより構成することができる。

２１４は少なくとも１画素の増幅トランジスタ２０７のソース領域、ドレイン領域が配される第１導電型のウエルである。増幅トランジスタ２０７がＮＭＯＳトランジスタの場合にはウエルの導電型はＰ型であり、増幅トランジスタ２０７がＰＭＯＳトランジスタの場合にはウエルの導電型はＮ型である。つまり、ウエルはソース領域、ドレイン領域と反対導電型の半導体領域で構成される。

各ウエル１１４は少なくとも一方向に隣接するウエルと電気的に分離されている。つまり１つ目の実施形態としては、１つのウエルに１画素列に含まれる複数の増幅トランジスタのソース領域、ドレイン領域が配される構成である。この場合には隣接する画素列の増幅トランジスタのソース領域、ドレイン領域が配されるウエルどうしが分離されている。２つ目の実施形態としては、１つのウエルに１画素行に含まれる複数の増幅トランジスタのソース領域、ドレイン領域が配される構成である。この場合には隣接する画素行の増幅トランジスタのソース領域、ドレイン領域が配されるウエルどうしが分離されている。３つ目の実施形態としては１つのウエルに１画素の増幅トランジスタのソース領域、ドレイン領域が配される構成である。この場合には垂直方向及び水平方向に隣接する画素の増幅トランジスタのソース領域及びドレイン領域が配されるウエルと分離されている。

代表的には上記３実施形態となるが、画素列ごと、画素行ごとにウエルが分離される場合には、更に、１画素行、１画素列内でウエルが分離されていてもよい。

ここで分離されているとは、隣接するウエル２１４間に、該ウエルとは反対導電型の半導体領域が配されていることをいう。更に反対導電型の半導体領域に加えて絶縁体が配されていてもよい。２１５は第２導電型の半導体領域である。ウエル２１４とは反対導電型の半導体領域である。第２導電型の半導体領域２１５は隣接するウエル２１４間に配されて、各ウエルどうしを電気的に分離している。第２導電型の半導体領域２１５としては半導体基板そのもの、エピ層、もしくはイオン注入で形成された半導体領域を用いることができる。

本発明は光電変換部が配されていない第２の基板において所定の単位で画素領域に配されるウエルを分離する。このため、従来１基板に光電変換部と画素回路とをモノリシックに配した場合に比べてウエル分離に伴なう光電変換部の受光面積低減を抑制することが可能となる。

更に各実施例においては下記効果のいずれか１つを得ることが可能となる。

第１点目は増幅トランジスタのゲインの向上である。第２点目はウエル２１４経由のクロストークの抑制である。第３点目はＦＤ容量の増加の抑制である。

以下具体的に実施例を挙げて本発明を詳細に説明する。

（実施例１）
本実施例はウエルを各画素毎に分離することを特徴とする。図３に第２の基板に配された画素回路部分の上面概念図を示す。本実施例においては画素回路を構成する部材のうち、第２の基板に増幅トランジスタ、リセットトランジスタ、画素を選択する選択トランジスタが配されている。

３０１は第２の基板の画素領域を示している。画素を構成する上記部材が所定の繰り返しピッチで配されている。格子状に区画しているのは第２の基板において１画素が占有する領域を概念的に示しているものである。各画素が行列状に配されている。

３０２は第１導電型のウエルである。ここではＰ型とする。ウエル３０２は画素毎に分離されている。各ウエルには１画素回路を構成する増幅トランジスタ、リセットトランジスタ、選択トランジスタのソース領域、ドレイン領域が配されている。ソース領域、ドレイン領域はウエルと反対導電型である第２導電型の半導体領域により構成される。

３０３は第２導電型の半導体領域である。ここではＮ型とする。少なくとも各ウエル３０２間に配され、各ウエルを隣接するウエルと分離する。更に各ウエル３０２の下部に配されていてもよい。

３０４は画素回路を構成するリセットトランジスタ、選択トランジスタのゲートに駆動パルスを供給する制御線である。ここでは１本で示されているが、実際には各画素行に対してリセットトランジスタ用、選択トランジスタ用の計２本が設けられている。添え字は行番号を示している。

３０５は各画素行からの信号が並列に読み出される垂直信号線である。垂直信号線３０５は各画素列ごとに設けられている。添え字は列番号を示している。

図４に本実施例の固体撮像装置の１画素の等価回路図の一例を示す。

４０１は光電変換部、４０２は転送部を構成する転送トランジスタ、４０３はＦＤ、４０４は画素リセット部を構成するリセットトランジスタである。４０５は画素増幅部を構成する増幅トランジスタである。電流源と共にソースフォロワ回路を構成する。４０６は画素選択部を構成する選択トランジスタである。図１の構成と比較すると選択トランジスタを有している点が異なる。

光電変換部４０１、転送トランジスタ４０２、ＦＤ４０３が第１の基板に配され、リセットトランジスタ４０４、増幅トランジスタ４０５、選択トランジスタ４０６が第２の基板に配される。リセットトランジスタ４０４、増幅トランジスタ４０５、選択トランジスタ４０６はそれぞれＮ型のＭＯＳトランジスタで構成される。

図５に第２の基板の上面概念図を示す。図３、４と同様の機能を有する部分には同様の符号を付し詳細な説明は省略する。

５０１は第１の基板との電気的接続部である。５０２は増幅トランジスタのゲート電極を構成するポリシリコンである。電気的接続部５０１を介して第１の基板に配されたＦＤと電気的に接続される。５０３は増幅トランジスタのソース領域である。５０４は増幅トランジスタのドレイン領域である。またドレイン領域５０４は選択トランジスタのソース領域を兼ねている。５０５は選択トランジスタのゲート電極を構成するポリシリコンである。５０６は選択トランジスタのソース領域である。５０７はリセットトランジスタのソース領域である。５０８はリセットトランジスタのゲート電極を構成するポリシリコンである。５０９はリセットトランジスタのドレイン領域である。

５１０はウエル３０２と同導電型の半導体領域である。ウエル３０２よりも不純物濃度が高い。ウエルに所定の電圧を供給する機能を有するため、以下ウエルコンタクト領域と呼ぶ。

５１１はリセットトランジスタに駆動パルスを供給するリセット制御線である。５１２はリセットトランジスタのドレインにリセット電圧を供給するリセット電源線である。５１３は選択トランジスタのゲートに駆動パルスを供給するための選択制御線である。５１４は増幅トランジスタのドレインにドレイン電圧を供給するための電源線である。５１５は垂直信号線である。

ここで、増幅トランジスタはソースフォロワ動作をする。光電変換部４０１で発生した電荷が転送トランジスタ４０２を介して増幅トランジスタのゲートに供給される。供給された電荷量に基づいて増幅トランジスタのゲート電圧が変化する。増幅トランジスタのゲート電圧の変化に基づいて増幅トランジスタのソース電圧が変化する。本実施例においてはウエル３０２がウエルコンタクト領域５１０を介して増幅トランジスタのソース５０４と電気的に接続されている。したがってウエル３０２の電位は画素ごとに増幅トランジスタのソースの電圧変化と同様に変化する。このような構成によればソースフォロワ回路のゲインを１に近づけることが可能となり、ソースフォロワ回路の電圧ゲインを向上させることが可能となる。これをより詳細に説明する。

図６に比較例として増幅トランジスタのウエルが交流的に接地された場合を示す。例えばＧＮＤである。ソースフォロワ回路のゲインは、増幅トランジスタのゲート・ソース間電圧をＶｇｓ、ソースとバックゲート間の電圧をＶｂｓ、負荷抵抗の抵抗値をＲｓとすると、以下の式で表される。
Ａｖ＝ΔＶｉｎ／ΔＶｏｕｔ
＝ｇｍ×Ｒｓ／（１＋（ｇｍ＋ｇｍｂｓ）×Ｒｓ） （数式１）
ここでＡｖはソースフォロワ回路の電圧ゲイン、ｇｍ＝ΔＩｄｓ／ΔＶｇｓ、ｇｍｂｓ＝ΔＩｄｓ／ΔＶｂｓである。

負荷抵抗の抵抗値Ｒｓ＝∞とする。そうすると数式１は以下のように変形できる。
Ａｖ＝ｇｍ／（ｇｍ＋ｇｍｂｓ） （数式２）
数式２の値は通常０．８〜０．９の範囲である。ここで増幅トランジスタのソースをウエルと電気的に接続する、つまり増幅トランジスタのソースをバックゲートと接続することによりｇｍｂｓ＝０となる。このため、このときの電圧ゲインは１．０となる。したがって通常のようにバックゲートを交流的に接地する場合に比べて電圧ゲインを高くすることが可能となる。

また更にリセットトランジスタを増幅トランジスタのソースと電気的に接続されたウエルに配すればＦＤ容量も低減することが可能となる。これを説明するためにＦＤに生じる寄生容量の一部を図示したものを図７に示す。図７は、図４のリセットトランジスタと増幅トランジスタを抜き出したものである。７０１はＦＤとリセットトランジスタのバックゲートとの間に生じる寄生容量である。増幅トランジスタのウエルとソースとが電気的に接続された場合、増幅トランジスタのゲート・ソース間電圧がＦＤ電位によらずほぼ一定となる。したがって寄生容量７０１がＦＤ容量に寄与しない。これは増幅トランジスタのソースと同様の電圧変化をするためである。したがって、リセットトランジスタを増幅トランジスタと同じウエルに配することにより、ＦＤ容量を低減することが可能となる。これによって感度を向上させることが可能となる。

また本実施例においては垂直出力線と増幅トランジスタのソースとの間に選択トランジスタを配している。このような構成によれば、選択トランジスタを非導通とすることにより垂直出力線の電位変化のウエルへの影響を低減することが可能となり更に好ましい。

以上述べたように本実施例によれば、光電変換部が配されない第２の基板に配された画素回路を構成するトランジスタのウエルを画素毎に分離した。このような構成によって、光電変換部の受光面積を低減させることなくウエルを分離することが可能となる。

更に、増幅トランジスタのソースと該増幅トランジスタが配されるウエルとを電気的に接続することにより増幅トランジスタの電圧ゲインを向上させることが可能となる。また、リセットトランジスタを増幅トランジスタと同じウエルに配することにより、ＦＤ容量を低減させることが可能となる。更に、選択トランジスタを配して、垂直出力線と増幅トランジスタのソースとを電気的に分離させることにより、垂直出力線の電位変化のウエルへの影響を低減させることが可能となる。

（実施例２）
本実施例の実施例１との違いは画素列間でウエルが分離されている点である。第２の基板に配置されるトランジスタで言えば、増幅トランジスタの列間でウエルが分離されているとも言える。

更に実施例１と異なる点としては、選択トランジスタを設けていない点である。したがって画素等価回路としては図一の構成を適用することが可能である。図８に本実施例の固体撮像装置の上面の概念図を示す。

８０１は第２の基板に配された画素領域を示している。等価回路図で示した画素を構成するトランジスタが所定の繰り返しピッチで配されている。格子状に区画しているのは１画素が占有する領域を概念的に示しているものである。各画素が行列状に配されている。

８０２は第１導電型のウエルである。ここではＰ型である。ウエル８０２は画素列毎に分離されている。各ウエルには１画素列に含まれる複数の増幅トランジスタ、複数のリセットトランジスタのソース領域、ドレイン領域が配されている。ソース領域、ドレイン領域は第２導電型の半導体領域により構成される。

８０３は第２導電型の半導体領域である。ここではＮ型である。少なくとも各ウエル８０２間にスリット状に配されて、ウエルどうしを分離する。更に第２導電型の半導体領域８０３は各ウエル８０２の下部に配されていてもよい。

８０４は画素回路を構成するリセットトランジスタのゲートに駆動パルスを供給する制御線である。添え字は行番号を示している。

８０５は各画素行からの信号を並列に読み出す垂直信号線である。各画素列ごとに設けられている。添え字は列番号を示している。

本実施例によれば実施例１の効果に加えて、垂直方向に隣接する増幅トランジスタが配されるウエルどうしを電気的に分離する必要がないため、第２の基板の１画素あたりの面積を小さくすることが可能となる。更に選択トランジスタを設けていないため、この分の面積も小さくすることが可能となる。本実施例において特に選択トランジスタを設けなくてもよい構成とするためには、少なくとも同時に読み出しを行なう複数の画素間でウエルが分離されていれば良い。同一画素行に含まれる複数の画素の信号がそれぞれ対応する垂直出力線に略同時に読み出される。つまりある画素行に含まれる複数の画素信号は略同時に読み出される。したがってウエルは画素列ごとに分離されている。したがって同一画素行の隣接する画素どうしが異なるウエルに配される。

（実施例３）
本実施例の実施例１、２との違いは、ウエルが画素行単位で分離されている点である。第２の基板に配されるトランジスタで言えば、増幅トランジスタの行間でウエルが分離されている。図９に本実施例の固体撮像装置の第２の基板の上面の概念図を示す。

９０１は第２の基板に配された画素領域を示している。等価回路図で示した画素を構成するトランジスタが所定の繰り返しピッチで配されている。格子状に区画しているのは１画素が占有する領域を概念的に示しているものである。各画素が行列状に配されている。

９０２は第１導電型のウエルである。ここではＰ型である。ウエル９０２は画素行毎に分離されている。添え字は行番号を示している。各ウエルには１画素行に含まれる複数の増幅トランジスタ、複数のリセットトランジスタのソース領域、ドレイン領域が配されている。ソース領域、ドレイン領域は第２導電型の半導体領域により構成される。

９０３は第２導電型の半導体領域である。ここではＮ型である。少なくとも各ウエル９０２間にスリット状に配されてウエルどうしを分離する。更に第２導電型の半導体領域９０３は各ウエル８０２の下部に配されていてもよい。

９０４は画素回路を構成するリセットトランジスタのゲートに駆動パルスを供給する制御線である。添え字は行番号を示している。

９０５は各画素行からの信号を並列に読み出す垂直信号線である。各画素列ごとに設けられている。添え字は列番号を示している。

９０６は画素行ごとに分離されたウエルに少なくとも第１の電圧、第２の電圧を供給するための制御配線である。制御配線には不図示の電圧供給部から所定の電圧が供給される。電圧供給部は、例えば垂直走査回路、タイミングジェネレータ、電源供給部などで構成される。

本実施例においては、制御配線９０６に読み出し画素行と非読み出し画素行とで第１の電圧、第２の電圧を選択的に供給することにより画素の選択を行なう。具体的にはウエルに供給する電圧によって増幅トランジスタの閾値を変化させて画素の選択を行なう。増幅トランジスタがＮ型ＭＯＳトランジスタの場合には読み出し画素行のウエルに第１の電圧を供給し、非読み出し画素行には第１の電圧よりも高い電圧である第２の電圧を供給する。これにより、垂直出力線に読み出し画素行の信号が選択に読み出される。

以上本発明を実施例を挙げて具体的に説明したが、本発明は発明の思想を超えない範囲で適宜組み合わせ、変更が可能である。例えば、各実施例においては画素回路を構成するトランジスタの導電型をＮ型のトランジスタとして説明したがＰ型のトランジスタを用いることもできる。この場合には各半導体領域の導電型を反対導電型とすればよい。更に光電変換部で生じた電子とホールのうち信号電荷として電子を用いる場合の説明をしたが、ホールを用いることも可能である。更にウエル間を分離する半導体領域として局所的に不純物濃度の高い領域を設けてより分離特性を高めてもよい。

また実施例で説明した行、列は便宜上のものであり入れ替えてもよい。

１０１ 光電変換部
１０５ 増幅トランジスタ
２１４ 第１導電型のウエル
２１５ 第２導電型の半導体領域

Claims (9)

1. 光電変換部と、該光電変換部で生じた信号を増幅する増幅トランジスタとを含む画素を複数有し、
   複数の光電変換部が配された第１の基板と、
   複数の増幅トランジスタが配された第２の基板とを有する固体撮像装置であって、
   前記増幅トランジスタのソース領域及びドレイン領域が配される第１導電型のウエルは、
   少なくとも一方向に隣接する増幅トランジスタのソース領域及びドレイン領域が配される第１導電型のウエルと分離されていることを特徴とする固体撮像装置。
2. 隣接する第１導電型のウエル間には、第２導電型の半導体領域が配されることにより、前記第１導電型のウエル間が分離されていることを特徴とする請求項１に記載の固体撮像装置。
3. 前記増幅トランジスタのソースと前記第１導電型のウエルとが電気的に接続されていることを特徴とする請求項１または２のいずれかに記載の固体撮像装置。
4. 各画素に、前記増幅トランジスタの入力ノードの電圧をリセットする複数のリセットトランジスタを有し、
   前記複数のリセットトランジスタの各々は、同一画素の前記増幅トランジスタが配される前記分離された第１導電型のウエルに配されることを特徴とする請求項１〜３のいずれか１項に記載の固体撮像装置。
5. 各画素に選択トランジスタを有し、前記複数の選択トランジスタの各々は、同一画素の前記増幅トランジスタが配された前記分離された第１導電型のウエルに配されることを特徴とする請求項１〜４のいずれか１項に記載の固体撮像装置。
6. 前記増幅トランジスタが行列状に配されており、
   前記第１導電型のウエルが複数の増幅トランジスタの列間で分離されていることを特徴とする請求項１〜５のいずれか１項に記載の固体撮像装置。
7. 前記増幅トランジスタが行列状に配されており、
   前記第１導電型のウエルが複数の増幅トランジスタの行間で分離されており、
   分離されたウエルごとに第１の電圧と、該第１の電圧よりも高い第２の電圧を供給する電圧供給部を有することを特徴とする請求項１に記載の固体撮像装置。
8. 前記第１導電型のウエルが画素毎に分離されていることを特徴とする請求項１〜５のいずれか１項に記載の固体撮像装置。
9. 前記増幅トランジスタが電流源と共にソースフォロワ回路を構成することを特徴とする請求項１〜８のいずれか１項に記載の固体撮像装置。

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