JP2018201005A - 光検出器 - Google Patents

Abstract

【課題】クロストークとＤＣＲを低減させる。【解決手段】高電界領域と、隣接する画素と分離するための分離領域と、分離領域の側壁に電子をトラップするホール蓄積領域とを備え、ホール蓄積領域は、アノードと電気的に接続されている。または高電界領域と、隣接する画素と分離するための分離領域と、分離領域の側壁にホールをトラップする電子蓄積領域とを備え、電子蓄積領域は、カソードと電気的に接続されている。ホール蓄積領域または電子蓄積領域は、裏面側にも形成されている。ホール蓄積領域は、ｐ型半導体領域である。電子蓄積領域は、ｎ型半導体領域である。本技術は、例えば、アバランシェフォトダイオードに適用できる。【選択図】図３

Description

本技術は光検出器に関し、例えば、アバランシェフォトダイオードに適用して好適な光検出器に関する。

アバランシェフォトダイオード（ＡＰＤ）には、ブレークダウン電圧よりも高いバイアス電圧で動作させるガイガーモードと、ブレークダウン電圧近傍の少し高いバイアス電圧で動作させるリニアモードとがある。ガイガーモードのアバランシェフォトダイオードは、シングルフォトンアバランシェダイオード（ＳＰＡＤ）とも呼ばれている。

ＳＰＡＤは、光電変換により発生したキャリアを画素毎に設けられた高電界のPN接合領域で増倍させることで、１個のフォトンを画素毎に検出することができるデバイスである。

特許文献１では、ＳＰＡＤ画素の感度向上に向けて、高電界領域を形成する層を埋め込み、バイアスにより空乏化させる技術が提案されている。特許文献２では、画素間に分離を形成する構造とすることで、高電界領域での発光による隣接画素へのクロストークの低減を図る技術について提案されている。

特開2015-41746号公報 特開2013-48278号公報

特許文献１では、キャリアの増倍時に画素内の高電界領域で発光することで隣接画素にフォトンが入射し、隣接画素で意図せず信号が検出されてしまう可能性がある。また、増倍時の電流によってウェル電位が変動し、隣接画素の電界が変動しＳＰＡＤ特性が変動してしまう可能性がある。

特許文献２では、クロストーク低減のために画素間に分離領域が形成されている。絶縁膜を用いて物理的に画素間を分離することがクロストークの低減には最も効果的であるが、絶縁膜とシリコンの界面では暗電流が発生することが一般的に知られており、特許文献２では、暗電流が発生する可能性がある。この界面で発生した暗電流が増倍されることで、ＤＣＲ（ダークカウントレート）が悪化してしまう可能性がある。

本技術は、このような状況に鑑みてなされたものであり、クロストークを低減し、ＤＣＲを抑制することが可能なＡＰＤを提供することができるようにするものである。

本技術の一側面の第１の光検出器は、高電界領域と、隣接する画素と分離するための分離領域と、前記分離領域の側壁にホールを蓄積するホール蓄積領域とを備え、前記ホール蓄積領域は、アノードと電気的に接続されている。

本技術の一側面の第２の光検出器は、高電界領域と、隣接する画素と分離するための分離領域と、前記分離領域の側壁に電子を蓄積する電子蓄積領域とを備え、前記電子蓄積領域は、カソードと電気的に接続されている。

本技術の一側面の第１の光検出器においては、高電界領域と、隣接する画素と分離するための分離領域と、分離領域の側壁にホールを蓄積するホール蓄積領域とが備えられ、ホール蓄積領域は、アノードと電気的に接続されている。

本技術の一側面の第２の光検出器は、高電界領域と、隣接する画素と分離するための分離領域と、分離領域の側壁に電子を蓄積する電子蓄積領域とが備えられ、電子蓄積領域は、カソードと電気的に接続されている。

本技術の一側面によれば、クロストークを低減し、ＤＣＲを抑制することが可能なＡＰＤを提供することができる。

なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。

本技術を適用したＡＰＤの一実施の形態の構成を示す図である。 ＡＰＤの他の構成を示す図である。 ＡＰＤの断面図である。 ＡＰＤの平面図である。 ＡＰＤの平面図である。 ＡＰＤの他の構成の断面図である。 ＡＰＤの他の構成の断面図である。 ＡＰＤの他の構成の断面図である。 ＡＰＤの他の構成の断面図である。 ＡＰＤの他の構成の断面図である。 ＡＰＤの他の構成の断面図である。 ＡＰＤの他の構成の断面図である。 ＡＰＤの他の構成の断面図である。 ＡＰＤの他の構成の断面図である。 ＡＰＤの他の構成の断面図である。 ＡＰＤの他の構成の平面図である。 ＡＰＤの他の構成の平面図である。 ＡＰＤの他の構成の断面図である。 ＡＰＤの他の構成の断面図である。 ＡＰＤの他の構成の平面図である。 ＡＰＤの他の構成の断面図である。 ＡＰＤの他の構成の平面図である。 ＡＰＤの他の構成の断面図である。 ＡＰＤの他の構成の断面図である。 ＡＰＤの他の構成の断面図である。 電子の移動について説明するための図である。 電子の移動について説明するための図である。 ブロック層の位置について説明するための図である。 ＡＰＤの他の構成の断面図である。 ＡＰＤの他の構成の断面図である。 ＡＰＤの他の構成の断面図である。 ＡＰＤの他の構成の平面図である。 ｎ型半導体領域の他の構成について説明するための図である。 電子の移動について説明するための図である。 画素領域、周辺領域、パッド領域について説明するための図である。 ＡＰＤの断面図である。 分離領域の構成の断面図である。 分離領域の他の構成の断面図である。 分離領域の他の構成の断面図である。 分離領域の他の構成の断面図である。 分離領域の他の構成の断面図である。 分離領域の他の構成の断面図である。 分離領域の他の構成の断面図である。 分離領域の他の構成の断面図である。 分離領域の他の構成の断面図である。 分離領域の他の構成の断面図である。 分離領域の他の構成の断面図である。 分離領域の他の構成の断面図である。 分離領域の他の構成の断面図である。 分離領域の他の構成の断面図である。 周辺領域の構成の断面図である。 周辺領域の構成のトレンチの形状について説明するための平面図である。 周辺領域の構成のトレンチの形状について説明するための平面図である。 周辺領域の他の構成の断面図である。 周辺領域の構成のトレンチの形状について説明するための平面図である。 周辺領域の他の構成の断面図である。 周辺領域の他の構成の断面図である。 周辺領域の他の構成の断面図である。 周辺領域の他の構成の断面図である。 周辺領域の他の構成の断面図である。 トレンチの形状について説明するための図である。 トレンチの形状について説明するための図である。 周辺領域の他の構成の断面図である。 撮像装置の構成を示す図である。 ＴＯＦについて説明するための図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。

以下に、本技術を実施するための形態（以下、実施の形態という）について説明する。

以下に説明する本技術は、光検出器に適用できる。また光検出器として特にアバランシェフォトダイオード（ＡＰＤ）に適用できるため、ここではＡＰＤを例に挙げて説明する。ＡＰＤは、ブレークダウン電圧よりも高いバイアス電圧で動作させるガイガーモードと、ブレークダウン電圧近傍の少し高いバイアス電圧で動作させるリニアモードとがある。ガイガーモードのアバランシェフォトダイオードは、シングルフォトンアバランシェダイオード（ＳＰＡＤ）とも呼ばれている。

ＳＰＡＤは、光電変換により発生したキャリアを画素毎に設けられた高電界のPN接合領域で増倍させることで、１個のフォトンを画素毎に検出することができるデバイスである。本技術は、ＡＰＤのうちのＳＰＡＤに適用することで、より高い効果を得ることができる。

＜表面照射型の画素＞
図１は、表面照射型のＡＰＤの構成を示す図である。画素１０は、図中下側から参照するに、ＡＰＤ２１上に配線層２２が積層され、配線層２２上にオンチップレンズ２３が積層されている。ＡＰＤ２１の詳細な構成については後述する。

光は、オンチップレンズ２３側（図１中、上側）から入射され、配線層２２を介してＡＰＤ２１に入射される。表面照射型のＡＰＤ１０の場合、回路は、画素エリア外の領域に配置され、同一基板内に回路は配置される。

＜裏面照射型のＡＰＤ＞
図２は、裏面照射型の画素の構成を示す図である。画素３０は、図中下側から参照するに、オンチップレンズ２３上にＡＰＤ２１が積層され、ＡＰＤ２１上にセンサ基板４１が積層され、さらにセンサ基板４１上に回路基板４２が積層された構成とされている。

光は、オンチップレンズ２３側（図２中、下側）から入射され、ＡＰＤ２１に入射される。裏面照射型の画素３０の場合、回路は、図２に示すように、回路基板４２として積層構造とすることも可能であるし、また、回路を画素エリア外の領域に配置し、同一基板内に回路が配置されている構成としても良い。

本技術は、図１に示した表面照射型の画素１０や、図２に示した裏面照射型の画素３０のどちらにも適用可能である。以下の説明においては、裏面照射型の画素３０を例に挙げて説明を続ける。また以下の説明においては、ＡＰＤ２１のみを図示し、オンチップレンズ２３の図示は省略する。

＜第１の実施の形態におけるＡＰＤの構成＞
図３は、ＡＰＤ２１の第１の実施の形態における断面構成を示す図である。図３に示すように、ＡＰＤ２１ａには、導電型がｎ型（第１導電型）のｎ型半導体領域１０１と、ｎ型半導体領域１０１の下部に導電型がｐ型（第２導電型）のｐ型半導体領域１０２が形成されている。ｎ型半導体領域１０１とｐ型半導体領域１０２は、ウェル層１０３内に形成されている。

ウェル層１０３は、導電型がｎ型の半導体領域であっても良いし、導電型がｐ型の半導体領域であっても良い。また、ウェル層１０３は、例えば、１Ｅ１４オーダー以下の低濃度のｎ型またはｐ型の半導体領域であることが好ましく、これにより、ウェル層１０３を空乏化させやすくなり、ＰＤＥの向上を図ることができる。

ｎ型半導体領域１０１は、例えばＳｉ（シリコン）からなり、不純物濃度が高い導電型がｎ型の半導体領域である。ｐ型半導体領域１０２は、不純物濃度が高い導電型がｐ型の半導体領域である。ｐ型半導体領域１０２は、ｎ型半導体領域１０１との界面でｐｎ接合を構成している。ｐ型半導体領域１０２は、被検出光の入射によって生じたキャリアをアバランシェ増倍する増倍領域を有する。ｐ型半導体領域１０２は、空乏化していることが好ましく、これによりＰＤＥの向上を図ることができる。

ｎ型半導体領域１０１は、カソードとして機能し、コンタクト１０４を介して回路に接続されている。カソードに対するアノード１０５は、ｎ型半導体領域１０１と同層であり、ｎ型半導体領域１０１と分離領域１０８との間に形成されている。アノード１０５には、コンタクト１０６を介して回路に接続されている。

ＡＰＤ２１ａ同士を分離するための分離領域１０８が形成されており、その分離領域１０８とウェル層１０３との間にはホール（hole）蓄積領域１０７ａが形成されている。ホール蓄積領域１０７ａは、アノード１０５の下側に形成され、アノード１０５と電気的に接続された状態で形成されている。またホール蓄積領域１０７ａは、ウェル層１０３と分離領域１０８との間に形成されている。さらに、ホール蓄積領域１０７ａは、ウェル層１０３の下部（ＡＰＤ２１ａの裏面側）にも形成されている。

ホール蓄積領域１０７ａは、異なる材質が接する部分に形成される。図３に示した例では、分離領域１０８は、例えばシリコン酸化膜から成り、ウェル層１０３とは異なる材料のため、界面で発生する暗電流を抑制するためにホール蓄積領域１０７ａが形成されている。

また、裏面照射型に、ＡＰＤ２１ａを適用した場合、例えば、図２に示したように、ウェル層１０３の下部（ｎ型半導体領域１０１が形成されている側とは逆側）には、オンチップレンズ２３が積層されるが、オンチップレンズ２３が形成される側のウェル層１０３との界面にもホール蓄積領域１０７ａは形成される。

また、表面照射型に、ＡＰＤ２１ａを適用した場合、例えば、図１に示したように、ウェル層１０３の下部（ｎ型半導体領域１０１が形成されている側とは逆側）は、シリコン基板のため、ホール蓄積領域１０７ａを形成しない構成とすることができる。もちろん、表面照射型に、ＡＰＤ２１ａを適用した場合においても、ウェル層１０３の下部に、ホール蓄積領域１０７ａを形成するようにしても良い。

すなわち、ホール蓄積領域１０７ａは、ウェル層１０３の上面(ｎ型半導体領域１０１が形成されている面)以外の面に形成されているようにすることができる。または、ホール蓄積領域１０７ａは、ウェル層１０３の上面と下面以外の面に形成されているようにすることができる。

ホール蓄積領域１０７ａは、ｐ型半導体領域として形成することができる。

分離領域１０８は、ＡＰＤ２１ａの間に形成され、各ＡＰＤ２１ａを分離する。すなわち、分離領域１０８は、各ＡＰＤ２１ａと１対１に対応して増倍領域が形成されるように形成される。分離領域１０８は、図４に示すように、各増倍領域（ＡＰＤ２１ａ）の周囲を完全に囲うように２次元格子状に形成される。分離領域１０８は、図３に示したように、積層方向でウェル層１０３の上面側から下面側まで貫通して形成されている。なお、上面側から下面側まで全部貫通する構成以外、例えば、一部分のみ貫通し、基板の途中まで分離領域１０８が挿入されている構成などであっても良い。

図４は、ＡＰＤ２１ａを上面（図３の図中上方向であり、ｎ型半導体領域１０１側）から見た場合のＡＰＤ２１ａの平面図である。図４では、２×２の４個のＡＰＤ２１ａ−１乃至２１ａ−４が配置されている例を示した。

上記したように、各ＡＰＤ２１ａは、格子状に形成されている分離領域１０８により分離されている。分離領域１０８の内側には、アノード１０５が形成されている。アノード１０５とｎ型半導体領域１０１との間には、ウェル層１０３が形成されている。ＡＰＤ２１ａの中央部分には、ｎ型半導体領域１０１が形成されている。

上面から見た場合、ホール蓄積領域１０７ａは見えないが、分離領域１０８の内部に形成されている。換言すれば、アノード１０５と略同一となる領域にホール蓄積領域１０７ａは形成されている。

図４に示したｎ型半導体領域１０１は、四角形状で形成されている例を示したが、図５に示したように、円形状で形成されていても良い。

図４に示したように、ｎ型半導体領域１０１を四角形状で形成した場合、増倍領域（ｎ型半導体領域１０１）の面積を広く確保することができるため、ＰＤＥ（Photon Detection Efficiency）と称される検出効率を向上させることができる。

図５に示したように、ｎ型半導体領域１０１を円形状で形成した場合、エッジ部での電界集中を抑制することができ、意図しないエッジブレイクダウンを低減させることができる。

以下の説明においては、図４に示した四角形状で、ｎ型半導体領域１０１が形成されている場合を例に挙げて説明するが、図５に示した円形形状でも良い。

このように、界面にホール蓄積領域１０７ａを形成することで、界面で発生した電子をトラップさせることができ、ＤＣＲ（ダークカウントレート）を抑制することができる。また、ここでは、ホール蓄積領域１０７ａと記載し、ホールを蓄積し、電子をトラップする場合を例に挙げて説明しているが、第１０の実施の形態として説明するＡＰＤ２１ｊ(図２３)のように、電子を蓄積し、ホールをトラップさせる構成とすることもでき、ホールをトラップさせるように構成した場合も、ＤＣＲを抑制することができる。

また、分離領域１０８とホール蓄積領域１０７ａを備えることで、電気的、光学的なクロストークをより低減できる。また、ホール蓄積領域１０７ａを側面に設けることで、横方向の電界が形成され、高電界領域にキャリアをより集めやすくすることができＰＤＥを向上させることができる。

ホール蓄積領域１０７ａは、イオン注入、固相拡散、固定電荷膜による誘起等により形成することができる。

＜第２の実施の形態におけるＡＰＤの構成＞
図６は、ＡＰＤ２１の第２の実施の形態における断面構成を示す図である。図６に示したＡＰＤ２１ｂにおいて、図３に示したＡＰＤ２１ａと同様の部分については同一の符号を付し、その説明は省略する。

図６に示したＡＰＤ２１ｂは、図３に示したＡＰＤ２１ａと比較し、ホール蓄積領域１０７が形成されている領域の大きさが異なる。図６に示したＡＰＤ２１ｂのホール蓄積領域１０７ｂは、分離領域１０８が形成されている部分の一部分にのみ形成されている。

図６に示したように、分離領域１０８の側壁の少なくとも一部の領域にホール蓄積領域１０７ｂが形成される。また、形成されているホール蓄積領域１０７は、アノード１０５と電気的に接続されているように形成される。

図６に示したＡＰＤ２１ｂを上面から見た場合、図４または図５に示したようになる。また、ＡＰＤ２１ｂも、ＡＰＤ２１ａ（図３）と同じく、ホール蓄積領域１０７ｂは、アノード１０５の下部に形成され、アノード１０５が、分離領域１０８の内部に連続的にウェル層１０３を囲むように形成されているのと同じく、ホール蓄積領域１０７ｂも、分離領域１０８の内部に連続的にウェル層１０３を囲むように形成されている。

このように、ホール蓄積領域１０７を形成した場合も、ホール蓄積領域１０７ｂを高電界領域の近傍に形成することで、高電界領域の近傍の部分からの暗電流の発生を抑制することができ、ＤＣＲを抑制することができる。

ＡＰＤ２１ｂにおいても、図３に示したＡＰＤ２１ａと同じく、クロストークの低減や、高電界領域にキャリアを集めやすくすることができＰＤＥを向上させることができるといった効果も期待できる。

また、ホール蓄積領域１０７ｂを、イオン注入で形成するようにした場合、そのイオン注入の工程を削減することができる。例えば、図３に示したＡＰＤ２１ａのように、シリコン基板の深部にまでホール蓄積領域１０７ａを形成する場合、複数回、例えば、ｎ回のイオン注入を行う必要があるが、図６に示したＡＰＤ２１ｂのように、シリコン基板の一部にホール蓄積領域１０７ｂを形成する場合、ｎ回よりも少ないイオン注入の工程ですむ。よって、イオン注入工程を削減することができ、プロセスコストを低減させることができる。

第２の実施の形態におけるＡＰＤ２１ｂによると、ＤＣＲとプロセスコストのバランスを取ることが可能となる。

＜第３の実施の形態におけるＡＰＤの構成＞
図７は、ＡＰＤ２１の第３の実施の形態における断面構成を示す図である。図７に示したＡＰＤ２１ｃにおいて、図３に示したＡＰＤ２１ａと同様の部分については同一の符号を付し、その説明は省略する。

図７に示したＡＰＤ２１ｂは、図３に示したＡＰＤ２１ａと比較し、ホール蓄積領域１０７を発生する固定電荷膜が形成されている点が異なる。固定電荷膜１５１は、図３に示したＡＰＤ２１ａのホール蓄積領域１０７ａと異なり、分離領域１０８内の側面に形成されている。また、図７に示した例では、固定電荷膜１５１は、ＡＰＤ２１ｃの裏面側にも形成されている。

なお、固定電荷膜１５１も、図３に示したＡＰＤ２１ａのホール蓄積領域１０７ａと同じく、ＡＰＤ２１ｃの裏面側には形成しない、換言すれば、分離領域１０８の内側の側面にのみ形成されているようにすることも可能である。

また、図６（第２の実施の形態）のように、分離領域１０８の一部に固定電荷膜１５１が形成されるようにしても良い。

固定電荷膜１５１は、負の固定電荷膜とされる。固定電荷膜１５１の内側に、固定電荷膜１５１によるホール(Hole)の誘起により、ホール蓄積領域１０７ｃが形成される。第１、第２の実施の形態と同じく、ホール蓄積領域１０７ｃが形成されるため、ＤＣＲの抑制、クロストークの低減、横方向電界の形成により高電界領域にキャリアを集めやすくすることができＰＤＥを向上させることができるといった効果が得られる。

また、ホール蓄積領域１０７ｃを形成するために、シリコンの深部にわたって複数回のイオン注入によりホール蓄積領域１０７ｃを形成する必要がなくなるため、工程数を削減することもできる。

図８に示すように、第１の実施の形態(図３)と第３の実施の形態(図７)を組み合わせてもよい。すなわち、分離領域１０８の内部の側面に固定電荷膜１５１を形成し、その固定電荷膜１５１の側面に、ホール蓄積領域１０７ｃ’（固定電荷膜１５１により形成されるホール蓄積領域１０７ｃと区別を付けるためにダッシュを付して記述する）を形成するようにしても良い。

また、ＡＰＤ２１ｃの裏面側にも固定電荷膜１５１とホール蓄積領域１０７ｃ’が形成されているようにしても良いし、形成されていない構成としても良い。

図７または図８に示したＡＰＤ２１ｃを上面から見た場合、図４または図５に示したようになる。また、ＡＰＤ２１ｃも、ＡＰＤ２１ａ（図３）と同じく、固定電荷膜１５１（ホール蓄積領域１０７ｃ、ホール蓄積領域１０７ｃ’）は、アノード１０５の下部に形成され、アノード１０５が、分離領域１０８の側壁に連続的にウェル層１０３を囲むように形成されているのと同じく、固定電荷膜１５１（ホール蓄積領域１０７ｃ、ホール蓄積領域１０７ｃ’）も、分離領域１０８の側壁に連続的にウェル層１０３を囲むように形成されている。

図８に示した構成によると、固定電荷膜１５１によるホール蓄積領域１０７ｃと、ホール蓄積領域１０７ｃが形成されることになる。よって、暗電流をより抑制することができ、ＤＣＲの低減をより一層図ることができる。

＜第４の実施の形態におけるＡＰＤの構成＞
図９は、ＡＰＤ２１の第４の実施の形態における断面構成を示す図である。図９に示したＡＰＤ２１ｄにおいて、図３に示したＡＰＤ２１ａと同様の部分については同一の符号を付し、その説明は省略する。

図９に示したＡＰＤ２１ｄは、図３に示したＡＰＤ２１ａと比較し、分離領域１０８に金属膜１７１が形成されている点が異なる。

図１０に、ＡＰＤ２１ｄを上面（図３の図中上方向であり、ｎ型半導体領域１０１側）から見た場合のＡＰＤ２１ｄの平面図であり、２×２の４個のＡＰＤ２１ｄ−１乃至２１ｄ−４が配置されている例を示す。

分離領域１０８は、第１乃至第３の実施の形態と同じく、複数のＡＰＤ２１ｄの間に形成され、各ＡＰＤ２１ｄを分離する。分離領域１０８は、図１０に示すように、各ＡＰＤ２１ｄの周囲を完全に囲うように２次元格子状に形成される。

さらに、分離領域１０８の中央部分には、金属膜１７１が形成されている。この金属膜１７１は、分離領域１０８と同じく、ＡＰＤ２１ｄの間に形成され、各ＡＰＤ２１ｄを分離する位置に形成され、各ＡＰＤ２１ｄの周囲を完全に囲うように２次元格子状に形成される。

分離領域１０８と金属膜１７１は、図９に示したように、積層方向でウェル層１０３の上面側から下面側まで貫通して形成されている。

図９、図１０を参照して説明したＡＰＤ２１ｄは、第１の実施の形態における例えば、図３を参照して説明したＡＰＤ２１ａに、金属膜１７１を形成した場合を例に挙げて説明したが、第２の実施の形態における図６を参照して説明したＡＰＤ２１ｂに対して、金属膜１７１を形成した構成とすることもできる。

また、第３の実施の形態における図７または図８を参照して説明したＡＰＤ２１ｃ（ＡＰＤ２１ｃ’）に対して、金属膜１７１を形成した構成とすることもできる。

このように、ＡＰＤ２１ｄ間に、分離領域１０８と金属膜１７１を形成することで、隣接するＡＰＤ２１ｄから受ける影響を低減させることができる。例えば、ＡＰＤ２１ｄ内部での発光によるクロストークをさらに低減させることが可能となる。

図９に示したように、分離領域１０８の内部に金属膜１７１を形成し、分離領域１０８の側壁にホール蓄積領域１０７ｄを形成した構成としても良いし、図１１に示すように、分離領域１０８の内部に金属膜１７１は形成するが、側面にホール蓄積領域１０７ｄを形成しない構成としても良い。

図１１に示したように、分離領域１０８の一方の側面に金属膜１７１を形成し、その金属膜１７１に電圧を印加するように構成する。金属膜１７１に電圧が印加されることで、金属膜１７１付近に、ホール蓄積領域１０７ｄ’(図１１では不図示)が形成される。

このように、金属膜１７１に電圧を印加し、金属膜１７１付近に、ホール蓄積領域１０７ｄ’(不図示)を形成するように構成した場合も、ウェル層１０３と分離領域１０８との界面で発生する電子をトラップできる構成となるため、界面で発生する暗電流を低減させることが可能となる。

図９に示したＡＰＤ２１ｄにおいても、金属膜１７１に電圧を印加し、金属膜１７１付近に、ホール蓄積領域１０７ｄ’が形成されるようにすることも可能である。イオン注入により形成されたホール蓄積領域１０７ｄにより形成されるホール蓄積領域１０７ｄと金属膜１７１で形成されるホール蓄積領域１０７ｄ’を組み合わせることで、より一層ＤＣＲを低減させることが可能となる。

また、図示はしないが、第３の実施の形態のように、固定電荷膜１５１を形成し、その固定電荷膜１５１により形成されるホール蓄積領域１０７ｃと金属膜１７１（により形成されるホール蓄積領域１０７ｄ’）を組み合わせることで、より一層ＤＣＲを低減させることが可能となる。

＜第５の実施の形態におけるＡＰＤの構成＞
図１２は、ＡＰＤ２１の第５の実施の形態における断面構成を示す図である。図１２に示したＡＰＤ２１ｅにおいて、図３に示したＡＰＤ２１ａと同様の部分については同一の符号を付し、その説明は省略する。

図１２に示したＡＰＤ２１ｅは、図３に示したＡＰＤ２１ａと比較し、ウェル層１０３ｅが厚く（深く)構成されている点が異なる。

ウェル層１０３ｅ（シリコン基板）の深部領域は、バイアスの印加により裏面から高電界領域まで空乏化されている。シリコン膜厚は、厚いほど近赤外光のような長波長の量子効率を上げられる。しかしながら、光電変換でキャリアが発生した場所が高電界領域から遠くなるとＰＤＥが下がるため、特性のバランスを取ってシリコン膜厚を設定する必要がある。

シリコン膜厚が厚くなった場合も、第１の実施の形態(図３)のように、ホール蓄積領域１０７ａを、ウェル層１０３を囲むように形成することも可能である。

しかしながら第２の実施の形態で説明したように、シリコン基板の深部にまでホール蓄積領域１０７ａを形成するためには、イオン注入を複数回行う必要があり、工程数が増えてしまう可能性がある。またプロセス的に、イオン注入の加速エネルギーが制限されることから、シリコン膜厚が厚いシリコン基板の深部にまでホール蓄積領域１０７ａを形成するのは困難である。

そこで、シリコン基板が厚くなった場合、第２の実施の形態(図６)のように、ホール蓄積領域１０７ａをウェル層１０３のｎ型半導体領域１０１が形成されている付近に形成し、シリコン基板の深部には形成しない構成とすることもできる。

しかしながら、シリコン基板の深部においては、ＤＣＲを抑制する仕組みを設けないと、ＤＣＲを抑制しきれない可能性があるため、シリコン基板の深部においてもＤＣＲを抑制する仕組みを設ける。その一例として、第３の実施の形態（図７）のように、固定電荷膜１５１を形成する。

さらに、隣接するＡＰＤ２１ｅの影響を低減させるために、第４の実施の形態（図９）のように、金属膜１７１を分離領域１０８内に形成する。

図１２に示したＡＰＤ２１ｅは、シリコン膜厚が厚く、第２乃至第４の実施の形態を組み合わせた例を示している。すなわち、図１２に示したＡＰＤ２１ｅは、分離領域１０８内に、金属膜１７１ｅが形成され、ウェル層１０３側の側面に固定電荷膜１５１ｅが形成されている。また固定電荷膜１５１ｅのウェル層１０３側の側面の一部には、ホール蓄積領域１０７ｅも形成されている。

また固定電荷膜１５１ｅは、ＡＰＤ２１ｅの裏面側にも形成されている。なお、固定電荷膜１５１ｅを、ＡＰＤ２１ｅの裏面側には形成しない構成としても良い。

このように、ＡＰＤ２１ｅのシリコン膜厚を厚く構成した場合、ｎ型半導体領域１０１が形成されている高電界領域側に、ホール蓄積領域１０７ｅと固定電荷膜１５１ｅが形成されているようにすることで、ウェル層１０３と分離領域１０８との界面で発生する電子をトラップできる構成となるため、界面で発生する暗電流を低減させることが可能となる。

また、ＡＰＤ２１ｅのシリコン膜厚を厚く構成した場合、ＡＰＤ２１ｅの深部(裏面側)には、固定電荷膜１５１ｅが形成されているようにすることで、固定電荷膜１５１ｅによるホール蓄積領域１０７(不図示)が形成され、ウェル層１０３と分離領域１０８との界面で発生する電子をトラップできる構成となるため、界面で発生する暗電流を低減させることが可能となる。

さらに、金属膜１７１ｅに電圧を印加し、金属膜１７１ｅによりホール蓄積領域１０７ｅ’が形成されるようにしても良い。このようにした場合、金属膜１７１ｅによるホール蓄積領域１０７ｅ’でも、電子をトラップできる構成となるため、より暗電流を低減させることが可能となる。

図１２に示したように構成することで、シリコン膜厚が厚いＡＰＤ２１ｅの全体において、暗電流を低減させることができる構成となり、ＤＣＲを低減させることができる。また、第１乃至第４の実施の形態と同じく、クロストークを低減させ、横方向電界の形成により高電界領域にキャリアを集めやすくすることができＰＤＥを向上させることができるといった効果が得られる。

図１２に示したＡＰＤ２１ｅを上面（ｎ型半導体領域１０１が形成されている側）から見た場合、図１０に示したように、分離領域１０８の略中央に、金属膜１７１ｅが形成されているＡＰＤ２１ｅとなる。

図１３に示すように、図１２に示したＡＰＤ２１ｅから、ホール蓄積領域１０７ｅを削除した構成とすること可能である。図１３に示したＡＰＤ２１ｅ’は、分離領域１０８内に、金属膜１７１ｅが形成され、ウェル層１０３側に固定電荷膜１５１ｅが形成されている。

このような構成とした場合も、固定電荷膜１５１ｅにより、ホール蓄積領域１０７ｅ”が形成されるため、ＤＣＲを低減させる、クロストークを低減させる、横方向電界の形成により高電界領域にキャリアを集めやすくすることができＰＤＥを向上させることができるといった効果が得られる。もちろん、イオン注入により形成されるホール蓄積領域１０７eを組み合わせても良く、より一層ＤＣＲを低減できる。

また、金属層１７１ｅに電圧を印加することで、ホール蓄積領域１０７ｅ”が形成されるため、ＤＣＲを低減させる、クロストークを低減させる、横方向電界の形成により高電界領域にキャリアを集めやすくすることができＰＤＥを向上させることができるといった効果が得られる。

図１４に示すように、図１２に示したＡＰＤ２１ｅから、固定電荷膜１５１ｅを削除した構成とすることも可能である。図１４に示したＡＰＤ２１ｅ”は、分離領域１０８の内部に、金属膜１７１ｅが形成され、ウェル層１０３の側壁にホール蓄積領域１０７ｅが形成されている。

このような構成とした場合も、ホール蓄積領域１０７ｅが形成されていることにより、ＤＣＲを低減させる、クロストークを低減させる、横方向電界の形成により高電界領域にキャリアを集めやすくすることができＰＤＥを向上させることができるといった効果が得られる。

また、金属層１７１ｅに電圧を印加することで、ホール蓄積領域 (金属層１７１ｅに電圧を印加することにより形成されるホール蓄積領域は、図１４では不図示)が形成されるため、ＤＣＲを低減させる、クロストークを低減させる、高電界領域にキャリアを集めやすくすることができＰＤＥを向上させることができるといった効果が得られる。

＜第６の実施の形態におけるＡＰＤの構成＞
図１５は、ＡＰＤ２１の第６の実施の形態における断面構成を示す図である。図１５に示したＡＰＤ２１ｆにおいて、図３に示したＡＰＤ２１ａと同様の部分については同一の符号を付し、その説明は省略する。

図１５に示したＡＰＤ２１ｆは、図３に示したＡＰＤ２１ａと比較し、ｎ型半導体領域１０１の形状と形成されている位置が異なる。図１５に示したＡＰＤ２１ｆのｎ型半導体領域１０１ｆは、コンタクト１０４が接続される部分以外は、ウェル層１０３内に埋め込まれて形成されている。図１５に示した例では、ｎ型半導体領域１０１は、略中央部分に凸部を有するような形状とされている。

図１５に示したＡＰＤ２１ｆは、電気的なコンタクトを取る高濃度拡散層（この場合、カソードとして機能するｎ型半導体領域１０１）を、別電位を取る反対導電型の高濃度拡散層（この場合、アノード１０５）から離して形成する。

図１５を参照するに、ｎ型半導体領域１０１ｆには凸部（以下、凸部１０１ｆとする）が形成され、この凸部１０１fも含めて、ｎ型半導体領域１０１ｆ全体が、アノード１０５から離れる位置に形成されている。

ＡＰＤ２１ｆを、上面（ｎ型半導体領域１０１ｆ側）から見た場合、図１６に示すようになる。図１６には、２×２の４個のＡＰＤ２１ｆ−１乃至２１ｆ−４が配置されている例を示す。１つのＡＰＤ２１ｆを上から見た場合、その中央部には、コンタクト１０４が接続されるｎ型半導体領域１０１ｆの凸部１０１ｆが配置され、その凸部１０１ｆとは離れた位置であり、取り囲むように、アノード１０５が形成されている。

ｎ型半導体領域１０１ｆとアノード１０５の間は、ｎ型半導体領域１０１が露出した状態で形成されていても良いが、図１５に示したように、反対導電型の半導体領域１９１で覆われているように構成されていても良い。反対導電型の半導体領域１９１は、例えば、ｐ型の半導体領域１９１とすることができる。また、反対導電型の半導体領域１９１は、例えば、ホール蓄積領域１０７ｆと同じく、イオン注入により形成された層とすることもできる。

このように、高電界領域を構成する領域のうち、カソードの配線が接続される部分以外は、シリコンの基板内に形成し、カソードの配線が接続される部分(凸部１０１ｆ)とアノード１０５との間の領域であり、シリコン基板の表面に半導体領域１９１(ホール蓄積領域)を形成する。

このように、コンタクト１０４が接続される高濃度の不純物領域（この場合、コンタクト１０４が接続されるｎ型半導体領域１０１ｆ）の面積を減らすことで、ＤＣＲを低減することができる。また、この場合、カソードを形成するｎ型半導体領域１０１ｆの形状を、図１５に示したように凸部を有するような形状とすることで、高電界領域の面積自体は小さくなっていないため、ＰＤＥを維持することができる。

また、上記した第１乃至第５の実施の形態と同じく、ＤＣＲを低減させる、クロストークを低減させる、横方向電界の形成により高電界領域にキャリアを集めやすくすることができＰＤＥを向上させることができるといった効果が得られる。

また、ここでは第１の実施の形態(図３)に対して第６の実施の形態を適用した例を示したが、第２乃至第５の実施の形態に対して、第６の実施の形態、すなわち、凸部を有するｎ型半導体領域１０１を形成したり、反対導電型の半導体領域１９１で基板表面を覆ったりする構成を適用することもできる。

＜第７の実施の形態におけるＡＰＤの構成＞
図１７は、ＡＰＤ２１の第７の実施の形態における平面構成を示す図である。図１７に示したＡＰＤ２１ｇにおいて、図４に示したＡＰＤ２１ａと同様の部分については同一の符号を付し、その説明は省略する。

図１７に示したＡＰＤ２１ｇは、図４に示したＡＰＤ２１ａと比較し、アノード１０５ｇの面積が小さくなっている点が異なる。

図１７は、ＡＰＤ２１ｇを上面（ｎ型半導体領域１０１側）から見た場合のＡＰＤ２１ｇの平面図であり、２×２の４個のＡＰＤ２１ｇ−１乃至２１ｇ−４が配置されている例を示している。例えばＡＰＤ２１ｇ−１を参照するに、ＡＰＤ２１ｇ−１のアノード１０５ｇは、分離領域１０８に隣接する四隅にのみ形成されている。

図１７に示したＡＰＤ２１ｇを、線分Ａ−Ａ’で切断したときの断面図を図１８Ａに示し、線分Ｂ―Ｂ’で切断したときの断面図を図１８Ｂに示す。図１８Ａは、アノード１０５ｇが形成されていない部分の断面であり、図１８Ｂは、アノード１０５ｇが形成されている部分の断面である。

図１８Ａに示したように、アノード１０５ｇが形成されている部分と、図１８Ｂに示したように、アノード１０５ｇが形成されている部分とがある。このように、分離領域１０８の内周の一部にアノード１０５ｇを形成することで、電気的なコンタクトを取る高濃度拡散層の面積（この場合、コンタクト１０６と接続されるアノード１０５ｇの面積）を減らし、かつ別電位を取る反対導電型の高濃度拡散層（この場合、コンタクト１０４が接続されるカソードを構成するｎ型半導体領域１０１）から離した構成とすることができる。

このような構成とすることで、ダメージ欠陥を低減し、電界緩和を図ることができ、ＤＣＲを低減させることが可能となる。

また、第１乃至第６の実施の形態と同じく、ホール蓄積領域１０７が形成されているため、ＤＣＲを低減させる、クロストークを低減させる、横方向電界の形成により高電界領域にキャリアを集めやすくすることができＰＤＥを向上させることができるといった効果が得られる。

なお、ここでは、ＡＰＤ２１ｇのアノード１０５ｇが、分離領域１０８の内側の四隅にのみ形成されている場合を例に挙げて説明をしたが、四隅以外の領域に、例えば、分離領域１０８の内側の１辺のみなど、分離領域１０８の内周の一部のみに、アノード１０５ｇが形成されるようにしても良い。

ここでは第１の実施の形態(図３)に対して第７の実施の形態を適用した例を示したが、第２乃至第６の実施の形態に対して、第７の実施の形態、すなわち、アノード１０５を分離領域１０８の内周の一部にのみ形成する構成を適用することもできる。

＜第８の実施の形態におけるＡＰＤの構成＞
図１９は、ＡＰＤ２１の第８の実施の形態における断面構成を示す図である。図１９に示したＡＰＤ２１ｈにおいて、図３に示したＡＰＤ２１ａと同様の部分については同一の符号を付し、その説明は省略する。

図１９に示したＡＰＤ２１ｈは、図３に示したＡＰＤ２１ａと比較し、ｎ型半導体領域１０１の形状が異なる。図１９に示したＡＰＤ２１ｈのｎ型半導体領域１０１ｈは、コンタクト１０４が接続される部分以外は、ウェル層１０３内に埋め込まれて形成されている。図１９に示した例では、ｎ型半導体領域１０１は、凸部を有するような形状とされている。

なお、図１９は、ＡＰＤ２１ａの断面図であるため、ｎ型半導体領域１０１ｈの左右に凸部が形成されているが、図２０に示すように、平面では、輪を形成しており、連続的に形成されている。

また、ｎ型半導体領域１０１ｈの中央部分には、シリコン表面に形成されている層２０２と接続するためのｐ型半導体領域２０１が形成されている。このｐ型半導体領域２０１と、層２０２は、同電位とされ、アノード１０５とは異なる電位とされる。

例えば、層２０２は、グランド（ＧＮＤ）、またはカソードと同電位とすることができる。また、層２０２は、グランド（ＧＮＤ）、またはカソードと同電位に構成されることで、ホール蓄積領域としても機能する。

このように、シリコン基板の表面のカソード領域以外（この場合、ｎ型半導体領域１０１ｈの凸部１０１ｈ以外）の領域にホール蓄積領域（層２０２）が形成され、高電界領域を構成するカソードがシリコン内部に埋め込まれた構成とされている。

例えば、第６の実施の形態における図１５に示したＡＰＤ２１ｆと同じく、高電界領域を構成する領域のうち、カソードのコンタクトが接続される部分以外は、シリコンの基板内に埋め込まれて形成されている。またカソードの配線が接続される部分(凸部１０１ｆ)の間の領域（凸部１０１ｆで囲まれる領域）であり、ｎ型半導体領域１０１ｈの略中央部分であり、シリコン基板の表面に層２０２が形成される。さらに、その層２０２に、電圧を印加する（グランドまたはカソード同電位）ことで、ホール蓄積領域として機能させる。

このような構成とすることで、シリコン表面で発生する暗電流の流入と高濃度領域の形成によるダメージ量を減らすことができ、ＤＣＲを低減することが可能となる。また、層２０２をカソードと同一の電位とした場合、電圧の系統を増やすことなく、回路構成を簡易化することが可能となる。

第８の実施の形態におけるＡＰＤ２１ｈにおいても、上記した第１乃至第７の実施の形態と同じく、ＤＣＲを低減させる、クロストークを低減させる、横方向電界の形成により高電界領域にキャリアを集めやすくすることができＰＤＥを向上させることができるといった効果が得られる。

また、ここでは第１の実施の形態(図３)に対して第８の実施の形態を適用した例を示したが、第２乃至第７の実施の形態に対して、第８の実施の形態、すなわち、凸部を有するｎ型半導体領域１０１としたり、その凸部で囲まれる領域を反対導電型の層２０２で覆ったりする構成を適用することもできる。

＜第９の実施の形態におけるＡＰＤの構成＞
図２１は、ＡＰＤ２１の第９の実施の形態における断面構成を示す図である。図２１に示したＡＰＤ２１ｉにおいて、図３に示したＡＰＤ２１ａと同様の部分については同一の符号を付し、その説明は省略する。

図２１Ａに示したＡＰＤ２１ｉは、図１９に示したＡＰＤ２１ｈと同一の構造とされている。第９の実施の形態におけるＡＰＤ２１ｉの断面における構成は、図１９に示したＡＰＤ２１ｈと同一の構成であるが、他の断面における構成は、図２１Ｂに示すように、図１９に示したＡＰＤ２１ｈとは異なる構成とされている。

上記した第８の実施の形態におけるＡＰＤ２１ｈは、ｎ型半導体領域１０１ｈの凸部１０１ｈが、連続的に形成されている（所定の形状、例えば四角形状で形成されている)例であったが、第９の実施の形態におけるＡＰＤ２１ｉは、ｎ型半導体領域１０１ｉの凸部１０１ｉが、不連続的に形成されている。

図２２は、ＡＰＤ２１ｉの平面図である。図２２に示した例えばＡＰＤ２１ｉ−１を参照するに、ｎ型半導体領域１０１ｉの凸部１０１ｉは、アノード１０５の内側の一部にのみ形成されている。図２２に示した例では、４箇所の凸部１０１ｉが形成されている。４箇所の凸部１０１ｉは、それぞれ、ｎ型半導体領域１０１ｉの１辺の略中央部分に形成されている。

なおここでは、ｎ型半導体領域１０１ｉの凸部１０１ｉは、ｎ型半導体領域１０１ｉの１辺の略中央部分に形成されている場合を例に挙げて説明をしたが、辺の中央部分以外の領域、例えば、ｎ型半導体領域１０１ｉの角の部分など、ｎ型半導体領域１０１ｉの一部にのみ凸部１０１ｉが形成されるようにしても良い。

図２２に示した構成を有するＡＰＤ２１ｉを、線分Ａ−Ａ’で切断したときの断面図は、図２１Ａに示したようになり、線分Ｂ―Ｂ’で切断したときの断面図は、図２１Ｂに示したようになる。

第９の実施の形態におけるＡＰＤ２１ｉも、第８の実施の形態におけるＡＰＤ２１ｈと同じく、シリコン基板の表面のカソード領域以外（この場合、ｎ型半導体領域１０１ｉの凸部１０１ｉ以外）の領域にホール蓄積領域（層２０２）が形成され、高電界領域を構成するカソードがシリコン内部に埋め込まれた構成とされている。

このような構成とすることで、シリコン表面で発生する暗電流の流入と高濃度領域の形成によるダメージ量を減らすことができ、ＤＣＲを低減することが可能となる。また、層２０２をカソードと同一の電位とした場合、電圧の系統を増やすことなく、回路構成を簡易化することが可能である。

また、第９の実施の形態におけるＡＰＤ２１ｉにおいては、凸部１０１ｉの部分が、第８の実施の形態におけるＡＰＤ２１ｈの凸部１０１ｈの部分よりも小さいため、ダメージ欠陥をより低減し、かつ、電界緩和をより図ることができ、ＤＣＲをより低減させることが可能となる。

第９の実施の形態におけるＡＰＤ２１ｉにおいても、上記した第１乃至第８の実施の形態と同じく、ＤＣＲを低減させる、クロストークを低減させる、横方向電界の形成により高電界領域にキャリアを集めやすくすることができＰＤＥを向上させることができるといった効果が得られる。

また、ここでは第１の実施の形態(図３)に対して第９の実施の形態を適用した例を示したが、第２乃至第７の実施の形態に対して、第９の実施の形態、すなわち、凸部を有するｎ型半導体領域１０１としたり、その凸部で囲まれる領域を反対導電型の層２０２で覆ったり、その層２０２の電位を所定の電位に保つような構成を適用することもできる。

＜第１０の実施の形態におけるＡＰＤの構成＞
図２３は、ＡＰＤ２１の第１０の実施の形態における断面構成を示す図である。図２３に示したＡＰＤ２１ｊは、第１乃至第９の実施の形態におけるＡＰＤ２１と異なる極性を有している点が異なるが、構成は同一である。

図２３に示したＡＰＤ２１ｊは、図３に示した第１の実施の形態におけるＡＰＤ２１ａと同一の構成を有し、異なる極性で構成されている例を示している。

図２３に示したＡＰＤ２１ｊは、導電型がｐ型のｐ型半導体領域１０１ｊと、ｐ型半導体領域１０１ｊの下部に導電型がｎ型のｎ型半導体領域１０２ｊが形成されている。ｐ型半導体領域１０１ｊとｎ型半導体領域１０２ｊは、ウェル層１０３ｊ内に形成されている。

ウェル層１０３ｊは、導電型がｎ型の半導体領域であっても良いし、導電型がｐ型の半導体領域であっても良い。

ｐ型半導体領域１０１ｊは、アノードとして機能し、コンタクト１０４を介して回路に接続されている。アノードに対するカソード１０５ｊは、ｐ型半導体領域１０１ｊと同層であり、ｐ型半導体領域１０１ｊと分離領域１０８との間に形成されている。カソード１０５ｊには、コンタクト１０６を介して回路に接続されている。

分離領域１０８とウェル層１０３ｊとの間にはｎ型の半導体領域として形成することができる電子蓄積領域１０７ｊが形成されている。電子蓄積領域１０７ｊは、カソード１０５ｊの下側に形成され、カソード１０５ｊと電気的に接続された状態で形成されている。また電子蓄積領域１０７ｊは、ウェル層１０３ｊと分離領域１０８との間と、ウェル層１０３ｊの下部（ＡＰＤ２１ｊの裏面側）に形成されている。

このように、極性を反転したＡＰＤ２１ｊの場合、ホールが電子蓄積領域１０７ｊにトラップされる構成となる。ホールがトラップされる場合も電子がトラップされる場合と同じく、ＤＣＲを抑制することができる。

このように、極性を反転したＡＰＤ２１ｊに対しても、第１乃至第９の実施の形態を適用でき、第１乃至第９の実施の形態をそれぞれ適用した場合の説明は、極性を反転した場合においても上記した場合と同様であるため、ここではその詳細な説明は省略する。

図２３に示したＡＰＤ２１ｊは、図３に示した第１の実施の形態におけるＡＰＤ２１ａの極性を反転した例である。ＡＰＤ２１ｊのｐ型半導体領域１０１ｊは、図４のｎ型半導体領域１０１と同じく、平面レイアウトにおいて、四角形状で形成されても良いし、図５のｎ型半導体領域１０１と同じく、平面レイアウトにおいて、円形状で形成されても良い。

また、図２３に示したＡＰＤ２１ｊの電子蓄積領域１０７ｊは、第２の実施の形態（図６）のｎ型半導体領域１０１ｂと同じく、シリコン基板の深部にまで形成するのではなく、ｐ型半導体領域１０１ｊ側であり、分離領域１０８の内側の一部にのみ形成するようにしても良い。

また、第３の実施の形態(図７、図８)に示したＡＰＤ２１ｃと同じく、図２４に示すように、ＡＰＤ２１ｊに固定電荷膜１５１ｊを形成しても良い。極性が反転されたＡＰＤ２１ｊにおいては、固定電荷膜１５１ｊは、正の固定電荷膜とされる。

また、第４の実施の形態(図９)に示したＡＰＤ２１ｄと同じく、図示はしないが、ＡＰＤ２１ｊの分離領域１０８に、金属膜１７１を形成しても良い。また金属膜１７１を形成し、その金属膜１７１に電圧を印加することで、電子蓄積層を形成することもできる。

また、第５の実施の形態(図１２)に示したＡＰＤ２１ｅと同じく、図示はしないが、ＡＰＤ２１ｊのウェル層１０３ｊを深く構成し、電子蓄積領域１０７ｊと固定電荷膜１５１ｊを組み合わせた構成とすることもできる。さらに金属膜１７１を組み合わせた構成とすることもできる。また、電子蓄積領域１０７ｊと金属膜１７１を組み合わせた構成とすることもできる。

また、第６の実施の形態(図１５)に示したＡＰＤ２１ｆと同じく、図示はしないが、ＡＰＤ２１ｊのｐ型半導体領域１０１ｊの形状を、略中央部分に凸部を有する形状とし、ｐ型半導体領域１０１ｊのコンタクト１０４と接続する領域のみが、シリコン基板の表面に出ているような構成とすることもできる。

また、第７の実施の形態(図１７)に示したＡＰＤ２１ｇと同じく、図示はしないが、ＡＰＤ２１ｊのカソード１０５ｊが形成される領域を小さくした構成（分離領域１０８の内側の一部分にのみカソード１０５ｊを形成した構成）とすることもできる。

また、第８の実施の形態(図１９)に示したＡＰＤ２１ｈと同じく、図示はしないが、ＡＰＤ２１ｊのｐ型半導体領域１０１ｊの形状を、端付近に凸部を有する形状とし、ｐ型半導体領域１０１ｊのコンタクト１０４と接続する領域のみが、シリコン基板の表面に出ているような構成とし、中央部分に層２０２ｊを形成する構成とすることもできる。この場合、層２０２ｊは、グランド（ＧＮＤ)またはアノードと同電位とされる。

また、第９の実施の形態(図２１)に示したＡＰＤ２１ｉと同じく、図示はしないが、ＡＰＤ２１ｊのｐ型半導体領域１０１ｊの形状を、凸部を有する形状とし、ｐ型半導体領域１０１ｊのコンタクト１０４と接続する領域のみが、シリコン基板の表面に出ているような構成とし、その凸部は、不連続に形成され、中央部分に層２０２ｊが形成される構成とすることもできる。この場合、層２０２ｊは、グランド（ＧＮＤ)またはアノードと同電位とされる。

このように、第１乃至第９の実施の形態は、それぞれ極性を反転したＡＰＤ２１に対しても適用できる。また、その効果として、第１乃至第９の実施の形態と同じく、ＤＣＲを低減させる、クロストークを低減させる、横方向電界の形成により高電界領域にキャリアを集めやすくすることができＰＤＥを向上させることができるという効果が得られる。

＜第１１の実施の形態におけるＡＰＤの構成＞
図２５は、ＡＰＤ２１の第１１の実施の形態における断面構成を示す図である。図２５に示したＡＰＤ２１ｋは、第１乃至第１０の実施の形態におけるＡＰＤ２１と基本的な構成は同一であるが、ＰＤＥの低下や、暗信号の増加を発生させることなく、エッジブレイクダウンを防ぐことができる構成を有している点で異なる。

ここでは、図３に示した第１の実施の形態におけるＡＰＤ２１ａに対して、ＰＤＥの低下や、暗信号の増加を発生させることなく、エッジブレイクダウンを防ぐことができる構成を適用した場合を例に挙げて説明するが、第２乃至第１０の実施の形態に対しても適用できる。

図２５に示したＡＰＤ２１ｋの構成においては、ホール蓄積領域１０７ｋの側壁であり、ウェル層１０３側に、ブロック層３０１が形成されている。ブロック層３０１は、増倍領域を通らずに、ｎ型半導体領域１０１に到達する電子をブロックするために設けられている。ここで、増倍領域を通らずに、ｎ型半導体領域１０１に到達する電子について説明を加える。

例えば、図３に示したＡＰＤ２１ａを再度参照して説明する。図３に示したＡＰＤ２１ａは、エッジブレイクダウンを防ぐために、増倍領域を構成するp型半導体領域１０２を、ｎ型半導体領域１０１よりも小さく形成している。このような構成とすることで、エッジブレイクダウンを防ぐことはできるが、ＰＤＥが悪化する可能性がある。

図２６に、図３に示したＡＰＤ２１ａの増倍領域のエッジ部分を拡大図で示す。ｎ型半導体領域１０１よりも、ｐ型半導体領域１０２を小さく形成することで、エッジブレイクダウンの発生を抑制することができる。ｎ型半導体領域１０１よりも、ｐ型半導体領域１０２を小さく形成すると、増倍領域のエッジ付近では、電界が図中矢印で示した方向に形成される。伝導電子３１１は、電界の向きに沿って移動するため、伝導電子３１１は、増倍領域に向かわずに、増倍領域のエッジ（ｐ型半導体領域１０２の外側）を通り、カソード（ｎ型半導体領域１０１）に到達する。

このようにしてｎ型半導体領域１０１に到達した伝導電子３１１は、増倍領域を通過していないため、増倍されず、カソードで信号検出されない。このような検出されない伝導電子３１１があると、ＰＤＥは低下してしまう。

そこで、図２５に示したように、増倍領域を通過せずにｎ型半導体領域１０１に到達してしまう伝導電子３１１を低減させるために、ブロック層３０１を設ける。ブロック層３０１を設けることで、伝導電子３１１は、増倍領域を通過するようになる。このことについて、図２７を参照して説明する。

図２７に、図２５に示したＡＰＤ２１ｋの増倍領域のエッジ部分を拡大図で示す。増倍領域のエッジ付近では、電界が図中矢印で示した方向、すなわち、ＡＰＤ２１ｋの中心方向に向かって形成される。

伝導電子３１１は、電界の向きに沿って移動するため、伝導電子３１１は、ＡＰＤ２１ｋの中心方向に向かい、結果として、ｐ型半導体領域１０２に向かい、増倍領域に向かうことになる。よって、伝導電子３１１は、増倍領域を通過し、カソード（ｎ型半導体領域１０１）に到達する。

このように、ブロック層３０１を設けることで、ポテンシャルバリアが形成され、ブロック層３０１が形成されていなければ、増倍領域に到達しない伝導電子３１１も、増倍領域に到達させることが可能となり、ＰＤＥが低下することを防ぐことができる。また、増倍領域を構成するｐ型半導体領域１０２を、ｎ型半導体領域１０１よりも小さく形成することで、エッジブレイクダウンを防ぐことも可能となる。

図２５に示したＡＰＤ２１ｋにおいて、ブロック層３０１は、ホール蓄積領域１０７ｋのウェル層１０３側の側壁に突起形状で形成されている例を示した。ブロック層３０１は、ホール蓄積領域１０７ｋと同じく、ｐ型半導体領域として形成することができる。

ブロック層３０１は、図２８Ａに示すように、ｐ型半導体領域１０２と略同層に形成してもよい。また、ブロック層３０１は、図２８Ｂに示すように、ｐ型半導体領域１０２より図中下側、換言すれば、入射面(図中下面)側から見たときに、ｐ型半導体領域１０２よりも入射面側に近い位置に形成されていてもよい。図２８Ｂでは、ｐ型半導体領域１０２の下辺から、ブロック層３０１の上辺は、距離Ｂだけ離れた位置に形成されている。

このように、ブロック層３０１は、ｐ型半導体領域１０２を基準としたとき、ｐ型半導体領域１０２と同位置から、少し離れた位置(距離Ｂだけ離れた位置)までに設けられる。

なお、距離Ｂが大きくなると、すなわち、ｐ型半導体領域１０２からブロック層３０１が大きく離れると、伝導電子３１１がブロック層３０１を迂回して、ｎ型半導体領域１０１に到達してしまう可能性があり、ポテンシャルバリアとしての効果が薄れてしまうため、距離Ｂは、そのようなことがない範囲に設定される。よって、例えば、図２７に示したように、距離Ｂは、０とし、ｐ型半導体領域１０２の下辺とブロック層３０１の上辺が同位置である位置に、ブロック層３０１を形成してもよい。

図２８Ａ、図２８Ｂに示したように、ブロック層３０１は、増倍領域（ｎ型半導体領域１０１とｐ型半導体領域１０２の境界領域を含む領域）の深さよりも深い位置（カソードと反対側の位置において深い位置）に形成される。

また、ブロック層３０１は、ホール蓄積領域１０７ｋと同等の濃度であってもよいし、異なる濃度であってもよい。例えば、ブロック層３０１の濃度は、１ｅ１６〜１ｅ２０／ｃｍ＾３程度とすることができる。なお、ＡＰＤ２１ｋのサイズ、構造、ウェハの不純物濃度などにより、最適なブロック層３０１の濃度は異なるため、それらを考慮して、ブロック層３０１の最適な濃度は設定される。

ブロック層３０１は、図２８Ｃに示すように、縦方向に見たとき、ｐ型半導体領域１０２の端部とブロック層３０１の端部が略同一線上にあるように形成してもよい。例えば、ｐ型半導体領域１０２の端部の位置を位置Ｐ０としたとき、ブロック層３０１の端部は、位置Ｐ０の前後（図中左右方向）に位置するように形成してもよい。

位置Ｐ０の位置に、ブロック層３０１の端部が位置するように形成したとき、ポテンシャルバリアとして効果的に働き、かつ増倍領域が狭くなるようなことなくブロック層３０１を形成できると考えられる。

一方で、位置Ｐ０の位置よりブロック層３０１の端部が離れた位置に形成されると、ポテンシャルバリアとしての機能が低下してしまう可能性がある。よって、できるだけ位置Ｐ０に近い位置に、ブロック層３０１の端部が位置するように形成することで、伝導電子３１１を効率よくブロックできる構成とすることができる。

このように、ブロック層３０１は、ｐ型半導体領域１０２の端部の近傍に形成される。またブロック層３０１を、ｐ型半導体領域１０２の端部の近傍に形成することで、より多くの伝導電子３１１を増倍領域に導くことが可能となり、ＰＤＥを向上させることが可能となる。

ＡＰＤ２１ｋを上面（図２５の図中上方向であり、ｎ型半導体領域１０１側）から見た場合のＡＰＤ２１ｋの平面図は、図４となる。図４を参照した説明は既にしたので、重複する説明は省略する。

図４に示したＡＰＤ２１ａは、ＡＰＤ２１ｋと読み替える。各ＡＰＤ２１ｋは、格子状に形成されている分離領域１０８により分離されている。分離領域１０８の内側には、アノード１０５が形成されている。アノード１０５とｎ型半導体領域１０１との間には、ウェル層１０３が形成されている。ＡＰＤ２１ｋの中央部分には、ｎ型半導体領域１０１が形成されている。

上面から見た場合、ホール蓄積領域１０７ｋは見えないが、分離領域１０８の内部に形成されている。換言すれば、アノード１０５と略同一となる領域にホール蓄積領域１０７ｋは形成されている。また、上面から見た場合、ブロック層３０１は見えないが、アノード１０５とｎ型半導体領域１０１の間のウェル層１０３の部分と、ｎ型半導体領域１０１の一部に重なるように、ブロック層３０１は形成されている。

図４に示したｎ型半導体領域１０１は、四角形状で形成されている例を示したが、図５に示したように、円形状で形成されていても良い。

図４に示したように、ｎ型半導体領域１０１を四角形状で形成した場合、増倍領域（ｎ型半導体領域１０１）の面積を広く確保することができるため、ＰＤＥと称される検出効率を向上させることができる。

図５に示したように、ｎ型半導体領域１０１を円形状で形成した場合、エッジ部での電界集中を抑制することができ、意図しないエッジブレイクダウンを低減させることができる。

ところで、ブロック層３０１を形成することで、エッジブレイクダウンを防ぎ、増倍領域を通過せずにｎ型半導体領域１０１に到達してしまう伝導電子３１１を、増倍領域を通過するように導くための構成としては、ホール蓄積領域１０７ｋと分離領域１０８を削除した構成とすることもできる。例えば、図２９に示すような構成にＡＰＤ２１ｋ’としてもよい。

図２９に示したＡＰＤ２１ｋ’は、図２５に示したＡＰＤ２１ｋからホール蓄積領域１０７ｋと分離領域１０８を削除した構成とされている。ブロック層３０１は、増幅領域より深い位置に、ｎ型半導体領域１０１の大きさとｐ型半導体領域１０２の大きさの差分となる領域を少なくとも覆う大きさで形成されている。

このように、ＡＰＤ２１ｋ’を構成した場合、例えば、図３０に示すように隣接するＡＰＤ２１ｋ’同士でブロック層３０１を共有する構成としてもよい。図３０に示したＡＰＤ２１’−１とＡＰＤ２１’−２は、隣接したＡＰＤ２１’同士であり、ブロック層３０１は、ＡＰＤ２１’−１とＡＰＤ２１’−２を跨ぐ大きさで形成されており、ＡＰＤ２１’−１のポテンシャルバリアとして機能するとともに、ＡＰＤ２１’−２のポテンシャルバリアとしても機能する。

このように、ブロック層３０１を、複数のＡＰＤ２１ｋ’で共有する大きさ、形状で形成してもよい。

なおここでは、ホール蓄積領域１０７ｋと分離領域１０８を削除したＡＰＤ２１ｋ’の構成を例に挙げて説明したが、ホール蓄積領域１０７ｋと分離領域１０８の両方を削除した構成でなくても本技術を適用でき、ホール蓄積領域１０７ｋまたは分離領域１０８のどちらか一方のみを削除した構成とすることもできる。

このように、第１１の実施の形態におけるＡＰＤ２１ｋは、高電界領域（増倍領域）と、高電界領域の端部側であり、高電界領域よりも深い位置に高電界領域の端部側に電子が移動するのをブロックするブロック層を備える。

ブロック層は、高電界領域よりも深い位置に形成されている。

電子をトラップするホール蓄積領域をさらに備え、ブロック層は、ホール蓄積領域の側壁に形成されている。

隣接する画素と分離するための分離領域をさらに備える。

このように、ｎ型半導体領域１０１よりも、ｐ型半導体領域１０２を小さく形成することで、エッジブレイクダウンの発生を抑制することができる。また、ブロック層３０１を形成することで、増倍領域に、伝導電子３１１をより多く到達させることができる構成とすることができるため、ＰＤＥを向上させることができる。

さらに、ホール蓄積領域１０７ｋを形成することで、さらに、ＰＤＥを向上させることができる。さらに、分離領域１０８を形成することで、クロストークを低減させることができる。また、これらの構成では、ＤＣＲが悪化することなく、上記した効果を得ることができる。

なお上記したように、ここでは第１の実施の形態(図３)に対して第１１の実施の形態を適用した例を示したが、第２乃至第１０の実施の形態に対して、それぞれ第１１の実施の形態、すなわち、ブロック層３０１を有する構成を適用することもできる。

＜第１２の実施の形態におけるＡＰＤの構成＞
図３１は、ＡＰＤ２１の第１２の実施の形態における断面構成を示す図である。図３１に示したＡＰＤ２１ｍは、第１乃の実施の形態におけるＡＰＤ２１と構成は基本的に同一であるが、ＰＤＥの低下や、暗信号の増加を発生させることなく、エッジブレイクダウンを防ぐことができる構成を有している点で異なる。

また、第１２の実施の形態におけるＡＰＤ２１ｍは、ＰＤＥの低下や、暗信号の増加を発生させることなく、エッジブレイクダウンを防ぐことができる構成とされている点に関しては、第１１の実施の形態と同様である。

図３１に示したＡＰＤ２１ｍの構成は、図３に示したＡＰＤ２１ａと同様の構成であるが、ｎ型半導体領域１０１が不純物の濃度が異なる領域で形成されている点で異なる。図３１に示したＡＰＤ２１ｍの構成は、図３に示したＡＰＤ２１ａと同様の構成については、説明を省略する。

ｎ型半導体領域１０１は、上記した実施の形態と同程度の濃度（濃度ｎ１とする）を有するｎ型半導体領域１０１−１と、濃度ｎ１よりも低い濃度（濃度ｎ２とする）を有するｎ型半導体領域１０１−２から形成されている。

例えば、ｎ型半導体領域１０１−２の濃度ｎ２は、ｎ型半導体領域１０１−１の濃度ｎ１に対して、０．１〜０．７程度の濃度に設定することができる。なお、ＡＰＤ２１ｍのサイズ、構造、ウェハの不純物濃度などにより、最適な濃度ｎ１と濃度ｎ２は異なるため、それらを考慮して、濃度ｎ１と濃度ｎ２のそれぞれの最適な濃度は設定される。

ｎ型半導体領域１０１−２は、ｎ型半導体領域１０１の両端に形成されている。すなわち、図３２を参照して説明するに、ＡＰＤ２１ｍを上面から見た場合、ｎ型半導体領域１０１−１の周りを囲むように、ｎ型半導体領域１０１−２が形成されている。換言すれば、ＡＰＤ２１ｍの中央部分には、濃度ｎ１のｎ型半導体領域１０１−１が形成され、その周り（外周部分）に、濃度ｎ２のｎ型半導体領域１０１−２が形成されている。

また、ＡＰＤ２１ｍをｎ型半導体領域１０１側から見たときには見えないが、ｎ型半導体領域１０１の下側には、ｐ型半導体領域１０２が形成されている。ｎ型半導体領域１０１−１とｐ型半導体領域１０２の大きさは、略同一とすることができる。または、ｎ型半導体領域１０１−１は、ｐ型半導体領域１０２よりも小さい領域で形成し、ｎ型半導体領域１０１−２が、ｐ型半導体領域１０２の一部（端部）と重なるように形成されていてもよい。

また、図３３に示すように、ｎ型半導体領域１０１−１とｎ型半導体領域１０１−２の厚さは、同一でなくてもよい。すなわち、図３３に示したように、ｎ型半導体領域１０１−１の厚さよりも、ｎ型半導体領域１０１−２の厚さは薄く形成されていてもよい。

このように、増倍領域を構成するｎ型半導体領域１０１を、増倍領域を覆うパターン（ｎ型半導体領域１０１−１）と、それよりも小さいパターン（ｎ型半導体領域１０１−２）の２つの異なるパターンで形成し、ドーピングされるｎ型不純物の濃度が異なるパターンとすることで、ＰＤＥの低下や、暗信号の増加を発生させることなく、エッジブレイクダウンを防ぐことができる構成とすることができる。

図３４に、図３１に示したＡＰＤ２１ｍの増倍領域のエッジ部分を拡大図で示す。ｎ型半導体領域１０１を濃度の異なる２つの領域で形成すると、電界は、ｎ型半導体領域１０１−２の付近は、ｎ型半導体領域１０１−１よりも弱い電界となる。換言すれば、電界は、ｎ型半導体領域１０１の中央部分（ｎ型半導体領域１０１−１）の方が、ｎ型半導体領域１０１の外周部分（ｎ型半導体領域１０１−２）よりも相対的に強い電界となる。

相対的な電界の違いを発生させることができるため、ｎ型半導体領域１０１−２の付近、換言すれば、増倍領域のエッジ付近に存在する伝導電子３１１は、相対的に電界の強い方に引き寄せられる。すなわち、増倍領域のエッジ付近に存在する伝導電子３１１を、増倍領域に導くことが可能となり、増倍領域に到達する伝導電子３１１をより多くすることができる。

このように、第１２の実施の形態におけるＡＰＤ２１ｍは、第１の層と第２の層から構成される高電界領域（増倍領域）を備え、第１の層は、第１の濃度を有する第１の領域と第２の濃度を有する第２の領域とから構成されている。

また第２の領域は、高電界領域の外周部分に形成されている。

また第１の濃度は、第２の濃度よりも濃く形成されている。

このような構成を有するＡＰＤ２１ｍは、増倍領域を形成するｎ型不純物ドーピングマスクと、増倍領域を形成するｐ型不純物ドーピングマスクとを用いて増倍領域のｎ型不純物領域を形成することができる。

すなわち、例えば、増倍領域を形成するｎ型不純物ドーピングマスクを用い、濃度ｎ２のｎ型半導体領域１０１を形成することで、ｎ型半導体領域１０１−２に該当する領域を形成することができる。その後、増倍領域を形成するｐ型不純物ドーピングマスクを用い、ｎ型半導体領域１０１−１に該当する領域に、ｎ型不純物のドーピングをさらに行うことで、ｎ型不純物の濃度が高まり、濃度ｎ１のｎ型半導体領域１０１−１を形成することができる

よって、濃度の異なる領域を含むｎ型半導体領域１０１を形成する場合であっても、従来のＡＰＤ２１を形成するときのマスクと同等の枚数で形成することができる。

このように、ｎ型半導体領域１０１よりも、ｐ型半導体領域１０２を小さく形成することで、エッジブレイクダウンの発生を抑制することができる。また、ｎ型半導体領域１０１を濃度の異なる２つの領域で形成することで、増倍領域に、伝導電子３１１をより多く到達させることができる構成とすることができるため、ＰＤＥを向上させることができる。

さらに、ホール蓄積領域１０７ｍを形成することで、さらに、ＰＤＥを向上させることができる。なお、図示はしないが、第１１の実施の形態におけるＡＰＤ２１ｋと同じく、第１２の実施の形態におけるＡＰＤ２１ｍを、ホール蓄積領域１０７ｍを削除した構成とすることもできる。

さらに、分離領域１０８を形成することで、クロストークを低減させることができる。なお、図示はしないが、第１１の実施の形態におけるＡＰＤ２１ｋと同じく、第１２の実施の形態におけるＡＰＤ２１ｍを、分離領域１０８を削除した構成とすることもできる。なお、図示はしないが、第１１の実施の形態におけるＡＰＤ２１ｋと同じく、第１２の実施の形態におけるＡＰＤ２１ｍを、ホール蓄積領域１０７ｍと分離領域１０８を削除した構成とすることもできる。

また、これらの構成では、ＤＣＲが悪化することなく、上記した効果を得ることができる。

なお上記したように、ここでは第１の実施の形態(図３)に対して第１２の実施の形態を適用した例を示したが、第２乃至第１０の実施の形態に対して、それぞれ第１２の実施の形態、すなわち、濃度の異なる２つの領域を有するｎ型半導体領域１０１を有する構成を適用することもできる。

また、ＡＰＤ２１を、第１１の実施の形態におけるブロック層３０１と、第１２の実施の形態における濃度の異なる２つの領域を有するｎ型半導体領域１０１の両方を有するＡＰＤ２１を製造することも可能である。

上記した固定電荷膜１５１（１５１ｅや１５１ｊも含む）は、例えば、酸化ハフニウム（ＨｆＯ2）膜、酸化アルミニウム（Ａｌ2Ｏ3）膜、酸化ジルコニウム（ＺｒＯ2）膜、酸化タンタル（Ｔａ2Ｏ5）膜、もしくは酸化チタン（ＴｉＯ2）膜で形成される。上記あげた種類の膜は、絶縁ゲート型電界効果トランジスタのゲート絶縁膜等に用いられている実績があり、そのため、成膜方法が確立されているので容易に成膜することができる。成膜方法としては、例えば、化学気相成長法、スパッタリング法、原子層蒸着法等が挙げられるが、原子層蒸着法を用いれば、成膜中に界面準位を低減するＳｉＯ2層を同時に１ｎｍ程度形成することができるので好適である。

また、上記以外の材料としては、酸化ランタン（Ｌａ2Ｏ3）、酸化プラセオジム（Ｐｒ2Ｏ3）、酸化セリウム（ＣｅＯ2）、酸化ネオジム（Ｎｄ2Ｏ3）、酸化プロメチウム（Ｐｍ2Ｏ3）、酸化サマリウム（Ｓｍ2Ｏ3）酸化ユウロピウム（Ｅｕ2Ｏ3）、酸化ガドリニウム（Ｇｄ2Ｏ3）、酸化テルビウム（Ｔｂ2Ｏ3）、酸化ジスプロシウム（Ｄｙ2Ｏ3）、酸化ホルミウム（Ｈｏ2Ｏ3）、酸化エルビウム（Ｅｒ2Ｏ3）、酸化ツリウム（Ｔｍ2Ｏ3）、酸化イッテルビウム（Ｙｂ2Ｏ3）、酸化ルテチウム（Ｌｕ2Ｏ3）、酸化イットリウム（Ｙ2Ｏ3）等があげられる。さらに、上記負の固定電荷を有する固定電荷膜１５１は、窒化ハフニウム膜、窒化アルミニウム膜、酸窒化ハフニウム膜または酸窒化アルミニウム膜で形成することも可能である。

また固定電荷膜１５１は、絶縁性を損なわない範囲で、膜中にシリコン（Ｓｉ）や窒素（Ｎ）が添加されていてもよい。その濃度は、膜の絶縁性が損なわれない範囲で適宜決定される。このように、シリコン（Ｓｉ）や窒素（Ｎ）が添加されることによって、膜の耐熱性やプロセスの中でのイオン注入の阻止能力を上げることが可能になる。

＜周辺領域を含めた構成について＞
上記した実施の形態においては、ＡＰＤ２１について説明した。ＡＰＤ２１は、図３５、図３６に示すように、センサチップ３１０に設けられている画素領域Ａ１にアレイ状に配置されている。図３６では、ＡＰＤ２１−１とＡＰＤ２１−２が画素領域Ａ１に並んで配置されている例を示した。

このＡＰＤ２１が配置されているセンサチップ３１０の下面（光入射面とは逆側の面）には、ロジックチップ６１０が接続されている。このロジックチップ６１０には、ＡＰＤ２１からの信号を処理したり、ＡＰＤ２１に電力を供給したりする回路が形成されている。

画素領域Ａ１の外側には、周辺領域Ａ２が配置されている。さらに周辺領域Ａ２の外側には、パッド領域Ａ３が配置されている。

パッド領域Ａ３は、図３６に示すように、センサチップ３１０の上端から配線層３１１の内部まで達する垂直方向の孔であって、電極パッド３１２への配線用の孔であるパッド開口部３１３が、一直線に並ぶように形成されている。

パッド開口部３１３の底には、配線用の電極パッド３１２が設けられている。この電極パッド３１２は、例えば、配線層３１１内の配線と接続されたり、他の外部装置（チップなど）と接続されたりする際に用いられる。また、センサチップ３１０とロジックチップ６１０との貼り合わせ面に近い配線層が、電極パッド３１２を兼ねる構成とすることもできる。

センサチップ３１０に形成された配線層３１１と、ロジックチップ６１０に形成された配線層は、それぞれ絶縁膜と複数の配線を含んで形成され、複数の配線や電極パッド３１２は、例えば銅（Cu）やアルミニウム（Al）などの金属で形成される。画素領域Ａ１や周辺領域Ａ２に形成された配線も、同様の材料で形成される。

画素領域Ａ１とパッド領域Ａ３との間には、周辺領域Ａ２が設けられている。周辺領域Ａ２の構成については、後述するが、ｎ型半導体領域３２１、ｐ型半導体領域３２２で構成されている。また、ｐ型半導体領域３２２は、配線３２４とコンタクト３２５を介して接続され、配線３２４は、グランド（GND）に接続されている。

図３６に示す例では、画素領域Ａ１において、センサチップ３１０とロジックチップ６１０の貼り合わせ面側に形成された配線層のうち、最も貼り合わせ面側の配線層の一部同士が直接接合される形で、センサチップ３１０とロジックチップ６１０が電気的に接続されている。

ｎ型半導体領域３２１には、トレンチ３２３−１と３２３−２の２本のトレンチが形成されている。このトレンチ３２３は、画素領域Ａ１と周辺領域Ａ２を確実に分離するために設けられている。図３５は、２本のトレンチ３２３が形成されている場合を示しているが、トレンチ３２３については、図５１以降を参照して後述するように、少なくとも１本のトレンチ３２３が形成されていれば良い。

ＡＰＤ２１は、上記したように、カソード（コンタクト１０４）とアノード１０５の間に高い電圧が印加されている。また、周辺領域Ａ２は、GNDに接地されている。このことから、画素領域Ａ１と周辺領域Ａ２の間に設けられている分離領域では、アノード１０５に高い電圧がかかっていることによる高電界領域が発生し、ブレークダウンが発生してしまう可能性がある。ブレークダウンを回避するためには、画素領域Ａ１と周辺領域Ａ２の間に設けられている分離領域を広げることが考えられるが、分離領域を広げることで、センサチップ３１０が大きくなってしまう。

このようなブレークダウンを防ぐために、トレンチ３２３が形成されている。このトレンチ３２３により、分離領域を広げなくても、ブレークダウンを防ぐことが可能となる。このトレンチ３２３については、図５１以降を参照して後述する。

＜分離領域の第１の実施の形態＞
ＡＰＤ２１には、ＡＰＤ２１間を分離するための分離領域が形成されている。例えば、図３に示したＡＰＤ２１ａでは、分離領域１０８が形成されている。

分離領域１０８の詳細な構成について、以下に説明する。以下に説明する分離領域１０８は、画素領域Ａ１の最外周部に配置されているＡＰＤ２１と、周辺領域Ａ２との間に設けられている分離領域を例に挙げて説明する。

図３７は、第１の実施の形態における分離領域１０８ａの構成を示す図である。以下の説明においては、光入射面を上側に図示して説明を行う。また、以下の説明においては、ＡＰＤ２１との記述をするが、ＡＰＤ２１は、上記した第１乃至第１２の実施の形態におけるＡＰＤ２１ａ乃至２１ｍのいずれかである。

ＡＰＤ２１の光入射面側には、オンチップレンズ２３が形成されている。オンチップレンズ２３と、ＡＰＤ２１との間には、平坦化膜４０１が形成されている。

ＡＰＤ２１のウェル層１０３の両端には、分離領域１０８が形成されている。この分離領域１０８は、図中左側のＡＰＤ２１間では、ｐ型半導体領域４１１、トレンチ４１２、およびｐ型半導体領域４１３から構成されている。

また、分離領域１０８は、図中右側のＡＰＤ２１と周辺領域Ａ２との間では、ｐ型半導体領域４１１、トレンチ４１２、ｐ型半導体領域４１３、ｎ型半導体領域４１４、およびｐ型半導体領域４１５が形成されている。ｎ型半導体領域４１６は、周辺領域Ａ２を形成する一部である。

なお、ｐ型半導体領域４１１とコンタクト１０６との間には、アノード１０５（図４０では不図示）が形成されている。また、説明の都合上、ｐ型半導体領域４１１は、分離領域１０８に含まれるとして説明を行うが、ｐ型半導体領域４１１は、上記した、例えば、図３におけるホール蓄積領域１０７ａに該当する領域とすることができる。

図３７に示したように、分離領域１０８ａには、ｐ型半導体領域４１１とｐ型半導体領域４１３の間に、トレンチ４１２が形成された領域とされている。

例えば、ｐ型半導体領域４１１とｐ型半導体領域４１３は、１つのｐ型半導体領域であり、そのｐ型半導体領域を表面から裏面まで貫通するように掘り込み、その掘り込み（貫通孔）には、酸化膜や窒化膜などの絶縁膜が形成されている。例えば、平坦化膜４０１を形成するときに、その平坦化膜４０１の材料が貫通孔にも充填されるようにすることで、トレンチ４１２内に所定の材料が充填されるようにしても良い。この場合、平坦化膜４０１とトレンチ４１２は、同一材料で形成されている。

トレンチ４１２の上部（光入射面側）には、遮光膜４０２が形成されている。遮光膜４０２は、金属などの導電体で構成されている。遮光膜４０２は、ｐ型半導体領域４１５上から、トレンチ４１２上まで形成されている。ｐ型半導体領域４１５の下面（遮光膜４０２が形成されていない側）には、コンタクト４１７が形成され、所定の電圧がかかるように構成されている。

ここでアノード１０５に接続されているコンタクト１０６と、コンタクト４１７には、同電圧が印加される。コンタクト４１７にかけられた電圧は、ｐ型半導体領域４１５を介して、遮光膜４０２にも印可される。遮光膜４０２は、トレンチ４１２上にも形成されているため、トレンチ４１２の上部も、コンタクト４１７に印可されている電圧と同電圧が印可されることになる。

このように、光入射面側に遮光膜４０２を設け、その遮光膜４０２に、電圧をかけることで、遮光膜４０２付近のピニングを取ることができる。また、遮光膜４０２に電圧をかける場合、遮光膜４０２が形成されている側とは異なる面（光入射面側と対向する面）にコンタクト４１７を設けても、ｐ型半導体領域４１５を介して遮光膜４０２に電圧をかけることができる。

よって、コンタクト（図３７では、コンタクト１０４、コンタクト１０６、およびコンタクト４１７）を、同一面上に形成することができ、配線層３１１内の配線との接続も容易となる。

トレンチ４１２は、ｐ型半導体領域を貫通せずに、図３８に示すように、ｐ型半導体領域の一部に形成されているようにしても良い。図３８に示したセンサチップ３１０においては、トレンチ４１２’は、ｐ型半導体領域４１１の光入射面側に形成され、ｐ型半導体領域４１１の途中まで形成されている。

例えば、オンチップレンズ２３を形成する前の工程で、ＡＰＤ２１の光入射面側から、掘り込みを入れることで、トレンチ４１２’が形成される。図３７に示した貫通したトレンチ４１２は、ｐ型半導体領域４１１が深くなると、掘り込みも深くしなければならないが、図３８に示したトレンチ４１２’は、ｐ型半導体領域４１１を深く掘り込む必要が無いため、図３７に示したトレンチ４１２よりは容易に形成することができる。

また、図３８に示したようなトレンチ４１２’であっても、遮光膜４０２に、電圧がかけられることにより、遮光膜４０２付近のピニングを取ることができる。

このように、トレンチ４１２の深さは、ｐ型半導体領域４１１を貫通するように形成されていても良いし、ｐ型半導体領域４１１の領域の一部に形成されていても良い。

＜分離領域の第２の実施の形態＞
分離領域の第２の実施の形態について、図３９を参照して説明する。上記した分離領域の第１の実施の形態における分離領域１０８aは、遮光膜４０２を、ｐ型半導体領域４１５とトレンチ４１２を接続する配線として用いる場合を例に挙げて説明したが、分離領域の第２の実施の形態における分離領域１０８bは、配線を形成し、ｐ型半導体領域４１５とトレンチ４１２を接続する構成とされている点が、分離領域の第１の実施形態における分離領域１０８aと異なる。

図３９を参照するに、ｐ型半導体領域４１５の光入射面側にはコンタクト４５１−１が形成され、配線４５２と接続されている。またトレンチ４１２の光入射面側にはコンタクト４５１−２が遮光膜４０２’上に形成され、配線４５２と接続されている。よって、ｐ型半導体領域４１５とトレンチ４１２は、コンタクト４５１−１、配線４５２、およびコンタクト４５１−２を介して接続されている。

このような構成の場合も、コンタクト４１７に印可された電圧は、ｐ型半導体領域４１５、コンタクト４５１−１、配線４５２、およびコンタクト４５１−２にも印可され、トレンチ４１２にも印加される。よって、分離領域の第１の実施の形態と同じく、コンタクト４５１−２（遮光膜４０２’）付近のピニングを取ることが可能となる。

図３９に示したセンサチップ３１０の構成に対して、図３８に示したセンサチップ３１０の構成を適用し、トレンチ４１２をｐ型半導体領域４１１の途中まで形成した構成とすることも可能である。

＜分離領域の第３の実施の形態＞
次に、図４０を参照し、分離領域の第３の実施の形態について説明する。分離領域の第１、第２の実施の形態においては、トレンチ４１２内に充填される材料は、例えば、平坦化膜４０１と同じ材料であり、例えば絶縁材料であるとして説明した。

このトレンチ４１２に、導電体を充填しても良い。以下、トレンチ４１２内に充填された導電体を、適宜、遮光壁と記述する。遮光壁４７１は、遮光膜４０２と同一の材料で形成することができる。または、遮光壁４７１は、遮光膜４０２と異なる材料で形成しても良い。

遮光壁４７１は、例えば、Ｗ（タングステン）、Ａｌ（アルミニウム）、Ｃｕ（銅）など金属材料や、ポリシリコンなどの材料で形成される。

また遮光壁４７１とｐ型半導体領域４１１（ｐ型半導体領域４１３）の接触部は、ＳｉＯ２（二酸化ケイ素）やＳｉＮ（窒化ケイ素）で絶縁されている。すなわち、トレンチ４１２は、中央部分が、遮光壁４７１で形成され、その周りに、絶縁膜が形成された構成とされている。

図４０に示したセンサチップ３１０の構成によると、コンタクト４１７に印加された電圧は、ｐ型半導体領域４１５にも印加され、ｐ型半導体領域４１５と接している遮光膜４０２にも印加される。さらに、遮光膜４０２は、トレンチ４１２内の遮光壁４７１と接続されているため、遮光壁４７１にも電圧が印加されることになる。

ここで、コンタクト４１７に印加される電圧の電圧値を、電圧値Ａとする。アノード１０５の電圧（コンタクト１０６にかかる電圧）も、電圧値Ａとする。すなわち、コンタクト１０６にかかる電圧と、コンタクト４１７にかかる電圧を同電圧とする。このように同電圧とすることで、遮光壁４７１と隣接するｐ型半導体領域４１１とトレンチ４１２間、またｐ型半導体領域４１３とトレンチ４１２間に、電界ストレスがかからなくなり、この部分の劣化を防ぐことができる。

また、トレンチ４１２内に遮光壁４７１を形成し、その遮光壁４７１に電圧をかけることで、ピニングを取ることができる。この構成は、図１１に示したＡＰＤ２１ｄ’に該当する構成である。

図１１を再度参照するに、分離領域１０８の一方の側面に金属膜１７１を形成し、その金属膜１７１に電圧を印加するように構成する。金属膜１７１に電圧が印加されることで、金属膜１７１付近に、ホール蓄積領域１０７ｄ’(図１１では不図示)が形成される。

図１１示したＡＰＤ２１ｄ’における金属膜１７１は、図４０に示したセンサチップ３１０の遮光壁４７１に該当する。よって、遮光壁４７１に電圧が印加されることで、遮光壁４７１の付近に、ホール蓄積領域１０７ｄ’（図４０では不図示）が形成される。

このように、遮光壁４７１に電圧を印加し、遮光壁４７１付近に、ホール蓄積領域１０７ｄ’(不図示)を形成するように構成した場合も、ウェル層１０３と分離領域１０８c（ｐ型半導体領域４１１）との界面で発生する電子をトラップできる構成となるため、界面で発生する暗電流を低減させることが可能となる。

分離領域１０８は、ＡＰＤ２１間にも形成されている。例えば、図４を参照して説明したように、光入射面側から見たときの平面図において、分離領域１０８は、ＡＰＤ２１を囲むように形成されている。図４０に示した分離領域１０８ｃも、ＡＰＤ２１を囲むように形成されているため、トレンチ４１２も、ＡＰＤ２１を囲むように形成されている。

図４０には、ＡＰＤ２１の両端に、トレンチ４１２が形成されているように図示してあるが、この両端に図示したトレンチ４１２は、つながっている。よって、トレンチ４１２内に形成されている遮光壁４７１も、ＡＰＤ２１を囲むように形成されている。また、図示していないが、隣接するＡＰＤ２１のトレンチ４１２ともつながっているため、隣接するトレンチ４１２内に形成されている遮光壁４７１もつながった状態で形成されている。

すなわち、画素領域Ａ１内に形成されているＡＰＤ２１間に形成されている遮光壁４７１は、全てつながった状態で形成されている。よって、図４０に示したように、周辺領域Ａ２にある分離領域１０８ｃのトレンチ４１２の遮光壁４７１に対して電圧を印加すれば、画素領域Ａ１内に形成されている全てのＡＰＤ２１の各ＡＰＤ２１を囲む遮光壁４７１に、同一の電圧を印加することができる。

よって、全てのＡＰＤ２１において、ホール蓄積領域を形成することができ、ウェル層１０３と分離領域１０８（ｐ型半導体領域４１１）との界面で発生する電子をトラップできる構成となり、界面で発生する暗電流を低減させることが可能となる。

トレンチ４１２は、ｐ型半導体領域を貫通せずに、図４１に示すように、ｐ型半導体領域の一部に形成されているようにしても良い。図４１に示した分離領域１０８cにおいては、トレンチ４１２’は、ｐ型半導体領域４１１の光入射側に形成され、ｐ型半導体領域４１１の途中まで形成されている。この点は、図３８に示した分離領域１０８ａ’と同様である。図４１に示した分離領域１０８ｃにおいては、遮光壁４７１’も形成され、その遮光壁４７１’は、ｐ型半導体領域４１１の途中まで形成されているトレンチ４１２’内に形成されている。

図４１に示したようなトレンチ４１２’であり、遮光壁４７１’であっても、遮光壁４７１’に電圧がかけられることにより、遮光壁４７１’付近のピニングを取ることができる。

このように、トレンチ４１２の深さは、ｐ型半導体領域４１１を貫通するように形成されていても良いし、ｐ型半導体領域４１１の領域の一部に形成されていても良い。

＜分離領域の第４の実施の形態＞
分離領域の第１乃至第３の実施の形態においては、トレンチ４１２を形成する例を示した。トレンチ４１２を形成することで、画素間や画素領域Ａ１と周辺領域Ａ２の分離をより確実に行えるようになり、また、トレンチ４１２に接続されている遮光膜４０２に電圧をかけることで、ピニングを取ることができる。

このピニングと取ることができる構成としては、図４２に示すように、トレンチ４１２を形成しない形態を適用することもできる。図４２に示したセンサチップ３１０は、例えば、図３７に示した分離領域の第１の実施の形態における分離領域１０８aから、トレンチ４１２を削除した構成とされている。

図４２に示した分離領域１０８aの構成においては、コンタクト４１７は、ｐ型半導体領域４１５に接続され、ｐ型半導体領域４１５は、遮光膜４０２と接続され、遮光膜４０２は、ｐ型半導体領域４１１と接続されている。ｐ型半導体領域４１１には、トレンチ４１２は形成されていない。

この場合も、コンタクト４１７に所定の電圧が印加されると、遮光膜４０２にも、その電圧が印加される。よって、ｐ型半導体領域４１１の遮光膜４０２と接している付近においては、ピニングを取ることが可能となる。

＜分離領域の第５の実施の形態＞
分離領域の第１乃至第４の実施の形態においては、例えば、図３７に示した分離領域１０８aを再度参照するに、光入射面側に設けられた遮光膜４０２で、ｐ型半導体領域４１５とトレンチ４１２が接続されている例を示した。次に、分離領域の第５の実施の形態として、ｐ型半導体領域４１５とトレンチ４１２を、配線層３１１側で接続する構成について説明する。

図４３に示した分離領域１０８ｅは、ｐ型半導体領域４１５の光入射面側には、遮光膜４９１が形成されている。この遮光膜４９１は、上記した遮光膜４０２（例えば、図３７）とは異なり、トレンチ４１２までは形成されていない。すなわち、図４３に示したように、遮光膜４９１は、トレンチ４１２とは接続されていない。

また、遮光膜４９１には、コンタクト４９２が形成され、このコンタクト４９２には、電圧が印加される構成とされている。このコンタクト４９２に印加される電圧は、上記した実施の形態においては、コンタクト４１７（例えば、図３７）に印加されていた電圧とされる。すなわち、分離領域の第５の実施の形態においては、光入射面側に形成された遮光膜４９１とコンタクト４９２により、光入射面側から、電圧が印加される構成とされている。

この遮光膜４９１に印加された電圧は、ｐ型半導体領域４１５にも印加され、配線層３１１内に形成されたコンタクトと配線により、トレンチ４１２内に形成されている遮光壁４７２にも印加される。

ｐ型半導体領域４１５の配線層３１１側には、コンタクト４９３が形成され、このコンタクト４９３は、配線４９４と接続されている。配線４９４の一端側には、コンタクト４９３が接続され、他端側には、コンタクト４９５が接続されている。このコンタクト４９５は、遮光壁４７２に接続されている。

このように、遮光膜４９１、ｐ型半導体領域４１５、コンタクト４９３、配線４９４、コンタクト４９５、および遮光壁４７２は、接続されているため、遮光膜４９１に印加された電圧は、ｐ型半導体領域４１５、コンタクト４９３、配線４９４、コンタクト４９５、および遮光壁４７２にも印加される構成とすることができる。

この場合も、遮光壁４７２に電圧が印加されることで、この遮光壁４７２付近に、ホール蓄積領域が形成されるようにすることができる。ホール蓄積領域が形成されることで、ウェル層１０３と分離領域１０８ｅ（ｐ型半導体領域４１１）との界面で発生する電子をトラップできる構成となるため、界面で発生する暗電流を低減させることが可能となる。

＜分離領域の第６の実施の形態＞
分離領域の第１乃至第５の実施の形態において、遮光膜４０２（遮光膜４９１）に、遮光膜での光の反射（フレア）を防ぐためのフレア防止膜を形成しても良い。ここでは、図４０に示した分離領域の第３の実施の形態における遮光膜４０２上に、フレア防止膜を形成した場合を、分離領域の第６の実施の形態として、図４４に示し、説明を続ける。

図４４に示したセンサチップ３１０は、遮光膜４０２上に、フレア防止膜５０１が形成されている。フレア防止膜５０１が形成されることで、遮光膜４０２からの反射を低減することができる。

さらに、図４５に示すように、反射防止膜を形成する構成とすることもできる。図４５を参照するに、遮光膜４０２（遮光膜４０２上に形成されたフレア防止膜５０１）、オンチップレンズ２３上に、反射防止膜５０２が、形成されている。このように、反射防止膜５０２を形成することで、遮光膜４０２や遮光壁４７１などからの光の反射による影響を低減させることができる。

さらに、図４６に示すように、カラーフィルタ５１１が形成されている構成とすることもできる。上記した実施の形態においては、ＡＰＤ２１にカラーフィルタ５１１が形成されている例を示さなかったが、どの実施の形態においても、カラーフィルタ５１１をＡＰＤ２１に形成することはできる。

カラーフィルタ５１１は、図４６に示すように、オンチップレンズ２３と、平坦化膜４０１との間に形成される。カラーフィルタ５１１は、例えば、赤（Ｒ）、緑（Ｇ）、赤（Ｂ）、白（Ｗ）などの特定の色を透過するフィルタであっても良いし、赤外光や紫外光などを透過するフィルタであっても良い。

＜分離領域の第７の実施の形態＞
分離領域の第１乃至第６の実施の形態においては、例えば、図４０に示した分離領域１０８ｃを参照するに、ｐ型半導体領域４１１、トレンチ４１２、ｐ型半導体領域４１３、ｎ型半導体領域４１４、およびｐ型半導体領域４１５が並んだ構成とされている。これらの領域を、全てｐ型の半導体領域として形成することも可能である。

図４７、図４８は、分離領域の第７の実施の形態における分離領域１０８ｇの構成を示す図である。図４７は、図４０に示した分離領域１０８ｃをｐ型半導体領域だけで形成した場合を示す。図４８は、図４５に示した分離領域１０８ｆ’をｐ型半導体領域だけで形成した場合を示す。

図４７、図４８に示した分離領域１０８ｇは、ｐ型半導体領域４１１、トレンチ４１２、およびｐ型半導体領域４１３’から構成されている。このｐ型半導体領域４１３’は、例えば、図４０に示した分離領域１０８ｃのｐ型半導体領域４１３、ｎ型半導体領域４１４、およびｐ型半導体領域４１５に該当する領域に形成されている。

ｐ型半導体領域４１３’には、コンタクト４１７が接続されている。よって、図４０に示した分離領域１０８ｃと同じく、図４７に示した分離領域１０８ｇも、コンタクト４１７に所定の電圧値の電圧が印加されると、ｐ型半導体領域４１３’、遮光膜４０２、および遮光壁４７１にも、その電圧が印加された状態とすることができる。

よって、この場合も、遮光壁４７１に電圧を印加することができる構成とすることができ、この遮光壁４７１付近に、ホール蓄積領域が形成されるようにすることができる。ホール蓄積領域が形成されることで、ウェル層１０３と分離領域１０８ｇ（ｐ型半導体領域４１１）との界面で発生する電子をトラップできる構成となるため、界面で発生する暗電流を低減させることが可能となる。

なお、図示はしていないが、図４０に示した分離領域１０８ｃ、図４５に示した分離領域１０８ｆ’以外の分離領域１０８に対しても、ｐ型半導体領域だけで構成する第７の実施の形態を適用することはできる。

＜分離領域の第８の実施の形態＞
分離領域の第１乃至第７の実施の形態においては、ｐ型半導体領域４１３’（４１５）を介して、トレンチ４１２に電圧をかける構成を例に挙げて説明した。トレンチ４１２に形成された遮光壁４７１に直接的に電圧を印加する構成とすることもできる。

図４９は、分離領域の第８の実施の形態における分離領域１０８ｈの構成について説明するための図である。分離領域１０８ｈのトレンチ４１２には、遮光壁４７１が形成されている。遮光壁４７１には、配線５３１が接続されている。この配線５３１は、遮光膜４０２（例えば、図４８）と同じく、分離領域１０８ｈ上に形成され、遮光膜としても機能するようにしても良い。

配線５３１には、コンタクト５３２が形成されている。コンタクト５３２に所定の電圧値の電圧が印加されると、配線５３１と遮光壁４７１にも、その電圧が印加された状態となる。よって、この場合も、遮光壁４７１に電圧を印加することができる構成とすることができ、この遮光壁４７１付近に、ホール蓄積領域が形成され、界面で発生する暗電流を低減させることが可能となる。

図４９に示した分離領域１０８ｈの構成によると、ｐ型半導体領域を介して遮光壁４７１に電圧を印加する構成ではないため、配線５３１下に形成されている領域は、ｎ型半導体領域４１４’とされている。この場合、分離領域１０８ｈは、ｐ型半導体領域４１１、トレンチ４１２、ｐ型半導体領域４１３、およびｎ型半導体領域４１４’から形成されている。

トレンチ４１２に遮光壁４７１を形成し、その遮光壁４７１に電圧を印加しない構成とすることもできる。図５０は、遮光壁４７１に電圧を印加しない構成とした場合の分離領域１０８ｈの構成を示す図である。図５０に示した分離領域１０８ｈ’は、図４９に示した分離領域１０８ｈから、コンタクト５３２を削除した構成とされている点以外は、図４９に示した分離領域１０８ｈと同様の構成である。

図５０に示した分離領域１０８ｈ’における遮光壁４７１は、隣接するＡＰＤ２１からの迷光の影響を防ぐ遮光壁として機能する。

このように、遮光壁４７１に電圧をかける構成とすることも可能であるし、電圧をかけない構成とすることも可能である。遮光壁４７１に電圧をかけない場合、隣接するＡＰＤ２１からの迷光を遮光する効果を得ることができ、遮光壁４７１に電圧をかける場合、さらに、ピニングを取ることができるという効果も得ることができる。

このように、本技術を適用した分離領域の第１乃至第８の実施の形態においては、物理的な貫通電極を形成しなくても、所望とする箇所、例えば、トレンチ４１２（図３７）に電圧を印加することができる。

例えば、図３７を再度参照するに、遮光膜４０２に電圧を印加するとき、コンタクト４１７に電圧を印加すると、ｐ型半導体領域４１５を介して、遮光膜４０２に電圧が印加される。この場合、ｐ型半導体領域４１５に貫通電極を形成し、コンタクト４１７と遮光膜４０２を接続する構成とすることで、遮光膜４０２に電圧が印加される構成とすることも可能であるが、本実施の形態においては、上記したように貫通電極を形成しなくても、遮光膜４０２に電圧を印加する構成とすることができる。

また、ピニングを取るために遮光膜４０２を形成し、その遮光膜４０２に電圧を印加する場合、電流が、遮光膜４０２やトレンチ４１２に流れる必要は無い。換言すれば、遮光膜４０２から、平坦化膜４０１を介して、トレンチ４１２に電流が流れるような構成としなくても、遮光膜４０２付近でのピニングを取る構成とすることができる。

このことから、遮光膜４０２とトレンチ４１２の接続部分において、オーミック接触を取る必要がなく、製造時の工程を簡略化することができる。

＜周辺領域の構成＞
次に、画素領域Ａ１（図３５）とパッド領域Ａ３の間に形成されている周辺領域Ａ２の構成について説明する。

ＡＰＤ２１には、比較的高い電圧が常時印加されている。すなわち、画素領域Ａ１は、比較的高い電圧が常時印加されている。一方で、画素領域Ａ１外の周辺領域Ａ２では、ＧＮＤに抑える（基準電圧を保つ）必要がある。このため高電圧印加に対する画素と周辺領域の分離性や信頼性の確保が必要となる。

例えば、画素領域Ａ１に印加されている高電圧により、分離領域で高電界領域が発生し、ブレークダウンが発生してしまう可能性があるため、そのようなブレークダウンが発生しないような構成とする必要がある。

そこで、以下に説明するように、周辺領域Ａ２に、トレンチを形成することで、画素と周辺領域の分離性や信頼性が確保されるようにする。

＜周辺領域の第１の実施の形態＞
図５１は、周辺領域の第１の実施の形態における周辺領域の構成を示す図である。

図５１には、ＡＰＤ２１と周辺領域７０１ａを示している。ＡＰＤ２１は、第１乃至第１２の実施の形態におけるＡＰＤ２１ａ乃至２１ｍのいずれかを適用することができる。また、ＡＰＤ２１と周辺領域７０１ａの間の分離領域１０８には、分離領域の第１乃至第８の実施の形態における分離領域１０８ａ乃至１０８ｈのいずれかを適用することができる。

図５１に示した周辺領域７０１ａは、ｎ型半導体領域３２１とｐ型半導体領域３２２とから構成されている。ｎ型半導体領域３２１には、トレンチ３２３が形成されている。ｐ型半導体領域３２２には、コンタクト３２５が接続されている。

ｐ型半導体領域３２２に接続されているコンタクト３２５には、基準電圧が印加され（ＧＮＤに保たれ）、ｐ型半導体領域３２２も、基準電圧を維持するように構成されている。

ｎ型半導体領域３２１に形成されているトレンチ３２３は、光入射面側から配線層３１１側まで貫通するように形成されている。このトレンチ３２３内には、酸化膜や窒化膜等の絶縁膜が形成されている（そのような絶縁膜を形成できる材料が充填されている）。トレンチ３２３の位置は、図５１では、ｎ型半導体領域３２１の略中央となる位置に形成されている例を示したが、中央以外の位置に形成されていても良い。

図５２は、図５１に示したように、ｎ型半導体領域３２１に１本のトレンチ３２３が形成されているときのセンサチップ３１０を光入射面側から見たときの平面図である。センサチップ３１０の中央部には画素領域Ａ１が配置され、画素領域Ａ１の周りに周辺領域Ａ２が形成されている。この場合、周辺領域Ａ２は、周辺領域７０１ａとなる。

周辺領域７０１ａには、トレンチ３２３が形成されており、このトレンチ３２３も、画素領域Ａ１の周りに連続的に配置されている。図５２に示した例では、四角形状でトレンチ３２３が形成されている場合を示している。

トレンチ３２３の形状は、四角形状に限らず、図５３Ａに示すように、四角形状の角の部分（コーナーとなる部分）が、削られたような形状とし、鈍角で一周するような形状としても良い。さらに、図５３Ｂに示すように、四角形状のときには角の部分となる部分は、円弧で形成し、角が無いような形状としても良い。

図５３に示したように、角度が鋭角になるような部分がない形状とすることで、トレンチ３２３の線幅を一定の線幅を保った状態で形成でき、コーナーとなる部分の埋め込み性や、絶縁性を向上させることができる。

このように、周辺領域７０１ａにトレンチ３２３を形成することで、換言すれば、周辺領域７０１ａに、画素領域Ａ１を囲むように、絶縁膜を形成することで、画素と周辺領域の分離性や信頼性を確保することができる。

さらに、図５４に示すように、トレンチ３２３を２本設けることで、画素と周辺領域の分離性や信頼性をより確実に確保することができる。図５４に示した周辺領域７０１ａ’のｎ型半導体領域３２１には、２本のトレンチ３２３−１とトレンチ３２３−２が形成されている。

このように、周辺領域７０１に設けるトレンチ３２３の数は、２本に限らず、少なくとも１本あれば良い。さらに図示はしないが、３本以上のトレンチ３２３が形成されていても良い。トレンチ３２３の本数を増やすことで、画素と周辺領域の分離性や信頼性をより確実に確保することができる。

図５５は、図５４に示したように、ｎ型半導体領域３２１に２本のトレンチ３２３−１とトレンチ３２３−２が形成されているときのセンサチップ３１０を光入射面側から見たときの平面図である。センサチップ３１０の中央部に配置された画素領域Ａ１の周りに周辺領域Ａ２（周辺領域７０１ａ’）が形成されている。

周辺領域７０１ａ’の画素領域Ａ１に近い側には、トレンチ３２３−１が形成され、周辺領域７０１ａ’の画素領域Ａ１から遠い側には、トレンチ３２３−２が形成されている。このトレンチ３２３−１とトレンチ３２３−２は、それぞれ、画素領域Ａ１の周りに連続的に形成されている。

図５５に示した例では、四角形状でトレンチ３２３−１，３２３−２が形成されている場合を示したが、図５３に示したトレンチ３２３と同じく、コーナー部分が、鈍角の形状や円弧形状で形成されているようにしても良い。

ｎ型半導体領域３２１に、複数のトレンチ３２３を形成するようにした場合、複数のトレンチ３２３内に充填される材料（トレンチ３２３内に形成される絶縁膜の材料）は、同一の材料であっても良いし、異なる材料であっても良い。

＜周辺領域の第２の実施の形態＞
周辺領域の第２の実施の形態における周辺領域７０１について、図５６を参照して説明する。なお、以下の説明においては、トレンチ３２３は、２本形成されている場合を例に挙げて説明する。

図５６に示した周辺領域７０１ｂには、２本のトレンチ３２３−１とトレンチ３２３−２が形成され、そのトレンチ３２３−１，３２３−２内には、絶縁膜が形成されているとともに、金属や導電性の材料で形成された遮光壁７５１−１，７５１−２も形成されている。

遮光壁７５１は、画素領域Ａ１と周辺領域Ａ２との絶縁を取るために設けられ、遮光することを目的として設けられている壁ではないが、上記した遮光壁４７１（図４３）と同様の材料で形成することができ、また、同様の製造工程で製造することも可能であるため、ここでは遮光壁と記述する。また、遮光壁７５１は、絶縁を目的として設けられているが、遮光壁７５１が設けられた結果として、周辺領域Ａ２から画素領域Ａ１への迷光の影響を低減できるため遮光の効果も得ることができる。

遮光壁７５１は、例えば、Ｔｉ（チタン）、ＴｉＮ（窒化チタン）、Ｔａ（タンタル）、ＴａＮ（窒化タンタル）、Ｗ（タングステン）、ＷＮ（窒化タングステン）、Ａｌ（アルミニウム）、Ｃｕ（銅）など金属材料や、ポリシリコンなどの材料で形成される。

また遮光壁７５１とｎ型半導体領域３２１の接触部は、ＳｉＯ２（二酸化ケイ素）やＳｉＮ（窒化ケイ素）で絶縁されている。すなわち、トレンチ３２３は、中央部分が、遮光壁７５１で形成され、その周りに、絶縁膜が形成された構成とされている。

このように、絶縁膜だけではなく、さらに遮光壁７５１も形成することで、画素と周辺領域の分離性や信頼性をより確実に確保することができる。

＜周辺領域の第３の実施の形態＞
周辺領域の第３の実施の形態における周辺領域７０１について、図５７を参照して説明する。

図５７に示した周辺領域７０１ｃは、図５６に示した周辺領域７０１ｂの構成に対して、ＳＴＩ（Shallow Trench Isolation）７７１を追加した構成とされている点が異なる。

トレンチ３２３―１（遮光壁７５１−１）の配線層３１１側には、ＳＴＩ７７１−１が形成され、トレンチ３２３―２（遮光壁７５１−２）の配線層３１１側には、ＳＴＩ７７１−２が形成されている。ＳＴＩ７７１は、素子分離領域を形成するときの手法であるが、ここでは、トレンチ３２３を形成するときのストッパーとして用いる。

トレンチ３２３を、光入射面側から掘り込むことで形成する場合、ＳＴＩ７７１をｎ型半導体領域３２１の配線層３１１側となる側に形成し、その後、形成されたＳＴＩ７７１を、掘り込み時のストッパーとして用いて、掘り込みが行われる。掘り込み後、絶縁膜の形成や、遮光壁７５１の形成が行われる。

このように、周辺領域７０１ｃに、ＳＴＩ７７１を形成し、そのＳＴＩ７７１を、トレンチ３２３の形成時にストッパーとして用いることで、トレンチ３２３や遮光壁７５１を形成した構成とすることもできる。

この構成の場合も、上記した実施の形態と同じく、画素と周辺領域の分離性や信頼性をより確実に確保することができる。

＜周辺領域の第４の実施の形態＞
周辺領域の第４の実施の形態における周辺領域７０１について、図５８を参照して説明する。

図５８に示した周辺領域７０１ｄは、図５４に示した周辺領域７０１ａの構成に対して、配線３２４を延長した配線３２４’を備え、コンタクト７９１が追加された構成とされている点が異なる。

トレンチ３２３を複数本形成した場合、トレンチ３２３間がフローティングとなる可能性がある。トレンチ３２３間がフローティングの状態となることを防ぐために、図５８に示した周辺領域７０１ｄのような構成とする。

図５８を参照するに、トレンチ３２３−１とトレンチ３２３−２の間に位置するｎ型半導体領域３２１にコンタクト７９１が形成されている。このコンタクト７９１は、配線３２４’と接続されている。この配線３２４’は、ｐ型半導体領域３２２と接続されているコンタクト３２５とも接続されている。

このような構成においては、トレンチ３２３−１とトレンチ３２３−２の間に位置するｎ型半導体領域３２１と、ｐ型半導体領域３２２は、配線３２４’を介して接続された構成となっている。

配線３２４’は、基準電圧が印加されているため、ｎ型半導体領域３２１とｐ型半導体領域３２２は同電圧、例えば０ボルトとなる。このようにｎ型半導体領域３２１の電位が固定されるように構成することで、トレンチ３２３−１とトレンチ３２３−２の間がフローティング状態となることを防ぐことが可能となる。

＜周辺領域の第５の実施の形態＞
周辺領域の第５の実施の形態における周辺領域７０１について、図５９を参照して説明する。

図５９に示した周辺領域７０１ｅは、図５６に示した周辺領域７０１ｂと同じく、トレンチ３２３内に遮光壁７５１が形成された構成とされている。この遮光壁７５１を導電性の材料を用いて形成し、電圧を印加する構成とする。遮光壁７５１−１と遮光壁７５１−２は、配線８１１に接続されている。配線８１１には、コンタクト８１２が接続されており、このコンタクト８１２は、図示してない電圧を印加する回路と接続されている。

コンタクト８１２に、所定の電圧値の電圧が印加されると、コンタクト８１２に接続されている配線８１１、遮光壁７５１−１、および遮光壁７５１−２も、その所定の電圧値の電圧が印加された状態となる。

ここで、例えば、ＡＰＤ２１のアノード１０５に印加されている電圧の電圧値を電圧値Ａとし、ｐ型半導体領域３２２に印加されている電圧の電圧値を電圧値Ｂとした場合、遮光壁７５１に印加される電圧の電圧値Ｃは、電圧値Ａ＞電圧値Ｃ＞電圧値Ｂとされる。

このような電圧を印加することで、周辺領域７０１ｅにおいて、電圧が急激に変化するのではなく、徐々に変化するような状態を作り出すことが可能となる。

なお、図５９に示した例では、遮光壁７５１−１と遮光壁７５１−２に同電圧が印加される構成を例に挙げて説明したが、異なる電圧値の電圧がそれぞれ印加される構成とすることも可能である。

例えば、遮光壁７５１−１に印加される電圧の電圧値を電圧値Ｃ−１とし、遮光壁７５１−２に印加される電圧の電圧値を電圧値Ｃ−２とした場合、電圧値Ａ＞電圧値Ｃ−１＞電圧値Ｃ−２＞電圧値Ｂとなるような電圧が、遮光壁７５１−１と遮光壁７５１−２にそれぞれ印加されるようにしても良い。

このような構成とすることで、画素領域Ａ１に印加されている高電圧により、分離領域に高電界領域が発生し、ブレークダウンが発生してしまうようなことを防ぐことが可能となり、高電圧印加に対する画素と周辺領域の分離性や信頼性を確保することが可能となる。

＜周辺領域の第６の実施の形態＞
周辺領域の第６の実施の形態における周辺領域７０１について、図６０を参照して説明する。

図６０に示した周辺領域７０１ｆは、異なる太さのトレンチ３２３が形成されている点で、上記した周辺領域の第１乃至第５の実施の形態における周辺領域７０１ａ’乃至７０１ｅと異なる構成とされている。

図６０に示した周辺領域の第６の実施の形態における周辺領域７０１ｆには、２本のトレンチ３２３−１’とトレンチ３２３−２’が形成されている。トレンチ３２３−１’は、トレンチ３２３−２’よりも細い線幅で形成されている。

なお図６０では、トレンチ３２３−１’の方が、トレンチ３２３−２’よりも細い線幅で形成されている場合を例示したが、トレンチ３２３−１’の方が、トレンチ３２３−２’よりも太い線幅で形成されているようにしても良い。

またここでは図示しないが、２本以上のトレンチ３２３が形成される場合、それぞれのトレンチ３２３の線幅が異なるように形成することも可能である。

図６１に、トレンチ３２３−２’の部分を拡大した図を示す。トレンチ３２３−２’の線幅を太く形成した場合、トレンチ３２３−２’内に形成される絶縁膜や、遮光壁７５１−２’で、トレンチ３２３−２’内が完全に埋められない可能性がある。

図６１に例示したように、トレンチ３２３−２’内に、遮光壁７５１−２’を形成した場合、その遮光壁７５１−２’の材料で、トレンチ３２３−２’内が完全に埋められず、隙間が形成される可能性がある。このような隙間が形成された場合であっても、絶縁膜８３１を形成し、隙間上に蓋を形成するような構成とすることできる。

例えば、トレンチ３２３−２’（遮光壁７５１−２’）が形成された後、プラズマＣＶＤやスパッタ等により、絶縁膜８３１を形成することができる。絶縁膜８３１は、図６０に示したように、遮光膜４０２上や、絶縁壁７５１−１’（トレンチ３２３−１’）上にもそれぞれ形成される。

このように、絶縁膜８３１を形成することで、仮に隙間が生じたような部分があっても、その部分を、この絶縁膜８３１で蓋した構成とすることができる。よって、製造のばらつきに強く、歩留まり高い製品（この場合、センサチップ３１０）を実現することが可能となる。

なお、製造時には、図６１に示したように、トレンチ３２３−２’の下部には、ストッパー８５１が形成されている。ストッパー８５１は、例えば、ＳｉＮで形成されている。トレンチ３２３を形成するとき、掘り込みが行われる前の時点で、ストッパー８５１が成膜され、そのストッパー８５１まで掘り込みが行われる。掘り込み後、形成されたトレンチ内に絶縁膜や遮光壁が形成される。

ストッパー８５１は、上述した実施の形態においては、図示していないが、例えば、図６０に示したセンサチップ３１０にも、配線層３１１とトレンチ３２３との間の層として形成されている。なお、ストッパー８５１は、研磨などの処理が施されることで、センサチップ３１０には残っていないような構成とすることも可能である。

図６１に示したように、光入射面側とは逆の面（配線層３１１側となる面）に、ストッパー８５１が形成される場合、光入射面側（図中上側）から掘り込みが行われ、トレンチ３２３が形成される。光入射面側から掘り込みが行われることで、トレンチ３２３が形成された場合、そのトレンチ３２３の形状は、詳細に示すと、図６２に示すようになる。

図６２は、図６１と同じく、トレンチ３２３−２’の部分を拡大した図である。図６２に示したトレンチ３２３−２’は、光入射面側（上部）の線幅が、配線層３１１側（下部）の線幅よりも広い線幅となっている。このように、トレンチ３２３の線幅は、掘り込み開始側が広く、掘り込み終了側が狭くなる。

センサチップ３１０に形成されているトレンチ３２３を観察し、そのトレンチ３２３の上部と下部の線幅を比べたとき、線幅が広い方が、掘り込みの開始側であり、線幅が狭い方が、掘り込みの終了側である。このことは、完成したセンサチップ３１０のトレンチから、センサチップ３１０の製造時の掘り込み開始側を判定する１つの判定材料とすることができる。

トレンチ３２３を光入射側から掘り込みを行うことで形成するようにすることで、製造時のＳｉ膜の膜厚の制御性を向上させ、ＰＤＥやジッターなどの画素特性のばらつきを抑制できる。

＜周辺領域の第７の実施の形態＞
周辺領域の第７の実施の形態における周辺領域７０１について、図６３を参照して説明する。

図６３に示した周辺領域７０１ｇは、基板の上方向と下方向のそれぞれから掘り込みを行うことで、トレンチを形成した点が異なる。周辺領域の第１乃至第６の実施の形態においては、トレンチ３２３の製造時の掘り込み方向については特に限定せずに説明した。

周辺領域の第１乃至第６の実施の形態においては、光入射面側から掘り込みを行うことでトレンチが形成されても、配線層３１１と接続される面側から掘り込みを行うことでトレンチが形成されても良い。

図６３に示した周辺領域７０１ｇは、光入射面側から掘り込みが行われることで、トレンチ８７２−１，８７２−２が形成され、光入射面とは逆側の面から掘り込みが行われることで、トレンチ８７３−１，８７３−２が形成される。このように、上方向と下方向から、それぞれ掘り込みを行うことで、貫通するトレンチを形成するようにすることも可能である。

このように、上方向と下方向から、それぞれ掘り込みを行うことで、貫通するトレンチを形成するようにすることで、例えば、センサチップ３１０（配線層３１１を除く）の膜厚が厚い構造の場合であっても、貫通するトレンチを形成することができる。

また、異なる方向から掘り込みを行うことで、トレンチを形成するようにした場合、それぞれのトレンチに、異なる材料を充填させ、異なる性質のトレンチを形成するようにすることもできる。例えば、図６３に示した例では、トレンチ８７２−１（８７２−２）には、遮光壁８７１−１（８７１−２）が形成され、トレンチ８７３−１（８７３−２）には、絶縁材料が充填されている。

なお、トレンチ８７２とトレンチ８７３を同一の材料で充填したり、遮光壁を形成したりすることも可能である。

周辺領域の第１乃至第７の実施の形態のいずれによっても、高電圧印加に対する画素と周辺領域の分離性や信頼性を確保することが可能となる。

また、周辺領域の第１乃至第７の実施の形態のいずれかと、分離領域の第１乃至第８の実施の形態のいずれかを組み合わせることも可能である。

例えば、図３７に示した分離領域の第１の実施の形態と組み合わせた場合、分離領域１０８ａにも、トレンチ４１２が形成されている。このトレンチ４１２に起因した暗電流や白傷などによる影響が発生する可能性もあるが、その影響は、周辺領域の第１乃至第７の実施の形態のいずれかを適用することで、低減することができる。

すなわち、周辺領域の第１乃至第７の実施の形態のいずれかを適用することで、高電圧印加に対する画素と周辺領域の分離性や信頼性を確保することが可能となり、分離領域に設けたトレンチによる影響も、画素と周辺領域の分離性や信頼性を確保されているため、低減することが可能である。

＜撮像装置への適用＞
上述したＡＰＤ２１は、距離を測定する装置に適用できる。ここでは、距離を測定する測距装置に、ＡＰＤ２１を適用した場合を例に挙げて、ＡＰＤ２１の適用例の一例を説明する。

図６４は、本技術を適用したＡＰＤ２１を適用した測距装置の一実施の形態の構成を示す図である。図６４に示した測距装置１０００は、光パルス送信機１０２１、光パルス受光機１０２２、ＲＳフリップフロップ１０２３を含む構成とされている。

距離を測定する方法として、ＴＯＦ（Time Of Flight）方式を用いた場合を例に挙げて説明する。ＴＯＦ型センサとして、上述したＡＰＤ２１を用いることができる。

ＴＯＦ型センサは、自己が発した光が、対象物に当たり、反射して帰ってくるまでの時間を計測することで、対象物までの距離を計測するセンサである。ＴＯＦ型センサは、例えば、図６５に示したタイミングで動作する。

図６５を参照して測距装置１０００の動作について説明する。光パルス送信機１０２１は、供給されるトリガーパルスに基づき、光を発光する（光送信パルス）。発光された光が対象物に当たり、反射されてきた反射光を、光パルス受信機１０２２は、受信する。光パルス受信機１０２２として、上記したＡＰＤ２１を用いることができる。

送信光パルスが発光された時刻と、受信光パルスが受光された時刻との差分が、対象物との距離に応じた時間、すなわち光飛行時間ＴＯＦに相当する。

トリガーパルスは、光パルス送信機１０２１に供給されるとともに、フリップフロップ１０２３にも供給される。トリガーパルスが光パルス送信機１０２１に供給されることで、短時間光パルスが送信され、フリップフロップ１０２３に供給されることで、フリップフロップ１０２３がリセットされる。

光パルス受信機１０２２にＡＰＤ２１を用いた場合、ＡＰＤ２１に受信光パルスが受信されると、フォトンが発生する。その発生したフォトン（電気パルス）により、フリップフロップ１０２３がリセットされる。

このような動作により、光飛行時間ＴＯＦに相当するパルス幅をもったゲート信号を生成することができる。
この生成されるゲート信号を、クロック信号などを用いてカウントすることで、ＴＯＦを算出（デジタル信号として出力）することができる。

測距装置１０００では、上記したような処理により、距離情報が生成される。このような測距装置１０００に対して、上述したＡＰＤ２１を用いることができる。

＜移動体への応用例＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。

図６６は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。

車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図６６に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（Interface）１２０５３が図示されている。

駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。

ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。

車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。

撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。

車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。

マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。

また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。

また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０３０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。

音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図６６の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。

図６７は、撮像部１２０３１の設置位置の例を示す図である。

図６７では、撮像部１２０３１として、撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５を有する。

撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。

なお、図６７には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。

撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。

例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０km/h以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。

例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。

撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。

なお、本明細書に記載された効果はあくまで例示であって限定されるものではなく、また他の効果があってもよい。

なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。

なお、本技術は以下のような構成も取ることができる。
（１）
高電界領域と、
隣接する画素と分離するための分離領域と、
前記分離領域の側壁に電子をトラップするホール蓄積領域と
を備え、
前記ホール蓄積領域は、アノードと電気的に接続されている
光検出器。
（２）
前記ホール蓄積領域は、裏面側にも形成されている
前記（１）に記載の光検出器。
（３）
前記ホール蓄積領域は、ｐ型半導体領域である
前記（１）または（２）に記載の光検出器。
（４）
前記ホール蓄積領域は、負の固定電荷膜によるホールの誘起により形成される
前記（１）乃至（３）のいずれかに記載の光検出器。
（５）
前記ホール蓄積領域は、前記分離領域内に形成された金属膜への電圧の印加によるホールの誘起により形成される
前記（１）乃至（４）のいずれかに記載の光検出器。
（６）
前記高電界領域を構成するカソードのうち、コンタクトが接続される部分以外は、基板内に埋め込まれて形成され、
前記コンタクトが接続される部分以外の領域であり、前記基板の表面には、ホール蓄積領域が形成され、
前記基板の表面に形成されているホール蓄積領域の電位は、前記アノードとは異なる電位とされている
前記（１）乃至（５）のいずれかに記載の光検出器。
（７）
前記基板の表面に形成されているホール蓄積領域の電位は、グランド電位または前記カソードの電位と同一とされている
前記（６）に記載の光検出器。
（８）
前記コンタクトが接続される部分は、前記高電界領域の略中央部分に形成されている
前記（６）または（７）に記載の光検出器。
（９）
前記コンタクトが接続される部分は、前記高電界領域の端付近に形成され、
前記基板の表面に形成されているホール蓄積領域は、前記高電界領域の中央部分に形成されている
前記（６）または（７）に記載の光検出器。
（１０）
前記アノードは、前記分離領域に隣接する一部に形成されている
前記（１）乃至（９）のいずれかに記載の光検出器。
（１１）
高電界領域と、
隣接する画素と分離するための分離領域と、
前記分離領域の側壁にホールをトラップする電子蓄積領域と
を備え、
前記電子蓄積領域は、カソードと電気的に接続されている
光検出器。
（１２）
前記電子蓄積領域は、裏面側にも形成されている
前記（１１）に記載の光検出器。
（１３）
前記電子蓄積領域は、ｎ型半導体領域である
前記（１１）または（１２）に記載の光検出器。
（１４）
前記電子蓄積領域は、正の固定電荷膜による電子の誘起により形成される
前記（１１）乃至（１３）のいずれかに記載の光検出器。
（１５）
前記電子蓄積領域は、前記分離領域内に形成された金属膜への電圧の印加による電子の誘起により形成される
前記（１１）乃至（１４）のいずれかに記載の光検出器。
（１６）
前記高電界領域を構成するアノードのうち、コンタクトが接続される部分以外は、基板内に埋め込まれて形成され、
前記コンタクトが接続される部分以外の領域であり、前記基板の表面には、電子蓄積領域が形成され、
前記基板の表面に形成されている電子蓄積領域の電位は、前記カソードとは異なる電位とされている
前記（１１）乃至（１５）のいずれかに記載の光検出器。
（１７）
前記基板の表面に形成されている電子蓄積領域の電位は、グランド電圧または前記アノードの電圧と同一電圧とされている
前記（１６）に記載の光検出器。
（１８）
前記コンタクトが接続される部分は、前記高電界領域の略中央部分に形成されている
前記（１６）または（１７）に記載の光検出器。
（１９）
前記コンタクトが接続される部分は、前記高電界領域の端付近に形成され、
前記基板の表面に形成されている電子蓄積領域は、前記高電界領域の中央部分に形成されている
前記（１６）または（１７）に記載の光検出器。
（２０）
前記カソードは、前記分離領域に隣接する一部に形成されている
前記（１１）乃至（１９）のいずれかに記載の光検出器。

２１ ＡＰＤ， ２３ オンチップレンズ， １０１ ｎ型半導体領域， １０２ ｐ型半導体領域， １０３ ウェル層， １０４ コンタクト， １０５ アノード， １０６ コンタクト， １０７ ホール蓄積領域， １０８ 分離領域， １５１ 固定電荷膜， １７１ 金属膜

Claims (20)

1. 高電界領域と、
   隣接する画素と分離するための分離領域と、
   前記分離領域の側壁に電子をトラップするホール蓄積領域と
   を備え、
   前記ホール蓄積領域は、アノードと電気的に接続されている
   光検出器。
2. 前記ホール蓄積領域は、裏面側にも形成されている
   請求項１に記載の光検出器。
3. 前記ホール蓄積領域は、ｐ型半導体領域である
   請求項１に記載の光検出器。
4. 前記ホール蓄積領域は、負の固定電荷膜によるホールの誘起により形成される
   請求項１に記載の光検出器。
5. 前記ホール蓄積領域は、前記分離領域内に形成された金属膜への電圧の印加によるホールの誘起により形成される
   請求項１に記載の光検出器。
6. 前記高電界領域を構成するカソードのうち、コンタクトが接続される部分以外は、基板内に埋め込まれて形成され、
   前記コンタクトが接続される部分以外の領域であり、前記基板の表面には、ホール蓄積領域が形成され、
   前記基板の表面に形成されているホール蓄積領域の電位は、前記アノードとは異なる電位とされている
   請求項１に記載の光検出器。
7. 前記基板の表面に形成されているホール蓄積領域の電位は、グランド電位または前記カソードの電位と同一とされている
   請求項６に記載の光検出器。
8. 前記コンタクトが接続される部分は、前記高電界領域の略中央部分に形成されている
   請求項６に記載の光検出器。
9. 前記コンタクトが接続される部分は、前記高電界領域の端付近に形成され、
   前記基板の表面に形成されているホール蓄積領域は、前記高電界領域の中央部分に形成されている
   請求項６に記載の光検出器。
10. 前記アノードは、前記分離領域に隣接する一部に形成されている
    請求項１に記載の光検出器。
11. 高電界領域と、
    隣接する画素と分離するための分離領域と、
    前記分離領域の側壁にホールをトラップする電子蓄積領域と
    を備え、
    前記電子蓄積領域は、カソードと電気的に接続されている
    光検出器。
12. 前記電子蓄積領域は、裏面側にも形成されている
    請求項１１に記載の光検出器。
13. 前記電子蓄積領域は、ｎ型半導体領域である
    請求項１１に記載の光検出器。
14. 前記電子蓄積領域は、正の固定電荷膜による電子の誘起により形成される
    請求項１１に記載の光検出器。
15. 前記電子蓄積領域は、前記分離領域内に形成された金属膜への電圧の印加による電子の誘起により形成される
    請求項１１に記載の光検出器。
16. 前記高電界領域を構成するアノードのうち、コンタクトが接続される部分以外は、基板内に埋め込まれて形成され、
    前記コンタクトが接続される部分以外の領域であり、前記基板の表面には、電子蓄積領域が形成され、
    前記基板の表面に形成されている電子蓄積領域の電位は、前記カソードとは異なる電位とされている
    請求項１１に記載の光検出器。
17. 前記基板の表面に形成されている電子蓄積領域の電位は、グランド電圧または前記アノードの電圧と同一電圧とされている
    請求項１６に記載の光検出器。
18. 前記コンタクトが接続される部分は、前記高電界領域の略中央部分に形成されている
    請求項１６に記載の光検出器。
19. 前記コンタクトが接続される部分は、前記高電界領域の端付近に形成され、
    前記基板の表面に形成されている電子蓄積領域は、前記高電界領域の中央部分に形成されている
    請求項１６に記載の光検出器。
20. 前記カソードは、前記分離領域に隣接する一部に形成されている
    請求項１１に記載の光検出器。

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