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JP2013038400A - 半導体装置、及び半導体装置の作製方法 - Google Patents

半導体装置、及び半導体装置の作製方法 Download PDF

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Abstract

【課題】用途に合わせて要求される電気的特性を備えた酸化物半導体層を用いたトランジスタ、及び該トランジスタを有する半導体装置を提供する。
【解決手段】酸化物絶縁膜上に、半導体層、ソース電極層又はドレイン電極層、ゲート絶縁膜、及びゲート電極層が順に積層されたトランジスタにおいて、該半導体層としてエネルギーギャップの異なる少なくとも２層の酸化物半導体層を含み、かつ積層された酸化物半導体層の間に混合領域を有する酸化物半導体積層を用いる。
【選択図】図１

Description

半導体装置及び半導体装置の作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタ（薄膜トランジスタ（ＴＦＴ）ともいう）を構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
例えば、トランジスタの活性層として、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む非晶質酸化物を用いたトランジスタが開示されている（特許文献１参照）。
特開２００６−１６５５２８号公報
トランジスタのオン特性（例えば、オン電流や電界効果移動度）が向上すると、半導体装置において入力信号に対する高速応答、高速駆動が可能になり、より高性能な半導体装置が実現できる。一方、半導体装置の低消費電力化には、トランジスタのオフ電流が十分低いことが求められる。このように、トランジスタに求められる電気特性は用途や目的に合わせて様々であり、該電気特性をより精度よく制御することは有益である。
酸化物半導体をチャネル形成領域に用いたトランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現するトランジスタ構造およびその作製方法を課題の一つとする。
トランジスタは、ゲート電圧が０Ｖにできるだけ近い正のしきい値電圧でチャネルが形成されることが望ましい。トランジスタのしきい値電圧がマイナスであると、ゲート電圧が０Ｖでもソース電極とドレイン電極の間に電流が流れる、所謂ノーマリーオンとなりやすい。ＬＳＩやＣＰＵやメモリにおいては、回路を構成するトランジスタの電気特性が重要であり、この電気特性が半導体装置の消費電力を左右する。特に、トランジスタの電気特性のうち、しきい値電圧（Ｖｔｈ）が重要である。電界効果移動度が高くとも、しきい値電圧がマイナスであると、回路として制御することが困難である。負の電圧状態でもチャネルが形成されてドレイン電流が流れるトランジスタは、半導体装置の集積回路に用いるトランジスタとしては不向きである。
また、材料や作製条件によっては、作製されたトランジスタがノーマリーオフとならない場合であっても、ノーマリーオフの特性に近づけることが重要であり、しきい値電圧がマイナスである、所謂ノーマリーオンであっても、トランジスタのしきい値をゼロに近づける構成およびその作製方法を提供することも課題の一つとする。
また、より高性能な半導体装置を実現するため、トランジスタのオン特性（例えば、オン電流や電界効果移動度）を向上させて、半導体装置の高速応答、高速駆動を実現する構成およびその作製方法を提供することも課題の一つとする。
上記のように、用途に合わせて要求される電気的特性を備えた酸化物半導体層を用いたトランジスタ、及び該トランジスタを有する半導体装置を提供することを課題の一とする。
上記課題のうち、少なくともいずれか一を解決することを課題とする。
半導体層、ソース電極層又はドレイン電極層、ゲート絶縁膜、及びゲート電極層が順に積層されたトランジスタにおいて、該半導体層としてエネルギーギャップの異なる少なくとも２層の酸化物半導体層を含み、かつ積層された酸化物半導体層の間に混合領域を有する酸化物半導体積層を用いる。
本明細書に開示する酸化物半導体積層において、積層する酸化物半導体層の界面は不明確であり、異なる複数の酸化物半導体層の間に混合領域又は混合層とよぶことのできる箇所を有する。なお、界面が不明確とは、高分解能透過電子顕微鏡を用いた酸化物半導体積層の断面観察（ＴＥＭ像）において、酸化物半導体層の間に連続的な境界が確認できない場合を指す。
混合領域は、積層する酸化物半導体層に含まれる元素が混合する領域であり、積層する酸化物半導体層とは少なくとも構成する元素の組成（組成比）が異なる。例えば、酸化物半導体積層をインジウム、スズ、及び亜鉛を含む第１の酸化物半導体層及びインジウム、ガリウム、及び亜鉛を含む第２の酸化物半導体層の積層構造とする場合、第１の酸化物半導体層と第２の酸化物半導体層との間に、インジウム、スズ、ガリウム、及び亜鉛を含む混合領域を形成することができる。また、第１の酸化物半導体層と第２の酸化物半導体層と含まれる元素は同じでも、その組成（組成比）が異なる混合領域を形成することができる。
また、混合領域のエネルギーギャップは、挟持される酸化物半導体層とは異なり、該値は挟持される酸化物半導体層のエネルギーギャップの間の値となる。よって、エネルギーギャップの異なる積層する酸化物半導体層を含む酸化物半導体積層において、該酸化物半導体層間に混合領域を設けることで、第１の酸化物半導体層と第２の酸化物半導体層の間の領域のエネルギーギャップはエネルギーバンド図において連続接合となる。
混合領域は、複数の酸化物半導体層を含む酸化物半導体積層に加熱処理を行うことによって形成することができる。加熱処理は、積層する酸化物半導体層中の元素が熱により拡散できる温度とし、かつ積層する酸化物半導体層が酸化物半導体積層全領域において、組成（組成比）が均一な混合領域とならない条件で行う。
混合領域により、積層する酸化物半導体層において界面散乱が減少し、トランジスタの電界効果移動度を向上させることができる。
酸化物半導体積層を第１の酸化物半導体層及び第２の酸化物半導体層の積層構造とする場合、第１の酸化物半導体層及び第２の酸化物半導体層は、それぞれの有するエネルギーギャップが異なればよく、その積層順は限定されず、ゲート絶縁膜と接する方をエネルギーギャップが大きい層としてもよいし、エネルギーギャップが小さい層としてもよい。
具体的には、酸化物半導体積層において、一方の酸化物半導体層のエネルギーギャップを３ｅＶ以上とし、他方の酸化物半導体層のエネルギーギャップを３ｅＶ未満とする。なお、本明細書において、「エネルギーギャップ」という用語は、「バンドギャップ」や、「禁制帯幅」と同じ意味で用いている。
酸化物半導体積層を３層以上の積層構造とする場合、すべての酸化物半導体層同士が異なるエネルギーギャップを有する構造であってもよいし、ほぼ同じエネルギーギャップを有する酸化物半導体層を複数酸化物半導体積層中に用いてもよい。
例えば、酸化物半導体積層を第１の酸化物半導体層、第２の酸化物半導体層、及び第３の酸化物半導体層の積層構造において、第２の酸化物半導体層のエネルギーギャップを第１の酸化物半導体層及び第３の酸化物半導体層のエネルギーギャップより小さくする。または、第２の酸化物半導体層の電子親和力を、第１の酸化物半導体層及び第３の酸化物半導体層の電子親和力よりも大きくする。この場合、第１の酸化物半導体層及び第３の酸化物半導体層のエネルギーギャップと電子親和力とは同等とすることができる。エネルギーギャップの小さい第２の酸化物半導体層を、エネルギーギャップの大きい第１の酸化物半導体層及び第３の酸化物半導体層により挟む構造とすることによって、よりトランジスタのオフ電流（リーク電流）を低減する効果が得られる。ここで、電子親和力とは真空準位と酸化物半導体の伝導帯とのエネルギー差を表す。
酸化物半導体層を用いたトランジスタにおいて、該酸化物半導体層のエネルギーギャップは、トランジスタの電気特性に影響を与える。例えば、酸化物半導体層を用いたトランジスタにおいて、酸化物半導体層のエネルギーギャップが小さいと、オン特性（例えば、オン電流や電界効果移動度）が向上し、一方、酸化物半導体層のエネルギーギャップが大きいと、オフ電流が低減できる。
単層の酸化物半導体層では該酸化物半導体層のエネルギーギャップの大きさで、トランジスタの電気特性はほぼ決定してしまうため、所望の電気的特性をトランジスタに付与することは難しい。
異なるエネルギーギャップを有する複数の酸化物半導体層を用いた酸化物半導体積層を用いることによって、トランジスタの電気特性をより精度よく制御することができ、所望の電気特性をトランジスタに付与することが可能となる。
従って、高機能、高信頼性、又は低消費電力など、種々の目的に応じた半導体装置を提供することができる。
本明細書で開示する発明の構成の一形態は、エネルギーギャップが異なる第１の酸化物半導体層及び第２の酸化物半導体層を含む酸化物半導体積層と、酸化物半導体積層上にソース電極層及びドレイン電極層と、ソース電極層及びドレイン電極層上にゲート絶縁膜と、ゲート絶縁膜上に酸化物半導体積層と重なるゲート電極層とを有し、第１の酸化物半導体層と第２の酸化物半導体層との間に、第１の酸化物半導体層及び第２の酸化物半導体層と組成が異なる混合領域が設けられている半導体装置である。
本明細書で開示する発明の構成の一形態は、第１の酸化物半導体層、第２の酸化物半導体層、及び第３の酸化物半導体層を順に含む酸化物半導体積層と、酸化物半導体積層上にソース電極層及びドレイン電極層と、ソース電極層及びドレイン電極層上にゲート絶縁膜と、ゲート絶縁膜上に酸化物半導体積層と重なるゲート電極層とを有し、第２の酸化物半導体層は、第１の酸化物半導体層及び第３の酸化物半導体層のエネルギーギャップより小さいエネルギーギャップを有し、第１の酸化物半導体層と第２の酸化物半導体層との間に、第１の酸化物半導体層及び第２の酸化物半導体層と組成が異なる第１の混合領域が設けられており、第２の酸化物半導体層と第３の酸化物半導体層との間に、第２の酸化物半導体層及び第３の酸化物半導体層と組成が異なる第２の混合領域が設けられている半導体装置である。
酸化物半導体積層において、上層の酸化物半導体層が下層の酸化物半導体層の上面及び側面を覆う構造としてもよい。例えば上記構成において、第２の酸化物半導体層により第１の酸化物半導体層の上面及び側面を覆う構造、又は第３の酸化物半導体層により第２の酸化物半導体層の上面、及び第２の酸化物半導体層（若しくは第１の酸化物半導体層及び第２の酸化物半導体層）の側面を覆う構造とすることができる。
また、酸化物半導体積層において、ソース電極層またはドレイン電極層と重畳しない領域は、ソース電極層またはドレイン電極層と重畳する領域よりも高い酸素濃度を有する構成としてもよい。
また、酸化物半導体積層において、ゲート電極層と重畳しない領域は、ドーパントを含む構成としてもよい。
本明細書で開示する発明の構成の一形態は、酸化物絶縁膜上にエネルギーギャップが異なる第１の酸化物半導体層及び第２の酸化物半導体層を含む酸化物半導体積層を形成し、酸化物半導体積層に加熱処理を行い第１の酸化物半導体層と第２の酸化物半導体層との間に第１の酸化物半導体層及び第２の酸化物半導体層と組成が異なる混合領域を形成し、酸化物半導体積層上にソース電極層及びドレイン電極層を形成し、ソース電極層及びドレイン電極層を覆うゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極層を形成する半導体装置の作製方法である。
本明細書で開示する発明の構成の一形態は、酸化物絶縁膜上に第１の酸化物半導体層を形成し、第１の酸化物半導体層よりエネルギーギャップが大きい第２の酸化物半導体層を第１の酸化物半導体層上面及び側面を覆って成膜して酸化物半導体積層を形成し、酸化物半導体積層に加熱処理を行い第１の酸化物半導体層と第２の酸化物半導体層との間に第１の酸化物半導体層及び第２の酸化物半導体層と組成が異なる混合領域を形成し、第２の酸化物半導体層上にソース電極層及びドレイン電極層を形成し、ソース電極層及びドレイン電極層を覆うゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極層を形成する半導体装置の作製方法である。
本明細書で開示する発明の構成の一形態は、酸化物絶縁膜上に第１の酸化物半導体層を形成し、第１の酸化物半導体層上に第１の酸化物半導体層よりエネルギーギャップが小さい第２の酸化物半導体層を形成し、第２の酸化物半導体層よりエネルギーギャップが大きい第３の酸化物半導体層を第２の酸化物半導体層上面及び側面を覆って成膜して酸化物半導体積層を形成し、酸化物半導体積層に加熱処理を行い、第１の酸化物半導体層と第２の酸化物半導体層との間に第１の酸化物半導体層及び第２の酸化物半導体層と組成が異なる第１の混合領域、及び第２の酸化物半導体層と第３の酸化物半導体層との間に第２の酸化物半導体層及び第３の酸化物半導体層と組成が異なる第２の混合領域を形成し、第３の酸化物半導体層上にソース電極層及びドレイン電極層を形成し、ソース電極層及びドレイン電極層を覆うゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極層を形成する半導体装置の作製方法である。
また、ゲート電極層をマスクとして酸化物半導体積層にドーパントを導入し、酸化物半導体積層において自己整合的にチャネル形成領域を挟んでチャネル形成領域より抵抗が低く、ドーパントを含む低抵抗領域を形成してもよい。ドーパントは、酸化物半導体積層の導電率を変化させる不純物である。ドーパントの導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。
チャネル長方向にチャネル形成領域を挟んで低抵抗領域を含む酸化物半導体積層を有することにより、該トランジスタはオン特性（例えば、オン電流及び電界効果移動度）が高く、高速動作、高速応答が可能となる。
また、酸化物半導体層に水素若しくは水分を放出させる加熱処理（脱水化又は脱水素化処理）を行ってもよい。脱水化又は脱水素化処理は、混合領域を形成する加熱処理と兼ねることができる。また、酸化物半導体層として結晶性酸化物半導体層を用いる場合、混合領域を形成する加熱処理を、結晶化のための加熱処理と兼ねることができる。
また、脱水化又は脱水素化処理によって、酸化物半導体を構成する主成分材料である酸素が同時に脱離して減少してしまうおそれがある。酸化物半導体膜において、酸素が脱離した箇所では酸素欠損が存在し、該酸素欠損に起因してトランジスタの電気的特性変動を招くドナー準位が生じてしまう。
よって、脱水化又は脱水素化処理を行った酸化物半導体層に、酸素を供給することが好ましい。酸化物半導体層へ酸素を供給することにより、膜中の酸素欠損を補填することができる。
例えば、酸素の供給源となる酸素を多く（過剰に）含む酸化物絶縁膜を酸化物半導体層と接して設けることによって、該酸化物絶縁膜から酸化物半導体層へ酸素を供給することができる。上記構成において、脱水化又は脱水素化処理として加熱処理を行った酸化物半導体層及び酸化物絶縁膜を少なくとも一部が接した状態で加熱処理を行うことによって酸化物半導体層への酸素の供給を行ってもよい。
また、脱水化又は脱水素化処理を行った酸化物半導体層に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む）を導入して膜中に酸素を供給してもよい。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いることができる。
さらに、好ましくはトランジスタに設けられる酸化物半導体層は、酸化物半導体が結晶状態における化学量論的組成比における含有量に対し、酸素の含有量が過剰な領域が含まれている膜とするとよい。この場合、酸素の含有量は、酸化物半導体の化学量論的組成比における含有量を超える程度とする。あるいは、酸素の含有量は、単結晶の場合の酸素の量を超える程度とする。酸化物半導体の格子間に酸素が存在する場合もある。
水素若しくは水分を酸化物半導体から除去し、不純物が極力含まれないように高純度化し、酸素を供給して酸素欠損を補填することによりＩ型（真性）の酸化物半導体、又はＩ型（真性）に限りなく近い酸化物半導体とすることができる。そうすることにより、酸化物半導体のフェルミ準位（Ｅｆ）を真性フェルミ準位（Ｅｉ）と同じレベルにまですることができる。よって、該酸化物半導体層をトランジスタに用いることで、酸素欠損に起因するトランジスタのしきい値電圧Ｖｔｈのばらつき、しきい値電圧のシフトΔＶｔｈを低減することができる。
本発明の一形態は、トランジスタ若しくはトランジスタを含んで構成される回路を有する半導体装置に関する。例えば、酸化物半導体でチャネル形成領域が形成される、トランジスタ若しくはトランジスタを含んで構成される回路を有する半導体装置に関する。例えば、ＬＳＩや、ＣＰＵや、電源回路に搭載されるパワーデバイスや、メモリ、サイリスタ、コンバータ、イメージセンサなどを含む半導体集積回路、液晶表示パネルに代表される電気光学装置や発光素子を有する発光表示装置を部品として搭載した電子機器に関する。
異なるエネルギーギャップを有する複数の酸化物半導体層を用いた酸化物半導体積層を用いることによって、トランジスタの電気特性をより精度よく制御することができ、所望の電気特性をトランジスタに付与することが可能となる。
従って、高機能、高信頼性、又は低消費電力など、種々の目的に応じた半導体装置を提供することができる。
半導体装置の一形態を説明する図。 半導体装置及び半導体装置の作製方法の一形態を説明する図。 半導体装置の一形態を説明する図。 半導体装置の一形態を説明する図。 半導体装置及び半導体装置の作製方法の一形態を説明する図。 半導体装置及び半導体装置の作製方法の一形態を説明する図。 半導体装置の一形態を説明する図。 半導体装置の一形態を説明する図。 半導体装置の一形態を説明する図。 半導体装置の一形態を説明する図。 半導体装置の一形態を説明する図。 半導体装置の一形態を説明する図。 半導体装置の一形態を説明する図。 半導体装置の一形態を説明する図。 半導体装置の一形態を説明する図。 電子機器を示す図。 実施例試料のＴＥＭ写真図。 比較例試料のＴＥＭ写真図およびその模式図。
以下では、本明細書に開示する発明の実施の形態について図面を用いて詳細に説明する。ただし、本明細書に開示する発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本明細書に開示する発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順又は積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。
（実施の形態１）
本実施の形態では、半導体装置及び半導体装置の作製方法の一形態を、図１及び図３を用いて説明する。本実施の形態では、半導体装置の一例として酸化物半導体膜を有するトランジスタを示す。
トランジスタはチャネル形成領域が１つ形成されるシングルゲート構造でも、２つ形成されるダブルゲート構造もしくは３つ形成されるトリプルゲート構造であってもよい。また、チャネル領域の上下にゲート絶縁膜を介して配置された２つのゲート電極層を有する、デュアルゲート型でもよい。
図１（Ａ）（Ｂ）に示すトランジスタ４４０ａ、トランジスタ４４０ｂは、トップゲート構造を有するプレーナ型のトランジスタの例である。
図１（Ａ）（Ｂ）に示すように、トランジスタ４４０ａ、トランジスタ４４０ｂは、酸化物絶縁膜４３６が設けられた絶縁表面を有する基板４００上に、エネルギーギャップの異なる第１の酸化物半導体層１０１及び第２の酸化物半導体層１０２を含み、かつ第１の酸化物半導体層１０１及び第２の酸化物半導体層１０２の間に混合領域１０５を有する酸化物半導体積層４０３、ソース電極層４０５ａ、ドレイン電極層４０５ｂ、ゲート絶縁膜４０２、ゲート電極層４０１を有する。トランジスタ４４０ａ、トランジスタ４４０ｂ上には、絶縁膜４０７が形成されている。
酸化物半導体積層４０３において、第１の酸化物半導体層１０１及び第２の酸化物半導体層１０２の界面は不明確であり、第１の酸化物半導体層１０１及び第２の酸化物半導体層１０２の間に混合領域１０５を有する。なお、界面が不明確とは、例えば高分解能透過電子顕微鏡を用いた酸化物半導体積層４０３の断面観察（ＴＥＭ像）において、積層する酸化物半導体層の間に連続的な境界が確認できない場合を指す。
混合領域１０５は、積層する第１の酸化物半導体層１０１及び第２の酸化物半導体層１０２に含まれる元素が混合する領域であり、第１の酸化物半導体層１０１及び第２の酸化物半導体層１０２とは少なくとも構成する元素の組成（組成比）が異なる。例えば、酸化物半導体積層４０３をインジウム、スズ、及び亜鉛を含む第１の酸化物半導体層及びインジウム、ガリウム、及び亜鉛を含む第２の酸化物半導体層の積層構造とする場合、第１の酸化物半導体層と第２の酸化物半導体層との間に、インジウム、スズ、ガリウム、及び亜鉛を含む混合領域１０５を形成することができる。また、第１の酸化物半導体層１０１と第２の酸化物半導体層１０２と含まれる元素は同じでも、その組成（組成比）が異なる混合領域１０５を形成することができる。よって、混合領域１０５の有するエネルギーギャップも、第１の酸化物半導体層１０１及び第２の酸化物半導体層１０２のエネルギーギャップとは異なり、混合領域１０５のエネルギーギャップは、第１の酸化物半導体層１０１のエネルギーギャップ及び第２の酸化物半導体層１０２のエネルギーギャップの間の値となる。
従って、混合領域１０５を設けることで、第１の酸化物半導体層１０１と第２の酸化物半導体層１０２の間の領域のエネルギーギャップはエネルギーバンド図において連続接合となり、積層する第１の酸化物半導体層１０１及び第２の酸化物半導体層１０２の界面における散乱を抑制することができる。界面散乱を抑制することができるため、混合領域１０５が設けられた酸化物半導体積層４０３を用いたトランジスタは、電界効果移動度を向上させることができる。
混合領域１０５を設けることで、エネルギーバンド図において、第１の酸化物半導体層１０１と第２の酸化物半導体層１０２との間に勾配を形成できる。該勾配は、複数段の階段状であってもよい。
なお、図１において、第１の酸化物半導体層１０１、混合領域１０５、及び第２の酸化物半導体層１０２の界面を点線で図示しているが、これは酸化物半導体積層４０３において界面（境界）が不明確（不明瞭）であることを模式的に示したものである。これは本明細書の他の図面においても同様である。
酸化物半導体積層４０３において、第１の酸化物半導体層１０１及び第２の酸化物半導体層１０２は、それぞれの有するエネルギーギャップが異なればよく、その積層順は限定されない。
具体的には、酸化物半導体積層４０３において、一方の酸化物半導体層のエネルギーギャップを３ｅＶ以上とし、他方の酸化物半導体層のエネルギーギャップを３ｅＶ未満とする。
図１（Ａ）に示すトランジスタ４４０ａは、第１の酸化物半導体層１０１より第２の酸化物半導体層１０２の方が、エネルギーギャップが大きい例である。本実施の形態では、トランジスタ４４０ａにおける第１の酸化物半導体層１０１としてＩｎ−Ｓｎ−Ｚｎ系酸化物膜（エネルギーギャップ２．６ｅＶ〜２．９ｅＶ、代表的には２．８ｅＶ）、第２の酸化物半導体層１０２としてはＩｎ−Ｇａ−Ｚｎ系酸化物膜（エネルギーギャップ３．０ｅＶ〜３．４ｅＶ、代表的には３．２ｅＶ）を用いる。
一方、図１（Ｂ）に示すトランジスタ４４０ｂは、第１の酸化物半導体層１０１より第２の酸化物半導体層１０２の方が、該エネルギーギャップが小さい例である。本実施の形態では、トランジスタ４４０ｂにおける第１の酸化物半導体層１０１としてＩｎ−Ｇａ−Ｚｎ系酸化物膜（エネルギーギャップ３．２ｅＶ）、第２の酸化物半導体層１０２としてはＩｎ−Ｓｎ−Ｚｎ系酸化物膜（エネルギーギャップ２．８ｅＶ）を用いる。
このように、酸化物半導体積層４０３において、第１の酸化物半導体層１０１及び第２の酸化物半導体層１０２は、ゲート絶縁膜４０２と接する方をエネルギーギャップが大きい層としてもよいし、エネルギーギャップが小さい層としてもよい。
図４（Ａ）に酸化物半導体積層４０３として第１の酸化物半導体層１０１、第２の酸化物半導体層１０２、及び第３の酸化物半導体層１０３の３層構造の積層を用いたトランジスタ４８０を示す。
トランジスタ４８０は、酸化物絶縁膜４３６が設けられた絶縁表面を有する基板４００上に、第１の酸化物半導体層１０１、第２の酸化物半導体層１０２、及び第３の酸化物半導体層１０３を含み、かつ第１の酸化物半導体層１０１及び第２の酸化物半導体層１０２の間に混合領域１０５、第２の酸化物半導体層１０２及び第３の酸化物半導体層１０３の間に混合領域１０７を有する酸化物半導体積層４０３、ソース電極層４０５ａ、ドレイン電極層４０５ｂ、ゲート絶縁膜４０２、ゲート電極層４０１を有する。トランジスタ４８０上には、絶縁膜４０７が形成されている。
トランジスタ４８０の酸化物半導体積層４０３において、第１の酸化物半導体層１０１、第２の酸化物半導体層１０２、及び第３の酸化物半導体層１０３のエネルギーギャップは全て同じではなく、少なくとも２種類の異なる値のエネルギーギャップを含む。
酸化物半導体積層４０３を３層以上の積層構造とする場合、すべての酸化物半導体層同士が異なるエネルギーギャップを有する構造であってもよいし、ほぼ同じエネルギーギャップを有する酸化物半導体層を複数酸化物半導体積層４０３中に用いてもよい。
酸化物半導体積層４０３（第１の酸化物半導体層１０１、第２の酸化物半導体層１０２、第３の酸化物半導体層１０３）に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を有することが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低くすることにより移動度を上げることができる。
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成のｒだけ近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）２＋（ｂ−Ｂ）２＋（ｃ−Ｃ）２≦ｒ２を満たすことをいう。ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
なお、Ｒａは、ＪＩＳ Ｂ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている算術平均粗さを曲面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」で表現でき、以下の式にて定義される。
ここで、指定面とは、粗さ計測の対象となる面であり、座標（（ｘ１，ｙ１，ｆ（ｘ１，ｙ１）），（ｘ１，ｙ２，ｆ（ｘ１，ｙ２）），（ｘ２，ｙ１，ｆ（ｘ２，ｙ１）），（ｘ２，ｙ２，ｆ（ｘ２，ｙ２））の４点で表される四角形の領域とし、指定面をｘｙ平面に投影した長方形の面積をＳ０、指定面の平均高さをＺ０とする。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて測定可能である。
酸化物半導体積層４０３（第１の酸化物半導体層１０１、第２の酸化物半導体層１０２、第３の酸化物半導体層１０３）として、結晶を含み、結晶性を有する酸化物半導体層（結晶性酸化物半導体層）を用いることができる。結晶性酸化物半導体層における結晶状態は、結晶軸の方向が無秩序な状態でも、一定の配向性を有する状態であってもよい。
例えば、結晶性酸化物半導体層として、表面に概略垂直なｃ軸を有している結晶を含む酸化物半導体層を用いることができる。
表面に概略垂直なｃ軸を有している結晶を含む酸化物半導体層は、単結晶構造ではなく、非晶質構造でもない構造であり、ｃ軸配向を有した結晶性酸化物半導体層（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ ＣｒｙｓｔａｌｌｉｎｅＯｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ； ＣＡＡＣ−ＯＳともいう）膜である。
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
ＣＡＡＣ−ＯＳ膜を得る方法としては、３つ挙げられる。１つ目は、成膜温度を２００℃以上５００℃以下として酸化物半導体層の成膜を行い、表面に概略垂直にｃ軸配向させる方法である。２つ目は、膜厚を薄く成膜した後、２００℃以上７００℃以下の加熱処理を行い、表面に概略垂直にｃ軸配向させる方法である。３つ目は、一層目の膜厚を薄く成膜した後、２００℃以上７００℃以下の加熱処理を行い、２層目の成膜を行い、表面に概略垂直にｃ軸配向させる方法である。
第１の酸化物半導体層１０１、第２の酸化物半導体層１０２、第３の酸化物半導体層１０３の膜厚は、１ｎｍ以上１０ｎｍ以下（好ましくは５ｎｍ以上３０ｎｍ以下）とし、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いることができる。また、第１の酸化物半導体層１０１、第２の酸化物半導体層１０２、第３の酸化物半導体層１０３は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置を用いて成膜してもよい。
酸化物半導体層を用いたトランジスタにおいて、該酸化物半導体層のエネルギーギャップは、トランジスタの電気特性に影響を与える。例えば、酸化物半導体層を用いたトランジスタにおいて、酸化物半導体層のエネルギーギャップが小さいと、オン特性（例えば、オン電流や電界効果移動度）が向上し、一方、酸化物半導体層のエネルギーギャップが大きいと、オフ電流が低減できる。
異なるエネルギーギャップを有する複数の酸化物半導体層を用いた酸化物半導体積層４０３を用いることによって、トランジスタ４４０ａ、トランジスタ４４０ｂ、トランジスタ４８０の電気特性をより精度よく制御することができ、所望の電気特性をトランジスタ４４０ａ、トランジスタ４４０ｂ、トランジスタ４８０に付与することが可能となる。
例えば、トランジスタ４８０の酸化物半導体積層４０３において、第２の酸化物半導体層１０２のエネルギーギャップを第１の酸化物半導体層１０１及び第３の酸化物半導体層１０３のエネルギーギャップより小さくする。この場合、第１の酸化物半導体層１０１及び第３の酸化物半導体層１０３のエネルギーギャップはほぼ同じとすることができる。
図４（Ｃ）に、図４（Ａ）における膜厚方向（Ｅ１−Ｅ２間）のエネルギーバンド図を示す。トランジスタ４８０では、図４（Ｃ）に示すエネルギーバンド図となるように、第１の酸化物半導体層１０１、第２の酸化物半導体層１０２、及び第３の酸化物半導体層１０３の材料を選択することが好ましい。ただし、伝導帯に埋め込みチャネルが形成されれば十分な効果が得られるため、必ずしも図４（Ｃ）のように伝導帯と価電子帯の両方に凹部を有するエネルギーバンド図に限定しなくともよく、例えば伝導帯のみに凹部を有するエネルギーバンド図が得られる構成としてもよい。図４（Ｃ）に示すように、混合領域１０５及び混合領域１０７が設けられることで、酸化物半導体層１０１と第２の酸化物半導体層１０２の間の領域のエネルギーギャップはエネルギーバンド図において連続接合となっている。よって、酸化物半導体積層４０３において、界面散乱を抑制することができるため、トランジスタ４８０の電界移動度を向上させることが可能となる。
例えば、トランジスタ４８０における第１の酸化物半導体層１０１としてＩｎ−Ｇａ−Ｚｎ系酸化物膜（エネルギーギャップ３．２ｅＶ）、第２の酸化物半導体層１０２としてはＩｎ−Ｓｎ−Ｚｎ系酸化物膜（エネルギーギャップ２．８ｅＶ）、第３の酸化物半導体層１０３としてＩｎ−Ｇａ−Ｚｎ系酸化物膜（エネルギーギャップ３．２ｅＶ）を用いる。
また、トランジスタ４８０におけるような３層積層の酸化物半導体積層４０３としては、第１の酸化物半導体層１０１としてＩｎ−Ｇａ−Ｚｎ系酸化物膜、第２の酸化物半導体層１０２としてはＩｎ−Ｚｎ系酸化物膜、第３の酸化物半導体層１０３としてＩｎ−Ｇａ−Ｚｎ系酸化物膜の積層、第１の酸化物半導体層１０１としてＧａ−Ｚｎ系酸化物膜、第２の酸化物半導体層１０２としてはＩｎ−Ｓｎ−Ｚｎ系酸化物膜、第３の酸化物半導体層１０３としてＧａ−Ｚｎ系酸化物膜の積層、第１の酸化物半導体層１０１としてＧａ−Ｚｎ系酸化物膜、第２の酸化物半導体層１０２としてはＩｎ−Ｚｎ系酸化物膜、第３の酸化物半導体層１０３としてＧａ−Ｚｎ系酸化物膜の積層、第１の酸化物半導体層１０１としてＩｎ−Ｇａ系酸化物膜、第２の酸化物半導体層１０２としてはＩｎ−Ｇａ−Ｚｎ系酸化物膜、第３の酸化物半導体層１０３としてＩｎ−Ｇａ系酸化物膜の積層、又は第１の酸化物半導体層１０１としてＩｎ−Ｇａ−Ｚｎ系酸化物膜、第２の酸化物半導体層１０２としては酸化インジウム（Ｉｎ系酸化物）膜、第３の酸化物半導体層１０３としてＩｎ−Ｇａ−Ｚｎ系酸化物膜の積層などを用いることができる。
エネルギーギャップの小さい第２の酸化物半導体層１０２を、エネルギーギャップの大きい第１の酸化物半導体層１０１及び第３の酸化物半導体層１０３により挟む構造とすることによって、よりトランジスタ４８０のオフ電流（リーク電流）を低減する効果が得られる。
図２（Ａ）乃至（Ｅ）にトランジスタ４４０ａの作製方法の一例を示す。
まず、絶縁表面を有する基板４００上に酸化物絶縁膜４３６を形成する。
絶縁表面を有する基板４００に使用することができる基板に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することもでき、これらの基板上に半導体素子が設けられたものを、基板４００として用いてもよい。
また、基板４００として、可撓性基板を用いて半導体装置を作製してもよい。可撓性を有する半導体装置を作製するには、可撓性基板上に酸化物半導体積層４０３を含むトランジスタ４４０ａを直接作製してもよいし、他の作製基板に酸化物半導体積層４０３を含むトランジスタ４４０ａを作製し、その後剥離し、可撓性基板に転置してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板と酸化物半導体積層を含むトランジスタ４４０ａとの間に剥離層を設けるとよい。
酸化物絶縁膜４３６としては、プラズマＣＶＤ法又はスパッタリング法等により、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化ガリウム、又はこれらの混合材料を用いて形成することができる。
酸化物絶縁膜４３６は、単層でも積層でもよい。例えば、基板４００上に酸化シリコン膜、Ｉｎ−Ｈｆ−Ｚｎ系酸化物膜、酸化物半導体積層４０３を順に積層してもよいし、基板４００上に酸化シリコン膜、Ｉｎ：Ｚｒ：Ｚｎ＝１：１：１の原子比のＩｎ−Ｚｒ−Ｚｎ系酸化物膜、酸化物半導体積層４０３を順に積層してもよいし、基板４００上に酸化シリコン膜、Ｉｎ：Ｇｄ：Ｚｎ＝１：１：１の原子比のＩｎ−Ｇｄ−Ｚｎ系酸化物膜、酸化物半導体積層４０３を順に積層してもよい。
本実施の形態では酸化物絶縁膜４３６としてスパッタリング法を用いて形成する酸化シリコン膜を用いる。
また、酸化物絶縁膜４３６と基板４００との間に窒化物絶縁膜を設けてもよい。
窒化物絶縁膜は、プラズマＣＶＤ法又はスパッタリング法等により、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム、又はこれらの混合材料を用いて形成することができる。
次に、酸化物絶縁膜４３６上に第１の酸化物半導体膜１９１及び第２の酸化物半導体膜１９２からなる酸化物半導体膜の積層４９３を形成する（図２（Ａ）参照）。
酸化物絶縁膜４３６は、酸化物半導体膜の積層４９３（酸化物半導体積層４０３）と接するため、膜中（バルク中）に少なくとも化学量論的組成比における含有量を超える量の酸素が存在することが好ましい。例えば、酸化物絶縁膜４３６として、酸化シリコン膜を用いる場合には、ＳｉＯ２＋α（ただし、α＞０）とする。このような酸化物絶縁膜４３６を用いることで、酸化物半導体膜の積層４９３（酸化物半導体積層４０３）に酸素を供給することができ、特性を良好にすることができる。酸化物半導体膜の積層４９３（酸化物半導体積層４０３）へ酸素を供給することにより、膜中の酸素欠損を補填することができる。
例えば、酸素の供給源となる酸素を多く（過剰に）含む酸化物絶縁膜４３６を酸化物半導体膜の積層４９３（酸化物半導体積層４０３）と接して設けることによって、該酸化物絶縁膜４３６から酸化物半導体膜の積層４９３（酸化物半導体積層４０３）へ酸素を供給することができる。酸化物半導体膜の積層４９３（酸化物半導体積層４０３）及び酸化物絶縁膜４３６を少なくとも一部が接した状態で加熱処理を行うことによって酸化物半導体膜の積層４９３（酸化物半導体積層４０３）への酸素の供給を行ってもよい。
酸化物半導体膜の積層４９３（第１の酸化物半導体膜１９１及び第２の酸化物半導体膜１９２）の形成工程において、酸化物半導体膜の積層４９３（第１の酸化物半導体膜１９１及び第２の酸化物半導体膜１９２）に水素、又は水がなるべく含まれないようにするために、酸化物半導体膜の積層４９３（第１の酸化物半導体膜１９１及び第２の酸化物半導体膜１９２）の成膜の前処理として、スパッタリング装置の予備加熱室で酸化物絶縁膜４３６が形成された基板を予備加熱し、基板及び酸化物絶縁膜４３６に吸着した水素、水分などの不純物を脱離し排気することが好ましい。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。
酸化物絶縁膜４３６において酸化物半導体膜の積層４９３（酸化物半導体積層４０３）が接して形成される領域に、平坦化処理を行ってもよい。平坦化処理としては、特に限定されないが、研磨処理（例えば、化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法）、ドライエッチング処理、プラズマ処理を用いることができる。
プラズマ処理としては、例えば、アルゴンガスを導入してプラズマを発生させる逆スパッタリングを行うことができる。逆スパッタリングとは、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。逆スパッタリングを行うと、酸化物絶縁膜４３６の表面に付着している粉状物質（パーティクル、ごみともいう）を除去することができる。
平坦化処理として、研磨処理、ドライエッチング処理、プラズマ処理は複数回行ってもよく、それらを組み合わせて行ってもよい。また、組み合わせて行う場合、工程順も特に限定されず、酸化物絶縁膜４３６表面の凹凸状態に合わせて適宜設定すればよい。
なお、第１の酸化物半導体膜１９１及び第２の酸化物半導体膜１９２は、成膜時に酸素が多く含まれるような条件（例えば、酸素１００％の雰囲気下でスパッタリング法により成膜を行うなど）で成膜して、酸素を多く含む（好ましくは酸化物半導体が結晶状態における化学量論的組成比における含有量に対し、酸素の含有量が過剰な領域が含まれている）膜とすることが好ましい。
なお、本実施の形態において、第１の酸化物半導体膜１９１を、スパッタリング法で作製するためのターゲットとしては、例えば、組成比として、Ｉｎ：Ｓｎ：Ｚｎが原子数比で、１：２：２、２：１：３、１：１：１、または２０：４５：３５などとなる酸化物ターゲットを用いて、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜を成膜する。
なお、本実施の形態において、第２の酸化物半導体膜１９２を、スパッタリング法で作製するためのターゲットとしては、例えば、組成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ比］の酸化物ターゲットを用い、Ｉｎ−Ｇａ−Ｚｎ系酸化物膜を成膜する。また、このターゲットの材料及び組成に限定されず、例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ比］の金属酸化物ターゲットを用いてもよい。
また、金属酸化物ターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上９９．９％以下である。充填率の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜とすることができる。
第１の酸化物半導体膜１９１及び第２の酸化物半導体膜１９２を、成膜する際に用いるスパッタリングガスは水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
減圧状態に保持された成膜室内に基板を保持する。そして、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて基板４００上に酸化物半導体膜の積層４９３（第１の酸化物半導体膜１９１及び第２の酸化物半導体膜１９２）を成膜する。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で成膜した酸化物半導体膜の積層４９３（第１の酸化物半導体膜１９１及び第２の酸化物半導体膜１９２）に含まれる不純物の濃度を低減できる。
また、酸化物絶縁膜４３６と酸化物半導体膜の積層４９３（第１の酸化物半導体膜１９１及び第２の酸化物半導体膜１９２）とを大気に解放せずに連続的に形成することが好ましい。酸化物絶縁膜４３６と酸化物半導体膜の積層４９３（第１の酸化物半導体膜１９１及び第２の酸化物半導体膜１９２）とを大気に曝露せずに連続して形成すると、酸化物絶縁膜４３６表面に水素や水分などの不純物が吸着することを防止することができる。
ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタリング用ターゲットを用い、スパッタリング法によって成膜する。当該スパッタリング用ターゲットにイオンが衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離することがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜することができる。
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素および窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
スパッタリング用ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットについて以下に示す。
ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末を所定のｍｏｌ数比で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットとする。なお、Ｘ、ＹおよびＺは任意の正数である。ここで、所定のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２である。なお、粉末の種類、およびその混合するｍｏｌ数比は、作製するスパッタリング用ターゲットによって適宜変更すればよい。
酸化物半導体膜の積層４９３（第１の酸化物半導体膜１９１及び第２の酸化物半導体膜１９２）をフォトリソグラフィ工程により島状の酸化物半導体積層４０３（第１の酸化物半導体層１０１及び第２の酸化物半導体層１０２）に加工する。
また、島状の酸化物半導体積層４０３を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
なお、酸化物半導体膜のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。例えば、酸化物半導体膜のウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）を用いてもよい。
本実施の形態では、第１の酸化物半導体膜１９１及び第２の酸化物半導体膜１９２を同じマスクによりエッチング加工して形成するため、第１の酸化物半導体層１０１及び第２の酸化物半導体層１０２は側面の端部が一致した同形状の酸化物半導体層となる。酸化物半導体積層４０３において、第１の酸化物半導体層１０１及び第２の酸化物半導体層１０２の側面（端部）は露出している。
酸化物半導体積層４０３に加熱処理を行い、第１の酸化物半導体層１０１及び第２の酸化物半導体層１０２の間に混合領域１０５を形成する（図２（Ｂ）参照）。加熱処理は、第１の酸化物半導体層１０１及び第２の酸化物半導体層１０２中の元素が熱により拡散できる温度とし、かつ第１の酸化物半導体層１０１及び第２の酸化物半導体層１０２が酸化物半導体積層４０３全領域において、組成が均一な混合領域とならない条件で行う。
加熱処理は減圧下、窒素雰囲気下、酸素雰囲気下、又は大気（超乾燥エア）下、希ガス雰囲気下などで行うことができる。また、加熱処理は条件（温度、雰囲気、時間など）を変えて複数回行ってもよい。本実施の形態では、該加熱処理として、温度を６５０℃とし、窒素雰囲気下で１時間加熱した後、酸素雰囲気下で１時間加熱する。
混合領域１０５を形成するための加熱処理を行う工程は、第１の酸化物半導体膜１９１及び第２の酸化物半導体膜１９２を形成した後であれば特に限定されず、膜状の第１の酸化物半導体膜１９１及び第２の酸化物半導体膜１９２に行ってもよいし、本実施の形態のように島状の第１の酸化物半導体層１０１及び第２の酸化物半導体層１０２に行ってもよい。また、加熱処理はトランジスタの作製工程中で行う他の加熱処理（例えば、脱水化または脱水素化するための加熱処理、又は結晶化のための加熱処理など）と兼ねてもよい。
また、酸化物半導体積層４０３（酸化物半導体膜の積層４９３）に、過剰な水素（水や水酸基を含む）を除去（脱水化または脱水素化）するための加熱処理を行ってもよい。加熱処理の温度は、３００℃以上７００℃以下、または基板の歪み点未満とする。加熱処理は減圧下又は窒素雰囲気下などで行うことができる。例えば、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体積層４０３（酸化物半導体膜の積層４９３）に対して窒素雰囲気下４５０℃において１時間の加熱処理を行う。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を用いてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。
例えば、加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を入れ、数分間加熱した後、基板を不活性ガス中から出すＧＲＴＡを行ってもよい。
なお、加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。または、熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
また、加熱処理で酸化物半導体積層４０３（酸化物半導体膜の積層４９３）を加熱した後、同じ炉に高純度の酸素ガス、高純度の一酸化二窒素ガス、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下の空気）を導入してもよい。酸素ガスまたは一酸化二窒素ガスに、水、水素などが含まれないことが好ましい。または、熱処理装置に導入する酸素ガスまたは一酸化二窒素ガスの純度を、６Ｎ以上好ましくは７Ｎ以上（即ち、酸素ガスまたは一酸化二窒素ガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。酸素ガス又は一酸化二窒素ガスの作用により、脱水化または脱水素化処理による不純物の排除工程によって同時に減少してしまった酸化物半導体を構成する主成分材料である酸素を供給することによって、酸化物半導体積層４０３（酸化物半導体膜の積層４９３）を高純度化及び電気的にＩ型（真性）化することができる。
なお、脱水化又は脱水素化のための加熱処理は、酸化物半導体膜の積層４９３（第１の酸化物半導体膜１９１及び第２の酸化物半導体膜１９２）の形成後、絶縁膜４０７の形成前であれば、トランジスタ４４０ａの作製工程においてどのタイミングで行ってもよい。例えば、酸化物半導体膜の積層４９３（第１の酸化物半導体膜１９１及び第２の酸化物半導体膜１９２）の形成後、又は島状の酸化物半導体積層４０３（第１の酸化物半導体層１０１及び第２の酸化物半導体層１０２）形成後に行うことができる。
また、脱水化又は脱水素化のための加熱処理は、複数回行ってもよく、他の加熱処理と兼ねてもよい。例えば、第１の酸化物半導体膜１９１形成後と、第２の酸化物半導体膜１９２形成後に２回加熱処理を行ってもよい。
脱水化又は脱水素化のための加熱処理を、酸化物半導体積層４０３（第１の酸化物半導体層１０１及び第２の酸化物半導体層１０２）として島状に加工される前、酸化物半導体膜の積層４９３（第１の酸化物半導体膜１９１及び第２の酸化物半導体膜１９２）が酸化物絶縁膜４３６を覆った状態で行うと、酸化物絶縁膜４３６に含まれる酸素が加熱処理によって放出されるのを防止することができるため好ましい。
次いで、酸化物半導体積層４０３上に、ソース電極層及びドレイン電極層（これと同じ層で形成される配線を含む）となる導電膜を形成する。該導電膜は後の加熱処理に耐えられる材料を用いる。ソース電極層、及びドレイン電極層に用いる導電膜としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、Ａｌ、Ｃｕなどの金属膜の下側又は上側の一方または双方にＴｉ、Ｍｏ、Ｗなどの高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としても良い。また、ソース電極層、及びドレイン電極層に用いる導電膜としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３―ＳｎＯ２）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３―ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
フォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッチングを行ってソース電極層４０５ａ、ドレイン電極層４０５ｂを形成した後、レジストマスクを除去する。本実施の形態では、ソース電極層４０５ａ、ドレイン電極層４０５ｂとして膜厚１０ｎｍのタングステン膜を形成する。このようにソース電極層４０５ａ、ドレイン電極層４０５ｂの膜厚が薄いと、上に形成されるゲート絶縁膜４０２の被覆性が良好となる他、低抵抗領域を形成するために酸化物半導体積層４０３へドーパントを導入する場合、ソース電極層４０５ａ、ドレイン電極層４０５ｂを通過してソース電極層４０５ａ、ドレイン電極層４０５ｂ下の酸化物半導体積層４０３にもドーパントを導入することができる。
酸化物半導体積層４０３において、第１の酸化物半導体層１０１及び第２の酸化物半導体層１０２の側面（端部）は露出しているため、ソース電極層４０５ａ、ドレイン電極層４０５ｂは、第１の酸化物半導体層１０１及び第２の酸化物半導体層１０２の側面の一部に接するように形成される。
次いで、酸化物半導体積層４０３、ソース電極層４０５ａ、及びドレイン電極層４０５ｂを覆うゲート絶縁膜４０２を形成する（図２（Ｃ）参照）。
なお、ゲート絶縁膜４０２の被覆性を向上させるために、酸化物半導体積層４０３、ソース電極層４０５ａ、及びドレイン電極層４０５ｂ表面にも上記平坦化処理を行ってもよい。特にゲート絶縁膜４０２として膜厚の薄い絶縁膜を用いる場合、酸化物半導体積層４０３、ソース電極層４０５ａ、及びドレイン電極層４０５ｂ表面の平坦性が良好であることが好ましい。
ゲート絶縁膜４０２の膜厚は、１ｎｍ以上２０ｎｍ以下とし、スパッタリング法、ＭＢＥ法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いることができる。また、ゲート絶縁膜４０２は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置を用いて成膜してもよい。
ゲート絶縁膜４０２の材料としては、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜を用いて形成することができる。ゲート絶縁膜４０２は、酸化物半導体積層４０３と接する部分において酸素を含むことが好ましい。特に、ゲート絶縁膜４０２は、膜中（バルク中）に少なくとも化学量論的組成比における含有量を超える量の酸素が存在することが好ましく、例えば、ゲート絶縁膜４０２として、酸化シリコン膜を用いる場合には、ＳｉＯ２＋α（ただし、α＞０）とする。本実施の形態では、ゲート絶縁膜４０２として、ＳｉＯ２＋α（ただし、α＞０）である酸化シリコン膜を用いる。この酸化シリコン膜をゲート絶縁膜４０２として用いることで、酸化物半導体積層４０３に酸素を供給することができ、特性を良好にすることができる。さらに、ゲート絶縁膜４０２は、作製するトランジスタのサイズやゲート絶縁膜４０２の段差被覆性を考慮して形成することが好ましい。
また、ゲート絶縁膜４０２の材料として酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉＯｘＮｙ（ｘ＞０、ｙ＞０））、ハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、酸化ランタンなどのｈｉｇｈ−ｋ材料を用いることでゲートリーク電流を低減できる。さらに、ゲート絶縁膜４０２は、単層構造としても良いし、積層構造としても良い。
そして、ゲート電極層４０１をプラズマＣＶＤ法又はスパッタリング法等により、ゲート絶縁膜４０２上に形成する。ゲート電極層４０１の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。また、ゲート電極層４０１としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。ゲート電極層４０１は、単層構造としてもよいし、積層構造としてもよい。
また、ゲート電極層４０１の材料は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、上記導電性材料と、上記金属材料の積層構造とすることもできる。
また、ゲート絶縁膜４０２と接するゲート電極層４０１の一層として、窒素を含む金属酸化物、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いることができる。これらの膜は５ｅＶ（電子ボルト）、好ましくは５．５ｅＶ（電子ボルト）以上の仕事関数を有し、ゲート電極層として用いた場合、トランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。
以上の工程で、本実施の形態のトランジスタ４４０ａが作製される（図２（Ｄ）参照）。異なるエネルギーギャップを有する複数の酸化物半導体層（第１の酸化物半導体層１０１及び第２の酸化物半導体層１０２）を用いた酸化物半導体積層４０３を用いることによって、トランジスタ４４０ａ、４４０ｂの電気特性をより精度よく制御することができ、所望の電気特性をトランジスタ４４０ａ、４４０ｂに付与することが可能となる。
次いで、酸化物半導体積層４０３、ソース電極層４０５ａ、ドレイン電極層４０５ｂ、ゲート絶縁膜４０２、ゲート電極層４０１上に絶縁膜４０７を形成する（図２（Ｅ）参照）。
絶縁膜４０７は、プラズマＣＶＤ法、スパッタリング法、又は蒸着法等により成膜することができる。絶縁膜４０７は、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、又は酸化ガリウム膜などの無機絶縁膜などを用いることができる。
また、絶縁膜４０７として、酸化アルミニウム膜、酸化ハフニウム膜、酸化マグネシウム膜、酸化ジルコニウム膜、酸化ランタン膜、酸化バリウム膜）、又は金属窒化物膜（例えば、窒化アルミニウム膜）も用いることができる。
絶縁膜４０７は、単層でも積層でもよく、例えば酸化シリコン膜及び酸化アルミニウム膜の積層を用いることができる。
絶縁膜４０７は、スパッタリング法など、絶縁膜４０７に水、水素等の不純物を混入させない方法を適宜用いて形成することが好ましい。また、絶縁膜４０７において、酸化物半導体積層４０３に接する絶縁膜は、酸素を過剰に含む膜とすると、酸化物半導体積層４０３への酸素の供給源となるために好ましい。
本実施の形態では、絶縁膜４０７として膜厚１００ｎｍの酸化シリコン膜を、スパッタリング法を用いて成膜する。酸化シリコン膜のスパッタリング法による成膜は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または希ガスと酸素の混合雰囲気下において行うことができる。
酸化物半導体膜の成膜時と同様に、絶縁膜４０７の成膜室内の残留水分を除去するためには、吸着型の真空ポンプ（クライオポンプなど）を用いることが好ましい。クライオポンプを用いて排気した成膜室で成膜した絶縁膜４０７に含まれる不純物の濃度を低減できる。また、絶縁膜４０７の成膜室内の残留水分を除去するための排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。
絶縁膜４０７を、成膜する際に用いるスパッタガスとしては、水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
また、図３（Ｂ）に示すように、トランジスタ４４０ｄ上に層間絶縁膜として設ける絶縁膜として、トランジスタ４４０ｄと絶縁膜４０７の間に絶縁膜４１６を形成し、層間絶縁膜を積層構造としてもよい。絶縁膜４１６は絶縁膜４０７と同様な材料及び方法を用いて形成することができる。例えば、絶縁膜４１６として酸化アルミニウム膜を用い、絶縁膜４０７として酸化シリコン膜を用いることで、トランジスタ４４０ｄ上に設ける絶縁膜として、酸化アルミニウム膜と酸化シリコン膜との積層を用いることができる。なお、トランジスタ４４０ｄは、ゲート絶縁膜４０２を、ゲート電極層４０１をマスクとしてエッチング加工し、酸化物半導体積層４０３の一部を露出させ、酸化物半導体積層４０３の一部と絶縁膜４１６とを接するように設ける例である。
酸化物半導体積層４０３上に設けられる絶縁膜４０７、絶縁膜４１６として用いることのできる酸化アルミニウム膜は、水素、水分などの不純物、及び酸素の両方に対して膜を通過させない遮断効果（ブロック効果）が高い。
従って、酸化アルミニウム膜は、作製工程中及び作製後において、変動要因となる水素、水分などの不純物の酸化物半導体積層４０３への混入、及び酸化物半導体を構成する主成分材料である酸素の酸化物半導体積層４０３からの放出を防止する保護膜として機能する。
また、トランジスタ起因の表面凹凸を低減するために平坦化絶縁膜を形成してもよい。平坦化絶縁膜としては、ポリイミド樹脂、アクリル樹脂、ベンゾシクロブテン系樹脂、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁膜を形成してもよい。
また、ゲート絶縁膜４０２及び絶縁膜４０７にソース電極層４０５ａ、ドレイン電極層４０５ｂに達する開口を形成し、開口にソース電極層４０５ａ、ドレイン電極層４０５ｂと電気的に接続する配線層を形成してもよい。配線層を用いて他のトランジスタと接続させ、様々な回路を構成することができる。
ソース電極層４０５ａ、ドレイン電極層４０５ｂはソース電極層４０５ａ、ドレイン電極層４０５ｂに達する開口を形成する際のエッチング工程により、一部オーバーエッチングされ、除去されることがある。ソース電極層及びドレイン電極層を積層構造とし、開口形成時のエッチングストッパーとしても機能する導電膜をソース電極層及びドレイン電極層として設けることができる。
図３（Ａ）で示すように、トランジスタ４４０ｃはソース電極層及びドレイン電極層を積層構造とする例であり、ソース電極層としてソース電極層４０４ａ及びソース電極層４０５ａ、ドレイン電極層としてドレイン電極層４０４ｂ及びドレイン電極層４０５ｂが積層されている。トランジスタ４４０ｃのように、ゲート絶縁膜４０２、絶縁膜４０７、及びソース電極層４０５ａ、ドレイン電極層４０５ｂにソース電極層４０４ａ、ドレイン電極層４０４ｂに達する開口を形成し、開口にソース電極層４０４ａ、ドレイン電極層４０４ｂと電気的に接続する配線層４６５ａ、配線層４６５ｂを形成してもよい。
トランジスタ４４０ｃにおいて、ソース電極層４０４ａ、ドレイン電極層４０４ｂは開口形成時においてエッチングストッパーとしても機能する。ソース電極層４０４ａ、ドレイン電極層４０４ｂとしてはタングステン膜や窒化タンタル膜など、ソース電極層４０５ａ、ドレイン電極層４０５ｂとしては銅膜やアルミニウム膜などをそれぞれ用いることができる。ソース電極層４０４ａ及びソース電極層４０５ａ、ドレイン電極層４０４ｂ及びドレイン電極層４０５ｂの積層における膜厚を、５ｎｍ以上１５ｎｍ以下程度とすると、ゲート絶縁膜４０２の被覆性を良好とすることができる。
また、図３（Ｃ）のトランジスタ４４０ｅで示すように、ソース電極層４０５ａ、ドレイン電極層４０５ｂを酸化物半導体積層４０３上のみに設け、酸化物半導体積層４０３側面に接しない構成としてもよい。このような構成とすることで、トランジスタ４４０ｅのソース電極層４０５ａおよびドレイン電極層４０５ｂのリーク電流（寄生チャネル）をさらに低減することができる。
配線層４６５ａ、配線層４６５ｂはゲート電極層４０１、ソース電極層４０５ａ、ドレイン電極層４０５ｂと同様の材料及び方法を用いて形成することができる。例えば、配線層４６５ａ、配線層４６５ｂとして窒化タンタル膜と銅膜との積層、又は窒化タンタル膜とタングステン膜との積層などを用いることができる。
また、ゲート電極層４０１の側面にサイドウォール構造の側壁絶縁層を設けてもよい。側壁絶縁層は、ゲート電極層４０１を覆う絶縁膜を形成した後、これをＲＩＥ（Ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：反応性イオンエッチング）法による異方性のエッチングによって絶縁膜を加工し、ゲート電極層４０１の側壁に自己整合的にサイドウォール構造の側壁絶縁層を形成すればよい。ここで、絶縁膜について特に限定はないが、例えば、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）若しくはシラン等と、酸素若しくは亜酸化窒素等とを反応させて形成した段差被覆性のよい酸化シリコンを用いることができる。絶縁膜は熱ＣＶＤ、プラズマＣＶＤ、常圧ＣＶＤ、バイアスＥＣＲＣＶＤ、スパッタリング等の方法によって形成することができる。また、低温酸化（ＬＴＯ：Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄａｔｉｏｎ）法により形成する酸化シリコンを用いてもよい。
高純度化され、酸素欠損が補填された酸化物半導体積層４０３は、水素、水などの不純物が十分に除去されており、酸化物半導体積層４０３中の水素濃度は５×１０１９／ｃｍ３以下、好ましくは５×１０１８／ｃｍ３以下である。なお、酸化物半導体積層４０３中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定されるものである。
本実施の形態を用いて作製した、高純度化し、酸素欠損を補填する酸素を過剰に含む酸化物半導体積層４０３を用いたトランジスタ４４０ａは、オフ状態における電流値（オフ電流値）を、チャネル幅１μｍ当たり室温にて１００ｚＡ／μｍ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、好ましくは１０ｚＡ／μｍ以下、より好ましくは１ｚＡ／μｍ以下、さらに好ましくは１００ｙＡ／μｍ以下レベルにまで低くすることができる。
以上のように、高機能、高信頼性、又は低消費電力など、種々の目的に応じた半導体装置を提供することができる。
（実施の形態２）
本実施の形態では、半導体装置及び半導体装置の作製方法の他の一形態を、図７、図８及び図１１を用いて説明する。上記実施の形態と同一部分又は同様な機能を有する部分、及び工程は、上記実施の形態と同様に行うことができ、繰り返しの説明は省略する。また同じ箇所の詳細な説明は省略する。
本実施の形態では酸化物半導体積層において、上層の酸化物半導体層が下層の酸化物半導体層の側面を覆う構造とする例を示す。上層の酸化物半導体層により下層の酸化物半導体層の側面は覆われるため、下層の酸化物半導体層はソース電極層及びドレイン電極層と接しない構造となる。
図７（Ａ）乃至（Ｃ）に示すトランジスタ３４０は、トップゲート構造のトランジスタの一例である。図７（Ａ）は平面図であり、図７（Ａ）中の一点鎖線Ｘ−Ｙで切断した断面が図７（Ｂ）に相当し、図７（Ａ）中の一点鎖線Ｖ−Ｗで切断した断面が図７（Ｃ）に相当する。
チャネル長方向の断面図である図７（Ｂ）に示すように、トランジスタ３４０は、酸化物絶縁膜４３６が設けられた絶縁表面を有する基板４００上に、第１の酸化物半導体層１０１、混合領域１０５、第２の酸化物半導体層１０２を含む酸化物半導体積層４０３、ソース電極層４０５ａ、ドレイン電極層４０５ｂ、ゲート絶縁膜４０２、ゲート電極層４０１を有する。第１の酸化物半導体層１０１は、酸化物絶縁膜４３６上に接して形成され、第２の酸化物半導体層１０２は、第１の酸化物半導体層１０１の上面及び側面を覆って形成される。第１の酸化物半導体層１０１と第２の酸化物半導体層１０２の間に混合領域１０５が設けられる。なお、第２の酸化物半導体層１０２の周縁部は、酸化物絶縁膜４３６と接する。
第１の酸化物半導体層１０１、混合領域１０５、及び第２の酸化物半導体層１０２はエネルギーギャップ及び組成が異なる。本実施の形態では第２の酸化物半導体層１０２のエネルギーギャップが第１の酸化物半導体層１０１よりエネルギーギャップが大きい例であり、間に設けられる混合領域１０５のエネルギーギャップは第１の酸化物半導体層１０１より大きく、第２の酸化物半導体層１０２より小さい。
図７（Ｃ）は、チャネル幅方向の断面図であり、図７（Ｂ）と同様に第１の酸化物半導体層１０１の端部（側面）が第２の酸化物半導体層１０２の端部で覆われ、第１の酸化物半導体層１０１がソース電極層４０５ａまたはドレイン電極層４０５ｂと接していない構造としている。このような構造とすることで、トランジスタ３４０のソース電極層４０５ａおよびドレイン電極層４０５ｂのリーク電流（寄生チャネル）の発生を低減している。
図８に酸化物半導体積層４０３として第１の酸化物半導体層１０１、第２の酸化物半導体層１０２、及び第３の酸化物半導体層１０３の３層構造の積層を用いたトランジスタ３８０ａを示す。
図８（Ａ）乃至（Ｃ）に示すトランジスタ３８０ａは、トップゲート構造のトランジスタの一例である。図８（Ａ）は平面図であり、図８（Ａ）中の一点鎖線Ｘ−Ｙで切断した断面が図８（Ｂ）に相当し、図８（Ａ）中の一点鎖線Ｖ−Ｗで切断した断面が図８（Ｃ）に相当する。
チャネル長方向の断面図である図８（Ｂ）に示すように、トランジスタ３８０ａは、酸化物絶縁膜４３６が設けられた絶縁表面を有する基板４００上に、第１の酸化物半導体層１０１、混合領域１０５、第２の酸化物半導体層１０２、混合領域１０７、第３の酸化物半導体層１０３を含む酸化物半導体積層４０３、ソース電極層４０５ａ、ドレイン電極層４０５ｂ、ゲート絶縁膜４０２、ゲート電極層４０１を有する。第１の酸化物半導体層１０１は、酸化物絶縁膜４３６上に接して形成され、第１の酸化物半導体層１０１上に第２の酸化物半導体層１０２が積層される。第３の酸化物半導体層１０３は、第１の酸化物半導体層１０１の側面並びに第２の酸化物半導体層１０２の上面及び側面を覆って形成される。第１の酸化物半導体層１０１と第２の酸化物半導体層１０２の間に混合領域１０５が設けられ、第２の酸化物半導体層１０２と第３の酸化物半導体層１０３の間に混合領域１０７が形成される。なお、第３の酸化物半導体層１０３の周縁部は、酸化物絶縁膜４３６と接する。
第１の酸化物半導体層１０１、混合領域１０５、第２の酸化物半導体層１０２はエネルギーギャップ及び組成が異なる。本実施の形態では第２の酸化物半導体層１０２のエネルギーギャップが第１の酸化物半導体層１０１よりエネルギーギャップが大きい例であり、間に設けられる混合領域１０５のエネルギーギャップは第１の酸化物半導体層１０１より大きく、第２の酸化物半導体層１０２より小さい。
第２の酸化物半導体層１０２、混合領域１０７、第３の酸化物半導体層１０３はエネルギーギャップ及び組成が異なる。本実施の形態では第３の酸化物半導体層１０３のエネルギーギャップが第２の酸化物半導体層１０２よりエネルギーギャップが大きい例であり、間に設けられる混合領域１０７のエネルギーギャップは第２の酸化物半導体層１０２より大きく、第３の酸化物半導体層１０３より小さい。
なお、本実施の形態においては、第３の酸化物半導体層１０３のエネルギーギャップは、第１の酸化物半導体層１０１のエネルギーギャップとほぼ同じである。
例えば、トランジスタ３８０ａにおける第１の酸化物半導体層１０１としてＩｎ−Ｇａ−Ｚｎ系酸化物膜（エネルギーギャップ３．２ｅＶ）、第２の酸化物半導体層１０２としてはＩｎ−Ｓｎ−Ｚｎ系酸化物膜（エネルギーギャップ２．８ｅＶ）、第３の酸化物半導体層１０３としてＩｎ−Ｇａ−Ｚｎ系酸化物膜（エネルギーギャップ３．２ｅＶ）を用いる。
また、トランジスタ３８０ａのような３層積層の酸化物半導体積層４０３としては、第１の酸化物半導体層１０１としてＩｎ−Ｇａ−Ｚｎ系酸化物膜、第２の酸化物半導体層１０２としてはＩｎ−Ｚｎ系酸化物膜、第３の酸化物半導体層１０３としてＩｎ−Ｇａ−Ｚｎ系酸化物膜の積層、第１の酸化物半導体層１０１としてＧａ−Ｚｎ系酸化物膜、第２の酸化物半導体層１０２としてはＩｎ−Ｓｎ−Ｚｎ系酸化物膜、第３の酸化物半導体層１０３としてＧａ−Ｚｎ系酸化物膜の積層、第１の酸化物半導体層１０１としてＧａ−Ｚｎ系酸化物膜、第２の酸化物半導体層１０２としてはＩｎ−Ｚｎ系酸化物膜、第３の酸化物半導体層１０３としてＧａ−Ｚｎ系酸化物膜の積層、第１の酸化物半導体層１０１としてＩｎ−Ｇａ系酸化物膜、第２の酸化物半導体層１０２としてはＩｎ−Ｇａ−Ｚｎ系酸化物膜、第３の酸化物半導体層１０３としてＩｎ−Ｇａ系酸化物膜の積層、又は第１の酸化物半導体層１０１としてＩｎ−Ｇａ−Ｚｎ系酸化物膜、第２の酸化物半導体層１０２としては酸化インジウム（Ｉｎ系酸化物）膜、第３の酸化物半導体層１０３としてＩｎ−Ｇａ−Ｚｎ系酸化物膜の積層などを用いることができる。
図８（Ｃ）は、チャネル幅方向の断面図であり、図８（Ｂ）と同様に第１の酸化物半導体層１０１及び第２の酸化物半導体層１０２の端部（側面）が第３の酸化物半導体層１０３の端部で覆われ、第１の酸化物半導体層１０１及び第２の酸化物半導体層１０２がソース電極層４０５ａまたはドレイン電極層４０５ｂと接していない構造としている。このような構造とすることで、トランジスタ３８０ａのソース電極層４０５ａおよびドレイン電極層４０５ｂのリーク電流（寄生チャネル）の発生を低減している。
また、第２の酸化物半導体層１０２の周囲を第１の酸化物半導体層１０１と第３の酸化物半導体層１０３で囲むことで、第２の酸化物半導体層１０２の酸素欠損の増加を抑え、トランジスタ３８０ａのしきい値電圧をゼロに近づける構成とすることができる。さらには、第２の酸化物半導体層１０２が埋め込みチャネルとなることでチャネル形成領域を酸化物絶縁膜４３６と第１の酸化物半導体層１０１との界面及びゲート絶縁膜４０２と第３の酸化物半導体層１０３との界面から遠ざけることができ、これによりキャリアの界面散乱が低減され、高い電界効果移動度を実現することができる。
図１１（Ａ）に示すトランジスタ３８０ｂは、第１の酸化物半導体層１０１及び第２の酸化物半導体層１０２を島状に加工する際に、同じマスクを用いて（或いは、加工によって作製した島状の第１の酸化物半導体層１０１及び第２の酸化物半導体層１０２をマスクとして）酸化物絶縁膜４３６の一部をエッチングして薄くした構成である。トランジスタ３８０ｂにおいて酸化物絶縁膜４３６は、島状の第１の酸化物半導体層１０１及び第２の酸化物半導体層１０２と重畳する領域は、その他の領域（重畳しない領域）と比較して厚い膜厚を有している。第１の酸化物半導体層１０１及び第２の酸化物半導体層１０２の島状への加工の際に、酸化物絶縁膜４３６の一部までエッチングすることによって第１の酸化物半導体層１０１の残渣などのエッチング残りを除去し、リーク電流の発生を低減することができる。
また、図１１（Ｂ）に示すトランジスタ３８０ｃは、３回のフォトリソグラフィ工程により、酸化物半導体積層４０３を形成した構成である。トランジスタ３８０ｃに含まれる酸化物半導体積層４０３は、第１の酸化物半導体膜を成膜後、第１のマスクを用いて島状の第１の酸化物半導体層１０１を形成し、島状の第１の酸化物半導体層１０１上に第２の酸化物半導体膜を成膜後、第２のマスクを用いて島状の第２の酸化物半導体層１０２を形成し、島状の第１の酸化物半導体層１０１及び第２の酸化物半導体層１０２上に第３の酸化物半導体膜を成膜後、第３のマスクを用いて島状の第３の酸化物半導体層１０３に加工することで、形成される。
なお、トランジスタ３８０ｃは、第１の酸化物半導体層１０１の側面が、第２の酸化物半導体層１０２の側面から突出した構造であり、第３の酸化物半導体層１０３が第１の酸化物半導体層１０１の上面の一部と接する構成とした例である。
以上のように、高機能、高信頼性、又は低消費電力など、種々の目的に応じた半導体装置を提供することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態３）
本実施の形態では、半導体装置及び半導体装置の作製方法の他の一形態を、図５を用いて説明する。上記実施の形態と同一部分又は同様な機能を有する部分、及び工程は、上記実施の形態と同様に行うことができ、繰り返しの説明は省略する。また同じ箇所の詳細な説明は省略する。
本実施の形態では、開示する発明に係る半導体装置の作製方法において、脱水化又は脱水素化処理を行った酸化物半導体積層に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む）を導入して膜中に酸素を供給する例を示す。
脱水化又は脱水素化処理によって、酸化物半導体を構成する主成分材料である酸素が同時に脱離して減少してしまうおそれがある。酸化物半導体積層において、酸素が脱離した箇所では酸素欠損が存在し、該酸素欠損に起因してトランジスタの電気特性変動を招くドナー準位が生じてしまう。
よって、脱水化又は脱水素化処理を行った酸化物半導体積層に、酸素を供給することが好ましい。酸化物半導体積層へ酸素を供給することにより、膜中の酸素欠損を補填することができる。該酸化物半導体積層をトランジスタに用いることで、酸素欠損に起因するトランジスタのしきい値電圧Ｖｔｈのばらつき、しきい値電圧のシフトΔＶｔｈを低減することができる。また、しきい値電圧をプラスシフトさせ、トランジスタをノーマリーオフ化することもできる。
図５（Ａ）は、図２（Ｃ）と対応しており、酸化物絶縁膜４３６が設けられた絶縁表面を有する基板４００上に、エネルギーギャップの異なる第１の酸化物半導体層１０１及び第２の酸化物半導体層１０２を含み、かつ第１の酸化物半導体層１０１及び第２の酸化物半導体層１０２の間に混合領域１０５を有する酸化物半導体積層４０３、ソース電極層４０５ａ、ドレイン電極層４０５ｂ、ゲート絶縁膜４０２が形成されている。
次に、酸化物半導体積層４０３に酸素４３１（少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む）を導入して、第１の酸化物半導体層１０１、第２の酸化物半導体層１０２、及び混合領域１０５を含む酸化物半導体積層４０３に、酸素過剰領域１１１、１１２、１１５を形成し、酸素の供給を行う（図５（Ｂ）参照）。
なお、酸素過剰領域１１１、１１２、１１５は、酸化物半導体が結晶状態における化学量論的組成比における含有量に対し、酸素の含有量が過剰な領域が、少なくとも一部含まれている領域とする。酸素過剰領域１１１、１１２、１１５に供給された酸素４３１によって、第１の酸化物半導体層１０１、第２の酸化物半導体層１０２、及び混合領域１０５を含む酸化物半導体積層４０３中に存在する酸素欠損を補填することができる。
酸素過剰領域１１１、１１２、１１５を有する酸化物半導体積層４０３、ゲート絶縁膜４０２上にゲート電極層４０１を形成し、トランジスタ４３０を作製する（図５（Ｃ）参照）。
なお、実施の形態２で示した上層の酸化物半導体層が下層の酸化物半導体層の側面を覆う構造とするトランジスタ３４０とトランジスタ３８０ａにおいて、酸化物半導体積層４０３に酸素を導入して酸素過剰領域を設ける例を図９に示す。
図９（Ａ）におけるトランジスタ３４３は、酸化物絶縁膜４３６が設けられた絶縁表面を有する基板４００上に、エネルギーギャップの異なる第１の酸化物半導体層１０１及び第２の酸化物半導体層１０２を含み、かつ第１の酸化物半導体層１０１及び第２の酸化物半導体層１０２の間に混合領域１０５を有する酸化物半導体積層４０３、ソース電極層４０５ａ、ドレイン電極層４０５ｂ、ゲート絶縁膜４０２、ゲート電極層４０１を有する。トランジスタ３４３上には、絶縁膜４０７が形成されている。トランジスタ３４３において、酸化物半導体積層４０３は、酸素過剰領域１１１を含む第１の酸化物半導体層１０１、酸素過剰領域１１２を含む第２の酸化物半導体層１０２、及び酸素過剰領域１１５を含む混合領域１０５を有する。
図９（Ｂ）におけるトランジスタ３８３は、酸化物絶縁膜４３６が設けられた絶縁表面を有する基板４００上に、エネルギーギャップの異なる第１の酸化物半導体層１０１、第２の酸化物半導体層１０２、及び第３酸化物半導体層１０３を含み、かつ第１の酸化物半導体層１０１及び第２の酸化物半導体層１０２の間に混合領域１０５、第２の酸化物半導体層１０２及び第３の酸化物半導体層１０３の間に混合領域１０７を有する酸化物半導体積層４０３、ソース電極層４０５ａ、ドレイン電極層４０５ｂ、ゲート絶縁膜４０２、ゲート電極層４０１を有する。トランジスタ３８３上には、絶縁膜４０７が形成されている。トランジスタ３８３において、酸化物半導体積層４０３は、酸素過剰領域１１１を含む第１の酸化物半導体層１０１、酸素過剰領域１１２を含む第２の酸化物半導体層１０２、酸素過剰領域１１３を含む第３の酸化物半導体層１０３、酸素過剰領域１１５を含む混合領域１０５、及び酸素過剰領域１１７を含む混合領域１０７を有する。
なお、下層の酸化物半導体層よりエネルギーギャップの大きい酸化物半導体層を上層に積層する酸化物半導体積層において、上層の酸化物半導体層が下層の酸化物半導体層の側面を覆う構造とすることで、トランジスタのソース電極層およびドレイン電極層のリーク電流（寄生チャネル）の発生を低減することができる。
脱水化又は脱水素化処理を行った酸化物半導体積層４０３に、酸素を導入して膜中に酸素を供給することによって、酸化物半導体積層４０３を高純度化、及びＩ型（真性）化することができる。高純度化し、Ｉ型（真性）化した酸化物半導体積層４０３を有するトランジスタ４３０、３４３、３８３は、電気特性変動が抑制されており、電気的に安定である。
酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いることができる。
酸素の導入工程は、酸化物半導体積層４０３に酸素導入する場合、酸化物半導体積層４０３に直接導入してもよいし、ゲート絶縁膜４０２や絶縁膜４０７などの他の膜を通過して酸化物半導体積層４０３へ導入してもよい。酸素を他の膜を通過して導入する場合は、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いればよいが、酸素を露出された酸化物半導体積層４０３へ直接導入する場合は、プラズマ処理なども用いることができる。
酸化物半導体積層４０３への酸素の導入は、脱水化又は脱水素化処理を行った後であればよく、特に限定されない。また、上記脱水化又は脱水素化処理を行った酸化物半導体積層４０３への酸素の導入は複数回行ってもよい。
例えば、実施の形態１において、酸化物半導体積層４０３への酸素の導入は、露出した酸化物半導体膜の積層４９３、又は酸化物半導体積層４０３に対して、ソース電極層４０５ａ、ドレイン電極層４０５ｂ形成後、ゲート絶縁膜４０２形成後、ゲート電極層４０１形成後、（絶縁膜４１６形成後）、絶縁膜４０７形成後に行うことができる。
また、酸化物半導体積層４０３中の酸素過剰領域１１１、１１２において、酸素の導入工程によって導入された酸素濃度を１×１０１８／ｃｍ３以上５×１０２１／ｃｍ３以下とするのが好ましい。
なお、酸化物半導体において、酸素は主たる成分材料の一つである。このため、酸化物半導体積層４０３中の酸素濃度を、ＳＩＭＳなどの方法を用いて、正確に見積もることは難しい。つまり、酸化物半導体積層４０３に酸素が意図的に添加されたか否かを判別することは困難であるといえる。
ところで、酸素には１７Ｏや１８Ｏといった同位体が存在し、自然界におけるこれらの存在比率はそれぞれ酸素原子全体の０．０３７％、０．２０４％程度であることが知られている。つまり、酸化物半導体積層４０３中にこれら同位体を意図的に添加した場合、これら同位体の濃度は、ＳＩＭＳなどの方法によって見積もることができ、これらの濃度を測定することで、酸化物半導体積層４０３中の酸素濃度をより正確に見積もることが可能な場合がある。よって、これらの濃度を測定することで、酸化物半導体積層４０３に意図的に酸素が添加されたか否かを判別しても良い。
また、酸化物半導体膜へ酸素を導入した後、加熱処理を行うことが好ましい。
本実施の形態のトランジスタ４３０、３４３、３８３のように、酸素を直接酸化物半導体積層４０３へ導入する場合は、酸化物半導体積層４０３と接する酸化物絶縁膜４３６、ゲート絶縁膜４０２を、必ずしも酸素を多くに含む膜とする必要はない。導入した酸素が再度酸化物半導体積層４０３から脱離しないように、また、水素、水などの不純物が酸化物半導体積層４０３へ再度混入しないように、酸素、水素、水などの不純物に対して遮断効果（ブロック効果）が高い膜を絶縁膜４０７として設けることが好ましい。例えば、水素、水などの不純物、及び酸素の両方に対して遮断効果（ブロック効果）が高い酸化アルミニウム膜などを用いるとよい。
もちろん、酸化物半導体膜と接する酸化物絶縁膜４３６、ゲート絶縁膜４０２を、酸素を多く含む膜とし、さらに酸素を直接酸化物半導体積層４０３に導入し、複数の酸素供給方法を行ってもよい。
また、本実施の形態では酸化物半導体積層４０３への酸素導入を例として説明するが、酸素の導入は酸化物半導体積層４０３と接するゲート絶縁膜４０２、酸化物絶縁膜４３６、絶縁膜４１６や、絶縁膜４０７などに行ってもよい。酸化物半導体積層４０３と接するゲート絶縁膜４０２、酸化物絶縁膜４３６、絶縁膜４１６や、絶縁膜４０７に酸素を導入し、酸素過剰とすることによって、酸化物半導体積層４０３への酸素の供給を行うことができる。
以上のように、安定した電気特性を有する酸化物半導体積層を用いた半導体装置を提供することができる。よって、信頼性の高い半導体装置を提供することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態４）
本実施の形態では、半導体装置及び半導体装置の作製方法の他の一形態を、図６を用いて説明する。上記実施の形態と同一部分又は同様な機能を有する部分、及び工程は、上記実施の形態と同様に行うことができ、繰り返しの説明は省略する。また同じ箇所の詳細な説明は省略する。
本実施の形態では、開示する発明に係る半導体装置の作製方法において、酸化物半導体積層に低抵抗領域を形成する例を示す。低抵抗領域は、酸化物半導体積層へ導電率を変化させる不純物（ドーパントともいう）を導入して形成することができる。
図６（Ａ）は、図２（Ｄ）と対応しており、酸化物絶縁膜４３６が設けられた絶縁表面を有する基板４００上に、エネルギーギャップの異なる第１の酸化物半導体層１０１及び第２の酸化物半導体層１０２を含み、かつ第１の酸化物半導体層１０１及び第２の酸化物半導体層１０２の間に混合領域１０５を有する酸化物半導体積層４０３、ソース電極層４０５ａ、ドレイン電極層４０５ｂ、ゲート絶縁膜４０２、ゲート電極層４０１が形成されている。
次に、ゲート電極層４０１をマスクとして、酸化物半導体積層４０３に、ゲート絶縁膜４０２、ソース電極層４０５ａ、及びドレイン電極層４０５ｂを通過してドーパント４２１を選択的に導入し、低抵抗領域１２１ａ、１２１ｂ、１２２ａ、１２２ｂ、１２５ａ、１２５ｂを形成する。
本実施の形態では、ソース電極層４０５ａ、及びドレイン電極層４０５ｂを薄膜とするため、ソース電極層４０５ａ、及びドレイン電極層４０５ｂ下の酸化物半導体積層４０３にもドーパント４２１が導入され、低抵抗領域１２１ａ、１２１ｂ、１２２ａ、１２２ｂ、１２５ａ、１２５ｂが形成される例を示す。
ソース電極層４０５ａ、及びドレイン電極層４０５ｂの膜厚や、ドーパント４２１の導入条件によっては、ソース電極層４０５ａ、及びドレイン電極層４０５ｂ下の酸化物半導体積層４０３にはドーパント４２１が導入されない場合、導入されても濃度が低くソース電極層４０５ａ、又はドレイン電極層４０５ｂ下以外の低抵抗領域と比べて抵抗が高い領域となる場合もある。また、ドーパント４２１の導入条件によっては、第１の酸化物半導体層１０１のみ、第２の酸化物半導体層１０２のみ、混合領域１０５のみにドーパント４２１が導入され、低抵抗領域が形成される場合、第１の酸化物半導体層１０１、第２の酸化物半導体層１０２、及び混合領域１０５においてドーパントの濃度分布が存在する場合がある。
ドーパント４２１は、酸化物半導体積層４０３の導電率を変化させる不純物である。ドーパント４２１としては、１５族元素（代表的にはリン（Ｐ）、砒素（Ａｓ）、およびアンチモン（Ｓｂ））、ホウ素（Ｂ）、アルミニウム（Ａｌ）、窒素（Ｎ）、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、インジウム（Ｉｎ）、フッ素（Ｆ）、塩素（Ｃｌ）、チタン（Ｔｉ）、及び亜鉛（Ｚｎ）のいずれかから選択される一以上を用いることができる。
ドーパント４２１は、注入法により、絶縁膜４０７、ソース電極層４０５ａ、及びドレイン電極層４０５ｂを通過して、酸化物半導体積層４０３に導入する。ドーパント４２１の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。その際には、ドーパント４２１の単体のイオンあるいはフッ化物、塩化物のイオンを用いると好ましい。
ドーパント４２１の導入工程は、加速電圧、ドーズ量などの注入条件、また通過させる絶縁膜４０７の膜厚を適宜設定して制御すればよい。本実施の形態では、ドーパント４２１としてホウ素を用いて、イオン注入法でホウ素イオンの注入を行う。なお、ドーパント４２１のドーズ量は１×１０１３ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下とすればよい。
低抵抗領域におけるドーパント４２１の濃度は、５×１０１８／ｃｍ３以上１×１０２２／ｃｍ３以下であることが好ましい。
ドーパント４２１を導入する際に、基板４００を加熱しながら行ってもよい。
なお、酸化物半導体積層４０３にドーパント４２１を導入する処理は、複数回行ってもよく、ドーパントの種類も複数種用いてもよい。
また、ドーパント４２１の導入処理後、加熱処理を行ってもよい。加熱条件としては、温度３００℃以上７００℃以下、好ましくは３００℃以上４５０℃以下で１時間、酸素雰囲気下で行うことが好ましい。また、窒素雰囲気下、減圧下、大気（超乾燥エア）下で加熱処理を行ってもよい。
酸化物半導体積層４０３を結晶性酸化物半導体膜とした場合、ドーパント４２１の導入により、一部非晶質化する場合がある。この場合、ドーパント４２１の導入後に加熱処理を行うことによって、酸化物半導体積層４０３の結晶性を回復することができる。
よって酸化物半導体積層４０３において、チャネル形成領域１２１ｃを挟んで低抵抗領域１２１ａ、１２１ｂが設けられた第１の酸化物半導体層１０１と、チャネル形成領域１２２ｃを挟んで低抵抗領域１２２ａ、１２２ｂが設けられた第２の酸化物半導体層１０２と、チャネル形成領域１２５ｃを挟んで低抵抗領域１２５ａ、１２５ｂが設けられた混合領域１０５とが形成される。
以上の工程で、本実施の形態のトランジスタ４２０が作製される（図６（Ｂ）参照）。
また、実施の形態１で示したトランジスタ４４０ｄのように、ゲート絶縁膜４０２がゲート電極層４０１をマスクにしてエッチングされており、酸化物半導体積層４０３が一部露出され、絶縁膜４１６と接するトランジスタにおいて、ドーパントを導入し、低抵抗領域を形成したトランジスタ４２５を図３（Ｄ）に示す。
トランジスタ４２５は、ゲート絶縁膜４０２、ゲート電極層４０１をマスクとしてドーパントを導入し、チャネル形成領域１２１ｃ、１２２ｃ、１２５ｃを挟んで、低抵抗領域１２１ａ、１２１ｂ、１２２ａ、１２２ｂ、１２５ａ、１２５ｂを形成して作製される。また、ドーパントを導入する際に通過するソース電極層、ドレイン電極層にもドーパントが導入される場合がある。トランジスタ４２５は、ドーパントがソース電極層及びドレイン電極層にも導入され、ドーパントを含むソース電極層４１５ａ、ドーパントを含むドレイン電極層４１５ｂとなる例である。
チャネル長方向にチャネル形成領域１２１ｃを挟んで低抵抗領域１２１ａ、１２１ｂが設けられた第１の酸化物半導体層１０１と、チャネル形成領域１２２ｃを挟んで低抵抗領域１２２ａ、１２２ｂが設けられた第２の酸化物半導体層１０２と、チャネル形成領域１２５ｃを挟んで低抵抗領域１２５ａ、１２５ｂが設けられた混合領域１０５とを含む酸化物半導体積層４０３を有することにより、トランジスタ４２０及びトランジスタ４２５はオン特性（例えば、オン電流及び電界効果移動度）が高く、高速動作、高速応答が可能となる。
また、実施の形態３で示した酸素過剰領域を有するトランジスタ４３０にドーパントを導入し、低抵抗領域を形成したトランジスタ４２３を図６（Ｃ）に示す。
トランジスタ４２３は、図５（Ｃ）のトランジスタ４３０のように、酸素過剰領域１１１を含む第１の酸化物半導体層１０１、及び酸素過剰領域１１２を含む第２の酸化物半導体層１０２、酸素過剰領域１１５を含む混合領域１０５を有する酸化物半導体積層が設けられたトランジスタにおいて、ゲート電極層４０１をマスクとしてドーパントを導入し、酸素を過剰に含むチャネル形成領域１２１ｃ、１２２ｃ、１２５ｃを挟んで、ドーパント及び過剰な酸素ドーパントを含む低抵抗領域１２１ｄ、１２１ｅ、１２２ｄ、１２２ｅ、１２５ｄ、１２５ｅと、ドーパントを含む低抵抗領域１２１ａ、１２１ｂ、１２２ａ、１２２ｂ、１２５ａ、１２５ｂを形成して作製される。
チャネル長方向にチャネル形成領域１２１ｃを挟んで低抵抗領域１２１ｄ、１２１ｅ、１２１ａ、１２１ｂが設けられた第１の酸化物半導体層１０１と、チャネル形成領域１２２ｃを挟んで低抵抗領域１２２ｄ、１２２ｅ、１２２ａ、１２２ｂが設けられた第２の酸化物半導体層１０２と、チャネル形成領域１２５ｃを挟んで低抵抗領域１２５ｄ、１２５ｅ、１２５ａ、１２５ｂが設けられた混合領域１０５とを含む酸化物半導体積層４０３を有することにより、該トランジスタ４２３はオン特性（例えば、オン電流及び電界効果移動度）が高く、高速動作、高速応答が可能となる。
また、実施の形態２で示したトランジスタ３８０ａのように、酸化物半導体積層４０３が３層構造であり、上層の酸化物半導体層が下層の酸化物半導体層の側面を覆う構造とするトランジスタにおいて、ドーパントを導入し、低抵抗領域を形成したトランジスタ３８２を図１０（Ａ）に示す。
トランジスタ３８２は、第１の酸化物半導体層１０１、第２の酸化物半導体層１０２、及び第３の酸化物半導体層１０３を含み、かつ第１の酸化物半導体層１０１及び第２の酸化物半導体層１０２の間に混合領域１０５、第２の酸化物半導体層１０２及び第３の酸化物半導体層１０３の間に混合領域１０７を有する酸化物半導体積層４０３にゲート電極層４０１形成後、ゲート電極層４０１をマスクとしてドーパントを導入し、チャネル形成領域１２１ｃ、１２２ｃ、１２３ｃ、１２５ｃ、１２７ｃを挟んで、ドーパントを含む低抵抗領域１２１ａ、１２１ｂ、１２２ａ、１２２ｂ、１２３ａ、１２３ｂ、１２５ａ、１２５ｂ、１２７ａ、１２７ｂを形成して作製される。
トランジスタ３８２は、チャネル長方向にチャネル形成領域１２１ｃを挟んで低抵抗領域１２１ａ、１２１ｂが設けられた第１の酸化物半導体層１０１と、チャネル形成領域１２２ｃを挟んで低抵抗領域１２２ａ、１２２ｂが設けられた第２の酸化物半導体層１０２と、チャネル形成領域１２３ｃを挟んで低抵抗領域１２３ａ、１２３ｂが設けられた第３の酸化物半導体層１０３と、チャネル形成領域１２５ｃを挟んで低抵抗領域１２５ａ、１２５ｂが設けられた混合領域１０５と、チャネル形成領域１２７ｃを挟んで低抵抗領域１２７ａ、１２７ｂが設けられた混合領域１０７と、を含む酸化物半導体積層４０３を有することにより、オン特性（例えば、オン電流及び電界効果移動度）が高く、高速動作、高速応答が可能となる。
また、実施の形態１で示したトランジスタ４８０、実施の形態２で示したトランジスタ３８０ａのように、酸化物半導体積層４０３が３層構造のトランジスタにおいて、酸素及びドーパントを導入し、酸素過剰領域及び低抵抗領域を形成したトランジスタ４８５を図４（Ｂ）に、トランジスタ３８５を図１０（Ｂ）示す。また、トランジスタ３８５は酸化物半導体積層４０３が上層の酸化物半導体層が下層の酸化物半導体層の側面を覆う構造とするトランジスタである。
トランジスタ４８５及びトランジスタ３８５は、第１の酸化物半導体層１０１、第２の酸化物半導体層１０２、及び第３の酸化物半導体層１０３を含み、かつ第１の酸化物半導体層１０１及び第２の酸化物半導体層１０２の間に混合領域１０５、第２の酸化物半導体層１０２及び第３の酸化物半導体層１０３の間に混合領域１０７を有する酸化物半導体積層４０３に酸素を導入して酸素過剰領域を形成し、ゲート電極層４０１形成後、ゲート電極層４０１をマスクとしてドーパントを導入し、酸素を過剰に含むチャネル形成領域１２１ｃ、１２２ｃ、１２３ｃ、１２５ｃ、１２７ｃを挟んで、ドーパント及び過剰な酸素を含む低抵抗領域１２１ｄ、１２１ｅ、１２２ｄ、１２２ｅ、１２３ｄ、１２３ｅ、１２５ｄ、１２５ｅ、１２７ｄ、１２７ｅと、ドーパントを含む低抵抗領域１２１ａ、１２１ｂ、１２２ａ、１２２ｂ、１２３ａ、１２３ｂ、１２５ａ、１２５ｂ、１２７ａ、１２７ｂを形成して作製される。
トランジスタ４８５及びトランジスタ３８５は、チャネル長方向にチャネル形成領域１２１ｃを挟んで低抵抗領域１２１ｄ、１２１ｅ、１２１ａ、１２１ｂが設けられた第１の酸化物半導体層１０１と、チャネル形成領域１２２ｃを挟んで低抵抗領域１２２ｄ、１２２ｅ、１２２ａ、１２２ｂが設けられた第２の酸化物半導体層１０２と、チャネル形成領域１２３ｃを挟んで低抵抗領域１２３ｄ、１２３ｅ、１２３ａ、１２３ｂが設けられた第３の酸化物半導体層１０３と、チャネル形成領域１２５ｃを挟んで低抵抗領域１２５ｄ、１２５ｅ、１２５ａ、１２５ｂが設けられた混合領域１０５と、チャネル形成領域１２７ｃを挟んで低抵抗領域１２７ｄ、１２７ｅ、１２７ａ、１２７ｂが設けられた混合領域１０７とを含む酸化物半導体積層４０３を有することにより、オン特性（例えば、オン電流及び電界効果移動度）が高く、高速動作、高速応答が可能となる。
トランジスタ４２０、トランジスタ４２３、及びトランジスタ４２５、トランジスタ３８２、トランジスタ４８５、及びトランジスタ３８５において、低抵抗領域１２１ａ、１２１ｂ、１２２ａ、１２２ｂ、１２５ａ、１２５ｂ（トランジスタ３８２、トランジスタ４８５及びトランジスタ３８５においては、低抵抗領域１２１ａ、１２１ｂ、１２２ａ、１２２ｂ、１２３ａ、１２３ｂ、１２５ａ、１２５ｂ、１２７ａ、１２７ｂ）はソース領域、又はドレイン領域として機能させることができる。低抵抗領域１２１ａ、１２１ｂ、１２２ａ、１２２ｂ、１２５ａ、１２５ｂ（トランジスタ３８２、トランジスタ４８５及びトランジスタ３８５においては、低抵抗領域１２１ａ、１２１ｂ、１２２ａ、１２２ｂ、１２３ａ、１２３ｂ、１２５ａ、１２５ｂ、１２７ａ、１２７ｂ）を設けることによって、低抵抗領域１２１ａ、１２１ｂ、１２２ａ、１２２ｂ、１２５ａ、１２５ｂ（トランジスタ３８２、トランジスタ４８５及びトランジスタ３８５においては、低抵抗領域１２１ａ、１２１ｂ、１２２ａ、１２２ｂ、１２３ａ、１２３ｂ、１２５ａ、１２５ｂ、１２７ａ、１２７ｂ）の間に形成されるチャネル形成領域１２１ｃ、１２２ｃ、１２５ｃ（トランジスタ３８２、トランジスタ４８５及びトランジスタ３８５においては、チャネル形成領域１２１ｃ、１２２ｃ、１２３ｃ、１２５ｃ、１２７ｃ）に加わる電界を緩和させることができる。また、低抵抗領域１２１ａ、１２１ｂ、１２２ａ、１２２ｂ、１２５ａ、１２５ｂ（トランジスタ３８２、トランジスタ４８５及びトランジスタ３８５においては、低抵抗領域１２１ａ、１２１ｂ、１２２ａ、１２２ｂ、１２３ａ、１２３ｂ、１２５ａ、１２５ｂ、１２７ａ、１２７ｂ）において酸化物半導体積層４０３とソース電極層４０５ａ及びドレイン電極層４０５ｂとを電気的に接続させることによって、酸化物半導体積層４０３とソース電極層４０５ａ及びドレイン電極層４０５ｂとの接触抵抗を低減することができる。従って、トランジスタの電気特性を向上させることができる。
なお、下層の酸化物半導体層よりエネルギーギャップの大きい酸化物半導体層を上層に積層する酸化物半導体積層において、上層の酸化物半導体層が下層の酸化物半導体層の側面を覆う構造とすることで、トランジスタのソース電極層およびドレイン電極層のリーク電流（寄生チャネル）の発生を低減することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態５）
実施の形態１乃至４のいずれかで一例を示したトランジスタを用いて表示機能を有する半導体装置（表示装置ともいう）を作製することができる。また、トランジスタを含む駆動回路の一部または全体を、画素部と同じ基板上に一体形成し、システムオンパネルを形成することができる。
図１２（Ａ）において、第１の基板４００１上に設けられた画素部４００２を囲むようにして、シール材４００５が設けられ、第２の基板４００６によって封止されている。図１２（Ａ）においては、第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜で形成された走査線駆動回路４００４、信号線駆動回路４００３が実装されている。また別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部４００２に与えられる各種信号及び電位は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）４０１８ａ、４０１８ｂから供給されている。
図１２（Ｂ）（Ｃ）において、第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲むようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走査線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６とによって、表示素子と共に封止されている。図１２（Ｂ）（Ｃ）においては、第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜で形成された信号線駆動回路４００３が実装されている。図１２（Ｂ）（Ｃ）においては、別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部４００２に与えられる各種信号及び電位は、ＦＰＣ４０１８から供給されている。
また図１２（Ｂ）（Ｃ）においては、信号線駆動回路４００３を別途形成し、第１の基板４００１に実装している例を示しているが、この構成に限定されない。走査線駆動回路を別途形成して実装してもよいし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して実装してもよい。
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方法、ワイヤボンディング方法、或いはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方法などを用いることができる。図１２（Ａ）は、ＣＯＧ方法により信号線駆動回路４００３、走査線駆動回路４００４を実装する例であり、図１２（Ｂ）は、ＣＯＧ方法により信号線駆動回路４００３を実装する例であり、図１２（Ｃ）は、ＴＡＢ方法により信号線駆動回路４００３を実装する例である。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む。
なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、もしくは光源（照明装置含む）を指す。また、コネクター、例えばＦＰＣもしくはＴＡＢテープもしくはＴＣＰが取り付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュール、または表示素子にＣＯＧ方式によりＩＣ（集積回路）が直接実装されたモジュールも全て表示装置に含むものとする。
また第１の基板上に設けられた画素部及び走査線駆動回路は、トランジスタを複数有しており、実施の形態１乃至４のいずれかで一例を示したトランジスタを適用することができる。
表示装置に設けられる表示素子としては液晶素子（液晶表示素子ともいう）、発光素子（発光表示素子ともいう）、を用いることができる。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬ等が含まれる。また、電子インクなど、電気的作用によりコントラストが変化する表示媒体も適用することができる。
半導体装置の一形態について、図１２及び図１３を用いて説明する。図１３は、図１２（Ｂ）のＭ−Ｎにおける断面図に相当する。
図１２及び図１３で示すように、半導体装置は接続端子電極４０１５及び端子電極４０１６を有しており、接続端子電極４０１５及び端子電極４０１６はＦＰＣ４０１８が有する端子と異方性導電膜４０１９を介して、電気的に接続されている。
接続端子電極４０１５は、第１の電極層４０３０と同じ導電膜から形成され、端子電極４０１６は、トランジスタ４０１０、４０１１のソース電極層及びドレイン電極層と同じ導電膜で形成されている。
また第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、トランジスタを複数有しており、図１２及び図１３では、画素部４００２に含まれるトランジスタ４０１０と、走査線駆動回路４００４に含まれるトランジスタ４０１１とを例示している。図１３（Ａ）では、トランジスタ４０１０、４０１１上には絶縁膜４０２０が設けられ、図１３（Ｂ）ではさらに、絶縁膜４０２１が設けられている。なお、絶縁膜４０２３は下地膜として機能する絶縁膜である。
トランジスタ４０１０、トランジスタ４０１１としては、実施の形態１乃至４のいずれかで示したトランジスタを適用することができる。本実施の形態では、実施の形態１で示したトランジスタ４４０ａと同様な構造を有するトランジスタを適用する例を示す。
トランジスタ４０１０及びトランジスタ４０１１は、エネルギーギャップの異なる少なくとも２層の酸化物半導体層を含み、かつ該積層する酸化物半導体層間に混合領域が設けられた酸化物半導体積層を有するトランジスタである。異なるエネルギーギャップを有する複数の酸化物半導体層を用いた酸化物半導体積層を用いることによって、トランジスタの電気特性をより精度よく制御することができ、所望の電気特性をトランジスタ４０１０及びトランジスタ４０１１に付与することが可能となる。
よって、図１２及び図１３で示す本実施の形態の半導体装置として、高機能、高信頼性、又は低消費電力など、種々の目的に応じた半導体装置を提供することができる。
画素部４００２に設けられたトランジスタ４０１０は表示素子と電気的に接続し、表示パネルを構成する。表示素子は表示を行うことができれば特に限定されず、様々な表示素子を用いることができる。
図１３（Ａ）に表示素子として液晶素子を用いた液晶表示装置の例を示す。図１３（Ａ）において、表示素子である液晶素子４０１３は、第１の電極層４０３０、第２の電極層４０３１、及び液晶層４００８を含む。なお、液晶層４００８を挟持するように配向膜として機能する絶縁膜４０３２、４０３３が設けられている。第２の電極層４０３１は第２の基板４００６側に設けられ、第１の電極層４０３０と第２の電極層４０３１とは液晶層４００８を介して積層する構成となっている。
また４０３５は絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、液晶層４００８の膜厚（セルギャップ）を制御するために設けられている。なお球状のスペーサを用いていてもよい。
表示素子として、液晶素子を用いる場合、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等を用いることができる。これらの液晶材料（液晶組成物）は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。
また、液晶層４００８に、配向膜を用いないブルー相を発現する液晶組成物を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は、液晶及びカイラル剤を混合させた液晶組成物を用いて発現させることができる。また、ブルー相が発現する温度範囲を広げるために、ブルー相を発現する液晶組成物に重合性モノマー及び重合開始剤などを添加し、高分子安定化させる処理を行って液晶層を形成することもできる。ブルー相を発現する液晶組成物は、応答速度が短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。また配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損を軽減することができる。よって液晶表示装置の生産性を向上させることが可能となる。酸化物半導体膜を用いるトランジスタは、静電気の影響によりトランジスタの電気的な特性が著しく変動して設計範囲を逸脱する恐れがある。よって酸化物半導体膜を用いるトランジスタを有する液晶表示装置にブルー相を発現する液晶組成物を用いることはより効果的である。
また、液晶材料の固有抵抗は、１×１０９Ω・ｃｍ以上であり、好ましくは１×１０１１Ω・ｃｍ以上であり、さらに好ましくは１×１０１２Ω・ｃｍ以上である。なお、本明細書における固有抵抗の値は、２０℃で測定した値とする。
液晶表示装置に設けられる保持容量の大きさは、画素部に配置されるトランジスタのリーク電流等を考慮して、所定の期間の間電荷を保持できるように設定される。保持容量の大きさは、トランジスタのオフ電流等を考慮して設定すればよい。本明細書に開示する酸化物半導体膜を有するトランジスタを用いることにより、各画素における液晶容量に対して１／３以下、好ましくは１／５以下の容量の大きさを有する保持容量を設ければ充分である。
本明細書に開示する酸化物半導体膜を用いたトランジスタは、オフ状態における電流値（オフ電流値）を低く制御することができる。よって、画像信号等の電気信号の保持時間を長くすることができ、電源オン状態では書き込み間隔も長く設定できる。よって、リフレッシュ動作の頻度を少なくすることができるため、消費電力を抑制する効果を奏する。
また、本明細書に開示する酸化物半導体膜を用いたトランジスタは、電界効果移動度を高く制御することができるため、高速駆動が可能である。例えば、このような高速駆動が可能なトランジスタを液晶表示装置に用いることで、画素部のスイッチングトランジスタと、駆動回路部に使用するドライバートランジスタを同一基板上に形成することができる。すなわち、別途駆動回路として、シリコンウェハ等により形成された半導体装置を用いる必要がないため、半導体装置の部品点数を削減することができる。また、画素部においても、高速駆動が可能なトランジスタを用いることで、高画質な画像を提供することができる。よって、半導体装置として高信頼化も達成できる。
液晶表示装置には、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モードなどを用いることができる。
また、ノーマリーブラック型の液晶表示装置、例えば垂直配向（ＶＡ）モードを採用した透過型の液晶表示装置としてもよい。垂直配向モードとしては、いくつか挙げられるが、例えば、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＶ（Ａｄｖａｎｃｅｄ Ｓｕｐｅｒ Ｖｉｅｗ）モードなどを用いることができる。また、ＶＡ型の液晶表示装置にも適用することができる。ＶＡ型の液晶表示装置とは、液晶表示パネルの液晶分子の配列を制御する方式の一種である。ＶＡ型の液晶表示装置は、電圧が印加されていないときにパネル面に対して液晶分子が垂直方向を向く方式である。また、画素（ピクセル）をいくつかの領域（サブピクセル）に分け、それぞれ別の方向に分子を倒すよう工夫されているマルチドメイン化あるいはマルチドメイン設計といわれる方法を用いることができる。
また、表示装置において、ブラックマトリクス（遮光層）、偏光部材、位相差部材、反射防止部材などの光学部材（光学基板）などは適宜設ける。例えば、偏光基板及び位相差基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用いてもよい。
また、画素部における表示方式は、プログレッシブ方式やインターレース方式等を用いることができる。また、カラー表示する際に画素で制御する色要素としては、ＲＧＢ（Ｒは赤、Ｇは緑、Ｂは青を表す）の三色に限定されない。例えば、ＲＧＢＷ（Ｗは白を表す）、又はＲＧＢに、イエロー、シアン、マゼンタ等を一色以上追加したものがある。なお、色要素のドット毎にその表示領域の大きさが異なっていてもよい。ただし、開示する発明はカラー表示の表示装置に限定されるものではなく、モノクロ表示の表示装置に適用することもできる。
また、表示装置に含まれる表示素子として、エレクトロルミネッセンスを利用する発光素子を適用することができる。エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャリア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明する。
発光素子は発光を取り出すために少なくとも一対の電極の一方が透光性であればよい。そして、基板上にトランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側の面から発光を取り出す両面射出構造の発光素子があり、どの射出構造の発光素子も適用することができる。
図１３（Ｂ）に表示素子として発光素子を用いた発光装置の例を示す。表示素子である発光素子４５１３は、画素部４００２に設けられたトランジスタ４０１０と電気的に接続している。なお発光素子４５１３の構成は、第１の電極層４０３０、電界発光層４５１１、第２の電極層４０３１の積層構造であるが、示した構成に限定されない。発光素子４５１３から取り出す光の方向などに合わせて、発光素子４５１３の構成は適宜変えることができる。
隔壁４５１０は、有機絶縁材料、又は無機絶縁材料を用いて形成する。特に感光性の樹脂材料を用い、第１の電極層４０３０上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
電界発光層４５１１は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでもよい。
発光素子４５１３に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極層４０３１及び隔壁４５１０上に保護膜を形成してもよい。保護膜としては、窒化シリコン膜、窒化酸化シリコン膜、ＤＬＣ膜等を形成することができる。また、第１の基板４００１、第２の基板４００６、及びシール材４００５によって封止された空間には充填材４５１４が設けられ密封されている。このように外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィルム等）やカバー材で発光素子４５１３をパッケージング（封入）することが好ましい。
充填材４５１４としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル樹脂、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。例えば充填材として窒素を用いればよい。
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）、位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよい。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
また、表示装置として、電子インクを駆動させる電子ペーパーを提供することも可能である。電子ペーパーは、電気泳動表示装置（電気泳動ディスプレイ）とも呼ばれており、紙と同じ読みやすさ、他の表示装置に比べ低消費電力、薄くて軽い形状とすることが可能という利点を有している。
電気泳動表示装置は、様々な形態が考えられ得るが、プラスの電荷を有する第１の粒子と、マイナスの電荷を有する第２の粒子とを含むマイクロカプセルが溶媒または溶質に複数分散されたものであり、マイクロカプセルに電界を印加することによって、マイクロカプセル中の粒子を互いに反対方向に移動させて一方側に集合した粒子の色のみを表示するものである。なお、第１の粒子または第２の粒子は染料を含み、電界がない場合において移動しないものである。また、第１の粒子の色と第２の粒子の色は異なるもの（無色を含む）とする。
このように、電気泳動表示装置は、誘電定数の高い物質が高い電界領域に移動する、いわゆる誘電泳動的効果を利用したディスプレイである。
上記マイクロカプセルを溶媒中に分散させたものが電子インクと呼ばれるものであり、この電子インクはガラス、プラスチック、布、紙などの表面に印刷することができる。また、カラーフィルタや色素を有する粒子を用いることによってカラー表示も可能である。
なお、マイクロカプセル中の第１の粒子および第２の粒子は、導電体材料、絶縁体材料、半導体材料、磁性材料、液晶材料、強誘電性材料、エレクトロルミネセント材料、エレクトロクロミック材料、磁気泳動材料から選ばれた一種の材料、またはこれらの複合材料を用いればよい。
また、電子ペーパーとして、ツイストボール表示方式を用いる表示装置も適用することができる。ツイストボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用いる電極層である第１の電極層及び第２の電極層の間に配置し、第１の電極層及び第２の電極層に電位差を生じさせての球形粒子の向きを制御することにより、表示を行う方法である。
なお、図１２及び図１３において、第１の基板４００１、第２の基板４００６としては、ガラス基板の他、可撓性を有する基板も用いることができ、例えば透光性を有するプラスチック基板などを用いることができる。プラスチックとしては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、透光性が必要でなければ、アルミニウムやステンレスなどの金属基板（金属フィルム）を用いてもよい。例えば、アルミニウムホイルをＰＶＦフィルムやポリエステルフィルムで挟んだ構造のシートを用いることもできる。
本実施の形態では、絶縁膜４０２０として酸化アルミニウム膜を用いる。
酸化物半導体膜上に絶縁膜４０２０として設けられた酸化アルミニウム膜は、水素、水分などの不純物、及び酸素の両方に対して膜を透過させない遮断効果（ブロック効果）が高い。
従って、酸化アルミニウム膜は、作製工程中及び作製後において、変動要因となる水素、水分などの不純物の酸化物半導体膜への混入、及び酸化物半導体を構成する主成分材料である酸素の酸化物半導体膜からの放出を防止する保護膜として機能する。
また、平坦化絶縁膜として機能する絶縁膜４０２１は、アクリル樹脂、ポリイミド、ベンゾシクロブテン系樹脂、ポリアミド、エポキシ樹脂等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁膜を形成してもよい。
絶縁膜４０２１の形成法は、特に限定されず、その材料に応じて、スパッタリング法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法等）、印刷法（スクリーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を用いることができる。
表示装置は光源又は表示素子からの光を透過させて表示を行う。よって光が透過する画素部に設けられる基板、絶縁膜、導電膜などの薄膜はすべて可視光の波長領域の光に対して透光性とする。
表示素子に電圧を印加する第１の電極層及び第２の電極層（画素電極層、共通電極層、対向電極層などともいう）においては、取り出す光の方向、電極層が設けられる場所、及び電極層のパターン構造によって透光性、反射性を選択すればよい。
第１の電極層４０３０、第２の電極層４０３１は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物、グラフェンなどの透光性を有する導電性材料を用いることができる。
また、第１の電極層４０３０、第２の電極層４０３１はタングステン（Ｗ）、モリブデン（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）等の金属、又はその合金、若しくはその金属窒化物から一つ、又は複数種を用いて形成することができる。
また、第１の電極層４０３０、第２の電極層４０３１として、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。導電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。例えば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体、若しくはアニリン、ピロールおよびチオフェンの２種以上からなる共重合体若しくはその誘導体などがあげられる。
また、トランジスタは静電気などにより破壊されやすいため、駆動回路保護用の保護回路を設けることが好ましい。保護回路は、非線形素子を用いて構成することが好ましい。
以上のように実施の形態１乃至４のいずれかで示したトランジスタを適用することで、様々な機能を有する半導体装置を提供することができる。
（実施の形態６）
実施の形態１乃至４のいずれかで一例を示したトランジスタを用いて、対象物の情報を読み取るイメージセンサ機能を有する半導体装置を作製することができる。
図１４（Ａ）に、イメージセンサ機能を有する半導体装置の一例を示す。図１４（Ａ）はフォトセンサの等価回路であり、図１４（Ｂ）はフォトセンサの一部を示す断面図である。
フォトダイオード６０２は、一方の電極がフォトダイオードリセット信号線６５８に、他方の電極がトランジスタ６４０のゲートに電気的に接続されている。トランジスタ６４０は、ソース又はドレインの一方がフォトセンサ基準信号線６７２に、ソース又はドレインの他方がトランジスタ６５６のソース又はドレインの一方に電気的に接続されている。トランジスタ６５６は、ゲートがゲート信号線６５９に、ソース又はドレインの他方がフォトセンサ出力信号線６７１に電気的に接続されている。
なお、本明細書における回路図において、酸化物半導体膜を用いるトランジスタと明確に判明できるように、酸化物半導体膜を用いるトランジスタの記号には「ＯＳ」と記載している。図１４（Ａ）において、トランジスタ６４０、トランジスタ６５６は実施の形態１乃至４に示したトランジスタが適用でき、酸化物半導体膜を用いるトランジスタである。本実施の形態では、実施の形態１で示したトランジスタ４４０ａと同様な構造を有するトランジスタを適用する例を示す。
図１４（Ｂ）は、フォトセンサにおけるフォトダイオード６０２及びトランジスタ６４０に示す断面図であり、絶縁表面を有する基板６０１（ＴＦＴ基板）上に、センサとして機能するフォトダイオード６０２及びトランジスタ６４０が設けられている。フォトダイオード６０２、トランジスタ６４０の上には接着層６０８を用いて基板６１３が設けられている。
トランジスタ６４０上には絶縁膜６３１、絶縁膜６３２、層間絶縁膜６３３、層間絶縁膜６３４が設けられている。フォトダイオード６０２は、層間絶縁膜６３３上に設けられ、層間絶縁膜６３３上に形成した電極層６４１と、層間絶縁膜６３４上に設けられた電極層６４２との間に、層間絶縁膜６３３側から順に第１半導体膜６０６ａ、第２半導体膜６０６ｂ、及び第３半導体膜６０６ｃを積層した構造を有している。
電極層６４１は、層間絶縁膜６３４に形成された導電層６４３と電気的に接続し、電極層６４２は電極層６４１を介して導電層６４５と電気的に接続している。導電層６４５は、トランジスタ６４０のゲート電極層と電気的に接続しており、フォトダイオード６０２はトランジスタ６４０と電気的に接続している。
ここでは、第１半導体膜６０６ａとしてｐ型の導電型を有する半導体膜と、第２半導体膜６０６ｂとして高抵抗な半導体膜（Ｉ型半導体膜）、第３半導体膜６０６ｃとしてｎ型の導電型を有する半導体膜を積層するｐｉｎ型のフォトダイオードを例示している。
第１半導体膜６０６ａはｐ型半導体膜であり、ｐ型を付与する不純物元素を含むアモルファスシリコン膜により形成することができる。第１半導体膜６０６ａの形成には１３族の不純物元素（例えばボロン（Ｂ））を含む半導体材料ガスを用いて、プラズマＣＶＤ法により形成する。半導体材料ガスとしてはシラン（ＳｉＨ４）を用いればよい。または、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いてもよい。また、不純物元素を含まないアモルファスシリコン膜を形成した後に、拡散法やイオン注入法を用いて該アモルファスシリコン膜に不純物元素を導入してもよい。イオン注入法等により不純物元素を導入した後に加熱等を行うことで、不純物元素を拡散させるとよい。この場合にアモルファスシリコン膜を形成する方法としては、ＬＰＣＶＤ法、気相成長法、又はスパッタリング法等を用いればよい。第１半導体膜６０６ａの膜厚は１０ｎｍ以上５０ｎｍ以下となるよう形成することが好ましい。
第２半導体膜６０６ｂは、Ｉ型半導体膜（真性半導体膜）であり、アモルファスシリコン膜により形成する。第２半導体膜６０６ｂの形成には、半導体材料ガスを用いて、アモルファスシリコン膜をプラズマＣＶＤ法により形成する。半導体材料ガスとしては、シラン（ＳｉＨ４）を用いればよい。または、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いてもよい。第２半導体膜６０６ｂの形成は、ＬＰＣＶＤ法、気相成長法、スパッタリング法等により行ってもよい。第２半導体膜６０６ｂの膜厚は２００ｎｍ以上１０００ｎｍ以下となるように形成することが好ましい。
第３半導体膜６０６ｃは、ｎ型半導体膜であり、ｎ型を付与する不純物元素を含むアモルファスシリコン膜により形成する。第３半導体膜６０６ｃの形成には、１５族の不純物元素（例えばリン（Ｐ））を含む半導体材料ガスを用いて、プラズマＣＶＤ法により形成する。半導体材料ガスとしてはシラン（ＳｉＨ４）を用いればよい。または、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いてもよい。また、不純物元素を含まないアモルファスシリコン膜を形成した後に、拡散法やイオン注入法を用いて該アモルファスシリコン膜に不純物元素を導入してもよい。イオン注入法等により不純物元素を導入した後に加熱等を行うことで、不純物元素を拡散させるとよい。この場合にアモルファスシリコン膜を形成する方法としては、ＬＰＣＶＤ法、気相成長法、又はスパッタリング法等を用いればよい。第３半導体膜６０６ｃの膜厚は２０ｎｍ以上２００ｎｍ以下となるよう形成することが好ましい。
また、第１半導体膜６０６ａ、第２半導体膜６０６ｂ、及び第３半導体膜６０６ｃは、アモルファス半導体ではなく、多結晶半導体を用いて形成してもよいし、微結晶半導体（セミアモルファス半導体（Ｓｅｍｉ Ａｍｏｒｐｈｏｕｓ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＳＡＳ））を用いて形成してもよい。
微結晶半導体は、ギブスの自由エネルギーを考慮すれば非晶質と単結晶の中間的な準安定状態に属するものである。すなわち、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する。柱状または針状結晶が基板表面に対して法線方向に成長している。微結晶半導体の代表例である微結晶シリコンは、そのラマンスペクトルが単結晶シリコンを示す５２０ｃｍ−１よりも低波数側に、シフトしている。即ち、単結晶シリコンを示す５２０ｃｍ−１とアモルファスシリコンを示す４８０ｃｍ−１の間に微結晶シリコンのラマンスペクトルのピークがある。また、未結合手（ダングリングボンド）を終端するため水素またはハロゲンを少なくとも１原子％またはそれ以上含ませている。さらに、ヘリウム、アルゴン、クリプトン、ネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで、安定性が増し良好な微結晶半導体膜が得られる。
この微結晶半導体膜は、周波数が数十ＭＨｚ〜数百ＭＨｚの高周波プラズマＣＶＤ法、または周波数が１ＧＨｚ以上のマイクロ波プラズマＣＶＤ装置により形成することができる。代表的には、ＳｉＨ４、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４などの珪素を含む化合物を水素で希釈して形成することができる。また、珪素を含む化合物（例えば水素化珪素）及び水素に加え、ヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素で希釈して微結晶半導体膜を形成することができる。これらのときの珪素を含む化合物（例えば水素化珪素）に対して水素の流量比を５倍以上２００倍以下、好ましくは５０倍以上１５０倍以下、更に好ましくは１００倍とする。さらには、シリコンを含む気体中に、ＣＨ４、Ｃ２Ｈ６等の炭化物気体、ＧｅＨ４、ＧｅＦ４等のゲルマニウム化気体、Ｆ２等を混入させてもよい。
また、光電効果で発生した正孔の移動度は電子の移動度に比べて小さいため、ｐｉｎ型のフォトダイオードはｐ型の半導体膜側を受光面とする方がよい特性を示す。ここでは、ｐｉｎ型のフォトダイオードが形成されている基板６０１の面からフォトダイオード６０２が受ける光を電気信号に変換する例を示す。また、受光面とした半導体膜側とは逆の導電型を有する半導体膜側からの光は外乱光となるため、電極層は遮光性を有する導電膜を用いるとよい。また、ｎ型の半導体膜側を受光面として用いることもできる。
絶縁膜６３２、層間絶縁膜６３３、層間絶縁膜６３４としては、絶縁性材料を用いて、その材料に応じて、スパッタリング法、プラズマＣＶＤ法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法等）、印刷法（スクリーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を用いて形成することができる。
本実施の形態では、絶縁膜６３１として酸化アルミニウム膜を用いる。絶縁膜６３１はスパッタリング法やプラズマＣＶＤ法によって形成することができる。
酸化物半導体膜上に絶縁膜６３１として設けられた酸化アルミニウム膜は、水素、水分などの不純物、及び酸素の両方に対して膜を透過させない遮断効果（ブロック効果）が高い。
従って、酸化アルミニウム膜は、作製工程中及び作製後において、変動要因となる水素、水分などの不純物の酸化物半導体膜への混入、及び酸化物半導体を構成する主成分材料である酸素の酸化物半導体膜からの放出を防止する保護膜として機能する。
絶縁膜６３２としては、無機絶縁材料としては、酸化シリコン層、酸化窒化シリコン層、酸化アルミニウム層、又は酸化窒化アルミニウム層などの酸化物絶縁膜、窒化シリコン層、窒化酸化シリコン層、窒化アルミニウム層、又は窒化酸化アルミニウム層などの窒化物絶縁膜の単層、又は積層を用いることができる。
層間絶縁膜６３３、６３４としては、表面凹凸を低減するため平坦化絶縁膜として機能する絶縁膜が好ましい。層間絶縁膜６３３、６３４としては、例えばポリイミド、アクリル樹脂、ベンゾシクロブテン系樹脂、ポリアミド、エポキシ樹脂等の、耐熱性を有する有機絶縁材料を用いることができる。また上記有機絶縁材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等の単層、又は積層を用いることができる。
フォトダイオード６０２に入射する光を検出することによって、被検出物の情報を読み取ることができる。なお、被検出物の情報を読み取る際にバックライトなどの光源を用いることができる。
以上のように、半導体層として異なるエネルギーギャップを有する複数の酸化物半導体層を含み、かつ該複数の酸化物半導体層間に混合領域を有する酸化物半導体積層を用いることによって、トランジスタの電気特性をより精度よく制御することができ、所望の電気特性をトランジスタに付与することが可能となる。よって、該トランジスタを用いることで、高機能、高信頼性、又は低消費電力など、種々の目的に応じた半導体装置を提供することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態７）
実施の形態１乃至４のいずれかで一例を示したトランジスタは、複数のトランジスタを積層する集積回路を有する半導体装置に好適に用いることができる。本実施の形態では、半導体装置の一例として、記憶媒体（メモリ素子）の例を示す。
実施の形態では、単結晶半導体基板に作製された第１のトランジスタであるトランジスタ１４０と絶縁膜を介してトランジスタ１４０の上方に半導体膜を用いて作製された第２のトランジスタであるトランジスタ１６２を含む半導体装置を作製する。実施の形態１乃至３のいずれかで一例を示したトランジスタは、トランジスタ１６２に好適に用いることができる。本実施の形態では、トランジスタ１６２として実施の形態１で示したトランジスタ４４０ａと同様な構造を有するトランジスタを用いる例を示す。
積層するトランジスタ１４０、トランジスタ１６２の半導体材料、及び構造は、同一でもよいし異なっていてもよい。本実施の形態では、記憶媒体（メモリ素子）の回路に好適な材料及び構造のトランジスタをそれぞれ用いる例である。
図１５は、半導体装置の構成の一例である。図１５（Ａ）には、半導体装置の断面を、図１５（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図１５（Ａ）は、図１５（Ｂ）のＣ１−Ｃ２およびＤ１−Ｄ２における断面に相当する。また、図１５（Ｃ）には、上記半導体装置をメモリ素子として用いる場合の回路図の一例を示す。図１５（Ａ）および図１５（Ｂ）に示される半導体装置は、下部に第１の半導体材料を用いたトランジスタ１４０を有し、上部に第２の半導体材料を用いたトランジスタ１６２を有する。本実施の形態では、第１の半導体材料を酸化物半導体以外の半導体材料とし、第２の半導体材料を酸化物半導体とする。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等の化合物半導体材料などを用いることができ、単結晶半導体を用いるのが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
図１５における半導体装置の作製方法を図１５（Ａ）乃至（Ｃ）を用いて説明する。
トランジスタ１４０は、半導体材料（例えば、シリコンなど）を含む基板１８５に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた不純物領域１２０と、不純物領域１２０に接する金属化合物領域１２４と、チャネル形成領域１１６上に設けられたゲート絶縁膜１０８と、ゲート絶縁膜１０８上に設けられたゲート電極１１０とを有する。
半導体材料を含む基板１８５は、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができる。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半導体膜が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体膜が設けられた構成の基板も含む。つまり、「ＳＯＩ基板」が有する半導体膜は、シリコン半導体膜に限定されない。また、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁膜を介して半導体膜が設けられた構成のものが含まれるものとする。
ＳＯＩ基板の作製方法としては、鏡面研磨ウェハーに酸素イオンを注入した後、高温加熱することにより、表面から一定の深さに酸化層を形成させるとともに、表面層に生じた欠陥を消滅させて作る方法、水素イオン照射により形成された微小ボイドの熱処理による成長を利用して半導体基板を劈開する方法や、絶縁表面上に結晶成長により単結晶半導体膜を形成する方法等を用いることができる。
例えば、単結晶半導体基板の一つの面からイオンを添加して、単結晶半導体基板の一つの面から一定の深さに脆弱化層を形成し、単結晶半導体基板の一つの面上、又は素子基板上のどちらか一方に絶縁膜を形成する。単結晶半導体基板と素子基板を、絶縁膜を挟んで重ね合わせた状態で、脆弱化層に亀裂を生じさせ、単結晶半導体基板を脆弱化層で分離する熱処理を行い、単結晶半導体基板より半導体膜として単結晶半導体膜を素子基板上に形成する。上記方法を用いて作製されたＳＯＩ基板も好適に用いることができる。
基板１８５上にはトランジスタ１４０を囲むように素子分離絶縁層１０６が設けられている。なお、高集積化を実現するためには、図１５に示すようにトランジスタ１４０がサイドウォールとなる側壁絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ１４０の特性を重視する場合には、ゲート電極１１０の側面にサイドウォールとなる側壁絶縁層を設け、不純物濃度が異なる領域を含む不純物領域１２０を設けてもよい。
単結晶半導体基板を用いたトランジスタ１４０は、高速動作が可能である。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。トランジスタ１４０を覆うように絶縁膜を２層形成する。トランジスタ１６２および容量素子１６４の形成前の処理として、該絶縁膜２層にＣＭＰ処理を施して、平坦化した絶縁膜１２８、絶縁膜１３０を形成し、同時にゲート電極１１０の上面を露出させる。
絶縁膜１２８、絶縁膜１３０は、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁膜を用いることができる。絶縁膜１２８、絶縁膜１３０は、プラズマＣＶＤ法又はスパッタリング法等を用いて形成することができる。
また、ポリイミド、アクリル樹脂、ベンゾシクロブテン系樹脂、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いることができる。有機材料を用いる場合、スピンコート法、印刷法などの湿式法によって絶縁膜１２８、絶縁膜１３０を形成してもよい。
なお、絶縁膜１３０において、半導体膜と接する膜は酸化シリコン膜を用いる。
本実施の形態では、絶縁膜１２８としてスパッタリング法により膜厚５０ｎｍの酸化窒化シリコン膜を形成し、絶縁膜１３０としてスパッタリング法により膜厚５５０ｎｍの酸化シリコン膜を形成する。
ＣＭＰ処理により十分に平坦化した絶縁膜１３０上にエネルギーギャップのことなる酸化物半導体膜を積層する。本実施の形態では、酸化物半導体膜の積層としてスパッタリング法により、絶縁膜１３０上にＩｎ−Ｓｎ−Ｚｎ系酸化物層及びＩｎ−Ｇａ−Ｚｎ系酸化物層を順に積層する。
次に、積層した酸化物半導体膜に加熱処理を行い、積層した酸化物半導体膜の間に混合領域を形成する。混合領域を設けることで、積層される酸化物半導体層の間の領域はエネルギーバンド図において連続接合となり、積層される酸化物半導体層の界面における散乱を軽減することができる。
次に酸化物半導体膜の積層を選択的にエッチングして島状の混合領域を含む酸化物半導体積層１４４を形成する。なお、酸化物半導体積層１４４に混合領域を形成する加熱処理は、酸化物半導体膜を島状の酸化物半導体積層に加工した後でもよい。
酸化物半導体積層１４４上にソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂを形成する。
酸化物半導体膜上にゲート絶縁膜１４６、ゲート電極層１４８を形成する。ゲート電極層１４８は、導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。
ゲート絶縁膜１４６として、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜、酸化ハフニウム膜、又は酸化ガリウム膜を形成することができる。
ゲート電極１１０、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂに用いることのできる導電層は、スパッタリング法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。また、導電層の材料としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。Ｍｎ、Ｍｇ、Ｚｒ、Ｂｅ、Ｎｄ、Ｓｃのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。
導電層は、単層構造であってもよいし、２層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有するソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂへの加工が容易であるというメリットがある。
次に、酸化物半導体積層１４４、ゲート絶縁膜１４６、ゲート電極層１４８上に、絶縁膜１５０を形成する。本実施の形態では、絶縁膜１５０として酸化アルミニウム膜を形成する。
酸化物半導体積層１４４上に絶縁膜１５０として設けられた酸化アルミニウム膜は、水素、水分などの不純物、及び酸素の両方に対して膜を通過させない遮断効果（ブロック効果）が高い。
従って、酸化アルミニウム膜は、作製工程中及び作製後において、変動要因となる水素、水分などの不純物の酸化物半導体積層１４４への混入、及び酸化物半導体を構成する主成分材料である酸素の酸化物半導体積層１４４からの放出を防止する保護膜として機能する。
また、絶縁膜１５０上に積層して別途絶縁膜を形成してもよい。
絶縁膜としては、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜、酸化ハフニウム膜、又は酸化ガリウム膜を用いることができる。
絶縁膜１５０上において、ソース電極またはドレイン電極１４２ａと重畳する領域に電極層１５３を形成する。
次にトランジスタ１６２、及び電極層１５３上に、絶縁膜１５２を形成する。絶縁膜１５２は、スパッタリング法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸化窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。また、ポリイミド、アクリル、ベンゾシクロブテン系樹脂、等の有機材料を用いることができ、上記有機材料には塗布法、印刷法、インクジェット法などの湿式法を用いることができる。
次に、ゲート絶縁膜１４６、絶縁膜１５０、及び絶縁膜１５２に、ソース電極またはドレイン電極１４２ｂにまで達する開口を形成する。当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。
その後、上記開口にソース電極またはドレイン電極１４２ｂに接する配線１５６を形成する。なお、図１５にはソース電極またはドレイン電極１４２ｂと配線１５６との接続箇所は図示していない。
配線１５６は、スパッタリング法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて導電層を形成した後、当該導電層をエッチング加工することによって形成される。また、導電層の材料としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。Ｍｎ、Ｍｇ、Ｚｒ、Ｂｅ、Ｎｄ、Ｓｃのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。詳細は、ソース電極またはドレイン電極１４２ａなどと同様である。
以上の工程でトランジスタ１６２及び容量素子１６４が形成される。本実施の形態では、トランジスタ１６２は、エネルギーギャップの異なる少なくとも２層の酸化物半導体層を含み、かつ該積層する酸化物半導体層間に混合領域が設けられた酸化物半導体積層１４４を有するトランジスタである。半導体層として異なるエネルギーギャップを有する複数の酸化物半導体層を用いた酸化物半導体積層１４４を用いることによって、トランジスタ１６２の電気特性をより精度よく制御することができ、所望の電気特性をトランジスタ１６２に付与することが可能となる。また、本実施の形態においては、酸化物半導体積層１４４を高純度化し、酸素欠損を補填する酸素を過剰に含む酸化物半導体積層とする。よって、トランジスタ１６２は、オフ電流を低減され、電気特性変動が抑制されており、電気的に安定である。容量素子１６４は、ソース電極またはドレイン電極１４２ａ、ゲート絶縁膜１４６、および電極層１５３、で構成される。
なお、図１５の容量素子１６４では、ゲート絶縁膜１４６と絶縁膜１５０を積層させることにより、ソース電極またはドレイン電極１４２ａと、電極層１５３との間の絶縁性を十分に確保することができる。もちろん、十分な容量を確保するために、絶縁膜１５０を有しない構成の容量素子１６４を採用してもよい。また、絶縁膜を有する構成の容量素子１６４を採用してもよい。さらに、容量が不要の場合は、容量素子１６４を設けない構成とすることも可能である。
図１５（Ｃ）には、上記半導体装置をメモリ素子として用いる場合の回路図の一例を示す。図１５（Ｃ）において、トランジスタ１６２のソース電極またはドレイン電極の一方と、容量素子１６４の電極の一方と、トランジスタ１４０のゲート電極と、は電気的に接続されている。また、第１の配線（１ｓｔ Ｌｉｎｅ：ソース線とも呼ぶ）とトランジスタ１４０のソース電極とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ：ビット線とも呼ぶ）とトランジスタ１４０のドレイン電極とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ：第１の信号線とも呼ぶ）とトランジスタ１６２のソース電極またはドレイン電極の他方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ：第２の信号線とも呼ぶ）と、トランジスタ１６２のゲート電極とは、電気的に接続されている。そして、第５の配線（５ｔｈ Ｌｉｎｅ：ワード線とも呼ぶ）と、容量素子１６４の電極の他方は電気的に接続されている。
酸化物半導体を用いたトランジスタ１６２は、オフ電流が極めて小さいという特徴を有しているため、トランジスタ１６２をオフ状態とすることで、トランジスタ１６２のソース電極またはドレイン電極の一方と、容量素子１６４の電極の一方と、トランジスタ１４０のゲート電極とが電気的に接続されたノード（以下、ノードＦＧ）の電位を極めて長時間にわたって保持することが可能である。そして、容量素子１６４を有することにより、ノードＦＧに与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。
半導体装置に情報を記憶させる場合（書き込み）は、まず、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位が、ノードＦＧに供給され、ノードＦＧに所定量の電荷が蓄積される。ここでは、異なる二つの電位レベルを与える電荷（以下、ロー（Ｌｏｗ）レベル電荷、ハイ（Ｈｉｇｈ）レベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、ノードＦＧが浮遊状態となるため、ノードＦＧには所定の電荷が保持されたままの状態となる。以上のように、ノードＦＧに所定量の電荷を蓄積及び保持させることで、メモリセルに情報を記憶させることができる。
トランジスタ１６２のオフ電流は極めて小さく制御されているため、ノードＦＧに供給された電荷は長時間にわたって保持される。したがって、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となり、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
記憶された情報を読み出す場合（読み出し）は、第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、ノードＦＧに保持された電荷量に応じて、トランジスタ１４０は異なる状態をとる。一般に、トランジスタ１４０をｎチャネル型とすると、ノードＦＧにＨｉｇｈレベル電荷が保持されている場合のトランジスタ１４０の見かけのしきい値Ｖｔｈ＿Ｈは、ノードＦＧにＬｏｗレベル電荷が保持されている場合のトランジスタ１４０の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値とは、トランジスタ１４０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位Ｖ０とすることにより、ノードＦＧに保持された電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１４０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１４０は「オフ状態」のままである。このため、第５の配線の電位を制御して、トランジスタ１４０のオン状態またはオフ状態を読み出す（第２の配線の電位を読み出す）ことで、記憶された情報を読み出すことができる。
また、記憶させた情報を書き換える場合においては、上記の書き込みによって所定量の電荷を保持したノードＦＧに、新たな電位を供給することで、ノードＦＧに新たな情報に係る電荷を保持させる。具体的には、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位（新たな情報に係る電位）が、ノードＦＧに供給され、ノードＦＧに所定量の電荷が蓄積される。その後、第４の配線の電位をトランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、ノードＦＧには、新たな情報に係る電荷が保持された状態となる。すなわち、ノードＦＧに第１の書き込みによって所定量の電荷が保持された状態で、第１の書き込みと同様の動作（第２の書き込み）を行うことで、記憶させた情報を上書きすることが可能である。
本実施の形態で示すトランジスタ１６２は、エネルギーギャップの異なる少なくとも２層の酸化物半導体層を含む酸化物半導体積層を有し、オフ電流が十分に低くなるよう制御されたトランジスタである。このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。
以上のように、異なるエネルギーギャップを有する複数の酸化物半導体層を含み、かつ該複数の酸化物半導体層間に混合領域を有する酸化物半導体積層を用いることによって、トランジスタの電気特性をより精度よく制御することができ、所望の電気特性をトランジスタに付与することが可能となる。よって、高機能、高信頼性、又は低消費電力など、種々の目的に応じた半導体装置を提供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態８）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ等のカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。上記実施の形態で説明した半導体装置を具備する電子機器の例について説明する。上記実施の形態で説明した半導体装置を具備することによって、高機能、高信頼性、又は低消費電力など、種々の目的に応じた品質を付与された電子機器を提供することができる。
図１６（Ａ）は、表示部を有するテーブル９０００を示している。テーブル９０００は、筐体９００１に表示部９００３が組み込まれている。本発明の一態様を用いて作製される半導体装置は、表示部９００３に用いることが可能であり、表示部９００３により映像を表示することが可能である。なお、４本の脚部９００２により筐体９００１を支持した構成を示している。また、電力供給のための電源コード９００５を筐体９００１に有している。
表示部９００３は、タッチ入力機能を有しており、テーブル９０００の表示部９００３に表示された表示ボタン９００４を指などで触れることで、画面操作や、情報を入力することができ、また他の家電製品との通信を可能とする、または制御を可能とすることで、画面操作により他の家電製品をコントロールする制御装置としてもよい。例えば、実施の形態６に示したイメージセンサ機能を有する半導体装置を用いれば、表示部９００３にタッチ入力機能を持たせることができる。
また、筐体９００１に設けられたヒンジによって、表示部９００３の画面を床に対して垂直に立てることもでき、テレビジョン装置としても利用できる。狭い部屋においては、大きな画面のテレビジョン装置は設置すると自由な空間が狭くなってしまうが、テーブルに表示部が内蔵されていれば、部屋の空間を有効に利用することができる。
図１６（Ｂ）は、テレビジョン装置９１００を示している。テレビジョン装置９１００は、筐体９１０１に表示部９１０３が組み込まれている。本発明の一態様を用いて作製される半導体装置は、表示部９１０３に用いることが可能であり、表示部９１０３により映像を表示することが可能である。なお、ここではスタンド９１０５により筐体９１０１を支持した構成を示している。
テレビジョン装置９１００の操作は、筐体９１０１が備える操作スイッチや、別体のリモコン操作機９１１０により行うことができる。リモコン操作機９１１０が備える操作キー９１０９により、チャンネルや音量の操作を行うことができ、表示部９１０３に表示される映像を操作することができる。また、リモコン操作機９１１０に、当該リモコン操作機９１１０から出力する情報を表示する表示部９１０７を設ける構成としてもよい。
図１６（Ｂ）に示すテレビジョン装置９１００は、受信機やモデムなどを備えている。テレビジョン装置９１００は、受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
実施の形態１乃至７のいずれかで示した半導体装置を表示部９１０３に適用することにより、より高性能及び高信頼性なテレビジョン装置とすることができる。
図１６（Ｃ）はコンピュータであり、本体９２０１、筐体９２０２、表示部９２０３、キーボード９２０４、外部接続ポート９２０５、ポインティングデバイス９２０６等を含む。コンピュータは、本発明の一態様を用いて作製される半導体装置をその表示部９２０３に用いることにより作製される。
実施の形態１乃至７のいずれかで示した半導体装置を表示部９２０３に適用することにより、より高性能及び高信頼性なコンピュータとすることができる。
図１６（Ｄ）は、携帯電話機の一例を示している。携帯電話機９５００は、筐体９５０１に組み込まれた表示部９５０２の他、操作ボタン９５０３、外部接続ポート９５０４、スピーカ９５０５、マイク９５０６、操作ボタン９５０７などを備えている。実施の形態１乃至７のいずれかで示した半導体装置を表示部９５０２に適用することにより、より高性能及び高信頼性な携帯電話機とすることができる。
図１６（Ｄ）に示す携帯電話機９５００は、表示部９５０２を指などで触れることで、情報を入力する、電話を掛ける、またはメールを作成するなどの操作を行うことができる。
表示部９５０２の画面は、主として３つのモードがある。第１は、画像の表示を主とする表示モードであり、第２は、文字等の情報の入力を主とする入力モードである。第３は表示モードと入力モードの２つのモードが混合したものである。
例えば、電話を掛ける、またはメールを作成する場合は、表示部９５０２を文字の入力を主とする入力モードとし、画面に表示させた文字の入力操作を行えばよい。この場合、表示部９５０２の画面のほとんどにキーボードまたは番号ボタンを表示させることが好ましい。
また、携帯電話機９５００内部に、ジャイロ、加速度センサ等の傾きを検出するセンサを有する検出装置を設けることで、携帯電話機９５００の向き（縦向きか横向きか）を判断して、表示部９５０２の画面表示を自動的に切り替えるようにすることができる。
また、画面モードの切り替えは、表示部９５０２を触れる、または筐体９５０１の操作ボタン９５０３の操作により行われる。また、表示部９５０２に表示される画像の種類によって切り替えるようにすることもできる。例えば、表示部に表示する画像信号が動画のデータであれば表示モード、テキストデータであれば入力モードに切り替える。
また、入力モードにおいて、表示部９５０２の光センサで検出される信号を検知し、表示部９５０２のタッチ操作による入力が一定期間ない場合には、画面のモードを入力モードから表示モードに切り替えるように制御してもよい。
また、表示部９５０２は、イメージセンサとして機能させることもできる。例えば、表示部９５０２に掌や指を触れ、掌紋、指紋等を撮像することで、本人認証を行うことができる。また、表示部に近赤外光を発光するバックライトまたは近赤外光を発光するセンシング用光源を用いれば、指静脈、掌静脈などを撮像することもできる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
本実施例では、酸化物半導体積層の断面構造について観察を行った。
試料としては、基板１０００である石英基板上に第１の酸化物半導体層１００１として膜厚５ｎｍのＩｎ−Ｇａ−Ｚｎ系酸化物膜、第２の酸化物半導体層１００２として膜厚５ｎｍのＩｎ−Ｓｎ−Ｚｎ系酸化物膜、第３の酸化物半導体層１００３として膜厚５ｎｍのＩｎ−Ｇａ−Ｚｎ系酸化物膜を積層成膜し、酸化物半導体積層を形成した。それぞれの成膜条件は、スパッタリング法を用いて基板温度３００℃、酸素雰囲気（酸素１００％）下で成膜を行った。ターゲットは、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］の酸化物ターゲットを用い、Ｉｎ−Ｇａ−Ｚｎ系酸化物膜を成膜する。また、Ｉｎ−Ｓｎ−Ｚｎ系酸化物膜は、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３［原子数比］の酸化物ターゲットを用いる。
次に、酸化物半導体積層に加熱処理を行い、混合領域を有する酸化物半導体積層を作製し、実施例試料とした。加熱処理は、温度６５０℃、窒素雰囲気下で１時間行った後、温度６５０℃、酸素雰囲気下で１時間行った。なお、加熱処理を行わない酸化物半導体積層を、比較例試料とした。
実施例試料及び比較例試料において、端面を切り出し、高分解能透過電子顕微鏡（日立ハイテクノロジー製「Ｈ９０００−ＮＡＲ」：ＴＥＭ）で実施例試料及び比較例試料の断面観察を行った。図１７に実施例試料、図１８（Ａ）に比較例試料のＴＥＭ像を示す。なお、比較例試料の模式図を図１８（Ｂ）に示す。図１８（Ｂ）において、積層する酸化物半導体層の境界を点線で図示しているが、模式的に示したものである。
図１８（Ａ）に示す比較例試料のＴＥＭ像は、基板１０００上に第１の酸化物半導体層１００１である膜厚５ｎｍの第１のＩｎ−Ｇａ−Ｚｎ系酸化物膜、第２の酸化物半導体層１００２である膜厚５ｎｍのＩｎ−Ｓｎ−Ｚｎ系酸化物膜、第３の酸化物半導体層１００３である膜厚５ｎｍの第２のＩｎ−Ｇａ−Ｚｎ系酸化物膜を積層成膜した酸化物半導体積層であり、積層する酸化物半導体層間に境界（界面）が確認できる。
一方、酸化物半導体積層を形成後、加熱処理を行った実施例試料のＴＥＭ像は、図１７に示すように積層する酸化物半導体層の間は明確な境界は確認できず、混合領域となっている。
なお、図１７及び図１８（Ａ）では、第１の酸化物半導体層１００１である第１のＩｎ−Ｇａ−Ｚｎ系酸化物膜、第２の酸化物半導体層１００２であるＩｎ−Ｓｎ−Ｚｎ系酸化物膜、及び第３の酸化物半導体層１００３である第２のＩｎ−Ｇａ−Ｚｎ系酸化物膜は、結晶を含んでおり、ｃ軸配向を有した結晶性酸化物半導体（ＣＡＡＣ−ＯＳ）膜であることが確認できる。また、第１の酸化物半導体層１００１である第１のＩｎ−Ｇａ−Ｚｎ系酸化物膜は非晶質構造も含んでいる。
なお、酸化物半導体積層において、それぞれの酸化物半導体層の結晶状態は特に限定されず、すべて結晶構造を有している酸化物半導体層でもよいし、すべて非晶質構造であってもよいし、結晶構造を有する酸化物半導体層と非晶質構造である酸化物半導体層とが混在してもよい。
以上の結果から、異なるエネルギーギャップを有する複数の酸化物半導体層を含み、かつ該複数の酸化物半導体層間に混合領域を有する酸化物半導体積層を得られることが確認できた。該酸化物半導体積層を用いることによって、トランジスタの電気特性をより精度よく制御することができ、所望の電気特性をトランジスタに付与することが可能となる。よって、該トランジスタを用いることで、高機能、高信頼性、又は低消費電力など、種々の目的に応じた半導体装置を提供することができる。
１０１ 酸化物半導体層
１０２ 酸化物半導体層
１０３ 酸化物半導体層
１０５ 混合領域
１０６ 素子分離絶縁層
１０７ 混合領域
１０８ ゲート絶縁膜
１１０ ゲート電極
１１１ 酸素過剰領域
１１２ 酸素過剰領域
１１３ 酸素過剰領域
１１５ 酸素過剰領域
１１６ チャネル形成領域
１１７ 酸素過剰領域
１２０ 不純物領域
１２１ａ 低抵抗領域
１２１ｂ 低抵抗領域
１２１ｃ チャネル形成領域
１２１ｄ 低抵抗領域
１２１ｅ 低抵抗領域
１２２ａ 低抵抗領域
１２２ｂ 低抵抗領域
１２２ｃ チャネル形成領域
１２２ｄ 低抵抗領域
１２２ｅ 低抵抗領域
１２３ａ 低抵抗領域
１２３ｂ 低抵抗領域
１２３ｃ チャネル形成領域
１２３ｄ 低抵抗領域
１２３ｅ 低抵抗領域
１２４ 金属化合物領域
１２５ａ 低抵抗領域
１２５ｂ 低抵抗領域
１２５ｃ チャネル形成領域
１２５ｄ 低抵抗領域
１２５ｅ 低抵抗領域
１２７ａ 低抵抗領域
１２７ｂ 低抵抗領域
１２７ｃ チャネル形成領域
１２７ｄ 低抵抗領域
１２７ｅ 低抵抗領域
１２８ 絶縁膜
１３０ 絶縁膜
１４０ トランジスタ
１４２ａ ドレイン電極
１４２ｂ ドレイン電極
１４４ 酸化物半導体積層
１４６ ゲート絶縁膜
１４８ ゲート電極層
１５０ 絶縁膜
１５２ 絶縁膜
１５３ 電極層
１５６ 配線
１６２ トランジスタ
１６４ 容量素子
１８５ 基板
１９１ 酸化物半導体膜
１９２ 酸化物半導体膜
３４０ トランジスタ
３４３ トランジスタ
３８０ａ トランジスタ
３８０ｂ トランジスタ
３８０ｃ トランジスタ
３８２ トランジスタ
３８３ トランジスタ
３８５ トランジスタ
４００ 基板
４０１ ゲート電極層
４０２ ゲート絶縁膜
４０３ 酸化物半導体積層
４０４ａ ソース電極層
４０４ｂ ドレイン電極層
４０５ａ ソース電極層
４０５ｂ ドレイン電極層
４０７ 絶縁膜
４１５ａ ソース電極層
４１５ｂ ドレイン電極層
４１６ 絶縁膜
４２０ トランジスタ
４２１ ドーパント
４２３ トランジスタ
４２５ トランジスタ
４３０ トランジスタ
４３１ 酸素
４３６ 酸化物絶縁膜
４４０ａ トランジスタ
４４０ｂ トランジスタ
４４０ｃ トランジスタ
４４０ｄ トランジスタ
４４０ｅ トランジスタ
４６５ａ 配線層
４６５ｂ 配線層
４８０ トランジスタ
４８５ トランジスタ
４９３ 積層
６０１ 基板
６０２ フォトダイオード
６０６ａ 半導体膜
６０６ｂ 半導体膜
６０６ｃ 半導体膜
６０８ 接着層
６１３ 基板
６３１ 絶縁膜
６３２ 絶縁膜
６３３ 層間絶縁膜
６３４ 層間絶縁膜
６４０ トランジスタ
６４１ 電極層
６４２ 電極層
６４３ 導電層
６４５ 導電層
６５６ トランジスタ
６５８ フォトダイオードリセット信号線
６５９ ゲート信号線
６７１ フォトセンサ出力信号線
６７２ フォトセンサ基準信号線
１０００ 基板
１００１ 酸化物半導体層
１００２ 酸化物半導体層
１００３ 酸化物半導体層
４００１ 基板
４００２ 画素部
４００３ 信号線駆動回路
４００４ 走査線駆動回路
４００５ シール材
４００６ 基板
４００８ 液晶層
４０１０ トランジスタ
４０１１ トランジスタ
４０１３ 液晶素子
４０１５ 接続端子電極
４０１６ 端子電極
４０１８ ＦＰＣ
４０１９ 異方性導電膜
４０２０ 絶縁膜
４０２１ 絶縁膜
４０２３ 絶縁膜
４０３０ 電極層
４０３１ 電極層
４０３２ 絶縁膜
４０３３ 絶縁膜
４５１０ 隔壁
４５１１ 電界発光層
４５１３ 発光素子
４５１４ 充填材
９０００ テーブル
９００１ 筐体
９００２ 脚部
９００３ 表示部
９００４ 表示ボタン
９００５ 電源コード
９１００ テレビジョン装置
９１０１ 筐体
９１０３ 表示部
９１０５ スタンド
９１０７ 表示部
９１０９ 操作キー
９１１０ リモコン操作機
９２０１ 本体
９２０２ 筐体
９２０３ 表示部
９２０４ キーボード
９２０５ 外部接続ポート
９２０６ ポインティングデバイス
９５００ 携帯電話機
９５０１ 筐体
９５０２ 表示部
９５０３ 操作ボタン
９５０４ 外部接続ポート
９５０５ スピーカ
９５０６ マイク
９５０７ 操作ボタン

Claims (13)

  1. エネルギーギャップが異なる第１の酸化物半導体層及び第２の酸化物半導体層を含む酸化物半導体積層と、
    前記酸化物半導体積層上にソース電極層及びドレイン電極層と、
    前記ソース電極層及び前記ドレイン電極層上にゲート絶縁膜と、
    前記ゲート絶縁膜上に前記酸化物半導体積層と重なるゲート電極層とを有し、
    前記第１の酸化物半導体層と前記第２の酸化物半導体層との間に、前記第１の酸化物半導体層及び前記第２の酸化物半導体層と組成が異なる混合領域が設けられていることを特徴とする半導体装置。
  2. 請求項１において、前記第２の酸化物半導体層は、前記第１の酸化物半導体層上に前記第１の酸化物半導体層上面及び側面を覆って形成されていることを特徴とする半導体装置。
  3. 第１の酸化物半導体層、第２の酸化物半導体層、及び第３の酸化物半導体層を順に含む酸化物半導体積層と、
    前記酸化物半導体積層上にソース電極層及びドレイン電極層と、
    前記ソース電極層及び前記ドレイン電極層上にゲート絶縁膜と、
    前記ゲート絶縁膜上に前記酸化物半導体積層と重なるゲート電極層とを有し、
    前記第２の酸化物半導体層は、前記第１の酸化物半導体層及び前記第３の酸化物半導体層のエネルギーギャップより小さいエネルギーギャップを有し、
    前記第１の酸化物半導体層と前記第２の酸化物半導体層との間に、前記第１の酸化物半導体層及び前記第２の酸化物半導体層と組成が異なる第１の混合領域が設けられており、
    前記第２の酸化物半導体層と前記第３の酸化物半導体層との間に、前記第２の酸化物半導体層及び前記第３の酸化物半導体層と組成が異なる第２の混合領域が設けられていることを特徴とする半導体装置。
  4. 請求項３において、前記第２の酸化物半導体層は、前記第１の酸化物半導体層及び前記第３の酸化物半導体層の電子親和力より大きい電子親和力を有することを特徴とする半導体装置。
  5. 請求項３又は請求項４において、前記第３の酸化物半導体層は前記第１の酸化物半導体層の側面並びに前記第２の酸化物半導体層上面及び側面を覆って形成されていることを特徴とする半導体装置。
  6. 請求項１乃至５のいずれか一項において、前記酸化物半導体積層において、前記ソース電極層または前記ドレイン電極層と重畳しない領域は、前記ソース電極層または前記ドレイン電極層と重畳する領域よりも高い酸素濃度を有することを特徴とする半導体装置。
  7. 請求項１乃至６のいずれか一項において、前記酸化物半導体積層において、前記ゲート電極層と重畳しない領域は、ドーパントを含むことを特徴とする半導体装置。
  8. 酸化物絶縁膜上にエネルギーギャップが異なる第１の酸化物半導体層及び第２の酸化物半導体層を含む酸化物半導体積層を形成し、
    前記酸化物半導体積層に加熱処理を行い前記第１の酸化物半導体層と前記第２の酸化物半導体層との間に前記第１の酸化物半導体層及び前記第２の酸化物半導体層と組成が異なる混合領域を形成し、
    前記酸化物半導体積層上にソース電極層及びドレイン電極層を形成し、
    前記ソース電極層及び前記ドレイン電極層を覆うゲート絶縁膜を形成し、
    前記ゲート絶縁膜上にゲート電極層を形成することを特徴とする半導体装置の作製方法。
  9. 酸化物絶縁膜上に第１の酸化物半導体層を形成し、
    前記第１の酸化物半導体層よりエネルギーギャップが大きい第２の酸化物半導体層を前記第１の酸化物半導体層上面及び側面を覆って成膜して酸化物半導体積層を形成し、
    前記酸化物半導体積層に加熱処理を行い前記第１の酸化物半導体層と前記第２の酸化物半導体層との間に前記第１の酸化物半導体層及び前記第２の酸化物半導体層と組成が異なる混合領域を形成し、
    前記第２の酸化物半導体層上にソース電極層及びドレイン電極層を形成し、
    前記ソース電極層及び前記ドレイン電極層を覆うゲート絶縁膜を形成し、
    前記ゲート絶縁膜上にゲート電極層を形成することを特徴とする半導体装置の作製方法。
  10. 酸化物絶縁膜上に第１の酸化物半導体層を形成し、
    前記第１の酸化物半導体層上に前記第１の酸化物半導体層よりエネルギーギャップが小さい第２の酸化物半導体層を形成し、
    前記第２の酸化物半導体層よりエネルギーギャップが大きい第３の酸化物半導体層を前記第２の酸化物半導体層上面及び側面を覆って成膜して酸化物半導体積層を形成し、
    前記酸化物半導体積層に加熱処理を行い、前記第１の酸化物半導体層と前記第２の酸化物半導体層との間に前記第１の酸化物半導体層及び前記第２の酸化物半導体層と組成が異なる第１の混合領域、及び前記第２の酸化物半導体層と前記第３の酸化物半導体層との間に前記第２の酸化物半導体層及び前記第３の酸化物半導体層と組成が異なる第２の混合領域を形成し、
    前記第３の酸化物半導体層上にソース電極層及びドレイン電極層を形成し、
    前記ソース電極層及び前記ドレイン電極層を覆うゲート絶縁膜を形成し、
    前記ゲート絶縁膜上にゲート電極層を形成することを特徴とする半導体装置の作製方法。
  11. 請求項８乃至１０のいずれか一項において、前記加熱処理によって、前記酸化物半導体積層中に含まれる水素若しくは水分を放出させることを特徴とする半導体装置の作製方法。
  12. 請求項８乃至１１のいずれか一項において、前記ゲート電極層をマスクとして前記酸化物半導体積層に自己整合的にドーパントを導入することを特徴とする半導体装置の作製方法。
  13. 請求項８乃至１２のいずれか一項において、前記酸化物絶縁膜は、トランジスタを有する半導体基板上に形成する半導体装置の作製方法。
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