JP2009278115A - トランジスタとこれを含む半導体素子及びそれらの製造方法 - Google Patents

Abstract

【課題】薄膜トランジスタとこれを含む半導体素子及びそれらの製造方法を提供する。
【解決手段】本発明の半導体素子は、自己整列トップゲート構造を有する酸化物薄膜トランジスタを含みうる。酸化物薄膜トランジスタは、第１ソース領域、第１ドレイン領域、及びそれらの間の第１チャンネル領域を有する第１酸化物半導体層、及び第１チャンネル領域上に順次積層された第１ゲート絶縁層及び第１ゲート電極を含みうる。第１酸化物半導体層下にボトムゲート電極が更に備えられ、第１酸化物半導体層は多層構造を有することができる。
【選択図】図１

Description

本発明は、トランジスタとこれを含む半導体素子及びそれらの製造方法に関する。

薄膜トランジスタ（Ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ）は、液晶表示装置又は有機発光表示装置のような平板表示装置でスイッチング素子及び駆動素子として用いられる。薄膜トランジスタの性能は、電荷担体（キャリア）が移動する経路であるチャンネル層の物質及び状態によって大きく左右される。

現在商用化されているほとんどの平板表示装置は、非晶質シリコンからなるチャンネル層を有する薄膜トランジスタ（以下、非晶質シリコン薄膜トランジスタ）又は多結晶シリコン層からなるチャンネル層を有する薄膜トランジスタ（以下、多結晶シリコン薄膜トランジスタ）を使用する。

非晶質シリコン薄膜トランジスタの場合、電荷移動度が０．５ｃｍ^２／Ｖｓ内外で非常に低いために、平板表示装置の動作速度を高めるのに難しさがある。また非晶質シリコン薄膜トランジスタは、主にボトム（ｂｏｔｔｏｍ）ゲート構造を有するが、このような構造からいくつかの問題が発生しうる。更に具体的に説明すれば、ボトムゲート構造の場合、ソース及びドレインがゲートと一定部分オーバラップ（ｏｖｅｒｌａｐ）する必要があるが、これによって寄生キャパシタンス（ｐａｒａｓｉｔｉｃ ｃａｐａｃｉｔａｎｃｅ）が増加して動作速度が遅くなる恐れがある。またオーバラップする部分を確保しなければならないので、素子のスケールダウンが難しくなり得る。

一方、多結晶シリコン薄膜トランジスタの場合、結晶化工程、不純物注入工程及び活性化工程などが要求されるために、非晶質シリコン薄膜トランジスタに比べて製造工程が複雑で製造コストが高い。また多結晶シリコン層の結晶粒サイズは不均一であるために、多結晶シリコン層を大面積表示装置のチャンネル層に適用する場合、画面品位が落ちる問題が発生する。従って、多結晶シリコン薄膜トランジスタは、小型表示装置に限定的に適用されている。

そこで、本発明は上記従来の問題点に鑑みてなされたものであって、本発明の目的は、酸化物半導体層をチャンネル層として有するトランジスタ及びこれを含む半導体素子を提供することにある。
また、本発明の目的は、このトランジスタ及び半導体素子の製造方法を提供することにある。

上記目的を達成するためになされた本発明の一特徴によるトランジスタは、基板上に形成され、ソース領域、ドレイン領域、及びそれらの間のチャンネル領域を有する酸化物半導体層と、前記チャンネル領域上に順次積層されたゲート絶縁層及びゲート電極を含む積層構造物と、を備える。
前記ソース領域及び前記ドレイン領域はプラズマ処理された領域でありうる。
前記ソース領域及び前記ドレイン領域は各々電気伝導度の異なる二領域を含み、該二領域のうち、電気伝導度の低い領域は前記チャンネル領域と隣接して配置されうる。
前記積層構造物の両側壁に絶縁スペーサが更に備えられ、前記電気伝導度の低い領域は、前記絶縁スペーサの下に備えられうる。
前記チャンネル領域下にボトムゲート電極が更に備えられうる。
前記酸化物半導体層は、順次積層された第１及び第２層を備えた二重層構造又は３層以上の多層構造を有することができる。
前記第１層は、ＺｎＯ系の酸化物を含みうる。
前記第２層は、ＩＺＯ、ＩＴＯ、ＡＺＯ、ＧＺＯ、及びそれらの混合物のうち、少なくとも１つを含むか、前記第１層より電気伝導度の大きい酸化物を含みうる。

上記目的を達成するためになされた本発明の一特徴による半導体素子は、第１トランジスタ及び第２トランジスタを含む半導体素子であって、前記第１トランジスタは、基板上に形成されて第１ソース領域、第１ドレイン領域、及びそれらの間の第１チャンネル領域を有する第１酸化物半導体層と、前記第１チャンネル領域上に順次積層された第１ゲート絶縁層及び第１ゲート電極を含む第１積層構造物と、を備え、前記第２トランジスタは、第２ソース領域、第２ドレイン領域、及びそれらの間の第２チャンネル領域を有する第２酸化物半導体層と、前記第２チャンネル領域上に順次積層された第２ゲート絶縁層及び第２ゲート電極を含む第２積層構造物と、を備える。
前記第２酸化物半導体層は、前記第１酸化物半導体層と同型又は異型でありうる。
前記第２酸化物半導体層が前記第１酸化物半導体層と異型である場合、前記基板と前記第２トランジスタとの間に絶縁層が更に備えられ、前記第１及び第２酸化物半導体層は互いに異なる層に備えられうる。
前記第１チャンネル領域及び前記第２チャンネル領域のうち、少なくとも１つの下にボトムゲート電極が更に備えられうる。
前記第１酸化物半導体層及び前記第２酸化物半導体層のうち、少なくとも１つは順次積層された第１及び第２層を備えた二重層構造又は３層以上の多層構造を有することができる。
前記第１層は、ＺｎＯ系の酸化物を含みうる。
前記第２層は、ＩＺＯ、ＩＴＯ、ＡＺＯ、ＧＺＯ、及びそれらの混合物のうち、少なくとも１つを含むか、前記第１層より電気伝導度の大きい酸化物を含みうる。
前記第１ソース領域、前記第１ドレイン領域、前記第２ソース領域、及び前記第２ドレイン領域はプラズマ処理された領域でありうる。
前記第１ソース領域及び前記第１ドレイン領域は各々電気伝導度の異なる二領域を含み、該二領域のうち、電気伝導度の低い領域は前記第１チャンネル領域と隣接して配置されうる。
前記第１積層構造物の両側壁に第１絶縁スペーサが更に備えられ、前記電気伝導度の低い領域は、前記第１絶縁スペーサの下に備えられうる。
前記第２ソース領域及び前記第２ドレイン領域は各々電気伝導度の異なる二領域を含み、該二領域のうち、電気伝導度の低い領域は前記第２チャンネル領域と隣接して配置されうる。
前記第２積層構造物の両側壁に第２絶縁スペーサが更に備えられ、前記電気伝導度の低い領域は、前記第２絶縁スペーサの下に備えられうる。

上記目的を達成するためになされた本発明の一特徴によるトランジスタの製造方法は、基板の一部領域上に酸化物半導体層を形成する段階と、前記酸化物半導体層上に順次積層されたゲート絶縁層及びゲート電極を含む積層構造物を形成する段階と、前記積層構造物の両側の前記酸化物半導体層内にソース領域及びドレイン領域を形成する段階と、を有する。
前記酸化物半導体層を形成する段階は、前記酸化物半導体層をプラズマ処理する段階を更に含みうる。
前記ゲート絶縁層は下部層及び上部層を順次積層して形成し、前記下部層と前記上部層とを形成する段階の間に、前記酸化物半導体層を前記下部層により覆われた状態でプラズマ処理しうる。
前記プラズマは、酸素を含むガスのプラズマでありうる。
前記下部層と上部層とを水素を含む蒸着ガスを使用して形成する場合、前記下部層の形成時に使用する蒸着ガスの水素濃度は、前記上部層の形成時に使用する蒸着ガスの水素濃度より低い。
前記ソース領域及びドレイン領域を形成する段階は、前記積層構造物の両側の前記酸化物半導体層を１次プラズマ処理して前記積層構造物の両側の前記酸化物半導体層に導電領域を形成する段階を含みうる。
本発明の製造方法は、前記１次プラズマ処理後、前記積層構造物の両側壁に絶縁スペーサを形成する段階と、前記積層構造物及び前記絶縁スペーサ両側の前記酸化物半導体層を２次プラズマ処理する段階と、を更に含みうる。
本発明の製造方法は、前記基板上にボトムゲート電極を形成する段階と、前記ボトムゲート電極を覆う下部絶縁層を形成する段階と、を更に有し、前記酸化物半導体層は、前記ボトムゲート電極上側の前記下部絶縁層上に形成しうる。
前記酸化物半導体層は、順次積層された第１及び第２層を有する二重層構造又は３層以上の多層構造で形成しうる。
前記第１層は、ＺｎＯ系の酸化物を含みうる。
前記第２層は、ＩＺＯ、ＩＴＯ、ＡＺＯ、ＧＺＯ、及びそれらの混合物のうち、少なくとも１つを含むか、前記第１層より電気伝導度の大きい酸化物を含みうる。

上記目的を達成するためになされた本発明の一特徴による半導体素子の製造方法は、第１及び第２トランジスタを形成する段階を有する半導体素子の製造方法であって、前記第１トランジスタを形成する段階は、基板の第１領域上に第１酸化物半導体層を形成する段階と、前記第１酸化物半導体層上に順次積層された第１ゲート絶縁層及び第１ゲート電極を含む第１積層構造物を形成する段階と、前記第１積層構造物の両側の前記第１酸化物半導体層内に第１ソース領域及び第１ドレイン領域を形成する段階と、を含み、前記第２トランジスタを形成する段階は、前記基板の第２領域上に第２酸化物半導体層を形成する段階と、前記第２酸化物半導体層上に順次積層された第２ゲート絶縁層と第２ゲート電極を含む第２積層構造物を形成する段階と、前記第２積層構造物の両側の前記第２酸化物半導体層内に第２ソース領域及び第２ドレイン領域を形成する段階と、を含む。
前記第１積層構造物を形成する段階は、前記基板上に前記第１酸化物半導体層を覆う第１ゲート絶縁物質層を形成する段階と、前記第１ゲート絶縁物質層上に第１ゲート電極物質層を形成する段階と、前記第１ゲート電極物質層及び前記第１ゲート絶縁物質層をパターニングする段階と、を含みうる。
前記第１及び第２酸化物半導体層は互いに異型である場合、前記第１ゲート絶縁物質層を形成する段階と前記第１ゲート電極物質層を形成する段階との間に、前記第１ゲート絶縁物質層上にエッチング停止層を形成する段階と、前記基板の第２領域の前記エッチング停止層上に前記第２酸化物半導体層を形成する段階と、前記エッチング停止層上に前記第２酸化物半導体層を覆う第２ゲート絶縁物質層を形成する段階と、前記第１領域で前記第２ゲート絶縁物質層と前記エッチング停止層とを順に除去する段階と、を更に含みうる。そして、前記第１ゲート電極物質層は、前記第１領域の前記第１ゲート絶縁物質層及び前記第２領域の前記第２ゲート絶縁物質層上に形成され、前記第２領域の前記第１ゲート電極物質層と前記第２ゲート絶縁物質層とをパターニングして前記第２酸化物半導体層上に前記第２積層構造物を形成しうる。
前記第１及び第２酸化物半導体層が同型である場合、前記第１及び第２酸化物半導体層は同一層上に形成されうる。
本発明の製造方法は、前記第１及び第２酸化物半導体層のうち、少なくとも１つの下にボトムゲート電極を形成する段階を更に含みうる。
前記第１及び第２酸化物半導体層のうち、少なくとも１つは二重層構造又は３層以上の多層構造で形成されうる。
前記第１層は、ＺｎＯ系の酸化物を含み、前記第２層はＩＺＯ、ＩＴＯ、ＡＺＯ、ＧＺＯ、及びそれらの混合物のうち、少なくとも１つを含むか、前記第１層より電気伝導度の大きい酸化物を含みうる。
前記第１ソース領域及び第１ドレイン領域を形成する段階は、前記第１積層構造物を形成する段階後、前記第１積層構造物の両側の前記第１酸化物半導体層を１次プラズマ処理し、前記第１積層構造物の両側の前記第１酸化物半導体層に導電領域を形成する段階と、を含みうる。
前記１次プラズマ処理後、前記第１積層構造物の両側壁に第１絶縁スペーサを形成する段階と、前記第１積層構造物と前記第１絶縁スペーサ両側の前記第１酸化物半導体層を２次プラズマ処理する段階と、を含みうる。
前記第２ソース領域及び第２ドレイン領域を形成する段階は、前記第２積層構造物を形成する段階後、前記第２積層構造物の両側の前記第２酸化物半導体層を１次プラズマ処理し、前記第２積層構造物の両側の前記第２酸化物半導体層に導電領域を形成する段階を含みうる。
前記１次プラズマ処理後、前記第２積層構造物の両側壁に第２絶縁スペーサを形成する段階と、前記第２積層構造物と前記第２絶縁スペーサ両側の前記第２酸化物半導体層を２次プラズマ処理する段階と、を含みうる。
前記第１ソース領域及び前記第１ドレイン領域は、第１タイプの導電性不純物をドーピングして形成しうる。
前記第２ソース領域及び前記第２ドレイン領域は、第２タイプの導電性不純物をドーピングして形成しうる。

上記目的を達成するためになされた本発明の他の特徴によるトランジスタは、基板上に備えられたソース領域及びドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記基板上に備えられ、酸化物半導体で形成されたチャンネル領域と、前記チャンネル領域上に順次積層されたゲート絶縁層及びゲート電極を含む積層構造物と、を備え、前記ソース領域及び前記ドレイン領域は、前記ゲート電極とオーバラップしない。
前記ソース領域及び前記ドレイン領域のそれぞれは、酸化物半導体で形成しうる。
前記ソース領域及び前記ドレイン領域のそれぞれは、Ｉｎ−リッチ（ｒｉｃｈ）表面部を有することができる。
前記ソース領域及び前記ドレイン領域のそれぞれは、プラズマ処理された表面部を有することができる。

上記目的を達成するためになされた本発明の他の特徴によるトランジスタは、基板上に酸化物半導体で形成され、Ｉｎ−リッチ表面部を有するソース領域及びドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記基板上に備えられたチャンネル領域と、前記チャンネル領域上に順次積層されたゲート絶縁層及びゲート電極を含む積層構造物と、を備える。
前記ソース領域及び前記ドレイン領域の前記Ｉｎ−リッチ表面部は、プラズマ処理された領域でありうる。
前記チャンネル領域は、酸化物半導体で形成されうる。
前記ソース領域及び前記ドレイン領域のそれぞれは、プラズマ処理された領域でありうる。

上記目的を達成するためになされた本発明の他の特徴によるトランジスタは、基板上に酸化物半導体で形成され、プラズマ処理された表面部を有するソース領域及びドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記基板上に備えられたチャンネル領域と、前記チャンネル領域上に順次積層されたゲート絶縁層及びゲート電極を含む積層構造物と、を備える。
前記チャンネル領域は、酸化物半導体で形成されうる。
前記ソース領域及び前記ドレイン領域のそれぞれは、Ｉｎ−リッチ表面部を有することができる。
前記ソース領域及び前記ドレイン領域は、前記ゲート電極とオーバラップしないことがある。

本発明によれば、自己整列トップゲート構造を有する酸化物薄膜トランジスタを具現しうる。酸化物薄膜トランジスタを製造するに当たって、チャンネル層の形成時に脱水素工程及び結晶化工程が要求されず、不純物ドーピング工程及び活性化工程なしにプラズマ処理工程のみでソース領域及びドレイン領域などを形成しうるので、製造工程が単純化され、製造コストが低減しうる。酸化物薄膜トランジスタをダブルゲート構造で形成するか、多重層チャンネル構造で形成するが、この場合、スレショルド電圧及び移動度の制御が容易であり得る。また、本発明を活用すれば、酸化物薄膜トランジスタを含む多様な半導体素子を具現しうる。

本発明の一実施例による薄膜トランジスタを示す断面図である。 本発明の一実施例による薄膜トランジスタを備える半導体素子を示す断面図である。 本発明の一実施例による薄膜トランジスタの製造方法を示す断面図である。 本発明の一実施例による薄膜トランジスタの製造方法を示す断面図である。 本発明の一実施例による薄膜トランジスタの製造方法を示す断面図である。 本発明の一実施例による薄膜トランジスタの製造方法を示す断面図である。 本発明の一実施例による薄膜トランジスタの製造方法を示す断面図である。 本発明の一実施例による薄膜トランジスタの製造方法を示す断面図である。 本発明の他の実施例による薄膜トランジスタの製造方法の一部を示す断面図である。 本発明の他の実施例による薄膜トランジスタの製造方法の一部を示す断面図である。 本発明の一実施例による薄膜トランジスタに備えられる活性層のプラズマ処理時間による面抵抗変化を示すグラフである。 図８の構造を有する薄膜トランジスタのドレイン電圧（Ｖｄ）別ゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）特性を示すグラフである。 本発明の一実施例による薄膜トランジスタを備える半導体素子の製造方法を示す断面図である。 本発明の一実施例による薄膜トランジスタを備える半導体素子の製造方法を示す断面図である。 本発明の一実施例による薄膜トランジスタを備える半導体素子の製造方法を示す断面図である。 本発明の一実施例による薄膜トランジスタを備える半導体素子の製造方法を示す断面図である。 本発明の一実施例による薄膜トランジスタを備える半導体素子の製造方法を示す断面図である。 本発明の一実施例による薄膜トランジスタを備える半導体素子の製造方法を示す断面図である。 本発明の一実施例による薄膜トランジスタを備える半導体素子の製造方法を示す断面図である。 本発明の一実施例による薄膜トランジスタを備える半導体素子の製造方法を示す断面図である。 本発明の他の実施例による薄膜トランジスタを示す断面図である。 本発明の他の実施例による薄膜トランジスタを備える半導体素子を示す断面図である。 本発明の他の実施例による薄膜トランジスタを備える半導体素子を示す断面図である。 本発明の他の実施例による薄膜トランジスタを示す断面図である。 本発明の他の実施例による薄膜トランジスタを備える半導体素子を示す断面図である。 本発明の他の実施例による薄膜トランジスタを備える半導体素子を示す断面図である。

以下、本発明によるトランジスタとこれを含む半導体素子及びそれらの製造方法を実施するための形態を、図面を参照しながら詳細に説明する。図面に示した層や領域の幅及び厚さは、明細書の明確性のために誇張して図示した。そして、図面で同じ参照符号は、同じ構成要素を示す。

図１は、本発明の一実施例による薄膜トランジスタを示す。

図１を参照すると、基板ＳＵＢ１上に第１活性層Ａ１が備えられている。第１活性層Ａ１は、第１タイプの第１酸化物半導体で形成された層でありうる。第１タイプがｎ型である場合、第１活性層Ａ１は、例えば、ＺｎＯ系の酸化物層であり、この場合、Ｉｎ及びＧａのような３族元素、Ｓｎのような４族元素又はその他の元素を更に含みうる。第１タイプがｐ型である場合、第１活性層Ａ１は、例えば、Ｃｕ酸化物層（ＣｕＢＯ_２層、ＣｕＡｌＯ_２層、ＣｕＧａＯ_２層、ＣｕＩｎＯ_２層など）、Ｎｉ酸化物層又はＴｉドーピングされたＮｉ酸化物層であるか、１族、２族及び５族元素のうち、少なくとも１つがドーピングされたＺｎＯ系酸化物層又はＡｇがドーピングされたＺｎＯ系酸化物層であるか、ＰｂＳ層、ＬａＣｕＯＳ層又はＬａＣｕＯＳｅ層でありうる。

第１活性層Ａ１のチャンネル領域（以下、第１チャンネル領域）Ｃ１上に第１ゲート絶縁層ＧＩ１と第１ゲート電極ＧＥ１が順に積層された第１積層構造物ＳＳ１が備えられている。第１積層構造物ＳＳ１の両側壁に第１絶縁スペーサＳＰ１が備えられうる。第１積層構造物ＳＳ１の両側の第１活性層Ａ１内に第１ソース領域Ｓ１及び第１ドレイン領域Ｄ１が備えられている。図１に示したように、第１ソース領域Ｓ１及び第１ドレイン領域Ｄ１は、第１ゲート電極ＧＥ１とオーバラップしない。また第１ソース領域Ｓ１及び第１ドレイン領域Ｄ１は、第１チャンネル領域Ｃ１と同一平面上に存在し、第１チャンネル領域Ｃ１とオーバラップしない。

第１ソース領域Ｓ１及び第１ドレイン領域Ｄ１の各々は電気伝導度の異なる二つの領域（以下、第１及び第２導電領域）ｄ１、ｄ２を含むことができ、それらのうち、第１導電領域ｄ１が第１チャンネル領域Ｃ１に隣接するように、即ち、第１絶縁スペーサＳＰ１下に備えられうる。第１導電領域ｄ１の電気伝導は第２導電領域ｄ２の電気伝導度より低い。これらの第１導電領域ｄ１は、ＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）領域と類似した領域でありうる。第１ソース領域Ｓ１及び第１ドレイン領域Ｄ１は、プラズマ処理された領域でありうる。例えば、第１積層構造物ＳＳ１の両側の第１活性層Ａ１を単一ガスプラズマ（例えば、Ａｒプラズマ、Ｘｅプラズマ、水素プラズマ、Ｈ含ガスのプラズマなど）又は混合ガスプラズマ（例えば、ＳＦ_６とＯ_２の混合ガスのプラズマなど）で処理すれば、導電性を有するようになって、第１ソース領域Ｓ１及び第１ドレイン領域Ｄ１になりうる。第１導電領域ｄ１のプラズマ処理時間又は回数は、第２導電領域ｄ２のプラズマ処理時間又は回数より短いか又は少ない。しかし、第１ソース領域Ｓ１及び第１ドレイン領域Ｄ１は、プラズマ処理された領域でない導電性不純物がドーピングされた領域でありうる。この場合、第１導電領域ｄ１は、低濃度ドーピング領域であり、第２導電領域ｄ２は高濃度ドーピング領域でありうる。第１絶縁スペーサＳＰ１及び第１導電領域ｄ１が備えられることは選択的（ｏｐｔｉｏｎａｌ）である。

基板ＳＵＢ１上に第１積層構造物ＳＳ１、第１絶縁スペーサＳＰ１、第１ソース領域Ｓ１及び第１ドレイン領域Ｄ１を覆う第１層間絶縁層ＩＬＤ１が備えられ、第１層間絶縁層ＩＬＤ１上に第１ソース領域Ｓ１及び第１ドレイン領域Ｄ１と電気的に連結される第１及び第２電極Ｅ１、Ｅ２が備えられうる。第１ソース領域Ｓ１と第１電極Ｅ１は、第１導電性プラグＰ１により、第１ドレイン領域Ｄ１と第２電極Ｅ２は、第２導電性プラグＰ２により連結されうる。第１層間絶縁層ＩＬＤ１上に第１及び第２電極Ｅ１、Ｅ２を覆う保護層（図示せず）が更に備えられうる。

図２は、本発明の一実施例による半導体素子を示す。図２の構造は、図１の薄膜トランジスタ（以下、第１タイプ薄膜トランジスタ）及びそれと異型の薄膜トランジスタ（以下、第２タイプ薄膜トランジスタ）を含む。即ち、図２の半導体素子は、ＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）素子と類似した相補性（ｃｏｍｐｌｅｍｅｎｔａｒｙ）半導体素子でありうる。

図２を参照すると、基板ＳＵＢ１の第１領域Ｒ１に第１タイプ薄膜トランジスタＴｒ１が備えられ、第２領域Ｒ２に第２タイプ薄膜トランジスタＴｒ２が備えられている。第１タイプ薄膜トランジスタＴｒ１は、図１の構造と同一であるので、その詳しい説明は省略する。第２タイプ薄膜トランジスタＴｒ２は、基板ＳＵＢ１に形成された絶縁層ＩＬ１上に形成されうる。絶縁層ＩＬ１は、単層又は多層構造でありうる。例えば、絶縁層ＩＬ１は、第１層ＩＭ１及び第１層ＩＭ１上に第２層ＥＳ１を含み、この際、第１層ＩＭ１は、第１ゲート絶縁層ＧＩ１と同じ物質層でありうる。第２層ＥＳ１は、第１層ＩＭ１と異なる物質で形成された層であって、それらＩＭ１、ＥＳ１のエッチング選択比は大きいことが望ましい。場合によっては、第２層ＥＳ１が備えられないこともある。第２タイプ薄膜トランジスタＴｒ２の構造は、第１タイプ薄膜トランジスタＴｒ１と類似する。更に具体的に説明すれば、第２タイプ薄膜トランジスタＴｒ２は、絶縁層ＩＬ１上に第２活性層Ａ２、第２活性層Ａ２のチャンネル領域（以下、第２チャンネル領域）Ｃ２上に順次積層された第２ゲート絶縁層ＧＩ２と第２ゲート電極ＧＥ２を含む第２積層構造物ＳＳ２、及び第２積層構造物ＳＳ２の両側の第２活性層Ａ２内に第２ソース領域Ｓ２及び第２ドレイン領域Ｄ２を含みうる。第２積層構造物ＳＳ２の両側壁に第２絶縁スペーサＳＰ２が備えられうる。第２活性層Ａ２は、第１活性層Ａ１と反対タイプの酸化物半導体層でありうる。第２活性層Ａ２がｐ型である場合、第２活性層Ａ２は、例えば、Ｃｕ酸化物層、Ｎｉ酸化物層又はＴｉドーピングされたＮｉ酸化物層であるか、又は１族、２族及び５族元素のうち、少なくとも１つがドーピングされたＺｎＯ系酸化物層であるか、ＡｇがドーピングされたＺｎＯ系酸化物層でありうる。第２活性層Ａ２がｎ型である場合、第２活性層Ａ２は、例えば、ＺｎＯ系の酸化物層であり、この場合、Ｉｎ及びＧａのような３族元素、Ｓｎのような４族元素又はその他の元素を更に含みうる。第２ソース領域Ｓ２及び第２ドレイン領域Ｄ２は、各々電気伝導度の異なる二つの領域（以下、第３及び第４導電領域）ｄ３、ｄ４を含み、それらのうち、第３導電領域ｄ３が第２チャンネル領域Ｃ２に隣接して配置されうる。第３導電領域ｄ３は、第２絶縁スペーサＳＰ２下に備えられ、第３導電領域ｄ３の電気伝導度は、第４導電領域ｄ４の電気伝導度より低い。即ち、第３導電領域ｄ３は、ＬＤＤ領域と類似した領域でありうる。第２ソース領域Ｓ２及び第２ドレイン領域Ｄ２は、第１ソース領域Ｓ１及び第１ドレイン領域Ｄ１と類似してプラズマ処理された領域又は導電性不純物がドーピングされた領域でありうる。第２絶縁スペーサＳＰ２及び第３導電領域ｄ３が備えられることは選択的（ｏｐｔｉｏｎａｌ）である。絶縁層ＩＬ１上に第２積層構造物ＳＳ２、第２絶縁スペーサＳＰ２、第２ソース領域Ｓ２及び第２ドレイン領域Ｄ２を覆う第１層間絶縁層ＩＬＤ１が備えられ、第１層間絶縁層ＩＬＤ１上に第２ソース領域Ｓ２及び第２ドレイン領域Ｄ２と電気的に連結される第３及び第４電極Ｅ３、Ｅ４が備えられうる。第２ソース領域Ｓ２と第３電極Ｅ３は、第３導電性プラグＰ３により、第２ドレイン領域Ｄ２と第４電極Ｅ４は、第４導電性プラグＰ４により連結されうる。第１層間絶縁層ＩＬＤ１上に第３及び第４電極Ｅ３、Ｅ４を覆う保護層（図示せず）が更に備えられうる。

このように、本実施例による薄膜トランジスタは、酸化物半導体層をチャンネル層として有する。酸化物半導体層は、多結晶シリコン層と異なって基板全体にわたって均一な電気的特性を有することができる。従って、本実施例による薄膜トランジスタを適用した大面積表示装置の具現が可能である。また酸化物半導体層をチャンネル層に適用すれば、チャンネル層の形成時、脱水素工程及び結晶化工程が要求されず、不純物ドーピング工程及び活性化工程なしに、プラズマ処理工程だけでソース領域及びドレイン領域などが形成され、製造工程が単純化され、製造コストが低減されうる。合わせて、本実施例による薄膜トランジスタは、自己整列（ｓｅｌｆ−ａｌｉｇｎ）トップ（ｔｏｐ）ゲート構造であって、ソース領域及びドレイン領域がゲート電極とオーバラップし得ない。このような構造は、素子のスケールダウン及び動作速度改善に有利であり得る。更に、チャンネル層として使われる酸化物半導体層は、非晶質酸化物層や、多結晶酸化物層より電荷移動度が高いために、本実施例による薄膜トランジスタを適用すれば、動作速度の速い装置の具現が可能である。更に、本実施例による薄膜トランジスタは、アニーリング工程など高温工程を要求しないので、プラスチック基板又はガラス基板上に製造されうる。

図３〜図８は、本発明の一実施例による薄膜トランジスタの製造方法を示す。

図３を参照すると、基板ＳＵＢ１上に第１活性層Ａ１を形成する。第１活性層Ａ１は、第１タイプの第１酸化物半導体で形成しうる。第１タイプがｎ型である場合、第１活性層Ａ１は、例えば、ＺｎＯ系の酸化物層であり、この場合、Ｉｎ及びＧａのような３族元素、Ｓｎのような４族元素又はその他の元素を更に含みうる。第１タイプがｐ型である場合、第１活性層Ａ１は、例えば、Ｃｕ酸化物層（ＣｕＢＯ_２層、ＣｕＡｌＯ_２層、ＣｕＧａＯ_２層、ＣｕＩｎＯ_２層など）、Ｎｉ酸化物層又はＴｉドーピングされたＮｉ酸化物層であるか、又は１族、２族及び５族元素のうち、少なくとも１つがドーピングされたＺｎＯ系酸化物層又はＡｇがドーピングされたＺｎＯ系酸化物層であるか、ＰｂＳ層、ＬａＣｕＯＳ層又はＬａＣｕＯＳｅ層でありうる。

次いで、第１活性層Ａ１をプラズマで処理しうる。ここで、プラズマは、酸素を含むガスのプラズマ、例えば、Ｎ_２Ｏプラズマでありうる。このように第１活性層Ａ１をプラズマ処理すれば、第１活性層Ａ１の表面部に酸素が侵入し、その電気伝導度が低くなりうる。以後、第１活性層Ａ１上に第１絶縁物質層ＩＭ１（図４参照）を蒸着する時、第１活性層Ａ１の表面部に水素が侵入してその電気伝導度が半導体レベルに再び高まりうる。もし、第１絶縁物質層ＩＭ１を形成する前に、プラズマ処理をしない場合、第１活性層Ａ１の表面部の電気伝導度が過度に高まって半導体特性がなくなり、金属特性を有することになりうる。これらの問題を防止するために第１絶縁物質層ＩＭ１の形成前に、プラズマ処理段階を行うことが望ましい。第１活性層Ａ１の物質によって、そして、第１絶縁物質層ＩＭ１の形成時に使用するガスの種類によって、第１活性層Ａ１に対するプラズマ処理段階を行わなくてもよい。

図３の第１活性層Ａ１をプラズマで処理する段階は、多様に変更しうる。例えば、図９及び図１０に示したように、第１絶縁物質層ＩＭ１を少なくとも２回にわたって形成し、その中間段階で第１活性層Ａ１をプラズマで処理しうる。更に詳細に説明すれば、図９に示したように、第１絶縁物質層の一部（以下、下部層）ＩＭ１ａを形成した状態で第１活性層Ａ１をプラズマで処理し、図１０に示したように、第１絶縁物質層の残り（以下、上部層）ＩＭ１ｂを形成しうる。この場合、下部層ＩＭ１ａの厚さは、上部層ＩＭ１ｂの厚さより相対的に薄いことが望ましい。これは下部層ＩＭ１ａの厚さが過度に厚い場合、それにより、第１活性層Ａ１のプラズマ処理が難しくなるためである。また、下部層ＩＭ１ａの形成時に使用する蒸着ガスの水素濃度は、上部層ＩＭ１ｂの形成時に使用する蒸着ガスの水素濃度より低いことが望ましい。これは、下部層ＩＭ１ａを形成する時、第１活性層Ａ１に侵入する水素の量を減らすためである。ここで、図示していないが、更に他の変形例として、第１絶縁物質層ＩＭ１を形成した後、第１活性層Ａ１をプラズマで処理する工程も可能である。この場合、プラズマの強度は非常に大きく、第１絶縁物質層ＩＭ１の厚さは薄いことが望ましい。

図４を参照すると、基板ＳＵＢ１上に第１活性層Ａ１を覆う第１絶縁物質層ＩＭ１を形成する。第１絶縁物質層ＩＭ１は、例えば、シリコン酸化物層であって、この場合、ＳｉＨ_４を含むガスを利用するＰＥＣＶＤ（ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法で形成しうる。次いで、第１絶縁物質層ＩＭ１上に第１電極物質層ＥＭ１を形成する。

次いで、第１電極物質層ＥＭ１と第１絶縁物質層ＩＭ１を順にエッチングし、図５に示したように、第１活性層Ａ１のチャンネル領域（以下、第１チャンネル領域）Ｃ１上に第１積層構造物ＳＳ１を残留させる。第１電極物質層ＥＭ１と第１絶縁物質層ＩＭ１とをエッチングする時、例えば、ＳＦ_６とＯ_２の混合ガスをエッチングガスとして使用しうる。図５で、参照符号ＧＩ１は、エッチングされた第１絶縁物質層（以下、第１ゲート絶縁層）を表し、ＧＥ１はエッチングされた第１電極物質層（以下、第１ゲート電極）を表す。

図６を参照すると、第１積層構造物ＳＳ１の両側の第１活性層Ａ１を１次プラズマ処理し、第１積層構造物ＳＳ１の両側の第１活性層Ａ１に第１導電領域ｄ１を形成する。第１導電領域ｄ１は、一般的なＬＤＤ領域と類似した電気伝導度を有することができる。１次プラズマ処理時に、図４の第１電極物質層ＥＭ１と第１絶縁物質層ＩＭ１とのエッチング時に使用したエッチングガス（例、ＳＦ_６とＯ_２の混合ガス）のプラズマを使用するか、その代わりに他のプラズマ、例えば、Ａｒプラズマ、Ｘｅプラズマ、水素プラズマ又はＨを含んだガスのプラズマを使用しうる。このような１次プラズマ処理により第１活性層Ａ１表面部の組成が変化し、その電気伝導度が増加しうる。更に具体的に説明すれば、もし第１活性層Ａ１がＧａＩｎＺｎＯ層である場合、１次プラズマ処理によりＧａＩｎＺｎＯ層表面部のＩｎ濃度が増加し、即ち、ＧａＩｎＺｎＯ層表面部にＩｎ−リッチ領域が形成され、それにより、表面部の電気伝導度が増加しうる。例えば、１次プラズマ処理された第１導電領域ｄ１の面抵抗は５０ｋΩ／ｓｑ（ｓｑｕａｒｅ）程度でありうる。

図７を参照すると、第１積層構造物ＳＳ１の両側壁に第１絶縁スペーサＳＰ１を形成する。次いで、第１積層構造物ＳＳ１と第１絶縁スペーサＳＰ１の両側の第１導電領域ｄ１を２次プラズマ処理し、第２導電領域ｄ２を形成する。第１積層構造物ＳＳ１の一側に存在する第１及び第２導電領域ｄ１、ｄ２は、第１ソース領域Ｓ１であり、第１積層構造物ＳＳ１の他側に存在する第１及び第２導電領域ｄ１、ｄ２は、第１ドレイン領域Ｄ１でありうる。２次プラズマ処理された領域、即ち、第２導電領域ｄ２は、高い電気伝導度を有し、導電性不純物が高濃度でドーピングされた領域と類似しうる。２次プラズマによっても第１活性層Ａ１表面部の組成が変化し、その電気伝導度が更に減少しうる。例えば、２次プラズマ処理された第２導電領域ｄ２の面抵抗は、１ｋΩ／ｓｑ程度でありうる。図１１から、２次プラズマ処理時間による第２導電領域ｄ２の面抵抗Ｒｓ変化を確認することができる。２次プラズマ処理時には、例えば、Ａｒプラズマ、Ｘｅプラズマ、水素プラズマ、又は水素を含んだガスのプラズマなどを使用できるが、その他のプラズマを使用することもできる。

図８を参照すると、基板ＳＵＢ１上に第１積層構造物ＳＳ１、第１絶縁スペーサＳＰ１、第１ソース領域Ｓ１及び第１ドレイン領域Ｄ１を覆う第１層間絶縁層ＩＬＤ１を形成しうる。第１層間絶縁層ＩＬＤ１をエッチングし、第１ソース領域Ｓ１と第１ドレイン領域Ｄ１とを露出させる第１及び第２コンタクトホールＨ１、Ｈ２を形成し、その内部に第１導電性プラグＰ１及び第２導電性プラグＰ２を形成しうる。次いで、第１層間絶縁層ＩＬＤ１上に第１導電性プラグＰ１と接触する第１電極Ｅ１及び第２導電性プラグＰ２と接触する第２電極Ｅ２を形成しうる。以後、図示していないが、第１層間絶縁層ＩＬＤ１上に第１及び第２電極Ｅ１、Ｅ２を覆う保護層（ｐａｓｓｉｖａｔｉｏｎ ｌａｙｅｒ）を更に形成しうる。また保護層形成後、素子の特性向上のために基板ＳＵＢ１を所定の温度で熱処理する段階を更に行うことができる。

図１２は、図８の構造を有する薄膜トランジスタのドレイン電圧Ｖｄ別ゲート電圧Ｖｇ−ドレイン電流Ｉｄ特性を示す。図１２を参照すると、本発明の一実施例による薄膜トランジスタは、ドレイン電圧Ｖｄが０．１Ｖ程度で低い場合にも、優秀なスイッチング特性を示すことを確認した。

このように、本実施例による薄膜トランジスタは、ゲート電極の位置によりソース領域とドレイン領域の位置が自動決定される自己整列トップゲート構造であり、ソース領域とドレイン領域は、ゲート電極とオーバラップしない。また、ソース領域、ドレイン領域及びチャンネル領域は、同じ酸化物半導体から形成されるために、同一平面上に存在し、互いにオーバラップしない。また、本実施例による薄膜トランジスタは、チャンネル層として酸化物半導体層を含むために、チャンネル層形成時に脱水素工程や結晶化工程が要求されず、かつ不純物ドーピング工程及び活性化工程なしにプラズマ処理工程だけでソース領域及びドレイン領域などを形成できるので、製造工程が単純化されて製造コストが低減されうる

図１３〜図２０は、本発明の一実施例による半導体素子の製造方法を示す。本実施例は、相補性（ｃｏｍｐｌｅｍｅｎｔａｒｙ）半導体素子の製造方法でありうる。

図１３を参照すると、第１及び第２領域Ｒ１、Ｒ２を有する基板ＳＵＢ１を設ける。第１及び第２領域Ｒ１、Ｒ２のうちの１つは、ｎ−チャンネルトランジスタ形成領域であり、残りの１つはｐ−チャンネルトランジスタ形成領域でありうる。基板ＳＵＢ１の第１領域Ｒ１上に第１活性層Ａ１を形成する。第１活性層Ａ１は、図１及び図２の第１活性層Ａ１と同一であり得る。第１活性層Ａ１は、ｎ型の酸化物半導体層とｐ型の酸化物半導体層のうちの１つ、例えば、ｎ型の酸化物半導体層でありうる。

次いで、基板ＳＵＢ１の全面上に第１活性層Ａ１を覆う第１絶縁物質層ＩＭ１を形成する。第１絶縁物質層ＩＭ１を形成する前又は後に第１活性層Ａ１をプラズマで処理するか、又は第１絶縁物質層ＩＭ１を２回にかけて形成しながらその中間段階で第１活性層Ａ１をプラズマ処理しうる。プラズマ処理については、図３、図９及び図１０の説明と同様である。

第１絶縁物質層ＩＭ１の全面上にエッチング停止層ＥＳ１を形成し、第２領域Ｒ２のエッチング停止層ＥＳ１上に第２活性層Ａ２を形成する。第２活性層Ａ２は、第１活性層Ａ１と反対タイプ、例えば、ｐ型の酸化物半導体層でありうる。第１及び第２領域Ｒ１、Ｒ２のエッチング停止層ＥＳ１上に第２活性層Ａ２を覆う第２絶縁物質層ＩＭ２を形成する。第２絶縁物質層ＩＭ２を形成する前又は後に第２活性層Ａ２をプラズマで処理するか、又は第２絶縁物質層ＩＭ２を２回にかけて形成しながらその中間段階で第２活性層Ａ２をプラズマ処理しうる。プラズマ処理についての詳細な内容は、図３、図９及び図１０で説明した第１活性層Ａ１のプラズマ処理と同一である。第１絶縁物質層ＩＭ１と第２絶縁物質層ＩＭ２は同じ物質、例えば、シリコン酸化物で形成し、エッチング停止層ＥＳ１は第１絶縁物質層ＩＭ１及び第２絶縁物質層ＩＭ２とエッチング選択比が大きい物質、例えば、シリコン窒化物で形成しうる。

第１領域Ｒ１の第２絶縁物質層ＩＭ２をエッチングし、図１４に示したように、エッチング停止層ＥＳ１を露出させる。

次いで、第１領域Ｒ１の露出したエッチング停止層ＥＳ１をエッチングし、図１５に示したように、第１絶縁物質層ＩＭ１を露出させる。この際、エッチング停止層ＥＳ１を選択的にエッチングするエッチングガスやエッチング溶液を使用することによって、第１絶縁物質層ＩＭ１の損傷を防止又は最小化しうる。ところで、もし第１絶縁物質層ＩＭ１と第２絶縁物質層ＩＭ２との物質が互いに異なり、それら（ＩＭ１、ＩＭ２）のエッチング選択比が大きければ、エッチング停止層ＥＳ１を形成しないことがある。従って、エッチング停止層ＥＳ１を形成することは選択的である。

図示していないが、図１４及び図１５で第１領域Ｒ１の第２絶縁物質層ＩＭ２及びエッチング停止層ＥＳ１をエッチングする間、第２領域Ｒ２はマスク層で覆われている。

図１６を参照すると、第１領域Ｒ１の第１絶縁物質層ＩＭ１及び第２領域Ｒ２の第２絶縁物質層ＩＭ２上に第１電極物質層ＥＭ１を形成する。

次いで、第１電極物質層ＥＭ１、第１絶縁物質層ＩＭ１及び第２絶縁物質層ＩＭ２をパターニングする。その結果を図１７に示す。以下では、パターニングされた第１絶縁物質層ＩＭ１、パターニングされた第２絶縁物質層ＩＭ２を各々第１ゲート絶縁層ＧＩ１及び第２ゲート絶縁層ＧＩ２と称する。そして、第１領域Ｒ１に残留した第１電極物質層ＥＭ１及び第２領域Ｒ２に残留した第１電極物質層ＥＭ１を各々第１ゲート電極ＧＥ１及び第２ゲート電極ＧＥ２と称する。第１ゲート絶縁層ＧＩ１及び第１ゲート電極ＧＥ１が第１活性層Ａ１の第１チャンネル領域Ｃ１上に備えられて第１積層構造物ＳＳ１を構成し、第２ゲート絶縁層ＧＩ２及び第２ゲート電極ＧＥ２が第２活性層Ａ２の第２チャンネル領域Ｃ２上に備えられて第２積層構造物ＳＳ２を構成しうる。

図１８を参照すると、第１積層構造物ＳＳ１の両側の第１活性層Ａ１及び第２積層構造物ＳＳ２の両側の第２活性層Ａ２を１次プラズマ処理し、第１積層構造物ＳＳ１の両側の第１活性層Ａ１に第１導電領域ｄ１を形成し、第２積層構造物ＳＳ２の両側の第２活性層Ａ２に第３導電領域ｄ３を形成する。第１及び第３導電領域ｄ１、ｄ３は、一般的なＬＤＤ領域と類似した電気伝導度を有することができる。１次プラズマ処理は、図６を参照して説明した１次プラズマ処理と同一でありえる。

図１９を参照すると、第１積層構造物ＳＳ１の両側壁に第１絶縁スペーサＳＰ１を形成し、第２積層構造物ＳＳ２の両側壁に第２絶縁スペーサＳＰ２を形成する。

次いで、第１積層構造物ＳＳ１と第１絶縁スペーサＳＰ１両側の第１導電領域ｄ１及び第２積層構造物ＳＳ２と第２絶縁スペーサＳＰ２両側の第３導電領域ｄ３を２次プラズマ処理する。その結果、第２導電領域ｄ２及び第４導電領域ｄ４が形成されうる。第１積層構造物ＳＳ１の一側の第１及び第２導電領域ｄ１、ｄ２は第１ソース領域Ｓ１であり、他側の第１及び第２導電領域ｄ１、ｄ２は第１ドレイン領域Ｄ１でありうる。第２積層構造物ＳＳ２の一側の第３及び第４導電領域ｄ３、ｄ４は、第２ソース領域Ｓ２であり、他側の第３及び第４導電領域ｄ３、ｄ４は第２ドレイン領域ｄ２でありうる。２次プラズマ処理は、図７を参照して説明した２次プラズマ処理と同一である。

図２０を参照すると、第１領域Ｒ１の第１積層構造物ＳＳ１、第１絶縁スペーサＳＰ１、第１ソース領域Ｓ１及び第１ドレイン領域Ｄ１と第２領域Ｒ２の第２積層構造物ＳＳ２、第２絶縁スペーサＳＰ２、第２ソース領域Ｓ２及び第２ドレイン領域ｄ２を覆う第１層間絶縁層ＩＬＤ１を形成する。第１層間絶縁層ＩＬＤ１をエッチングし、第１ソース領域Ｓ１と第１ドレイン領域Ｄ１とを露出させる第１及び第２コンタクトホールＨ１、Ｈ２を形成し、第２ソース領域Ｓ２と第２ドレイン領域ｄ２とを露出させる第３及び第４コンタクトホールＨ３、Ｈ４を形成する。次いで、第１〜第４コンタクトホールＨ１〜Ｈ４内に第１〜第４導電性プラグＰ１〜Ｐ４を形成し、第１層間絶縁層ＩＬＤ１上に第１〜第４導電性プラグＰ１〜Ｐ４と各々接触する第１〜第４電極Ｅ１〜Ｅ４を形成する。以後、図示していないが、第１層間絶縁層ＩＬＤ１上に第１〜第４電極Ｅ１〜Ｅ４を覆う保護層を更に形成しうる。また保護層の形成後、素子の特性向上のために基板ＳＵＢ１を所定の温度で熱処理する段階を更に行うことができる。

上述した本発明の実施例では、プラズマ処理によりソース領域及びドレイン領域を形成したが、プラズマ処理の代りに導電性不純物をドーピングし、該ドーピングされた不純物が活性化されるように活性化段階を行うことによって、ソース領域及びドレイン領域を形成することもできる。即ち、図７で、２次プラズマ処理の代りに第１タイプの導電性不純物を第１活性層Ａ１の両端に注入し、アニーリング工程（即ち、活性化工程）を行うことによって、第１ソース領域Ｓ１及び第１ドレイン領域Ｄ１を形成しうる。そして、図１９で第１積層構造物ＳＳ１及び第１絶縁スペーサＳＰ１両側の第１導電領域ｄ１には、第１タイプの導電性不純物を注入し、第２積層構造物ＳＳ２及び第２絶縁スペーサＳＰ２両側の第３導電領域ｄ３には、第２タイプの導電性不純物を注入し、アニーリング工程（即ち、活性化工程）を行うことによって、第１及び第２ソース領域Ｓ１、Ｓ２と第１及び第２ドレイン領域Ｄ１、Ｄ２とを形成しうる。また、プラズマ処理と不純物ドーピングと活性化工程とを併行してもよい。

上述した本発明の一実施例による薄膜トランジスタは、シングルゲート構造を有するが、本発明の他の実施例による薄膜トランジスタはダブルゲート構造を有することができる。

図２１は、本発明の他の実施例による薄膜トランジスタを示す。図２１の構造は、図１の構造に第１ボトムゲート電極ＢＧ１と下部絶縁層ＵＬ１とが追加された構造である。

図２１を参照すると、基板ＳＵＢ１上に第１ボトムゲート電極ＢＧ１が備えられ、第１ボトムゲート電極ＢＧ１を覆う下部絶縁層ＵＬ１が備えられうる。下部絶縁層ＵＬ１は、シリコン酸化物層やシリコン窒化物層であるが、その他の絶縁物質層であってもよい。下部絶縁層ＵＬ１上に図１の薄膜トランジスタが備えられうる。この際、第１チャンネル領域Ｃ１は、第１ボトムゲート電極ＢＧ１の上側に配置されうる。従って、第１チャンネル領域Ｃ１は、下方の第１ボトムゲート電極ＢＧ１と上側の第１ゲート電極ＧＥ１により制御されうる。第１ボトムゲート電極ＢＧ１は第１ゲート電極ＧＥ１と互いに分離されるか、電気的に互いに連結されうる。後者の場合、第１ボトムゲート電極ＢＧ１と第１ゲート電極ＧＥ１は、導電性プラグにより互いに連結されうる。本実施例の薄膜トランジスタは、ダブルゲート構造を有するために、スレショルド電圧の制御が容易であり得る。更に具体的に説明すれば、第１ボトムゲート電極ＢＧ１と第１ゲート電極ＧＥ１のうちのいずれか１つ、例えば、第１ボトムゲート電極ＢＧ１に所定の負（−）の電圧を印加すれば、第１チャンネル領域Ｃ１の電子が減少するので、即ち、第１チャンネル領域Ｃ１に空乏領域が形成されるために、第１チャンネル領域Ｃ１にｎ−チャンネルを形成し難くなりうる。これはスレショルド電圧の増加を意味する。換言すれば、第１ボトムゲート電極ＢＧ１に所定の負（−）の電圧を印加した場合、そうでない場合に比べて、第１ゲート電極ＧＥ１に相対的に大きい電圧を印加しなければ、第１チャンネル領域Ｃ１にｎ−チャンネルを形成できない。従って、本実施例の薄膜トランジスタは、スレショルド電圧が０Ｖより大きい増加（ｅｎｈａｎｃｅｍｅｎｔ）モードトランジスタでありうる。一方、第１ボトムゲート電極ＢＧ１と第１ゲート電極ＧＥ１のうち、いずれか１つに所定の正（＋）の電圧を印加した場合には、第１チャンネル領域Ｃ１に電子が増加してスレショルド電圧が減少しうる。この場合、本実施例の薄膜トランジスタは、スレショルド電圧が０より小さな空乏（ｄｅｐｌｅｔｉｏｎ）モードトランジスタでありうる。このように、本実施例の薄膜トランジスタではダブルゲートのうち、いずれか１つに負（−）又は正（＋）の電圧を印加することによって、スレショルド電圧を容易に調節しうる。この場合、ダブルゲートのうち、いずれか１つにスレショルド電圧制御のための電圧を印加した状態で、ダブルゲートのうち、他の１つに正常動作電圧を印加しうる。

更に、第１ボトムゲート電極ＢＧ１と第１ゲート電極ＧＥ１に所定の正（＋）の電圧を同時に印加する場合にも、正（＋）の電圧によりトランジスタのスレショルド電圧が変化し、例えば、増加しうる。そのメカニズムについては、第１ボトムゲート電極ＢＧ１に印加された正（＋）の電圧により第１ボトムゲート電極ＢＧ１と第１チャンネル領域Ｃ１との間の下部絶縁層ＵＬ１部分（即ち、ゲート絶縁層）に電子がトラップされ、これと類似して、第１ゲート電極ＧＥ１に印加された正（＋）の電圧により第１ゲート絶縁層ＧＩ１に電子がトラップされ、トラップされた電子により第１チャンネル領域Ｃ１にｎ−チャンネルが形成され難いということが考えられる。しかし、その他の要因によりスレショルド電圧が増加することもある。このように、第１ボトムゲート電極ＢＧ１と第１ゲート電極ＧＥ１に正（＋）の電圧を印加してトランジスタのスレショルド電圧を増加させる場合、増加したスレショルド電圧は持続的に維持されるので、スレショルド電圧を増加させた後、第１ボトムゲート電極ＢＧ１と第１ゲート電極ＧＥ１のうち、少なくともいずれか１つに正常動作電圧を印加して薄膜トランジスタを動作させうる。

このように、本発明の実施例によれば、酸化物薄膜トランジスタのスレショルド電圧を容易に制御し、増加モード又は空乏モードの酸化物薄膜トランジスタを容易に具現しうる。

図２１の構造は、基板ＳＵＢ１上に第１ボトムゲート電極ＢＧ１を形成した後、第１ボトムゲート電極ＢＧ１を覆う下部絶縁層ＵＬ１を形成し、その後、下部絶縁層ＵＬ１上に図１の薄膜トランジスタを形成することによって製造しうる。図１の薄膜トランジスタの製造方法は、図３〜図８、図９及び図１０の説明と同一でありえる。

図２２及び図２３は、本発明の他の実施例による半導体素子を示す。本実施例による半導体素子は、図２１の薄膜トランジスタを含む。便宜上、図２２及び図２３では、図２１の第１層間絶縁層ＩＬＤ１、第１及び第２導電性プラグＰ１、Ｐ２、第１及び第２電極Ｅ１、Ｅ２などを図示しない。

図２２を参照すると、基板ＳＵＢ１上に二つの薄膜トランジスタ（以下、第１及び第２薄膜トランジスタ）Ｔ１１、Ｔ２が備えられている。第１薄膜トランジスタＴ１１は、図２１の薄膜トランジスタのようなダブルゲート構造を有することができる。図２１の薄膜トランジスタは、図１の薄膜トランジスタに第１ボトムゲート電極ＢＧ１が追加された構造である。第２薄膜トランジスタＴ２は、下部絶縁層ＵＬ１上に備えられ、シングルゲート構造を有することができる。第２薄膜トランジスタＴ２は、図１の薄膜トランジスタと同じ物質及び構造で形成しうる。換言すれば、図２２の構造は、図１の薄膜トランジスタが二つ配列されるが、そのうちの１つ（即ち、第１薄膜トランジスタ）Ｔ１１が第１ボトムゲート電極ＢＧ１を更に含む構造でありうる。第２薄膜トランジスタＴ２の活性層Ａ１’、チャンネル領域Ｃ１’、導電領域ｄ１’、他の導電領域ｄ２’、ソース領域Ｓ１’、ドレイン領域Ｄ１’、ゲート絶縁層ＧＩ１’、ゲート電極ＧＥ１’及び絶縁スペーサＳＰ１’は各々第１薄膜トランジスタＴ１１の第１活性層Ａ１、第１チャンネル領域Ｃ１、第１導電領域ｄ１、第２導電領域ｄ２、第１ソース領域Ｓ１、第１ドレイン領域Ｄ１、第１ゲート絶縁層ＧＩ１、第１ゲート電極ＧＥ１及び第１絶縁スペーサＳＰ１に対応しうる。従って、第１薄膜トランジスタＴ１１の第１活性層Ａ１と第２薄膜トランジスタＴ２の活性層Ａ１’は同じ物質で形成された同じタイプ（ｎ又はｐ）でありうる。それらＡ１、Ａ１’は、同一層、即ち、下部絶縁層ＵＬ１上に共に形成されうる。従って、下部絶縁層ＵＬ１上の第１薄膜トランジスタＴ１１と第２薄膜トランジスタＴ２は、同一工程で共に形成されうる。また、第１薄膜トランジスタＴ１１の第１ドレイン領域Ｄ１と第２薄膜トランジスタＴ２のソース領域Ｓ１’は互いに接触するように形成されうる。

第１及び第２薄膜トランジスタＴ１１、Ｔ２のモードは互いに異なるか、同じである。例えば、第１及び第２薄膜トランジスタＴ１１、Ｔ２のうちの１つは増加モードであり、残りの１つは空乏モードであり、場合によっては、第１及び第２薄膜トランジスタＴ１１、Ｔ２がいずれも増加モードであるか、空乏モードでありうる。

また、第１及び第２薄膜トランジスタＴ１１、Ｔ２は、互いに電気的に連結されてインバータを構成しうる。この場合、第１及び第２薄膜トランジスタＴ１１、Ｔ２のうちの１つはインバータの負荷（ｌｏａｄ）トランジスタとして使われ、他の１つはインバータのスイッチングトランジスタとして使われうる。従って、本実施例によれば、Ｅ／Ｄ（ｅｎｈａｎｃｅｍｅｎｔ／ｄｅｐｌｅｔｉｏｎ）モード、Ｅ／Ｅ（ｅｎｈａｎｃｅｍｅｎｔ／ｅｎｈａｎｃｅｍｅｎｔ）モードなど多様なモードのインバータを具現しうる。二つのトランジスタが電気的に連結されたインバータの回路構成は、よく知られているので、それについての詳細な説明は省略する。更に、この実施例によるインバータは多様な論理回路、例えば、ＮＡＮＤ回路、ＮＯＲ回路、エンコーダ、デコーダ、ＭＵＸ（ｍｕｌｔｉｐｌｅｘｅｒ）、ＤＥＭＵＸ（ｄｅｍｕｌｔｉｐｌｅｘｅｒ）及びセンスアンプ（ｓｅｎｓｅａｍｐｌｉｆｉｅｒ）などの論理回路の基本素子として利用されうる。論理回路の基本的な構造は、よく知られているので、それらについての詳細な説明は省略する。第１及び第２薄膜トランジスタＴ１１、Ｔ２がインバータを構成できるように、図２の第１タイプ薄膜トランジスタＴｒ１と第２タイプ薄膜トランジスタＴｒ２もインバータを構成しうる。これは以下に述べる図２３、図２５及び図２６の半導体素子も同じである。

図２２の第２薄膜トランジスタＴ２もダブルゲート構造を有することができる。その例を図２３に示す。

図２３を参照すると、第２トランジスタＴ２２のチャンネル領域Ｃ１’下に第２ボトムゲート電極ＢＧ２が備えられている。従って、第１及び第２薄膜トランジスタＴ１１、Ｔ２２がいずれもダブルゲート構造を有する。第２ボトムゲート電極ＢＧ２が追加されたことを除いた残りの構成は図２２と同一である。このようなダブルゲート構造によって、第１及び第２薄膜トランジスタＴ１１、Ｔ２２のスレショルド電圧は容易に制御しうる。第１及び第２薄膜トランジスタＴ１１、Ｔ２２のモードは互いに異なるか、同じである。図２３の構造もインバータ、インバータを含む論理回路、及びその他の多様な素子の構成に適用されうる。

図２３の構造は、基板ＳＵＢ１上に第１及び第２ボトムゲート電極ＢＧ１、ＢＧ２を形成した後、第１及び第２ボトムゲート電極ＢＧ１、ＢＧ２を覆う下部絶縁層ＵＬ１を形成し、その後、下部絶縁層ＵＬ１上に第１及び第２ボトムゲート電極ＢＧ１、ＢＧ２に対応する二つのトップゲート薄膜トランジスタ（図１の薄膜トランジスタ）を形成することによって製造しうる。トップゲート薄膜トランジスタ（図１の薄膜トランジスタ）の製造方法は、図３〜図８、図９及び図１０の説明と同一である。

以上、薄膜トランジスタが単層構造の活性層（チャンネル領域）を有する場合について図示して説明したが、本発明の他の実施例によれば、多層構造の活性層（チャンネル領域）を有する薄膜トランジスタも可能である。以下では、これと関連した本発明の実施例を説明する。

図２４は、本発明の他の実施例による薄膜トランジスタを示す。

図２４を参照すると、第１活性層Ａ１１は、互いに異なる少なくとも二つの層を含む多層構造を有することができる。例えば、第１活性層Ａ１１は第１層１０及び第１層１０上の第２層２０を備えた二重層構造を有することができる。第１ソース領域Ｓ１１及び第１ドレイン領域Ｄ１１での第１及び第２層１０、２０は高い電気伝導度を有するようにプラズマ処理された領域でありうる。即ち、第１ソース領域Ｓ１１及び第１ドレイン領域Ｄ１１での第１及び第２層１０、２０は図１の第１ソース領域Ｓ１と第１ドレイン領域Ｄ１と同じ方法でプラズマ処理されて高い電気伝導度を有する領域でありうる。従って、第１ソース領域Ｓ１１及び第１ドレイン領域Ｄ１１での第１及び第２層１０、２０と第１チャンネル領域Ｃ１１での第１及び第２層１０、２０は、異なる特性を有する。以下で言及する第１及び第２層１０、２０は第１チャンネル領域Ｃ１１での第１及び第２層１０、２０を示す。第１層１０及び第２層２０は、移動度（ｍｏｂｉｌｉｔｙ）の互いに異なる層でありうる。第２層２０は、第１層１０より相対的に第１ゲート電極ＧＥ１に近く配置されている層であって、薄膜トランジスタの移動度を高める役割をしうる。即ち、第２層２０がある場合に、そうでない場合（即ち、第１チャンネル領域Ｃ１１がいずれも第１層１０の物質からなる場合）より薄膜トランジスタの移動度が高まりうる。第１層１０は、第２層２０より相対的に第１ゲート電極ＧＥ１から遠く配置されている層であって、薄膜トランジスタのスレショルド電圧は第２層２０より第１層１０により左右されうる。例えば、第２層２０の厚さが適切なレベルに固定された状態で、第１層１０の物質、組成及びキャリア濃度によって薄膜トランジスタのスレショルド電圧が調節されうる。第１層１０がある場合に、そうでない場合（即ち、第１チャンネル領域Ｃ１１がいずれも第２層２０の物質からなる場合）より薄膜トランジスタのスレショルド電圧は正（＋）の方向に移動しうる。従って、本実施例による薄膜トランジスタは、高い移動度を有しつつも正（＋）のスレショルド電圧を有する増加モード薄膜トランジスタでありうる。このために、第１層１０は、ＺｎＯ系の酸化物を含む層であり、この場合、第１層１０はＧａ及びＩｎのような３族元素を更に含みうる。例えば、第１層１０はＧＩＺＯ（ｇａｌｌｉｕｍ ｉｎｄｉｕｍ ｚｉｎｃ ｏｘｉｄｅ）層でありうる。第１層１０は、３族元素の代りにＳｎのような４族元素又はその他の元素がドーピングされたＺｎＯ系の酸化物層の場合もある。そして、第２層２０はＩＺＯ（ｉｎｄｉｕｍ ｚｉｎｃ ｏｘｉｄｅ）、ＩＴＯ（ｉｎｄｉｕｍ ｔｉｎ ｏｘｉｄｅ）、ＡＺＯ（ａｌｕｍｉｎｕｍ ｚｉｎｃ ｏｘｉｄｅ）、ＧＺＯ（ｇａｌｌｉｕｍ ｚｉｎｃ ｏｘｉｄｅ）及びそれらの混合物のうち、少なくともいずれか１つを含む層であるか、第１層１０より電気伝導度の大きい酸化物を含む層でありうる。第２層２０の厚さは広くは１０〜２００Å程度、狭くは３０〜１００Å程度になる。もし、第２層２０が過度に薄ければ、第２層２０により薄膜トランジスタの移動度増加効果が低下しうる。また、第２層２０が過度に厚ければ、第１層１０へのチャンネル形成が難しくなり、第１層１０のスレショルド電圧調節機能が落ちる。即ち、第２層２０が過度に厚くなれば、薄膜トランジスタのスレショルド電圧は第１層１０ではない第２層２０により決定されうる。従って、第２層２０は上述した１０〜２００Å程度の厚さに形成され、スレショルド電圧調節機能側面で３０〜１００Å程度の厚さに形成されうる。しかし、この厚さ範囲は、具現しようとする薄膜トランジスタの大きさ及び種類によって変わりうる。一方、第１層１０は１０〜２０００Å程度の厚さに形成されうるが、第２層２０と同じか、それより厚く形成されうる。本実施例の薄膜トランジスタは、増加モード薄膜トランジスタに限定されない。即ち、場合によって、本実施例の薄膜トランジスタは空乏モード薄膜トランジスタでありうる。

一方、二重層構造の第１活性層Ａ１１に対するプラズマ処理方法は、図３、図６、図７及び図９の説明と同様である。このようなプラズマ処理により第１ソース領域Ｓ１１及び第１ドレイン領域Ｄ１１が形成され、それらＳ１１、Ｄ１１間に第１チャンネル領域Ｃ１１が限定されうる。第２層２０がＩＺＯ、ＩＴＯ、ＡＺＯ、ＧＺＯ及びそれらの混合物のうちのいずれか１つ、又はその他の酸化物で形成されているとしても、プラズマ処理による効果は、図３、図６、図７及び図９でのプラズマ処理効果と同一である。一方、図２４で第１活性層Ａ１１を除外した残りの構成は、図１のそれと同一であり、それらの形成方法も同一でありうる。

図２４の構造を有する薄膜トランジスタ二つが基板ＳＵＢ１上に備えられ、二つの薄膜トランジスタのうち、少なくともいずれか１つの下にボトムゲート電極が更に備えられうる。その例が図２５及び図２６に図示されている。便宜上、図２５及び図２６では図２４の第１層間絶縁層ＩＬＤ１、第１及び第２導電性プラグＰ１、Ｐ２、第１及び第２電極Ｅ１、Ｅ２などを図示しない。

図２５を参照すると、基板ＳＵＢ１上に第１ボトムゲート電極ＢＧ１が備えられ、第１ボトムゲート電極ＢＧ１を覆う下部絶縁層ＵＬ１が備えられうる。第１ボトムゲート電極ＢＧ１上の下部絶縁層ＵＬ１上に図２４の薄膜トランジスタと同じ構成を有するトップゲートトランジスタが備えられうる。トップゲートトランジスタと第１ボトムゲート電極ＢＧ１は、ダブルゲート構造の第１薄膜トランジスタＴ１１ａを構成しうる。一方、下部絶縁層ＵＬ１の他の領域上に図２４の薄膜トランジスタと同じ構成を有する他のトップゲートトランジスタ、即ち、第２薄膜トランジスタＴ２ａが備えられうる。第２薄膜トランジスタＴ２ａの活性層Ａ１１’、チャンネル領域Ｃ１１’、導電領域ｄ１１’、他の導電領域ｄ２２’、ソース領域Ｓ１１’、ドレイン領域Ｄ１１’、ゲート絶縁層ＧＩ１’、ゲート電極ＧＥ１’及び絶縁スペーサＳＰ１’は各々第１薄膜トランジスタＴ１１ａの第１活性層Ａ１１、第１チャンネル領域Ｃ１１、導電領域ｄ１１、他の導電領域ｄ２２、第１ソース領域Ｓ１１、第１ドレイン領域Ｄ１１、第１ゲート絶縁層ＧＩ１、第１ゲート電極ＧＥ１及び第１絶縁スペーサＳＰ１に対応しうる。図２５で活性層Ａ１１、Ａ１１’を除いた残りの構成は、図２２のそれと同一であり得る。第１及び第２薄膜トランジスタＴ１１ａ、Ｔ２ａのモードは互いに異なるか、同じでありうる。

図２５の第２薄膜トランジスタＴ２ａもダブルゲート構造を有することができる。その例を図２６に示す。

図２６を参照すると、第２薄膜トランジスタＴ２２ａのチャンネル領域Ｃ１１’下に第２ボトムゲート電極ＢＧ２が備えられている。従って、第１及び第２薄膜トランジスタＴ１１ａ、Ｔ２２ａがいずれもダブルゲート構造を有する。第２ボトムゲート電極ＢＧ２が追加されたことを除いた残りの構成は図２５と同一であり得る。

以上、本発明を実施するための形態について説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。

本発明は、液晶表示装置や有機発光表示装置分野だけでなく、メモリ素子及び論理素子分野を含む半導体素子関連技術分野に好適に適用されうる。

Ａ１、Ａ２ 活性層
ＢＧ１、ＢＧ２ ボトムゲート電極
Ｃ１、Ｃ１ チャンネル領域
ｄ１〜ｄ４ 導電領域
Ｄ１、Ｄ２ ドレイン領域
Ｅ１、Ｅ４ 電極
ＥＭ１ 電極物質層
ＥＳ１ 第２層、エッチング停止層
ＧＥ１ ゲート電極
ＧＩ１、ＧＩ２ ゲート絶縁層
Ｈ１〜Ｈ４ コンタクトホール
ＩＬ１ 絶縁層
ＩＬＤ１ 層間絶縁層
ＩＭ１、ＩＭ２ 第１層、絶縁物質層
Ｐ１〜Ｐ４ 導電性プラグ
Ｒ１、Ｒ２ 第１及び第２領域
Ｓ１，Ｓ２ ソース領域
ＳＰ１、ＳＰ２ 絶縁スペーサ
ＳＳ１、ＳＳ２ 積層構造物
ＳＵＢ１ 基板
Ｔｒ１、 Ｔｒ１ 薄膜トランジスタ
ＵＬ１ 下部絶縁層

Claims (42)

1. 基板上に形成され、ソース領域、ドレイン領域、及びそれらの間のチャンネル領域を有する酸化物半導体層と、
   前記チャンネル領域上に順次積層されたゲート絶縁層及びゲート電極を含む積層構造物と、を備えることを特徴とするトランジスタ。
2. 前記ソース領域及び前記ドレイン領域は、プラズマ処理された領域であることを特徴とする請求項１に記載のトランジスタ。
3. 前記ソース領域及び前記ドレイン領域は各々電気伝導度の異なる二領域を含み、該二領域のうち、電気伝導度の低い領域は前記チャンネル領域と隣接して配置されることを特徴とする請求項１に記載のトランジスタ。
4. 前記積層構造物の両側壁に絶縁スペーサが更に備えられ、
   前記電気伝導度の低い領域は、前記絶縁スペーサの下に備えられることを特徴とする請求項３に記載のトランジスタ。
5. 前記チャンネル領域下にボトムゲート電極を更に備えることを特徴とする請求項１に記載のトランジスタ。
6. 前記酸化物半導体層は、順次積層された第１及び第２層を備えた二重層構造又は３層以上の多層構造を有することを特徴とする請求項１に記載のトランジスタ。
7. 前記第１層は、ＺｎＯ系の酸化物を含むことを特徴とする請求項６に記載のトランジスタ。
8. 前記第２層は、ＩＺＯ、ＩＴＯ、ＡＺＯ、ＧＺＯ、及びそれらの混合物のうち、少なくとも１つを含むか、前記第１層より電気伝導度の大きい酸化物を含むことを特徴とする請求項７に記載のトランジスタ。
9. 第１トランジスタ及び第２トランジスタを含む半導体素子であって、
   前記第１トランジスタは、
   基板上に形成され、第１ソース領域、第１ドレイン領域、及びそれらの間の第１チャンネル領域を有する第１酸化物半導体層と、前記第１チャンネル領域上に順次積層された第１ゲート絶縁層及び第１ゲート電極を含む第１積層構造物と、を備え、
   前記第２トランジスタは、
   第２ソース領域、第２ドレイン領域、及びそれらの間の第２チャンネル領域を有する第２酸化物半導体層と、前記第２チャンネル領域上に順次積層された第２ゲート絶縁層及び第２ゲート電極を含む第２積層構造物と、を備えることを特徴とする半導体素子。
10. 前記第２酸化物半導体層は、前記第１酸化物半導体層と同型又は異型であることを特徴とする請求項９に記載の半導体素子。
11. 前記第２酸化物半導体層が前記第１酸化物半導体層と異型である場合、
    前記基板と前記第２トランジスタとの間に絶縁層が更に備えられ、
    前記第１及び第２酸化物半導体層は互いに異なる層に備えられることを特徴とする請求項１０に記載の半導体素子。
12. 前記第１チャンネル領域及び前記第２チャンネル領域のうち、少なくとも１つの下にボトムゲート電極が更に備えられることを特徴とする請求項９に記載の半導体素子。
13. 前記第１酸化物半導体層及び前記第２酸化物半導体層のうち、少なくとも１つは、順次積層された第１及び第２層を備えた二重層構造又は３層以上の多層構造を有することを特徴とする請求項９に記載の半導体素子。
14. 前記第１層は、ＺｎＯ系の酸化物を含むことを特徴とする請求項１３に記載の半導体素子。
15. 前記第２層は、ＩＺＯ、ＩＴＯ、ＡＺＯ、ＧＺＯ、及びそれらの混合物のうち、少なくとも１つを含むか、前記第１層より電気伝導度の大きい酸化物を含むことを特徴とする請求項１４に記載の半導体素子。
16. 前記第１ソース領域、前記第１ドレイン領域、前記第２ソース領域、及び前記第２ドレイン領域は、プラズマ処理された領域であることを特徴とする請求項９に記載の半導体素子。
17. 基板の一部領域上に酸化物半導体層を形成する段階と、
    前記酸化物半導体層上に順次積層されたゲート絶縁層及びゲート電極を含む積層構造物を形成する段階と、
    前記積層構造物の両側の前記酸化物半導体層内にソース領域及びドレイン領域を形成する段階と、を有することを特徴とするトランジスタの製造方法。
18. 前記ソース領域及びドレイン領域を形成する段階は、
    前記積層構造物の両側の前記酸化物半導体層を１次プラズマ処理し、前記積層構造物の両側の前記酸化物半導体層に導電領域を形成する段階と、を含むことを特徴とする請求項１７に記載のトランジスタの製造方法。
19. 前記１次プラズマ処理後、
    前記積層構造物の両側壁に絶縁スペーサを形成する段階と、
    前記積層構造物及び前記絶縁スペーサ両側の前記酸化物半導体層を２次プラズマ処理する段階と、を更に含むことを特徴とする請求項１８に記載のトランジスタの製造方法。
20. 前記基板上にボトムゲート電極を形成する段階と、
    前記ボトムゲート電極を覆う下部絶縁層を形成する段階と、を更に有し、
    前記酸化物半導体層は、前記ボトムゲート電極上側の前記下部絶縁層上に形成することを特徴とする請求項１７に記載のトランジスタの製造方法。
21. 前記酸化物半導体層は、順次積層された第１及び第２層を有する二重層構造又は３層以上の多層構造で形成することを特徴とする請求項１７に記載のトランジスタの製造方法。
22. 前記第１層は、ＺｎＯ系の酸化物を含むことを特徴とする請求項２１に記載のトランジスタの製造方法。
23. 前記第２層は、ＩＺＯ、ＩＴＯ、ＡＺＯ、ＧＺＯ、及びそれらの混合物のうち、少なくとも１つを含むか、前記第１層より電気伝導度の大きい酸化物を含むことを特徴とする請求項２２に記載のトランジスタの製造方法。
24. 第１及び第２トランジスタを形成する段階を有する半導体素子の製造方法であって、
    前記第１トランジスタを形成する段階は、
    基板の第１領域上に第１酸化物半導体層を形成する段階と、
    前記第１酸化物半導体層上に順次積層された第１ゲート絶縁層及び第１ゲート電極を含む第１積層構造物を形成する段階と、
    前記第１積層構造物の両側の前記第１酸化物半導体層内に第１ソース領域及び第１ドレイン領域を形成する段階と、を含み、
    前記第２トランジスタを形成する段階は、
    前記基板の第２領域上に第２酸化物半導体層を形成する段階と、
    前記第２酸化物半導体層上に順次積層された第２ゲート絶縁層と第２ゲート電極を含む第２積層構造物を形成する段階と、
    前記第２積層構造物の両側の前記第２酸化物半導体層内に第２ソース領域及び第２ドレイン領域を形成する段階と、を含むことを特徴とする半導体素子の製造方法。
25. 前記第１及び第２酸化物半導体層は互いに異型であり、
    前記第１積層構造物を形成する段階は、
    前記基板上に前記第１酸化物半導体層を覆う第１ゲート絶縁物質層を形成する段階と、
    前記第１ゲート絶縁物質層上に第１ゲート電極物質層を形成する段階と、
    前記第１ゲート電極物質層及び前記第１ゲート絶縁物質層をパターニングする段階と、を含み、
    前記第１ゲート絶縁物質層を形成する段階と前記第１ゲート電極物質層を形成する段階との間に、前記第１ゲート絶縁物質層上にエッチング停止層を形成する段階と、
    前記基板の第２領域の前記エッチング停止層上に前記第２酸化物半導体層を形成する段階と、
    前記エッチング停止層上に前記第２酸化物半導体層を覆う第２ゲート絶縁物質層を形成する段階と、
    前記第１領域で前記第２ゲート絶縁物質層と前記エッチング停止層とを順に除去する段階と、を更に含み、
    前記第１ゲート電極物質層は、前記第１領域の前記第１ゲート絶縁物質層及び前記第２領域の前記第２ゲート絶縁物質層上に形成し、
    前記第２領域の前記第１ゲート電極物質層と前記第２ゲート絶縁物質層とをパターニングして前記第２酸化物半導体層上に前記第２積層構造物を形成することを特徴とする請求項２４に記載の半導体素子の製造方法。
26. 前記第１及び第２酸化物半導体層は同型であり、
    前記第１及び第２酸化物半導体層は、同一層上に形成することを特徴とする請求項２４に記載の半導体素子の製造方法。
27. 前記第１及び第２酸化物半導体層のうち、少なくとも１つの下にボトムゲート電極を形成する段階を更に含むことを特徴とする請求項２４に記載の半導体素子の製造方法。
28. 前記第１及び第２酸化物半導体層のうち、少なくとも１つは二重層構造又は３層以上の多層構造で形成することを特徴とする請求項２４に記載の半導体素子の製造方法。
29. 基板上に備えられたソース領域及びドレイン領域と、
    前記ソース領域と前記ドレイン領域との間の前記基板上に備えられ、酸化物半導体で形成されたチャンネル領域と、
    前記チャンネル領域上に順次積層されたゲート絶縁層及びゲート電極を含む積層構造物と、を備え、
    前記ソース領域及び前記ドレイン領域は、前記ゲート電極とオーバラップしないことを特徴とするトランジスタ。
30. 前記ソース領域及び前記ドレイン領域は、酸化物半導体で形成されることを特徴とする請求項２９に記載のトランジスタ。
31. 前記ソース領域及び前記ドレイン領域のそれぞれは、Ｉｎ−リッチ（ｒｉｃｈ）表面部を有することを特徴とする請求項２９に記載のトランジスタ。
32. 前記ソース領域及び前記ドレイン領域のそれぞれは、酸化物半導体で形成されることを特徴とする請求項３１に記載のトランジスタ。
33. 前記ソース領域及び前記ドレイン領域のそれぞれは、プラズマ処理された表面部を有することを特徴とする請求項２９に記載のトランジスタ。
34. 前記ソース領域及び前記ドレイン領域のそれぞれは、酸化物半導体で形成されることを特徴とする請求項３３に記載のトランジスタ。
35. 基板上に酸化物半導体で形成され、Ｉｎ−リッチ表面部を有するソース領域及びドレイン領域と、
    前記ソース領域と前記ドレイン領域との間の前記基板上に備えられたチャンネル領域と、
    前記チャンネル領域上に順次積層されたゲート絶縁層及びゲート電極を含む積層構造物と、を備えることを特徴とするトランジスタ。
36. 前記ソース領域及び前記ドレイン領域の前記Ｉｎ−リッチ表面部は、プラズマ処理された領域であることを特徴とする請求項３５に記載のトランジスタ。
37. 前記チャンネル領域は、酸化物半導体で形成されることを特徴とする請求項３６に記載のトランジスタ。
38. 前記ソース領域及び前記ドレイン領域のそれぞれは、プラズマ処理された領域であることを特徴とする請求項３７に記載のトランジスタ。
39. 基板上に酸化物半導体で形成され、プラズマ処理された表面部を有するソース領域及びドレイン領域と、
    前記ソース領域と前記ドレイン領域との間の前記基板上に備えられたチャンネル領域と、
    前記チャンネル領域上に順次積層されたゲート絶縁層及びゲート電極を含む積層構造物と、を備えることを特徴とするトランジスタ。
40. 前記チャンネル領域は、酸化物半導体で形成されることを特徴とする請求項３９に記載のトランジスタ。
41. 前記ソース領域及び前記ドレイン領域のそれぞれは、Ｉｎ−リッチ表面部を有することを特徴とする請求項４０に記載のトランジスタ。
42. 前記ソース領域及び前記ドレイン領域は、前記ゲート電極とオーバラップしないことを特徴とする請求項４１に記載のトランジスタ。

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