JP2015041388A - 記憶装置、及び半導体装置 - Google Patents

Abstract

【課題】メモリセルの面積を縮小化しても、データの読み出しを行うことができる記憶装置の提供。
【解決手段】第１配線を共有する複数のセルアレイを有し、複数のセルアレイは、第１スイッチと、第１スイッチを介して第１配線の電位が供給される第２配線と、複数のメモリセルと、第２配線の電位が供給されるインピーダンス変換器と、インピーダンス変換器から出力される電位の、第１配線への供給を制御する第２スイッチと、をそれぞれ有し、複数のメモリセルは、トランジスタと、トランジスタを介して第２配線の電位が供給される容量素子と、を有する記憶装置。
【選択図】図１

Description

本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、それらの駆動方法、または、それらの製造方法に関する。特に、本発明の一態様は、記憶装置と当該記憶装置を用いた半導体装置に関する。

ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの他の記憶装置に比べて大容量化に有利だが、チップサイズの増大を抑えつつ、集積度をより高めるためには、他の記憶装置と同様に単位面積あたりの記憶容量を高めなくてはならない。しかし、ＤＲＡＭの場合、メモリセルの面積を縮小化すると、容量素子の有する容量値が小さくなる。そのため、メモリセルの容量素子に対してビット線の寄生容量が大きくなり過ぎてしまい、メモリセルに保持されている電荷量を、ビット線の電位の変化によって読み取るのが困難になる。

下記の特許文献１では、ビット線の負荷容量を低減するために、メモリセルアレイを分割し、メモリセルアレイの間でメモリセルのビット線を直列に接続または切り離しを行うためのスイッチ回路を設ける半導体記憶装置について、開示されている。

特開平７−１１４７９４号公報

特許文献１に記載の半導体記憶装置では、分割された全てのメモリセルアレイにおいて、ビット線の負荷容量を低減できるわけではない。よって、特許文献１に記載の半導体記憶装置では、メモリセルの容量素子を縮小化すると、分割されたメモリセルアレイのうち、データの読み出しを行うのが困難なメモリセルアレイが出てくると考えられる。

上述したような技術的背景のもと、本発明の一態様は、メモリセルの面積を縮小化しても、データの読み出しを行うことができる記憶装置の提供を課題の一つとする。または、本発明の一態様は、上記記憶装置を用いた、高い信頼性を有する半導体装置の提供を課題の一つとする。または、本発明の一態様は、集積度の高い半導体装置の提供を課題の一つとする。または、本発明の一態様は、ノイズに強い半導体装置の提供を課題の一つとする。または、本発明の一態様は、ノイズに強い半導体装置の提供を課題の一つとする。または、本発明の一態様は、大きな出力信号を得られる半導体装置の提供を課題の一つとする。なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。

本発明の一態様にかかる記憶装置は、第１配線を共有する複数のセルアレイを有し、複数のセルアレイは、第１スイッチと、第１スイッチを介して第１配線の電位が供給される第２配線と、複数のメモリセルと、第２配線の電位が供給されるインピーダンス変換器と、インピーダンス変換器から出力される電位の、第１配線への供給を制御する第２スイッチと、をそれぞれ有し、複数のメモリセルは、トランジスタと、トランジスタを介して第２配線の電位が供給される容量素子と、を有する。

本発明の一態様により、メモリセルの面積を縮小化しても、データの読み出しを行うことができる記憶装置を提供することができる。また、本発明の一態様により、上記記憶装置を用いた、高い信頼性を有する半導体装置を提供することができる。

セルアレイの構成例。 セルアレイの構成例。 セルアレイのタイミングチャート。 記憶装置の構成を示すブロック図。 メモリセル、センスアンプ、プリチャージ回路、スイッチ回路、及びメインアンプの接続構成を示す図。 駆動回路とメモリセルのタイミングチャート。 記憶装置の構造を示す概念図。 セルアレイの構成例。 記憶装置の断面構造を示す図。 トランジスタの構造を示す図。 トランジスタの構造を示す図。 チップとモジュールの図。 電子機器の図。 セルアレイの構成例。 セルアレイの構成例。 セルアレイの構成例。 セルアレイの構成例。 セルアレイの構成例。 セルアレイの構成例。

以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。

なお、本発明の一態様の半導体装置は、マイクロプロセッサ、画像処理回路、半導体表示装置用のコントローラ、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、マイクロコントローラ、２次電池などのバッテリーの制御回路または保護回路などの、記憶装置を用いた各種半導体集積回路をその範疇に含む。また、本発明の一態様の半導体装置は、上記半導体集積回路を用いたＲＦタグ、半導体表示装置などの各種装置を、その範疇に含む。半導体表示装置には、液晶表示装置、有機発光素子（ＯＬＥＤ）に代表される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）等や、記憶装置を駆動回路に有しているその他の半導体表示装置が、その範疇に含まれる。

なお、本明細書において接続とは電気的な接続を意味しており、電流、電圧または電位が、供給可能、或いは伝送可能な状態にすることができるような回路構成になっている場合に相当する。従って、接続している回路構成とは、直接接続している回路構成を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或いは伝送可能であるように、配線、抵抗、ダイオード、トランジスタなどの素子を介して電気的に接続している回路構成も、その範疇に含む。

例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とを含むものとする。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも含むものとする。

ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。

ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ａから出力された信号がＢへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。

なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。

また、回路図上は独立している構成要素どうしが接続されている場合であっても、実際には、例えば配線の一部が電極としても機能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っている場合もある。本明細書において接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。

また、トランジスタのソースとは、半導体膜として機能する半導体膜の一部であるソース領域、或いは上記半導体膜に電気的に接続されたソース電極を意味する。同様に、トランジスタのドレインとは、半導体膜として機能する半導体膜の一部であるドレイン領域、或いは上記半導体膜に電気的に接続されたドレイン電極を意味する。また、ゲートはゲート電極を意味する。

トランジスタが有するソースとドレインは、トランジスタのチャネル型及び各端子に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がドレインと呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる端子がドレインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ替わる。

なお、本明細書等において、スイッチとしては、様々な形態のものを用いることができる。スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有し、例えば、経路１に電流を流すことが出来るようにするか、経路２に電流を流すことができるようにするかを選択して切り替える機能を有している。スイッチの一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。スイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。

〈セルアレイの構成例〉
図１に、本発明の一態様にかかる記憶装置が有するセルアレイの構成を、一例として示す。

図１に示すセルアレイ１０は、複数のセルアレイに分割されている。以下、本明細書では、上記複数のセルアレイをセルアレイ１０と区別するために、上記複数の各セルアレイをユニットと称する。

図１に示すセルアレイ１０は、ユニット１０−１乃至ユニット１０−ｔ（ｔは２以上の自然数）を有する。そして、ユニット１０−１乃至ユニット１０−ｔは、それぞれ、複数のメモリセル１１を有する。また、セルアレイ１０は、メモリセル１１を行ごとに選択するための信号が供給される複数の配線ＷＬと、配線ＷＬに供給される信号により選択されたメモリセル１１への、データを含む信号の供給を行う単数または複数の配線ＢＬとを有する。

具体的に、図１では、ユニット１０−１乃至ユニット１０−ｔが、ｙ本（ｙは２以上の自然数）の配線ＷＬをそれぞれ有し、各配線ＷＬがｙ行のメモリセル１１に接続されている場合を例示している。例えば、ユニット１０−ｉ（ｉはｔ以下の自然数）は、配線ＷＬ（ｉ−１）ｙ＋１乃至配線ＷＬｉｙで示されるｙ本の配線ＷＬを有する。また、具体的に、図１では、ユニット１０−１乃至ユニット１０−ｔがｘ本（ｘは自然数）の配線ＢＬを共有している場合を例示している。

さらに、本発明の一態様では、ユニット１０−１乃至ユニット１０−ｔが、ｘ本の配線ＢＬにそれぞれ対応するｘ本の配線ＢＬｓと、ｘ本の配線ＢＬｓにそれぞれ対応したスイッチ１２、スイッチ１６、及び回路１３とを、それぞれ有する。配線ＢＬｓは、配線ＢＬよりも寄生容量が小さいものとする。

図１では、配線ＢＬｓ１乃至配線ＢＬｓｘで示される配線ＢＬｓが、ｘ列のメモリセル１１にそれぞれ接続されている。そして、スイッチ１２は、ｘ本の配線ＢＬとｘ本の配線ＢＬｓとの電気的な接続を制御する機能を有する。スイッチ１２がオンになることで、ｘ本の配線ＢＬの電位が、それぞれ対応するｘ本の配線ＢＬｓに供給される。

なお、配線ＢＬ及びＢＬｓの数は、メモリセル１１の数及び配置によって決めることができる。

図１４には、一例として、１つのユニットに、２つのメモリセル１１が配置された場合の１列分の回路図を示す。図１４では、セルアレイ１０に、ユニット１０−１、ユニット１０−２、ユニット１０−３が設けられている場合の例を示す。

ここで、回路１３は、例えば、インピーダンスを変換することができる機能を有している。例えば、出力インピーダンスを小さくすることが出来る機能を有している。または、回路１３は、例えば、比較器の機能を有している。または、回路１３は、センスアンプの機能を有している。または、回路１３は、増幅器の機能を有している。例えば、回路１３は、入力された電位に応じて、スイッチ１６を介して、電位や信号を出力することが出来る。このとき出力される信号は、アナログ信号だけでなく、デジタル信号でもよい。回路１３として、比較器の機能を有する場合には、基準電圧と比較して、高いか低いかによって、２値のデジタル信号を出力することが出来る。つまり、ＡＤ変換をすることができる機能を有しているともいえる。または、回路１３として、アナログの増幅器の機能を有する場合には、入力のアナログ信号に応じたアナログ信号を出力することが出来る。

そこで、図１では、回路１３として、ソースフォロワやボルテージフォロワなどのバッファを用いる場合を例示している。回路１３の入力端子には配線ＢＬｓの電位が供給される。スイッチ１６は、回路１３の出力端子と、配線ＢＬとの間の接続を制御する機能を有する。スイッチ１６がオンになることで、ｘ本の配線ＢＬｓの電位に応じた電位が、回路１３を介して、対応するｘ本の配線ＢＬにそれぞれ供給される。なお、回路１３が、出力をハイインピーダンス状態にすることができる場合には、スイッチ１６が設けられていない場合もある。

メモリセル１１は、トランジスタ１４と、トランジスタ１４を介して配線ＢＬｓの電位が供給される容量素子１５と、を有する。なお、本発明の一態様にかかる記憶装置は、メモリセル１１が複数のトランジスタ１４を有し、複数の当該トランジスタ１４を介して配線ＢＬｓの電位が容量素子１５に供給される構成を有していても良い。

具体的に、図１では、トランジスタ１４のゲートがｙ本の配線ＷＬのいずれか１つに接続されている。また、トランジスタ１４は、ソース及びドレインの一方が、ｘ本の配線ＢＬｓのいずれか１つに接続され、ソース及びドレインの他方が、容量素子１５の有する一対の電極の一方に接続されている。

〈セルアレイの動作例〉
次いで、図１に示すセルアレイ１０の動作の一例について説明する。

まず、メモリセル１１への、データの書き込みについて説明する。データの書き込み時には、ユニット１０−１乃至ユニット１０−ｔのいずれか一のユニット、または、すべてのユニットにおいて、スイッチ１２をオンにすることで、配線ＢＬと、配線ＢＬｓとの間を導通状態にする。また、当該一のユニットにおいて、ｙ本の配線ＷＬのいずれか１つを選択することで、データの書き込みが行われるメモリセル１１の、トランジスタ１４がオンになる。上記動作により、配線ＢＬに供給されている、データを含む信号の電位は、スイッチ１２及びトランジスタ１４を介して、容量素子１５に供給される。

なお、データの書き込みを行う際には、信号が混じってしまうことを低減するために、一例としては、スイッチ１６はオフにすることが望ましい。

次いで、トランジスタ１４をオフにすることで、データを含む信号の電位は、容量素子１５において保持される。

なお、データの書き込み時における、配線ＢＬと配線ＢＬｓとの間の導通状態の制御は、一のユニット内の、全ての配線ＢＬ及び配線ＢＬｓについて行っても良いし、データの書き込みを行うメモリセル１１に接続された配線ＢＬｓと、当該配線ＢＬｓに対応した配線ＢＬとについてのみ、行うようにしても良い。

また、データの書き込み時における、配線ＢＬと配線ＢＬｓとの間の導通状態の制御を、一のユニット内の、全ての配線ＢＬ及び配線ＢＬｓについて行う場合、一のユニット内の、複数のメモリセル１１へのデータの書き込みが完了するまで、上記導通状態を維持するようにしても良い。

なお、メモリセル１１へのデータの書き込みを行う前に、スイッチ１２をオンにした状態で配線ＢＬに所定の電位を供給することで、配線ＢＬｓの電位を初期化しても良い。

次いで、メモリセル１１からの、データの読み出しについて説明する。データの読み出しを行うには、まず、データの読み出しを行うユニットが有する、配線ＢＬ及び配線ＢＬｓの電位の初期化を行う。具体的には、ユニット１０−１乃至ユニット１０−ｔのいずれか一のユニットにおいて、スイッチ１２をオンにすることで、配線ＢＬと、配線ＢＬｓとの間を導通状態にする。そして、配線ＢＬの初期化用の電位を供給することで、配線ＢＬ及び配線ＢＬｓの電位を初期化することができる。

なお、配線ＢＬ及び配線ＢＬｓの電位の初期化を行うとき、信号が混じってしまうことを低減するために、、一例としては、スイッチ１６はオフとすることが望ましい。

配線ＢＬ及び配線ＢＬｓの電位を初期化した後、スイッチ１２をオフにして、配線ＢＬと配線ＢＬｓとの間を非導通状態にする。

なお、配線ＢＬ以外の配線を用いて、配線ＢＬｓの電位の初期化を行ってもよい。図１５では、配線９０１と、スイッチ９０２とを用いて、配線ＢＬｓの電位を初期化した場合の例を示す。スイッチ１２ではなく、スイッチ９０２のオンオフを制御することによって、配線ＢＬｓの電位を制御する。この場合、配線９０１は、ずっと一定の電位のままでもよい。その結果、電位の変動がないため、充放電する必要がなく、消費電力を低減することが出来る。なお、配線９０１は、メモリセル１１全体にわたって接続されていてもよい。

次いで、データの読み出しを行うユニットが有する、ｙ本の配線ＷＬのいずれか１つを選択することで、データの読み出しが行われるメモリセル１１の、トランジスタ１４をオンにする。上記動作により、容量素子１５と配線ＢＬｓとの間で電荷の移動が生じるため、容量素子１５に保持されていた電荷量に従って、配線ＢＬｓの電位が変動する。具体的には、保持されていた容量素子１５の電位が、初期化用の電位よりも高ければ、配線ＢＬｓの電位は高電位側に変動し、容量素子１５の電位が、初期化用の電位よりも低ければ、配線ＢＬｓの電位は低電位側に変動する。

次いで、スイッチ１６をオンにすると、配線ＢＬｓの電位に応じた電位は、回路１３と、スイッチ１６とを介して配線ＢＬに供給される。回路１３を用いることで、配線ＢＬに供給される電位の高さは、配線ＢＬが有する寄生容量の大きさと、配線ＢＬｓが有する寄生容量の大きさとの関係に左右されにくくなる。配線ＢＬに供給された電位は、セルアレイ１０から読み出される。セルアレイ１０からのデータの読み出しが終了したら、スイッチ１６はオフにする。

なお、スイッチ１６を介して回路１３から配線ＢＬに信号が出力されたあと、スイッチ１２やスイッチ９０２を用いて、配線ＢＬｓの電位を制御してもよい。その電位が、回路１３からの出力がハイインピーダンス状態になる場合には、スイッチ１６を設けなくてもよい。つまり、スイッチ１６がなくても、回路１３から信号が出力されないように、配線ＢＬｓの電位を制御してもよい。

また、データの読み出し時における、配線ＢＬと配線ＢＬｓとの間の導通状態を、一のユニット内の、全ての配線ＢＬ及び配線ＢＬｓについて行う場合、一のユニット内の、複数のメモリセル１１からのデータの読み出しが完了するまで、上記導通状態を維持するようにしても良い。

なお、従来のＤＲＡＭの場合、データの読み出しの際に、ビット線に例えばＶＤＤ／２の電位をプリチャージしたとする。そして、ビット線の寄生容量の容量値をＣｐ、容量素子の容量値をＣｓ、容量素子に保持されているデータの電位をＶ１、メモリセルのトランジスタがオンしたあとのビット線の電位をＶ２とすると、電位Ｖ２は以下の式１で表される。

Ｖ２＝（（ＶＤＤ／２）ｘＣｐ＋Ｖ１ｘＣｓ）／（Ｃｐ＋Ｃｓ） （式１）

ビット線の電位の変動分が、電位ＶＤＤの２．５％に相当すると仮定し、Ｖ２＝０．５２５ｘＶＤＤとする。そして、Ｖ１＝ＶＤＤ、Ｃｐ＝ｎＣｓとすると、式１から、以下の式２が導き出される。

０．５２５ＶＤＤｘ（ｎ＋１）Ｃｓ＝（ｎ／２）ｘＶＤＤｘＣｓ＋ＶＤＤｘＣｓ （式２）

式２からｎ＝１９が算出される。よって、ビット線の寄生容量の容量値Ｃｐを５００ｆＦとすると、容量素子の容量値Ｃｓは２７ｆＦとなる。容量値２７ｆＦの容量素子を得るためには、厚さ２０ｎｍの酸化膜を用いる場合、１６μｍ^２もの大きな面積が必要になる。ＤＲＡＭのメモリセルは現在６０ｎｍ以下になっているため、単純な平行平板膜を用いた場合では、上記容量値Ｃｓを満たすような容量素子を得ることができない。また、現在のＤＲＡＭのように、筒状の高アスペクト構造を有する容量素子を用いる場合、構造が複雑であるがゆえに作製が難しいという欠点があった。

本発明の一態様にかかる記憶装置では、図１を用いて説明したように、配線ＢＬを共有する一のセルアレイ１０を、ユニット１０−１乃至ユニット１０−ｔで例示したような複数のユニットに分割する。そして、データの読み出し時には、複数の各ユニットにおいて、配線ＢＬｓに容量素子１５の電位を供給し、次いで、配線ＢＬｓからインピーダンス変換機能などを有する回路を介して、当該電位を配線ＢＬに供給している。そして、配線ＢＬｓは、配線ＢＬより長さが短いため、その寄生容量を配線ＢＬより小さくしやすい。よって、配線ＢＬｓの寄生容量が配線ＢＬの寄生容量の１／１０であれば、容量素子１５を従来のＤＲＡＭの１／１０の大きさにまで縮小しても、読み出し時において配線ＢＬの電位の変化が小さくなるのを、防ぐことができる。よって、容量素子１５を小さくしても、データの読み出しを行うことができる。つまり、ノイズに対する耐性が強くなっているとも言える。または、出力信号の振幅が大きくなっているともいえる。または、容量素子１５を小さくできるため、回路の集積度を向上させることが出来る。また、上記記憶装置を用いることで、本発明の一態様にかかる半導体装置の信頼性を高めることができる。

なお、回路１３として、比較器の機能を有する場合、配線９０１を基準電位として利用してもよい。その場合の例を、図１６に示す。回路１３Ａの第１入力端子は、配線ＢＬｓが接続され、回路１３Ａの第２入力端子は、配線９０１が接続されている。配線９０１には、初期化用の電位が供給されており、配線ＢＬｓの電位が、配線９０１の電位よりも高いか低いかに応じて、回路１３Ａからスイッチ１６を介して、信号が出力される。回路１３Ａとしては、オペアンプ、差動増幅回路、チョッパ型コンパレータ、などを用いることが出来る。また、図１７には、図１４と同様に、一例として、１つのユニットに、２つのメモリセル１１が配置された場合の１列分の回路図を示す。図１７では、セルアレイ１０に、ユニット１０−１、ユニット１０−２、ユニット１０−３が設けられている場合の例を示す。配線９０１は、各ユニットにおいて、互いに接続されている。

〈セルアレイの構成例２〉
次いで、図１に示したセルアレイ１０の、より具体的な構成の一例を、図２に示す。

図２に示すセルアレイ１０は、スイッチ１２としてトランジスタ１２ｔを用い、スイッチ１６としてトランジスタ１６ｔを用いている点において、図１に示すセルアレイ１０と構成が異なる。そして、図２に示すセルアレイ１０では、ユニット１０−１乃至ユニット１０−ｔで示す各ユニット内において、全てのトランジスタ１２ｔのゲートが配線ＳＬａに接続されており、全てのトランジスタ１６ｔのゲートが配線ＳＬｂに接続されている場合を例示している。

具体的に、図２に示すセルアレイ１０は、配線ＳＬａ１乃至配線ＳＬａｙと、配線ＳＬｂ１乃至配線ＳＬｂｙとを有する。例えば、ユニット１０−ｉでは、トランジスタ１２ｔのゲートが配線ＳＬａｉに接続されており、トランジスタ１６ｔのゲートが配線ＳＬｂｉに接続されている。

また、図２に示すセルアレイ１０は、トランジスタ１３ｔを回路１３として用いている点において、図１に示すセルアレイ１０と構成が異なる。具体的に、トランジスタ１３ｔは、ゲートが配線ＢＬｓに接続されている。

そして、トランジスタ１２ｔは、ソース及びドレインの一方が配線ＢＬに接続されており、ソース及びドレインの他方が配線ＢＬｓに接続されている。また、トランジスタ１３ｔは、ソース及びドレインの一方が、配線ＨＬ１乃至配線ＨＬｙで示される配線ＨＬに接続されており、ソース及びドレインの他方が、トランジスタ１６ｔのソース及びドレインの一方に接続されている。トランジスタ１６ｔは、ソース及びドレインの他方が配線ＢＬに接続されている。なお、トランジスタ１３ｔとトランジスタ１６ｔとは、直列に接続されていればよいため、図１９のような構成にしてもよい。

なお、配線ＳＬａ、配線ＳＬｂ、配線ＨＬの数は、ユニット１０−１乃至ユニット１０−ｔの数によって決めることができる。

次いで、図２に示すセルアレイ１０の動作について、図３に示すタイミングチャートを用いて説明する。なお、図３では、ユニット１０−１内の１列１行目のメモリセル１１と、ｘ列１行目のメモリセル１１と、１列ｙ行目のメモリセル１１と、ｘ列ｙ行目のメモリセル１１とにおいて、データの書き込み、保持、読み出しを行う場合を例に挙げている。

セルアレイ１０へのデータの書き込みは、行ごとに行われる。図３では、１列１行目のメモリセル１１及びｘ列１行目のメモリセル１１へのデータの書き込みを先に行い、その後で、１列ｙ行目のメモリセル１１及びｘ列ｙ行目のメモリセル１１へのデータの書き込みを行う場合を例示している。

まず、期間Ｔ１において、配線ＳＬａ１に、ハイレベルの電位ＶＨが供給され、トランジスタ１２ｔがオンになる。そして、書き込みを行う１行目のメモリセル１１に接続された配線ＷＬ１には、ハイレベルの電位ＶＨが供給され、配線ＷＬ１以外の全ての配線ＷＬには、ローレベルの電位ＶＬが供給される。よって、配線ＷＬ１にゲートが接続されているトランジスタ１４のみが、選択的にオンになる。

そして、配線ＷＬ１にハイレベルの電位ＶＨが供給されている期間において、配線ＢＬ１、配線ＢＬｘに、データを含む信号の電位が供給される。配線ＢＬ１、配線ＢＬｘに供給される電位のレベルは、データの内容によって当然異なる。図３では、配線ＢＬ１にハイレベルの電位ＶＤＤが供給され、配線ＢＬｘに接地電位ＧＮＤが供給されている場合を例示する。配線ＢＬ１、配線ＢＬｘに供給される電位は、オンのトランジスタ１４を介して、容量素子１５が有する電極の一つに供給される。

なお、一般に、電位や電圧は、相対的なものである。よって、接地電位ＧＮＤの電位は、必ずしも０ボルトであるとは限定されない。

なお、電位ＶＨは電位ＶＤＤと同じか、それより高いものとする。具体的に、電位ＶＨと電位ＶＤＤの電位差は、トランジスタ１４の閾値電圧と同じか、それより大きいものとする。

容量素子１５の一方の電極をノードＮＤとすると、配線ＢＬ１、配線ＢＬｘに供給される電位に従って、ノードＮＤの電位は、１列１行目のメモリセル１１において電位ＶＤＤとなり、ｘ列１行目のメモリセル１１において接地電位ＧＮＤとなる。そして、ノードＮＤの電位に従って容量素子１５に供給される電荷量が制御されることで、１列１行目のメモリセル１１と、ｘ列１行目のメモリセル１１へのデータの書き込みが行われる。

次いで、配線ＷＬ１に電位ＶＬが供給される。よって、配線ＷＬ１にゲートが接続されているトランジスタ１４がオフになり、容量素子１５において電荷が保持される。

なお、トランジスタ１４の半導体膜に酸化物半導体を用いた場合、トランジスタ１４のオフ電流を極めて小さくすることができる。よって、容量素子１５に保持されている電荷のリークが妨げられ、トランジスタ１４にシリコンなどの半導体を用いた場合に比べ、長い期間に渡ってデータの保持を行うことができる。

次いで、書き込みを行うｙ行目のメモリセル１１に接続された、配線ＷＬｙの選択を行う。具体的に図３では、配線ＷＬｙにハイレベルの電位ＶＨが供給され、配線ＷＬｙ以外の全ての配線ＷＬには、電位ＶＬが供給される。よって、配線ＷＬｙにゲートが接続されているトランジスタ１４のみが、選択的にオンになる。

そして、配線ＷＬｙにハイレベルの電位ＶＨが供給されている期間において、配線ＢＬ１、配線ＢＬｘに、データを含む信号の電位が供給される。配線ＢＬ１、配線ＢＬｘに供給される電位のレベルは、データの内容によって当然異なる。図３では、配線ＢＬ１に接地電位ＧＮＤが供給され、配線ＢＬｘにハイレベルの電位ＶＤＤが供給されている場合を例示する。配線ＢＬ１、配線ＢＬｘに供給される電位は、オンのトランジスタ１４を介して、容量素子１５が有する電極の一つに供給される。配線ＢＬ１、配線ＢＬｘに供給される電位に従って、ノードＮＤの電位は、１列ｙ行目のメモリセル１１において接地電位ＧＮＤとなり、ｘ列ｙ行目のメモリセル１１において電位ＶＤＤとなる。そして、ノードＮＤの電位に従って容量素子１５に供給される電荷量が制御されることで、１列ｙ行目のメモリセル１１と、ｘ列ｙ行目のメモリセル１１へのデータの書き込みが行われる。

次いで、配線ＷＬｙに電位ＶＬが供給される。よって、配線ＷＬｙにゲートが接続されているトランジスタ１４がオフになり、容量素子１５において電荷が保持される。そして、配線ＳＬａ１に、電位ＶＬが供給されることで、トランジスタ１２ｔはオフとなる。

なお、メモリセル１１に誤ったデータが書き込まれるのを防ぐために、各配線ＷＬの選択が終了した後に、配線ＢＬへのデータを含む電位の供給を停止させることが望ましい。

また、データの保持が行われる期間において、全ての配線ＷＬには、トランジスタ１４がオフになるレベルの電位、具体的には電位ＶＬが供給される。よって、容量素子１５に供給された電荷が保持されている間において、データは保持される。

次いで、セルアレイ１０からのデータの読み出しを行う。セルアレイ１０からのデータの読み出しは、行ごとに行う。そして、各行のメモリセル１１からデータを読み出す前に、配線ＢＬｓ及び配線ＢＬの電位の初期化を行う。

まず、配線ＳＬａ１にハイレベルの電位ＶＨが供給され、トランジスタ１２ｔがオンになる。そして、読み出しが行われるメモリセル１１に接続された、配線ＢＬ１及び配線ＢＬｘに、中間レベルの電位ＶＲが供給される。具体的に図３では、少なくとも、１列目のメモリセル１１に接続された配線ＢＬ１と、ｘ列目のメモリセル１１に接続された配線ＢＬｘとに、中間レベルの電位ＶＲが供給される。なお、電位ＶＲは、電位ＶＤＤと同じか、もしくは電位ＶＤＤより低く接地電位ＧＮＤよりも高い電位であるものとする。そして、電位ＶＲが供給された後は、配線ＢＬ１と配線ＢＬｘを、共にフローティングの状態とする。また、配線ＳＬａ１にローレベルの電位ＶＬが供給され、トランジスタ１２ｔがオフになる。よって、配線ＢＬ１及び配線ＢＬｘと、配線ＢＬｓ１及び配線ＢＬｓｘとは、それぞれ電気的に分離される。

次いで、読み出しを行う１行目のメモリセル１１に接続された配線ＷＬ１に、ハイレベルの電位ＶＨが供給され、配線ＷＬ１以外の配線ＷＬには電位ＶＬが供給される。よって、配線ＷＬ１にゲートが接続されているトランジスタ１４のみが選択的にオンになる。

トランジスタ１４がオンになると、容量素子１５に保持されている電荷が、読み出しを行う配線ＢＬｓに放出されるか、或いは、読み出しを行う配線ＢＬｓから容量素子１５に、電荷が供給される。上記動作は、保持期間におけるノードＮＤの電位により決まる。

具体的に、図３に示すタイミングチャートの場合、データの書き込み時において、１列１行目のメモリセル１１におけるノードＮＤは電位ＶＤＤである。よって、読み出し時においてトランジスタ１４がオンになると、１列１行目のメモリセル１１における容量素子１５から配線ＢＬｓ１に電荷が放出されるため、配線ＢＬｓ１の電位は高まり、電位ＶＲ＋αとなる。また、データの書き込み時において、ｘ列１行目のメモリセル１１におけるノードＮＤは接地電位ＧＮＤである。よって、読み出し時においてトランジスタ１４がオンになると、ｘ列１行目のメモリセル１１における容量素子１５に配線ＢＬｓｘから電荷が供給されるため、配線ＢＬｓｘの電位は低くなり、電位ＶＲ−βとなる。

また、配線ＳＬｂ１にハイレベルの電位ＶＨが供給されることで、トランジスタ１６ｔがオンになる。トランジスタ１３ｔをｎチャネル型とし、配線ＨＬ１に電位ＶＤＤ、若しくは電位ＶＤＤより高い電位を与えると、トランジスタ１３ｔはソースフォロワとして機能する。よって、配線ＢＬｓ１に電位ＶＲ＋αが与えられると、配線ＢＬ１には、電位ＶＲ＋αよりトランジスタ１３ｔのゲート電圧Ｖｇｓだけ低い電位が与えられる。また、配線ＢＬｓｘに電位ＶＲ−βが与えられると、配線ＢＬｘには、電位ＶＲ−βよりもトランジスタ１３ｔのゲート電圧Ｖｇｓだけ低い電位が与えられる。

従って、配線ＢＬ１、配線ＢＬｘの電位は、１列１行目のメモリセル１１とｘ列１行目のメモリセル１１の容量素子１５に保持されている電荷量に応じた高さとなる。そして、上記電位から電荷量の違いを読み取ることにより、１列１行目のメモリセル１１と、ｘ列１行目のメモリセル１１から、データを読み出すことができる。読み出しが終了すると、配線ＳＬｂ１にはローレベルの電位ＶＬが供給され、トランジスタ１６ｔはオフとなる。

なお、トランジスタ１３ｔから配線ＢＬに信号が出力されたあと、トランジスタ１２ｔを用いて、配線ＢＬｓの電位が低くなるようにして、トランジスタ１３ｔのゲート電位を低くして、トランジスタ１３ｔがオフ状態となるようにしてもよい。そのように動作させる場合には、図１８に示すように、トランジスタ１６ｔを設けなくてもよい。

１列１行目のメモリセル１１と、ｘ列１行目のメモリセル１１からのデータの読み出しが終了したら、再び、配線ＳＬａ１にハイレベルの電位ＶＨが供給され、トランジスタ１２ｔがオンになる。そして、読み出しが行われるメモリセル１１に接続された、配線ＢＬ１及び配線ＢＬｘに、中間レベルの電位ＶＲが供給される。配線ＢＬ１及び配線ＢＬｘに中間レベルの電位ＶＲを与えた後、配線ＢＬ１及び配線ＢＬｘをフローティングの状態にする。また、配線ＳＬａ１にローレベルの電位ＶＬが供給され、トランジスタ１２ｔがオフになる。よって、配線ＢＬ１及び配線ＢＬｘと、配線ＢＬｓ１及び配線ＢＬｓｘとは、それぞれ電気的に分離される。

そして、読み出しを行うｙ行目のメモリセル１１に接続された配線ＷＬｙに、ハイレベルの電位ＶＨが供給され、配線ＷＬｙ以外の配線ＷＬには電位ＶＬが供給される。よって、配線ＷＬｙにゲートが接続されているトランジスタ１４のみが選択的にオンになる。

トランジスタ１４がオンになると、容量素子１５に保持されている電荷が、読み出しを行う配線ＢＬに放出されるか、或いは、読み出しを行う配線ＢＬから容量素子１５に、電荷が供給される。上記動作は、保持期間におけるノードＮＤの電位により決まる。

具体的に、図３に示すタイミングチャートの場合、データの書き込み時において、１列ｙ行目のメモリセル１１におけるノードＮＤは接地電位ＧＮＤである。よって、読み出し時においてトランジスタ１４がオンになると、１列ｙ行目のメモリセル１１における容量素子１５に配線ＢＬｓ１からの電荷が供給されるため、配線ＢＬｓ１の電位は低くなり、電位ＶＲ−βとなる。また、データの書き込み時において、ｘ列ｙ行目のメモリセル１１におけるノードＮＤは電位ＶＤＤである。よって、読み出し時においてトランジスタ１４がオンになると、ｘ列ｙ行目のメモリセル１１における容量素子１５から配線ＢＬｓｘに電荷が放出されるため、配線ＢＬｓｘの電位は高まり、電位ＶＲ＋αとなる。

また、配線ＳＬｂ１にハイレベルの電位ＶＨが供給されることで、トランジスタ１６ｔがオンになる。上述したように、トランジスタ１３ｔはソースフォロワとして機能する。よって、配線ＢＬｓ１に電位ＶＲ−βが与えられると、配線ＢＬ１には、電位ＶＲ−βよりもトランジスタ１３ｔのゲート電圧Ｖｇｓだけ低い電位が与えられる。また、配線ＢＬｓｘに電位ＶＲ＋αが与えられると、配線ＢＬｘには、電位ＶＲ＋αよりトランジスタ１３ｔのゲート電圧Ｖｇｓだけ低い電位が与えられる。

従って、配線ＢＬ１、配線ＢＬｘの電位は、１列ｙ行目のメモリセル１１とｘ列ｙ行目のメモリセル１１の容量素子１５に保持されている電荷量に応じた高さとなる。そして、上記電位から電荷量の違いを読み取ることにより、１列ｙ行目のメモリセル１１と、ｘ列ｙ行目のメモリセル１１から、データを読み出すことができる。読み出しが終了すると、配線ＳＬｂ１にはローレベルの電位ＶＬが供給され、トランジスタ１６ｔはオフとなる。

各配線ＢＬの先には、駆動回路が接続されている。

なお、シリコンよりもバンドギャップが広く真性キャリア密度がシリコンよりも低い、酸化物半導体などの半導体膜に、チャネル形成領域が形成されるトランジスタ（以下、ＯＳトランジスタと呼ぶ）は、通常のシリコンやゲルマニウムなどの半導体で形成されたてトランジスタに比べて、オフ電流を著しく小さくすることが可能である。本発明の一態様では、トランジスタ１４としてＯＳトランジスタを用いることで、容量素子１５からトランジスタ１４を介して電荷がリークするのを防ぐことができ、データがメモリセル１１において保持される期間を長く確保することができる。よって、メモリセル１１の面積を縮小化することにより、容量素子１５の有する容量値が小さくなっても、リフレッシュ動作の頻度を低く抑えることができる。

なお、トランジスタ１４として、酸化物半導体以外の、非晶質、微結晶、多結晶、又は単結晶の、シリコン、又はゲルマニウムなどの半導体が用いられていても良い。

〈記憶装置の構成例〉
次いで、本発明の一態様に係る記憶装置の構成例について説明する。

図４に、本発明の一態様に係る記憶装置の構成を、ブロック図で一例として示す。なお、図４に示すブロック図では、記憶装置内の回路を機能ごとに分類し、互いに独立したブロックとして示しているが、実際の回路は機能ごとに完全に切り分けることが難しく、一つの回路が複数の機能に係わることもあり得る。

図４に示す記憶装置２０は、メモリセル１１をそれぞれ複数有するユニット１０−１乃至ユニット１０−ｔと、ユニット１０−１乃至ユニット１０−ｔを有するセルアレイ１０と、駆動回路２１とを有する。そして、駆動回路２１は、入出力バッファ２２と、メインアンプ２３と、カラムデコーダ２４と、ローデコーダ２５と、スイッチ回路２６ａ及びスイッチ回路２６ｂと、プリチャージ回路２７と、センスアンプ２８と、書き込み回路２９とを有する。

入出力バッファ２２は、駆動回路２１またはセルアレイ１０の駆動に用いる各種信号、及び、セルアレイ１０に書き込まれるデータの、記憶装置２０への入力を制御する機能を有する。また、入出力バッファ２２は、セルアレイ１０から読み出されたデータの、記憶装置２０からの出力を制御する機能を有する。

ローデコーダ２５は、配線ＷＬに与える電位を制御することで、セルアレイ１０においてメモリセル１１を、指定されたアドレスに従って行ごとに選択する機能を有する。さらに、ローデコーダ２５は、配線ＳＬａ及び配線ＳＬｂに与える電位を制御する機能を有する。カラムデコーダ２４は、スイッチ回路２６ａ及びスイッチ回路２６ｂの動作を制御することで、データの書き込み時、または読み出し時の、列方向におけるメモリセル１１の選択を、指定されたアドレスに従って行う機能を有する。

センスアンプ２８は、メモリセル１１からデータを読み出すときに、配線ＢＬの電位の変化を増幅させる機能を有する。

スイッチ回路２６ａは、センスアンプ２８の出力とメインアンプ２３の接続を制御する機能を有する。また、スイッチ回路２６ｂは、書き込み回路２９と、配線ＢＬの接続を制御する機能を有する。書き込み回路２９は、指定されたアドレスのメモリセル１１に、スイッチ回路２６ｂを介してデータを書き込む機能を有する。

メインアンプ２３は、センスアンプ２８により増幅された配線ＢＬの電位を用いて、データを読み出す機能を有する。プリチャージ回路２７は、データの読み出し前に、配線ＢＬの電位をリセットする機能を有する。

なお、記憶装置２０は、指定されたメモリセル１１のアドレスを、一時的に記憶することができるアドレスバッファを、有していても良い。

なお、本発明の一態様に係る記憶装置２０では、一の基板において、セルアレイ１０と駆動回路２１とが積層することなく並べて設けられていても良いし、セルアレイ１０と駆動回路２１とが積層するように設けられていても良い。図７に、駆動回路２１上にセルアレイ１０が積層されている記憶装置２０の構造を、一例として、概念図で示す。

図７では、基板４０上に駆動回路２１が設けられており、駆動回路２１上にセルアレイ１０が設けられている。駆動回路２１とセルアレイ１０を積層させることで、駆動回路２１とセルアレイ１０の電気的な接続を行う各種配線の長さを抑えることができる。よって、配線抵抗を小さく抑えることができるので、記憶装置２０の消費電力の低減、高速駆動を実現することができる。また、駆動回路２１とセルアレイ１０を積層させることで、記憶装置２０の小型化と高集積化とを、共に実現することができる。

次いで、図５に、一列のメモリセル１１に対応した、センスアンプ２８、プリチャージ回路２７、スイッチ回路２６ａ及びスイッチ回路２６ｂ、及びメインアンプ２３の接続構成を例示する。なお、図５では、ユニット１０−１乃至ユニット１０−ｔに含まれる一列のメモリセル１１の一つを、図示している。

メモリセル１１はトランジスタ１４と容量素子１５とを有している。そして、メモリセル１１は、配線ＢＬｓ及びトランジスタ１２ｔを介して、配線ＢＬａに接続される。また、センスアンプ２８、プリチャージ回路２７、及びスイッチ回路２６ｂは、配線ＢＬａ及び配線ＢＬｂに接続されている。配線ＢＬａ及び配線ＢＬｂは、配線ＢＬ１乃至配線ＢＬｘのいずれか２つの配線ＢＬに、それぞれ相当するものとする。ただし、配線ＢＬａ及び配線ＢＬｂに接続された全てのメモリセル１１は、互いに異なる配線ＷＬに接続されているものとする。

センスアンプ２８として、差動型センスアンプを用いることが望ましいが、センスアンプ２８の構成は差動型センスアンプに限定されない。配線ＢＬａ及び配線ＢＬｂの電位差は、センスアンプ２８において増幅され、配線ＢＬＡａ及び配線ＢＬＡｂに供給される。スイッチ回路２６ａは、配線ＢＬＡａ及び配線ＢＬＡｂに接続されている。

また、プリチャージ回路２７は、ｎチャネル型のトランジスタ５５乃至トランジスタ５７を有している。トランジスタ５５乃至トランジスタ５７は、ｐチャネル型であっても良い。トランジスタ５５のソース及びドレインは、一方が配線ＢＬａに接続され、他方が端子Ｐｒｅに接続されている。トランジスタ５６のソース及びドレインは、一方が配線ＢＬｂに接続され、他方が端子Ｐｒｅに接続されている。トランジスタ５７のソース及びドレインは、一方が配線ＢＬａに接続され、他方が配線ＢＬｂに接続されている。そして、トランジスタ５５乃至トランジスタ５７は、それぞれのゲートが配線ＰＬに接続されている。

スイッチ回路２６ａは、ｎチャネル型のトランジスタ５８及びトランジスタ５９を有している。トランジスタ５８及びトランジスタ５９は、ｐチャネル型トランジスタであっても良い。トランジスタ５８のソース及びドレインは、一方が配線ＢＬＡａに接続され、他方が配線ＩＯａに接続されている。トランジスタ５９のソース及びドレインは、一方が配線ＢＬＡｂに接続され、他方が配線ＩＯｂに接続されている。そして、トランジスタ５８及びトランジスタ５９は、それぞれのゲートが端子ＣＳＬ１に接続されている。

スイッチ回路２６ｂは、ｎチャネル型のトランジスタ５１及びトランジスタ５２を有している。トランジスタ５１及びトランジスタ５２は、ｐチャネル型トランジスタであっても良い。トランジスタ５１のソース及びドレインは、一方が配線ＢＬａに接続され、他方が配線ＩＯａに接続されている。トランジスタ５２のソース及びドレインは、一方が配線ＢＬｂに接続され、他方が配線ＩＯｂに接続されている。そして、トランジスタ５１及びトランジスタ５２は、それぞれのゲートが端子ＣＳＬ２に接続されている。

端子ＣＳＬ１及び端子ＣＳＬ２の電位は、カラムデコーダ２４によって制御される。

配線ＩＯａ及び配線ＩＯｂは、メインアンプ２３に接続されている。また、書き込み回路２９は、データに従って、配線ＩＯａ及び配線ＩＯｂへの電位の供給を行う機能を有する。

また、配線ＢＬａ及び配線ＢＬｂの組み合わせは、アレイ方式によって適宜決めることができる。本発明の一態様では、折り返し方式、クロスポイント方式、開放方式などのアレイ方式を用いることができ、これらのアレイ方式に合わせて、配線ＢＬ１乃至配線ＢＬｘのうちいずれか２つの配線ＢＬを、配線ＢＬａ及び配線ＢＬｂとすれば良い。ただし、上述したように、配線ＢＬａ及び配線ＢＬｂに接続された全てのメモリセル１１は、互いに異なる配線ＷＬに接続されているものとする。

次いで、データの読み出し時における、図５に示したメモリセル１１、センスアンプ２８、プリチャージ回路２７、スイッチ回路２６ａ、スイッチ回路２６ｂ、及びメインアンプ２３の動作の一例について、図６に示したタイミングチャートを用いて説明する。

まず、期間Ｔ１では、プリチャージ回路２７が有するトランジスタ５５乃至トランジスタ５７をオンにして、なおかつ、トランジスタ１２ｔをオンにして、配線ＢＬａ及び配線ＢＬｓの電位と、配線ＢＬｂの電位とをリセットする。具体的に、本実施の形態では、配線ＰＬにハイレベルの電位ＶＨ＿ＰＬを与え、プリチャージ回路２７においてトランジスタ５５乃至トランジスタ５７をオンにする。また、配線ＳＬａにハイレベルの電位ＶＨ＿ＳＬａを与え、トランジスタ１２ｔをオンにする。上記構成により、配線ＢＬａ及び配線ＢＬｂに、端子Ｐｒｅの電位Ｖｐｒｅが与えられる。

なお、期間Ｔ１では、端子ＣＳＬ１及び端子ＣＳＬ２にはローレベルの電位ＶＬ＿ＣＳＬが与えられており、スイッチ回路２６ａにおいてトランジスタ５８及びトランジスタ５９はオフの状態にあり、スイッチ回路２６ｂにおいてトランジスタ５１及びトランジスタ５２はオフの状態にある。また、配線ＷＬにはローレベルの電位ＶＬ＿ＷＬが与えられており、メモリセル１１においてトランジスタ１４はオフの状態にある。

期間Ｔ１が終了したら、配線ＳＬａにローレベルの電位ＶＬ＿ＳＬａを与えることで、トランジスタ１２ｔをオフにして、配線ＢＬａと配線ＢＬｓとを電気的に分離する。

次いで、配線ＰＬにローレベルの電位ＶＬ＿ＰＬを与え、プリチャージ回路２７においてトランジスタ５５乃至トランジスタ５７をオフにする。そして、期間Ｔ２では、配線ＷＬを選択する。また、期間Ｔ２では、トランジスタ１６ｔをオンにする。具体的に、本実施の形態では、配線ＷＬにハイレベルの電位ＶＨ＿ＷＬを与えることで、配線ＷＬを選択し、メモリセル１１においてトランジスタ１４をオンにする。また、配線ＳＬｂにハイレベルの電位ＶＨ＿ＳＬｂを与え、トランジスタ１６ｔをオンにする。上記構成により、配線ＢＬｓと容量素子１５とがトランジスタ１４を介して接続される。そして、配線ＢＬｓと容量素子１５とが電気的に接続されると、容量素子１５に保持されている電荷量に従って、配線ＢＬｓの電位が変動する。そして、配線ＢＬｓの電位は、回路１３及びトランジスタ１６ｔを介して、配線ＢＬａに供給される。

図６に示すタイミングチャートでは、容量素子１５に蓄積されているプラスの電荷量が多い場合を例示している。具体的に、容量素子１５に蓄積されているプラスの電荷量が多い場合、配線ＢＬａは電位ＶｐｒｅからΔＶ１だけ電位が上昇する。逆に、容量素子１５に蓄積されているプラスの電荷量が少ない場合は、図６には図示しないが、配線ＢＬａはΔＶ２だけ電位が下降する。

なお、期間Ｔ２では、端子ＣＳＬ１及び端子ＣＳＬ２にはローレベルの電位ＶＬ＿ＣＳＬが与えられたままであり、スイッチ回路２６ａにおいてトランジスタ５８及びトランジスタ５９はオフの状態を維持し、スイッチ回路２６ｂにおいてトランジスタ５１及びトランジスタ５２はオフの状態を維持する。

次いで、期間Ｔ３では、センスアンプ２８をオンにする。センスアンプ２８は、配線ＢＬａ及び配線ＢＬｂの電位差（図６の場合はΔＶ１）を増幅させる機能を有する。よって、図６に示すタイミングチャートの場合、センスアンプ２８がオンになることで、配線ＢＬＡａの電位は上昇し、センスアンプ２８に電源として与えられたハイレベルの電位ＶＨ＿ＳＰに近づく。また、配線ＢＬＡｂの電位は下降し、センスアンプ２８に電源として与えられたローレベルの電位ＶＬ＿ＳＮに近づく。

なお、期間Ｔ３の開始当初、配線ＢＬａの電位が電位Ｖｐｒｅ−ΔＶ２である場合は、センスアンプ２８がオンになることで、配線ＢＬＡａの電位は、電位Ｖｐｒｅ−ΔＶ２から、電位ＶＬ＿ＳＮに近づいていく。また、配線ＢＬＡｂの電位は、電位Ｖｐｒｅから、電位ＶＨ＿ＳＰに近づいていく。

なお、期間Ｔ３では、配線ＰＬにはローレベルの電位ＶＬ＿ＰＬが与えられたままであり、プリチャージ回路２７においてトランジスタ５５乃至トランジスタ５７はオフの状態を維持する。また、端子ＣＳＬ１及び端子ＣＳＬ２にはローレベルの電位ＶＬ＿ＣＳＬが与えられたままであり、スイッチ回路２６ａにおいてトランジスタ５８及びトランジスタ５９はオフの状態を維持し、スイッチ回路２６ｂにおいてトランジスタ５１及びトランジスタ５２はオフの状態を維持する。配線ＷＬにはハイレベルの電位ＶＨ＿ＷＬが与えられたままであり、メモリセル１１においてトランジスタ１４はオンの状態を維持する。

次いで、期間Ｔ４では、端子ＣＳＬ１に与える電位を制御することで、スイッチ回路２６ａ及びスイッチ回路２６ｂをオンにする。具体的に、本実施の形態では、端子ＣＳＬ１にハイレベルの電位ＶＨ＿ＣＳＬを与えることで、スイッチ回路２６ａにおいてトランジスタ５８及びトランジスタ５９をオンにし、スイッチ回路２６ｂにおいてトランジスタ５１及びトランジスタ５２をオンにする。また、端子ＣＳＬ２にはローレベルの電位ＶＬ＿ＣＳＬが与えられたままであり、スイッチ回路２６ｂにおいてトランジスタ５１及びトランジスタ５２はオフの状態を維持する。

トランジスタ５８及びトランジスタ５９がオンになることで、配線ＢＬＡａの電位と、配線ＢＬＡｂの電位とが、配線ＩＯａ及び配線ＩＯｂを介してメインアンプ２３に与えられる。メインアンプ２３では、配線ＩＯｂの電位に対して配線ＩＯａの電位が高いか低いかにより、出力される電位Ｖｏｕｔのレベルが異なる。よって、電位Ｖｏｕｔを有する信号には、間接的にデータが含まれることになる。

なお、期間Ｔ４では、配線ＰＬにはローレベルの電位ＶＬ＿ＰＬが与えられたままであり、プリチャージ回路２７においてトランジスタ５５乃至トランジスタ５７はオフの状態を維持する。また、配線ＷＬにはハイレベルの電位ＶＨ＿ＷＬが与えられたままであり、メモリセル１１においてトランジスタ１４はオンの状態を維持する。また、センスアンプ２８はオンの状態を維持する。

期間Ｔ４が終了すると、端子ＣＳＬ１に与える電位を制御することで、スイッチ回路２６ａをオフにする。具体的に、本実施の形態では、端子ＣＳＬ１にローレベルの電位ＶＬ＿ＣＳＬを与え、スイッチ回路２６ａにおいてトランジスタ５８及びトランジスタ５９をオフにする。また、端子ＣＳＬ２にはローレベルの電位ＶＬ＿ＣＳＬが与えられたままであり、スイッチ回路２６ｂにおいてトランジスタ５１及びトランジスタ５２はオフの状態を維持する。また、配線ＷＬの選択を終了する。具体的に本実施の形態では、配線ＷＬにローレベルの電位ＶＬ＿ＷＬを与えることで、配線ＷＬを非選択の状態にし、メモリセル１１においてトランジスタ１４をオフにする。

上述した期間Ｔ１乃至期間Ｔ４における動作により、メモリセル１１からのデータの読み出しが行われる。

また、書き込み回路２９から新たなデータをメモリセル１１に書き込む場合、書き込み回路２９によって、配線ＩＯａ及び配線ＩＯｂの電位を、データに従った高さに制御し、スイッチ回路２６ｂにおいてトランジスタ５１及びトランジスタ５２をオンにする。上記構成により、配線ＢＬａに配線ＩＯａの電位が与えられ、配線ＢＬｂに配線ＩＯｂの電位が与えられる。次いで、配線ＷＬを選択し、トランジスタ１４をオンにし、配線ＳＬａにハイレベルの電位ＶＨ＿ＳＬａを供給してトランジスタ１２ｔをオンにすることで、配線ＢＬａと容量素子１５を接続する。そして、配線ＢＬａの電位に従い容量素子１５に電荷が蓄積されることで、メモリセル１１にデータが書き込まれる。

メモリセル１１から読み出されたデータを、再度メモリセル１１に書き込む場合も、新たなデータをメモリセル１１に書き込む場合と、同様の動作を行えばよい。

また、駆動回路２１が有するトランジスタは、酸化物半導体が用いられていても良いし、或いは、酸化物半導体以外の、非晶質、微結晶、多結晶、又は単結晶の、シリコン、又はゲルマニウムなどの半導体が用いられていても良い。記憶装置２０内の全てのトランジスタに酸化物半導体膜を用いることで、プロセスを簡略化することができる。また、駆動回路２１が有するトランジスタに、例えば、多結晶又は単結晶のシリコンなどのように、酸化物半導体よりも高い移動度が得られる半導体材料を用いることで、記憶装置２０を高速で動作させることができる。

〈セルアレイの構成例３〉
本発明の一態様にかかる記憶装置が有するセルアレイの、図１とは異なる構成の一例を、図８に示す。

図８に示すセルアレイ１０は、メモリセル１１と、配線ＢＬｓ及び配線ＷＬとの接続構造が、図１に示すセルアレイ１０と異なる。具体的に、図８に示すセルアレイ１０では、メモリセル１１の容量素子１５が有する一方の電極が、トランジスタ１４を介して配線ＢＬｓに接続されており、容量素子１５が有する他方の電極が、当該トランジスタ１４のゲートに接続された配線ＷＬに、隣接する別の配線ＷＬに接続されている。

例えば、ｍ行（ｍはｙ以下の自然数）ｎ列目（ｎは奇数であり、ｎ＋１はｙ以下の自然数）のメモリセル１１では、トランジスタ１４は、ゲートが配線ＷＬ２ｍ−１に接続されており、ソース及びドレインの一方が配線ＢＬｓ（ｎ＋１）／２に接続されており、ソース及びドレインの他方が容量素子１５の一方の電極に接続されている。そして、容量素子１５の他方の電極は、配線ＷＬ２ｍに接続されている。ｍ行ｎ＋１列目のメモリセル１１では、トランジスタ１４は、ゲートが配線ＷＬ２ｍに接続されており、ソース及びドレインの一方が配線ＢＬｓ（ｎ＋１）／２に接続されており、ソース及びドレインの他方が容量素子１５の一方の電極に接続されている。そして、容量素子１５の他方の電極は、配線ＷＬ２ｍ−１に接続されている。

図８に示すセルアレイ１０は、上記構成により、図１に示すセルアレイ１０よりも、配線ＢＬｓの数を少なくすることができる。

〈記憶装置の断面構造の例〉
図９に、記憶装置の断面構造の一例を示す。図９では、図５に示したトランジスタ１４、容量素子１５、トランジスタ８０及びトランジスタ８１の断面構造を、一例として示す。

なお、図９では、酸化物半導体膜にチャネル形成領域を有するトランジスタ１４と、容量素子１５とが、単結晶のシリコン基板にチャネル形成領域を有する、ｐチャネル型のトランジスタ８０、及びｎチャネル型のトランジスタ８１上に形成されている場合を例示している。

トランジスタ８０及びトランジスタ８１は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲルマニウムなどの半導体膜または半導体基板に、チャネル形成領域を有していても良い。或いは、トランジスタ８０及びトランジスタ８１は、酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有していても良い。全てのトランジスタが酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有している場合、トランジスタ１４はトランジスタ８０及びトランジスタ８１上に積層されていなくとも良く、全てのトランジスタは、同一の層に形成されていても良い。

シリコンの薄膜を用いてトランジスタ８０及びトランジスタ８１を形成する場合、当該薄膜には、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。

トランジスタ８０及びトランジスタ８１が形成される半導体基板４００は、例えば、シリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板等を用いることができる。図９では、単結晶シリコン基板を半導体基板４００として用いる場合を例示している。

また、トランジスタ８０及びトランジスタ８１は、素子分離法により電気的に分離されている。素子分離法として、選択酸化法（ＬＯＣＯＳ法：Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ法）、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）等を用いることができる。図９では、トレンチ分離法を用いてトランジスタ８０及びトランジスタ８１を電気的に分離する場合を例示している。具体的に、図９では、半導体基板４００にエッチング等によりトレンチを形成した後、酸化珪素などを含む絶縁物を当該トレンチに埋め込むことで形成される素子分離領域４０１により、トランジスタ８０及びトランジスタ８１を素子分離させる場合を例示している。

トランジスタ８０及びトランジスタ８１上には、絶縁膜４１１が設けられている。絶縁膜４１１には開口部が形成されている。そして、絶縁膜４１１上には、上記開口部において、トランジスタ８０及びトランジスタ８１のソースまたはドレインにそれぞれ接続されている複数の導電膜が設けられている。また、絶縁膜４１１上には、導電膜４１２が設けられている。

絶縁膜４１１、導電膜４１２上には、絶縁膜４１４が設けられている。そして、絶縁膜４１４上には、酸素、水素、水の拡散を防ぐブロッキング効果を有する絶縁膜４１５が設けられている。絶縁膜４１５は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を示す絶縁膜４１５として、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いることができる。水素、水の拡散を防ぐブロッキング効果を示す絶縁膜４１５として、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。

絶縁膜４１５上には絶縁膜４１６が設けられており、絶縁膜４１６上には、トランジスタ１４と、導電膜４３０が設けられている。そして、絶縁膜４１４乃至絶縁膜４１６には開口部が設けられており、導電膜４３０は、上記開口部において導電膜４１２に接続されている。

トランジスタ１４は、絶縁膜４１６上の酸化物半導体膜４２０と、酸化物半導体膜４２０に接続され、ソースまたはドレインとしての機能を有する導電膜４２１及び導電膜４２２と、酸化物半導体膜４２０、導電膜４２１及び導電膜４２２上の絶縁膜４２３と、絶縁膜４２３を間に挟んで酸化物半導体膜４２０と重なる導電膜４２４と、を有する。

また、導電膜４２２上には絶縁膜４２７が設けられており、絶縁膜４２７上には、導電膜４２２と重なる導電膜４２５が設けられている。導電膜４２２と、絶縁膜４２７と、導電膜４２５とが重なり合う部分が、容量素子１５として機能する。

トランジスタ１４、容量素子１５、及び導電膜４３０上には、絶縁膜４２６が設けられている。

〈記憶装置のトランジスタについて〉
本発明の一態様に係る記憶装置では、図１に示すトランジスタ１４のオフ電流が小さいと、データの保持期間を長くすることができる。そのため、トランジスタ１４として、酸化物半導体膜にチャネル形成領域を有するトランジスタを用いることが望ましい。

図１０に、酸化物半導体膜にチャネル形成領域を有するトランジスタ１４の構成を、一例として示す。図１０（Ａ）には、トランジスタ１４の上面図を示す。なお、図１０（Ａ）では、トランジスタ１４のレイアウトを明確にするために、各種の絶縁膜を省略している。また、図１０（Ａ）に示した上面図の、破線Ａ１−Ａ２における断面図を図１０（Ｂ）に示し、破線Ａ３−Ａ４における断面図を図１０（Ｃ）に示す。

図１０に示すように、トランジスタ１４は、絶縁膜３１上において順に積層された酸化物半導体膜３２ａ及び酸化物半導体膜３２ｂと、酸化物半導体膜３２ｂに電気的に接続され、ソース電極またはドレイン電極としての機能を有する導電膜３３及び導電膜３４と、酸化物半導体膜３２ｂ、導電膜３３及び導電膜３４上の酸化物半導体膜３２ｃと、絶縁膜３５としての機能を有し、なおかつ酸化物半導体膜３２ｃ上に位置する絶縁膜３５と、ゲート電極としての機能を有し、なおかつ絶縁膜３５上において酸化物半導体膜３２ａ乃至酸化物半導体膜３２ｃと重なる導電膜３６とを有する。

また、トランジスタ１４の、具体的な構成の別の一例を、図１１に示す。図１１（Ａ）には、トランジスタ１４の上面図を示す。なお、図１１（Ａ）では、トランジスタ１４のレイアウトを明確にするために、各種の絶縁膜を省略している。また、図１１（Ａ）に示した上面図の、破線Ａ１−Ａ２における断面図を図１１（Ｂ）に示し、破線Ａ３−Ａ４における断面図を図１１（Ｃ）に示す。

図１１に示すように、トランジスタ１４は、絶縁膜３１上において順に積層された酸化物半導体膜３２ａ乃至酸化物半導体膜３２ｃと、酸化物半導体膜３２ｃに電気的に接続され、ソース電極またはドレイン電極としての機能を有する導電膜３３及び導電膜３４と、絶縁膜３５としての機能を有し、なおかつ酸化物半導体膜３２ｃ、導電膜３３及び導電膜３４上に位置する絶縁膜３５と、ゲート電極としての機能を有し、なおかつ絶縁膜３５上において酸化物半導体膜３２ａ乃至酸化物半導体膜３２ｃと重なる導電膜３６とを有する。

なお、図１０及び図１１では、積層された酸化物半導体膜３２ａ乃至酸化物半導体膜３２ｃを用いるトランジスタ１４の構成を例示している。トランジスタ１４が有する酸化物半導体膜は、積層された複数の酸化物半導体膜で構成されているとは限らず、単膜の酸化物半導体膜で構成されていても良い。

酸化物半導体膜３２ａ乃至酸化物半導体膜３２ｃが順に積層されている半導体膜をトランジスタ１４が有する場合、酸化物半導体膜３２ａ及び酸化物半導体膜３２ｃは、酸化物半導体膜３２ｂを構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下端のエネルギーが酸化物半導体膜３２ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下、真空準位に近い酸化物膜である。さらに、酸化物半導体膜３２ｂは、少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。

上記構成の半導体膜をトランジスタ１４が有する場合、ゲート電極に電圧を印加することで、半導体膜に電界が加わると、半導体膜のうち、伝導帯下端のエネルギーが小さい酸化物半導体膜３２ｂにチャネル領域が形成される。即ち、酸化物半導体膜３２ｂと絶縁膜３５との間に酸化物半導体膜３２ｃが設けられていることによって、絶縁膜３５と離隔している酸化物半導体膜３２ｂに、チャネル領域を形成することができる。

また、酸化物半導体膜３２ｃは、酸化物半導体膜３２ｂを構成する金属元素の少なくとも１つをその構成要素に含むため、酸化物半導体膜３２ｂと酸化物半導体膜３２ｃの界面では、界面散乱が起こりにくい。従って、当該界面においてキャリアの動きが阻害されにくいため、トランジスタ１４の電界効果移動度が高くなる。

また、酸化物半導体膜３２ｂと酸化物半導体膜３２ａの界面に界面準位が形成されると、界面近傍の領域にもチャネル領域が形成されるために、トランジスタ１４の閾値電圧が変動してしまう。しかし、酸化物半導体膜３２ａは、酸化物半導体膜３２ｂを構成する金属元素の少なくとも１つをその構成要素に含むため、酸化物半導体膜３２ｂと酸化物半導体膜３２ａの界面には、界面準位が形成されにくい。よって、上記構成により、トランジスタ１４の閾値電圧等の電気的特性のばらつきを、低減することができる。

また、酸化物半導体膜間に不純物が存在することによって、各膜の界面にキャリアの流れを阻害する界面準位が形成されることがないよう、複数の酸化物半導体膜を積層させることが望ましい。積層された酸化物半導体膜の膜間に不純物が存在していると、酸化物半導体膜間における伝導帯下端のエネルギーの連続性が失われ、界面近傍において、キャリアがトラップされるか、あるいは再結合により消滅してしまうからである。膜間における不純物を低減させることで、主成分である一の金属を少なくとも共に有する複数の酸化物半導体膜を、単に積層させるよりも、連続接合（ここでは特に伝導帯下端のエネルギーが各膜の間で連続的に変化するＵ字型の井戸構造を有している状態）が形成されやすくなる。

連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（スパッタリング装置）を用いて各膜を大気に触れさせることなく連続して積層することが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（１×１０^−４Ｐａ〜５×１０^−７Ｐａ程度まで）することが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体が逆流しないようにしておくことが好ましい。

高純度の真性な酸化物半導体を得るためには、各チャンバー内を高真空排気するのみならず、スパッタリングに用いるガスの高純度化も重要である。上記ガスとして用いる酸素ガスやアルゴンガスの露点を、−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下とし、使用するガスの高純度化を図ることで、酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる。具体的に、酸化物半導体膜３２ｂがＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、酸化物半導体膜３２ｂを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ_１：ｙ_１：ｚ_１とすると_、ｘ_１／ｙ_１は、１／３以上６以下、さらには１以上６以下であって、ｚ_１／ｙ_１は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ_１／ｙ_１を１以上６以下とすることで、酸化物半導体膜３２ｂとしてＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝３：１：２等がある。

具体的に、酸化物半導体膜３２ａ、酸化物半導体膜３２ｃがＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、酸化物半導体膜３２ａ、酸化物半導体膜３２ｃを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ_２：ｙ_２：ｚ_２とすると_、ｘ_２／ｙ_２＜ｘ_１／ｙ_１であって、ｚ_２／ｙ_２は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ_２／ｙ_２を１以上６以下とすることで、酸化物半導体膜３２ａ、酸化物半導体膜３２ｃとしてＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、Ｉｎ：Ｍ：Ｚｎ＝１：３：８等がある。

なお、酸化物半導体膜３２ａ及び酸化物半導体膜３２ｃの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体膜３２ｂの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下であり、さらに好ましくは３ｎｍ以上５０ｎｍ以下である。

３層構造の半導体膜において、酸化物半導体膜３２ａ乃至酸化物半導体膜３２ｃは、非晶質または結晶質の両方の形態を取りうる。ただし、チャネル領域が形成される酸化物半導体膜３２ｂが結晶質であることにより、トランジスタ１４に安定した電気的特性を付与することができるため、酸化物半導体膜３２ｂは結晶質であることが好ましい。

なお、チャネル形成領域とは、トランジスタ１４の半導体膜のうち、ゲート電極と重なり、かつソース電極とドレイン電極に挟まれる領域を意味する。また、チャネル領域とは、チャネル形成領域において、電流が主として流れる領域をいう。

例えば、酸化物半導体膜３２ａ及び酸化物半導体膜３２ｃとして、スパッタリング法により形成したＩｎ−Ｇａ−Ｚｎ酸化物膜を用いる場合、酸化物半導体膜３２ａ及び酸化物半導体膜３２ｃの成膜には、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］）であるターゲットを用いることができる。成膜条件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力０．４Ｐａとし、基板温度を２００℃とし、ＤＣ電力０．５ｋＷとすればよい。

また、酸化物半導体膜３２ｂをＣＡＡＣ−ＯＳ膜とする場合、酸化物半導体膜３２ｂの成膜には、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）であり、多結晶のＩｎ−Ｇａ−Ｚｎ酸化物を含むターゲットを用いることが好ましい。成膜条件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力を０．４Ｐａとし、基板の温度３００℃とし、ＤＣ電力０．５ｋＷとすることができる。

なお、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）は、キャリア発生源が少ないため、ｉ型（真性半導体）又はｉ型に限りなく近くすることができる。そのため、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタは、オフ電流が著しく小さく、信頼性が高い。そして、当該酸化物半導体膜にチャネル形成領域が形成されるトランジスタは、閾値電圧がプラスとなる電気的特性（ノーマリーオフ特性ともいう。）になりやすい。

具体的に、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタのオフ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０^６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０^−１３Ａ以下という特性を得ることができる。この場合、トランジスタのチャネル幅で規格化したオフ電流は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに小さいオフ電流が得られることが分かった。従って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。

なお、半導体膜として酸化物半導体膜を用いる場合、酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を含むことが好ましい。

酸化物半導体の中でもＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物などは、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式法により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れるといった利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、上記Ｉｎ−Ｇａ−Ｚｎ酸化物は、ガラス基板上に、電気的特性の優れたトランジスタを作製することが可能である。また、基板の大型化にも対応が可能である。

また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。

例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いることができる。

なお、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高い。

例えば、Ｉｎ−Ｓｎ−Ｚｎ酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。

また、トランジスタ１４において、ソース電極及びドレイン電極に用いられる導電性材料によっては、ソース電極及びドレイン電極中の金属が、酸化物半導体膜から酸素を引き抜くことがある。この場合、酸化物半導体膜のうち、ソース電極及びドレイン電極に接する領域が、酸素欠損の形成によりｎ型化される。ｎ型化された領域は、ソース領域またはドレイン領域として機能するため、酸化物半導体膜とソース電極及びドレイン電極との間におけるコンタクト抵抗を下げることができる。よって、ｎ型化された領域が形成されることで、トランジスタ１４の移動度及びオン電流を高めることができ、それにより、トランジスタ１４を用いた記憶装置の高速動作を実現することができる。

なお、ソース電極及びドレイン電極中の金属による酸素の引き抜きは、ソース電極及びドレイン電極をスパッタリング法などにより形成する際に起こりうるし、ソース電極及びドレイン電極を形成した後に行われる加熱処理によっても起こりうる。また、ｎ型化される領域は、酸素と結合し易い導電性材料をソース電極及びドレイン電極に用いることで、より形成されやすくなる。上記導電性材料としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどが挙げられる。

複数の積層された酸化物半導体膜を有する半導体膜をトランジスタ１４に用いる場合、ｎ型化される領域は、チャネル領域となる酸化物半導体膜３２ｂにまで達していることが、トランジスタ１４の移動度及びオン電流を高め、記憶装置の高速動作を実現する上で好ましい。

絶縁膜３１は、化学量論的組成以上の酸素が含まれており、加熱により上記酸素の一部を酸化物半導体膜３２ａ乃至酸化物半導体膜３２ｃに供給する機能を有する絶縁膜であることが望ましい。また、絶縁膜３１は、欠陥が少ないことが好ましく、代表的には、ＥＳＲ測定により得られる、シリコンのダングリングボンドに由来するｇ＝２．００１を持つスピンの密度が１×１０^１８ｓｐｉｎｓ／ｃｍ^３以下であることが好ましい。

絶縁膜３１は、加熱により上記酸素の一部を酸化物半導体膜３２ａ乃至酸化物半導体膜３２ｃに供給する機能を有するため、酸化物であることが望ましく、例えば、酸化アルミニウム、酸化マグネシウム、酸化珪素、酸化窒化珪素、窒化酸化珪素、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどを用いることができる。絶縁膜３１は、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはスパッタリング法等により、形成することができる。

なお、本明細書中において、酸化窒化物は、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物は、その組成として、酸素よりも窒素の含有量が多い材料を指す。

なお、図１０及び図１１に示すトランジスタ１４は、チャネル領域が形成される酸化物半導体膜３２ｂの端部のうち、導電膜３３及び導電膜３４とは重ならない端部、言い換えると、導電膜３３及び導電膜３４が位置する領域とは異なる領域に位置する端部と、導電膜３６とが、重なる構成を有する。酸化物半導体膜３２ｂの端部は、当該端部を形成するためのエッチングでプラズマに曝されるときに、エッチングガスから生じた塩素ラジカル、フッ素ラジカル等が、酸化物半導体を構成する金属元素と結合しやすい。よって、酸化物半導体膜の端部では、当該金属元素と結合していた酸素が脱離しやすい状態にあるため、酸素欠損が形成され、ｎ型化しやすいやすいと考えられる。しかし、図１０及び図１１に示すトランジスタ１４では、導電膜３３及び導電膜３４とは重ならない酸化物半導体膜３２ｂの端部と、導電膜３６とが重なるため、導電膜３６の電位を制御することにより、当該端部にかかる電界を制御することができる。よって、酸化物半導体膜３２ｂの端部を介して導電膜３３と導電膜３４の間に流れる電流を、導電膜３６に与える電位によって制御することができる。このようなトランジスタ１４の構造を、Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ（Ｓ−Ｃｈａｎｎｅｌ）構造とよぶ。

具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、トランジスタ１４がオフとなるような電位を導電膜３６に与えたときは、当該端部を介して導電膜３３と導電膜３４の間に流れるオフ電流を小さく抑えることができる。そのため、トランジスタ１４では、大きなオン電流を得るためにチャネル長を短くし、その結果、酸化物半導体膜３２ｂの端部における導電膜３３と導電膜３４の間の長さが短くなっても、トランジスタ１４のオフ電流を小さく抑えることができる。よって、トランジスタ１４は、チャネル長を短くすることで、オンのときには大きいオン電流を得ることができ、オフのときにはオフ電流を小さく抑えることができる。

また、具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、トランジスタ１４がオンとなるような電位を導電膜３６に与えたときは、当該端部を介して導電膜３３と導電膜３４の間に流れる電流を大きくすることができる。当該電流は、トランジスタ１４の電界効果移動度とオン電流の増大に寄与する。そして、酸化物半導体膜３２ｂの端部と、導電膜３６とが重なることで、酸化物半導体膜３２ｂにおいてキャリアの流れる領域が、絶縁膜３５に近い酸化物半導体膜３２ｂの界面近傍のみでなく、酸化物半導体膜３２ｂの広い範囲においてキャリアが流れるため、トランジスタ１４におけるキャリアの移動量が増加する。この結果、トランジスタ１４のオン電流が大きくなる共に、電界効果移動度が高くなり、代表的には電界効果移動度が１０ｃｍ^２／Ｖ・ｓ以上、さらには２０ｃｍ^２／Ｖ・ｓ以上となる。なお、ここでの電界効果移動度は、酸化物半導体膜の物性値としての移動度の近似値ではなく、トランジスタの飽和領域における電流駆動力の指標であり、見かけ上の電界効果移動度である。

以下では、酸化物半導体膜の構造について説明する。

酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜などをいう。

非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。

微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。

ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。

一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。

断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。

一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ_４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。

以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。

なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。

また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気的特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。

また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。

成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、処理室内に存在する不純物濃度（水素、水、二酸化炭素、及び窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。

また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。

また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。

ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲットについて以下に示す。

ＩｎＯ_Ｘ粉末、ＧａＯ_Ｙ粉末及びＺｎＯ_Ｚ粉末を所定のｍｏｌ数比で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ酸化物ターゲットとする。なお、Ｘ、Ｙ及びＺは任意の正数である。ここで、所定のｍｏｌ数比は、例えば、ＩｎＯ_Ｘ粉末、ＧａＯ_Ｙ粉末及びＺｎＯ_Ｚ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２である。なお、粉末の種類、及びその混合するｍｏｌ数比は、作製するターゲットによって適宜変更すればよい。

なお、アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちＮａは、酸化物半導体膜に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してＮａ^＋となる。また、Ｎａは、酸化物半導体膜内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの電気的特性の劣化が起こり、加えて、特性のばらつきも生じる。具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１０^１６／ｃｍ^３以下、好ましくは１×１０^１６／ｃｍ^３以下、更に好ましくは１×１０^１５／ｃｍ^３以下とするとよい。同様に、Ｌｉ濃度の測定値は、５×１０^１５／ｃｍ^３以下、好ましくは１×１０^１５／ｃｍ^３以下とするとよい。同様に、Ｋ濃度の測定値は、５×１０^１５／ｃｍ^３以下、好ましくは１×１０^１５／ｃｍ^３以下とするとよい。

また、インジウムを含む金属酸化物が用いられている場合に、酸素との結合エネルギーがインジウムよりも大きいシリコンや炭素が、インジウムと酸素の結合を切断し、酸素欠損を形成することがある。そのため、シリコンや炭素が酸化物半導体膜に混入していると、アルカリ金属やアルカリ土類金属の場合と同様に、トランジスタの電気的特性の劣化が起こりやすい。よって、酸化物半導体膜中におけるシリコンや炭素の濃度は低いことが望ましい。具体的に、二次イオン質量分析法によるＣ濃度の測定値、またはＳｉ濃度の測定値は、１×１０^１８／ｃｍ^３以下とするとよい。上記構成により、トランジスタの電気的特性の劣化を防ぐことができ、記憶装置の信頼性を高めることができる。

〈チップの構成〉
図１２（Ａ）に、リードフレーム型のインターポーザを用いたパッケージの断面構造を表す斜視図を示す。

図１２（Ａ）に示すパッケージは、本発明の一態様にかかる半導体装置に相当するチップ３５１が、ワイヤボンディング法により、インターポーザ３５０上の端子３５２と接続されている。端子３５２は、インターポーザ３５０のチップ３５１がマウントされている面上に配置されている。そしてチップ３５１はモールド樹脂３５３によって封止されていても良いが、各端子３５２の一部が露出した状態で封止されるようにする。

パッケージが回路基板に実装されている電子機器のモジュールの構成を、図１２（Ｂ）に示す。

図１２（Ｂ）に示す携帯電話のモジュールは、プリント配線基板８０１に、パッケージ８０２と、バッテリー８０４とが実装されている。また、表示素子が設けられたパネル８００に、プリント配線基板８０１がＦＰＣ８０３によって実装されている。

〈電子機器の例〉
本発明の一態様に係る記憶装置または半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る記憶装置または半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１２に示す。

図１３（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、表示部５００４、マイクロホン５００５、スピーカー５００６、操作キー５００７、スタイラス５００８等を有する。なお、図１３（Ａ）に示した携帯型ゲーム機は、２つの表示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。

図１３（Ｂ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。第１表示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部５６０５により変更が可能である。第１表示部５６０３における映像を、接続部５６０５における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える構成としても良い。また、第１表示部５６０３及び第２表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。

図１３（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。

図１３（Ｄ）は電気冷凍冷蔵庫であり、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉５３０３等を有する。

図１３（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。操作キー５８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成としても良い。

図１３（Ｆ）は普通自動車であり、車体５１０１、車輪５１０２、ダッシュボード５１０３、ライト５１０４等を有する。

１０ セルアレイ
１０−ｉ ユニット
１０−ｔ ユニット
１０−１ ユニット
１１ メモリセル
１２ スイッチ
１２ｔ トランジスタ
１３ 回路
１３ｔ トランジスタ
１４ トランジスタ
１５ 容量素子
１６ スイッチ
１６ｔ トランジスタ
２０ 記憶装置
２１ 駆動回路
２２ 入出力バッファ
２３ メインアンプ
２４ カラムデコーダ
２５ ローデコーダ
２６ａ スイッチ回路
２６ｂ スイッチ回路
２７ プリチャージ回路
２８ センスアンプ
２９ 回路
３１ 絶縁膜
３２ａ 酸化物半導体膜
３２ｂ 酸化物半導体膜
３２ｃ 酸化物半導体膜
３３ 導電膜
３４ 導電膜
３５ 絶縁膜
３６ 導電膜
４０ 基板
５１ トランジスタ
５２ トランジスタ
５５ トランジスタ
５６ トランジスタ
５７ トランジスタ
５８ トランジスタ
５９ トランジスタ
８０ トランジスタ
８１ トランジスタ
３５０ インターポーザ
３５１ チップ
３５２ 端子
３５３ モールド樹脂
４００ 半導体基板
４０１ 素子分離領域
４１１ 絶縁膜
４１２ 導電膜
４１４ 絶縁膜
４１５ 絶縁膜
４１６ 絶縁膜
４２０ 酸化物半導体膜
４２１ 導電膜
４２２ 導電膜
４２３ 絶縁膜
４２４ 導電膜
４２５ 導電膜
４２６ 絶縁膜
４２７ 絶縁膜
４３０ 導電膜
９０２ スイッチ
８００ パネル
８０１ プリント配線基板
８０２ パッケージ
８０３ ＦＰＣ
８０４ バッテリー
５００１ 筐体
５００２ 筐体
５００３ 表示部
５００４ 表示部
５００５ マイクロホン
５００６ スピーカー
５００７ 操作キー
５００８ スタイラス
５１０１ 車体
５１０２ 車輪
５１０３ ダッシュボード
５１０４ ライト
５３０１ 筐体
５３０２ 冷蔵室用扉
５３０３ 冷凍室用扉
５４０１ 筐体
５４０２ 表示部
５４０３ キーボード
５４０４ ポインティングデバイス
５６０１ 筐体
５６０２ 筐体
５６０３ 表示部
５６０４ 表示部
５６０５ 接続部
５６０６ 操作キー
５８０１ 筐体
５８０２ 筐体
５８０３ 表示部
５８０４ 操作キー
５８０５ レンズ
５８０６ 接続部

Claims (5)

1. 第１配線を共有する複数のセルアレイを有し、
   複数の前記セルアレイは、第１スイッチと、前記第１スイッチを介して前記第１配線の電位が供給される第２配線と、複数のメモリセルと、前記第２配線の電位が供給されるインピーダンス変換器と、前記インピーダンス変換器から出力される電位の、前記第１配線への供給を制御する第２スイッチと、をそれぞれ有し、
   複数の前記メモリセルは、トランジスタと、前記トランジスタを介して前記第２配線の電位が供給される容量素子と、を有する記憶装置。
2. 請求項１乃至請求項３のいずれか一項において、前記トランジスタは、酸化物半導体膜にチャネル形成領域が形成される記憶装置。
3. 請求項４において、前記酸化物半導体膜がＩｎ、Ｇａ、及びＺｎを含む記憶装置。
4. 請求項５において、前記酸化物半導体膜がＣＡＡＣ−ＯＳ膜である記憶装置。
5. 請求項１乃至請求項３のいずれか１項に記載の前記記憶装置を有する半導体装置。

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