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JP2011091400A - イメージセンサ及びその製造方法 - Google Patents

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Abstract

【課題】高集積化し且つ高性能を有するイメージセンサ及びその製造方法を提供する。
【解決手段】イメージセンサ及びその製造方法において、イメージセンサは、リセットトランジスタ、変換トランジスタ、及び選択トランジスタが形成された第１基板を備え、第１基板上に、リセットトランジスタ、変換トランジスタ、及び選択トランジスタを覆う第１シリコン酸化膜を備える。フォトダイオード、伝送トランジスタ、及びフローティング拡散領域が形成された第２基板を備え、フォトダイオード、伝送トランジスタ、及びフローティング拡散領域を覆う形状を有し、表面部位が第１シリコン酸化膜の上部面とボンディングされた第２シリコン酸化膜を備える。第２基板及び第２シリコン酸化膜を貫通し、続いて第１シリコン酸化膜の一部を貫通するコンタクトプラグを含む。
【選択図】図３

Description

本発明は、イメージセンサ及びその製造方法に関し、より詳細には、高集積化されたピクセルアレイを含むイメージセンサ及びその製造方法に関するものである。
最近のＣＭＯＳイメージセンサは小さいサイズを有しながらも、多くの画素数を有するように発展している。ＣＭＯＳイメージセンサの各単位ピクセルはフォトダイオードで生成された電荷を電気信号に変換するためのトランジスタを含む。ＣＭＯＳイメージセンサの集積化によってフォトダイオードの水平面積が減少し、これによってフォトダイオードから生成される電荷の量が非常に減少する。また、隣接するピクセルとの干渉が増加し混色（ｃｒｏｓｓｔａｌｋ）のような不良が増加する。
従って、高集積化しながらもフォトダイオードから生成される電荷の量が多く、混色不良を減少させる高性能なイメージセンサが要求される。
韓国登録特許第０７８２４６３号明細書 韓国登録特許第０８０１４４７号明細書 韓国登録特許第０８７０１０９号明細書
本発明は、上記従来の問題点に鑑みてなされたものであって、本発明の目的は、高集積化し且つ高性能を有するイメージセンサを提供することにある。
本発明の他の目的は、このイメージセンサの製造方法を提供することにある。
上記目的を達成するためになされた本発明の一特徴によるイメージセンサは、駆動素子が配置された第１基板と、前記第１基板上に前記駆動素子を覆う第１シリコン酸化膜と、光電変換素子が配置された第２基板と、前記光電変換素子を覆い、表面部位が前記第１シリコン酸化膜の上部面とボンディングされた第２シリコン酸化膜と、前記第２基板、前記第２シリコン酸化膜、及び前記第１シリコン酸化膜の一部を貫通する接続部と、を備える。
本発明の一実施形態で、前記駆動素子は、リセットトランジスタ、駆動トランジスタ、及び選択トランジスタを含むことができる。
本発明の一実施形態で、前記光電変換素子は、フォトダイオードを含むことができる。
本発明の一実施形態で、前記光電変換素子は、フォトダイオード、伝達トランジスタ、及びフローティング拡散領域を含むことができる。前記第２基板に備わる１つのフローティング拡散領域は、複数個の伝送トランジスタの間に備わり、２つ以上のピクセルで共通に使用することができる。前記第２基板上には、少なくとも２つのフローティング拡散領域を接続する配線を備えることができる。前記接続部は、前記フローティング拡散領域に接続される配線と電気的に接続することができる。
本発明の一実施形態で、前記第１基板にはロジック領域が含まれ、該ロジック領域にロジック回路を備えることができる。
本発明の一実施形態で、前記接続部は四つの単位ピクセル当たり１つずつ配置することができる。
上記目的を達成するためになされた本発明の一特徴によるイメージセンサの製造方法は、第１基板上に駆動素子を形成する段階と、前記第１基板上に、前記駆動素子を覆う第１シリコン酸化膜を形成する段階と、前記第２基板上に光電変換素子を形成する段階と、前記光電変換素子を覆う第２シリコン酸化膜を形成する段階と、前記第１シリコン酸化膜と前記第２シリコン酸化膜とを接合する段階と、前記第２基板及び前記第２シリコン酸化膜と、前記第１シリコン酸化膜の少なくとも一部と、を貫通する接続部を形成する段階と、を有する。
本発明の一実施形態で、前記光電変換素子は、フォトダイオード、伝達トランジスタ、及びフローティング拡散領域を含むことができる。前記フローティング拡散領域は、前記伝送トランジスタの各ゲート電極の間に位置する第２基板表面の下に形成される。
本発明の一実施形態で、前記第２シリコン酸化膜内部に少なくとも２つの前記フローティング拡散領域を電気的に接続する配線を形成する。前記配線及び前記第２シリコン酸化膜を貫通するホールを形成する。また、前記ホール内に犠牲膜を詰め込み、犠牲接続部を形成する。
前記接続部を形成するために、前記犠牲接続部が露出するように前記第２基板の一部分をエッチングする。前記犠牲接続部内の犠牲膜を除去する。前記犠牲膜下部の第２シリコン酸化膜及び第１シリコン酸化膜の一部をエッチングしてコンタクトホールを形成する。 また、前記コンタクトホール内部に導電物質を埋めて接続部を形成する。
前記犠牲膜の除去はアッシング工程を通じて遂行することができる。また、前記犠牲膜は炭素を含むポリマー物質を含むことができる。
本発明の一実施形態で、前記光電変換素子はフォトダイオードを含むことができる。
本発明の一実施形態で、前記第１及び第２シリコン酸化膜を接合した後に、前記第２基板で接合された部位と対向する表面部位を練磨することができる。前記磨かれた第２基板の表面上に、カラーフィルター及びレンズを形成することができる。
本発明の一実施形態で、前記第１基板にロジック回路を形成することができる。
本発明によるイメージセンサは、２つの異なる基板にそれぞれ単位素子を形成し、これらを接合することによって形成される。従って、本発明のイメージセンサによれば、高集積化され、しかも、各基板の間の接合特性が優秀なので、高性能を有する。
本発明の一実施形態によるイメージセンサを示すブロック図である。 本発明の実施形態１によるイメージセンサのアクティブピクセルセンサＡＰＳ領域の回路図である。 本発明の実施形態１によるイメージセンサの断面図である。 図３に示したイメージセンサにおける第２基板部位の平面図である。 図３に示したイメージセンサの製造方法を説明するための断面図である。 図３に示したイメージセンサの製造方法を説明するための断面図である。 図３に示したイメージセンサの製造方法を説明するための断面図である。 図３に示したイメージセンサの製造方法を説明するための断面図である。 図３に示したイメージセンサの製造方法を説明するための断面図である。 図３に示したイメージセンサの製造方法を説明するための断面図である。 図３に示したイメージセンサの製造方法を説明するための断面図である。 図３に示したイメージセンサの製造方法を説明するための断面図である。 図３に示したイメージセンサの製造方法を説明するための断面図である。 図３に示したイメージセンサの製造方法を説明するための断面図である。 図３に示したイメージセンサの製造方法を説明するための断面図である。 図３に示したイメージセンサの製造方法を説明するための断面図である。 図３に示したイメージセンサの製造方法を説明するための断面図である。 図３に示したイメージセンサの製造方法を説明するための断面図である。 図３に示したイメージセンサの製造方法を説明するための断面図である。 図３に示したイメージセンサの製造方法を説明するための断面図である。 本発明の実施形態２によるイメージセンサを示す断面図である。 図２１に示したイメージセンサの製造方法を説明するための断面図である。 図２１に示したイメージセンサの製造方法を説明するための断面図である。 図２１に示したイメージセンサの製造方法を説明するための断面図である。 図２１に示したイメージセンサの製造方法を説明するための断面図である。 図２１に示したイメージセンサの製造方法を説明するための断面図である。 図２１に示したイメージセンサの製造方法を説明するための断面図である。 ＣＭＯＳトランジスタを利用したインバータの等化回路図である。 本発明の一実施形態によるＣＭＯＳトランジスタを利用したインバータを示した断面図である。 図２９に示したＣＭＯＳトランジスタの形成方法を示した断面図である。 図２９に示したＣＭＯＳトランジスタの形成方法を示した断面図である。 本発明の一実施形態によるイメージセンサを含むプロセッサ基盤システムを示した概略図である。
本明細書で開示する本発明の実施形態に対して、特定の構造的又は機能的説明は単に本発明の実施形態を説明するための目的で例示したものであり、本発明の実施形態は多様な形態で実施され、本明細書で説明した実施形態に限定されるものと解釈してはならない。
本発明は、多様な変更を加えることができ、様々な形態を有することができるが、特定の実施形態を図面に例示して本明細書で詳細に説明する。しかし、これは本発明を特定の開示形態に限定しようとするものではなく、本発明の思想及び技術範囲に含まれる全ての変更、均等物、或いは代替物を含むものとして理解せねばならない。
第１、第２などの用語は多様な構成要素を説明するために使用することができるが、これらの構成要素は用語によって限定されてはならない。用語は１つの構成要素を他の構成要素から区別する目的として使用することができる。例えば、本発明の権利範囲から逸脱せずに第１構成要素は第２構成要素と命名することができ、同様に第２構成要素も第１構成要素と命名することができる。
ある構成要素が他の構成要素に「接続され」る、又は「接続されて」いると言及した場合には、その他の構成要素に直接的に接続されたり、又は接続されていたりすることもあるが、中間に他の構成要素が存在することもあると理解すべきである。反面、ある構成要素が他の構成要素に「直接接続され」る、又は「直接接続されて」いると言及した場合には、中間に他の構成要素が存在しないことと理解すべきである。構成要素の間の関係を説明する他の表現、即ち「〜間に」と「すぐに〜間に」、又は「〜に隣接する」と「〜に直接隣接する」等も同じように解釈すべきである。
本明細書で使用する用語は単に特定の実施形態を説明するために使用するものであり、本発明を限定しようとする意図ではない。単数の表現は文脈上明白に異なるように意味しない限り、複数の表現を含む。本明細書で、「含む」又は「有する」等の用語は明細書上に記載した特徴、数字、段階、動作、構成要素、部品、又はこれらを組み合わせたものが存在することを指定しようとするものであって、１つ又はそれ以上の他の特徴や数字、段階、動作、構成要素、部品、又はこれらを組み合わせたものなどの存在、又は付加の可能性を、予め排除しないことと理解すべきである。
また、特に定義しない限り、技術的或いは科学的用語を含んで、ここで使用する全ての用語は、本発明が属する技術分野で通常の知識を有する者であれば、一般的に理解されることと同一な意味を有する。一般的に使用される辞書において定義する用語と同じ用語は関連技術の文脈上に有する意味と一致する意味を有することと理解すべきであり、本明細書において明白に定義しない限り、理想的或いは形式的な意味として解釈してはならない。
以下、本発明のイメージセンサ及びその製造方法を実施するための形態の具体例を、図面を参照しながらより詳細に説明する。図面上の同じ構成要素に対しては同じ参照符号を使用し、同じ構成要素に対して重複する説明は省略する。
＜実施形態１＞
図１は、本発明の一実施形態によるイメージセンサを示すブロック図である。
図２は、本発明の実施形態１によるイメージセンサのアクティブピクセルセンサＡＰＳ領域の回路図であり、図３は、本発明の実施形態１によるイメージセンサの断面図である。図４は、図３に示したイメージセンサにおける第２基板部位の平面図である。
図１を参照すると、イメージセンサは単位ピクセルが配列されたアクティブピクセルセンサＡＰＳアレイ９０及びロジック回路を含む。ロジック回路はタイミング発生器（ｔｉｍｉｎｇ ｇｅｎｅｒａｔｏｒ）２０、行デコーダ（ｒｏｗ ｄｅｃｏｄｅｒ）３０、行ドライバ（ｒｏｗ ｄｒｉｖｅｒ）４０、相関二重サンプラー（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｅｒ：ＣＤＳ）５０、アナログデジタルコンバータ（Ａｎａｌｏｇ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ：ＡＤＣ）６０、ラッチ部（ｌａｔｃｈ）７０、列デコーダ（ｃｏｌｕｍｎ ｄｅｃｏｄｅｒ）８０等を含む。
本実施形態によるイメージセンサにおいて、アクティブピクセルセンサアレイ９０を形成する各単位素子は第１及び第２基板に分けて配置される。また、ロジック回路は第１基板に配置される。
また、一般的なロジック回路とは別に、本発明の実施形態では、アクティブピクセルセンサアレイ９０を形成する単位ピクセル内部でフォトダイオードＰＤと複数個のトランジスタのうち、３−トランジスタ構造ではフォトダイオードだけを第２基板に配置することができ、４−トランジスタ構造ではフォトダイオードと伝送トランジスタ（Ｔｒａｎｓｆｅｒ ｔｒａｎｓｉｓｔｏｒ）だけを第２基板に配置することができる。
図２を参照して、本実施形態によるイメージセンサに含まれるアクティブピクセルセンサを説明する。
アクティブピクセルセンサＡＰＳは光学映像を電気信号に変換する役割をする。本実施形態によるアクティブピクセルセンサは、第１、第２、第３、及び第４フォトダイオードＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４が共通のフローティング拡散領域ＦＤと接続されて読み取り素子を共有する４共有ピクセル（４ ｓｈａｒｅｄ ｐｉｘｅｌ）の構成を有する。
図２を参照すると、アクティブピクセルセンサは、第１〜第４フォトダイオードＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４と、第１〜第４フォトダイオードＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４別に１つずつそれぞれ接続される第１、第２、第３、及び第４伝送トランジスタＴＸ１、ＴＸ２、ＴＸ３、ＴＸ４を含む。四つの伝送トランジスタＴＸ１、ＴＸ２、ＴＸ３、ＴＸ４は共通のフローティング拡散領域ＦＤと接続される。即ち、四つの各フォトダイオードＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４に蓄積されている電荷は、第１〜第４フォトダイオードＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４のそれぞれに接続された第１〜第４伝送トランジスタＴＸ１、ＴＸ２、ＴＸ３、ＴＸ４を通じて共通のフローティング拡散領域ＦＤに移動する。
図示した通り、フォトダイオードＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４、伝送トランジスタＴＸ１、ＴＸ２、ＴＸ３、ＴＸ４、及びフローティング拡散領域ＦＤは第２基板に備わる。
フローティング拡散領域ＦＤは駆動トランジスタＦＸと接続される。駆動トランジスタＦＸは一例としてソースフォロアー増幅器であってもよい。駆動トランジスタＦＸはフローティング拡散領域ＦＤの電気的ポテンシャルの変化を増幅する。
リセットトランジスタＲＸはフローティング拡散領域ＦＤと接続されてフローティング拡散領域ＦＤの電気的ポテンシャルを周期的にリセットする。即ち、リセットトランジスタＲＸと接続されたラインを通じて提供されるバイアスによって、フローティング拡散領域ＦＤをリセットすることができる。一例として、電源電圧ＶＣＣをフローティング拡散領域ＦＤに伝達してフローティング拡散領域ＦＤをリセットすることができる。
選択トランジスタＳＸは選択ラインによって提供されるバイアスによって駆動されて行単位で読み取る４共有ピクセルを選択する役割をする。
図示した通り、駆動トランジスタＦＸ、リセットトランジスタＲＸ、及び選択トランジスタＳＸは第１基板に備わる。駆動トランジスタＦＸ、リセットトランジスタＲＸ、及び選択トランジスタＳＸで形成される読み取り素子は、四つのフォトダイオードＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４を共有して四つのフォトダイオードＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４にそれぞれ入射した光信号をそれぞれ読み出す。
このように、本実施形態によるイメージセンサは、アクティブピクセルセンサを形成するリセットトランジスタＲＸ、駆動トランジスタＦＸ、及び選択トランジスタＳＸが第１基板に位置し、アクティブピクセルセンサを形成するフォトダイオードＰＤ、伝送トランジスタＴＸ、及びフローティング拡散領域ＦＤが第２基板に位置する。第１基板にはロジック回路が備わる。第１及び第２基板は相互にボンディングされていて１つのイメージセンサを構成する３次元構造を有する。
以下では、本実施形態によるイメージセンサを図３及び４を参照してより詳細に説明する。
図３において、図面符号１５０で示した部分は第１基板１００上に形成された部材であり、図面符号２５０で示した部分は第２基板２００（図５〜１０参照）に形成された部材である。
先ず、第１基板１００に備わる各単位素子について説明する。
図３を参照すると、第１基板１００は単結晶シリコンで形成することができる。第１基板１００はアクティブピクセル領域とロジック領域に区分される。アクティブピクセル領域の第１基板１００には、上記の通り、選択トランジスタ１０６、駆動トランジスタ１０４、及びリセットトランジスタ１０２が備わる。また、ロジック領域の第１基板１００にはロジック回路を構成するトランジスタ１０８が備わる。第１基板に備わる各トランジスタは、ゲート絶縁膜、ゲート電極、及び不純物領域を含む。ゲート電極の両側壁にはスペーサが備わる。
第１基板１００上には、各トランジスタ（１０２、１０４、１０６、１０８）を覆う第１〜第５層間絶縁膜１１０、１１４、１１８、１２２、１２６と、各層間絶縁膜（１１０、１１４、１１８、１２２、１２６）を貫通しながら各トランジスタ（１０２、１０４、１０６、１０８）の各端子と相互に電気的に接続させる第１〜第４配線１１２、１１６、１２０、１２４が備わる。第１〜第４配線１１２、１１６、１２０、１２４のそれぞれはコンタクトプラグ及び導電パターンを含む。導電パターンは、ライン又はパッド形状を有することができる。第１〜第５層間絶縁膜１１０、１１４、１１８、１２２、１２６は、シリコン酸化物で形成することができる。第１〜第４配線１１２、１１６、１２０、１２４は、ポリシリコン、金属、金属窒化物、金属シリサイドなどで形成することができる。一例として、第１〜第４配線１１２、１１６、１２０、１２４は、写真エッチング工程を通じて容易にパターニングすることができる金属物質のタングステンで形成することができる。
以下で、第１基板１００に形成された各層間絶縁膜（１１０、１１４、１１８、１２２、１２６）及び各配線（１１２、１１６、１２０、１２４）をより具体的に説明する。本実施形態では、第１基板上に第１層間絶縁膜１１０、第１配線１１２、第２層間絶縁膜１１４、第２配線１１６、第３層間絶縁膜１１８、第３配線１２０、第４層間絶縁膜１２２、第４配線１２４が順次に備わる。第１配線１１２は各トランジスタの不純物領域及びゲート電極と直接接触する。第２配線１１６はリセットトランジスタ１０２の不純物領域と駆動トランジスタ１０４のゲート電極に接続される配線である。また、第２配線１１６は選択トランジスタ１０６のゲート電極と電気的に接続される。第３配線１２０はリセットトランジスタ１０２のゲート電極と電気的に接続される。第４配線１２４はリセットトランジスタ１０２の不純物領域及び駆動トランジスタ１０４のゲート電極と相互接続される第２配線１１６と電気的に接続される。
第１基板１００で最上層配線の第４配線１２４の導電パターン１２４ａは、図４に示す通り水平方向に拡張された形状を有する。導電パターン１２４ａは四つのフォトダイオードの水平面積の合計ほどの面積を有することができる。一例として、導電パターン１２４ａの上部面はＸ軸方向及びＹ軸方向の長さがそれぞれ１．２μｍより広い四角形形状を有することができる。
また、ロジック領域の第１基板１００にも第１〜第４配線１１２、１１６、１２０、１２４が備わる。第１〜第４配線１１２、１１６、１２０、１２４は、ロジック回路と電気的に接続される。
第１基板１００には、最上層配線の第４配線１２４を覆う第５層間絶縁膜１２６が備わる。第５層間絶縁膜１２６はシリコン酸化物で形成する。一例として、第５層間絶縁膜１２６は高密度プラズマシリコン酸化物で形成する。第５層間絶縁膜１２６は第４配線１２４の導電パターン１２４ａの上部面から１５００〜３５００Åの厚さを有することが望ましい。
次に、図３及び図４を参照して、第２基板に備わる各単位素子を説明する。第２基板２００はエピタキシャル工程を通じて形成された単結晶シリコンで形成する基板であってもよい。
第２基板２００の第１表面Ａから第２基板２００内部（即ち、図の上方向）に素子分離膜パターン２０１が備わる。素子分離膜パターン２０１はフォトダイオード２１０を電気的に分離する役割をする。本実施形態の場合、素子分離膜パターン２０１によって相互に隣接する２つのフォトダイオード単位でフォトダイオードが相互に孤立する。
第２基板２００の第１表面Ａから第２基板２００内部にフォトダイオード２１０が備わる。フォトダイオード２１０は、Ｎ型ドーピング領域、及びＮ型ドーピング領域上に位置するＰ型ドーピング領域を含む。
フォトダイオード２１０の一側に、第２基板２００の第１表面Ａ上に伝送トランジスタ２１４が備わる。１つのフォトダイオード２１０には１つの伝送トランジスタ２１４が接続される。伝送トランジスタ２１４のゲート電極は第２基板２００の第１表面Ａから下方（即ち、第１基板方向）に突出した形状を有する。相互に隣接する２つの伝送トランジスタ２１４は共通の不純物領域を有する。
相互に隣接する一組の伝送トランジスタ２１４の間の第２基板２００の第１表面Ａの内側にはフローティング拡散領域２１２が備わる。フローティング拡散領域２１２は一組の伝送トランジスタ２１４の共通の不純物領域で提供され、一組の伝送トランジスタ２１４に対して共通で使われる。即ち、各フォトダイオード２１０で蓄積された電荷は各伝送トランジスタ２１４を通じて共通のフローティング拡散領域２１２に転送される。
第２基板２００の第１表面Ａの下方に伝送トランジスタ２１４、フローティング拡散領域２１２及びフォトダイオード２１０を覆う各層間絶縁膜（２１８、２２２、２２８）と、各層間絶縁膜（２１８、２２２、２２８）を貫通しながら伝送トランジスタ２１４の各端子及びフローティング拡散領域２１２を相互に電気的に接続させる多層の配線（２２０、２２４）が備わる。各層間絶縁膜（２１８、２２２、２２８）はシリコン酸化物を含む。各配線（２２０、２２４）は、ポリシリコン、金属、金属窒化物、金属シリサイドなどで形成することができる。一例として、各配線は写真エッチング工程を通じて容易にパターニングできる金属物質のタングステンで形成される。
具体的に、第２基板２００の第１表面Ａの下方に配置されながら伝送トランジスタ（２１２、２１４、２１６）を覆う第８層間絶縁膜２１８と、第８層間絶縁膜の下方へ第６配線２２０、第７層間絶縁膜２２２、第５配線２２４が備わる。
第６配線２２０は、伝送トランジスタ２１４の不純物領域、ゲート電極、及びフローティング拡散領域２１２と直接接触する。第５配線２２４は、２つの相互に隣接するフローティング拡散領域２１２を相互接続する構造を有する。このように、第５配線２２４により２つのフローティング拡散領域２１２が電気的に接続されることによって、四つのフォトダイオードは共通のフローティング拡散領域２１２を有する。
第２基板２００の第１表面Ａの下方の最下層に位置する第５配線２２４を覆う第６層間絶縁膜２２８が備わる。第６層間絶縁膜２２８の底面は第５層間絶縁膜１２６の上部面と接合された形状を有する。第６層間絶縁膜２２８は第５層間絶縁膜１２６と同一にシリコン酸化物で形成する。一例として、第６層間絶縁膜２２８は高密度プラズマシリコン酸化物で形成する。第６層間絶縁膜２２８は第５配線２２４の導電パターン２２４ａの底面から下方に１５００〜３５００Åの厚さを有することが望ましい。また、第５配線２２４と第４配線１２４のとの間に位置する第５層間絶縁膜１２６及び第６層間絶縁膜２２８の厚さの合計は５５００〜７０００Åであることが望ましい。
第２基板２００で第１表面Ａと対向する第２表面Ｂから第２基板内部でＰウェルが備わり、Ｐウェルの下にはＮウェル２０４がそれぞれ備わる。Ｎウェル２０４はフォトダイオード２１０と対向するように配置されて、フォトダイオード２１０とは離隔される。Ｐウェル及びＮウェル２０４は、入射光によって生成された負の電荷が該当するフォトダイオードではない隣接したピクセルのフォトダイオードに移動するのを防止するために提供される。
第２基板２００で第２表面Ｂから第２基板２００内部を貫通し、第２基板２００に形成されている各層間絶縁膜（２１８、２２２、２２８）及び第５及び第６配線２２４、２２０を貫通し、第１基板１００に形成されている第４配線１２４と接触する接続部が備わる。接続部の例としてはコンタクトプラグ２３６を挙げることができる。以下では接続部をコンタクトプラグ２３６と称して説明する。コンタクトプラグ２３６を通じて、第２基板２００に位置する配線と第１基板１００に位置する配線が電気的に接続される。コンタクトプラグ２３６は金属物質で形成することができる。コンタクトプラグ２３６は１８０〜２２０ｎｍの狭い幅を有することができる。また、コンタクトプラグ２３６は２μｍ以上の深さを有することができる。
図示したように、コンタクトプラグ２３６は、第２基板２００に位置するフローティング拡散領域２１２と第１基板１００に位置する各トランジスタ（１０２、１０４、１０６、１０８）の端子を相互接続する。
即ち、第２基板２００に備わるフローティング拡散領域２１２は第５及び第６配線２２４、２２０によって接続される。これにより、配線によって接続された１つのフローティング拡散領域２１２は、四つの伝送トランジスタ（ＴＸ１、ＴＸ２、ＴＸ３、ＴＸ４）及び四つのフォトダイオードが相互に共有する。そのため、四つのフォトダイオード当たり１つのコンタクトプラグ２３６が配置される。このように、本実施形態によるイメージセンサは、複数のフォトダイオード及び伝送トランジスタがフローティング拡散領域２１２を共有するため、第２基板２００から第１基板１００に貫通するコンタクトプラグ２３６の個数が減少する。
第２基板２００の第１表面Ａと向き合う第２表面Ｂ上には反射防止膜２３８が備わる。反射防止膜２３８は第２基板２００表面における光の反射を防止するために提供される。反射防止膜２３８で使用することができる物質は、ＳｉＮ、ＳｉＯＮ、ＴａＯ、ＴｉＯ２、ＨｆＯなどが挙げられる。これらは単独又は組み合わせて使うことができる。また、反射防止膜２３８は数十〜数百Åの厚さを有することができる。
反射防止膜２３８上にはカラーフィルター２４０が備わる。また、カラーフィルター２４０上にはマイクロレンズ２４２が備わる。
図５〜図２０は、図３に示したイメージセンサの製造方法を説明するための断面図である。
図３に示したイメージセンサは、第１基板及び第２基板上に各単位素子及び配線をそれぞれ形成し、第１及び第２基板を接合した後、後続工程を遂行することによって製造することができる。
先ず、第２基板に各単位素子及び配線を形成する方法を説明する。
図５を参照すると、上部面にエピタキシャル単結晶シリコン膜２００ａが形成された第２基板２００を設ける。エピタキシャル単結晶シリコン膜２００ａが形成されている上部面を第２基板２００の第１表面と称し、第２基板２００で第１表面と対向する面を第２表面という。第２基板２００はＰ型不純物でドーピングされている状態である。
第２基板２００の第１表面に素子分離工程を遂行して素子分離パターン（図示せず）を形成する。素子分離工程の例として、シャロートレンチ素子分離工程（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）、ロコス工程（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）などが挙げられる。
第２基板２００の第１表面でＮ型不純物を注入及び拡散させ、第２基板内にＮウェル２０４を形成する。
また、第２基板２００の第１表面に、フォトダイオード２１０、伝送トランジスタ２１４、及びフローティング拡散領域２１２をそれぞれ形成する。
一方、フローティング拡散領域２１２は、人為的に形成せず、駆動トランジスタＦＸのゲートとリセットトランジスタＲＸのドレイン及び伝達トランジスタとの金属コンタクトを通じて形成される寄生キャパシタを利用することができる。
具体的に、第２基板２００の第１表面にＮ型不純物をドーピングしてＮ型フォトダイオード領域２０６を形成する。第２基板２００の第１表面上に伝送トランジスタ２１４のゲートを形成し、ゲート側壁にスペーサ２１６を形成する。また、第２基板２００の第１表面のすぐ下にＰ型不純物をドーピングし、Ｎ型フォトダイオード領域２０６上にＰ型フォトダイオード領域２０８を形成する。伝送トランジスタ２１４のゲートの間に不純物を注入することによって、共通で使われるフローティング拡散領域２１２を形成する。
図６を参照すると、第２基板２００の第１表面に形成されたフォトダイオード２１０、フローティング拡散領域２１２、及び伝送トランジスタ２１４を覆う第８層間絶縁膜２１８を形成する。
第８層間絶縁膜２１８を貫通する第１コンタクトプラグを形成する。第１コンタクトプラグは伝送トランジスタ２１４のゲート及びフローティング拡散領域２１２とそれぞれ接触するように形成する。また、第８層間絶縁膜２１８上に、第１コンタクトプラグと接続される第１導電パターンを形成する。本実施形態で、第１導電パターンは導電物質を蒸着した後、導電物質を、写真エッチング工程を通じてパターニングして形成する。
第１コンタクトプラグ及び第１導電パターンは第６配線２２０となる。第１コンタクトプラグ及び第１導電パターンは同じ物質で形成することもでき、異なる物質で形成することもできる。第１コンタクトプラグ及び第１導電パターンは、ポリシリコン、金属、金属窒化物、金属シリサイドなどで形成することができる。例えば、第１導電パターンは写真エッチング工程を通じて容易にパターニングすることができる金属物質のタングステンで形成することができる。
図７を参照すると、第８層間絶縁膜２１８上に第７層間絶縁膜２２２を形成する。第７層間絶縁膜２２２を貫通して、第１導電パターンのうちの一部と接触する第２コンタクトプラグを形成する。また、第２層間絶縁膜２２２上に第２コンタクトプラグと接続される第２導電パターンを形成する。工程を通じて第５配線２２４を形成する。
この後、第２導電パターンを覆うように絶縁膜を形成する。また、第２導電パターンの上部面が露出するように絶縁膜を練磨する。工程を通じて、第２導電パターン及び第７層間絶縁膜２２２が平坦な上部面を有することができる。しかし、図示していないが、絶縁膜を形成した後、絶縁膜を練磨せず、後続工程を進行することもできる。
図８を参照すると、写真エッチング工程を遂行して、第２導電パターン及び第１導電パターンのうちの少なくとも１つを貫通し、第２基板２００の第１表面を露出する第１コンタクトホール２１７を形成する。具体的に、一部領域の第２導電パターン２２４、第７層間絶縁膜２２２、及び第８層間絶縁膜２１８を次々とエッチングすることによって、第２導電パターン２２４を貫通する第１コンタクトホール２１７を形成する。
また、一部領域の第７層間絶縁膜２２２、第１導電パターン２２０、及び第８層間絶縁膜２１８を次々とエッチングすることによって、第１導電パターン２２０を貫通する第１コンタクトホール２１７を形成する。第１コンタクトホール２１７の底面には第２基板でフォトダイオード２１０とトランジスタ２１４が形成されていない部位が露出する。
図９を参照すると、第１コンタクトホール２１７内部に犠牲膜（図示せず）を埋める。犠牲膜はアッシング（ａｓｈｉｎｇ）工程を通じて容易に除去することができるハードマスク物質を蒸着して形成する。一例として、犠牲膜は炭素を含むポリマー物質を蒸着して形成することができる。
次に、第２導電パターン２２４及び第７層間絶縁膜２２２の上部面が露出するように犠牲膜を練磨して第１コンタクトホール２１７内に犠牲プラグ２３０を形成する。
図１０を参照すると、第７層間絶縁膜２２２及び犠牲プラグ２３０上に第６層間絶縁膜２２８を形成する。第６層間絶縁膜２２８はシリコン酸化物で形成し、一例として、高密度プラズマ酸化物で形成することができる。第６層間絶縁膜２２８の上部面は第１基板と接合される接合面になる。このように、本実施形態では接合される前の接合面には導電物質が全く露出せずにシリコン酸化物だけが露出する。
また、第６層間絶縁膜２２８の上部面は第１基板と接合される接合面であるため、平坦な上部面を有さなければならない。しかし、以前の工程で、第７層間絶縁膜２２２及び第６配線２２４の上部面が平坦なので、別途の練磨工程を遂行しなくても第３層間絶縁膜２２８は平坦な上部面を有する。
第６層間絶縁膜２２８が１０００Åより薄ければ層の間の絶縁が容易でない。反面、第６層間絶縁膜２２８が３５００Åより厚ければ、後続のエッチング工程で第６層間絶縁膜２２８がエッチングされる厚さが増加して望ましくない。従って、第６層間絶縁膜２２８は１０００〜３５００Åの厚さで形成することが望ましい。
これによって、第１基板と接合する前に第２基板２００で遂行される工程が完了する。
以下では、第１基板に各単位素子及び配線を形成する方法を説明する。
図１１を参照すると、単結晶シリコンで形成された第１基板１００を設ける。第１基板１００はバルクシリコン基板で提供することができる。第１基板１００の一部表面に素子分離工程を遂行して素子分離パターン（図示せず）を形成する。第１基板１００表面はアクティブピクセルが形成されるための領域及びロジック回路領域がそれぞれ区分される。
アクティブピクセル領域の第１基板１００の表面上に、リセットトランジスタ１０２、駆動トランジスタ１０４、及び選択トランジスタ１０６をそれぞれ形成する。また、ロジック回路領域の第１基板１００の表面上にもロジック回路を構成するトランジスタ１０８を形成する。
具体的に、アクティブピクセル領域の第１基板１００の表面上にリセットトランジスタ１０２、駆動トランジスタ１０４、及び選択トランジスタ１０６のゲート１０２ａ、１０４ａ、１０６ａをそれぞれ形成する。また、ロジック回路領域の表面上にトランジスタ１０８のゲート１０８ａを形成する。そして、ゲート両側の第１基板１００の表面の下に不純物を注入してソース／ドレインで提供される不純物領域（１０２ｂ、１０４ｂ、１０６ｂ、１０８ｂ）を形成する。
図１２を参照すると、第１基板１００の第１表面に形成されたトランジスタを覆う第１層間絶縁膜１１０を形成する。
第１層間絶縁膜１１０を貫通する第３コンタクトプラグを形成する。それぞれの第３コンタクトプラグは、リセットトランジスタ１０２、駆動トランジスタ１０４、選択トランジスタ１０６、及びロジック回路を構成するトランジスタ１０８のゲートと接触するように形成される。また、それぞれの第３コンタクトプラグは、リセットトランジスタ１０２、駆動トランジスタ１０４、選択トランジスタ１０６、及びロジック回路を構成するトランジスタ１０８の不純物領域と接触するように形成される。
第１層間絶縁膜１１０上に、第３コンタクトプラグと接続される第３導電パターンを形成する。本実施形態で、第３導電パターンは、導電物質を蒸着した後、導電物質を、写真エッチング工程を通じてパターニングして形成する。
第３コンタクトプラグ及び第３導電パターンは第１配線１１２となる。第３コンタクトプラグ及び第３導電パターンは同じ物質で形成することもでき、異なる物質で形成することもできる。第３コンタクトプラグ及び第３導電パターンは、ポリシリコン、金属、金属窒化物、金属シリサイドなどで形成することができる。例えば、第３導電パターンは写真エッチング工程を通じて容易にパターニングできる金属物質のタングステンで形成することができる。
図１３を参照すると、第１層間絶縁膜１１０上に第２層間絶縁膜１１４を形成する。第２層間絶縁膜１１４の一部をエッチングして、第３導電パターンのうちの一部と接触する第４コンタクトプラグを形成する。具体的に、第４コンタクトプラグはリセットトランジスタ１０２で１つの不純物領域、駆動トランジスタ１０４のゲート及び選択トランジスタ１０６のゲートとそれぞれ電気的に接続されるように一部第３導電パターンと接触する。
第２層間絶縁膜１１４上に第４コンタクトプラグの上部面と接触する第４導電パターンを形成する。これで、第４コンタクトプラグ及び第４導電パターンを含む第２配線１１６が形成される。第４導電パターンは接触する第４コンタクトプラグを相互に電気的に接続する形状を有することができる。一例として、第４導電パターンはリセットトランジスタ１０２の不純物領域と接続される第４コンタクトプラグと駆動トランジスタ１０４のゲートと接続される第４コンタクトプラグを接続する形状を有することができる。これによって、リセットトランジスタ１０２の不純物領域及び駆動トランジスタ１０４のゲートが電気的に接続される。また、ロジック領域にも第４コンタクトプラグ及び第４導電パターンが形成される。
この後、第２層間絶縁膜１１４上に第３層間絶縁膜１１８を形成する。第３及び第２層間絶縁膜１１８、１１４を貫通し、第３導電パターンのうちの一部と接触する第５コンタクトプラグを形成する。具体的に、第５コンタクトプラグはリセットトランジスタのゲートと接触する。次に、第３層間絶縁膜上に第５コンタクトプラグと接触する第５導電パターンを形成する。これで、第５コンタクトプラグ及び第５導電パターンを含む第３配線１２０が形成される。また、ロジック領域にも第５コンタクトプラグ及び第５導電パターンが形成される。
図１４を参照すると、第３層間絶縁膜１１８上に第４層間絶縁膜１２２を形成する。第４層間絶縁膜１２２及び第３層間絶縁膜１１８を貫通して第４導電パターン１１６と接触する第６コンタクトプラグを形成する。図示した通り、第６コンタクトプラグはリセットトランジスタ１０２の不純物領域と駆動トランジスタ１０４のゲートを相互接続する第４導電パターンの上部面と接触することができる。
第４層間絶縁膜１２２上に第６コンタクトプラグと接触する第６導電パターンを形成する。これで、第４配線１２４が形成される。また、ロジック領域にも第６コンタクトプラグ及び第６導電パターンが形成される。
本実施形態で、第６導電パターン１２４ａは第１基板１００に形成される最上部の導電パターンである。最上部の導電パターンは後続工程を通じて第２基板２００に形成されている導電パターンと電気的に接続されなければならない。従って、第１及び第２基板に形成されている導電パターンが相互にミスアラインされず電気的に接続されるようにするために、最上部導電パターンは最大限広い水平面積を有することが望ましい。従って、最上部導電パターン、即ち第６導電パターン１２４ａは、図４に示した通り、水平方向に拡張された形状を有する。
本実施形態では、四つのフォトダイオード別に読み取り素子を共有する４共有ピクセル構成を有する。従って、最上部導電パターンの第６導電パターン１２４ａは、第２基板２００に形成される四つのフォトダイオードの水平面積の合計ほどの面積を有するように形成することができる。
また、ロジック回路領域に形成される第６導電膜パターン１２４ａも、最大限広い水平面積を有することによってアラインマージンを増加させることが望ましい。
次に、第６導電パターン１２４ａを覆う絶縁膜を形成する。第６導電パターン１２４ａの上部面が露出するように絶縁膜の上部面を平坦化する。次に、絶縁膜及び第６導電パターン１２４ａ上に第５層間絶縁膜１２６を形成する。第５層間絶縁膜１２６は平坦な上部面を有することになる。第５層間絶縁膜１２６は、第２基板２００に形成された第６層間絶縁膜と同じシリコン酸化物で形成することが望ましい。一例として、第５層間絶縁膜１２６は高密度プラズマ酸化物で形成することができる。
第５層間絶縁膜１２６の上部面は第２基板２００と接合される接合面になる。このように、本実施形態では、接合される前の第１基板の接合面には導電物質が全く露出せずにシリコン酸化物だけが露出する。
第５層間絶縁膜１２６は第６導電パターンの上部面から１５００〜３５００Åの厚さを有するように形成する。また、第１基板での接合面の第５層間絶縁膜と、第２基板での接合面の第６層間絶縁膜の厚さの合計が７０００Åより低くなるようにする。接合面の層間絶縁膜の厚さの合計が７０００Åより厚ければ、後続工程でエッチングしなければならない層間絶縁膜の厚さが非常に厚くなり、正常にエッチング工程を遂行するのが難しくなる。望ましくは、接合面の層間絶縁膜の厚さの合計は５０００〜６０００Åになるようにする。
これで、第１及び２基板１００、２００と接合する前に第１基板１００で遂行される工程が完了する。
図１５を参照すると、第１基板１００に形成された第５層間絶縁膜１２６と、第２基板２００に形成された第６層間絶縁膜２２８を相互にアラインした後、接触及び圧搾させ、これを熱処理することによって第５及び第６層間絶縁膜１２６、２２８を相互に接着する。この際、第１基板１００の第４配線１２４の上部面の少なくとも一部分が犠牲プラグ２３０と対向して配置されるようにアラインして、第１及び第２基板１００、２００を接着する。
ここで、第１基板１００に形成されている第６導電パターン１２４ａが側傍に拡張された形状を有しているため、犠牲プラグ２３０と対向するように第１及び第２基板１００、２００をアラインさせるのが非常に易しい。一例として、第６導電パターン１２４ａはＸ軸方向及びＹ軸方向に長さがそれぞれ１．２μｍより長い四角形形状を有することができる。この場合、第２基板の犠牲プラグ２３０が第１基板１００の第６導電パターン１２４ａの中心部からＸ軸方向及びＹ軸方向にそれぞれ１．２μｍぐらい離れても、第６導電パターン１２４ａと犠牲プラグ２３０は相互に対向することになる。従って、犠牲プラグ２３０とのアラインマージンはＸ軸方向及びＹ軸方向に対してそれぞれ１．２μｍで広い。
第５及び第６層間絶縁膜１２６、２２８を相互に接着させる工程について簡単に説明する。先ず、第１基板１００の第５層間絶縁膜１２６及び第２基板２００の第６層間絶縁膜２２８の表面をそれぞれ洗浄する。洗浄工程は各基板（１００、２００）の表面上に残留する汚染物質を除去するために遂行される。第１基板１００の第５層間絶縁膜１２６の上部面と、第２基板２００の第６層間絶縁膜２２８の表面を相互に整列した後、接触させる。第５及び第６層間絶縁膜１２６、２２８の表面が相互に接触している状態で熱を加えることによって、第５及び第６層間絶縁膜１２６、２２８の間の界面での結合の強度を増加させる。熱処理は３００〜７００°Ｃの温度で遂行される。これで、第５及び第６層間絶縁膜１２６、２２８が接合される。
図１５のように、第１及び第２基板１００が相互に接合されることによって、第２基板２００に形成されている伝送トランジスタ２１４のゲートは、第２基板２００の第１表面Ａから第１基板１００に向かうように下方に突出した形状を有する。そして、伝送トランジスタ２１４の各端子と電気的に接続される配線も伝送トランジスタ２１４より下方に配置される。また、フォトダイオード２１０の上には配線が形成されない。
即ち、第２基板２００を接合することによって、第１基板１００の第５層間絶縁膜１２６上には第６〜第８層間絶縁膜２２８、２２２、２１８が形成される。ここで、第６〜第８層間絶縁膜２２８、２２２、２１８は、図１０の説明で、それぞれ第２基板２００に形成された第６〜第８層間絶縁膜である。また、第６〜第８層間絶縁膜２２８、２２２、２１８内には第５及び第６配線２２４、２２０が配置される。ここで、第５及び第６配線２２４、２２０は、図１０の説明で、それぞれ第２基板に形成された第５及び第６配線である。
本実施形態とは異なり、一般的には第１及び第２基板の接合面中で少なくとも一面には金属物質が含まれている。即ち、第１及び第２基板の接合面のうちの少なくとも１つの接合面には層間絶縁膜だけではなく、金属膜又は金属パターンが共に露出する。しかし、第１及び第２基板を接合させる前に遂行する表面平坦化工程で金属膜の表面にディッシング（ｄｉｓｈｉｎｇ）が発生しやすい。即ち、金属膜の表面は平坦ではなく、中心部位がへこむような形状を有する。従って、金属膜の表面でディッシングが発生する部位は、接合が正常に形成されないため、金属膜との接合部位で不良が発生しやすい。また、接合工程の際の熱処理工程で金属膜表面が簡単に酸化され、酸化した部位で金属膜の抵抗が増加したり接合されなかったりするなどの問題が発生する。
しかし、本実施形態では、第１及び第２基板１００、２００をボンディングする際、両側の接合面をシリコン酸化物で形成する層間絶縁膜だけで形成することにより、接合面に金属物質が露出していない。従って、第１及び第２基板１００、２００をボンディングする際に、金属物質の表面が酸化されたり、又は金属物質がボンディングされずに浮いてしまったりするなどの問題が全く発生しない。
図１６を参照すると、第２基板２００で第１表面Ａと対向する第２表面Ｂの一部を、練磨工程を通じて除去する。練磨工程を遂行したこの後で残っている第２基板２００は７０００Åより薄い厚さになるようにする。望ましくは、第２基板２００にエピタキシャル単結晶シリコン膜２００ａだけが残されるように第２基板２００の第２表面Ｂを練磨する。
図１７を参照すると、第２基板２００の第２表面の一部領域を露出するフォトレジストパターン２３１を形成する。フォトレジストパターン２３１によって露出する部位は犠牲プラグ２３０部位と対向する部位である。図示していないが、第２基板２００の第２表面上に第２基板２００を保護するための保護膜を形成する工程を更に含むこともできる。
この後、フォトレジストパターン２３１によって、露出した第２基板２００のエピタキシャル単結晶シリコン膜２００ａをエッチングすることによって、犠牲プラグ２３０の上部面を露出する第２コンタクトホール２３２が形成される。
図１８を参照すると、フォトレジストパターン２３１を除去しながら、同時に犠牲プラグ２３０を除去する。即ち、フォトレジストパターン２３１を除去するためのアッシング工程を遂行し、この時、犠牲プラグ２３０が共に除去される。このように、第２コンタクトホール２３２の下に位置する犠牲プラグ２３０が除去されると、第２コンタクトホール２３２より更に深い第３コンタクトホール２３４が形成される。
上記の通り、別途のエッチング工程を遂行しなくても犠牲プラグ２３０を除去することもでき、これによって非常に深い第３コンタクトホール２３４を形成することができる。
図１９を参照すると、第３コンタクトホール２３４の下に位置する第６層間絶縁膜２２８及び第５層間絶縁膜１２６を次々とエッチングして第４配線１２４の上部面を露出する第４コンタクトホール２３５を形成する。第４コンタクトホール２３５は、第２基板２００の第２表面から第２基板２００の内部を通じて第８層間絶縁膜２１８、第７層間絶縁膜２２２、第６層間絶縁膜２２８、及び第５層間絶縁膜１２６を貫通する。第４コンタクトホール２３５の側壁には第５配線２２４及び第６配線２２０のうちの少なくとも１つの配線が露出する。また、第４コンタクトホール２３５の底面には第４配線１２４が露出する。
この場合、第４コンタクトホール２３５は１００００〜２５０００Å程度の深さを有する。しかし、各１回のエッチング工程でエッチングされる深さは２０００〜６０００Å程度に過ぎないが、上述した通り、第４コンタクトホール２３５は２回のエッチング工程及び１回のアッシング工程を通じて形成される。従って、上述した工程によって第４コンタクトホール２３５を容易に形成することができる。
図２０を参照すると、第４コンタクトホール２３５の上部側壁に絶縁膜（図示せず）を形成する。第４コンタクトホール２３５の上部側壁はエピタキシャルシリコンが露出しているので、側壁に絶縁物質を形成してエピタキシャルシリコンとコンタクトプラグが絶縁されるようにする。
次に、第４コンタクトホール２３５内部に導電物質を埋めて、これを平坦化することによってコンタクトプラグ２３６を形成する。導電物質は金属物質を含む。
コンタクトプラグ２３６は、第２基板に位置する第８、第７、及び第６層間絶縁膜２１８、２２２、２２８と、第６及び第５配線２２０、２２４を貫通しながら、第１基板１００に位置する第５層間絶縁膜１２６を貫通して第１基板１００に位置する第４配線１２４と電気的に接触する形状を有する。従って、コンタクトプラグ２３６を通じて第６及び第５配線２２０、２２４に印加された信号が第４配線１２４に伝わる。
再び、図３を参照すると、第２基板２００の第２表面上に反射防止膜２３８を形成する。反射防止膜２３８はシリコンで形成される第２基板２００に入射する光が乱反射されるのを防止するために提供される。
反射防止膜２３８上にカラーフィルター２４０を形成する。この後、カラーフィルター２４０上にマイクロレンズ２４２を形成する。
上記工程を遂行することによって、第１及び第２基板を接合して形成される構造のＣＭＯＳイメージセンサを完成する。
＜実施形態２＞
図２１は、本発明の実施形態２によるイメージセンサを示す断面図である。
本実施形態のイメージセンサは、多層の配線の上部及び配線の下部面の側傍にエッチング阻止膜が備わることを除いては実施形態１のイメージセンサと同じ構成要素を有する。
図２１を参照すると、単結晶シリコンで形成される第１基板１００が用意される。第１基板１００上には、実施形態１と同一にリセットトランジスタ１０２、駆動トランジスタ１０４、選択トランジスタ１０６、及びロジック回路を構成するトランジスタ１０８が備わり、各トランジスタ（１０２、１０４、１０６、１０８）はゲート絶縁膜、ゲート電極、及び不純物領域を含む。ゲート電極両側壁にはスペーサが備わる。
第１基板１００上には、各トランジスタを覆う各層間絶縁（１１０、１１４、１１８、１２２、１２６）と各層間絶縁膜（１１０、１１４、１１８、１２２、１２６）を貫通しながら、トランジスタの各端子と相互に電気的に接続させる多層の配線（１１２、１１６、１２０、１２４）が備わる。各配線（１１２、１１６、１２０、１２４）はコンタクトプラグ及び導電パターンを含む。コンタクトプラグ及び導電パターンは低抵抗を有する銅で形成することができる。このように、各配線を抵抗が低い銅で形成した場合、配線の線幅及び高さを低くすることができる。従って、第１及び第２基板に形成される各層間絶縁膜の高さが低くなり、第１及び第２基板を貫通するコンタクトプラグの深さも減少する。また、全体のＣＭＯＳイメージセンサの高さも減少する。
各配線に含まれている導電パターンの下部側傍と導電パターンの上部面にはエッチング阻止膜１４０が備わる。導電パターンの上部面に形成されるエッチング阻止膜１４０は導電パターンを形成する金属の拡散を防止するための拡散防止膜にも使われる。即ち、図示したように、各層間絶縁膜（１１０、１１４、１１８、１２２、１２６）の界面にはエッチング阻止膜１４０が備わる。エッチング阻止膜１４０はシリコン窒化物で形成することができる。
また、第２基板２００の第１表面には、実施形態１と同一にフォトダイオード２１０、伝送トランジスタ２１４、及びフローティング拡散領域２１２が備わる。
第２基板２００の第１表面の下方に伝送トランジスタ２１４、フローティング拡散領域２１２、及びフォトダイオード２１０を覆う各層間絶縁膜（２１８、２２２、２２８）と各層間絶縁膜（２１８、２２２、２２８）を貫通しながら、伝送トランジスタ２１４の各端子及びフローティング拡散領域２１２を相互に電気的に接続させる多層の配線（２２０、２２４）が備わる。各配線（２２０、２２４）はコンタクトプラグ及び導電パターンを含む。コンタクトプラグ及び導電パターンは低抵抗を有する銅で形成することができる。
各配線に含まれている導電パターンの下部側傍と導電パターンの上部面にはエッチング阻止膜２６０が備わる。即ち、図示したように、各層間絶縁膜（２１８、２２２、２２８）の界面にエッチング阻止膜２６０が備わる。エッチング阻止膜２６０はシリコン窒化物で形成することができる。
実施形態１のように、第１基板１００の最上部配線を覆う層間絶縁膜１２６と、第２基板に形成された最下部配線を覆う層間絶縁膜２２８が接合された形状を有する。接合される各層間絶縁膜（２２８、１２６）はシリコン酸化物で形成される。第２基板２００の第２表面から第２基板２００の内部、第２基板２００の下方に配置される各層間絶縁膜（２１８、２２２、２２８）及び各配線（２２０、２２４）と、第１基板１００に配置される最上部層間絶縁膜１２６を貫通し、第１基板１００に形成された最上部配線（第４配線１２４）と電気的に接続されるコンタクトプラグが備わる。また、第２基板１００の第２表面上には反射防止膜２３８、カラーフィルター２４０、及びマイクロレンズ２４２が備わる。
本実施形態のように、低抵抗を有する銅配線を使うことによって、全体構造物の高さが低く高性能なイメージセンサを提供することができる。本実施形態によるイメージセンサは、配線がフォトダイオードの下に配置されるので、配線によってフォトダイオードに入射する光が減少しない。従って、シリコン酸化物に比べて低い光透過率を有するシリコン窒化物で形成されるエッチング阻止膜が銅配線の間に含まれていても、エッチング阻止膜によってフォトダイオードに入射する光が減少する問題が発生しない。
図２２〜図２７は、図２１に示したイメージセンサの製造方法を説明するための断面図である。
本実施形態によるイメージセンサは、各配線をダマシン方式で形成することを除いては実施形態１のイメージセンサの製造方法と同一である。従って、各配線を形成する方法について説明する。
先ず、第２基板に各単位素子及び配線を形成する方法を説明する。
図２２を参照すると、先ず図５で説明した工程を同一に遂行することによって、第２基板２００の第１表面にフォトダイオード２１０、伝送トランジスタ２１４、及びフローティング拡散領域２１２をそれぞれ形成する。
第２基板２００に形成されたフォトダイオード２１０、伝送トランジスタ２１４、及びフローティング拡散領域２１２を覆う第１下部層間絶縁膜２１８ａを形成する。第１下部層間絶縁膜２１８ａ上にエッチング阻止膜２６０ａを形成する。エッチング阻止膜２６０ａはシリコン窒化物で形成することができる。エッチング阻止膜２６０ａ上に第１上部層間絶縁膜２１８ｂを形成する。
第１上部層間絶縁膜２１８ｂ及びエッチング阻止膜２６０ａの一部を順にエッチングして、第１導電パターンが形成される部位に第１トレンチ２５２ａを形成する。第１トレンチ２５２ａを形成する工程で、導電パターンを貫通するコンタクトプラグが形成される部位は、第１上部層間絶縁膜２１８ｂ及びエッチング阻止膜２６０ａを除去せずに残すことが望ましい。次に、第１トレンチ２５２ａ底面の下の第１下部層間絶縁膜２１８ａの一部分をエッチングして第５コンタクトホール２５２ｂを形成する。
図２３を参照すると、第１トレンチ２５２ａ及び第５コンタクトホール２５２ｂと、第１上部層間絶縁膜２１８ｂの表面上にバリア金属膜（図示せず）を形成する。バリア金属膜は、チタニウム、チタニウム窒化物、タンタル、タンタル窒化物などを含み、これらを単独又は２以上を積層させて形成することができる。バリア金属膜上に、第５コンタクトホール及び第１トレンチの内部を満たす金属物質を形成する。金属物質は写真エッチング工程によってパターニングしにくい金属であり、一例として、銅が挙げられる。
次に、第１上部層間絶縁膜２１８ｂの表面が露出するように、金属膜を化学機械的に練磨することによって第６配線２２０を形成する。
第６配線２２０及び第１上部層間絶縁膜２１８ｂ上にエッチング阻止膜２６０ｂを形成する。エッチング阻止膜２６０ｂは第６配線２２０に含まれた金属が広がるのを防止する拡散防止膜としても提供される。
図２４を参照すると、この後、図２２及び図２３を参照して説明した同じ工程を反復的に遂行して、第２下部層間絶縁膜２２２ａ、エッチング阻止膜２６０ｃ、第２上部層間絶縁膜２２２ｂ、及びエッチング阻止膜２６０ｄを形成する。また、第６配線２２０の少なくとも一部と電気的に接続される第５配線２２４を形成する。第５配線２２４でコンタクトプラグが形成される部位は第２上部層間絶縁膜２２２ｂ及びエッチング阻止膜２６０ｄが形成されている。
図２５を参照すると、第６及び第５配線２２０、２２４で、コンタクトプラグが形成される部位の層間絶縁膜及びエッチング阻止膜を次々とエッチングして第２基板２００の第１表面を露出させるコンタクトホールを形成する。この後、コンタクトホール内に犠牲膜を埋めて犠牲プラグ２３０を形成する。犠牲プラグ２３０及びエッチング阻止膜の表面上に第６層間絶縁膜２２８を形成する。コンタクトホール、犠牲プラグ２３０、及び第６層間絶縁膜２２８は、図８〜図１０を参照して説明した同じ工程を通じて形成することができる。
次に、図２６を参照して、第１基板に各単位素子及び配線を形成する方法を説明する。
先ず、図１１を参照して説明した通り、同じ工程を遂行して第１基板１００上にリセットトランジスタ１０２、駆動トランジスタ１０４、及び選択トランジスタ１０６をそれぞれ形成する。また、ロジック回路領域の第１基板１００の表面上にもロジック回路を構成するトランジスタ１０８を形成する。
第１基板１００に形成されたトランジスタを覆う第３下部層間絶縁膜１１０ａを形成する。第３下部層間絶縁膜１１０ａ上にエッチング阻止膜１４０ａ及び第３上部層間絶縁膜１１０ｂを形成する。
第３上部層間絶縁膜１１０ｂ及びエッチング阻止膜１４０ａを順にエッチングして、導電膜パターンが形成される部位を定義する第２トレンチを形成する。次に、第２トレンチ底面の下の第３下部層間絶縁膜１１０ａの一部分をエッチングして第６コンタクトホールを形成する。
第２トレンチ及び第６コンタクトホールと第３上部層間絶縁膜１１０ｂの表面上にバリア金属膜（図示せず）を形成する。バリア金属膜上に第６コンタクトホール及び第２トレンチの内部を満たす金属物質を形成する。金属物質は、写真エッチング工程によってパターニングしにくい金属であり、一例として、銅が挙げられる。この後、第３上部層間絶縁膜１１０ｂの表面が露出するように、金属膜を化学機械的に練磨することによって、第１配線１１２を形成する。第１配線１１２及び第３上部層間絶縁膜１１０ｂ上にエッチング阻止膜１４０ｂを形成する。
この後、上述した工程を反復遂行して、各層間絶縁膜及び各配線を形成する。これで、第１基板に図２６に示した通りの構造を完成する。
図２７を参照すると、第１基板１００に形成された最上部の層間絶縁膜（第５層間絶縁膜１２６）と、第２基板２００に形成された最上部の層間絶縁膜（第６層間絶縁膜２２８）をアラインした後、接触及び圧搾させ、これを熱処理することによって層間絶縁膜を相互に接着する。この際、第１基板の最上部配線（第４配線１２４）が第２基板の犠牲プラグと対向して配置されるようにアラインして第１及び第２基板１００、２００を接着する。第１及び第２基板を接合させる工程は図１５を参照して説明した工程と同一である。
この後、図２１に示したように、第２基板２００の第２表面を練磨し、練磨された第２基板２００の表面から第１基板１００の最上部配線（第４配線１２４）まで貫通するコンタクトプラグ２３６を形成する。また、第２基板２００の第２表面上に反射防止膜２３８、カラーフィルター２４０、及びマイクロレンズ２４２を形成する。上記工程は図１６〜図２０を参照して説明した工程と同一である。
本発明の一実施形態として、２つの基板を接合して高集積化されたイメージセンサを形成した。特に、２つの基板を接合する際の各接合面には導電物質が露出せず、シリコン酸化物で形成する層間絶縁膜の表面だけが露出している。従って、基板の接合特性を向上させることができる。
一方、イメージセンサ以外にも接合面をシリコン酸化物で形成された層間絶縁膜にし、２つの基板を接合することによって、２層構造の基板が用意される多様な回路を実現することができる。これについての一例として、以下では２つの基板が接合された積層構造を有するＣＭＯＳトランジスタについて説明する。
図２８は、ＣＭＯＳトランジスタを利用したインバータの等価回路図である。
図２９は、本発明の一実施形態によるＣＭＯＳトランジスタを利用したインバータを示す断面図である。
図２９で、図面符号３５０で示した部分は第１基板３００上に形成された部材であり、図面符号４５０で示した部分は第２基板４００に形成された部材である。
図２９を参照すると、アクティブ領域及び素子分離領域３０２が区分された第１基板３００が提供される。アクティブ領域の第１基板３００上にＮＭＯＳトランジスタ３０４が備わる。ＮＭＯＳトランジスタ３０４は第１ゲート３０４ａ及び第１ゲート３０４ａの両側の第１基板３００表面の下に備わるＮ型の不純物領域３０４ｂを含む。ＮＭＯＳトランジスタ３０４のチャネル領域はＰ型不純物でドーピングされている。即ち、第１ゲートの下の第１基板表面はＰ型不純物でドーピングされている。
ＮＭＯＳトランジスタ３０４を覆う第１層間絶縁膜３０６が備わる。第１層間絶縁膜３０６を貫通して、ＮＭＯＳトランジスタ３０４の各端子と電気的に接続される第１配線３０８が備わる。
第１層間絶縁膜３０６上には第１配線３０８を覆う第２層間絶縁膜３１０が備わる。第２層間絶縁膜３１０を貫通して、第１配線３０８とそれぞれ接続される第２配線３１２が備わる。第２配線３１２は、第２基板４００に形成されている配線と直接接続されなければならないため、アラインマージンを高めるために側傍に拡張された形状を有する。
第２層間絶縁膜３１０上には、第２配線３１２を覆う第３層間絶縁膜３１４が備わる。第３層間絶縁膜３１４は、シリコン酸化物で形成され、平坦な上部面を有する。
第２基板４００の第１表面から第２基板４００内部に素子分離膜４０２が備わる。第２基板４００の第１表面にＰＭＯＳトランジスタ４０４が備わる。第２基板４００は、単結晶シリコンで形成され、２０００〜５０００Å程度の厚さを有する。ＰＭＯＳトランジスタ４０４は第２ゲート４０４ａ及び第２ゲート両側に備わるＰ型の不純物領域４０４ｂを含む。ＰＭＯＳトランジスタ４０４の第２ゲート４０４ａは第２基板４００の第１表面から第１基板３００の表面に向かうように下方に突出している。
第２基板４００の第１表面にＰＭＯＳトランジスタ４０４を覆う第５層間絶縁膜４０６が備わる。第５層間絶縁膜４０６を貫通してＰＭＯＳトランジスタの各端子と接続される第３配線４０８が備わる。
第５層間絶縁膜４０６の底面に、第３配線４０８を覆う第４層間絶縁膜４１０が備わる。第４層間絶縁膜４１０は平坦な底面を有する。また、第４層間絶縁膜４１０の底面は第１基板３００に形成された第３層間絶縁膜３１４と接合されている。
第２基板４００の第２表面から第２基板４００内部を貫通し、第５層間絶縁膜４０６、第４層間絶縁膜４１０，及び第３層間絶縁膜３１４を貫通する第１コンタクトプラグ４１２が備わる。第１コンタクトプラグ４１２は、また第２配線３１２及び第３配線４０８の一部領域を貫通する。第１コンタクトプラグ４１２の上部側壁と第２基板４００の間の界面には絶縁物質（図示せず）が介在している。
また、第２基板４００の第２表面から第２基板４００の内部を貫通してＰＭＯＳトランジスタの１つのＰ型の不純物領域４０４ｂと電気的に接触する第２コンタクトプラグ４１４が備わる。第２コンタクトプラグ４１４の側壁と第２基板４００の間の界面には絶縁物質（図示せず）が介在している。
以下では、図２９に示したＣＭＯＳトランジスタを形成する方法について簡単に説明する。
図３０及び図３１は、図２９に示したＣＭＯＳトランジスタの形成方法を示す断面図である。
図３０を参照すると、第１基板３００に素子分離工程を遂行してアクティブ領域及び素子分離領域３０２を区分する。第１基板３００上にＮＭＯＳトランジスタ３０４を形成する。
ＮＭＯＳトランジスタ３０４及び第１基板３００を覆う第１層間絶縁膜３０６を形成する。第１層間絶縁膜３０６を貫通して、ＮＭＯＳトランジスタ３０４の各端子と電気的に接続される第１配線３０８を形成する。
第１層間絶縁膜３０６上に第１配線３０８を覆う第２層間絶縁膜３１０を形成する。第２層間絶縁膜３１０を貫通して、第１配線３０８とそれぞれ接続される第２配線３１２を形成する。第２配線３１２は第２基板に形成されている配線と直接接触しなければならないため、側傍に拡張された形状を有する。
第２層間絶縁膜３１０上に、第２配線３１２を覆うように絶縁物質を蒸着し、第２配線３１２の上部面が露出するように絶縁物質を平坦化する。次に、第２配線３１２を覆う絶縁物質を再び蒸着することによって、平坦な上部面を有する第３層間絶縁膜３１４を形成する。第３層間絶縁膜はシリコン酸化物で形成される。
図３１を参照すると、第２基板４００の第１表面にＰＭＯＳトランジスタ４０４を形成する。ＰＭＯＳトランジスタ４０４は第２ゲート４０４ａ及び第２ゲート４０４ａ両側の基板表面の下に備わるＰ型の不純物領域４０４ｂを含む。
第２基板４００の第１表面に、ＰＭＯＳトランジスタを覆う第５層間絶縁膜４０６を形成する。第５層間絶縁膜４０６を貫通してＰＭＯＳトランジスタ４０４の各端子と接続される第３配線４０８を形成する。
写真エッチング工程を通じて、第３配線４０８を形成する導電パターンを貫通し、第２基板４００の第１表面を露出するコンタクトホールを形成する。コンタクトホール内に犠牲膜を埋めて平坦化することによって、犠牲プラグ４１８を形成する。
次に、第５層間絶縁膜４０６上に、平坦な上部面を有する第４層間絶縁膜４１０を形成する。
再び、図２９を参照すると、第１基板３００の第３層間絶縁膜３１４と第２基板４００の第４層間絶縁膜４１０を接合する。この際、第２基板４００に形成された犠牲プラグ４１８が第１基板３００の第２配線３１２の導電パターンと対向して配置されるように第１及び第２基板３００、４００をアラインして接合する。第３層間絶縁膜３１４と第４層間絶縁膜４１０を接合する工程は図１５で説明した工程と同一である。
次に、第２基板４００の第２表面を、練磨工程を通じて除去する。写真エッチング工程を通じて、第２基板４００の第２表面をエッチングして底面に犠牲プラグ４１８を露出させる第２コンタクトホールを形成する。続いて、犠牲プラグ４１８を除去し、犠牲プラグ４１８の下の第４及び第３層間絶縁膜４１０、３１４を除去することによって第３コンタクトホールを形成する。第３コンタクトホールの底面には第１基板３００に形成された第２配線３１２の上部面が露出する。この後、第３コンタクトホールの上部側壁に絶縁膜を形成する。また、第３コンタクトホール内部を完全に埋めるように導電膜を形成し、導電膜を練磨して第１コンタクトプラグ４１２を形成する。
この後、第２基板の第２表面から第２基板内部にコンタクトホールを形成する。コンタクトホール内に導電物質を埋めて練磨することによって、ＰＭＯＳトランジスタの不純物領域と電気的に接続される第２コンタクトプラグ４１４を形成する。
上述したように、接合面がシリコン酸化物で形成される層間絶縁膜で形成するようにして２つの基板を接合して半導体素子を実現することができる。接合された基板はコンタクトプラグによって電気的に接続される。
半導体素子を形成する工程で、上部に位置する基板にはアッシング工程を通じて容易に除去される犠牲プラグが形成されており、５０００Å以上の深いコンタクトプラグを容易に形成することができる。しかも、基板接合で金属物質が相互に接合しないので、金属物質の接合不良による半導体素子の不良が発生しない。
図３２は、本発明の一実施形態によるイメージセンサを含むプロセッサ基盤システムを示す概略図である。
図３２を参照すると、プロセッサ基盤システム７００はＣＭＯＳイメージセンサ７１０の出力イメージを処理するシステムである。プロセッサ基盤システム７００は、コンピュータシステム、カメラシステム、スキャナ、機械化された時計システム、ナビゲーションシステム、ビデオフォン、監督システム、自動フォーカスシステム、追跡システム、動作監視システム、イメージ安定化システムなどを例示することができるが、これに制限されるものではない。
コンピュータシステムなどと同じプロセッサ基盤システム７００は、バス７０５を通じて入出力（Ｉ／Ｏ）素子７３０とコミュニケーションできるマイクロプロセッサなどと同じ中央情報処理装置（ＣＰＵ）７２０を含む。ＣＭＯＳイメージセンサ７１０は、バス７０５又は他の通信リンクを通じてシステムとコミュニケーションすることができる。プロセッサ基盤システム７００は、バス７０５を通じてＣＰＵ７２０とコミュニケーションできるＲＡＭ７４０、フロッピー（登録商標）ディスクドライブ７５０、及び／又はＣＤ ＲＯＭドライブ７５５、及びポート７６０を更に含むことができる。ポート７６０は、ビデオカード、サウンドカード、メモリーカード、ＵＳＢ素子などをカップリングしたり、また他のシステムとデータを通信できたりするポートであってもよい。ＣＭＯＳイメージセンサ７１０は、ＣＰＵ、デジタル信号処理装置ＤＳＰ、又はマイクロプロセッサなどと共に集積することができる。また、メモリを共に集積することもできる。場合によってはプロセッサと別個のチップに集積することもできる。
上述した通り、本発明によれば、高集積化されたＣＭＯＳイメージセンサを提供することができる。ＣＭＯＳイメージセンサは、デジタルカメラ、ビデオカメラ、ＰＣＳ（Ｐｅｒｓｏｎａｌ Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｓｙｓｔｅｍ）、ゲーム機器、軽費用カメラ、医療用マイクロカメラ、ロボットなど多様な分野で利用することができる。
以上、図面を参照しながら本発明の実施形態について詳細に説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
２０ タイミング発生器
３０ 行デコーダ
４０ 行ドライバ
５０ 相関二重サンプラー（ＣＤＳ）
６０ アナログデジタルコンバータ（ＡＤＣ）
７０ ラッチ部
８０ 列デコーダ
９０ アクティブピクセルセンサ（ＡＰＳ）アレイ
１００、３００ 第１基板
１０２ リセットトランジスタ
１０２ａ、１０４ａ、１０６ａ、１０８ａ ゲート
１０２ｂ、１０４ｂ、１０６ｂ、１０８ｂ 不純物領域
１０４ 駆動トランジスタ
１０６ 選択トランジスタ
１０８ ロジック回路を構成するトランジスタ
１１０、３０６ 第１層間絶縁膜
１１０ａ 第３下部層間絶縁膜
１１０ｂ 第３上部層間絶縁膜
１１２、３０８ 第１配線
１１４、３１０ 第２層間絶縁膜
１１６、３１２ 第２配線
１１８、３１４ 第３層間絶縁膜
１２０、４０８ 第３配線
１２２、４１０ 第４層間絶縁膜
１２４ 第４配線
１２４ａ 第４配線の導電パターン（第６導電パターン）
１２６、４０６ 第５層間絶縁膜
１４０、１４０ａ、１４０ｂ、１４０ｃ、１４０ｄ、１４０ｅ、１４０ｆ、１４０ｇ、１４０ｈ、２６０、２６０ａ、２６０ｂ、２６０ｃ、２６０ｄ エッチング阻止膜
１５０、３５０ 第１基板上に形成された部材
２００、４００ 第２基板
２００ａ 第２基板のエピタキシャル単結晶シリコン膜
２０１ 素子分離膜パターン
２０４ Ｎウェル
２０６ Ｎ型フォトダイオード領域
２０８ Ｐ型フォトダイオード領域
２１０ フォトダイオード
２１２ フローティング拡散領域
２１４ 伝送トランジスタ
２１６ スペーサ
２１７ 第１コンタクトホール
２１８ 第８層間絶縁膜
２１８ａ 第１下部層間絶縁膜
２１８ｂ 第１上部層間絶縁膜
２２０ 第６配線
２２２ 第７層間絶縁膜
２２２ａ 第２下部層間絶縁膜
２２２ｂ 第２上部層間絶縁膜
２２４ 第５配線
２２４ａ 第５配線の導電パターン
２２８ 第６層間絶縁膜
２３０、４１８ 犠牲プラグ
２３１ フォトレジストパターン
２３２ 第２コンタクトホール
２３４ 第３コンタクトホール
２３５ 第４コンタクトホール
２３６ コンタクトプラグ
２３８ 反射防止膜
２４０ カラーフィルター
２４２ マイクロレンズ
２５０、４５０ 第２基板に形成された部材
２５２ａ 第１トレンチ
２５２ｂ 第５コンタクトホール
３０２ 素子分離領域
３０４ ＮＭＯＳトランジスタ
３０４ａ ＮＭＯＳトランジスタの第１ゲート
３０４ｂ Ｎ型の不純物領域
４０２ 素子分離膜
４０４ ＰＭＯＳトランジスタ
４０４ａ ＰＭＯＳトランジスタの第２ゲート
４０４ｂ Ｐ型の不純物領域
４１２ 第１コンタクトプラグ
４１４ 第２コンタクトプラグ
７００ プロセッサ基盤システム
７０５ バス
７１０ ＣＭＯＳイメージセンサ
７２０ 中央情報処理装置（ＣＰＵ）
７３０ 入出力（Ｉ／Ｏ）素子
７４０ ＲＡＭ
７５０ フロッピー（登録商標）ディスクドライブ
７５５ ＣＤ ＲＯＭドライブ
７６０ ポート

Claims (10)

  1. 駆動素子が配置された第１基板と、
    前記第１基板上に前記駆動素子を覆う第１シリコン酸化膜と、
    光電変換素子が配置された第２基板と、
    前記光電変換素子を覆い、表面部位が前記第１シリコン酸化膜の上部面とボンディングされた第２シリコン酸化膜と、
    前記第２基板、前記第２シリコン酸化膜、及び前記第１シリコン酸化膜の一部を貫通する接続部と、を備えることを特徴とするイメージセンサ。
  2. 前記駆動素子は、リセットトランジスタ、駆動トランジスタ、及び選択トランジスタを含むことを特徴とする請求項１に記載のイメージセンサ。
  3. 前記光電変換素子は、フォトダイオードを含むことを特徴とする請求項１に記載のイメージセンサ。
  4. 前記光電変換素子は、フォトダイオード、伝達トランジスタ、及びフローティング拡散領域を含むことを特徴とする請求項１に記載のイメージセンサ。
  5. 前記第２基板に備わる１つのフローティング拡散領域は、複数個の伝送トランジスタの間に備わり、２つ以上のピクセルで共通に使用されることを特徴とする請求項４に記載のイメージセンサ。
  6. 前記第２基板上には、少なくとも２つのフローティング拡散領域を接続する配線が備わることを特徴とする請求項５に記載のイメージセンサ。
  7. 前記接続部は、前記フローティング拡散領域に接続される配線と電気的に接続されることを特徴とする請求項６に記載のイメージセンサ。
  8. 前記第１基板にはロジック領域が含まれ、該ロジック領域にロジック回路が備わることを特徴とする請求項１に記載のイメージセンサ。
  9. 第１基板上に駆動素子を形成する段階と、
    前記第１基板上に、前記駆動素子を覆う第１シリコン酸化膜を形成する段階と、
    前記第２基板上に光電変換素子を形成する段階と、
    前記光電変換素子を覆う第２シリコン酸化膜を形成する段階と、
    前記第１シリコン酸化膜と前記第２シリコン酸化膜とを接合する段階と、
    前記第２基板及び前記第２シリコン酸化膜と、前記第１シリコン酸化膜の少なくとも一部とを貫通する接続部を形成する段階と、を有することを特徴とするイメージセンサ製造方法。
  10. 前記光電変換素子は、フォトダイオード、伝達トランジスタ、及びフローティング拡散領域を含むことを特徴とする請求項９に記載のイメージセンサ製造方法。
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Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011204915A (ja) * 2010-03-25 2011-10-13 Sony Corp 半導体装置、半導体装置の製造方法、半導体装置の設計方法、及び電子機器
JP2013017124A (ja) * 2011-07-06 2013-01-24 Olympus Corp 固体撮像装置、撮像装置、および信号読み出し方法
JP2013026565A (ja) * 2011-07-25 2013-02-04 Sony Corp 固体撮像装置、固体撮像装置の製造方法、および電子機器
JP2013084763A (ja) * 2011-10-11 2013-05-09 Sony Corp 固体撮像装置、固体撮像装置の製造方法、および電子機器
WO2014002852A1 (ja) * 2012-06-29 2014-01-03 ソニー株式会社 半導体装置、半導体装置の製造方法、及び、電子機器
JP2015162675A (ja) * 2014-02-27 2015-09-07 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 酸化物貫通ビア接続を備える画像システム
US9349761B2 (en) 2011-12-07 2016-05-24 Olympus Corporation Solid-state image pickup device and color signal reading method including a plurality of electrically-coupled substrates
JP2017147465A (ja) * 2017-04-26 2017-08-24 キヤノン株式会社 半導体装置およびその製造方法
JP2017195410A (ja) * 2012-06-25 2017-10-26 パナソニックＩｐマネジメント株式会社 固体撮像装置
WO2018198814A1 (ja) * 2017-04-28 2018-11-01 ソニーセミコンダクタソリューションズ株式会社 半導体デバイス、製造方法、撮像素子、および電子機器
JP2018182346A (ja) * 2018-08-08 2018-11-15 キヤノン株式会社 半導体装置およびその製造方法
US10229948B2 (en) 2012-09-28 2019-03-12 Canon Kabushiki Kaisha Semiconductor apparatus
JP2020053701A (ja) * 2018-08-08 2020-04-02 キヤノン株式会社 半導体デバイスの製造方法
WO2020080327A1 (ja) * 2018-10-17 2020-04-23 ソニーセミコンダクタソリューションズ株式会社 撮像素子および電子機器
KR20200043772A (ko) * 2018-10-18 2020-04-28 삼성전자주식회사 Sl 기반의 3d 이미지 센서

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5029624B2 (ja) * 2009-01-15 2012-09-19 ソニー株式会社 固体撮像装置及び電子機器
KR101411800B1 (ko) 2009-12-26 2014-06-24 캐논 가부시끼가이샤 고체 촬상 장치 및 촬상 시스템
JP5843475B2 (ja) * 2010-06-30 2016-01-13 キヤノン株式会社 固体撮像装置および固体撮像装置の製造方法
JP2012015400A (ja) * 2010-07-02 2012-01-19 Canon Inc 固体撮像装置
JP6018376B2 (ja) * 2011-12-05 2016-11-02 キヤノン株式会社 固体撮像装置およびカメラ
KR20130106619A (ko) * 2012-03-20 2013-09-30 삼성전자주식회사 이미지 센서 및 그 제조 방법
KR101240537B1 (ko) * 2012-05-07 2013-03-11 (주)실리콘화일 이종접합 구조의 칩 적층 이미지센서 및 그 제조방법
CN104380467B (zh) * 2012-06-27 2017-11-17 松下知识产权经营株式会社 固体摄像装置
JP2014022561A (ja) * 2012-07-18 2014-02-03 Sony Corp 固体撮像装置、及び、電子機器
JP2014099582A (ja) * 2012-10-18 2014-05-29 Sony Corp 固体撮像装置
KR101334220B1 (ko) * 2012-11-16 2013-11-29 (주)실리콘화일 버팅 콘택 방식을 이용한 웨이퍼 간의 전기적 연결방법 및 이를 이용하여 구현한 반도체 장치
US8773562B1 (en) * 2013-01-31 2014-07-08 Apple Inc. Vertically stacked image sensor
US9252180B2 (en) * 2013-02-08 2016-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. Bonding pad on a back side illuminated image sensor
US9711555B2 (en) * 2013-09-27 2017-07-18 Taiwan Semiconductor Manufacturing Company, Ltd. Dual facing BSI image sensors with wafer level stacking
KR101542881B1 (ko) * 2013-11-13 2015-08-11 (주)실리콘화일 기판 분리형 3차원 적층구조의 이미지센서 및 그 제조방법
US10163897B2 (en) 2013-11-15 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Inter-level connection for multi-layer structures
US9319613B2 (en) * 2013-12-05 2016-04-19 Omnivision Technologies, Inc. Image sensor having NMOS source follower with P-type doping in polysilicon gate
KR102180102B1 (ko) * 2014-03-07 2020-11-17 삼성전자주식회사 이미지 센서 및 그 제조방법
US10014333B2 (en) * 2015-08-26 2018-07-03 Semiconductor Components Industries, Llc Back-side illuminated pixels with interconnect layers
KR20170056909A (ko) * 2015-11-16 2017-05-24 삼성전자주식회사 이미지 센서 및 이를 포함하는 전자 장치
KR102423813B1 (ko) * 2015-11-27 2022-07-22 삼성전자주식회사 반도체 소자
CN105428383A (zh) * 2015-12-21 2016-03-23 豪威科技(上海)有限公司 一种cmos图像传感器及其制造方法
US9728575B1 (en) * 2016-02-08 2017-08-08 Semiconductor Components Industries, Llc Pixel and circuit design for image sensors with hole-based photodiodes
US10044960B2 (en) * 2016-05-25 2018-08-07 Omnivision Technologies, Inc. Systems and methods for detecting light-emitting diode without flickering
US10431614B2 (en) 2017-02-01 2019-10-01 Semiconductor Components Industries, Llc Edge seals for semiconductor packages
KR102366971B1 (ko) 2017-08-08 2022-02-24 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
TWI745515B (zh) * 2017-12-22 2021-11-11 啟耀光電股份有限公司 電子裝置與其製造方法
JP7607456B2 (ja) * 2018-10-30 2024-12-27 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子および撮像装置
KR102746120B1 (ko) 2019-03-11 2024-12-23 삼성전자주식회사 반도체 장치 및 그 제조 방법
US12185018B2 (en) 2019-06-28 2024-12-31 Apple Inc. Stacked electromagnetic radiation sensors for visible image sensing and infrared depth sensing, or for visible image sensing and infrared image sensing
CN112866546B (zh) * 2019-11-12 2022-09-27 Oppo广东移动通信有限公司 对焦方法和装置、电子设备、计算机可读存储介质
US20210366953A1 (en) * 2020-05-21 2021-11-25 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement and method of making
US11217525B1 (en) * 2020-07-01 2022-01-04 Nanya Technology Corporation Semiconductor structure and method of forming the same
US12451419B2 (en) * 2022-04-25 2025-10-21 Taiwan Semiconductor Manufacturing Co., Ltd. Wafer-on-wafer cascode HEMT device
KR20240086387A (ko) * 2022-12-09 2024-06-18 삼성전자주식회사 이미지 센서

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11145281A (ja) * 1997-11-06 1999-05-28 Mitsubishi Electric Corp 半導体装置の製造方法
JP2004055590A (ja) * 2002-07-16 2004-02-19 Sony Corp 固体撮像素子
WO2006129762A1 (ja) * 2005-06-02 2006-12-07 Sony Corporation 半導体イメージセンサ・モジュール及びその製造方法
WO2008074688A1 (fr) * 2006-12-20 2008-06-26 E2V Semiconductors Procede de fabrication de capteur d'image a haute densite d'integration
JP2008536330A (ja) * 2005-04-13 2008-09-04 シリコンファイル・テクノロジーズ・インコーポレイテッド ３次元構造を有するイメージセンサの分離型単位画素及びその製造方法
WO2009117046A1 (en) * 2008-03-17 2009-09-24 Eastman Kodak Company Stacked image sensor with shared diffusion regions
JP2009290000A (ja) * 2008-05-29 2009-12-10 Toshiba Corp 固体撮像装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6927432B2 (en) * 2003-08-13 2005-08-09 Motorola, Inc. Vertically integrated photosensor for CMOS imagers
EP1677364A1 (fr) * 2004-12-30 2006-07-05 St Microelectronics S.A. Capteur de lumière situé au-dessus d'un circuit intégré
KR100775058B1 (ko) * 2005-09-29 2007-11-08 삼성전자주식회사 픽셀 및 이를 이용한 이미지 센서, 그리고 상기 이미지센서를 포함하는 이미지 처리 시스템
KR100801447B1 (ko) 2006-06-19 2008-02-11 (주)실리콘화일 배면 광 포토다이오드를 이용한 이미지센서 및 그 제조방법
KR100870109B1 (ko) 2006-06-19 2008-11-25 (주)실리콘화일 단위픽셀들 사이의 신호간섭을 방지하는 3차원 구조를 갖는픽셀어레이 및 이를 구비하는 이미지센서
US8049256B2 (en) * 2006-10-05 2011-11-01 Omnivision Technologies, Inc. Active pixel sensor having a sensor wafer connected to a support circuit wafer
US7482646B2 (en) * 2006-10-18 2009-01-27 Hejian Technology (Suzhou) Co., Ltd. Image sensor
US7659595B2 (en) * 2007-07-16 2010-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded bonding pad for backside illuminated image sensor
US7897428B2 (en) * 2008-06-03 2011-03-01 International Business Machines Corporation Three-dimensional integrated circuits and techniques for fabrication thereof
US20100079633A1 (en) * 2008-09-30 2010-04-01 Kim Jong Man Image sensor and manufacturing method of image sensor
KR101124857B1 (ko) * 2008-09-30 2012-03-27 주식회사 동부하이텍 이미지센서 및 그 제조방법
JP4835710B2 (ja) * 2009-03-17 2011-12-14 ソニー株式会社 固体撮像装置、固体撮像装置の製造方法、固体撮像装置の駆動方法、及び電子機器
JP5985136B2 (ja) * 2009-03-19 2016-09-06 ソニー株式会社 半導体装置とその製造方法、及び電子機器
DE102009047120A1 (de) 2009-11-25 2011-05-26 Dr. Johannes Heidenhain Gmbh Anordnung mit einem an einem Träger befestigten Maßstab

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11145281A (ja) * 1997-11-06 1999-05-28 Mitsubishi Electric Corp 半導体装置の製造方法
JP2004055590A (ja) * 2002-07-16 2004-02-19 Sony Corp 固体撮像素子
JP2008536330A (ja) * 2005-04-13 2008-09-04 シリコンファイル・テクノロジーズ・インコーポレイテッド ３次元構造を有するイメージセンサの分離型単位画素及びその製造方法
WO2006129762A1 (ja) * 2005-06-02 2006-12-07 Sony Corporation 半導体イメージセンサ・モジュール及びその製造方法
WO2008074688A1 (fr) * 2006-12-20 2008-06-26 E2V Semiconductors Procede de fabrication de capteur d'image a haute densite d'integration
WO2009117046A1 (en) * 2008-03-17 2009-09-24 Eastman Kodak Company Stacked image sensor with shared diffusion regions
JP2009290000A (ja) * 2008-05-29 2009-12-10 Toshiba Corp 固体撮像装置

Cited By (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011204915A (ja) * 2010-03-25 2011-10-13 Sony Corp 半導体装置、半導体装置の製造方法、半導体装置の設計方法、及び電子機器
US8946898B2 (en) 2010-03-25 2015-02-03 Sony Corporation Semiconductor apparatus, method of manufacturing semiconductor apparatus, method of designing semiconductor apparatus, and electronic apparatus
US9276033B2 (en) 2010-03-25 2016-03-01 Sony Corporation Semiconductor apparatus, method of manufacturing semiconductor apparatus, method of designing semiconductor apparatus, and electronic apparatus
JP2013017124A (ja) * 2011-07-06 2013-01-24 Olympus Corp 固体撮像装置、撮像装置、および信号読み出し方法
US9070796B2 (en) 2011-07-06 2015-06-30 Olympus Corporation Solid-state imaging device and imaging apparatus
JP2013026565A (ja) * 2011-07-25 2013-02-04 Sony Corp 固体撮像装置、固体撮像装置の製造方法、および電子機器
JP2013084763A (ja) * 2011-10-11 2013-05-09 Sony Corp 固体撮像装置、固体撮像装置の製造方法、および電子機器
US9349761B2 (en) 2011-12-07 2016-05-24 Olympus Corporation Solid-state image pickup device and color signal reading method including a plurality of electrically-coupled substrates
JP2017195410A (ja) * 2012-06-25 2017-10-26 パナソニックＩｐマネジメント株式会社 固体撮像装置
WO2014002852A1 (ja) * 2012-06-29 2014-01-03 ソニー株式会社 半導体装置、半導体装置の製造方法、及び、電子機器
US9343392B2 (en) 2012-06-29 2016-05-17 Sony Corporation Semiconductor device, manufacturing method for semiconductor device, and electronic device
JPWO2014002852A1 (ja) * 2012-06-29 2016-05-30 ソニー株式会社 半導体装置、半導体装置の製造方法、及び、電子機器
US9524925B2 (en) 2012-06-29 2016-12-20 Sony Corporation Method of manufacturing a semiconductor device
US9922961B2 (en) 2012-06-29 2018-03-20 Sony Corporation Semiconductor device, manufacturing method for semiconductor device, and electronic device
US10229948B2 (en) 2012-09-28 2019-03-12 Canon Kabushiki Kaisha Semiconductor apparatus
JP2015162675A (ja) * 2014-02-27 2015-09-07 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 酸化物貫通ビア接続を備える画像システム
JP2017147465A (ja) * 2017-04-26 2017-08-24 キヤノン株式会社 半導体装置およびその製造方法
WO2018198814A1 (ja) * 2017-04-28 2018-11-01 ソニーセミコンダクタソリューションズ株式会社 半導体デバイス、製造方法、撮像素子、および電子機器
US11688757B2 (en) 2017-04-28 2023-06-27 Sony Semiconductor Solutions Corporation Semiconductor device, manufacturing method, imaging element, and electronic device
US12538591B2 (en) 2017-04-28 2026-01-27 Sony Semiconductor Solutions Corporation Imaging device
JP2020053701A (ja) * 2018-08-08 2020-04-02 キヤノン株式会社 半導体デバイスの製造方法
JP2018182346A (ja) * 2018-08-08 2018-11-15 キヤノン株式会社 半導体装置およびその製造方法
JP2024086835A (ja) * 2018-10-17 2024-06-28 ソニーセミコンダクタソリューションズ株式会社 撮像素子および電子機器
EP3869563A4 (en) * 2018-10-17 2022-01-26 Sony Semiconductor Solutions Corporation IMAGING ELEMENT AND ELECTRONIC EQUIPMENT
JPWO2020080327A1 (ja) * 2018-10-17 2021-09-16 ソニーセミコンダクタソリューションズ株式会社 撮像素子および電子機器
JP7472032B2 (ja) 2018-10-17 2024-04-22 ソニーセミコンダクタソリューションズ株式会社 撮像素子および電子機器
US12148787B2 (en) 2018-10-17 2024-11-19 Sony Semiconductor Solutions Corporation Image sensor and electronic apparatus
JP7732022B2 (ja) 2018-10-17 2025-09-01 ソニーセミコンダクタソリューションズ株式会社 撮像素子および電子機器
EP4580349A3 (en) * 2018-10-17 2025-10-01 Sony Semiconductor Solutions Corporation Image sensor and electronic apparatus
WO2020080327A1 (ja) * 2018-10-17 2020-04-23 ソニーセミコンダクタソリューションズ株式会社 撮像素子および電子機器
KR102573305B1 (ko) 2018-10-18 2023-08-31 삼성전자 주식회사 Sl 기반의 3d 이미지 센서
KR20200043772A (ko) * 2018-10-18 2020-04-28 삼성전자주식회사 Sl 기반의 3d 이미지 센서

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Publication number Publication date
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