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JP2010114370A - 不揮発性半導体記憶装置、及びその製造方法 - Google Patents

不揮発性半導体記憶装置、及びその製造方法 Download PDF

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Abstract

【課題】高い信頼性を有し且つ安価な不揮発性半導体記憶装置、及びその製造方法を提供する。
【解決手段】メモリストリングＭＳは、垂直方向に延びる一対の柱状部３５ａ、それらの下端を連結する連結部３５ｂを有するＵ字状半導体層３５と、柱状部３５ａを取り囲むように形成された電荷蓄積層３４と、柱状部３５ａ及び電荷蓄積層３４を取り囲むように形成された第１〜第４ワード線導電層３２ａ〜３２ｄとを備える。ドレイン側選択トランジスタＳＤＴｒは、柱状部３５ａの上面から上方に延びるドレイン側柱状半導体層４７ａと、ドレイン側柱状半導体層４７ａを取り囲むように形成されたドレイン側ゲート絶縁層４６ａと、ドレイン側柱状半導体層４７ａ及びドレイン側ゲート絶縁層４６ａを取り囲むように形成されたドレイン側導電層４２ａとを備える。ドレイン側柱状半導体層４７ａの実効的不純物濃度は、Ｕ字状半導体層３５の実効的不純物濃度以下である。
【選択図】図５

Description

本発明は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置、及びその製造方法に関する。
従来、シリコン基板上の２次元平面内に素子を集積して、ＬＳＩが形成されてきた。メモリの記憶容量を増加させるには、一素子の寸法を小さくする（微細化する）のが一般的だが、近年その微細化もコスト的、技術的に困難なものになってきた。微細化のためにはフォトリソグラフィの技術向上が必要であるが、リソグラフィ工程に要するコストは増加の一途を辿っている。また、仮に微細化が達成されたとしても、駆動電圧などがスケーリングされない限り、素子間の耐圧など物理的な限界点を迎える事が予想される。つまり、デバイスとしての動作が困難になる可能性が高い。
そこで、近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した半導体記憶装置が提案されている（特許文献１参照）。
メモリセルを３次元的に配置した従来の半導体記憶装置の一つに、円柱型構造のトランジスタを用いた半導体記憶装置がある（特許文献１）。円柱型構造のトランジスタを用いた半導体記憶装置においては、ゲート電極となる多層の導電層、及びピラー状の柱状半導体が設けられる。柱状半導体は、トランジスタのチャネル（ボディ）部として機能する。柱状半導体の周りには、メモリゲート絶縁層が設けられている。これら導電層、柱状半導体、メモリゲート絶縁層を含む構成は、メモリストリングと呼ばれる。
上記従来技術を用いてさらに集積化する場合、柱状半導体の長さは増大する。したがって、セル電流の向上が望まれる。一方、読み出しマージン確保のためには、非選択のメモリストリングからのリーク電流を低減する必要がある。
特開２００７−２６６１４３号
本発明は、高い信頼性を有する不揮発性半導体記憶装置、及びその製造方法を提供する。
本発明の一態様に係る不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリング、及び前記メモリストリングの両端に接続された選択トランジスタを有する不揮発性半導体記憶装置であって、前記メモリストリングは、基板に対して垂直方向に延びる一対の柱状部、及び前記一対の柱状部の下端を連結させるように形成された連結部を有する第１半導体層と、前記柱状部の側面を取り囲むように形成された電荷蓄積層と、前記柱状部の側面及び前記電荷蓄積層を取り囲むように形成された第１導電層とを備え、前記選択トランジスタは、前記柱状部の上面から上方に延びる第２半導体層と、前記第２半導体層の側面を取り囲むように形成されたゲート絶縁層と、前記第２半導体層の側面及び前記ゲート絶縁層を取り囲むように形成された第２導電層とを備え、前記第１導電層は、前記メモリセルの制御電極として機能し、前記第２導電層は、前記選択トランジスタの制御電極として機能し、前記第２半導体層の実効的不純物濃度は、前記第１半導体層の実効的不純物濃度以下であることを特徴とする。
本発明の一態様に係る不揮発性半導体記憶装置の製造方法は、電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリング、及び前記メモリストリングの両端に接続された選択トランジスタを有する不揮発性半導体記憶装置の製造方法であって、第１層間絶縁層に挟まれた複数の第１導電層を堆積させる工程と、前記第１導電層の上層に第２層間絶縁層に挟まれた第２導電層を堆積させる工程と、前記複数の第１導電層を、基板と平行な方向からみてＵ字状に貫いて第１ホールを形成する工程と、前記第２導電層を貫いて第２ホールを形成する工程と、前記第１ホールに面する前記第１導電層の側壁に電荷蓄積層を形成する工程と、前記第２ホールに面する前記第２導電層の側壁に絶縁層を形成する工程と、前記第１ホールを埋めるように第１半導体層を形成する工程と、前記第２ホールを埋めるように第２半導体層を形成する工程とを備え、前記第２半導体層の実効的不純物濃度は、前記第１半導体層の実効的不純物濃度以下とすることを特徴とする。
本発明は、高い信頼性を有する不揮発性半導体記憶装置、及びその製造方法を提供することが可能となる。
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の一実施形態について説明する。
［第１実施形態］
（第１実施形態に係る不揮発性半導体記憶装置１００の構成）
図１は、本発明の第１実施形態に係る不揮発性半導体記憶装置１００の概略図を示す。図１に示すように、第１実施形態に係る不揮発性半導体記憶装置１００は、主として、メモリトランジスタ領域１２、ワード線駆動回路１３、ソース側選択ゲート線（ＳＧＳ）駆動回路１４、ドレイン側選択ゲート線（ＳＧＤ）駆動回路１５、センスアンプ１６、ソース線駆動回路１７、及びバックゲートトランジスタ駆動回路１８を有する。メモリトランジスタ領域１２は、データを記憶するメモリトランジスタを有する。ワード線駆動回路１３は、ワード線ＷＬに印加する電圧を制御する。ソース側選択ゲート線（ＳＧＳ）駆動回路１４は、ソース側選択ゲート線ＳＧＳに印加する電圧を制御する。ドレイン側選択ゲート線（ＳＧＤ）駆動回路１５は、ドレイン側選択ゲート線（ＳＧＤ）に印加する電圧を制御する。センスアンプ１６は、メモリトランジスタから読み出した電位を増幅する。ソース線駆動回路１７は、ソース線ＳＬに印加する電圧を制御する。バックゲートトランジスタ駆動回路１８は、バックゲート線ＢＧに印加する電圧を制御する。なお、上記の他、第１実施形態に係る不揮発性半導体記憶装置１００は、ビット線ＢＬに印加する電圧を制御するビット線駆動回路を有する。（図示略）。
図２は、第１実施形態に係る不揮発性半導体記憶装置１００のメモリトランジスタ領域１２の一部の概略斜視図である。第１実施形態において、メモリトランジスタ領域１２は、メモリストリングＭＳ、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒをｍ×ｎ個（ｍ、ｎは自然数）を有している。図２においては、ｍ＝６、ｎ＝２の一例を示している。
第１実施形態に係る不揮発性半導体記憶装置１００において、メモリトランジスタ領域１２には、複数のメモリストリングＭＳが設けられている。詳しくは後述するが、メモリストリングＭＳは、電気的に書き換え可能な複数のメモリトランジスタＭＴｒ１〜ＭＴｒ８が直列に接続された構成を有する。図１及び図２に示すように、メモリストリングＭＳを構成するメモリトランジスタＭＴｒ〜ＭＴｒ８は、半導体層を複数積層することによって形成されている。
各メモリストリングＭＳは、Ｕ字状半導体ＳＣ、ワード線ＷＬ１〜ＷＬ８、及びバックゲート線ＢＧを有する。ドレイン側選択トランジスタＳＤＴｒは、柱状半導体ＳＣａ、及びドレイン側選択ゲート線ＳＧＤを有する。ソース側選択トランジスタＳＳＴｒは、柱状半導体ＳＣｂ、及びソース側選択ゲート線ＳＧＳを有する。
Ｕ字状半導体ＳＣは、ロウ方向からみてＵ字状に形成されている。Ｕ字状半導体ＳＣは、半導体基板Ｂａに対して略垂直方向に延びる一対の柱状部ＣＬ、及び一対の柱状部ＣＬの下端を連結させるように形成された連結部ＪＰを有する。なお、柱状部ＣＬは、円柱状であっても、角柱状であってもよい。また、柱状部ＣＬは、段々形状を有する柱状であってもよい。ここで、ロウ方向は、積層方向に直交する方向であり、後述するカラム方向は、積層方向及びロウ方向に直交する方向である。
Ｕ字状半導体ＳＣは、一対の柱状部ＣＬの中心軸を結ぶ直線がカラム方向に平行になるように配置されている。また、Ｕ字状半導体ＳＣは、ロウ方向及びカラム方向から構成される面内にマトリクス状となるように配置されている。
柱状半導体ＳＣａは、一方の柱状部ＣＬの上面から上方に延びるように形成されている。柱状半導体ＳＣｂは、他方の柱状部ＣＬの上面から上方に延びるように形成されている。
各層のワード線ＷＬ１〜ＷＬ８は、ロウ方向に平行に延びる形状を有している。各層のワード線ＷＬ１〜ＷＬ８は、カラム方向に所定ピッチを設けて、互いに絶縁分離してライン状に繰り返して形成されている。ワード線ＷＬ１は、ワード線ＷＬ８と同層に形成されている。同様に、ワード線ＷＬ２は、ワード線ＷＬ７と同層に形成され、ワード線ＷＬ３は、ワード線ＷＬ６と同層に形成され、ワード線ＷＬ４は、ワード線ＷＬ５と同層に形成されている。
カラム方向の同位置に設けられロウ方向に並ぶメモリトランジスタＭＴｒ１〜ＭＴｒ８のゲートは、同一のワード線ＷＬ１〜ＷＬ８に接続されている。各ワード線ＷＬ１〜ＷＬ８のロウ方向の端部は、階段状に形成されている。各ワード線ＷＬ１〜ＷＬ８は、ロウ方向に複数並ぶ柱状部ＣＬを取り囲むように形成されている。
図３に示すように、ワード線ＷＬ１〜ＷＬ８と柱状部ＣＬとの間には、ＯＮＯ（Oxide-Nitride-Oxide）層ＮＬが形成されている。ＯＮＯ層ＮＬは、柱状部ＣＬに接するトンネル絶縁層ＴＩ、トンネル絶縁層ＴＩに接する電荷蓄積層ＥＣ、及び電荷蓄積層ＥＣに接するブロック絶縁層ＢＩを有する。電荷蓄積層ＥＣは、電荷を蓄積する機能を有する。上記構成を換言すると、電荷蓄積層ＥＣは、柱状部ＣＬの側面を取り囲むように形成されている。各ワード線ＷＬ１〜ＷＬ８は、電荷蓄積層ＥＣを取り囲むように形成されている。
ドレイン側選択ゲート線ＳＧＤは、最上部のワード線ＷＬ１の上部に設けられている。ドレイン側選択ゲート線ＳＧＤは、ロウ方向に平行に延びる形状を有している。ドレイン側選択ゲート線ＳＧＤは、カラム方向に所定ピッチを交互に設けて、後述するソース側選択ゲート線ＳＧＳを挟むように、ライン状に繰り返し形成されている。ドレイン側選択ゲート線ＳＧＤは、ロウ方向に複数並ぶ柱状半導体ＳＣａを取り囲むように形成されている。図３に示すように、ドレイン側選択ゲート線ＳＧＤと柱状半導体ＳＣａとの間には、ゲート絶縁層ＤＧＩが形成されている。上記構成を換言すると、各ドレイン側選択ゲート線ＳＧＤは、ゲート絶縁層ＤＧＩを取り囲むように形成されている。
ソース側選択ゲート線ＳＧＳは、最上部のワード線ＷＬ８の上部に設けられている。ソース側選択ゲート線ＳＧＳは、ロウ方向に平行に延びる形状を有している。ソース側選択ゲート線ＳＧＳは、カラム方向に所定ピッチに設けて、上述したドレイン側選択ゲート線ＳＧＤを間に挟んで、ライン状に繰り返し形成されている。ソース側選択ゲート線ＳＧＳは、ロウ方向に複数行並ぶ柱状半導体ＳＣｂを取り囲むように形成されている。図３に示すように、ソース側選択ゲート線ＳＧＳと柱状半導体ＳＣｂとの間には、ゲート絶縁層ＳＧＩが形成されている。上記構成を換言すると、各ドレイン側選択ゲート線ＳＧＳは、ゲート絶縁層ＳＧＩを取り囲むように形成されている。
バックゲート線ＢＧは、複数の連結部ＪＰの下部を覆うように、ロウ方向及びカラム方向に２次元的に広がって形成されている。図３に示すように、バックゲート線ＢＧと連結部ＪＰとの間には、上述したＯＮＯ層ＮＬが形成されている。
ソース側選択ゲート線ＳＧＳにて取り囲まれたカラム方向に隣接する一対の柱状半導体ＳＣｂの上端には、ソース線ＳＬが形成されている。
ドレイン側選択ゲート線ＳＧＤにて取り囲まれた柱状半導体ＳＣａの上端には、プラグ線ＰＬを介してビット線ＢＬが形成されている。各ビット線ＢＬは、ソース線ＳＬよりも上方に位置するように形成されている。各ビット線ＢＬは、ロウ方向に所定間隔を設けてカラム方向に延びるライン状に繰り返し形成されている。
次に、図２〜図４を参照して、第１実施形態におけるメモリストリングＭＳ、ドレイン側選択トランジスタＳＤＴｒ、ソース側選択トランジスタＳＳＴｒにより構成される回路構成を説明する。図４は、第１実施形態における一つのメモリストリングＭＳ、ドレイン側選択トランジスタＳＤＴｒ、ソース側選択トランジスタＳＳＴｒの回路図である。
図２〜図４に示すように、第１実施形態において、各メモリストリングＭＳは、電気的に書き換え可能な８つのメモリトランジスタＭＴｒ１〜ＭＴｒ８が直列に接続されたものである。ソース側選択トランジスタＳＳＴｒ、ドレイン側選択トランジスタＳＤＴｒは、メモリストリングＭＳの両端に接続されている。バックゲートトランジスタＢＧＴｒは、メモリストリングＭＳ（メモリトランジスタＭＴｒ４とメモリトランジスタＭＴｒ５との間）に設けられている。
各メモリトランジスタＭＴｒは、柱状部ＣＬ、ＯＮＯ層ＮＬ（電荷蓄積層ＥＣ）、及びワード線ＷＬにより構成されている。ワード線ＷＬのＯＮＯ層ＮＬに接する端部は、メモリトランジスタＭＴｒの制御ゲート電極として機能する。
ドレイン側選択トランジスタＳＤＴｒは、柱状半導体ＳＣａ、ゲート絶縁層ＤＧＩ、及びドレイン側選択ゲート線ＳＧＤにより構成されている。ドレイン側選択ゲート線ＳＧＤのゲート絶縁層ＤＧＩに接する端部は、ドレイン側選択トランジスタＳＤＴｒの制御ゲート電極として機能する。
ソース側選択トランジスタＳＳＴｒは、柱状半導体ＳＣｂ、ゲート絶縁層ＳＧＩ、及びソース側選択ゲート線ＳＧＳにより構成されている。ソース側選択ゲート線ＳＧＳのゲート絶縁層ＳＧＩに接する端部は、ソース側選択トランジスタＳＳＴｒの制御ゲート電極として機能する。
バックゲートトランジスタＢＧＴｒは、連結部ＪＰ、ＯＮＯ層ＮＬ（電荷蓄積層ＥＣ）、及びバックゲート線ＢＧにより構成されている。バックゲート線ＢＧのＯＮＯ層ＮＬに接する端部は、バックゲートトランジスタＢＧＴｒの制御ゲート電極として機能する。
（第１実施形態に係る不揮発性半導体装置１００の具体的構成）
次に、図５を参照して、第１実施形態に係る不揮発性半導体装置１００の具体的構成について説明する。図５は、第１実施形態に係る不揮発性半導体装置１００のメモリトランジスタ領域１２の断面図である。
図５に示すように、メモリセトランジスタ領域１２は、半導体基板Ｂａから積層方向に、順次、バックゲートトランジスタ層２０、メモリトランジスタ層３０、選択トランジスタ層４０、及び配線層５０を有する。バックゲートトランジスタ層２０は、上述したバックゲートトランジスタＢＧＴｒとして機能する。メモリトランジスタ層３０は、上述したメモリトランジスタＭＴｒ１〜ＭＴｒ８として機能する。選択トランジスタ層４０は、上述したソース側選択トランジスタ層ＳＳＴｒ及びドレイン側選択トランジスタＳＤＴｒとして機能する。
バックゲートトランジスタ層２０は、半導体基板Ｂａの上に順次積層されたバックゲート絶縁層２１、及びバックゲート導電層２２を有する。これらバックゲート絶縁層２１、及びバックゲート導電層２２は、メモリトランジスタ領域１２の端部までロウ方向及びカラム方向に広がって形成されている。
バックゲート導電層２２は、後述するＵ字状半導体層３５の連結部３５ｂの下面及び側面を覆い且つ連結部３５ｂの上面と同じ高さまで形成されている。
バックゲート絶縁層２１は、酸化シリコン（ＳｉＯ２）にて構成されている。バックゲート導電層２２は、ポリシリコン（Ｓｉ）にて構成されている。
また、バックゲートトランジスタ層２０は、バックゲート導電層２２を堀込むように形成されたバックゲートホール２３を有する。バックゲートホール２３は、ロウ方向に短手、カラム方向に長手を有する開口にて構成されている。バックゲートホール２３は、ロウ方向及びカラム方向に所定間隔毎に形成されている。換言すると、バックゲートホール２３は、ロウ方向及びカラム方向を含む面内にてマトリクス状に形成されている。
メモリトランジスタ層３０は、バックゲート導電層２２の上に、交互に積層された第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、及び第１〜第４ワード線導電層３２ａ〜３２ｄを有する。
第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、第１〜第４ワード線導電層３２ａ〜３２ｄは、ロウ方向に延びるように且つカラム方向に所定間隔を設けて繰り返しライン状に形成されている。第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、第１〜第４ワード線導電層３２ａ〜３２ｄは、ロウ方向の端部にて階段状に加工されている。
第１〜第５ワード線間絶縁層３１ａ〜３１ｅは、酸化シリコン（ＳｉＯ２）にて構成されている。第１〜第４ワード線導電層３２ａ〜３２ｄは、ポリシリコン（Ｓｉ）にて構成されている。
メモリトランジスタ層３０は、第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、第１〜第４ワード線導電層３２ａ〜３２ｄを貫通するように形成されたメモリホール３３を有する。メモリホール３３は、各バックゲートホール２３のカラム方向の両端近傍の位置に整合するように形成されている。
また、上記バックゲートトランジスタ層２０及びメモリトランジスタ層３０は、メモリゲート絶縁層３４、及びＵ字状半導体層３５を有する。メモリゲート絶縁層３４は、メモリホール３３に面する第１〜第５ワード線間絶縁層３１ａ〜３１ｅ及び第１〜第４ワード線導電層３２ａ〜３２ｄの側壁、及びバックゲートホール２３に面するバックゲート導電層２２の側壁に形成されている。
Ｕ字状半導体層３５は、ロウ方向からみてＵ字状に形成されている。Ｕ字状半導体層３５は、メモリゲート絶縁層３４に接し且つバックゲートホール２３及びメモリホール３３を埋めるように形成されている。Ｕ字状半導体層３５は、ロウ方向からみて半導体基板Ｂａに対して垂直方向に延びる一対の柱状部３５ａ、及び一対の柱状部３５ａの下端を連結させるように形成された連結部３５ｂを有する。
メモリゲート絶縁層３４は、酸化シリコン（ＳｉＯ２）−窒化シリコン（ＳｉＮ）−酸化シリコン（ＳｉＯ２）にて構成されている。Ｕ字状半導体層３５は、リン（Ｐ）をドープされたポリシリコン（Ｓｉ）（ｎ型半導体）にて構成されている。Ｕ字状半導体層３５は、１×１０１９ｃｍ−３以上の実効的不純物濃度を有する。ここで、実効的不純物濃度は、ｎ型不純物濃度からｐ型不純物濃度を差し引いた濃度である。
上記バックゲートトランジスタ層２０及びメモリトランジスタ層３０の構成において、バックゲート導電層２２は、バックゲートトランジスタＢＧＴｒのゲートとして機能する。バックゲート導電層２２は、バックゲート線ＢＧとして機能する。第１〜第４ワード線導電層３２ａ〜３２ｄは、メモリトランジスタＭＴｒ１〜ＭＴｒ８のゲートとして機能する、第１〜第４ワード線導電層３２ａ〜３２ｄは、ワード線ＷＬ１〜ＷＬ８として機能する。
選択トランジスタ層４０は、メモリトランジスタ層３０の上に堆積された層間絶縁層４１、ドレイン側導電層４２ａ、ソース側導電層４２ｂ、選択トランジスタ絶縁層４３、及び層間絶縁層４４を有する。層間絶縁層４１は、第１〜第５ワード線間絶縁層３１ａ〜３１ｅ及び第１〜第４ワード線導電層３２ａ〜３２ｄの側面に接するように形成されている。ドレイン側導電層４２ａ、ソース側導電層４２ｂ、及び選択トランジスタ絶縁層４３は、ロウ方向に延びるように且つカラム方向に所定間隔を設けて繰り返しライン状に形成されている。
ドレイン側導電層４２ａは、カラム方向に所定ピッチを設けてロウ方向に延びるように形成されている。同様に、ソース側導電層４２ｂは、カラム方向に所定ピッチに設けてロウ方向に延びるように形成されている。一対のドレイン側導電層４２ａと一対のソース側導電層４２ｂは、カラム方向に交互に形成されている。選択トランジスタ絶縁層４３は、上記のように形成されたドレイン側導電層４２ａ及びソース側導電層４２ｂの間に形成されている。層間絶縁層４４は、ドレイン側導電層４２ａ、ソース側導電層４２ｂ、及び選択トランジスタ絶縁層４３上に形成されている。
ドレイン側導電層４２ａ及びソース側導電層４２ｂは、ホウ素（Ｂ）がドープされたポリシリコン（Ｓｉ）（Ｐ＋型半導体）にて構成されている。層間絶縁層４１、４４及び選択トランジスタ絶縁層４３は、酸化シリコン（ＳｉＯ２）にて構成されている。
さらに、選択トランジスタ層４０は、ドレイン側ホール４５ａ、ソース側ホール４５ｂ、ソース線配線溝４５ｃ、ドレイン側ゲート絶縁層４６ａ、ソース側ゲート絶縁層４６ｂ、ドレイン側柱状半導体層４７ａ、ソース側柱状半導体層４７ｂ、プラグ導電層４８ａ、及びソース導電層４８ｂを有する。
ドレイン側ホール４５ａは、層間絶縁層４４、ドレイン側導電層４２ａ、及び層間絶縁層４１を貫通するように形成されている。ソース側ホール４５ｂは、層間絶縁層４４、ソース側導電層４２ｂ、及び層間絶縁層４１を貫通するように形成されている。ドレイン側ホール４５ａ及びソース側ホール４５ｂは、メモリホール３３に整合する位置に形成されている。ソース線配線溝４５ｃは、カラム方向に隣接するソース側ホール４５ｂの上部にて層間絶縁層４４を掘り込むように形成されている。ソース線配線溝４５ｃは、カラム方向に隣接するソース側ホール４５ｂの上部を繋ぎ且つロウ方向に延びるように形成されている。
ドレイン側ゲート絶縁層４６ａは、ドレイン側ホール４５ａに面する層間絶縁層４１、ドレイン側導電層４２ａ及び層間絶縁層４４の側壁に形成されている。ソース側ゲート絶縁層４６ｂは、ソース側ホール４５ｂに面する層間絶縁層４１、ソース側導電層４２ｂ及び層間絶縁層４４の側壁に形成されている。ドレイン側柱状半導体層４７ａは、ドレイン側ホール４５ａ内の所定高さまでドレイン側ゲート絶縁層４６ａに接するように形成されている。ソース側柱状半導体層４７ｂは、ソース側ホール４６ｂの所定高さまでソース側ゲート絶縁層４６ｂに接するように形成されている。
プラグ導電層４８ａは、ドレイン側ホール４５ａ内の所定高さから、選択トランジスタ層４０の上面まで、ドレイン側ホール４５ａを埋めるように形成されている。ソース導電層４８ｂは、ソース側ホール４５ｂ内の所定高さから、選択トランジスタ層４０の上面まで、ソース側ホール４５ｂ及びソース線配線溝４５ｃを埋めるように形成されている。
ドレイン側ゲート絶縁層４６ａ及びソース側ゲート絶縁層４６ｂは、酸化シリコン（ＳｉＯ２）にて構成されている。ドレイン側柱状半導体層４７ａ及びソース側柱状半導体層４７ｂは、微少量のリン（Ｐ）がドープされたポリシリコン（Ｓｉ）（ｎ型半導体）、又は不純物がドープされていないポリシリコン（Ｓｉ）（ｉ型半導体）にて構成されている。ドレイン側柱状半導体層４７ａ及びソース側柱状半導体層４７ｂは、３×１０１７ｃｍ−３以下の実効的不純物濃度を有する。すなわち、ドレイン側柱状半導体層４７ａ及びソース側柱状半導体層４７ｂの実効的不純物濃度は、Ｕ字状半導体層３５の実効的不純物濃度よりも低い。プラグ導電層４８ａ及びソース導電層４８ｂは、チタン（Ｔｉ）−窒化チタン（ＴｉＮ）−タングステン（Ｗ）にて構成されている。
上記選択トランジスタ層４０の構成において、ドレイン側導電層４２ａは、ドレイン側選択トランジスタ層ＳＤＴｒのゲートとして機能する。また、ドレイン側導電層４２ａは、ドレイン側選択線ＳＧＤとして機能する。ソース側導電層４２ｂは、ソース側選択トランジスタＳＳＴｒのゲートとして機能する。また、ソース側導電層４２ｂは、ソース側選択線ＳＧＳとして機能する。ソース導電層４８ｂは、ソース線ＳＬとして機能する。
配線層５０は、層間絶縁層５１、ホール５１ａ、プラグ層５１ｂ、及びビット線層５２を有する。層間絶縁層５１は、選択トランジスタ層４０の上面に形成されている。ホール５１ａは層間絶縁層５１を貫通してドレイン側ホール４５ａに整合する位置に形成されている。プラグ層５１ｂは、ホール５１ａを埋めるように、層間絶縁層５１の上面まで形成されている。ビット線層５２は、プラグ層５１ｂの上面に接するように、ロウ方向に所定ピッチをもって、カラム方向に延びるライン状に形成されている。
層間絶縁層５１は、酸化シリコン（ＳｉＯ２）にて構成されている。プラグ層５１ｂ、ビット線層５２は、チタン（Ｔｉ）−窒化チタン（ＴｉＮ）−タングステン（Ｗ）にて構成されている。
上記配線層５０の構成において、ビット線層５２は、ビット線ＢＬとして機能する。
（第１実施形態に係る不揮発性半導体記憶装置１００の製造方法）
次に、図６〜図２３を参照して、第１実施形態に係る不揮発性半導体記憶装置１００の製造方法を説明する。図６〜図２３は、第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
先ず、図６に示すように、半導体基板Ｂａ上に酸化シリコン（ＳｉＯ２）及びポリシリコン（ｐ−Ｓｉ）を堆積させ、バックゲート絶縁層２１及びバックゲート導電層２２を形成する。
次に、図７に示すように、リソグラフィ法やＲＩＥ（Reactive Ion Etching）法を用いて、バックゲート導電層２２を彫り込み、バックゲートホール２３を形成する。
続いて、図８に示すように、バックゲートホール２３を埋めるように、窒化シリコン（ＳｉＮ）を堆積させ、犠牲層６１を形成する。
次に、図９に示すように、バックゲート導電層２２及び犠牲層６１の上に、酸化シリコン（ＳｉＯ２）及びポリシリコン（Ｓｉ）を交互に堆積させ、第１〜第５ワード線間絶縁層３１ａ〜３１ｅ及び第１〜第４ワード線導電層３２ａ〜３２ｄを形成する。
続いて、図１０に示すように、第１〜第５ワード線間絶縁層３１ａ〜３１ｅ及び第１〜第４ワード線導電層３２ａ〜３２ｄを貫通させて、メモリホール３３を形成する。メモリホール３３は、犠牲層６１のカラム方向の両端上面に達するように形成する。
次に、図１１に示すように、メモリホール３３を埋めるように、窒化シリコン（ＳｉＮ）を堆積させ、犠牲層６２を形成する。
続いて、図１２に示すように、第１〜第５ワード線間絶縁層３１ａ〜３１ｅ及び第１〜第４ワード線導電層３２ａ〜３２ｄを貫通させて、溝６３を形成する。溝６３は、カラム方向に並ぶメモリホール３３の間に形成する。溝６３は、ロウ方向に延びるように形成する。
次に、図１３に示すように、溝６３を埋めるように、酸化シリコン（ＳｉＯ２）を堆積させ、層間絶縁層４１を形成する。
続いて、図１４に示すように、層間絶縁層４１上に、ポリシリコン（Ｓｉ）及び酸化シリコン（ＳｉＯ２）を堆積させ、ドレイン側導電層４２ａ、ソース側導電層４２ｂ、選択トランジスタ絶縁層４３、及び層間絶縁層４４を形成する。ここで、カラム方向に所定ピッチを設けてロウ方向に延びるように、ドレイン側導電層４２ａ、ソース側導電層４２ｂ、選択トランジスタ絶縁層４３を形成する。一対のドレイン側導電層４２ａと一対のソース側導電層４２ｂは、交互にカラム方向に配列するように形成する。
次に、図１５に示すように、層間絶縁層４４、ドレイン側導電層４２ａ、及び層間絶縁層４１を貫通させて、ドレイン側ホール４５ａを形成する。また、層間絶縁層４４、ソース側導電層４２ｂ、及び層間絶縁層４１を貫通させて、ソース側ホール４５ｂを形成する。ドレイン側ホール４５ａ及びソース側ホール４５ｂは、メモリホール３３に整合する位置に形成する。
続いて、図１６に示すように、熱燐酸溶液にて、犠牲層６１、６２を除去する。
次に、図１７に示すように、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、及び酸化シリコン（ＳｉＯ２）を堆積させ、ＯＮＯ層６４を形成する。ＯＮＯ層６４は、バックゲートホール２３、メモリホール３３、ドレイン側ホール４５ａ、及びソース側ホール４５ｂの側面を覆うように形成する。
続いて、図１８に示すように、メモリホール３３、及びバックゲートホール２３内にポリシリコン（Ｓｉ）を堆積させ、リン（Ｐ）をドープする。これら工程により、Ｕ字状半導体層３５を形成する。ここで、Ｕ字状半導体層３５の実効的不純物濃度は、１×１０１９ｃｍ−３以上とする。
次に、図１９に示すように、ドレイン側ホール４５ａ、及びソース側ホール４５ｂに形成されたＯＮＯ層６４を除去する。この工程により、メモリホール３３及びバックゲートホール２３に残存したＯＮＯ層６４は、メモリゲート絶縁層３４となる。
続いて、図２０に示すように、ドレイン側ホール４５ａ、及びソース側ホール４５ｂに面する側壁に、酸化シリコン（ＳｉＯ２）を堆積させ、ドレイン側ゲート絶縁層４６ａ、及びソース側ゲート絶縁層４６ｂを形成する。
次に、図２１に示すように、ドレイン側ホール４５ａ、及びソース側ホール４５ｂ内に所定高さまでポリシリコン（Ｓｉ）を堆積させ、リン（Ｐ）をドープする。これら工程により、ドレイン側柱状半導体層４７ａ、及びソース側柱状半導体層４７ｂを形成する。ここで、ドレイン側柱状半導体層４７ａ、及びソース側柱状半導体層４７ｂの実効的不純物濃度は、３×１０１７ｃｍ−３以下とする。すなわち、ドレイン側柱状半導体層４７ａ、及びソース側柱状半導体層４７ｂの実効的不純物濃度は、Ｕ字状半導体層３５の実効的不純物濃度以下とする。
続いて、図２２に示すように、カラム方向に隣接する各ソース側ホール４５ｂの上部をカラム方向につなぐように層間絶縁層４４を堀込み、ソース線配線溝４５ｃを形成する。ソース線配線溝４５ｃは、カラム方向に短手、ロウ方向に長手を有する矩形状の開口を有するように形成する。
次に、図２３に示すように、ドレイン側ホール４２ａ、ソース側ホール４２ｂ、及びソース線配線溝４５ｃを埋めるように、チタン（Ｔｉ）−窒化チタン（ＴｉＮ）−タングステン（Ｗ）を堆積させ、プラグ層４８ａ、及びソース線導電層４８ｂを形成する。
続いて、配線層５０を形成し、図５に示す不揮発性半導体記憶装置１００を形成する。
（第１実施形態に係る不揮発性半導体記憶装置１００の効果）
次に、第１実施形態に係る不揮発性半導体記憶装置１００の効果について説明する。第１実施形態に係る不揮発性半導体記憶装置１００は、上記積層構造に示したように高集積化可能である。
不揮発性半導体記憶装置１００において、ドレイン側柱状半導体層４７ａ及びソース側柱状半導体層４７ｂの実効的不純物濃度は、Ｕ字状半導体層３５の実効的不純物濃度よりも小さい。したがって、不揮発性半導体記憶装置１００は、メモリトランジスタＭＴｒ１〜ＭＴｒ８のゲート間（第１〜第４ワード線導電層３２ａ〜３２ｄ間）の寄生抵抗を低減し、読み出し時のセル電流を増大させることができる。また、不揮発性半導体記憶装置１００は、生成再結合電流を低減し、カットオフ特性の良好なドレイン側選択トランジスタＳＤＴｒ及びソース側選択トランジスタＳＳＴｒを構成することができる。
また、ドレイン側柱状半導体層４７ａ及びソース側柱状半導体層４７ｂの実効的不純物濃度は、３×１０１７ｃｍ−３以下であり、Ｕ字状半導体層３５の実効的不純物濃度は、１×１０１９ｃｍ−３以上である。ここで、一般にポリシリコン層中のキャリア密度は、約１×１０１８ｃｍ−３の実効的不純物濃度を境に急激に変化することが知られている。すなわち、第１実施形態に係る不揮発性半導体記憶装置１００において、ドレイン側柱状半導体層４７ａ、ソース側柱状半導体層４７ｂの実効的不純物濃度、及びＵ字状半導体層３５の実効的不純物濃度は、１×１０１８ｃｍ−３の実効的不純物濃度を避けるように構成されている。したがって、第１実施形態に係る不揮発性半導体記憶装置１００の製造時において実効的不純物濃度にわずかな変動が生じた場合であっても、そのキャリア密度は、大きく変化することはない。第１実施形態に係る不揮発性半導体記憶装置１００は、歩留まりを向上させることができる。
また、不揮発性半導体記憶装置１００は、ホウ素（Ｂ）がドープされたポリシリコン（Ｓｉ）（Ｐ＋型半導体）にて構成されたドレイン側導電層４２ａ、及びソース側導電層４２ｂを有する。したがって、第１実施形態に係る不揮発性半導体記憶装置１００は、ドレイン側選択トランジスタＳＤＴｒ及びソース側選択トランジスタＳＳＴｒの閾値電圧を正とすることができる。これにより、ソース側選択ゲート線駆動回路１４及びドレイン側選択ゲート線駆動回路１５を単純化することができる。
［第２実施形態］
（第２実施形態に係る不揮発性半導体装置の具体的構成）
次に、図２４を参照して、第２実施形態に係る不揮発性半導体記憶装置の具体的構成について説明する。図２４は、第２実施形態に係る不揮発性半導体記憶装置のメモリトランジスタ領域１２の断面図である。なお、第２実施形態において、第１実施形態と同様の構成については、同一符号を付し、その説明を省略する。
図２４に示すように、第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態と異なる、バックゲートトランジスタ層２０ａ、メモリトランジスタ層３０ａ、及び選択トランジスタ層４０ａを有する。
バックゲートトランジスタ層２０ａ及びメモリトランジスタ層３０ａは、第１実施形態と異なるＵ字状半導体層３５Ａを有する。さらに、バックゲートトランジスタ層２０ａ及びメモリトランジスタ層３０ａは、内部絶縁層３６を有する。
Ｕ字状半導体層３５Ａは、第１実施形態と同様に、Ｕ字状に構成されており、一対の柱状部３５Ａａ、及び一対の柱状部３５Ａａの下端を連結させるように形成された連結部３５Ａｂを有する。一方、Ｕ字状半導体層３５Ａは、第１実施形態と異なり、一方の柱状部３５Ａａの上端から連結部３５Ａｂを介して他方の柱状部３５Ａａの上端へと連通する中空３５Ａｃを有する。
内部絶縁層３６は、中空３５Ａｃを埋めるように形成されている。内部絶縁層３６は、酸化シリコン（ＳｉＯ２）にて構成されている。
選択トランジスタ層４０ａは、第１実施形態と異なるドレイン側柱状半導体層４７Ａａ、及びソース側柱状半導体層４７Ａｂを有する。さらに、選択トランジスタ層４０ａ、内部絶縁層４９ａ、４９ｂを有する。
ドレイン側柱状半導体層４７Ａａは、第１実施形態と同様に、柱状に形成されている。一方、ドレイン側柱状半導体層４７Ａａは、第１実施形態と異なり、その上端から下端まで中空４７Ａａａを有する。ソース側柱状半導体層４７Ａｂは、第１実施形態と同様に、柱状に形成されている。一方、ソース側柱状半導体層４７Ａｂは、第１実施形態と異なり、その上端から下端まで中空４７Ａｂｂを有する。
内部絶縁層４９ａは、ドレイン側柱状半導体層４７Ａａの中空４７Ａａａ内に形成されている。内部絶縁層４９ｂは、ソース側柱状半導体層４７Ａｂの中空４７Ａｂｂ内に形成されている。内部絶縁層４９ａ、４９ｂは、酸化シリコン（ＳｉＯ２）にて構成されている。
（第２実施形態に係る不揮発性半導体記憶装置の製造方法）
次に、図２５〜図２９を参照して、第２実施形態に係る不揮発性半導体記憶装置の製造方法を説明する。図２５〜図２９は、第２実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
先ず、第１実施形態の図６〜図１０に示す工程までを行なう。次に、図１０に示した犠牲層６１を、熱燐酸溶液にて除去し、バックゲートホール２３、及びメモリホール３３を形成する。続いて、図２５に示すように、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、及び酸化シリコン（ＳｉＯ２）を堆積させ、メモリゲート絶縁層３４を形成する。メモリゲート絶縁層３４は、バックゲートホール２３及びメモリホール３３に面する側面を覆うように形成する。
次に、図２６に示すように、バックゲートホール２２及びメモリホール３３に面する側壁にポリシリコン（Ｓｉ）を形成し、リン（Ｐ）をドープする。この工程により、中空３５Ａｃを有するＵ字状半導体層３５Ａを形成する。そして、バックゲートホール２２及びメモリホール３３を埋めるように、酸化シリコン（ＳｉＯ２）を堆積させ、Ｕ字状半導体層３５Ａの中空３５Ａｃ内に内部絶縁層３６を形成する。更に、内部絶縁層３６をエッチバックした後、ポリシリコンを堆積させ、その上部を平坦化することで、メモリホール３３（内部絶縁層３６）の上部に、中空３５Ａｃを封止する蓋状の層を形成する。
続いて、第１実施形態の図１４及び図１５と同様の工程を行い、図２７に示すように、層間絶縁層４４、ドレイン側絶縁層４２ａ、及び層間絶縁層４１を貫通するようにドレイン側ホール４５ａを形成する。また、層間絶縁層４４、ソース側絶縁層４２ｂ、及び層間絶縁層４１を貫通するように、ソース側ホール４５ｂを形成する。ここで、ドレイン側ホール４５ａ及びソース側ホール４５ｂは、メモリホール３３に整合する位置に形成する。
次に、図２８に示すように、ドレイン側ホール４５ａ、及びソース側ホール４５ｂに面する側面に酸化シリコン（ＳｉＯ２）を堆積させ、ドレイン側ゲート絶縁層４６ａ及びソース側ゲート絶縁層４６ｂを形成する。
続いて、図２９に示すように、ドレイン側ホール４５ａ及びソース側ホール４５ｂに面する側壁（所定高さまで）に、ポリシリコン（Ｓｉ）を形成し、リン（Ｐ）をドープする。この工程により、中空４７Ａａａを有するドレイン側柱状半導体層４７Ａａ、及び中空４７Ａｂｂを有するソース側柱状半導体層４７Ａｂを形成する。続いて、ドレイン側ホール４５ａ及びソース側ホール４５ｂの所定高さまで、酸化シリコン（ＳｉＯ２）を堆積させ、ドレイン側柱状半導体層４７Ａａの中空４７Ａａａ内に内部絶縁層４９ａを形成する。また、ソース側柱状半導体層４７Ａｂの中空４７Ａｂｂ内に内部絶縁層４９ｂを形成する。更に、内部絶縁層４９ａ、４９ｂをエッチバックした後、ポリシリコンを堆積させ、その上部を平坦化することで、ドレイン側ホール４５ａ（内部絶縁層４９ａ）、ソース側ホール４５ｂ（内部絶縁層４９ｂ）の上部に、中空４７Ａａａ、４７Ａｂｂを封止する蓋状の層を形成する。そして、第１実施形態の図２２及び図２３に示す工程を行った後に配線層５０を形成し、図２４に示す不揮発性半導体記憶装置を形成する。
（第２実施形態に係る不揮発性半導体記憶装置の効果）
次に、第２実施形態に係る不揮発性半導体記憶装置の効果について説明する。第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態と略同様の構成を有する。したがって、第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様の効果を奏する。
さらに、第２実施形態に係る不揮発性半導体記憶装置において、Ｕ字状半導体層３５Ａ、ドレイン側柱状半導体層４７Ａａ及びソース側柱状半導体層４７Ａｂは、中空４７Ａａａ、４７Ａｂｂを有して形成されている。この構成により、バックゲートホール２３の径、メモリホール３３の径、ドレイン側ホール４５ａ及びソース側ホール４５ｂの径によらず、一定の厚みを有するＵ字状半導体層３５Ａ、ドレイン側柱状半導体層４７Ａａ及びソース側柱状半導体層４７Ａｂを形成することが可能である。つまり、第１実施形態に係る不揮発性半導体装置１００は、製造時の開口径のバラツキによらず、メモリトランジスタＭＴｒ１〜ＭＴｒ８、ドレイン側選択トランジスタＳＤＴｒ及びソース側選択トランジスタＳＳＴｒの特性を保つことが可能である。
［第３実施形態］
（第３実施形態に係る不揮発性半導体装置の具体的構成）
次に、図３０を参照して、第３実施形態に係る不揮発性半導体記憶装置の具体的構成について説明する。図３０は、第３実施形態に係る不揮発性半導体記憶装置のメモリトランジスタ領域１２の断面図である。なお、第３実施形態において、第１及び第２実施形態と同様の構成については、同一符号を付し、その説明を省略する。
図３０に示すように、第３実施形態に係る不揮発性半導体記憶装置は、第１及び第２実施形態と異なるバックゲートトランジスタ層２０ｂ、メモリトランジスタ層３０ｂ、及び選択トランジスタ層４０ｂを有する。
バックゲートトランジスタ層２０ｂ、メモリトランジスタ層３０ｂ、及び選択トランジスタ層４０ｂは、第２実施形態と異なるＵ字状半導体層３５Ｂ、内部絶縁層３６Ｂ、ドレイン側柱状半導体層４７Ｂａ、ソース側柱状半導体層４７Ｂｂ、内部絶縁層４９Ｂａ、４９Ｂｂを有する。
Ｕ字状半導体層３５Ｂ、ドレイン側柱状半導体層４７Ｂａ、及びソース側柱状半導体層４７Ｂｂは、連続して一体に形成されている。Ｕ字状半導体層３５Ｂは中空３５Ｂｃを有し、ドレイン側柱状半導体層４７Ｂａは中空４７Ｂａａを有し、及びソース側柱状半導体層４７Ｂｂは中空４７Ｂｂｂを有する。中空３５Ｂｃ、中空４７Ｂａａ及び中空４７Ｂａａは、互いに連通するように形成されている。なお、Ｕ字状半導体層３５Ｂの中空３５Ｂｃは、一方の柱状部３５Ｂａの上端から連結部３５Ｂｂを介して他方の柱状部３５Ｂａの上端へと連通するように形成されている。
Ｕ字状半導体層３５Ｂの実効的不純物濃度は、第１及び第２実施形態と同様に、１×１０１９ｃｍ−３以上であり、ドレイン側柱状半導体層４７Ｂａ、ソース側柱状半導体層４７Ｂｂの実効的不純物濃度は、３×１０１７ｃｍ−３以下である。
内部絶縁層３６Ｂは、Ｕ字状半導体層３５Ｂの中空３５Ｂｃ内に形成されている。内部絶縁層３６Ｂは、酸化シリコン（ＳｉＯ２）にて構成されている。
内部絶縁層４９Ｂａは、ドレイン側柱状半導体層４７Ｂａの中空４７Ｂａａ内に形成されている。内部絶縁層４９Ｂｂは、ソース側柱状半導体層４７Ｂｂの中空４７Ｂｂｂ内に形成されている。内部絶縁層４９Ｂａ、４９Ｂｂは、ＢＳＧ（ボロン（Ｂ）がドープされた酸化シリコン（ＳｉＯ２））にて構成されている。
（第３実施形態に係る不揮発性半導体記憶装置の製造方法）
次に、図３１〜図３３を参照して、第３実施形態に係る不揮発性半導体記憶装置の製造方法を説明する。図３１〜図３３は、第３実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
先ず、第１実施形態の図６〜図１６に示す工程までを行なう。次に、図３１に示すように、メモリホール３３に面する側壁に、メモリゲート絶縁層３４を形成する。また、ドレイン側ホール４５ａ及びソース側ホール４５ｂに面する側壁に、ドレイン側ゲート絶縁層４６ａ及びソース側ゲート絶縁層４６ｂを形成する。
続いて、図３２に示すように、メモリホール３３に面する側面、ドレイン側ホール４５ａに面する側面、及びソース側ホール４５ｂに面する側面にＵ字状半導体層３５Ｂ、ドレイン側柱状半導体層４７Ｂａ、及びソース側柱状半導体層４７Ｂｂを形成する。ここで、Ｕ字状半導体層３５Ｂ、ドレイン側柱状半導体層４７Ｂａ、及びソース側柱状半導体層４７Ｂｂは、連続的に一体形成される。ドレイン側柱状半導体層４７Ｂａ、及びソース側柱状半導体層４７Ｂｂは、ドレイン側ホール４５ａ及びソース側ホール４５ｂの所定高さまで形成する。Ｕ字状半導体層３５Ｂは、Ｕ字状半導体層３５Ｂ、ドレイン側柱状半導体層４７Ｂａ、及びソース側柱状半導体層４７Ｂｂは、中空３５Ｂｃ、４７Ｂａａ、４７Ｂｂｂを有するように形成する。
次に、図３３に示すように、Ｕ字状半導体層３５Ｂの中空３５Ｂｃを埋めるように、酸化シリコン（ＳｉＯ２）を堆積させ、内部絶縁層３６Ｂを形成する。続いて、ドレイン側柱状半導体層４７Ｂａ、及びソース側柱状半導体層４７Ｂｂの中空４７Ｂａａ、４７Ｂｂｂを埋めるように、ＢＳＧを堆積させ、内部絶縁層４９Ｂａ、４９Ｂｂを形成する。
次に、図３３に示す工程の後、内部絶縁層４９Ｂａ、４９Ｂｂに含まれるボロン（Ｂ）は、ドレイン側柱状半導体層４７Ｂａ、及びソース側柱状半導体層４７Ｂｂへと拡散する。これにより、ドレイン側柱状半導体層４７Ｂａ、及びソース側柱状半導体層４７Ｂｂの実効的不純物濃度は、Ｕ字状半導体層３５Ｂの実効的不純物濃度よりも小さくなる。そして、第１実施形態の図２２及び図２３に示す工程を行った後に配線層５０を形成し、図３０に示す不揮発性半導体記憶装置を形成する。
（第３実施形態に係る不揮発性半導体記憶装置の効果）
次に、第３実施形態に係る不揮発性半導体記憶装置の効果について説明する。第３実施形態に係る不揮発性半導体記憶装置は、第２実施形態と同様の効果を奏する。
さらに、第３実施形態に係る不揮発性半導体記憶装置において、Ｕ字状半導体層３５Ｂ、ドレイン側柱状半導体層４７Ｂａ及びソース側柱状半導体層４７Ｂｂは、連続して一体に形成されている。したがって、第３実施形態に係る不揮発性半導体記憶装置は、ドレイン側選択トランジスタＳＤＴｒとメモリトランジスタＭＴｒ１との間の抵抗を抑えることができる。また、第３実施形態に係る不揮発性半導体記憶装置は、ソース側選択トランジスタＳＳＴｒとメモリトランジスタＭＴｒ８との間の抵抗を抑えることができる。
［その他実施形態］
以上、不揮発性半導体記憶装置の一実施形態を説明してきたが、本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。
例えば、上記実施形態において、不揮発性半導体記憶装置は、Ｕ字状半導体層を有する構成であるが、Ｉ字状（柱状）の半導体層を有する構成であってもよい。
本発明の第１実施形態に係る不揮発性半導体記憶装置１００の構成概略図である。 本発明の第１実施形態に係るメモリトランジスタ領域１２の一部概略斜視図である。 本発明の第１実施形態に係る一つのメモリストリングＭＳの拡大図である。 本発明の第１実施形態に係る不揮発性半導体記憶装置の一部の回路図である。 第１実施形態に係る不揮発性半導体記憶装置１００の断面図である。 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。 第２実施形態に係る不揮発性半導体記憶装置の断面図である。 第２実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第２実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第２実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第２実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第２実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第３実施形態に係る不揮発性半導体記憶装置の断面図である。 第３実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第３実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第３実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
符号の説明
１００…不揮発性半導体記憶装置、 １２…メモリトランジスタ領域、 １３…ワード線駆動回路、 １４…ソース側選択ゲート線駆動回路、 １５…ドレイン側選択ゲート線駆動回路、 １６…センスアンプ、 １７…ソース線駆動回路、 １８…バックゲートトランジスタ駆動回路、 ２０、２０ａ、２０ｂ…バックゲートトランジスタ層、 ３０、３０ａ、３０ｂ…メモリトランジスタ層、 ４０、４０ａ、４０ｂ…選択トランジスタ層、 Ｂａ…半導体基板、 ＣＬ…Ｕ字状半導体、 ＭＴｒ１〜ＭＴｒ８…メモリトランジスタ、 ＳＳＴｒ…ソース側選択トランジスタ、 ＳＤＴｒ…ドレイン側選択トランジスタ、 ＢＧＴｒ…バックゲートトランジスタ。

Claims (5)

  1. 電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリング、及び前記メモリストリングの両端に接続された選択トランジスタを有する不揮発性半導体記憶装置であって、
    前記メモリストリングは、
    基板に対して垂直方向に延びる一対の柱状部、及び前記一対の柱状部の下端を連結させるように形成された連結部を有する第１半導体層と、
    前記柱状部の側面を取り囲むように形成された電荷蓄積層と、
    前記柱状部の側面及び前記電荷蓄積層を取り囲むように形成された第１導電層と
    を備え、
    前記選択トランジスタは、
    前記柱状部の上面から上方に延びる第２半導体層と、
    前記第２半導体層の側面を取り囲むように形成されたゲート絶縁層と、
    前記第２半導体層の側面及び前記ゲート絶縁層を取り囲むように形成された第２導電層と
    を備え、
    前記第１導電層は、前記メモリセルの制御電極として機能し、
    前記第２導電層は、前記選択トランジスタの制御電極として機能し、
    前記第２半導体層の実効的不純物濃度は、前記第１半導体層の実効的不純物濃度以下である
    ことを特徴とする不揮発性半導体記憶装置。
  2. 前記第１半導体層の実効的不純物濃度は、１×１０１９ｃｍ−３以上であり、
    前記第２半導体層の実効的不純物濃度は、３×１０１７ｃｍ−３以下である
    ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  3. 前記第１半導体層及び前記第２半導体層は、中空を有する
    ことを特徴とする請求項１又は請求項２記載の不揮発性半導体記憶装置。
  4. 前記第１半導体層の前記中空内に形成された第１絶縁層と、
    前記第２半導体層の前記中空内に形成された第２絶縁層とを備え、
    前記第１半導体層及び前記第２半導体層は、連続的に一体成形され、且つ第１導電型にて構成され、
    前記第２絶縁層は、前記第１絶縁層よりも第２導電型の実効的不純物濃度が高い
    ことを特徴とする請求項３記載の不揮発性半導体記憶装置。
  5. 電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリング、及び前記メモリストリングの両端に接続された選択トランジスタを有する不揮発性半導体記憶装置の製造方法であって、
    第１層間絶縁層に挟まれた複数の第１導電層を堆積させる工程と、
    前記第１導電層の上層に第２層間絶縁層に挟まれた第２導電層を堆積させる工程と、
    前記複数の第１導電層を、基板と平行な方向からみてＵ字状に貫いて第１ホールを形成する工程と、
    前記第２導電層を貫いて第２ホールを形成する工程と、
    前記第１ホールに面する前記第１導電層の側壁に電荷蓄積層を形成する工程と、
    前記第２ホールに面する前記第２導電層の側壁に絶縁層を形成する工程と、
    前記第１ホールを埋めるように第１半導体層を形成する工程と、
    前記第２ホールを埋めるように第２半導体層を形成する工程とを備え、
    前記第２半導体層の実効的不純物濃度は、前記第１半導体層の実効的不純物濃度以下とする
    ことを特徴とする不揮発性半導体記憶装置の製造方法。





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US12/559,865 US8217446B2 (en) 2008-11-10 2009-09-15 Nonvolatile semiconductor memory device and method of manufacturing the same
TW098132746A TWI390715B (zh) 2008-11-10 2009-09-28 非揮發性半導體記憶裝置及其製造方法
KR1020090107577A KR101068343B1 (ko) 2008-11-10 2009-11-09 비휘발성 반도체 메모리 장치 및 그 제조 방법
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012038865A (ja) * 2010-08-05 2012-02-23 Toshiba Corp 不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法
JP2012204430A (ja) * 2011-03-24 2012-10-22 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2012204437A (ja) * 2011-03-24 2012-10-22 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2013069831A (ja) * 2011-09-22 2013-04-18 Toshiba Corp 不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置
JP2014504810A (ja) * 2011-02-03 2014-02-24 マイクロン テクノロジー， インク． 本体領域のバンドギャップより低いバンドギャップを持つ接続領域を有するメモリ装置
JP2014522131A (ja) * 2011-08-16 2014-08-28 マイクロン テクノロジー， インク． 異なった少数キャリア寿命を有するチャネル領域を含む装置および方法
US9129857B2 (en) 2011-08-03 2015-09-08 Samsung Electronics Co., Ltd. Semiconductor device including a first core pattern under a second core pattern
US9385137B2 (en) 2011-06-22 2016-07-05 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
US20240138150A1 (en) * 2006-03-27 2024-04-25 Kioxia Corporation Nonvolatile semiconductor memory device and manufacturing method thereof

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5112201B2 (ja) * 2008-07-11 2013-01-09 株式会社東芝 不揮発性半導体記憶装置
KR101587601B1 (ko) * 2009-01-14 2016-01-25 삼성전자주식회사 비휘발성 메모리 장치의 제조 방법
JP2010278233A (ja) * 2009-05-28 2010-12-09 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2011040706A (ja) * 2009-07-15 2011-02-24 Toshiba Corp 不揮発性半導体記憶装置
JP5380190B2 (ja) * 2009-07-21 2014-01-08 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR101660944B1 (ko) * 2009-07-22 2016-09-28 삼성전자 주식회사 수직형의 비휘발성 메모리 소자 및 그 제조 방법
JP5297342B2 (ja) * 2009-11-02 2013-09-25 株式会社東芝 不揮発性半導体記憶装置
JP5259552B2 (ja) 2009-11-02 2013-08-07 株式会社東芝 不揮発性半導体記憶装置及びその駆動方法
JP5121869B2 (ja) * 2010-03-23 2013-01-16 株式会社東芝 不揮発性半導体記憶装置の製造方法
KR101137929B1 (ko) 2010-05-31 2012-05-09 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR101198253B1 (ko) 2010-12-30 2012-11-07 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
US8681555B2 (en) * 2011-01-14 2014-03-25 Micron Technology, Inc. Strings of memory cells having string select gates, memory devices incorporating such strings, and methods of accessing and forming the same
US9019767B2 (en) 2011-02-17 2015-04-28 SK Hynix Inc. Nonvolatile memory device and operating method thereof
JP2012204684A (ja) * 2011-03-25 2012-10-22 Toshiba Corp 不揮発性半導体記憶装置
US8692313B2 (en) * 2011-04-29 2014-04-08 SK Hynix Inc. Non-volatile memory device and method for fabricating the same
WO2013048400A1 (en) * 2011-09-29 2013-04-04 Intel Corporation Vertical nand memory
KR20130070158A (ko) * 2011-12-19 2013-06-27 에스케이하이닉스 주식회사 3차원 비휘발성 메모리 소자, 메모리 시스템 및 그 제조 방법
KR20130077450A (ko) * 2011-12-29 2013-07-09 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
TWI488265B (zh) * 2012-07-11 2015-06-11 Powerchip Technology Corp 立體垂直式記憶體的製作方法
KR102021801B1 (ko) 2012-12-10 2019-09-17 삼성전자주식회사 3차원 반도체 장치
JP2015172990A (ja) * 2014-03-12 2015-10-01 株式会社東芝 不揮発性半導体記憶装置
US9583505B2 (en) * 2014-06-05 2017-02-28 Kabushiki Kaisha Toshiba Non-volatile memory device
US9508739B2 (en) 2014-09-11 2016-11-29 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing the same
TWI550873B (zh) * 2014-12-25 2016-09-21 旺宏電子股份有限公司 半導體元件及其製造方法
US9786491B2 (en) 2015-11-12 2017-10-10 Asm Ip Holding B.V. Formation of SiOCN thin films
US9786492B2 (en) 2015-11-12 2017-10-10 Asm Ip Holding B.V. Formation of SiOCN thin films
US9780034B1 (en) * 2016-03-16 2017-10-03 Sandisk Technologies Llc Three-dimensional memory device containing annular etch-stop spacer and method of making thereof
US9768192B1 (en) 2016-03-16 2017-09-19 Sandisk Technologies Llc Three-dimensional memory device containing annular etch-stop spacer and method of making thereof
KR102378021B1 (ko) 2016-05-06 2022-03-23 에이에스엠 아이피 홀딩 비.브이. SiOC 박막의 형성
US10056399B2 (en) 2016-12-22 2018-08-21 Sandisk Technologies Llc Three-dimensional memory devices containing inter-tier dummy memory cells and methods of making the same
US10847529B2 (en) 2017-04-13 2020-11-24 Asm Ip Holding B.V. Substrate processing method and device manufactured by the same
US10504901B2 (en) * 2017-04-26 2019-12-10 Asm Ip Holding B.V. Substrate processing method and device manufactured using the same
JP7249952B2 (ja) 2017-05-05 2023-03-31 エーエスエム アイピー ホールディング ビー．ブイ． 酸素含有薄膜の制御された形成のためのプラズマ増強堆積プロセス
US20180331117A1 (en) 2017-05-12 2018-11-15 Sandisk Technologies Llc Multilevel memory stack structure with tapered inter-tier joint region and methods of making thereof
TWI761636B (zh) 2017-12-04 2022-04-21 荷蘭商Ａｓｍ Ｉｐ控股公司 電漿增強型原子層沉積製程及沉積碳氧化矽薄膜的方法
CN109119424B (zh) * 2018-08-20 2020-08-25 长江存储科技有限责任公司 3d存储器件及其制造方法
JP2020145233A (ja) 2019-03-04 2020-09-10 キオクシア株式会社 半導体装置およびその製造方法
JP2021034696A (ja) * 2019-08-29 2021-03-01 キオクシア株式会社 半導体記憶装置
US12341005B2 (en) 2020-01-17 2025-06-24 Asm Ip Holding B.V. Formation of SiCN thin films
US12142479B2 (en) 2020-01-17 2024-11-12 Asm Ip Holding B.V. Formation of SiOCN thin films
CN111769113A (zh) * 2020-06-09 2020-10-13 长江存储科技有限责任公司 三维存储器及其制备方法
US20220005827A1 (en) * 2020-07-06 2022-01-06 Invensas Corporation Techniques for manufacturing split-cell 3d-nand memory devices
JP2022049943A (ja) * 2020-09-17 2022-03-30 キオクシア株式会社 半導体記憶装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0548088A (ja) * 1991-08-09 1993-02-26 Nissan Motor Co Ltd Ｍｉｓトランジスタ
JPH06120490A (ja) * 1992-10-06 1994-04-28 Hitachi Ltd 半導体装置及びその製造方法
JPH06342894A (ja) * 1993-06-02 1994-12-13 Sony Corp 不揮発性半導体メモリ装置
JP2005064031A (ja) * 2003-08-12 2005-03-10 Fujio Masuoka 半導体装置
JP2007317874A (ja) * 2006-05-25 2007-12-06 Toshiba Corp 不揮発性半導体記憶装置
JP2008072051A (ja) * 2006-09-15 2008-03-27 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5016832B2 (ja) * 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP4445514B2 (ja) * 2007-04-11 2010-04-07 株式会社東芝 半導体記憶装置
JP2009094236A (ja) * 2007-10-05 2009-04-30 Toshiba Corp 不揮発性半導体記憶装置
JP4468433B2 (ja) 2007-11-30 2010-05-26 株式会社東芝 不揮発性半導体記憶装置
JP5142692B2 (ja) * 2007-12-11 2013-02-13 株式会社東芝 不揮発性半導体記憶装置
JP5112201B2 (ja) * 2008-07-11 2013-01-09 株式会社東芝 不揮発性半導体記憶装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0548088A (ja) * 1991-08-09 1993-02-26 Nissan Motor Co Ltd Ｍｉｓトランジスタ
JPH06120490A (ja) * 1992-10-06 1994-04-28 Hitachi Ltd 半導体装置及びその製造方法
JPH06342894A (ja) * 1993-06-02 1994-12-13 Sony Corp 不揮発性半導体メモリ装置
JP2005064031A (ja) * 2003-08-12 2005-03-10 Fujio Masuoka 半導体装置
JP2007317874A (ja) * 2006-05-25 2007-12-06 Toshiba Corp 不揮発性半導体記憶装置
JP2008072051A (ja) * 2006-09-15 2008-03-27 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12414299B2 (en) * 2006-03-27 2025-09-09 Kioxia Corporation Nonvolatile semiconductor memory device and manufacturing method thereof
US20240138150A1 (en) * 2006-03-27 2024-04-25 Kioxia Corporation Nonvolatile semiconductor memory device and manufacturing method thereof
JP2012038865A (ja) * 2010-08-05 2012-02-23 Toshiba Corp 不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法
US9640260B2 (en) 2011-02-03 2017-05-02 Micron Technology, Inc. Memory devices with a connecting region having a band gap lower than a band gap of a body region
US9953710B2 (en) 2011-02-03 2018-04-24 Micron Technology, Inc. Memory devices with a connecting region having a band gap lower than a band gap of a body region
JP2014504810A (ja) * 2011-02-03 2014-02-24 マイクロン テクノロジー， インク． 本体領域のバンドギャップより低いバンドギャップを持つ接続領域を有するメモリ装置
US8624316B2 (en) 2011-03-24 2014-01-07 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of fabricating the same
US8994094B2 (en) 2011-03-24 2015-03-31 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method for manufacturing same
JP2012204437A (ja) * 2011-03-24 2012-10-22 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2012204430A (ja) * 2011-03-24 2012-10-22 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US9385137B2 (en) 2011-06-22 2016-07-05 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
US9728550B2 (en) 2011-06-22 2017-08-08 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
US11289506B2 (en) 2011-06-22 2022-03-29 Kioxia Corporation Semiconductor memory device and method for manufacturing same
US9129857B2 (en) 2011-08-03 2015-09-08 Samsung Electronics Co., Ltd. Semiconductor device including a first core pattern under a second core pattern
JP2014522131A (ja) * 2011-08-16 2014-08-28 マイクロン テクノロジー， インク． 異なった少数キャリア寿命を有するチャネル領域を含む装置および方法
JP2013069831A (ja) * 2011-09-22 2013-04-18 Toshiba Corp 不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置

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