JP2013187294A - 半導体記憶装置 - Google Patents

Abstract

【課題】電荷保持特性の向上を図りつつ、動作制御および回路レイアウト設計の緩和を図る。
【解決手段】本実施形態による半導体記憶装置は、半導体基板と、半導体基板の上方に形成された第１層と、第１層の上方に積層された第１導電層、電極間絶縁層、および第２導電層と、第１導電層、電極間絶縁層、および第２導電層内に設けられた一対の貫通ホールの内面上、および第１層内に設けられた連結ホールの内面上に形成されたブロック絶縁層と、ブロック絶縁層上に形成された電荷蓄積層と、電荷蓄積層上に形成された第２層と、第２層上に形成された半導体層と、を具備する。第２層は、第２導電層内に設けられた一対の貫通ホール内の電荷蓄積層上において空隙層を有し、第１層内に設けられた連結ホール内の電荷蓄積層上において第３導電層を有することを特徴とする半導体記憶装置。
【選択図】 図３

Description

本発明の実施形態は、半導体記憶装置に関する。

ＮＡＮＤ型フラッシュメモリとして、プロセスコストの増大を抑制するために、垂直方向に積層され、一括加工により形成される３次元積層メモリが提案されている。

３次元積層メモリでは、半導体基板上に積層された複数の電極に一括で円筒型の孔（メモリホール）を開口し、孔の内壁にメモリ膜を形成し、その後、孔の内部にチャネルとなるポリシリコン（シリコンピラー）を形成する。これにより、積層方向に直列接続された複数のＭＯＮＯＳメモリセルからなるＮＡＮＤストリング（メモリストリング）を一括で形成することができる。

さらに、上記一括加工型３次元積層メモリでは、チャネルとして、一対の柱状部とそれらを下端で連結する連結部とで構成されるＵ字状シリコンピラーが用いられるものが提案されている。この場合、Ｕ字状シリコンピラーに沿って、メモリストリングが形成される。

特開２００９−１１１０４９号公報 特開２０１１−２４９５５９号公報

電荷保持特性の向上を図りつつ、動作制御および回路レイアウト設計の緩和を図る半導体記憶装置を提供する。

本実施形態による半導体記憶装置よれば、半導体基板と、第１層と、第１導電層、電極間絶縁層、および第２導電層と、ブロック絶縁層と、電荷蓄積層と、第２層と、半導体層と、を具備する。前記第１層は、前記半導体基板の上方に形成される。前記第１導電層、前記電極間絶縁層、および前記第２導電層は、前記第１層の上方に順に積層される。前記ブロック絶縁層は、前記第１導電層、前記電極間絶縁層、および前記第２導電層内に設けられ、積層方向に延びた一対の貫通ホールの内面上、および前記第１層内に設けられ、前記一対の貫通ホールの下端を連結させる連結ホールの内面上に形成される。前記電荷蓄積層は、前記ブロック絶縁層上に形成される。前記第２層は、前記電荷蓄積層上に形成される。前記半導体層は、前記第２層上に形成される。前記第２層は、前記第２導電層内に設けられた前記一対の貫通ホール内の前記電荷蓄積層上において空隙層を有し、前記第１層内に設けられた前記連結ホール内の前記電荷蓄積層上において第３導電層を有する。

本実施形態に係る半導体記憶装置の全体構成例を示す斜視図。 本実施形態に係るＮＡＮＤストリングを示す斜視図。 図２におけるＮＡＮＤストリングを拡大した断面図。 図３におけるＮＡＮＤストリングを示す回路図。 本実施形態に係るＮＡＮＤストリングの製造工程を示す断面図。 図５に続く、本実施形態に係るＮＡＮＤストリングの製造工程を示す断面図。 図６に続く、本実施形態に係るＮＡＮＤストリングの製造工程を示す断面図。 図７に続く、本実施形態に係るＮＡＮＤストリングの製造工程を示す断面図。 図８に続く、本実施形態に係るＮＡＮＤストリングの製造工程を示す断面図。 図９に続く、本実施形態に係るＮＡＮＤストリングの製造工程を示す断面図。 図１０に続く、本実施形態に係るＮＡＮＤストリングの製造工程を示す断面図。 図１１に続く、本実施形態に係るＮＡＮＤストリングの製造工程を示す断面図。 図１２に続く、本実施形態に係るＮＡＮＤストリングの製造工程を示す断面図。 図１３に続く、本実施形態に係るＮＡＮＤストリングの製造工程を示す断面図。

Ｕ字状シリコンピラーを用いた一括加工型の３次元積層メモリ（Ｕ字型（パイプ型）３次元積層メモリ）では、以下の問題が生じる。

第１の問題は、セル特性のばらつきである。積層された複数のコントロールゲートのうちバックゲート上に位置する最下層のコントロールゲートは、両側（上下）の構造が他のコントロールゲートと異なる。このため、最下層のコントロールゲートは良好な特性が得られず、その結果、全体としてばらつきが生じてしまう。これに対し、最下層のコントロールゲートをダミーゲートとして使用することで、実際にセルとして使用するその他のコントロールゲートの構造を同じにすることができ、セル特性のばらつきの低減が可能となる。

第２の問題は、電荷蓄積層からのリークである。３次元積層メモリのスケーリングを行う場合、セルサイズの縮小が必要となり、それに伴ってメモリホール径の縮小およびメモリホール内部に成膜されるＭＯＮＯＳ膜の薄膜化が必要になる。ＭＯＮＯＳ膜のうちトンネル層を薄膜化すると電荷蓄積層からのリークが増大し、電荷保持特性が劣化する。これに対し、トンネル層を空隙（エアギャップ）層にすることで、電荷蓄積層からのリークを抑制し、電荷保持特性の改善が可能となる。

しかし、Ｕ字型３次元積層メモリにおいてトンネル層を空隙層にする場合、トンネル層よりも内部に形成されるＵ字状シリコンピラーおよびコア層が中空状態になる。このため、Ｕ字状シリコンピラーおよびコア層を支持することができず、単純にトンネル層を空隙層とすることができない。

本実施形態は、Ｕ字型３次元積層メモリにおいて、最下層のコントロールゲートをダミーゲートとし、下部側のトンネル層に金属層からなる犠牲層を充填することで、上記第１および第２の問題を解決するものである。

本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。また、重複する説明は、必要に応じて行う。

＜実施形態＞
図１乃至図１３を用いて、本実施形態に係る半導体記憶装置について説明する。本実施形態は、Ｕ字状メモリホール５１において、下部側のトンネル層７０に第３犠牲層５５を充填させる。これにより、第３犠牲層５５によってＵ字状シリコンピラーＳＰおよびコア層５６を支持することができる。また、最下層のコントロールゲートＣＧをダミーコントロールゲートＤＣＧとし、第３犠牲層５５の形成領域をバックゲートＢＧ内からダミーコントロールゲートＤＣＧ内までのＵ字状メモリホール５１内とする。これにより、第３犠牲層５５の形成領域のマージンを大きくすることができる。さらに、第３犠牲層５５を金属層とすることで、バックゲートＢＧ制御およびその制御回路が不要となる。これにより、動作制御および回路レイアウトの緩和を図ることができる。以下に、本実施形態に係る半導体記憶装置について詳説する。

［全体構成例］
まず、図１を用いて、本実施形態に係る半導体記憶装置の全体構成例について説明する。

図１は、本実施形態に係る半導体記憶装置の全体構成例を示す斜視図である。

図１に示すように、メモリセルアレイ５には、複数のワード線ＷＬ（コントロールゲートＣＧ）、複数のビット線ＢＬ、複数のソース線ＳＬ、複数のバックゲートＢＧ、複数のソース側選択ゲートＳＧＳ、および複数のドレイン側選択ゲートＳＧＤが設けられる。

このメモリセルアレイ５において、積層された複数のワード線ＷＬと後述するＵ字状シリコンピラーＳＰとの各交差部に、データを記憶するメモリセルトランジスタＭＴｒが配置される。これらＵ字状シリコンピラーＳＰに沿って電流経路が直列に接続される複数のメモリセルトランジスタＭＴｒでＮＡＮＤストリング４０が構成される。これらＮＡＮＤストリング４０は、マトリクス状に複数配置される。メモリセルアレイ５におけるＮＡＮＤストリング４０の各種構造については、図２および図３を用いて後述する。

積層された複数のワード線ＷＬのロウ方向における端部は階段状になっており、各段の上面にコンタクトが接続される。これらのコンタクトは、その上部においてそれぞれ配線に接続される。すなわち、各ワード線ＷＬは、これらコンタクトおよび配線を介してワード線駆動回路１３に接続される。このワード線駆動回路１３によって、ワード線ＷＬに印加される電圧が制御される。

また、カラム方向において、偶数番目のワード線ＷＬはロウ方向の一端で互いに接続され、奇数番目のワード線ＷＬはロウ方向の他端で互いに接続される。なお、図１において、ワード線ＷＬが４層積層された例を示しているが、これに限らない。

ソース線ＳＬのロウ方向における端部の上面にそれぞれコンタクトが接続され、その上部において配線が接続される。ソース線ＳＬは、これらコンタクトおよび配線を介してソース線駆動回路１７に接続される。このソース線駆動回路１７によって、ソース線ＳＬに印加される電圧が制御される。なお、ソース線駆動回路１７は、例えば複数のソース線ＳＬに対して１つ接続される。

ソース側選択ゲートＳＧＳのロウ方向における端部の上面にそれぞれコンタクトが接続され、その上部において配線が接続される。ソース側選択ゲートＳＧＳは、これらコンタクトおよび配線を介してソース側選択ゲート線駆動回路１４に接続される。このソース側選択ゲート線駆動回路１４によって、ソース側選択ゲートＳＧＳに印加される電圧が制御される。

ドレイン側選択ゲートＳＧＤのロウ方向における端部の上面にそれぞれコンタクトが接続され、その上部において配線が接続される。ドレイン側選択ゲートＳＧＤは、これらコンタクトおよび配線を介してドレイン側選択ゲート線駆動回路１５に接続される。このドレイン側選択ゲート線駆動回路１５によって、ドレイン側選択ゲートＳＧＤに印加される電圧が制御される。

ビット線ＢＬのカラム方向における端部の下面にそれぞれコンタクトが接続され、その下部においてセンスアンプ４が接続される。このセンスアンプ４によって、ビット線ＢＬに印加される電圧が制御される。

本実施形態において、バックゲートＢＧの制御は、不要である。このため、バックゲートＢＧを制御するバックゲート制御回路は、設けられない。なお、本実施形態において、バックゲートＢＧは、トランジスタとしての機能を有さないが、本明細書においてはバックゲートＢＧと称して説明する。このバックゲートＢＧについての詳細は、後述する。

また、図１において、各種駆動回路に接続される配線は全て、同レベルの配線層に形成されているが、これに限らず、異なるレベルの配線層に形成されてもよい。また、各種駆動回路の数は、各ゲートの数に応じて決定されるが、１つのゲートに対して１つの駆動回路が接続されてもよいし、所定個のゲートに対して１つ接続されてもよい。

［ＮＡＮＤストリングの構成例］
次に、図２乃至図４を用いて、本実施形態に係るＮＡＮＤストリング４０の構成例について説明する。

図２は、本実施形態に係るＮＡＮＤストリング４０を示す斜視図である。図３は、図２におけるＮＡＮＤストリング４０を拡大した断面図であり、ＮＡＮＤストリング４０のカラム方向に沿った断面構造についてより詳細に示す図である。なお、図２においてメモリ膜は省略し、図３においてソース線ＳＬおよびビット線ＢＬは省略している。

図２および図３に示すように、メモリセルアレイ５において、ＮＡＮＤストリング４０は、半導体基板３０の上方に形成され、バックゲートＢＧ、ダミーコントロールゲートＤＣＧ、複数のコントロールゲートＣＧ、選択ゲートＳＧ、Ｕ字状シリコンピラー（半導体層）ＳＰ、およびメモリ膜（ブロック絶縁層５３、電荷蓄積層５４、およびトンネル絶縁層７０）を有する。

なお、本明細書において、ブロック絶縁層５３、電荷蓄積層５４、およびトンネル絶縁層７０をメモリ膜と称するが、データを記憶する膜とは限らない。

バックゲートＢＧは、半導体基板３０上に絶縁層３１を介して形成される。バックゲートＢＧは、平面状に広がるように形成される。バックゲートＢＧは、不純物（例えばリン）が導入されたポリシリコン等の導電層で構成されてもよいが、酸化シリコン、窒化シリコンまたはｈｉｇｈ−ｋ材料等の絶縁層で構成されてもよい。また、詳細は後述するが、本実施形態において、バックゲートＢＧは、Ｕ字状シリコンピラーＳＰとでトランジスタを構成せず、その内部に第３犠牲層５５を含むことにより配線８０を構成して常に導通状態になる。

ダミーコントロールゲートＤＣＧは、バックゲートＢＧ上に絶縁層４１を介して形成される。ダミーコントロールゲートＤＣＧは、不純物（例えばボロン）が導入されたドープドシリコン層で構成される。

複数のコントロールゲートＣＧは、ダミーコントロールゲートＤＣＧ上に、それぞれ間に電極間絶縁層５３ａを介して形成される。言い換えると、ダミーコントロールゲートＤＣＧ上に、複数の電極間絶縁層５３ａおよび複数のコントロールゲートＣＧが交互に積層される。コントロールゲートＣＧは、例えば、ダミーコントロールゲートＤＣＧと同様の導電層で構成され、同様の構造を有する。すなわち、ダミーコントロールゲートＤＣＧは、複数のコントロールゲートＣＧのうち、最下層に位置するコントロールゲートＣＧである。このとき、ダミーコントロールゲートＤＣＧの膜厚は、その上方に形成されるコントロールゲートＣＧの膜厚よりも厚くなるように形成されることが望ましい。

選択ゲートＳＧは、最上層のコントロールゲートＣＧ上に、絶縁層４５を介して形成される。選択ゲートＳＧは、例えば、コントロールゲートＣＧおよびダミーコントロールゲートＤＣＧと同様に、不純物が導入されたドープドシリコン層で構成される。

選択ゲートＳＧの上方に絶縁層５９を介してソース線ＳＬが形成され、さらに上方に図示せぬ絶縁層を介してビット線ＢＬが形成される。

選択ゲートＳＧ、コントロールゲートＣＧ、ダミーコントロールゲートＤＣＧ、バックゲートＢＧ、絶縁層４１，４５、および電極間絶縁層５３ａ内には、Ｕ字状メモリホール５１が設けられる。このＵ字状メモリホール５１は、カラム方向に並ぶ一対の貫通ホール４９と、一対の貫通ホール４９の下端を連結する連結ホール６０ｂとで構成される。貫通ホール４９は、選択ゲートＳＧ、コントロールゲートＣＧ、ダミーコントロールゲートＤＣＧ、絶縁層４１，４５、および電極間絶縁層５３ａ内において積層方向に延びるように形成される。連結ホール６０ｂは、バックゲートＢＧ内にカラム方向に延びるように形成される。

また、コントロールゲートＣＧ、ダミーコントロールゲートＤＣＧ、絶縁層４１，４５、および電極間絶縁層５３ａには、一対の貫通ホール４９の間で、かつロウ方向および積層方向に拡がるスリット４７ａが設けられる。これにより、コントロールゲートＣＧ、ダミーコントロールゲートＤＣＧ、絶縁層４１，４５、および電極間絶縁層５３ａは、ロウ方向に沿って分断される。さらに、選択ゲートＳＧには、スリット４７ａが開口するように、スリット４７ａの上部にロウ方向および積層方向に拡がる開口部４７ｂが設けられる。これにより、選択ゲートＳＧは、ロウ方向に沿って分断され、一方がドレイン側選択ゲートＳＧＤ、他方がソース側選択ゲートＳＧＳとなる。スリット４７ａおよび開口部４７ｂには、絶縁材５８が埋め込まれる。

メモリ膜は、ブロック絶縁層５３、電荷蓄積層５４、およびトンネル層７０で構成される。

ブロック絶縁層５３は、Ｕ字状メモリホール５１の内面上に形成される。すなわち、ブロック絶縁層５３は、Ｕ字状メモリホール５１内における選択ゲートＳＧ、コントロールゲートＣＧ、ダミーコントロールゲートＤＣＧ、バックゲートＢＧ、電極間絶縁層５３ａ、および絶縁層４１，４５上に形成される。ブロック絶縁層５３は、例えば酸化シリコンまたは窒化シリコン等の絶縁層、もしくはこれらの積層構造で構成される。

また、ブロック絶縁層５３は、電極間絶縁層５３ａと一体であってもよい。すなわち、電極間絶縁層５３ａは、積層方向に隣接する２つのコントロールゲートＣＧ間（およびコントロールゲートＣＧとダミーコントロールゲートＤＣＧとの間）の隙間５２にブロック絶縁層５３が埋め込まれた構造でもよい。

電荷蓄積層５４は、Ｕ字状メモリホール５１内におけるブロック絶縁層５３上に形成される。電荷蓄積層５４は、例えば酸化シリコンまたは窒化シリコン等の絶縁層で構成される。

トンネル層７０は、Ｕ字状メモリホール５１内における電荷蓄積層５４上に形成される。本実施形態におけるトンネル層７０についての詳細は、後述する。

Ｕ字状シリコンピラーＳＰは、Ｕ字状メモリホール５１内におけるトンネル層７０上に形成される。すなわち、Ｕ字状シリコンピラーＳＰは、一対の貫通ホール４９内におけるメモリ膜上に形成された一対の柱状部と、連結ホール６０ｂ内におけるメモリ膜上に形成された連結部とで構成される。Ｕ字状シリコンピラーＳＰは、不純物（例えばリン）を含有するポリシリコン等の導電層で構成され、チャネルとして機能する。

Ｕ字状メモリホール５１内におけるＵ字状シリコンピラーＳＰ上には、コア層５６が形成される。コア層５６は例えば酸化シリコンからなる絶縁層で構成され、これにより、Ｕ字状メモリホール５１内が埋め込まれる。なお、コア層５６を空洞として、Ｕ字状メモリホール５１内を埋め込まなくてもよい。

また、図示はしないが、選択ゲートＳＧ、コントロールゲートＣＧ、およびダミーコントロールゲートＤＣＧの絶縁材５８に接する部分をシリサイド化してもよい。

Ｕ字状シリコンピラーＳＰと、その周囲に形成されたメモリ膜および各種ゲートによって、各種トランジスタが構成される。そして、Ｕ字状シリコンピラーＳＰをチャネルとして、これに沿ってＮＡＮＤストリング４０が構成される。

より具体的には、コントロールゲートＣＧ、Ｕ字状シリコンピラーＳＰ、およびこれらの間に形成されたメモリ膜でメモリセルトランジスタＭＴｒが構成される。また、選択ゲートＳＧ（ドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳ）、Ｕ字状シリコンピラーＳＰ、およびこれらの間に形成されたメモリ膜で選択トランジスタ（ドレイン側選択トランジスタＳＤＴｒおよびソース側選択トランジスタＳＳＴｒ）が構成される。また、ダミーコントロールゲートＤＣＧ、Ｕ字状シリコンピラーＳＰ、およびこれらの間に形成されたメモリ膜でダミーメモリセルトランジスタＤＭＴｒが構成される。

なお、メモリ膜と称したが、選択トランジスタおよびダミーメモリセルトランジスタＤＭＴｒにおいてメモリ膜はデータを記憶するものではなく、単にゲート絶縁膜として機能する。特に、ダミーメモリセルトランジスタＤＭＴｒは、以下のように動作する。

書き込み動作時において、ダミーコントロールゲートＤＣＧには非書き込み対象のメモリセルトランジスタＭＴｒに接続されるコントロールゲートＣＧと同様に書き込みパス電圧が印加され、ダミーメモリセルトランジスタＤＭＴｒにはデータは書き込まれない。また、読み出し動作時において、ダミーコントロールゲートＤＣＧには、ダミーメモリセルトランジスタＤＭＴｒをオンにする電圧が印加される。

本実施形態において、バックゲートＢＧ、Ｕ字状シリコンピラーＳＰ、およびこれらの間に形成されたメモリ膜でいわゆるバックゲートトランジスタは構成されない。これは、後述するように、バックゲートＢＧ内において、メモリ膜がＵ字状シリコンピラーＳＰに接する第３犠牲層５５（金属層）を有するからである。このため、バックゲートＢＧ、Ｕ字状シリコンピラーＳＰ、およびこれらの間に形成されたメモリ膜で、常に導通状態である配線８０が構成される。

図４は、図２および図３におけるＮＡＮＤストリング４０を示す回路図である。

図３に示すように、ＮＡＮＤストリング４０は、ソース側選択トランジスタＳＳＴｒ、ドレイン側選択トランジスタＳＤＴｒ、メモリセルトランジスタＭＴｒ０〜ＭＴｒ５、およびダミーメモリセルトランジスタＤＭＴｒ０〜ＤＭＴｒ１を備える。

メモリセルトランジスタＭＴｒ０〜ＭＴｒ５およびダミーメモリセルトランジスタＤＭＴｒ０〜ＤＭＴｒ１は、ソース側選択トランジスタＳＳＴｒとドレイン側選択トランジスタＳＤＴｒとの間に電流経路が直列に接続される。また、ダミーメモリセルトランジスタＤＭＴｒ０とＤＭＴｒ１との間には配線８０が配置される。この配線８０は、バックゲートＢＧ内に形成されたものである。

より具体的には、メモリセルトランジスタＭＴｒ０〜ＭＴｒ２およびダミーメモリセルトランジスタＤＭＴｒ０の電流経路は積層方向に直列接続される。また、ダミーメモリセルトランジスタＤＭＴｒ１およびメモリセルトランジスタＭＴｒ３〜ＭＴｒ５の電流経路は積層方向に直列接続される。そして、積層方向の下部側において配線８０がダミーメモリセルトランジスタＤＭＴｒ０とＤＭＴｒ１との間に配置されることで、これらの電流経路を直列に接続している。すなわち、図２に示すＵ字状シリコンピラーＳＰに沿って、ＮＡＮＤストリング４０として、ソース側選択トランジスタＳＳＴｒ、ドレイン側選択トランジスタＳＤＴｒ、メモリセルトランジスタＭＴｒ０〜ＭＴｒ５、およびダミーメモリセルトランジスタＤＭＴｒ０〜ＤＭＴｒ１の電流経路が直列に接続される。

また、メモリセルトランジスタＭＴｒ０〜ＭＴｒ５の制御ゲートはコントロールゲートＣＧ０〜ＣＧ５に接続され、ダミーメモリセルトランジスタＤＭＴｒ０〜ＤＭＴｒ１の制御ゲートはダミーコントロールゲートＤＣＧ０〜ＤＣＧ１に接続される。また、ソース側選択トランジスタＳＳＴｒのゲートはソース側選択ゲートＳＧＳに接続され、ドレイン側選択トランジスタＳＤＴｒのゲートはドレイン側選択ゲートＳＧＤに接続される。

以下に、本実施形態におけるトンネル層７０について、詳説する。

図３に示すように、トンネル層７０は、空隙層５７および第３犠牲層５５を有する。

空隙層５７は、選択ゲートＳＧ、コントロールゲートＣＧ、絶縁層４５、および電極間絶縁層５３ａ内に設けられたＵ字状メモリホール５１内における電荷蓄積層５４上に形成される。また、空隙層５７は、ダミーコントロールゲートＤＣＧ内に設けられたＵ字状メモリホール５１内の上部側の一部における電荷蓄積層５４上にも形成される。このように、メモリセルトランジスタＭＴｒにおいて、トンネル層７０を空隙層５７とすることで、電荷蓄積層５４からのリークを抑制することができる。

なお、選択ゲートＳＧ、絶縁層４５内に設けられたＵ字状メモリホール５１内における電荷蓄積層５４上には空隙層５７が形成されなくてもよく、絶縁層５９が一部埋め込まれて形成されてもよい。

第３犠牲層５５は、バックゲートＢＧ内に設けられたＵ字状メモリホール５１内における電荷蓄積層５４上に形成される。また、第３犠牲層５５は、絶縁層４１内に設けられたＵ字状メモリホール５１内における電荷蓄積層５４上、およびダミーコントロールゲートＤＣＧ内に設けられたＵ字状メモリホール５１内の下部側の一部における電荷蓄積層５４上に形成される。

すなわち、Ｕ字状メモリホール５１内におけるトンネル層７０において、その下部側に第３犠牲層５５が形成され、その上部側に空隙層５７が形成される。このとき、第３犠牲層５５は、連結ホール６０ｂ内から一対の貫通ホール４９内の下部側の一部の電荷蓄積層５４上に連接して形成される。より具体的には、第３犠牲層５５は、連結ホール６０ｂ内からダミーコントロールゲートＤＣＧ内に設けられた一対の貫通ホール４９内の下部側の一部の電荷蓄積層５４上に連接して形成される。言い換えると、第３犠牲層５５と空隙層５７との境界は、ダミーコントロールゲートＤＣＧ内に設けられたＵ字状メモリホール５１内に位置する。

第３犠牲層５５は、Ｕ字状メモリホール５１においてさらに内部に位置するＵ字状シリコンピラーＳＰに接して形成される。これにより、第３犠牲層５５は、中空状態にあるＵ字状シリコンピラーＳＰおよびコア層５６を支持することができる。

また、第３犠牲層５５は、Ｎ系（窒化物系）の化合物、またはＣ系（炭化物系）の化合物の金属層で構成される。例えば、Ｎ系の化合物としてはＴｉＮ等、Ｃ系の化合物としてはＴａＣ等の金属層が挙げられる。なお、第３犠牲層５５は、金属層に限らず、後述する製造工程においてシリコン、酸化シリコン、および窒化シリコンとエッチング選択比を有する導電層で構成されてもよい。この第３犠牲層５５は、バックゲートＢＧ内に設けられたＵ字状メモリホール５１（連結ホール６０ｂ）においてＵ字状シリコンピラーＳＰに接して形成され、ダミーメモリセルトランジスタＤＭＴｒ０のチャネルおよびＤＭＴｒ１のチャネルと電気的に接続される。すなわち、バックゲートＢＧをトランジスタとして機能させることなく、配線８０としてダミーメモリセルトランジスタＤＭＴｒ０のチャネルとＤＭＴｒ１のチャネルとを常に電気的に接続することができる。

なお、第３犠牲層５５と空隙層５７との境界は、ダミーコントロールゲートＤＣＧ内に設けられたＵ字状メモリホール５１内に限らない。第３犠牲層５５の形成領域は、第３犠牲層５５によるダミーメモリセルトランジスタＤＭＴｒ０，ＤＭＴｒ１のチャネルとの導通、第３犠牲層５５によるＵ字状シリコンピラーＳＰの支持、および第３犠牲層５５によるメモリセルトランジスタＭＴｒ２，ＭＴｒ３への電気的影響を考慮して設定される。

より具体的には、第３犠牲層５５は、ダミーメモリセルトランジスタＤＭＴｒ０のチャネルとダミーメモリセルトランジスタＤＭＴｒ１のチャネルとを電気的に接続するために、少なくとも連結ホール６０ｂ内に連接して形成される。また、第３犠牲層５５は、Ｕ字状シリコンピラーＳＰを支持するために、比較的上層部まで形成されることが望ましい。しかし、第３犠牲層５５が上層部まで形成されると、メモリセルトランジスタＭＴｒ２，ＭＴｒ３に影響を与えてしまい制御ばらつきが生じる。このため、第３犠牲層５５は、ダミーコントロールゲートＤＣＧ内に設けられた一対の貫通ホール４９内に収まるように形成される。上記条件を考慮して、第３犠牲層５５の上面は、バックゲートＢＧの上面と同等または高く、ダミーコントロールゲートＤＣＧの上面と同等または低く設定される。

このとき、ダミーコントロールゲートＤＣＧ（ダミーメモリセルトランジスタＤＭＴｒ）はデータを記憶しないセルであるため、第３犠牲層５５によるダミーメモリセルトランジスタＤＭＴｒへの電気的影響を考慮する必要はない。すなわち、ダミーコントロールゲートＤＣＧの膜厚を、第３犠牲層５５の形成領域のマージンとすることができる。

［製造方法］
次に、図５乃至図１４を用いて、本実施形態に係る半導体記憶装置の製造方法について説明する。

図５乃至図１４は、本実施形態に係る半導体記憶装置（ＮＡＮＤストリング４０）の製造工程を示す断面図である。

まず、図５に示すように、半導体基板３０上に、例えば酸化シリコンで構成される絶縁層３１が形成される。この絶縁層３１上に、バックゲートＢＧが形成される。バックゲートＢＧは、不純物（例えばリン）が導入されたポリシリコン（ドープドシリコン）層で構成されてもよいが、酸化シリコン、窒化シリコンまたはｈｉｇｈ−ｋ材料等の絶縁層で構成されてもよい。

このバックゲートＢＧ内に、フォトリソグラフィおよびエッチングにより、溝６０ａが形成される。この溝６０ａは、カラム方向に延び、後の工程において後述する連結ホール６０ｂとなる。また、溝６０ａは、ロウ方向およびカラム方向から構成される面内にマトリクス状となるように複数配置される。

次に、全面に、不純物が導入されていないノンドープドシリコン層が形成される。その後、エッチングにより、溝６０ａ外のバックゲートＢＧの上面におけるノンドープドシリコン層が除去され、溝６０ａ内のみにノンドープドシリコン層が残留する。これにより、ノンドープドシリコン層からなり、溝６０ａ内を埋め込む第１犠牲層６０が形成される。

次に、図６に示すように、ダミー層６０が形成されたバックゲートＢＧ上に、例えば酸化シリコンで構成される絶縁層４１が形成される。この絶縁層４１上に、ダミーコントロールゲートＤＣＧが形成される。そして、ダミーコントロールゲートＤＣＧ上に、第２犠牲層４３とコントロールゲートＣＧとが交互に積層される。ダミーコントロールゲートＤＣＧおよびコントロールゲートＣＧは不純物（例えばボロン）が導入されたドープドシリコン（Ｐ型ポリシリコン）層で構成され、第２犠牲層４３は不純物が導入されていないノンドープドシリコン層で構成される。第２犠牲層４３は、後の工程において電極間絶縁層５３ａと置き換わる層である。

このとき、ダミーコントロールゲートＤＣＧの膜厚は、コントロールゲートＣＧの膜厚よりも厚く形成される。これにより、後の工程における第３犠牲層５５の形成領域のマージンを大きくすることができる。

なお、図６において、コントロールゲートＣＧと第２犠牲層４３とを３層ずつ積層させる例を示しているが、積層数は３層には限らない。

その後、最上層のコントロールゲートＣＧ上に、例えば酸化シリコンで構成される絶縁層４５が形成される。

このようにして、ダミーコントロールゲートＤＣＧ、コントロールゲートＣＧ、第２犠牲層４３、および絶縁層４５からなる積層体４６が形成される。

次に、図７に示すように、フォトリソグラフィおよびエッチングにより、積層体４６内にスリット４７ａが形成される。このスリット４７ａは、積層体４６を貫通し、ロウ方向（図７において紙面奥行き方向）に沿って形成される。すなわち、スリット４７ａは、ロウ方向および積層方向に拡がるように形成され、積層体４６を分断する。また、スリット４７ａは、カラム方向における第１犠牲層６０の中央部の上方に位置するように形成される。また、スリット４７ａの底面において、絶縁層４１が露出する。

次に、スリット４７ａ内に、窒化シリコンで構成される犠牲材４７が埋め込まれる。より具体的には、スリット４７ａ内が埋まるまで全面に犠牲材４７が形成された後、絶縁層４５上の犠牲材４７が除去される。これにより、スリット４７ａ内に犠牲材４７が残留し、ロウ方向および積層方向に拡がる犠牲材４７が形成される。

次に、図８に示すように、絶縁層４５上に、選択ゲートＳＧ（ドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳ）が形成される。選択ゲートＳＧは、不純物（例えばボロン）が導入されたドープドシリコン（Ｐ型ポリシリコン）層で構成される。

その後、選択ゲートＳＧ、積層体４６、および絶縁層４１内に、一対の貫通ホール４９が形成される。このとき、一対の貫通ホール４９が、第１犠牲層６０のカラム方向における両端部のそれぞれに達するように形成される。これにより、貫通ホール４９を介して選択ゲートＳＧ、積層体４５、絶縁層４１、および第１犠牲層６０が露出する。

貫通ホール４９は、積層方向からみて、例えば円形に形成される。また、一対の貫通ホール４９はカラム方向に並び、選択ゲートＳＧ、積層体４６、および絶縁層４１内で積層方向に延びている。

次に、図９に示すように、貫通ホール４９を介してウェットエッチングが行われる。このウェットエッチングは、例えばアルカリ性のエッチング液を用いて行われる。これにより、積層体４６における第２犠牲層４３が除去される。その結果、積層方向に隣接する２つのコントロールゲートＣＧ間およびコントロールゲートＣＧとダミーコントロールゲートＤＣＧとの間に隙間５２が形成され、隙間５２を介して犠牲材４７が露出する。

同時に、第１犠牲層６０も除去される。これにより、バックゲートＢＧ内に、カラム方向に延び、一対の貫通ホール４９の下端を連結する連結ホール６０ｂ（溝６０ａ）が形成される。すなわち、選択ゲートＳＧ、積層体４６、絶縁層４１、およびバックゲートＢＧ内に、一対の貫通ホール４９および連結ホール６０ｂからなるＵ字状メモリホール５１が形成される。

このとき、エッチング液を適当に選択することにより、ドープドシリコン層で構成される選択ゲートＳＧ、コントロールゲートＣＧ、ダミーコントロールゲートＤＣＧ、およびバックゲートＢＧと、ノンドープドシリコン層で構成される第１犠牲層６０および第２犠牲層４３との間で高いエッチング選択比を実現できる。このため、ドープドシリコン層で構成される選択ゲートＳＧ、コントロールゲートＣＧ、ダミーコントロールゲートＣＧ、およびバックゲートＢＧは、ほとんどエッチングされずに残留する。なお、バックゲートＢＧが絶縁層等で構成された場合でも、バックゲートＢＧはほとんどエッチングされずに残留する。また、コントロールゲートＣＧは、犠牲材４７によって支持される。

次に、図１０に示すように、例えばＡＬＤ（Atomic Layer Deposition）法またはＣＶＤ（Chemical Vapor Deposition）法により、Ｕ字状メモリホール５１の内面上に、ブロック絶縁層５３が形成される。すなわち、ブロック絶縁層５３は、Ｕ字状メモリホール５１内における露出した選択ゲートＳＧ、コントロールゲートＣＧ、ダミーコントロールゲートＤＣＧ、バックゲートＢＧ、および絶縁層４１，４５上に形成される。ブロック絶縁層５３は、例えば酸化シリコンまたは窒化シリコン等の絶縁層、もしくはこれらの積層構造で構成される。

このとき、ブロック絶縁層５３は、貫通ホール４９を介して隙間５２の内面上にも形成される。すなわち、ブロック絶縁層５３は、隙間５２内における露出したコントロールゲートＣＧ上、ダミーコントロールゲートＤＣＧ上、および犠牲材４７上にも形成される。これにより、隙間５２内に、ブロック絶縁層５３と一体である電極間絶縁層５３ａが埋め込まれる。また、ブロック絶縁層５３は、Ｕ字状メモリホール５１外の選択ゲートＳＧ上（上面上）にも形成される。

次に、例えばＡＬＤ法またはＣＶＤ法により、Ｕ字状メモリホール５１内におけるブロック絶縁層５３上に、電荷蓄積層５４が形成される。また、電荷蓄積層５４は、Ｕ字状メモリホール５１外におけるブロック絶縁層５３上にも形成される。電荷蓄積層５４は、例えば酸化シリコンまたは窒化シリコン等の絶縁層で構成される。

次に、図１１に示すように、例えばＡＬＤ法またはＣＶＤ法により、Ｕ字状メモリホール５１内における電荷蓄積層５４上に、第３犠牲層５５が形成される。また、第３犠牲層５５は、Ｕ字状メモリホール５１外における電荷蓄積層５４上にも形成される。第３犠牲層５５は、Ｎ系（窒化物系）の化合物、またはＣ系（炭化物系）の化合物の金属層で構成される。例えば、Ｎ系の化合物としてはＴｉＮ等、Ｃ系の化合物としてはＴａＣ等の金属層が挙げられる。また、第３犠牲層５５は、金属層に限らず、後述する製造工程においてシリコン、酸化シリコン、および窒化シリコンとエッチング選択比を有する導電層で構成されてもよい。この第３犠牲層５５が形成されるＵ字状メモリホール５１内の領域は、後にトンネル層７０となる領域である。

次に、図１２に示すように、例えばＡＬＤ法またはＣＶＤ法により、Ｕ字状メモリホール５１内における第３犠牲層５５上に、Ｕ字状シリコンピラーＳＰが形成される。また、Ｕ字状シリコンピラーＳＰは、Ｕ字状メモリホール５１外における第３犠牲層５５上にも形成される。Ｕ字状シリコンピラーＳＰは、不純物（例えばリン）を含有するポリシリコン等の導電層で構成される。

その後、例えばＡＬＤ法またはＣＶＤ法により、Ｕ字状メモリホール５１内におけるＵ字状シリコンピラーＳＰ上に、コア層５６が形成される。また、コア層５６は、Ｕ字状メモリホール５１外におけるＵ字状シリコンピラーＳＰ上にも形成される。コア層５６は例えば酸化シリコンからなる絶縁層で構成され、これにより、Ｕ字状メモリホール５１内が埋め込まれる。なお、コア層５６を空洞として、Ｕ字状メモリホール５１内を埋め込まなくてもよい。

次に、図１３に示すように、例えばＲＩＥ（Reactive Ion Etching）等のドライエッチングにより、Ｕ字状メモリホール５１外に形成されたコア層５６およびＵ字状シリコンピラーＳＰが除去される。これにより、第３犠牲層５５が露出する。

次に、図１４に示すように、例えばウェットエッチングにより、露出した第３犠牲層５５を上部側から除去する。このとき、第３犠牲層５５と、コア層５６、Ｕ字状シリコンピラーＳＰ、および電荷蓄積層５４と、でエッチング選択比を有するウェットエッチングが行われる。例えば、第３犠牲層５５がＴｉＮで構成される場合、コア層５６、Ｕ字状シリコンピラーＳＰ、および電荷蓄積層５４を構成するシリコン、酸化シリコン、および窒化シリコンとでエッチング選択比をとるため、過酸化水素水と硫酸水との混合水が用いられる。これにより、第３犠牲層５５のみを除去することができる。

このとき、第３犠牲層５５の上面がバックゲートＢＧの上面と同等または高く、ダミーコントロールゲートＤＣＧの上面と同等または低くなるように形成される。すなわち、第３犠牲層５５の上面がダミーコントロールゲートＤＣＧの上面と同等の高さになってときから、バックゲートＢＧの上面の同等の高さになるまでの間に、ウェットエッチングを終了させる。このため、ダミーコントロールゲートＤＣＧの膜厚を厚くすることで、第３犠牲層５５のエッチングマージンを大きくすることができる。

このようにして、Ｕ字状メモリホール５１内において、その下部側に形成される第３犠牲層５５と、その上部側に形成される空隙層５７とで構成されるトンネル層７０が形成される。より具体的には、空隙層５７は、選択ゲートＳＧ、コントロールゲートＣＧ、絶縁層４１，４５、および電極間絶縁層５３ａ内に設けられたＵ字状メモリホール５１内における電荷蓄積層５４上、およびダミーコントロールゲートＤＣＧ内に設けられたＵ字状メモリホール５１内の上部側の一部における電荷蓄積層５４上に形成される。また、第３犠牲層５５は、バックゲートＢＧ内に設けられたＵ字状メモリホール５１内における電荷蓄積層５４上、およびダミーコントロールゲートＤＣＧ内に設けられたＵ字状メモリホール５１内の下部側の一部における電荷蓄積層５４上に形成される。

また、第３犠牲層５５は、中空状態にあるＵ字状シリコンピラーＳＰおよびコア層５６を支持するのに十分な程度残存するように形成される。

次に、図３に示すように、例えばＲＩＥにより、Ｕ字状メモリホール５１外に形成された電荷蓄積層５４およびブロック絶縁層５３が除去された後、上面が平坦化される。

その後、例えばＰ（Plasma）−ＣＶＤ法等のカバレッジの悪い成膜方法により、選択ゲートＳＧ上に、例えば酸化シリコンからなる絶縁層５９が形成される。この絶縁層５９は、カバレッジの悪いため、空隙層５７内には形成されない。

次に、例えばＲＩＥにより、一旦、絶縁層５９の一部（犠牲材４７の上部）がロウ方向に沿って開口され、選択ゲートＳＧが露出する。さらに、例えばＲＩＥにより、選択ゲートＳＧ内に選択ゲートＳＧを貫通する開口部４７ｂが形成され、犠牲材４７が露出する。

次に、開口部４７ｂを介してウェットエッチングが行われる。これにより、スリット４７ａ内における犠牲材４７が除去される。その結果、スリット４７ａ内において、コントロールゲートＣＧが露出する。その後、この露出したコントロールゲートＣＧがシリサイド化される。

その後、スリット４７ａおよび開口部４７ｂ内に、例えば酸化シリコンで構成される絶縁材５８が埋め込まれ、さらに絶縁層５９の開口された一部にも埋め込まれる。

このようにして、本実施形態に係るＮＡＮＤストリング４０が形成される。

［効果］
上記本実施形態によれば、Ｕ字型３次元積層メモリにおいて、コントロールゲートＣＧ内に設けられたＵ字状メモリホール５１内に、トンネル層７０として空隙層５７が形成される。これにより、メモリセルトランジスタＭＴｒにおいて電荷蓄積層５４からのリークを抑制し、電荷保持特性を向上させることができる。このとき、下部側のＵ字状メモリホール５１内（バックゲートＢＧ内）に、トンネル層７０として第３犠牲層５５を充填させる。これにより、Ｕ字状メモリホール５１において、トンネル層７０の内部に形成されるＵ字状シリコンピラーＳＰおよびコア層５６を第３犠牲層５５によって支持することができる。

また、本実施形態では、積層された複数のコントロールゲートＣＧのうち、最下層をダミーコントロールゲートＤＣＧとする。これにより、ダミーコントロールゲートＤＣＧを除いた複数のコントロールゲートＣＧのセル特性のばらつきを抑制することができる。そして、第３犠牲層５５の形成領域をバックゲートＢＧ内からダミーコントロールゲートＤＣＧ内までのＵ字状メモリホール５１とすることで、第３犠牲層５５の形成領域のマージンを大きくすることができる。これに伴い、第３犠牲層５５によってＵ字状シリコンピラーＳＰおよびコア層５６を支持する部分を大きくすることができ、支持力を大きくすることができる。

さらに、本実施形態では、第３犠牲層５５が金属層で構成される。この金属層をバックゲートＢＧ内に形成し、Ｕ字状シリコンピラーＳＰと接して形成する。これにより、バックゲートＢＧ内のＵ字状メモリホール５１（連結ホール６０ｂ）内に、常に導通状態となる配線８０が形成される。したがって、バックゲートＢＧ制御およびその制御回路が不要となる。その結果、動作制御および回路レイアウトの緩和を図ることができる。

その他、本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

３０…半導体基板、５３…ブロック絶縁層、５３ａ…電極間絶縁層、５４…電荷蓄積層、５５…第３犠牲層、５７…空隙層、７０…トンネル層、ＢＧ…バックゲート、ＤＣＧ…ダミーコントロールゲート、ＣＧ…コントロールゲート、ＳＰ…Ｕ字状シリコンピラー。

Claims (6)

1. 半導体基板と、
   前記半導体基板の上方に形成された第１層と、
   前記第１層の上方に順に積層された第１導電層、電極間絶縁層、および第２導電層と、
   前記第１導電層、前記電極間絶縁層、および前記第２導電層内に設けられ、積層方向に延びた一対の貫通ホールの内面上、および前記第１層内に設けられ、前記一対の貫通ホールの下端を連結させる連結ホールの内面上に形成されたブロック絶縁層と、
   前記ブロック絶縁層上に形成された電荷蓄積層と、
   前記電荷蓄積層上に形成された第２層と、
   前記第２層上に形成された半導体層と、
   を具備し、
   前記第２層は、前記第２導電層内に設けられた前記一対の貫通ホール内の前記電荷蓄積層上において空隙層を有し、前記第１層内に設けられた前記連結ホール内の前記電荷蓄積層上において第３導電層を有することを特徴とする半導体記憶装置。
2. 前記第３導電層は、前記連結ホール内から前記一対の貫通ホール内の一部までの前記電荷蓄積層上に連接して形成されることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記第１導電層はダミーコントロールゲートであり、前記第３導電層は前記連結ホール内から前記第１導電層内に設けられた前記一対の貫通ホール内の一部までの前記電荷蓄積層上に連接して形成されることを特徴とする請求項２に記載の半導体記憶装置。
4. 前記第１導電層の膜厚は、前記第２導電層の膜厚よりも大きいことを特徴とする請求項３に記載の半導体記憶装置。
5. 前記第３導電層は、Ｎ系の化合物、またはＣ系の化合物の金属層で構成されることを特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体記憶装置。
6. 前記第１層は、絶縁層であることを特徴とする請求項１乃至請求項５のいずれか１項に記載の半導体記憶装置。

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