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JP2015172990A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置 Download PDF

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JP2015172990A JP2014049346A JP2014049346A JP2015172990A JP 2015172990 A JP2015172990 A JP 2015172990A JP 2014049346 A JP2014049346 A JP 2014049346A JP 2014049346 A JP2014049346 A JP 2014049346A JP 2015172990 A JP2015172990 A JP 2015172990A
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良 福田
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Abstract

【課題】加工難易度が低く、かつ動作制御性の向上を図る。
【解決手段】本実施形態による不揮発性半導体記憶装置は、直列に接続された複数の第１メモリセルトランジスタ、および第１選択トランジスタを含む第１メモリストリングと、直列に接続された複数の第２メモリセルトランジスタ、および第２選択トランジスタを含む第２メモリストリングと、前記第１メモリストリングの一端および前記第２メモリストリングの一端に電気的に接続されたビット線と、ゲートが前記第１メモリストリングの他端に接続された第１トランジスタと、前記第１トランジスタの一端に電気的に接続されたソース線と、ゲートが前記第２メモリストリングの他端に接続され、一端が前記第１トランジスタの他端に電気的に接続され、他端が前記ビット線に電気的に接続された第２トランジスタと、を具備する。
【選択図】 図３

Description

本実施形態は、不揮発性半導体記憶装置に関する。
ＮＡＮＤ型フラッシュメモリとして、垂直方向に積層され、一括加工により形成される３次元積層型メモリ（ＢｉＣＳ：Bit Cost Scalable）が提案されている。この３次元積層型メモリでは、Ｉ字状のメモリホールに沿ってメモリストリングが形成されるＩ型ＢｉＣＳと、Ｕ字状のメモリホールに沿ってメモリストリングが形成されるＵ型ＢｉＣＳ（ｐ−ＢｉＣＳ）とが提案されている。
特開２０１３−２０１３９６号公報 特開２０１３−００４１２８号公報 特開２０１２−０４４０３１号公報
加工難易度が低く、かつ動作制御性の向上を図る不揮発性半導体記憶装置を提供する。
本実施形態による不揮発性半導体記憶装置によれば、直列に接続された複数の第１メモリセルトランジスタ、および第１選択トランジスタを含む第１メモリストリングと、直列に接続された複数の第２メモリセルトランジスタ、および第２選択トランジスタを含む第２メモリストリングと、前記第１メモリストリングの一端および前記第２メモリストリングの一端に電気的に接続されたビット線と、ゲートが前記第１メモリストリングの他端に接続された第１トランジスタと、前記第１トランジスタの一端に電気的に接続されたソース線と、ゲートが前記第２メモリストリングの他端に接続され、一端が前記第１トランジスタの他端に電気的に接続され、他端が前記ビット線に電気的に接続された第２トランジスタと、を具備する。
本実施形態に係る不揮発性半導体記憶装置の全体構成例を示すブロック図。 本実施形態に係るメモリセルアレイの構成を示す平面図。 本実施形態に係るメモリセルアレイの構成を示す断面図であり、図２のIII-III線に沿った断面図。 本実施形態に係るメモリセルアレイを示す回路図。 本実施形態に係る読み出し動作における各電圧のタイミングチャートを示す図。 本実施形態に係る読み出し動作を示す回路図。 本実施形態に係る読み出し動作を示す回路図。 本実施形態に係る読み出し動作を示す回路図。 本実施形態に係る読み出し動作を示す回路図。 本実施形態に係る書き込み動作を示す回路図。 本実施形態に係る書き込み動作を示す回路図。 本実施形態に係る消去動作を示す回路図。 本実施形態に係る読み出し動作における各電圧のタイミングチャートの変形例を示す図。 本実施形態に係るメモリセルアレイの変形例を示す回路図。
本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。また、重複する説明は、必要に応じて行う。
＜実施形態＞
図１乃至図１４を用いて、本実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態では、Ｉ型ＢｉＣＳにおいて、メモリホールＭＨの底面に形成された絶縁層５０と半導体ピラーＳＰと半導体基板２０とで、複数のコネクショントランジスタＣＴを構成する。この構成において諸動作を可能にすることで、加工難易度が低く、かつ動作制御性の向上を図る不揮発性半導体記憶装置を実現することができる。以下に、本実施形態に係る不揮発性半導体記憶装置について詳説する。
［構成例］
以下に、図１乃至図４を用いて、本実施形態に係る不揮発性半導体記憶装置の構成例について説明する。なお、以下の説明において、各構成要素を特に区別しない場合、単にビット線ＢＬ、ソース線ＳＬ、選択ゲートＳＧ、コントロールゲートＣＧ、メモリセルトランジスタＭＴ、選択トランジスタＳＴ、コネクショントランジスタＣＴ、およびメモリストリング１００と称する。
図１に示すように、不揮発性半導体記憶装置は、制御回路１０、センスアンプ４、メモリセルアレイ５、カラムデコーダ６、ロウデコーダ７、ワード線駆動回路１３、選択ゲート線駆動回路１４、およびソース線駆動回路１７を備える。
メモリセルアレイ５は、複数のワード線（コントロールゲートＣＧ）、複数の選択ゲートＳＧ、複数のソース線ＳＬ、および複数のビット線ＢＬと、マトリクス状に配置された複数のメモリストリング（ＮＡＮＤストリング）１００とを備える。
制御回路１０は、書き込み動作時、読み出し動作時、および消去動作時において、メモリセルアレイ５内のメモリセルに供給される電圧を生成かつ制御するとともに、外部からのコマンドに応じて、センスアンプ４、カラムデコーダ６、ロウデコーダ７、選択ゲート線駆動回路、およびソース線駆動回路１７を制御する。
カラムデコーダ６は、制御回路１０の制御に従い、書き込み動作時、読み出し動作時、および消去動作時において、ビット線ＢＬを選択する。
センスアンプ４は、カラムデコーダ６に接続され、書き込み動作時、読み出し動作時、および消去動作時において、カラムデコーダ６によって選択および非選択されたビット線ＢＬに対して電圧を供給する。なお、センスアンプ４は、カラムデコーダ６と一体であってもよい。
ロウデコーダ７は、制御回路１０の制御に従い、書き込み動作時、読み出し動作時、および消去動作時において、コントロールゲートＣＧを選択する。
ワード線駆動回路１３は、ロウデコーダ７に接続され、書き込み動作時、読み出し動作時、および消去動作時において、ロウデコーダ７によって選択および非選択されたコントロールゲートＣＧに対して電圧を供給する。なお、ワード線駆動回路１３は、ロウデコーダ７と一体であってもよい。
選択ゲート線駆動回路１４は、制御回路１０の制御に従い、書き込み動作時、読み出し動作時、および消去動作時において、選択ゲートＳＧに対して電圧を供給する。
ソース線駆動回路１７は、制御回路１０の制御に従い、書き込み動作時、読み出し動作時、および消去動作時において、ソース線ＳＬに対して電圧を供給する。
図２および図３では、隣接するサブブロックＳＢＬＫ０，ＳＢＬＫ１を示している。
図２に示すように、サブブロックＳＢＬＫ０には、ビット線ＢＬ０〜ＢＬ３、選択ゲートＳＧ０〜ＳＧ３、およびコントロールゲートＣＧ０〜ＣＧ７が配置される。
ビット線ＢＬ０〜ＢＬ３は、平面における第１方向に延在し、平面における第２方向（第１方向に直交する方向）において離間して隣接して配置される。ビット線ＢＬ０〜ＢＬ３は、隣接するサブブロックＳＢＬＫ０，ＳＢＬＫ１におけるメモリセルトランジスタＭＴに共有される。
選択ゲートＳＧ０〜ＳＧ３は、第２方向に延在し、第１方向において離間して隣接する。選択ゲートＳＧ０〜ＳＧ３は、ビット線ＢＬ０〜ＢＬ３の下方に形成される。
コントロールゲートＣＧ０〜ＣＧ７は、第３方向（積層方向（基板鉛直方向））に積層される。コントロールゲートＣＧ０〜ＣＧ７は、選択ゲートＳＧ０〜ＳＧ３の下方に形成される。コントロールゲートＣＧ０〜ＣＧ７のそれぞれは、サブブロックＳＢＬＫ０において各層ごとに形成される。
選択ゲートＳＧ０〜ＳＧ３、およびコントロールゲートＣＧ０〜ＣＧ７を貫通するように、メモリホールＭＨ（メモリピラーＭＰ）が形成される。このメモリピラーＭＰに沿ってメモリストリング１００が形成され、これらはマトリクス状に配置される。また、ビット線ＢＬ０〜ＢＬ３に対応するように、アクティブエリアＡＡが形成される。
サブブロックＳＢＬＫ１には、ビット線ＢＬ０〜ＢＬ３、選択ゲートＳＧ４〜ＳＧ７、およびコントロールゲートＣＧ８〜ＣＧ１５が配置される。サブブロックＳＢＬＫ１の構成は、サブブロックＳＢＬＫ０と同様であるため、省略する。
ソース線ＳＬ０は、第２方向に延在する。ソース線ＳＬ０は、サブブロックＳＢＬＫ０に対して、サブブロックＳＢＬＫ１とは反対側に離間して隣接する。ソース線ＳＬ１は、サブブロックＳＢＬＫ１に対して、サブブロックＳＢＬＫ０とは反対側に離間して隣接する。
ソース線ＳＬ０はコンタクトＣ１を介して半導体基板２０に接続され、ソース線ＳＬ１はコンタクトＣ２を介して半導体基板２０に接続される。ビット線ＢＬ０〜ＢＬ３は、サブブロックＳＢＬＫ０とサブブロックＳＢＬＫ１との間に形成されたコンタクトＣ２を介して、半導体基板２０に接続される。言い換えると、コンタクトＣ１とコンタクトＣ２との間にサブブロックＳＢＬＫ０が配置され、コンタクトＣ３とコンタクトＣ２との間にサブブロックＳＢＬＫ１が配置される。
図３に示すように、サブブロックＳＢＬＫ０において、半導体基板２０上に、コントロールゲートＣＧ０〜ＣＧ７、選択ゲートＳＧ０〜ＳＧ３、ビット線ＢＬ、およびメモリピラーＭＰ０〜ＭＰ３が形成される。
コントロールゲートＣＧ０〜ＣＧ７は、半導体基板２０の上方に、それぞれの間に絶縁層４０を介して積層される。言い換えると、半導体基板２０の上方に、コントロールゲートＣＧ０〜ＣＧ７および絶縁層４０が交互に積層される。
選択ゲートＳＧ０〜ＳＧ３は、最上層に位置するコントロールゲートＣＧ０の上方に、絶縁層４０を介して形成される。
選択ゲートＳＧ０、コントロールゲートＣＧ０〜ＣＧ７、および絶縁層４０内には、メモリホールＭＨ０が設けられる。メモリホールＭＨ０は、選択ゲートＳＧ０、コントロールゲートＣＧ０〜ＣＧ７、および絶縁層４０を第３方向（積層方向）に貫通し、半導体基板２０に達するように形成される。
メモリピラーＭＰ０は、メモリホールＭＨ０内に形成される。メモリピラーＭＰ０は、絶縁層５０と半導体ピラーＳＰとで構成される。絶縁層５０は、メモリホールＭＨ０の内面上（底面上および側面上）に連続（連接）して形成される。言い換えると、絶縁層５０は、メモリホールＭＨ０内の半導体基板２０、絶縁層４０、コントロールゲートＣＧ０〜ＣＧ７、および選択ゲートＳＧ０上に形成される。また、絶縁層５０は、メモリホールＭＨ０の内面上から順に形成されたブロック絶縁層５０ａ、電荷蓄積層５０ｂ、およびトンネル絶縁層５０ｃで構成される。半導体ピラーＳＰは、メモリホールＭＨ０内の絶縁層５０上に形成される。
また、半導体基板２０の表面付近には、メモリピラーＭＰ０を第１方向において挟むようにソース・ドレイン拡散層３０が形成される。
メモリピラーＭＰ０と、コントロールゲートＣＧ０〜ＣＧ７、選択ゲートＳＧ０、および半導体基板２０と、で各種トランジスタが構成される。
より具体的には、メモリホールＭＨ０内の半導体ピラーＳＰ、メモリホールＭＨ０内の側面上に形成された絶縁層５０、およびコントロールゲートＣＧ０〜ＣＧ７で、メモリセルトランジスタＭＴ０＿０〜ＭＴ０＿７が構成される。このとき、半導体ピラーＳＰがチャネル、絶縁層５０がメモリ層、コントロールゲートＣＧ０〜ＣＧ７がゲートとして機能する。
また、メモリホールＭＨ０内の半導体ピラーＳＰ、メモリホールＭＨ０内の側面上の絶縁層５０、および選択ゲートＳＧ０で、選択トランジスタＳＴ０が構成される。このとき、半導体ピラーＳＰがチャネル、絶縁層５０がゲート絶縁層、選択ゲートＳＧ０がゲートとして機能する。
これらメモリセルトランジスタＭＴ０＿０〜ＭＴ０＿７および選択トランジスタＳＴ０は、その電流経路が直列に接続され、メモリストリング１００＿０を構成する。
また、メモリホールＭＨ０内の半導体ピラーＳＰ、メモリホールＭＨ０内の底面上の絶縁層５０、および半導体基板２０で、コネクショントランジスタＣＴ０が構成される。このとき、ソース・ドレイン拡散層３０間の半導体基板２０表面付近がチャネル、絶縁層５０がゲート絶縁層、半導体ピラーＳＰがゲートとして機能する。
同様に、メモリピラーＭＰ１とコントロールゲートＣＧ０〜ＣＧ７とでメモリトランジスタＭＴ１＿０〜ＭＴ１＿７、メモリピラーＭＰ１と選択ゲートＳＧ１とで選択トランジスタＳＴ１、メモリピラーＭＰ１と半導体基板２０とでコネクショントランジスタＣＴ１が構成される。また、メモリピラーＭＰ２とコントロールゲートＣＧ０〜ＣＧ７とでメモリトランジスタＭＴ２＿０〜ＭＴ２＿７、メモリピラーＭＰ２と選択ゲートＳＧ２とで選択トランジスタＳＴ２、メモリピラーＭＰ２と半導体基板２０とでコネクショントランジスタＣＴ２が構成される。また、メモリピラーＭＰ３とコントロールゲートＣＧ０〜ＣＧ７とでメモリトランジスタＭＴ３＿０〜ＭＴ３＿７、メモリピラーＭＰ３と選択ゲートＳＧ３とで選択トランジスタＳＴ３、メモリピラーＭＰ３と半導体基板２０とでコネクショントランジスタＣＴ３が構成される。
コネクショントランジスタＣＴ０〜ＣＴ３は、その電流経路が直列に接続され、直列接続体を構成する。また、コネクショントランジスタＣＴ０〜ＣＴ３のうち隣接する２つのトランジスタで、その間に位置するソース・ドレイン拡散層３０を共有する。
ビット線ＢＬは、Ｍ１層に形成され、メモリピラーＭＰ０〜ＭＰ３の上端部に接して形成される。また、コネクショントランジスタＣＴ３のドレイン上の絶縁層２０内にはコンタクトＣ２が形成され、コンタクトＣ２の上端部はビット線ＢＬに接続される。すなわち、コネクショントランジスタＣＴ３のドレインは、コンタクトＣ２を介してビット線ＢＬに電気的に接続される。
ソース線ＳＬ０は、Ｍ０層に形成される。また、コネクショントランジスタＣＴ０のソース上の絶縁層２０内にはコンタクトＣ１が形成され、コンタクトＣ１の上端部はソース線ＳＬ０に接続される。すなわち、コネクショントランジスタＣＴ０のソースは、コンタクトＣ１を介してソース線ＳＬ０に電気的に接続される。
サブブロックＳＢＬＫ１においても、上記と同様の構造であるため、省略する。なお、サブブロックＳＢＬＫ１では、サブブロックＳＢＬＫ０とコンタクトＣ２を共有する。すなわち、隣接する２つのサブブロックＳＢＬＫ１とサブブロックＳＢＬＫ０とで、ビット線ＢＬを共有する。
図４では、サブブロックＳＢＬＫ１を省略している。
図４に示すように、メモリセルアレイ５は、サブブロックＳＢＬＫ０において、メモリストリング１００＿０〜１００＿３を備える。
メモリストリング１００＿０は、電流経路が直列に接続されたメモリセルトランジスタＭＴ０＿０〜ＭＴ０＿７および選択トランジスタＳＴ０からなる。メモリストリング１００＿１は、電流経路が直列に接続されたメモリセルトランジスタＭＴ１＿０〜ＭＴ１＿７および選択トランジスタＳＴ１からなる。メモリストリング１００＿２は、電流経路が直列に接続されたメモリセルトランジスタＭＴ２＿０〜ＭＴ２＿７および選択トランジスタＳＴ２からなる。メモリストリング１００＿３は、電流経路が直列に接続されたメモリセルトランジスタＭＴ３＿０〜ＭＴ３＿７および選択トランジスタＳＴ３からなる。
メモリセルトランジスタＭＴ０＿０〜ＭＴ３＿０のゲートは、コントロールゲートＣＧ０に共通して電気的に接続される。メモリセルトランジスタＭＴ０＿１〜ＭＴ３＿１のゲートは、コントロールゲートＣＧ１に共通して電気的に接続される。メモリセルトランジスタＭＴ０＿２〜ＭＴ３＿２のゲートは、コントロールゲートＣＧ２に共通して電気的に接続される。メモリセルトランジスタＭＴ０＿３〜ＭＴ３＿３のゲートは、コントロールゲートＣＧ３に共通して電気的に接続される。メモリセルトランジスタＭＴ０＿４〜ＭＴ３＿４のゲートは、コントロールゲートＣＧ４に共通して電気的に接続される。メモリセルトランジスタＭＴ０＿５〜ＭＴ３＿５のゲートは、コントロールゲートＣＧ５に共通して電気的に接続される。メモリセルトランジスタＭＴ０＿６〜ＭＴ３＿６のゲートは、コントロールゲートＣＧ６に共通して電気的に接続される。メモリセルトランジスタＭＴ０＿７〜ＭＴ３＿７のゲートは、コントロールゲートＣＧ７に共通して電気的に接続される。
選択トランジスタＳＴ０〜ＳＴ３のゲートはそれぞれ、選択ゲートＳＧ０〜ＳＧ３に電気的に接続される。
メモリストリング１００＿０〜１００＿３の一端は、ビット線ＢＬに共通して電気的に接続される。メモリストリング１００＿０の他端は、コネクショントランジスタＣＴ０のゲートＧＣＴ０に電気的に接続される。メモリストリング１００＿１の他端は、コネクショントランジスタＣＴ１のゲートＧＣＴ１に電気的に接続される。メモリストリング１００＿２の他端は、コネクショントランジスタＣＴ２のゲートＧＣＴ２に電気的に接続される。メモリストリング１００＿３の他端は、コネクショントランジスタＣＴ３のゲートＧＣＴ３に電気的に接続される。
コネクショントランジスタＣＴ０〜ＣＴ３は、電流経路が直列に接続され、直列接続体を構成する。この直列接続体の一端（ソース端）はソース線ＳＬ０に電気的に接続され、他端（ドレイン端）はビット線ＢＬに電気的に接続される。
なお、メモリセルアレイの構成については、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
［読み出し動作例］
以下に、図５乃至図９を用いて、本実施形態に係る読み出し動作例について説明する。
図６は読み出し動作における時刻Ｔ１〜Ｔ２を示す図であり、図７は読み出し動作における時刻Ｔ２〜Ｔ３を示す図であり、図８は“０”データの読み出し動作における時刻Ｔ３〜Ｔ４を示す図であり、図９は“１”データの読み出し動作における時刻Ｔ３〜Ｔ４を示す図である。
図５乃至図９では、メモリセルトランジスタＭＴ０＿５に記憶されたデータを読み出す例について示している。
まず、図５および図６に示すように、時刻Ｔ１において、選択対象のサブブロックＳＢＬＫ０の選択ゲートＳＧ０〜ＳＧ３に電圧Ｖｄｄｓａが印加される。これにより、選択トランジスタＳＴ０〜ＳＴ３がオンする。電圧Ｖｄｄｓａは、選択トランジスタＳＴが十分にオンする電圧である。また、電圧Ｖｄｄｓａは、選択トランジスタＳＴの閾値電圧Ｖｔｓを差し引いた電圧Ｖｄｄｓａ−ＶｔｓによってコネクショントランジスタＣＴを十分にオンする電圧である。電圧Ｖｄｄｓａは、例えば２．５Ｖ程度である。
また、選択対象のサブブロックＳＢＬＫ０のコントロールゲートＣＧ０〜ＣＧ７に電圧ＶＲ＋ａ（読み出し電圧）が印加される。これにより、メモリセルトランジスタＭＴ０＿０〜ＭＴ３＿７がオンする。電圧ＶＲ＋ａは、メモリセルトランジスタＭＴが十分にオンし、電圧Ｖｄｄｓａ−Ｖｔｓを十分に転送できる電圧である。すなわち、電圧ＶＲ＋ａは、メモリセルトランジスタＭＴの閾値電圧Ｖｔｍのマージンを十分に考慮した電圧であり、例えば８Ｖ程度である。
また、ビット線ＢＬに電圧Ｖｄｄｓａを印加する。このとき、選択トランジスタＳＴ０〜ＳＴ３およびメモリセルトランジスタＭＴ０＿０〜ＭＴ３＿７がオンしている。このため、ビット線ＢＬから、選択トランジスタＳＴ０〜ＳＴ３およびメモリセルトランジスタＭＴ０＿０〜ＭＴ３＿７を介して、コネクショントランジスタＣＴ０〜ＣＴ３のゲートＧＣＴ０〜ＧＣＴ３に、選択トランジスタＳＴの閾値電圧Ｖｔｓを差し引いた電圧Ｖｄｄｓａ−Ｖｔｓが転送される。電圧Ｖｄｄｓａ−Ｖｔｓは、コネクショントランジスタＣＴを十分にオンする電圧であり、例えば２Ｖ程度である。
これにより、コネクショントランジスタＣＴ０〜ＣＴ３がオンする。このとき、コネクショントランジスタＣＴ０〜ＣＴ３がオンすることで、ビット線ＢＬとソース線ＳＬ０とが電気的に接続される。そして、ソース線ＳＬをフローティングにすることで、ビット線ＢＬとソース線ＳＬとのショートを回避することができる。
また、図示はしないが、非選択対象のサブブロックＳＢＬＫの選択ゲートＳＧを０Ｖとし、コントロールゲートＣＧをフローティングにする。これにより、非選択対象のサブブロックＳＢＬＫのコネクショントランジスタＣＴは、オンしない。
次に、図５および図７に示すように、時刻Ｔ２において、非選択対象のメモリストリング１００＿１〜１００＿３における選択ゲートＳＧ１〜ＳＧ３を０Ｖにする。これにより、選択トランジスタＳＴ１〜ＳＴ３がオフする。その結果、コネクショントランジスタＣＴ１〜ＣＴ３のゲートＧＣＴ１〜ＧＣＴ３がビット線ＢＬから切り離され、電圧Ｖｄｄｓａ−Ｖｔｓが印加されたままとなる。すなわち、コネクショントランジスタＣＴ１〜ＣＴ３は、オンし続ける。
また、選択対象のメモリセルトランジスタＭＴ０＿５に接続されたコントロールゲートＣＧ５に、読み出し電圧ＣＧＲＶが印加される。読み出し電圧ＣＧＲＶは、選択対象のメモリセルトランジスタＭＴ０＿５が記憶するデータ（“０”データか“１”データか）に応じてオンしたり、オフしたりする電圧である。なお、ここで、選択対象のメモリセルトランジスタＭＴ０＿５がオンするとは後述する電圧ＶＳＡを十分に転送できることを示し、オフするとは電圧ＶＳＡを転送できないことを示す。読み出し電圧ＣＧＲＶは、ベリファイ等を考慮して細かく設定できるものであり、例えば０〜６Ｖ程度である。
次に、図５、図８および図９に示すように、時刻Ｔ３において、ビット線ＢＬに電圧ＶＳＡを印加し、ソース線ＳＬ０をＶＳＬ（例えば０Ｖ）にする。電圧ＶＳＡは、コネクショントランジスタＣＴをオフする電圧であり、例えば１Ｖ程度である。
このとき、図８に示すように、コントロールゲートＣＧ５に印加された読み出し電圧ＣＧＲＶがメモリセルトランジスタＭＴ０＿５の閾値電圧Ｖｔｍと電圧ＶＳＡとの合計（電圧Ｖｔｍ＋ＶＳＡ）以下である場合、メモリセルトランジスタＭＴ０＿５はオフする。この場合、コネクショントランジスタＣＴ０のゲートＧＣＴ０は、ビット線ＢＬと電気的に切り離された状態を維持する。このため、ゲートＧＣＴ０には電圧Ｖｄｄｓａ−Ｖｔｓが印加され、コネクショントランジスタＣＴ０はオン状態を維持する。したがって、ビット線ＢＬとソース線ＳＬ０とが電気的に接続され、ビット線ＢＬの電圧ＶＳＡがソース線ＳＬ０の電圧ＶＳＬに引き抜かれていく（下降していく）。センスアンプ４は、ビット線ＢＬの電圧下降をセンスすることで、“０”データを判断する。
一方、図９に示すように、コントロールゲートＣＧ５に印加された読み出し電圧ＣＧＲＶがメモリセルトランジスタＭＴ０＿５の閾値電圧Ｖｔｍと電圧ＶＳＡとの合計（電圧Ｖｔｍ＋ＶＳＡ）以上である場合、メモリセルトランジスタＭＴ０＿５はオンする。この場合、コネクショントランジスタＣＴ０のゲートＧＣＴ０は、ビット線ＢＬと電気的に接続される。このため、ゲートＧＣＴ０には電圧ＶＳＡが印加され、コネクショントランジスタＣＴ０はオフする。したがって、ビット線ＢＬとソース線ＳＬ０とが電気的に切り離され、ビット線ＢＬは電圧ＶＳＡを維持する。センスアンプ４は、ビット線ＢＬの電圧ＶＳＡをセンスすることで、“１”データを判断する。
このように、“０”データを記憶する場合のほうが“１”データを記憶する場合よりもメモリセルトランジスタＭＴ０＿５の閾値電圧Ｖｔｍが大きい。このため、メモリセルトランジスタＭＴ０＿５のゲートに読み出し電圧ＣＧＲＶを印加することで、メモリセルトランジスタＭＴ０＿５がオンまたはオフする。これに伴ってコネクショントランジスタＣＴ０のオフまたはオンが生じ、ビット線ＢＬの電圧の違いをセンスすることで“１”または“０”データを判断することができる。
なお、“０”データ読み出しの際、図５に示すように、ビット線ＢＬの電圧は下降していく。このため、ビット線ＢＬに電気的に接続されるメモリセルトランジスタＭＴ０＿５のソース電位も下降していく。このソース電位が下降して読み出し電圧ＣＧＲＶとの電位差が大きくなることで、メモリセルトランジスタＭＴ０＿５オンしてしまう場合がある。このため、図５に示すように、ビット線ＢＬの電圧の下降に合わせて、読み出し電圧ＣＧＲＶを下降するように制御してもよい。
［書き込み動作］
以下に、図１０および図１１を用いて、本実施形態に係る書き込み動作例について説明する。
図１０および図１１では、メモリセルトランジスタＭＴ０＿５に“０”データ（セルの閾値を上昇させるデータ）を書き込む例について示している。
まず、図１０に示すように、選択ゲートＳＧ０〜ＳＧ３およびコントロールゲートＣＧ０〜ＣＧ７に電圧ＶＰＡＳＳ（書き込みパス電圧）が印加される。これにより、選択トランジスタＳＴ０〜ＳＴ３およびメモリセルトランジスタＭＴ０＿０〜ＭＴ３＿７がオンする。電圧ＶＰＡＳＳは、選択トランジスタＳＴが十分にオンし、後述する電圧ＶＢＬを十分に転送できる電圧である。
また、ビット線ＢＬを０Ｖとする。このとき、選択トランジスタＳＴ０〜ＳＴ３およびメモリセルトランジスタＭＴ０＿０〜ＭＴ３＿７がオンしている。このため、ビット線ＢＬから、選択トランジスタＳＴ０〜ＳＴ３およびメモリセルトランジスタＭＴ０＿０〜ＭＴ３＿７を介して、コネクショントランジスタＣＴ０〜ＣＴ３のゲートＧＣＴ０〜ＧＣＴ３に、０Ｖが転送される。
次に、図１１に示すように、選択ゲートＳＧ１〜ＳＧ３を０Ｖにする。これにより、選択トランジスタＳＴ１〜ＳＴ３がオフする。その結果、メモリストリング１００＿１〜１００＿３の電流経路にはチャネル電流は流れず、フローティング状態となる。
一方、選択ゲートＳＧ０をオンにした状態で、ビット線ＢＬに電圧ＶＢＬ（ＶＢＬ＞０Ｖ）を印加する。これにより、メモリストリング１００＿１〜１００＿３の電流経路にチャネル電流が流れる。そして、メモリセルトランジスタＭＴ０＿５に接続されたコントロールゲートＣＧ５に、書き込み電圧ＶＰＧＭが印加される（ＶＰＧＭ＞ＶＰＡＳＳ）。その結果、メモリセルトランジスタＭＴ０＿５に高電界が印加され、ビット線ＢＬに接続されるセンスアンプ４に一時的に記憶された書き込みデータに応じてデータ（ここでは、“０”データ）が書き込まれる。
［消去動作］
以下に、図１２を用いて、本実施形態に係る消去動作例について説明する。
図１２に示すように、選択ゲートＳＧ０〜ＳＧ３に電圧ＶＥＲＡＧが印加される。また、ビット線ＢＬに電圧ＶＥＲＡが印加される。すなわち、選択ゲートＳＧ０〜ＳＧ３のゲートに電圧ＶＥＲＡＧが印加され、ソース端に電圧ＶＥＲＡが印加される。ここで、ＶＥＲＡ＞ＶＥＲＡＧである。選択ゲートＳＧ０〜ＳＧ３に上記電圧を印加することにより、選択ゲートＳＧ０〜ＳＧ３のソース領域においてＧＩＤＬ（Gate-induced drain leakage）が発生する。
このＧＩＤＬによる正孔電流は、メモリストリング１００＿０〜１００＿３の電流経路に流れる。このとき、コントロールゲートＣＧ０〜ＣＧ７を０Ｖにする。これにより、メモリセルトランジスタＭＴ０＿０〜ＭＴ３＿７に正孔電流を導入することができ、メモリセルトランジスタＭＴ０＿０〜ＭＴ３＿７のデータを消去することができる。
［第１実施形態に係る効果］
同一積層数で比較した場合、Ｕ型よりもＩ型のほうが以下のメリットがある。
Ｉ型では、Ｕ型に対して、ビット線からソース線までのセル数（１つのメモリストリングにおけるセル数）が半分である。これにより、セルに流れる電流が大きくなり、動作パフォーマンスが高くなる。また、Ｕ型では、隣接するコントロールゲートを分離する必要があり、その結果、コントロールゲートが櫛形形状となる。このため、Ｕ型は、Ｉ型に対して、ブロック境界等で面積が増大してしまう。
このように、Ｉ型は、Ｕ型と比較して、動作パフォーマンスが高く、面積効率が高いというメリットがある。しかしながら、Ｉ型では、最下層の選択ゲートの制御性が悪い、およびメモリホールの底面に形成された絶縁層の除去が困難であるといった問題がある。
これに対し、本実施形態では、Ｉ型ＢｉＣＳにおいて、メモリホールＭＨの底面に形成された絶縁層５０と半導体ピラーＳＰと半導体基板２０とで、複数のコネクショントランジスタＣＴを構成する。そして、複数のコネクショントランジスタＣＴの電流経路が直列に接続され、一端がソース線ＳＬ、他端がビット線ＢＬに電気的に接続される直列接続体が構成される。この構成において諸動作を可能にすることで、最下層の選択ゲートが不要となるとともに、メモリホールＭＨの底面に形成された絶縁層５０を除去することが不要となる。すなわち、加工難易度が低く、かつ動作制御性の向上を図るＩ型ＢｉＣＳを実現することができる。
なお、図１３に示すように、読み出し動作において、選択ゲートＳＧ０〜ＳＧ３に電圧Ｖｄｄｓａよりも大きい電圧ＶＳＧ（例えば５Ｖ程度）を印加してもよい。これにより、選択トランジスタＳＴ０〜ＳＴ３は、電圧Ｖｄｄｓａを十分に転送することができる。これに伴い、電圧Ｖｄｄｓａおよび電圧ＶＳＡを大きくしてもよい（電圧Ｖｄｄｓａは例えば３Ｖ、電圧ＶＳＡは例えば１．５Ｖ）。
また、図１４に示すように、各メモリストリング１００＿０〜１００＿３は、２つの選択トランジスタを含んでもよい。すなわち、メモリストリング１００＿０は、最下層に形成された選択ゲートＳＧ０＿１をゲートとして有する選択トランジスタＳＴ０＿１と、最上層に形成された選択ゲートＳＧ０＿０をゲートとして有する選択トランジスタＳＴ０＿０と、を含む。同様に、メモリストリング１００＿１は選択トランジスタＳＴ１＿１（選択ゲートＳＧ１＿１）と選択トランジスタＳＴ１＿０（選択ゲートＳＧ１＿０）とを含み、メモリストリング１００＿２は選択トランジスタＳＴ２＿１（選択ゲートＳＧ２＿１）と選択トランジスタＳＴ２＿０（選択ゲートＳＧ２＿０）とを含み、メモリストリング１００＿３は選択トランジスタＳＴ３＿１（選択ゲートＳＧ３＿１）と選択トランジスタＳＴ３＿０（選択ゲートＳＧ３＿０）とを含む。
なお、各メモリストリング１００＿０〜１００＿３は、最下層に形成される選択トランジスタのみを含んでもよいし、ストリング内のいずれの位置に選択トランジスタを含んでもよい。言い換えると、各メモリストリング１００＿０〜１００＿３における選択トランジスタは、最下層および最上層に限らない。
なお、本発明に関する各実施形態において、以下の動作および構成であってもよい。
（１）多値レベルの読み出し動作において、閾値電圧を低いほうから順にＡレベル、Ｂレベル、およびＣレベルとすると、Ａレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば０Ｖ〜０．５５Ｖの間である。これに限定されることなく、０．１Ｖ〜０．２４Ｖ、０．２１Ｖ〜０．３１Ｖ、０．３１Ｖ〜０．４Ｖ、０．４Ｖ〜０．５Ｖ、および０．５Ｖ〜０．５５Ｖのいずれかの間にしてもよい。
Ｂレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば１．５Ｖ〜２．３Ｖの間である。これに限定されることなく、１．７５Ｖ〜１．８Ｖ、１．８Ｖ〜１．９５Ｖ、１．９５Ｖ〜２．１Ｖ、および２．１Ｖ〜２．３Ｖのいずれかの間にしてもよい。
Ｃレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば３．０Ｖ〜４．０Ｖの間である。これに限定されることなく、３．０Ｖ〜３．２Ｖ、３．２Ｖ〜３．４Ｖ、３．４Ｖ〜３．５Ｖ、３．５Ｖ〜３．７Ｖ、および３．７Ｖ〜４．０Ｖのいずれかの間にしてもよい。
読み出し動作の時間（tR）としては、例えば２５μｓ〜３８μｓ、３８μｓ〜７０μｓ、および７０μｓ〜８０μｓのいずれかの間にしてもよい。
（２）書き込み動作は、プログラム動作およびベリファイ動作を含む。書き込み動作では、プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば１３．７Ｖ〜１４．３Ｖの間である。これに限定されることなく、例えば１３．７Ｖ〜１４．０Ｖ、および１４．０Ｖ〜１４．７Ｖのいずれかの間としてもよい。
奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧とを変えてもよい。
プログラム動作をＩＳＰＰ（Incremental Step Pulse Program）方式としたとき、ステップアップの電圧として、例えば０．５Ｖ程度が挙げられる。
非選択のワード線に印加される電圧としては、例えば７．０Ｖ〜７．３Ｖの間としてもよい。この場合に限定されることなく、例えば７．３Ｖ〜８．４Ｖの間としてもよく、７．０Ｖ以下としてもよい。
非選択のワード線が奇数番目のワード線であるか、または偶数番目のワード線であるかによって印加するパス電圧を変えてもよい。
書き込み動作の時間（tProg）としては、例えば１７００μｓ〜１８００μｓ、１８００μｓ〜１９００μｓ、および１９００μｓ〜２０００μｓのいずれかの間にしてもよい。
（３）消去動作では、半導体基板上部に形成され、かつ、メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば１２Ｖ〜１３．７Ｖの間である。この場合に限定されることなく、例えば１３．７Ｖ〜１４．８Ｖ、１４．８Ｖ〜１９．０Ｖ, １９．０〜１９．８Ｖ、および１９．８Ｖ〜２１Ｖのいずれかの間であってもよい。
消去動作の時間（tErase）としては、例えば３０００μｓ〜４０００μｓ、４０００μｓ〜５０００μｓ、および４０００μｓ〜９０００μｓのいずれかの間にしてもよい。
（４）メモリセルは、半導体基板（シリコン基板）上に膜厚が４〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積層を有する。この電荷蓄積層は、膜厚が２〜３ｎｍのＳｉＮ、またはＳｉＯＮなどの絶縁膜と膜厚が３〜８ｎｍのポリシリコンとの積層構造であってもよい。また、ポリシリコンにはＲｕなどの金属が添加されていてもよい。電荷蓄積層上には、絶縁膜が形成される。この絶縁膜は、例えば、膜厚が３〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と膜厚が３〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜とに挟まれた膜厚が４〜１０ｎｍのシリコン酸化膜を有する。Ｈｉｇｈ−ｋ膜としては、ＨｆＯなどが挙げられる。また、シリコン酸化膜の膜厚は、Ｈｉｇｈ−ｋ膜の膜厚よりも厚くしてもよい。絶縁膜上には膜厚が３〜１０ｎｍの仕事関数調整用の材料を介して膜厚が３０ｎｍ〜７０ｎｍの制御電極が形成される。ここで、仕事関数調整用の材料は、ＴａＯなどの金属酸化膜、またはＴａＮなどの金属窒化膜である。制御電極としては、Ｗなどを用いてもよい。
また、メモリセル間にはエアギャップを形成することができる。
また、以下に、本実施形態に係る不揮発性半導体記憶装置の特徴について付記する。
本実施形態の［１］に係る不揮発性半導体記憶装置は、半導体基板と、前記半導体基板の上方に積層された複数のコントロールゲートおよび第１選択ゲートと、前記複数のコントロールゲートおよび前記第１選択ゲートを貫通して前記半導体基板に達する第１メモリホールの側面上および底面上に形成された第１絶縁層と、前記第１絶縁層上に形成された第１半導体ピラーと、前記第１半導体ピラーと前記第１メモリホールの側面上に形成された前記第１絶縁層と前記複数のコントロールゲートとで構成され、かつ直列に接続された複数の第１メモリセルトランジスタと、前記第１半導体ピラーと前記第１メモリホールの側面上に形成された前記第１絶縁層と前記第１選択ゲートとで構成され、かつ前記複数の第１メモリセルトランジスタに直列に接続された第１選択トランジスタと、前記複数の第１メモリセルトランジスタおよび前記第１選択トランジスタを含む第１メモリストリングと、前記第１メモリストリングの一端に電気的に接続されたビット線と、前記半導体基板と前記第１メモリホールの底面上に形成された前記第１絶縁層と前記第１半導体ピラーとで構成され、かつゲートが前記第１メモリストリングの他端に電気的に接続され、一端が前記ビット線に接続された第１トランジスタと、前記第１トランジスタの他端に電気的に接続されるソース線と、を具備する。
また、本実施形態の［２］に係る不揮発性半導体記憶装置は、上記［１］に示す不揮発性半導体記憶装置であって、前記半導体基板の上方に積層され、前記第１選択ゲートに隣接する第２選択ゲートと、前記複数のコントロールゲートおよび前記第２選択ゲートを貫通して前記半導体基板に達し、前記第１メモリホールに隣接する第２メモリホールの側面上および底面上に形成された第２絶縁層と、前記第２絶縁層上に形成された第２半導体ピラーと、前記第２半導体ピラーと前記第２メモリホールの側面上に形成された前記第２絶縁層と前記複数のコントロールゲートとで構成され、かつ直列に接続された複数の第２メモリセルトランジスタと、前記第２半導体ピラーと前記第２メモリホールの側面上に形成された前記第２絶縁層と前記第２選択ゲートとで構成され、かつ前記複数の第２メモリセルトランジスタに直列に接続された第２選択トランジスタと、前記複数の第２メモリセルトランジスタおよび前記第２選択トランジスタを含み、一端が前記ビット線に電気的に接続される第２メモリストリングと、前記半導体基板と前記第２メモリホールの底面上に形成された前記第２絶縁層と前記第２半導体ピラーとで構成され、かつゲートが前記第２メモリストリングの他端に電気的に接続され、一端が前記第１トランジスタの一端に接続され、他端が前記ビット線に電気的に接続された第２トランジスタと、をさらに具備する。
また、本実施形態の［３］に係る不揮発性半導体記憶装置は、上記［２］に示す不揮発性半導体記憶装置であって、読み出し動作のとき、前記ビット線に第１電圧を印加し、前記第１選択ゲートおよび前記第２選択ゲートに前記第１電圧以上の第２電圧を印加する制御回路をさらに具備する。
また、本実施形態の［４］に係る不揮発性半導体記憶装置は、上記［３］に示す不揮発性半導体記憶装置であって、前記制御回路は、前記ソース線をフローティングとする。
また、本実施形態の［５］に係る不揮発性半導体記憶装置は、上記［２］に示す不揮発性半導体記憶装置であって、読み出し動作のとき、前記ビット線に第１電圧を印加し、前記第１選択ゲートに前記第１電圧以上の第２電圧を印加し、前記第２選択ゲートに前記第１電圧よりも低い第３電圧を印加する制御回路をさらに具備する。
また、本実施形態の［６］に係る不揮発性半導体記憶装置は、上記［５］に示す不揮発性半導体記憶装置であって、前記制御回路は、前記ソース線を０Ｖにする。
また、本実施形態の［７］に係る不揮発性半導体記憶装置は、直列に接続された複数の第１メモリセルトランジスタ、および第１選択トランジスタを含む第１メモリストリングと、直列に接続された複数の第２メモリセルトランジスタ、および第２選択トランジスタを含む第２メモリストリングと、前記第１メモリストリングの一端および前記第２メモリストリングの一端に電気的に接続されたビット線と、ゲートが前記第１メモリストリングの他端に接続された第１トランジスタと、前記第１トランジスタの一端に電気的に接続されたソース線と、ゲートが前記第２メモリストリングの他端に接続され、一端が前記第１トランジスタの他端に電気的に接続され、他端が前記ビット線に電気的に接続された第２トランジスタと、を具備する。
また、本実施形態の［８］に係る不揮発性半導体記憶装置は、上記［７］に示す不揮発性半導体記憶装置であって、読み出し動作のとき、前記ビット線に第１電圧を印加し、前記第１選択トランジスタのゲートおよび前記第２選択トランジスタのゲートに前記第１電圧以上の第２電圧を印加する制御回路をさらに具備する。
また、本実施形態の［９］に係る不揮発性半導体記憶装置は、上記［８］に示す不揮発性半導体記憶装置であって、前記制御回路は、前記ソース線をフローティングとする。
また、本実施形態の［１０］に係る不揮発性半導体記憶装置は、上記［７］に示す不揮発性半導体記憶装置であって、読み出し動作のとき、前記ビット線に第１電圧を印加し、前記第１選択トランジスタのゲートに前記第１電圧以上の第２電圧を印加し、前記第２選択トランジスタのゲートに前記第１電圧よりも低い第３電圧を印加する制御回路をさらに具備する。
また、本実施形態の［１１］に係る不揮発性半導体記憶装置は、上記［１０］に示す不揮発性半導体記憶装置であって、前記制御回路は、前記ソース線を０Ｖにする。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…制御回路、２０…半導体基板、５０…絶縁層、１００＿０〜１００＿３…メモリストリング、ＣＧ０〜ＣＧ１５…コネクショントランジスタ、ＭＨ０〜ＭＨ３…メモリホール、ＳＧ０〜ＳＧ３…選択ゲート、ＭＴ０＿０〜ＭＴ３＿７…メモリセルトランジスタ、ＳＴ０〜ＳＴ３…選択トランジスタ、ＣＴ０〜ＣＴ３…コネクショントランジスタ、ＢＬ…ビット線、ＳＬ…ソース線。

Claims (5)

  1. 直列に接続された複数の第１メモリセルトランジスタ、および第１選択トランジスタを含む第１メモリストリングと、
    直列に接続された複数の第２メモリセルトランジスタ、および第２選択トランジスタを含む第２メモリストリングと、
    前記第１メモリストリングの一端および前記第２メモリストリングの一端に電気的に接続されたビット線と、
    ゲートが前記第１メモリストリングの他端に接続された第１トランジスタと、
    前記第１トランジスタの一端に電気的に接続されたソース線と、
    ゲートが前記第２メモリストリングの他端に接続され、一端が前記第１トランジスタの他端に電気的に接続され、他端が前記ビット線に電気的に接続された第２トランジスタと、
    を具備することを特徴とする不揮発性半導体記憶装置。
  2. 読み出し動作のとき、前記ビット線に第１電圧を印加し、前記第１選択トランジスタのゲートおよび前記第２選択トランジスタのゲートに前記第１電圧以上の第２電圧を印加する制御回路をさらに具備することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
  3. 前記制御回路は、前記ソース線をフローティングとすることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
  4. 読み出し動作のとき、前記ビット線に第１電圧を印加し、前記第１選択トランジスタのゲートに前記第１電圧以上の第２電圧を印加し、前記第２選択トランジスタのゲートに前記第１電圧よりも低い第３電圧を印加する制御回路をさらに具備することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
  5. 前記制御回路は、前記ソース線を０Ｖにすることを特徴とする請求項４に記載の不揮発性半導体記憶装置。
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