JP2010278233A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

Abstract

【課題】複数のメモリセルの基板として機能する柱状の半導体層に直接電位を与えることができ、安定した書き込みと消去動作を可能にする。
【解決手段】複数の第１メモリセルのゲート電極が積層された第１積層体１００と、複数の第２メモリセルのゲート電極が積層された第２積層体２００と、積層体１００，２００の側面上に設けられたゲート絶縁膜部１６と、積層体１００，２００間に形成された第１の半導体層１２と、第１メモリセルの最上部セルに接続された第１の選択トランジスタと、第２メモリセルの最上部セルに接続された第２の選択トランジスタとを備えた不揮発性半導体記憶装置であって、各選択トランジスタを第１積層体１００側と第２の積層体２００側とに分離するように分離用絶縁膜２３を設け、且つ分離用絶縁膜２３を表面側から裏面側まで貫通して第１の半導体層１２に接続された基板電位印加用電極２７を設けた。
【選択図】 図２

Description

本発明は、メモリセルを縦型に積層した不揮発性半導体記憶装置に係わり、特に基板電位を与える構造の改良をはかった不揮発性半導体記憶装置及びその製造方法に関する。

従来、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）の１つとして、高集積化が可能なＮＡＮＤ型フラッシュメモリが広く用いられている。このＮＡＮＤ型フラッシュメモリの更なる大容量化をはかるには、より一層の微細化を進めるか、或いは多値記憶を行う必要がある。しかし、製造装置に依存する微細化には限界があり、多値記憶による記録密度の向上もデータの信頼性の点から限界がある。

そこで最近、柱状の半導体層の側面にＮＡＮＤセルユニットの各ゲート電極を縦方向に離間して配置することにより、メモリセルを縦型に積層した積層型不揮発性半導体記憶装置が提案されている（例えば、特許文献１参照）。この装置では、複数のゲート電極が絶縁層を介して積層された第１及び第２の積層体を基板上に離間配置し、これらの積層体間にメモリセルの活性領域として機能する半導体層を埋め込み、第１の積層体側に形成されるメモリセルと第２の積層体側に形成されるメモリセルを直列接続することによりＮＡＮＤセルユニットを構成している。そして、半導体層の上部には左右の積層体間を分離するための分離用絶縁膜が設けられている。

しかし、この種の装置にあっては、柱状の半導体層が浮遊状態であることから、半導体層に基板電位を直接与えることはできない。このため、書き込みと消去動作時において与える電圧にばらつきが生じ、安定した書き込みと消去を行うことができないと云う問題があった。

特開２００７−１４５６６１号公報

本発明の目的は、複数のメモリセルの基板として機能する柱状の半導体層に直接電位を与えることができ、安定した書き込みと消去動作を可能にする積層型の不揮発性半導体記憶装置を提供することにある。

本発明の一態様に係わる不揮発性半導体記憶装置は、基板上に、複数の第１のメモリセルを構成するための複数の第１のゲート電極が絶縁層を介して積層された第１の積層体と、前記基板上に、前記第１の積層体に離間して配置され、複数の第２のメモリセルを構成するための複数の第２のゲート電極が絶縁層を介して積層された第２の積層体と、前記第１及び第２の積層体の側面上に設けられ、且つ電荷蓄積層を内部に含むゲート絶縁膜部と、前記ゲート絶縁膜部が設けられた前記第１及び第２の積層体間に埋め込み形成され、前記第１及び第２のメモリセルの活性領域として機能する第１の半導体層と、前記第１のメモリセルの最上部のセルに直列接続され、且つ前記第１の半導体層上に形成された第１の選択トランジスタと、前記第２のメモリセルの最上部のセルに直列接続され、且つ前記第１の半導体層上に形成された第２の選択トランジスタと、前記第１及び第２の選択トランジスタを前記第１の積層体側と前記第２の積層体側とに分離するように前記第１の半導体層上に形成された分離用絶縁膜と、前記分離用絶縁膜を表面側から裏面側まで貫通して設けられ、前記第１の半導体層に接続された基板電位印加用電極と、を具備してなることを特徴とする。

また、本発明の別の一態様に係わる不揮発性半導体記憶装置の製造方法は、基板上に、複数のメモリセルを構成するための複数のゲート電極をそれぞれ絶縁層を介して積層し、且つ最上層のゲート電極上に絶縁層を介して選択トランジスタのゲート電極を積層した積層体を形成する工程と、前記積層体の中央部に、該積層体を第１の積層体と第２の積層体とに分離する溝部を形成する工程と、前記溝部の側壁面上に、電荷蓄積層を内部に含むゲート絶縁膜部を形成する工程と、前記ゲート絶縁膜部が設けられた前記溝部内に、前記メモリセルの活性領域として機能する第１の半導体層を埋め込み形成する工程と、前記第１の半導体層の表面から前記各選択トランジスタのゲート電極の底部に位置する部分まで、前記選択トランジスタのチャネルとして機能する第２の半導体層を形成する工程と、前記第２の半導体層の表面から前記各選択トランジスタのゲート電極の頂部に位置する部分まで、前記選択トランジスタのソース又はドレインとして機能する第３の半導体層を形成する工程と、前記第２及び第３の半導体層を前記第１の積層体側と前記第２の積層体側とに分離するように分離用絶縁膜を埋め込み形成する工程と、前記分離用絶縁膜を表面側から裏面側まで貫通して、前記第１の半導体層に接続する基板電位印加用電極を形成する工程と、を含むことを特徴とする。

本発明によれば、複数のメモリセルの基板として機能する柱状の半導体層に直接電位を与えることができるため、安定した書き込みと消去動作を行うことができる。

第１の実施形態に係わるＮＡＮＤ型フラッシュメモリの回路構成を示す図。 第１の実施形態に係わるＮＡＮＤ型フラッシュメモリの素子構造を示す平面図と断面図。 第１の実施形態のＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。 第１の実施形態のＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。 第１の実施形態のＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。 第１の実施形態のＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。 第１の実施形態のＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。 第１の実施形態のＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。 第１の実施形態のＮＡＮＤ型フラッシュメモリの製造工程を示す平面図と断面図。 第１の実施形態のＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。 第１の実施形態のＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。 第１の実施形態のＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。 第２の実施形態に係るＮＡＮＤ型フラッシュメモリの素子構造を示す平面図と断面図。 第２の実施形態のＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。 第２の実施形態のＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。 第２の実施形態のＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。 第２の実施形態のＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。 第２の実施形態のＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。 第２の実施形態のＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。 第２の実施形態のＮＡＮＤ型フラッシュメモリの製造工程を示す平面図と断面図。 第２の実施形態のＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。 第２の実施形態のＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。 第３の実施形態のＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。 第３の実施形態のＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。

以下、本発明の詳細を図示の実施形態によって説明する。

（第１の実施形態）
図１は、本発明の第１の実施形態に係わるＮＡＮＤ型フラッシュメモリの回路構成を示す図である。

データ消去単位である１個のユニットは、直列に接続された複数のメモリセルＭＣ、典型的には８個のメモリセルＭＣと、その一端（ソース側）に直列に接続された第１の選択トランジスタＳＳＴと、他端（ドレイン側）に直列に接続された第２の選択トランジスタＳＤＴとにより構成されている。

メモリセルＭＣとしてのメモリセルトランジスタの制御ゲート端子には、ワード線ＷＬが接続されている。ソース側の選択トランジスタＳＳＴのゲート端子には、選択ゲート線ＳＧＳＬが接続されている。選択トランジスタＳＳＴのソース端子には、ソース線ＳＬが接続されている。ドレイン側の選択トランジスタＳＤＴのゲート端子には、選択ゲート線ＳＧＤＬが接続されている。選択トランジスタＳＤＴのドレイン端子には、ビット線ＢＬが接続されている。

選択ゲート線ＳＧＳＬ，ＳＧＤＬは、選択トランジスタＳＳＴ，ＳＤＴのオン／オフを制御するために設けられている。選択トランジスタＳＳＴ，ＳＤＴは、データ書き込み及びデータ読み出し等の際に、ユニット内のメモリセルＭＣに所定の電位を供給するためのゲートとして機能する。

このユニットがロウ方向（ワード線の延在方向）に複数個配列されてブロックが構成されている。１個のブロックのうち同じワード線に接続された複数のメモリセルは１ページとして取り扱われ、このページ毎にデータ書き込み及びデータ読み出し動作が行われる。

複数のブロックは、カラム方向（ビット線の延在方向）に複数個配列される。また、複数のブロックは、順番に折り返されるように配列される。即ち、任意のブロックと、この任意のブロックの一方に隣接するブロックとは、ドレイン側の選択トランジスタＳＤＴが向き合うように配置されている。上記任意のブロックとこの任意のブロックの他方に隣接するブロックとは、ソース側の選択トランジスタＳＳＴが向き合うように配置されている。

次に、図１に示したＮＡＮＤ型フラッシュメモリの構造について説明する。図２（ａ）は、本発明の第１の実施形態に係わるＮＡＮＤ型フラッシュメモリの素子構造を示す平面図であり、図２（ｂ）は、図２（ａ）の矢視Ｉ−Ｉ方向断面図である。

本実施形態のＮＡＮＤ型フラッシュメモリは、ＳＯＩ（Silicon On Insulator）構造を有するＮＡＮＤ型フラッシュメモリである。また、本実施形態のメモリセル及び選択トランジスタとしては、縦型メモリセルトランジスタ及び縦型選択トランジスタを用いている。なお、縦型のトランジスタとは、チャネルが縦方向に形成されるトランジスタである。

そして、複数の縦型メモリセルトランジスタを上方向（縦方向）に複数積み重ね、最上段に縦型選択トランジスタＳＳＴを配置する。これを第１の積層体１００とすると、この第１の積層体１００に離間して、複数の縦型メモリセルトランジスタと最上段に配置された縦型選択トランジスタＳＤＴとから構成される第２の積層体２００を配置する。さらに、第１の積層体１００の最下段のメモリセルトランジスタと、第２の積層体２００の最下段のメモリセルトランジスタとを直列に接続している。以下に、構造の詳細について説明する。

図２に示すように、支持層としての絶縁層１１上には、ピラー状のｐ^- 型半導体層（第１の半導体層）１２が設けられている。半導体層１２の側面及び底面上には、ゲート絶縁膜部１６が設けられている。

ゲート絶縁膜部１６は、電荷を捕捉して蓄積する電荷蓄積手段を有する積層構造である。積層構造のゲート絶縁膜部１６は、半導体層１２と反対側から順に、第１のゲート絶縁膜１３，電荷蓄積層１４，及び第２のゲート絶縁膜１５を有している。

第１のゲート絶縁膜１３は、電荷蓄積層１４とゲート電極との間に配置され、電荷蓄積層１４に蓄積された電荷のゲート電極への拡散を防止する。第１のゲート絶縁膜１３としては、例えばシリコン酸化膜が用いられる。第１のゲート絶縁膜１３の膜厚は、４ｎｍ程度である。

電荷蓄積層１４は、主に電荷蓄積手段を担い、電荷（電子）を捕捉し蓄積する。電荷蓄積層１４としては、例えばシリコン窒化膜が用いられる。電荷蓄積層１４の膜厚は、８ｎｍ程度である。

第２のゲート絶縁膜１５は、電荷蓄積層１４に半導体層１２から電荷を蓄積する際、又は電荷蓄積層１４に蓄積された電荷が半導体層１２へ拡散する際に電位障壁となる。第２のゲート絶縁膜１５としては、例えばシリコン酸化膜が用いられる。シリコン酸化膜は、シリコン窒化膜等よりも絶縁性に優れ、電荷の拡散を防止する機能が好適である。第２のゲート絶縁膜１５の膜厚は、４ｎｍ程度である。

このように、ゲート絶縁膜部１６としては、例えばＯＮＯ膜（酸化膜、窒化膜、酸化膜の積層膜）が用いられる。

半導体層１２の右上部には、選択トランジスタＳＳＴのチャネル領域として機能するｎ^- 型半導体層（第２の半導体層）１７−１が設けられている。半導体層１７−１は、低濃度のｎ^- 型不純物が導入された半導体層である。半導体層１７−１上には、選択トランジスタＳＳＴのソース領域として機能するｐ⁺ 型半導体層（第３の半導体層）１８−１が設けられている。半導体層１８−１は、高濃度のｐ⁺ 型不純物が拡散された半導体層である。そして、半導体層１７−１の側面上には、選択トランジスタ用のゲート絶縁膜１９−１が設けられている。

同様に、半導体層１２の左上部には、選択トランジスタＳＤＴのチャネル領域として機能するｎ^- 型半導体層（第２の半導体層）１７−２が設けられている。半導体層１７−２上には、選択トランジスタＳＤＴのドレイン領域として機能するｐ⁺ 型半導体層（第３の半導体層）１８−２が設けられている。半導体層１７−２の側面上には、選択トランジスタ用のゲート絶縁膜１９−２が設けられている。

絶縁層１１上には、メモリセルＭＣの制御ゲート電極ＣＧ３，ＣＧ２，ＣＧ１，ＣＧ０，及び選択トランジスタＳＳＴのゲート電極ＳＧＳが、層間絶縁層２４を介して積層されている。また、ゲート電極ＣＧ３，ＣＧ２，ＣＧ１，ＣＧ０は、半導体層１２の側面上にゲート絶縁膜部１６を介して設けられている。ゲート電極ＳＧＳは、半導体層１７−１の側面上にゲート絶縁膜１９−１を介して設けられている。

同様に、絶縁層１１上には、メモリセルＭＣのゲート電極ＣＧ４，ＣＧ５，ＣＧ６，ＣＧ７，及び選択トランジスタＳＤＴのゲート電極ＳＧＤが、層間絶縁層２４を介して積層されている。また、ゲート電極ＣＧ４，ＣＧ５，ＣＧ６，ＣＧ７は、半導体層１２の側面上にゲート絶縁膜部１６を介して設けられている。ゲート電極ＳＧＤは、半導体層１７−２の側面上にゲート絶縁膜１９−２を介して設けられている。

ゲート電極ＣＧ０〜ＣＧ７は、図１に示したワード線ＷＬ０〜ＷＬ７に対応する。ゲート電極ＳＧＳは、図１に示した選択ゲート線ＳＧＳＬに対応する。ゲート電極ＳＧＤは、図１に示した選択ゲート線ＳＧＤＬに対応する。

選択トランジスタのゲート電極ＳＧＳ，ＳＧＤの膜厚（ゲート長）は、メモリセルＭＣのゲート電極ＣＧの膜厚（ゲート長）に比べて大きく設定されている。これは、選択トランジスタのカットオフ特性を良好なものとするためである。例えば、ゲート電極ＣＧの膜厚（ゲート長）は、３０ｎｍ程度である。一方、ゲート電極ＳＧＳ，ＳＧＤの膜厚（ゲート長）は、１５０ｎｍ程度である。また、ゲート電極ＣＧ間の距離は、例えばゲート長と同じ長さに設定される。

ゲート電極としては、例えばポリシリコンが用いられる。そして、ポリシリコン層の一部をシリサイド化することにより、シリサイド層を含むようにゲート電極を構成することもできる。このようにすることで、ゲート電極を低抵抗化することが可能となる。また、ゲート電極を低抵抗化するために、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）等の金属を用いてもよい。ゲート電極として金属を用いる場合は、シリサイド層は必要ない。

半導体層１８−１上には、ソース線ＳＬが設けられている。半導体層１８−２上には、ビット線ＢＬが設けられている。ソース線ＳＬは、Ｘ方向に隣接するブロックの対応する選択トランジスタＳＳＴのソース領域にも接続されている。また、ビット線ＢＬは、Ｘ方向に隣接するブロックの対応する選択トランジスタＳＤＴのソース領域にも接続されている。ソース線ＳＬ及びビット線ＢＬには、例えばコンタクトが形成され、このコンタクトを介して所定の電位が供給される。

このようにして、ソース線ＳＬとビット線ＢＬとの間に、選択トランジスタＳＳＴ、複数のメモリセルＭＣ、選択トランジスタＳＤＴが順に直列に接続されたＮＡＮＤセルユニットが構成される。

ところで、前述したように、本実施形態のメモリセルＭＣは、ゲート絶縁膜部１６内にシリコン窒化膜からなる電荷蓄積層１４を備えるＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型メモリセルである。このメモリセルＭＣでは、電荷蓄積層１４を含むゲート絶縁膜部１６の全体が絶縁体であるため、フローティングゲート型メモリセルのように、セル毎にフローティングゲート電極を分離するというプロセスが必要ない。即ち、ゲート絶縁膜部１６は、半導体層１２の側面全体に形成すればよく、パターニングの必要がないために、容易に縦型メモリセルを縦積みした構造を実現することができる。

ＭＯＮＯＳ型メモリセルＭＣは、電荷蓄積層１４に電荷（電子）を捕捉し蓄積する。電荷を捕捉する能力は、電荷トラップ密度によって表わすことができ、電荷トラップ密度が大きくなれば電荷をより多く捕捉することができる。

電荷蓄積層１４には、チャネル領域から電子が注入される。電荷蓄積層１４に注入された電子は、この電荷蓄積層１４のトラップに捕捉される。トラップに捕捉された電子は、簡単にはトラップから脱出することができず、そのまま安定することになる。そして、電荷蓄積層１４の電荷量に応じてメモリセルＭＣの閾値電圧が変化するため、この閾値電圧のレベルによってデータ“０”、データ“１”を判定することで、メモリセルＭＣに情報を記憶する。

ところで、本実施形態の選択トランジスタＳＳＴ，ＳＤＴは、エンハンスメント型ＭＩＳ（Metal Insulator Semiconductor）である。一方、本実施形態のメモリセルＭＣは、デプレッション型ＭＩＳトランジスタである。メモリセルＭＣのチャネル領域（活性領域）としてのｐ^- 型半導体層１２内には、この半導体層１２と導電型の異なるソース拡散層及びドレイン拡散層が形成されていない。即ち、ｐ^- 型半導体層１２は、メモリセルトランジスタのチャネル領域、ソース領域、及びドレイン領域として機能する。このメモリセルＭＣは、ゲート電極ＣＧに印加される電位に基づいて、ゲート電極ＣＧ直下のｐ^- 型半導体層１２をほぼ空乏化することでオフ状態を実現している。

次に、このように構成されたＮＡＮＤ型フラッシュメモリのデータ書き込み動作、データ読み出し動作、及びデータ消去動作について説明する。

データ書き込み時には、選択されたメモリセルＭＣ（選択メモリセルＭＣ）のワード線ＷＬに負の書き込み電位Ｖpgm を印加し、非選択メモリセルＭＣのワード線ＷＬに負の中間電位Ｖpass（＜Ｖpgm）を印加する。そして、ドレイン側の選択ゲート線ＳＧＤＬにＶＣＣ（電源電位）を印加して選択トランジスタＳＤＴをオン状態にし、ソース側の選択ゲート線ＳＧＳＬに０Ｖ（接地電位）を印加して選択トランジスタＳＳＴをカットオフ状態にする。そして、選択ビット線ＢＬには、書き込むデータに応じて、０Ｖ或いはＶＣＣ（例えば−３Ｖ）を印加する。

こうすることにより、選択トランジスタＳＤＴ及びユニット内の非選択メモリセルＭＣが導通状態となり、選択メモリセルＭＣのチャネル領域にビット線電位が伝達され、メモリセルＭＣの閾値電圧がシフトする。

例えば“０”を書き込む場合、ビット線ＢＬに０Ｖを印加する。すると、メモリセルＭＣのチャネル領域とゲート電極ＣＧとの間に高電界が発生するため、電荷蓄積層１４に電荷が注入され、閾値電圧は負方向にシフトする。

一方、“１”書き込みは、メモリセルＭＣの閾値電圧を変化させずに維持（消去状態を維持）する状態であり、メモリセルＭＣのゲート電極ＣＧに負の高電位Ｖpgm が印加されても電荷蓄積層１４に電荷が注入されないようにする。このため、ビット線ＢＬにＶＣＣを印加する。そして、書き込みの初期にメモリセルＭＣのチャネル領域にＶＣＣが充電された後、選択ワード線ＷＬにＶpgm、非選択ワード線ＷＬにＶpassを印加する。

すると、ゲート電極ＣＧとチャネル領域との容量結合によりチャネル電位は上昇するが、ドレイン側の選択ゲート線ＳＧＤＬはビット線ＢＬと共にＶＣＣであるため選択トランジスタＳＤＴがカットオフ状態となる。即ち、選択メモリセルＭＣのチャネル領域は、フローティング状態となる。これにより、メモリセルＭＣに電荷は注入されず、閾値電圧は変化しない。

データ読み出し時には、選択メモリセルＭＣのワード線ＷＬに例えば０Ｖを印加し、非選択メモリセルＭＣのワード線ＷＬ及び選択ゲート線ＳＧＤＬ，ＳＧＳＬにＶＣＣ若しくはＶＣＣより少し高い読み出し電位Ｖreadを印加する。つまり、選択トランジスタＳＤＴ，ＳＳＴ及び非選択メモリセルＭＣは導通状態になるため、選択メモリセルＭＣの閾値電圧が正か負かでビット線ＢＬの電位は決まり、この電位を検知することでデータ読み出しが可能となる。

データ消去は、ブロック単位で行われる。データ消去時には、選択ゲート線ＳＧＤＬ，ＳＧＳＬ及びビット線ＢＬをフローティング状態にし、選択されたブロック内の全てのワード線ＷＬに０Ｖを印加し、ソース線ＳＬに負の消去電位Ｖera を印加する。これにより、選択ブロック内の電荷蓄積層１４が保持する電荷がチャネル領域に放出される。この結果、これらのメモリセルＭＣの閾値電圧が正方向にシフトする。

一方、非選択ブロック内の全てのワード線ＷＬ、選択ゲート線ＳＧＤＬ，ＳＧＳＬ、及びビット線ＢＬは、フローティング状態にする。これにより、非選択ブロックでは、ワード線ＷＬがチャネル領域との容量結合によりＶera近くまで上昇するため、消去動作が行われない。

次に、本実施形態のＮＡＮＤ型フラッシュメモリの製造方法の一例について、図３〜図１２を参照して説明する。

まず、図３に示すように、支持基板としての絶縁層１１を準備する。絶縁層１１としては、例えばシリコン基板上にシリコン酸化膜を形成したものが用いられる。そして、絶縁層１１上に、層間絶縁層（３１，３３，３５，３７，３９，４１）とゲート電極（３２，３４，３６，３８，４０）とを交互に積層した積層体を形成する。

ゲート電極３２は、後の加工によりゲート電極ＣＧ３，ＣＧ４となる。ゲート電極３４は、後の加工によりゲート電極ＣＧ２，ＣＧ５となる。ゲート電極３６は、後の加工によりゲート電極ＣＧ１，ＣＧ６となる。ゲート電極３８は、後の加工によりゲート電極ＣＧ０，ＣＧ７となる。ゲート電極４０は、後の加工によりゲート電極ＳＧＳ，ＳＧＤとなる。また、層間絶縁層３１，３３，３５，３７，３９，４１は、図２（ｂ）に示した層間絶縁層２４に対応する。

本実施形態では、ゲート電極として、例えばポリシリコンが用いられる。また、前述したように、ゲート電極を低抵抗化するために、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）等を用いてもよい。層間絶縁層としては、例えばシリコン酸化膜が用いられる。或いは、シリコン酸化膜にホウ素（Ｂ）とリン（Ｐ）とを含ませたＢＰＳＧ（Boron Phosphorus Silicate Glass）、ＢＳＧ（Boron Silicate Glass）、もしくはＰＳＧ（Phosphorus Silicate Glass）等を用いてもよい。

次いで、図４に示すように、リソグラフィ法及びＲＩＥ（Reactive Ion Etching）法を用いて、層間絶縁層（３１，３３，３５，３７，３９，４１）及びゲート電極（３２，３４，３６，３８，４０）を選択的にエッチングし、絶縁層１１の上面が露出するように積層膜内に開口部４２を形成する。これにより、積層体を右側の第１の積層体１００と左側の第２の積層体２００とに分離する。

次いで、図５に示すように、開口部４２に面した積層体１００，２００の側面及び開口部４２の底面上に、第１のゲート絶縁膜１３，電気蓄積層１４，第２のゲート絶縁膜１５からなるゲート絶縁膜部１６を形成する。ここで、第１のゲート絶縁膜１３は開口部４２の全体に形成し、電荷蓄積層１４及び第２のゲート絶縁膜１５は、層間絶縁層３９の途中まで形成する。第１のゲート絶縁膜１３の一部は、選択トランジスタのゲート絶縁膜１９となる。

作り方としては、第１のゲート絶縁膜１３，電荷蓄積層１４，及び第２のゲート絶縁膜１５の３層を形成した後に、開口４２内に層間絶縁層３９の途中までマスク材を埋め込み、露出している第２のゲート絶縁膜１５及び電荷蓄積層１４を除去すればよい。

また、別の方法として、特許文献１のように、開口部４２の底面及び側面上に、第１のゲート絶縁膜１３及び電荷蓄積層１４を順に堆積した後、開口部４２内に層間絶縁層３９の途中までマスク材を埋め込み、マスク材の上面より上に形成された第１のゲート絶縁膜１３及び電荷蓄積層１４をエッチングする。続いて、マスク材を除去した後に、開口部４２の側壁面及び電荷蓄積層１４上に、第２のゲート絶縁膜１５を形成する。この場合、第２のゲート絶縁膜１５の一部が選択トランジスタのゲート絶縁膜１９となる。

次いで、図６に示すように、開口部４２内にｐ^- 型半導体層１２を堆積させ埋める。この半導体層１２はｐ型不純物のボロン(Ｂ)などが添加されたシリコンが用いられる。

次いで、図７に示すように、半導体層１２内に、低濃度のｎ^- 型不純物、リンや砒素などを添加する。これにより、選択トランジスタＳＳＴ，ＳＤＴのチャネル領域としてのｎ^- 型半導体層１７−１，１７−２が形成される。なお、後の工程でこれらの半導体層１７−１，１７−２の間に絶縁層２４を形成するので半導体層１７−１，１７−２と分けてｎ型不純物を添加しなくてもよい。

次いで、図８に示すように、半導体層１７−１，１７−２内にそれぞれ、高濃度のｐ型不純物を添加する。これにより、半導体層１７−１内に選択トランジスタＳＳＴのソース領域としてのｐ⁺ 型半導体層１８−１が、同様に、半導体層１７−２内に選択トランジスタＳＤＴのドレイン領域としてのｐ⁺ 型半導体層１８−２が形成される。

次いで、図９（ａ）に平面図を、図９（ｂ）に（ａ）のII−II方向断面図を示すように、リソグラフィ及びＲＩＥ法を用いて、半導体層１７−１，１７−２及び半導体層１８−１，１８−２を左右に分離するように開口部４３を形成する。続いて、複数のユニットに分離するために、半導体層１２，１７，１８をＸ方向に沿った板状となるようにパターニングする。これにより、Ｙ方向に隣接するユニット間に、半導体層１２の底部まで到達する開口部４５が形成される。

次いで、図１０に示すように、開口部４３，４５内に絶縁層２３を埋め込むことにより、Ｙ方向に隣接するユニットを電気的に分離すると共に、半導体層１７−１，１８−１と半導体層１７−２，１８−２を分離させる。続いて、Ｘ方向に隣接するブロックのゲート電極を電気的に分離するために、層間絶縁層３１，３３，３５，３７，３９，４１及びゲート電極３２，３４，３６，３８，４０をパターニングする。これにより、ゲート電極３２，３４，３６，３８，４０の側面及び絶縁層１１の上面を露出する開口部４７が形成される。

次いで、図１１に示すように、リソグラフィ法及びＲＩＥ法を用いて、絶縁層２３の中央部に表面側から半導体層１２に達する開口部４９を設ける。

次いで、図１２に示すように、開口部４９内に半導体層１２と同じシリコン層２７（ｐ型不純物のボロンなどが添加されたシリコン）を埋め込み形成する。

これ以降は、選択トランジスタＳＳＴのソース領域（半導体層１８−１）に電気的に接続されたソース線（ＳＬ）を形成し、さらに選択トランジスタＳＤＴのドレイン領域（半導体層１８−２）に電気的に接続されたビット線（ＢＬ）を形成することにより、前記図２に示す構造のＮＡＮＤ型フラッシュメモリが得られる。

このように本実施形態によれば、メモリセルＭＣ及び選択トランジスタＳＳＴ，ＳＤＴを縦型にして且つ積層しているために、ＮＡＮＤ型フラッシュメモリの占有面積を低減させることができる。しかも、半導体層１７−１，１８−１と半導体層１７−２，１８−２を分離するための絶縁層２３を貫通してシリコン層２７を設けているので、このシリコン層２７によりｐ型半導体層１２に基板電位を直接を与えることができる。このため、書き込み時や消去動作時において与える電圧のばらつきを抑制することができ、安定した書き込みと消去動作を行うことができる。

（第２の実施形態）
図１３は、本発明の第２の実施形態に係わるＮＡＮＤ型フラッシュメモリの素子構造を説明するためのもので、（ａ）は平面図、（ｂ）は（ａ）の矢視III−III方向断面図である。なお、図２と同一部分には同一符号を付して、その詳しい説明は省略する。

本実施形態が先に説明した第１の実施形態と異なる点は、絶縁層１１の表面部に第１の積層体と第２の積層体との間でメモリセルトランジスタ同士を接続するための半導体層を設けたことにある。即ち、絶縁層１１のｐ型半導体層１２と接する部分にｎ型半導体層（第４の半導体層）５１が埋め込み形成されている。

次に、本実施形態のＮＡＮＤ型フラッシュメモリの製造方法について、図１４〜図２２を参照して説明する。

まず、図１４に示すように、シリコン基板１０上にシリコン酸化膜等の絶縁層１１を形成した支持基板を用意し、絶縁層１１にＲＩＥ法により溝部を形成する。続いて、溝部内にｎ型不純物のリン等を添加したシリコンを埋め込むことでｎ型半導体層５１を形成する。ここで、溝部の大きさは、後述する溝部４２の形成により露出する部分よりも僅かに大きい範囲とする。

次いで、図１５に示すように、表面部に半導体層５１を有する絶縁層１１上に、第１の実施形態と同様に、層間絶縁層（３１，３３，３５，３７，３９，４１）とゲート電極（３２，３４，３６，３８，４０）とを交互に積層して積層体を形成する。

次いで、図１６に示すように、リソグラフィ法及びＲＩＥ法を用いて、層間絶縁層（３１，３３，３５，３７，３９，４１）及びゲート電極（３２，３４，３６，３８，４０）を選択的にエッチングし、絶縁層１１上の半導体層５１の上面が露出するように積層体に開口部４２を形成する。これにより、第１の積層体１００と第２の積層体２００を形成する。

次いで、図１７に示すように、開口部４２に面した積層体１００，２００の側面及び開口部４２の底面上に、第１のゲート絶縁膜１３，電気蓄積層１４，第２のゲート絶縁膜１５からなるゲート絶縁膜部１６を形成する。ここで、第１のゲート絶縁膜１３は開口部４２の全体に形成し、電荷蓄積層１４及び第２のゲート絶縁膜１５は、層間絶縁層３９の途中まで形成する。第１のゲート絶縁膜１３の一部は、選択トランジスタのゲート絶縁膜１９となる。

次いで、図１８に示すように、開口部４２の底部に形成されたゲート絶縁膜部１６を除去する。溝底部のゲート絶縁膜部１６を選択的に除去するには、ＲＩＥ法等を用い、側壁面はエッチングされにくく底面がエッチングされやすい条件でエッチングすればよい。また、開口部４２の側壁面にマスクを形成しておき、マスクで覆われていない部分のみをエッチングするようにしても良い。

次いで、図１９に示すように、第１の実施形態と同様に、開口部４２内にｐ^- 型半導体層１２を埋め込み形成した後、半導体層１２内に低濃度のｎ^- 型不純物を添加することにより、選択トランジスタＳＳＴ，ＳＤＴのチャネル領域としてのｎ^- 型半導体層１７−１，１７−２を形成し、更に半導体層１７−１，１７−２内にそれぞれ、高濃度のｐ型不純物を添加することにより、選択トランジスタＳＳＴのソース領域としてのｐ⁺ 型半導体層１８−１，１８−２を形成する。

次いで、図２０（ａ）（ｂ）に示すように、リソグラフィ及びＲＩＥ法を用いて、半導体層１７−１，１７−２及びｐ型半導体層１８−１，１８−２を左右に分離するように開口部４３を形成し、更に複数のユニットに分離するための開口部４５を形成する。

次いで、図２１に示すように、開口部４３，４５内に絶縁層２３を埋め込むことにより、Ｙ方向に隣接するユニットを電気的に分離すると共に、半導体層１７−１，１８−１と半導体層１７−２，１８−２を分離させる。続いて、Ｘ方向に隣接するブロックのゲート電極を電気的に分離するために、層間絶縁層３１，３３，３５，３７，３９，４１及びゲート電極３２，３４，３６，３８，４０をパターニングする。これにより、ゲート電極３２，３４，３６，３８，４０の側面及び絶縁層１１の上面を露出する開口部４７が形成される。

次いで、図２２に示すように、リソグラフィ法及びＲＩＥ法を用いて、絶縁層２３の中央部に表面側から半導体層１２に達する開口部を設けた後、開口部内に半導体層１２と同じシリコン層２７を埋め込み形成する。

これ以降は、選択トランジスタＳＳＴのソース領域（半導体層１８−１）に電気的に接続されたソース線（ＳＬ）を形成し、さらに選択トランジスタＳＤＴのドレイン領域（半導体層１８−２）に電気的に接続されたビット線（ＢＬ）を形成することにより、前記図１３に示す構造のＮＡＮＤ型フラッシュメモリが得られる。

このように本実施形態によれば、第１の実施形態と同様に、ＮＡＮＤ型フラッシュメモリの面積を低減することができると共に、安定した書き込みと消去動作を行うことができるのは勿論のこと、次のような効果が得られる。即ち、半導体層１２の底部に左右の積層体１００，２００間に跨る半導体層５１を形成しているので、ソース線側からドレイン線側への電流を流れやすくすることができる。具体的には、ゲート電極３２（ＣＧ３，ＣＧ４）を有するメモリセル間を半導体層５１により良好に接続することができる。従って、セルトランジスタ（ＭＣ３，ＭＣ４）間の抵抗を小さくすることができ、素子特性の向上をはかることができる。

（第３の実施形態）
図２３及び図２４は、本発明の第３の実施形態に係わるＮＡＮＤ型フラッシュメモリの製造工程を示す断面図である。なお、図１３と同一部分には同一符号を付して、その詳しい説明は省略する。

本実施形態が先に説明した第２の実施形態と異なる点は、セルトランジスタ（ＭＣ３，ＭＣ４）間を接続するための半導体層の形成順序である。

本実施形態では、まず先の第１の実施形態と同様に（図３及び図４）、絶縁層１１上に層間絶縁層（３１，３３，３５，３７，３９，４１）とゲート電極（３２，３４，３６，３８，４０）とを交互に積層して積層体を形成した後、リソグラフィ法及びＲＩＥ法を用いて、積層体に開口部４２を形成することにより第１の積層体１００と第２の積層体２００を形成する。

次いで、図２３に示すように、絶縁層１１の開口部４２に露出する部分をＲＩＥ法等により一部エッチングして溝部４６を形成する。

次いで、図２５に示すように、溝部４６内にｎ型不純物のリン等を添加したシリコンを埋め込むことでｎ型半導体層（第４の半導体層）５２を形成する。

これ以降は、第１及び第２の実施形態と同様に、ゲート絶縁膜部１６，半導体層１２，１７，１８，絶縁層２３，及び半導体層２７を形成することにより、ＮＡＮＤ型フラッシュメモリが完成することになる。

このように本実施形態によれば、半導体層１２の底部に左右の積層体１００，２００間に跨る半導体層５２を形成しているので、第２の実施形態と同様の効果が得られる。また、半導体層５２をセルフアラインで形成することができるため、製造プロセスの簡略化をはかることもできる。

（変形例）
なお、本発明は上述した各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、種々変形して実施することができる。実施形態では、第１及び第２の積層体１００，２００間の溝部全体を埋め込むようにｐ型の半導体層１２を形成し、この半導体層１２に拡散等によりｎ型半導体層１７及びｐ型半導体層１８を形成したが、半導体層の形成方法はこれに限るものではない。例えば、ｐ型半導体層１２を選択トランジスタのゲート電極４０の底部に位置する部分まで埋め込み形成した後、半導体層１２上に、各選択トランジスタのゲート電極の頂部に位置する部分までｎ型半導体層１７を成長し、半導体層１７上にｐ型半導体層１８を成長するようにしても良い。

また、実施形態では、メモリセル及び選択トランジスタはｎＭＯＳトランジスタで説明したが、各半導体層のｐｎを逆にすることによりｐＭＯＳトランジスタを用いることも可能である。さらに、選択トランジスタのゲート電極は、必ずしもメモリセルと一体に形成する必要はなく、メモリセルを構成する積層体上に別に設けるようにしても良い。

また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。

ＭＣ…メモリセル
ＳＳＴ，ＳＤＴ…選択トランジスタ
ＷＬ…ワード線
ＢＬ…ビット線
ＳＬ…ソース線
ＳＧＳＬ，ＳＧＤＬ…選択ゲート線
ＳＧＳ，ＳＧＤ…ゲート電極
ＣＧ…制御ゲート電極
１０…シリコン基板
１１…絶縁層
１２…^ｐ- 型半導体層（第１の半導体層）
１３…第１のゲート絶縁膜
１４…電荷蓄積層
１５…第２のゲート絶縁膜
１６…ゲート絶縁膜部
１７…ｎ^- 型半導体層（第２の半導体層）
１８…ｐ⁺ 型半導体層（第３の半導体層）
１９…選択トランジスタ用ゲート絶縁膜
２３…絶縁層
２４…層間絶縁層
２５…絶縁層
２７…ｐ^- 型半導体層（基板電位印加用電極）
３１，３３，３５，３７，３９，４１…層間絶縁層
３２，３４，３６，３８，４０…ゲート電極
４２，４３，４５，４７，４９…開口部
４６…溝部
５１，５２…ｎ型半導体層（第４の半導体層）

Claims (5)

1. 基板上に、複数の第１のメモリセルを構成するための複数の第１のゲート電極が絶縁層を介して積層された第１の積層体と、
   前記基板上に、前記第１の積層体に離間して配置され、複数の第２のメモリセルを構成するための複数の第２のゲート電極が絶縁層を介して積層された第２の積層体と、
   前記第１及び第２の積層体の側面上に設けられ、且つ電荷蓄積層を内部に含むゲート絶縁膜部と、
   前記ゲート絶縁膜部が設けられた前記第１及び第２の積層体間に埋め込み形成され、前記第１及び第２のメモリセルの活性領域として機能する第１の半導体層と、
   前記第１のメモリセルの最上部のセルに直列接続され、且つ前記第１の半導体層上に形成された第１の選択トランジスタと、
   前記第２のメモリセルの最上部のセルに直列接続され、且つ前記第１の半導体層上に形成された第２の選択トランジスタと、
   前記第１及び第２の選択トランジスタを前記第１の積層体側と前記第２の積層体側とに分離するように前記第１の半導体層上に形成された分離用絶縁膜と、
   前記分離用絶縁膜を表面側から裏面側まで貫通して設けられ、前記第１の半導体層に接続された基板電位印加用電極と、
   を具備してなることを特徴とする不揮発性半導体記憶装置。
2. 前記第１の半導体層の底部に、前記第１の積層体側から前記第２の積層体側まで連続するように、前記第１の半導体層とは異なる導電型の第２の半導体層が設けられていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 基板上に、複数のメモリセルを構成するための複数のゲート電極をそれぞれ絶縁層を介して積層し、且つ最上層のゲート電極上に絶縁層を介して選択トランジスタのゲート電極を積層した積層体を形成する工程と、
   前記積層体の中央部に、該積層体を第１の積層体と第２の積層体とに分離する溝部を形成する工程と、
   前記溝部の側壁面上に、電荷蓄積層を内部に含むゲート絶縁膜部を形成する工程と、
   前記ゲート絶縁膜部が設けられた前記溝部内に、前記メモリセルの活性領域として機能する第１の半導体層を埋め込み形成する工程と、
   前記第１の半導体層の表面から前記各選択トランジスタのゲート電極の底部に位置する部分まで、前記選択トランジスタのチャネルとして機能する第２の半導体層を形成する工程と、
   前記第２の半導体層の表面から前記各選択トランジスタのゲート電極の頂部に位置する部分まで、前記選択トランジスタのソース又はドレインとして機能する第３の半導体層を形成する工程と、
   前記第２及び第３の半導体層を前記第１の積層体側と前記第２の積層体側とに分離するように分離用絶縁膜を埋め込み形成する工程と、
   前記分離用絶縁膜を表面側から裏面側まで貫通して、前記第１の半導体層に接続する基板電位印加用電極を形成する工程と、
   を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
4. 前記積層体を形成する前に、前記基板の表面部に前記第１の半導体層とは導電型の異なる第４の半導体層を埋め込み形成することを特徴とする請求項３記載の不揮発性半導体記憶装置の製造方法。
5. 前記積層体を第１及び第２の積層体に分離する溝部を形成した後に、該溝部の底部に露出する前記基板の表面部分に前記第１の半導体層とは導電型の異なる第４の半導体層を形成することを特徴とする請求項３記載の不揮発性半導体記憶装置の製造方法。

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