JP2010114204A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

Abstract

【課題】半導体ピラーの抵抗の増加を抑制し、積層数を増やすことができる積層型の不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置１において、シリコン基板１１上に積層体ＭＬ１が設けられており、その上に積層体ＭＬ２が設けられている。積層体ＭＬ１においては、それぞれ複数の絶縁膜１５及び電極膜１６が交互に積層され、Ｚ方向に延びる貫通ホール３６の部分３６ａが形成されている。また、積層体ＭＬ２においては、それぞれ複数の絶縁膜１７及び電極膜１８が交互に積層され、貫通ホール３６の部分３６ｂが形成されている。貫通ホール３６の内面上にはメモリ膜４０が形成されおり、貫通ホール３８の内部にはシリコンピラー４２が埋設されている。そして、部分３６ｂの中心軸は部分３６ａの中心軸からずれており、部分３６ｂの下端は部分３６ａの上端よりも下方に位置している。
【選択図】図１

Description

本発明は、不揮発性半導体記憶装置及びその製造方法に関し、特に、複数の絶縁膜及び電極膜が交互に積層された不揮発性半導体記憶装置及びその製造方法に関する。

従来より、フラッシュメモリ等の不揮発性半導体記憶装置は、シリコン基板の表面にメモリセルを２次元的に集積させることにより作製されてきた。このような半導体記憶装置のビット単価を低減して大容量化を図るためには、メモリセルの高集積化が必要であるが、近年、その高集積化もコスト的、技術的に困難になってきている。

高集積化の限界をブレークスルーする技術として、素子を３次元的に集積するアイデアが多数提案されている。素子を平面内だけでなく垂直方向にも積層すれば、最小加工寸法が一定であったとしても、容量を増加させることができる。しかし、一般的な３次元デバイスは、各層毎に数回のリソグラフィ工程が必要となるため、リソグラフィ工程の増加に伴うコストの増加が、シリコン基板の面積縮小によるコストの低減を相殺してしまい、３次元化してもコストを低減することは困難である。

この問題に鑑み、本発明者等は、一括加工型３次元積層メモリを提案した（例えば、特許文献１参照。）。この技術においては、シリコン基板上に電極膜と絶縁膜とを交互に積層させて積層体を形成した後、この積層体に貫通ホールを一括加工で形成する。そして、貫通ホールの側面上に電荷蓄積層を形成し、貫通ホールの内部にシリコンを埋め込むことにより、シリコンピラーを形成する。これにより、各電極膜とシリコンピラーとの交差部分にメモリセルが形成される。

この一括加工型３次元積層メモリにおいては、各電極膜及び各シリコンピラーの電位を制御することにより、シリコンピラーから電荷蓄積層に電荷を出し入れして情報を記録することができる。この技術によれば、シリコン基板上に複数の電極膜を積層することにより、１ビット当たりのチップ面積を低減し、コストを低減することができる。また、積層体を一括加工して３次元積層メモリを作製することができるため、積層数が増加しても、リソグラフィ工程の回数は増加せず、コストの増加を抑えることができる。

しかしながら、このような一括加工型３次元積層メモリにおいても、積層数が増加すると、貫通ホールを一括加工で形成することが困難になる。このため、貫通ホールを複数回に分けて形成することが必要となる。この場合、先に形成した貫通ホールと、後に形成した貫通ホールとの間で位置ずれが生じると、貫通ホール同士の結合部分の断面積が小さくなってしまい、シリコンピラーの抵抗が増加してしまうという問題がある。

特開２００７−２６６１４３号公報

本発明の目的は、半導体ピラーの抵抗の増加を抑制し、積層数を増やすことができる積層型の不揮発性半導体記憶装置及びその製造方法を提供することである。

本発明の一態様によれば、それぞれ複数の絶縁膜及び電極膜が交互に積層された第１の積層体と、前記第１の積層体上に設けられ、それぞれ複数の絶縁膜及び電極膜が交互に積層された第２の積層体と、前記第１及び第２の積層体の積層方向に延び、前記第１及び第２の積層体を貫通する貫通ホールと、前記貫通ホールの内面上に形成された絶縁層と、前記貫通ホールの内部に埋設された半導体ピラーと、を備え、前記貫通ホールにおける前記第２の積層体内に形成された第２の部分の中心軸は、前記貫通ホールにおける前記第１の積層体内に形成された第１の部分の中心軸から前記積層方向に対して交差する方向にずれており、前記第２の部分の下端は前記第１の部分の上端よりも下方に位置していることを特徴とする不揮発性半導体記憶装置が提供される。

本発明の他の一態様によれば、基板上にそれぞれ複数の絶縁膜及び電極膜を交互に積層して第１の積層体を形成する工程と、前記第１の積層体に前記第１の積層体の積層方向に延びる第１の貫通ホールを形成する工程と、前記第１の貫通ホール内に犠牲材を埋め込む工程と、前記第１の積層体上にそれぞれ複数の絶縁膜及び電極膜を交互に積層して第２の積層体を形成する工程と、前記第２の積層体に前記積層方向に延び前記第１の貫通ホールに連通される第２の貫通ホールを形成する工程と、前記第２の貫通ホールを介してエッチングを行い、前記犠牲材を除去する工程と、前記第１及び第２の貫通ホールの内面上に絶縁層を形成する工程と、前記第１及び第２の貫通ホールの内部に半導体材料を埋め込んで、半導体ピラーを形成する工程と、を備え、前記第２の貫通ホールは、前記第１の積層体の内部に侵入するように形成することを特徴とする不揮発性半導体記憶装置の製造方法が提供される。

本発明によれば、半導体ピラーの抵抗の増加を抑制し、積層数を増やすことができる積層型の不揮発性半導体記憶装置及びその製造方法を実現することができる。

以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、本発明の第１の実施形態について説明する。
図１（ａ）及び（ｂ）は、本実施形態に係る不揮発性半導体記憶装置を例示する断面図であり、相互に直交する断面を示し、
図２は、図１（ａ）及び（ｂ）に示す不揮発性半導体記憶装置における貫通ホールの結合部分を例示する断面図である。

図１（ａ）及び（ｂ）に示すように、本実施形態に係る不揮発性半導体記憶装置１においては、シリコン基板１１が設けられている。シリコン基板１１の上層部分には、素子分離膜１２が形成されている。また、シリコン基板１１の上面には、シリコン酸化膜１３が形成されており、その上には、例えばポリシリコンからなる導電膜１４が設けられている。

以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、シリコン基板１１の上面に平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、Ｘ方向及びＹ方向の双方に対して直交する方向、すなわち、シリコン酸化膜１３及び導電膜１４の積層方向をＺ方向とする。

導電膜１４上には、それぞれ複数の絶縁膜１５及び電極膜１６が交互に積層されており、積層体ＭＬ１が形成されている。積層体ＭＬ１の最下層及び最上層は、絶縁膜１５により構成されている。電極膜１６は導電性であり、例えばポリシリコンからなり、装置１のワード線として機能する。また、絶縁膜１５は絶縁性であり、例えばシリコン酸化物からなり、電極膜１６同士を絶縁する層間絶縁膜として機能する。

積層体ＭＬ１上には、それぞれ複数の絶縁膜１７及び電極膜１８が交互に積層されており、積層体ＭＬ２が形成されている。積層体ＭＬ２の最下層及び最上層は、絶縁膜１７により構成されている。電極膜１８は導電性であり、例えばポリシリコンからなり、装置１のワード線として機能する。また、絶縁膜１７は絶縁性であり、例えばシリコン酸化物からなり、電極膜１８同士を絶縁する層間絶縁膜として機能する。

積層体ＭＬ１の最上層の電極膜１６と積層体ＭＬ２の最下層の電極膜１８との間には、絶縁膜１５及び１７が存在し、これらの電極膜間の距離は、積層体ＭＬ１内における電極膜１６間の距離及び積層体ＭＬ２内における電極膜１８間の距離よりも大きい。

積層体ＭＬ２上には、例えばシリコン酸化物からなる絶縁膜２１が設けられており、その上には、例えばシリコン酸化物からなる絶縁膜２２が設けられている。絶縁膜２２の下層部分には、Ｘ方向に延びるセレクトゲート電極２３が複数本設けられている。また、絶縁膜２２の上層部分には、Ｘ方向に延びるソース線３０が複数本設けられている。更に、絶縁膜２２上には、例えばシリコン酸化膜からなる絶縁膜２４、シリコン窒化膜からなる絶縁膜２５、及びシリコン酸化膜からなる絶縁膜２６が設けられており、Ｙ方向に延びるビット線３１が複数本設けられている。絶縁膜２１、２２、２４、セレクトゲート電極２３、ソース線３０及びビット線３１により、上部積層体ＭＬＵが形成されている。

ソース線３０は例えばタングステン（Ｗ）によって形成されており、ビット線３１は例えば銅（Ｃｕ）によって形成されている。また、Ｚ方向において、シリコン酸化膜１３から絶縁膜２４までの間に位置する絶縁膜は、全てシリコン酸化物（ＳｉＯ_２）により形成されており、この間に位置する導電膜は、ソース線３０及びビット線３１を除き、全てシリコン（Ｓｉ）、例えばポリシリコンにより形成されている。従って、シリコン酸化膜１３から絶縁膜２４までの積層構造は、シリコン酸化物及びシリコンのみによって形成されている。なお、導電膜は、ポリシリコンではなくアモルファスシリコンによって形成されていてもよい。

そして、上部積層体ＭＬＵ、積層体ＭＬ２及び積層体ＭＬ１の内部には、Ｚ方向に延びる複数本の貫通ホール３６が形成されている。貫通ホール３６は、Ｘ方向及びＹ方向に沿ってマトリクス状に配列されており、積層体ＭＬ１及びＭＬ２を貫通している。また、導電膜１４の上層部分には、Ｙ方向に延びる短冊状の凹部３７が形成されている。凹部３７のＹ方向両端部は、それぞれ１本の貫通ホール３６の下端部に連通されている。これにより、１つの凹部３７及びＹ方向において隣り合う２本の貫通ホール３６により、連続した１本のＵ字パイプ３８が構成されている。

Ｕ字パイプ３８の内面上には、絶縁層としてのメモリ膜４０が形成されている。メモリ膜４０は、例えば、Ｕ字パイプ３８の外側、すなわち、電極膜１６等に接する側から順に、シリコン酸化物からなるブロック膜、シリコン窒化物からなるチャージトラップ膜、シリコン酸化物からなるトンネル膜が積層されたＯＮＯ膜（Oxide Nitride Oxide film：酸化物−窒化物−酸化物膜）である。但し、メモリ膜４０の膜構造はこれに限定されない。

また、Ｕ字パイプ３８のうち、導電膜１４内に形成された凹部３７、積層体ＭＬ１内に形成された貫通ホール３６の部分３６ａ、積層体ＭＬ２内に形成された貫通ホール３６の部分３６ｂ、上部積層体ＭＬＵ内に形成された貫通ホール３６の部分３６ｃの下部の内部には、半導体材料、例えば、ポリシリコンが埋め込まれている。これにより、凹部３７内には接続部材４１が形成され、貫通ホール３６の部分３６ａ、部分３６ｂ及び部分３６ｃの下部の内部には、シリコンピラー４２が埋設されている。接続部材４１及びシリコンピラー４２は一体的に形成されている。一方、貫通ホール３６のうち、部分３６ｃの上部の内部には、金属が埋め込まれており、ビア４３が形成されている。

これにより、ビア４３、シリコンピラー４２、接続部材４１、シリコンピラー４２及びビア４３がこの順に直列に接続されて、１本のＵ字ピラー４５が形成されている。各Ｕ字ピラー４５に属する２本のビア４３のうち、一方のビア４３は、絶縁膜２４内に埋設された金属プラグ４４を介してソース線３０に接続されており、他方のビア４３は、他の金属プラグ４４を介してビット線３１に接続されている。すなわち、Ｕ字ピラー４５はソース線３０とビット線３１との間に接続されている。また、電極膜１６及び１８は、１本のＵ字ピラー４５に属する２本のシリコンピラー４２間で分断されており、Ｘ方向に延びるライン状のパターンに加工されている。

そして、上述の如く、貫通ホール３６の部分３６ａ〜３６ｃは相互に連通されており、全体で１本の貫通ホール３６を構成している。また、貫通ホール３６の各部分３６ａ〜３６ｃの形状は、それぞれＺ方向に延びる略柱状である。なお、各部分３６ａ〜３６ｃの形状は、それぞれ、下方にいくほど細くなるテーパー状であってもよい。更に、部分３６ｂは部分３６ａの上方に配置され、部分３６ｃは部分３６ｂの上方に配置されている。

そして、図２に示すように、部分３６ｂの中心軸Ｃｂは、部分３６ａの中心軸Ｃａに対して、Ｚ方向に対して直交する方向、すなわち、Ｘ方向及びＹ方向のうち少なくとも１つの方向にずれている。また、部分３６ｂの下端３６ｂＬは部分３６ａの上端３６ａＵよりも下方に位置している。すなわち、部分３６ａと部分３６ｂとは重なり合って形成されており、結合部分の形状はクランク状になっている。これにより、結合部分には、水平方向（Ｘ方向又はＹ方向）に延びるパスが形成されている。

また、部分３６ａの中心軸Ｃａ及び部分３６ｂの中心軸Ｃｂの双方を含む平面において、部分３６ａと部分３６ｂとの結合部分の最小幅Ｗａｂは、貫通ホール３６全体の最小幅Ｗｍｉｎよりも大きい。すなわち、貫通ホール３６において幅が最小値Ｗｍｉｎをとる位置は、部分３６ａと部分３６ｂとの結合部分以外の部分である。なお、図２に示すように、結合部分の最小幅Ｗａｂは、部分３６ａの側面３６ａＳと部分３６ｂの下面との交点Ａと、部分３６ｂの側面３６ｂＳと部分３６ａの上面との交点Ｂとの間の距離である。

貫通ホール３６の部分３６ｂと部分３６ｃとの位置関係もこれと同様であり、部分３６ｃの中心軸は部分３６ｂの中心軸からずれており、部分３６ｃの下端は部分３６ｂの上端よりも下方に位置し、結合部分の形状はクランク状となっている。そして、部分３６ｂの中心軸及び部分３６ｃの中心軸の双方を含む平面において、結合部分の最小幅は貫通ホール全体の最小幅よりも大きい。

装置１においては、積層体ＭＬ１及びＭＬ２により、メモリ部が構成される。なお、本実施形態においては、メモリ部を構成する積層体が積層体ＭＬ１及びＭＬ２の２つである例を示したが、本発明はこれに限定されず、例えばメモリ部は３つ以上の積層体がＺ方向に配列されて構成されていてもよい。

メモリ部においては、シリコンピラー４２がチャネルとなり、電極膜１６及び１８がゲート電極となり、メモリ膜４０のチャージトラップ膜が電荷蓄積膜となることにより、電極膜１６及び１８とシリコンピラー４２との交差部分にメモリトランジスタが形成される。また、メモリ部の上方においては、シリコンピラー４２がチャネルとなり、セレクトゲート電極２３がゲート電極となり、メモリ膜４０がゲート絶縁膜となることにより、セレクトゲート電極２３とシリコンピラー４２との交差部分にセレクトトランジスタが形成される。これにより、Ｕ字ピラー４５の両端部に１対のセレクトトランジスタが設けられ、この１対のセレクトトランジスタ間に複数個のメモリトランジスタが直列に接続されて、メモリストリングが構成される。

次に、本実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。
図３乃至図１５は、本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図であり、各図の（ａ）はビット線が延びる方向に対して直交する断面（ＸＺ断面）を示し、各図の（ｂ）はセレクトゲート電極が延びる方向に対して直交する断面（ＹＺ断面）を示す。

先ず、図３（ａ）及び（ｂ）に示すように、シリコン基板１１を用意し、このシリコン基板１１の上層部分に素子分離膜１２を形成する。次に、シリコン基板１１の上面にシリコン酸化膜１３を形成する。その後、シリコン酸化膜１３上に例えばポリシリコンを堆積させて、導電膜１４を形成する。そして、導電膜１４の上面に、Ｙ方向に延びる短冊状の凹部３７を形成する。凹部３７は複数個形成し、マトリクス状に配列させる。

次に、図４（ａ）及び（ｂ）に示すように、導電膜１４上の全面に犠牲材を堆積させて、その後エッチバックすることにより、凹部３７内に犠牲材５１を埋め込む。犠牲材には、導電膜１４、電極膜１６及び１８（図１参照）を形成するポリシリコン、並びに絶縁膜１５及び１７（図１参照）を形成するシリコン酸化物との間でエッチング選択比がとれる材料を用い、例えば、シリコン窒化物を用いる。

次に、図５（ａ）及び（ｂ）に示すように、導電膜１４上にそれぞれ複数の絶縁膜１５及び電極膜１６を交互に積層し、積層体ＭＬ１を形成する。このとき、積層体ＭＬ１の最下層及び最上層は絶縁膜１５になるようにする。次に、ＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）等の手法により、積層体ＭＬ１に第１の貫通ホールとして、Ｚ方向に延びる貫通ホール３６（図１参照）の部分３６ａを形成する。このとき、部分３６ａはＸ方向及びＹ方向に沿ってマトリクス状に配列させ、Ｙ方向において隣り合う２本の部分３６ａが凹部３７の両端部に到達するようにする。その後、全面に犠牲材を堆積させ、エッチバックして部分３６ａ内にのみ残留させることにより、部分３６ａ内に犠牲材５２を埋め込む。犠牲材５２は凹部３７内の犠牲材５１と接触する。

次に、図６（ａ）及び（ｂ）に示すように、積層体ＭＬ１における凹部３７の直上域をつなぐように、Ｘ方向に延びる溝７１を形成する。溝７１は、積層体ＭＬ１の最下層の電極膜１６は貫通するが、導電膜１４には達しないような深さに形成する。これにより、積層体ＭＬ１の電極膜１６がＸ方向に延びるライン状のパターンに加工され、凹部３７によって互いに連通された２本の部分３６ａ間において分断される。次に、溝７１内に絶縁材料７２を埋め込み、エッチバック等により上面を平坦化する。

次に、図７（ａ）及び（ｂ）に示すように、積層体ＭＬ１上にそれぞれ複数の絶縁膜１７及び電極膜１８を交互に積層し、積層体ＭＬ２を形成する。このとき、積層体ＭＬ２の最下層及び最上層は絶縁膜１７になるようにする。

次に、図８（ａ）及び（ｂ）に示すように、ＲＩＥ等の手法により、積層体ＭＬ２に第２の貫通ホールとして、Ｚ方向に延びる貫通ホール３６の部分３６ｂを形成する。部分３６ｂは、部分３６ａの直上域に形成する。これにより、部分３６ｂは部分３６ａに連通される。このとき、図２に示すように、部分３６ｂの形成位置は、部分３６ｂの中心軸Ｃｂが部分３６ａの中心軸Ｃａと一致することを目標として決定する。しかし、実際には、程度の差はあっても、中心軸Ｃｂは中心軸Ｃａからずれてしまう。

そこで、本実施形態においては、部分３６ｂを、積層体ＭＬ２を貫通して、積層体ＭＬ１の最上層の絶縁膜１５の途中まで到達するように形成する。これにより、部分３６ａと部分３６ｂとの結合部分の形状はクランク状となり、水平方向に延びる部分が形成される。そして、部分３６ｂを積層体ＭＬ１の最上層の絶縁膜１５内に侵入させる深さは、中心軸Ｃａ及びＣｂの双方を含む断面において、結合部分の最小幅Ｗａｂが貫通ホール３６全体の最小幅Ｗｍｉｎよりも大きくなるような深さとする。なお、この工程では、部分３６ｂの下部において部分３６ａ内に埋め込まれた犠牲材５２が露出するが、部分３６ｂの形成にあたり、犠牲材５２はエッチングされてもされなくてもよい。

次に、図９（ａ）及び（ｂ）に示すように、積層体ＭＬ２上の全面に犠牲材を堆積させ、エッチバックすることにより、部分３６ｂ内に犠牲材５３を埋め込む。これにより、犠牲材５３は部分３６ａ内の犠牲材５２と接触する。

次に、図１０（ａ）及び（ｂ）に示すように、積層体ＭＬ２における凹部３７の直上域をつなぐように、Ｘ方向に延びる溝７３を形成する。溝７３は、積層体ＭＬ２の最下層の電極膜１８は貫通するようは深さに形成するが、積層体ＭＬ１の最上層の電極膜１６に到達させる必要はない。例えば、溝７３は溝７１の上端部に到達させてもよい。これにより、積層体ＭＬ２の電極膜１８がＸ方向に延びるライン状のパターンに加工され、凹部３７によって互いに連通された２本の部分３６ｂ間において分断される。次に、溝７３内に絶縁材料７４を埋め込み、エッチバック等により上面を平坦化する。なお、メモリ部に３つ以上の積層体を形成する場合は、上述の図７〜図１０に示す工程を繰り返すことにより、積層体ＭＬ２の上方に更に積層体を形成する。

次に、最上段の積層体である積層体ＭＬ２上にレジスト膜（図示せず）を形成し、このレジスト膜をマスクとしたエッチングと、このレジスト膜のスリミングとを繰り返すことにより、積層体ＭＬ１及びＭＬ２の端部に電極膜１６及び１８ごとに段差を形成し、積層体ＭＬ１及びＭＬ２を階段状に加工する。

次に、図１１（ａ）及び（ｂ）に示すように、積層体ＭＬ２上に絶縁膜２１を形成し、絶縁膜２１上に例えばポリシリコンからなる電極膜５４を形成する。そして、電極膜５４をＹ方向に沿って分断し、Ｘ方向に延びるストライプ状のパターンに加工する。これにより、電極膜５４からなり、Ｘ方向に延びるセレクトゲート電極２３が形成される。次に、セレクトゲート電極２３間に絶縁膜７５を埋め込み、エッチバック等により上面を平坦化する。

次に、図１２（ａ）及び（ｂ）に示すように、セレクトゲート電極２３及び絶縁膜７５上に例えばシリコン酸化物からなる絶縁膜５５を形成する。そして、ＲＩＥ等により、絶縁膜２１、電極膜５４及び絶縁膜５５からなる積層体に、Ｚ方向に延びる貫通ホール３６の部分３６ｃを形成する。このとき、部分３６ｃは部分３６ｂの直上域に形成する。これにより、部分３６ｃは部分３６ｂに連通される。

貫通ホール３６の部分３６ｂと部分３６ｃとの結合部分は、部分３６ａと部分３６ｂとの結合部分と同様に形成する。すなわち、部分３６ｃの形成位置は、部分３６ｃの中心軸が部分３６ｂの中心軸と一致することを目標として決定するが、実際には多少ずれてしまう。そこで、部分３６ｃを、積層体ＭＬ２の最上層の絶縁膜１７の途中まで侵入するように形成する。これにより、部分３６ｂと部分３６ｃとの結合部分の形状はクランク状となり、水平方向に延びる部分が形成される。このとき、部分３６ｃを積層体ＭＬ２の最上層の絶縁膜１７内に侵入させる深さは、部分３６ｃの中心軸及び部分３６ｂの中心軸の双方を含む断面において、結合部分の最小幅が貫通ホール３６全体の最小幅Ｗｍｉｎ（図２参照）よりも大きくなるような深さとする。

次に、図１３（ａ）及び（ｂ）に示すように、貫通ホール３６の部分３６ｃを介してウェットエッチングを行い、貫通ホール３６の部分３６ｂ内に埋め込まれた犠牲材５３（図１２参照）、部分３６ａ内に埋め込まれた犠牲材５２（図１２参照）、凹部３７内に埋め込まれた犠牲材５１（図１２参照）を除去する。このとき、犠牲材５２は、部分３６ｂ内から犠牲材５３が除去された後、部分３６ｂを介してエッチングされることにより除去される。また、犠牲材５１は、部分３６ａ内から犠牲材５２が除去された後、部分３６ａを介してエッチングされることにより除去される。これにより、内部が空洞のＵ字パイプ３８が形成される。

次に、図１４（ａ）及び（ｂ）に示すように、例えばＣＶＤ法（Chemical Vapor Deposition法：化学気相成長法）により、Ｕ字パイプ３８の内面上にシリコン酸化物からなるブロック膜、シリコン窒化膜からなるチャージトラップ膜、シリコン酸化物からなるトンネル膜をこの順に成膜し、ブロック膜、チャージトラップ膜及びトンネル膜が積層されたメモリ膜４０を形成する。次に、全面にアモルファスシリコンを堆積させ、エッチバックすることにより、凹部３７内、貫通ホール３６の部分３６ａ内、部分３６ｂ内、及び部分３６ｃの下部内にアモルファスシリコン５６を埋め込む。

次に、図１５（ａ）及び（ｂ）に示すように、上方から電極膜１６及び１８、セレクトゲート電極２３にそれぞれ到達するようなコンタクトホール（図示せず）を形成する。また、絶縁膜５５の上層部分にＸ方向に延びる溝７７を形成し、絶縁膜５５上の全面を例えばタングステン（Ｗ）等の金属を堆積させる。このとき、この金属は溝７７内及び貫通ホール３６におけるアモルファスシリコン５６が埋め込まれていない部分にも埋め込まれる。そして、この金属層の上面をＣＭＰ等により平坦化することにより、この金属を溝７７内及び貫通ホール３６内に残留させ、絶縁膜５５の上面上からは除去する。これにより、絶縁膜５５の上層部分に、金属からなり、Ｘ方向に延びるソース線３０が埋設される。また、貫通ホール３６の部分３６ｃの上部内にビア４３が形成される。なお、絶縁膜５５及び７５が、絶縁膜２２となる。

次に、図１（ａ）及び（ｂ）に示すように、全面に例えばシリコン酸化物からなる絶縁膜２４を形成し、絶縁膜２４内にコンタクトホールを形成し、このコンタクトホール内に金属を埋め込み、上面を平坦化することにより、金属プラグ４４を形成する。次に、絶縁膜２４上に、ストッパ膜として例えばシリコン窒化物からなる絶縁膜２５を形成し、その上に、ビット線間絶縁膜としてシリコン酸化物からなる絶縁膜２６を形成する。そして、絶縁膜２６にＹ方向に延びる溝７９を形成し、全面に例えば銅（Ｃｕ）等の金属を堆積させ、ＣＭＰ等により平坦化する。これにより、溝７９内に金属が埋め込まれ、Ｙ方向に延びるビット線３１が形成される。また、熱処理を行って、アモルファスシリコン５６を結晶化させ、ポリシリコンとする。これにより、不揮発性半導体記憶装置１が製造される。

次に、本実施形態の作用効果について説明する。
本実施形態に係る不揮発性半導体記憶装置１においては、メモリ部に複数段の積層体ＭＬ１及びＭＬ２を形成し、積層体毎に貫通ホールの加工を行っている。すなわち、積層体ＭＬ１を形成した後に貫通ホール３６の部分３６ａを形成し、積層体ＭＬ２を形成した後に貫通ホール３６の部分３６ｂを形成している。これにより、１回の加工により形成可能な貫通ホールの深さを超えて電極膜の積層数を増やし、メモリトランジスタの集積度を向上させることができる。しかし、この方法では、部分３６ａと部分３６ｂとの間で位置ずれが生じると、部分３６ａと部分３６ｂとの結合部分においてシリコンピラー４２が細くなってしまい、シリコンピラー４２の抵抗が増加するという問題がある。

そこで、本実施形態においては、図８（ａ）及び（ｂ）に示す工程において、貫通ホール３６の部分３６ｂを形成する際に、積層体ＭＬ２を貫通して、積層体ＭＬ１の最上層の絶縁膜１５の途中まで侵入させている。これにより、部分３６ｂの中心軸Ｃｂが部分３６ａの中心軸Ｃａからずれた場合でも、部分３６ａと部分３６ｂとの結合部分の形状がクランク状となり、水平方向の電流経路が確保される。この結果、部分３６ａと部分３６ｂとの結合部分において、シリコンピラー４２の抵抗が増大することを防止できる。部分３６ｂと部分３６ｃとの結合部分についても同様である。

特に、本実施形態においては、図２に示すように、中心軸Ｃａ及びＣｂの双方を含む断面において、結合部分の最小幅Ｗａｂを貫通ホール３６全体の最小幅Ｗｍｉｎよりも大きくしているため、結合部分の最小断面積を貫通ホール３６全体の最小断面積よりも大きくすることができ、部分３６ａと部分３６ｂとの間の位置ずれに起因して、シリコンピラー４２の抵抗が増大することを確実に防止できる。

また、メモリ部に複数段の積層体を形成する際に、仮に、積層体毎にメモリ膜を形成し、シリコンピラーを形成すると、工程数が増大してしまい、製造コストが増加してしまう。そこで、本実施形態においては、各積層体において形成した貫通ホール内に犠牲膜を埋め込んでおき、全ての積層体を形成した後、犠牲膜を除去し、メモリ膜及びシリコンピラーを一括して形成している。これにより、積層体の段数の増加に伴って工程数が増加することを抑制することができ、製造コストを抑えることができる。

しかし、この場合、貫通ホール３６の部分３６ａと部分３６ｂとの間、及び部分３６ｂと部分３６ｃとの間で位置ずれが生じると、Ｕ字パイプ３８の結合部分で貫通ホール３６の断面積が小さくなってしまう。これにより、ＣＶＤ法によってメモリ膜及びシリコンピラーを形成しようとするときに、結合部分において目詰まりが発生し、それより下部に原料ガスが到達しにくくなり、成膜性が低下してしまう。

そこで、本実施形態においては、上述の如く、結合部分をクランク状に形成することにより、結合部分の断面積を確保し、ＣＶＤの原料ガスがＵ字パイプ３８の奥まで到達するようにしている。これにより、Ｕ字パイプ３８全体にわたって、メモリ膜及びシリコンピラーを良好に形成することができる。特に、上述の如く、結合部分の最小幅を貫通ホール３６全体の最小幅よりも大きくすることにより、この効果を確実に得ることができる。

更に、本実施形態においては、部分３６ｃ、すなわち、貫通ホール３６におけるセレクトゲート電極２３に囲まれた部分の内面上にも、メモリ膜４０を形成している。これにより、セレクトトランジスタのゲート絶縁膜としてメモリ膜４０を使用することができる。この結果、セレクトトランジスタを構成するゲート絶縁膜及びシリコンピラーも、メモリ部のメモリ膜及びシリコンピラーと同時に形成することができ、工程数を減らすことができる。

更にまた、本実施形態においては、接続部材４１及びシリコンピラー４２が一体的に切れ目なく形成されている。このため、貫通ホール３６の下部においてシリコン同士のコンタクトをとる必要がない。これにより、シリコン同士のコンタクトに起因してシリコンピラー４２の抵抗が増大することを防止できる。

更にまた、本実施形態によれば、接続部材４１によってシリコンピラー４２の下端部同士を接続し、１本のＵ字ピラー４５を形成しているため、ソース線３０をシリコン基板１１中に形成された拡散層ではなく、積層体ＭＬ２の上方に配置された金属配線として形成することができる。これにより、ソース線の抵抗を低減することができ、データの読み出しが容易になる。

次に、本発明の第２の実施形態について説明する。
図１６（ａ）及び（ｂ）は、本実施形態に係る不揮発性半導体記憶装置を例示する断面図であり、相互に直交する断面を示す。
図１６（ａ）及び（ｂ）に示すように、本実施形態に係る不揮発性半導体記憶装置２においては、貫通ホール３６の部分３６ｃの内面上には、メモリ膜４０ではなく、絶縁膜６１が形成されている。これにより、セレクトトランジスタのゲート絶縁膜はメモリ膜４０ではなく、他の絶縁膜６１によって構成されている。絶縁膜６１は例えば、シリコン酸化膜又はシリコン窒化膜等の単層膜である。

本実施形態においては、前述の第１の実施形態と比較して、絶縁膜６１をメモリ膜４０とは別の工程で形成する必要があるが、絶縁膜６１の膜構成をセレクトトランジスタのゲート絶縁膜として最適なものにすることができる。本実施形態における上記以外の構成及び作用効果は、前述の第１の実施形態と同様である。

次に、本発明の第３の実施形態について説明する。
図１７（ａ）及び（ｂ）は、本実施形態に係る不揮発性半導体記憶装置を例示する断面図であり、相互に直交する断面を示す。
図１７（ａ）及び（ｂ）に示すように、本実施形態に係る不揮発性半導体記憶装置３においては、シリコン基板１１の上層部分にＸＹ平面に沿って広がる不純物拡散層が形成されており、これがソース線６３となっている。一方、上部積層体ＭＬＵ内には、ソース線は設けられていない。また、導電膜１４内には接続部材４１（図１参照）は設けられておらず、貫通ホール３６は導電膜１４を貫通してソース線６３に到達している。

これにより、装置３においては、それぞれ１本のシリコンピラー４２からなり、ビット線３１とソース線６３との間に接続されたＩ字型のメモリストリングが構成されている。この場合、導電膜１４は、各メモリストリングの下部セレクトゲート電極として機能する。一方、上部積層体ＭＬＵ内に設けられたセレクトゲート電極２３は、上部セレクトゲートとして機能する。

そして、導電膜１４と積層体ＭＬ１との間には、例えばシリコン酸化物からなる絶縁膜６４が形成されている。そして、貫通ホール３６におけるシリコン酸化膜１３、導電膜１４及び絶縁膜６３内に位置する部分３６ｅは、積層体ＭＬ１内に位置する部分３６ａとは異なる工程で形成されており、部分３６ｅと部分３６ａとの結合部分の形状は、他の結合部分と同様に、クランク状となっている。

本実施形態においても、前述の第１の実施形態と同様に、貫通ホール３６の各部分間の結合部分をクランク状に形成することにより、電極膜の積層数を増やして貫通ホールを複数回に分けて形成しても、結合部分においてシリコンピラーの抵抗が増大すること、及び、メモリ膜及びシリコンピラーの成膜性が低下することを防止できる。また、貫通ホール３６の内面全体にメモリ膜を形成し、セレクトトランジスタのゲート絶縁膜としてメモリ膜を用いることにより、セレクトトランジスタのゲート絶縁膜をメモリ部の電荷蓄積膜と同じ工程で形成することができる。本実施形態における上記以外の構成及び作用効果は、前述の第１の実施形態と同様である。なお、ソース線６３の形状は平面状には限定されず、例えば、Ｘ方向に延びる複数本の帯状であってもよい。

次に、本発明の第４の実施形態について説明する。
図１８（ａ）及び（ｂ）は、本実施形態に係る不揮発性半導体記憶装置を例示する断面図であり、相互に直交する断面を示す。
図１８（ａ）及び（ｂ）に示すように、本実施形態は、前述の第２の実施形態と第３の実施形態を組み合わせた実施形態である。すなわち、本実施形態に係る不揮発性半導体記憶装置４においては、前述の第３の実施形態と同様に、シリコン基板１１内に不純物拡散層からなるソース線６３が形成されており、Ｉ字型のメモリストリングが形成されている。また、前述の第２の実施形態と同様に、貫通ホール３６における部分３６ｅ及び部分３６ｃの内面上、すなわち、下部及び上部のセレクトトランジスタのゲート絶縁膜となる部分には、メモリ膜４０ではなく絶縁膜６１が形成されている。絶縁膜６１は、例えば、シリコン酸化膜又はシリコン窒化膜等の単層膜である。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。また、本実施形態における上記以外の作用効果は、前述の第２及び第３の実施形態と同様である。

次に、本発明の第５の実施形態について説明する。
図１９（ａ）及び（ｂ）は、本実施形態に係る不揮発性半導体記憶装置を例示する断面図であり、相互に直交する断面を示し、
図２０は、図１９（ａ）及び（ｂ）に示す不揮発性半導体記憶装置における貫通ホールの結合部分を例示する断面図である。

図１９（ａ）及び（ｂ）並びに図２０に示すように、本実施形態に係る不揮発性半導体記憶装置５においては、前述の第１の実施形態に係る不揮発性半導体記憶装置１（図１参照）と比較して、積層体ＭＬ１と積層体ＭＬ２の間に導電膜６６が設けられており、積層体ＭＬ２と上部積層体ＭＬＵとの間に導電膜６７が設けられている。導電膜６６及び６７は、例えばポリシリコンにより形成されている。そして、貫通ホール３６における部分３６ａと部分３６ｂとの結合部分は導電膜６６内に配置されており、部分３６ｂと部分３６ｃとの結合部分は導電膜６７内に配置されている。

上述の構造は、例えば、積層体ＭＬ１を形成した後、積層体ＭＬ１上にポリシリコン膜を成膜し、貫通ホール３６の部分３６ａを形成して犠牲材を埋め込み、積層体ＭＬ２を形成した後、部分３６ｂを形成することによって作製可能である。このとき、部分３６ｂは、最初に成膜したポリシリコン膜内に侵入させるが、これを突き抜けないように形成する。

そして、装置５を使用する際には、導電膜６６及び６７に、シリコンピラー４２が導通状態となるような電位を印加する。例えば、シリコンピラー４２の導電型がｎ⁻型である場合には、正の電位を印加する。これにより、貫通ホール３６の結合部分において、シリコンピラー４２の抵抗値をより一層低減することができる。本実施形態における上記以外の構成、製造方法、動作及び効果は、前述の第１の実施形態と同様である。

次に、本発明の第６の実施形態について説明する。
図２１（ａ）及び（ｂ）は、本実施形態に係る不揮発性半導体記憶装置を例示する断面図であり、相互に直交する断面を示す。
図２１（ａ）及び（ｂ）に示すように、本実施形態に係る不揮発性半導体記憶装置６においては、前述の第３の実施形態に係る不揮発性半導体記憶装置３（図１７参照）と比較して、貫通ホール３６が導電膜１４を貫通しておらず、シリコン基板１１内にソース線６３が設けられておらず、貫通ホール３６の内面上にメモリ膜４０ではなく、他の絶縁膜６８が形成されている点が異なっている。このため、不揮発性半導体記憶装置６においては、Ｉ字型のメモリストリングが構成されているが、下部のセレクトトランジスタは形成されておらず、上部のセレクトトランジスタのみが設けられている。

本実施形態に係る不揮発性半導体記憶装置６は、１回書込型（ＯＴＰ：One Time Programmable）の不揮発性メモリである。動作方法の一例を説明すると、１本のビット線３１と１本のセレクトゲート電極２３によって１本のシリコンピラー４２を選択すると共に、１つのワード線（電極膜１６又は１８）を選択して高電位を印加する。これにより、選択されたシリコンピラー４２と選択されたワード線との間に高電圧が印加され、これらの間に挟まれた絶縁膜６８が破壊されて、ダイオードが形成される。この結果、選択されたシリコンピラー４２と選択されたワード線との交差部分に形成されたメモリセルにデータが書き込まれる。そして、あるメモリセルにおいて絶縁膜が破壊されたか否か、すなわち、ダイオードの整流効果が認められるか否かを検出することにより、データを読み出す。なお、装置６においては、破壊書込を行うため、データの書込は１回しかできない。

本実施形態における上記以外の構成及び作用効果は、前述の第３の実施形態と同様である。すなわち、本実施形態においても、貫通ホールの結合部分はクランク状に形成されており、シリコンピラーの抵抗の増大が抑制されている。なお、積層体ＭＬ１及びＭＬ２内と、上部積層体ＭＬＵ内とで、絶縁膜６８の種類及び膜厚を異ならせてもよい。例えば、メモリセルにおいてデータの書込時に破壊される絶縁膜は、セレクトトランジスタのゲート絶縁膜よりも薄くてもよい。

以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。

（ａ）及び（ｂ）は、本発明の第１の実施形態に係る不揮発性半導体記憶装置を例示する断面図であり、相互に直交する断面を示す。 図１（ａ）及び（ｂ）に示す不揮発性半導体記憶装置における貫通ホールの結合部分を例示する断面図である。 （ａ）及び（ｂ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する断面図である。 （ａ）及び（ｂ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する断面図である。 （ａ）及び（ｂ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する断面図である。 （ａ）及び（ｂ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する断面図である。 （ａ）及び（ｂ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する断面図である。 （ａ）及び（ｂ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する断面図である。 （ａ）及び（ｂ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する断面図である。 （ａ）及び（ｂ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する断面図である。 （ａ）及び（ｂ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する断面図である。 （ａ）及び（ｂ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する断面図である。 （ａ）及び（ｂ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する断面図である。 （ａ）及び（ｂ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する断面図である。 （ａ）及び（ｂ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する断面図である。 （ａ）及び（ｂ）は、本発明の第２の実施形態に係る不揮発性半導体記憶装置を例示する断面図であり、相互に直交する断面を示す。 （ａ）及び（ｂ）は、本発明の第３の実施形態に係る不揮発性半導体記憶装置を例示する断面図であり、相互に直交する断面を示す。 （ａ）及び（ｂ）は、本発明の第４の実施形態に係る不揮発性半導体記憶装置を例示する断面図であり、相互に直交する断面を示す。 （ａ）及び（ｂ）は、本発明の第５の実施形態に係る不揮発性半導体記憶装置を例示する断面図であり、相互に直交する断面を示す。 図１９（ａ）及び（ｂ）に示す不揮発性半導体記憶装置における貫通ホールの結合部分を例示する断面図である。 （ａ）及び（ｂ）は、本発明の第６の実施形態に係る不揮発性半導体記憶装置を例示する断面図であり、相互に直交する断面を示す。

符号の説明

１、２、３、４、５、６ 不揮発性半導体記憶装置、１１ シリコン基板、１２ 素子分離膜、１３ シリコン酸化膜、１４ 導電膜、１５ 絶縁膜、１６ 電極膜、１７ 絶縁膜、１８ 電極膜、２１、２２、２４、２５、２６ 絶縁膜、２３ セレクトゲート電極、３０ ソース線、３１ ビット線、３６ 貫通ホール、３６ａ、３６ｂ、３６ｃ、３６ｅ 部分、３６ａＳ、３６ｂＳ 側面、３６ａＵ 上端、３６ｂＬ 下端、３７ 凹部、３８ Ｕ字パイプ、４０ メモリ膜、４１ 接続部材、４２ シリコンピラー、４３ ビア、４４ 金属プラグ、４５ Ｕ字ピラー、５１、５２、５３ 犠牲材、５４ 電極膜、５５ 絶縁膜、５６ アモルファスシリコン、６１ 絶縁膜、６３ ソース線、６４ 絶縁膜、６６、６７ 導電膜、６８ 絶縁膜、７１、７３、７７、７９ 溝、７２、７４ 絶縁材料、７５ 絶縁膜、Ａ、Ｂ 交点、Ｃａ、Ｃｂ 中心軸、ＭＬ１、ＭＬ２ 積層体、ＭＬＵ 上部積層体、Ｗａｂ 結合部分の最小幅、Ｗｍｉｎ 貫通ホール全体の最小幅

Claims (5)

1. それぞれ複数の絶縁膜及び電極膜が交互に積層された第１の積層体と、
   前記第１の積層体上に設けられ、それぞれ複数の絶縁膜及び電極膜が交互に積層された第２の積層体と、
   前記第１及び第２の積層体の積層方向に延び、前記第１及び第２の積層体を貫通する貫通ホールと、
   前記貫通ホールの内面上に形成された絶縁層と、
   前記貫通ホールの内部に埋設された半導体ピラーと、
   を備え、
   前記貫通ホールにおける前記第２の積層体内に形成された第２の部分の中心軸は、前記貫通ホールにおける前記第１の積層体内に形成された第１の部分の中心軸から前記積層方向に対して交差する方向にずれており、前記第２の部分の下端は前記第１の部分の上端よりも下方に位置していることを特徴とする不揮発性半導体記憶装置。
2. 前記第１の部分の中心軸及び前記第２の部分の中心軸の双方を含む断面において、前記第１の部分と前記第２の部分との結合部分の最小幅は、前記貫通ホールの最小幅より大きいことを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記第１及び第２の積層体において積層されている前記絶縁膜はシリコン酸化物により形成されており、前記電極膜はシリコンにより形成されていることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
4. 前記第２の積層体上に設けられ、前記積層方向に対して交差する第１方向に延び、一部の前記半導体ピラーの上端部に接続された複数本のソース線と、
   前記第２の積層体上に設けられ、前記積層方向及び前記第１方向の双方に対して交差する第２方向に延び、残りの前記半導体ピラーの上端部に接続された複数本のビット線と、
   上端部が前記ソース線に接続された１本の前記半導体ピラーの下端部と上端部が前記ビット線に接続された他の１本の前記半導体ピラーの下端部とを相互に接続する接続部材と、
   をさらに備えたことを特徴とする請求項１〜３のいずれか１つに記載の不揮発性半導体記憶装置。
5. 基板上にそれぞれ複数の絶縁膜及び電極膜を交互に積層して第１の積層体を形成する工程と、
   前記第１の積層体に前記第１の積層体の積層方向に延びる第１の貫通ホールを形成する工程と、
   前記第１の貫通ホール内に犠牲材を埋め込む工程と、
   前記第１の積層体上にそれぞれ複数の絶縁膜及び電極膜を交互に積層して第２の積層体を形成する工程と、
   前記第２の積層体に前記積層方向に延び前記第１の貫通ホールに連通される第２の貫通ホールを形成する工程と、
   前記第２の貫通ホールを介してエッチングを行い、前記犠牲材を除去する工程と、
   前記第１及び第２の貫通ホールの内面上に絶縁層を形成する工程と、
   前記第１及び第２の貫通ホールの内部に半導体材料を埋め込んで、半導体ピラーを形成する工程と、
   を備え、
   前記第２の貫通ホールは、前記第１の積層体の内部に侵入するように形成することを特徴とする不揮発性半導体記憶装置の製造方法。

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