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JP2018163963A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

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Yusuke Okumura
祐介 奥村
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Abstract

【課題】柱状部を構成する膜におけるジョイント部直下部分の高い信頼性を得られる半導体装置及びその製造方法を提供する。【解決手段】第２柱状部ＣＬ２の中心軸Ｃ２は、第１柱状部ＣＬ１の中心軸Ｃ１に対して下地層１０の表面に沿った第１方向Ｙ１にずれている。第１柱状部ＣＬ１の上端における中心軸Ｃ１から第１方向Ｙ１に沿った幅Ｗ１は、第１柱状部ＣＬ１の上端における中心軸Ｃ１から第２方向Ｙ２に沿った幅Ｗ２よりも大きい。【選択図】図２

Description

実施形態は、半導体装置及びその製造方法に関する。
複数の電極層が絶縁層を介して積層された積層体と、その積層体内を積層方向に延びる柱状部とを有する３次元メモリが提案されている。柱状部を形成する工程は、積層体にホールを形成する工程と、そのホール内に電荷蓄積膜や半導体ボディを形成する工程とを有する。
また、積層体の形成およびホールの形成を複数回に分ける提案もされている。下層側の積層体に第１ホールを形成した後、その下層側の積層体上に上層側の積層体を積層し、その上層側の積層体に第２ホールを形成する。
米国特許第９２３６３９５号明細書
実施形態は、柱状部を構成する膜におけるジョイント部直下部分の高い信頼性を得られる半導体装置及びその製造方法を提供する。
実施形態によれば、半導体装置は、下地層と、第１積層部と、第１柱状部と、第２積層部と、第２柱状部と、中間層と、ジョイント部と、を備えている。前記第１積層部は、前記下地層上に設けられ、第１絶縁体を介して積層された複数の第１電極層を有する。前記第１柱状部は、前記第１積層部内を前記第１積層部の積層方向に延びる第１半導体ボディと、前記第１半導体ボディと前記第１電極層との間に設けられた第１電荷蓄積部と、を有する。前記第２積層部は、前記第１積層部上に設けられ、第２絶縁体を介して積層された複数の第２電極層を有する。前記第２柱状部は、前記第２積層部内を前記第２積層部の積層方向に延びる第２半導体ボディと、前記第２半導体ボディと前記第２電極層との間に設けられた第２電荷蓄積部と、を有する。前記中間層は、前記第１積層部と前記第２積層部との間に設けられている。前記ジョイント部は、前記中間層における前記第１柱状部と前記第２柱状部との間に設けられ、前記第１柱状部の直径および前記第２柱状部の直径よりも大きな直径をもつジョイント部であって、前記第１半導体ボディおよび前記第２半導体ボディと連続した中間半導体ボディを有する。前記第２柱状部の中心軸は、前記第１柱状部の中心軸に対して前記下地層の表面に沿った第１方向にずれている。前記第１柱状部の上端における前記第１柱状部の前記中心軸から前記第１方向に沿った幅は、前記第１柱状部の前記上端における前記第１柱状部の前記中心軸から前記第１方向の反対の第２方向に沿った幅よりも大きい。
実施形態の半導体装置の模式斜視図。 実施形態の半導体装置の模式断面図。 （ａ）は実施形態の半導体装置における第２積層部の一部分の模式拡大断面図であり、（ｂ）は実施形態の半導体装置における第１積層部の一部分の模式拡大断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式平面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の模式斜視図。
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
実施形態では、半導体装置として、例えば、３次元構造のメモリセルアレイを有する半導体記憶装置を説明する。
図１は、実施形態のメモリセルアレイ１の模式斜視図である。
図２は、メモリセルアレイ１の模式断面図である。
図１において、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向およびＹ方向とし、これらＸ方向およびＹ方向の双方に対して直交する方向をＺ方向（積層方向）とする。
Ｙ方向は、さらに図２に示す断面において、Ｙ１方向と、そのＹ１方向の反対のＹ２方向に分けられる。Ｙ１方向は、第２柱状部ＣＬ２の第１柱状部ＣＬ１に対する位置ずれ方向を表す。
メモリセルアレイ１は、下地層としての基板１０と、基板１０上に設けられた積層体１００と、複数の柱状部ＣＬと、複数の分離部６０と、積層体１００の上方に設けられた上層配線とを有する。図３には、上層配線として、例えばビット線ＢＬとソース線ＳＬを示す。
柱状部ＣＬは、積層体１００内をその積層方向（Ｚ方向）に延びる略円柱状に形成されている。複数の柱状部ＣＬが、例えば千鳥配列されている。または、複数の柱状部ＣＬが、Ｘ方向およびＹ方向に沿って正方格子配列されてもよい。
分離部６０は、積層体１００をＹ方向に複数のブロック（またはフィンガー部）に分離している。分離部６０は、Ｘ方向およびＺ方向に広がる配線部ＬＩを有する。図２０に示すように、配線部ＬＩと積層体１００との間には絶縁膜６３が設けられている。
積層体１００の上方に、複数のビット線ＢＬが設けられている。複数のビット線ＢＬは、Ｙ方向に延びる例えば金属膜である。複数のビット線ＢＬは、Ｘ方向に互いに分離している。
柱状部ＣＬの後述する半導体ボディ２０の上端部は、図１に示すコンタクトＣｂおよびコンタクトＶ１を介してビット線ＢＬに接続されている。
複数の柱状部ＣＬが、共通の１本のビット線ＢＬに接続されている。その共通のビット線ＢＬに接続された複数の柱状部ＣＬは、分離部６０によってＹ方向に分離されたそれぞれのブロックから１つずつ選択された柱状部ＣＬを含む。
図２に示すように、積層体１００は、基板１０上に設けられた第１積層部１００ａと、第１積層部１００ａ上に設けられた第２積層部１００ｂと、第１積層部１００ａと第２積層部１００ｂとの間に設けられた中間層４２とを有する。
第１積層部１００ａは、複数の電極層７０を有する。複数の電極層７０が、絶縁層（絶縁体）７２を介して、基板１０の主面に対して垂直な方向（Ｚ方向）に積層されている。
第２積層部１００ｂも第１積層部１００ａと同様に、絶縁層７２を介してＺ方向に積層された複数の電極層７０を有する。
電極層７０は例えば金属層である。電極層７０は、例えば、タングステンを主成分として含むタングステン層、またはモリブデンを主成分として含むモリブデン層である。絶縁層７２は、例えば、酸化シリコンを主成分として含むシリコン酸化層である。
中間層４２は、例えば、絶縁層７２と同様に、酸化シリコンを主成分として含むシリコン酸化層である。中間層４２の厚さは、電極層７０の１層の厚さ、および絶縁層７２の１層の厚さよりも厚い。
基板１０は例えばシリコン基板であり、その基板１０の表面側には、不純物がドープされ導電性をもつアクティブ領域が設けられている。そのアクティブ領域の表面に絶縁層４１が設けられている。絶縁層４１上に、第１積層部１００ａの最下層の電極層７０が設けられている。
柱状部ＣＬは、第１積層部１００ａに形成された第１柱状部ＣＬ１と、第２積層部１００ｂに形成された第２柱状部ＣＬ２と、第１柱状部ＣＬ１と第２柱状部ＣＬ２とをつなぐジョイント部２００とを有する。
第１柱状部ＣＬ１は第１積層部１００ａ内を積層方向（Ｚ方向）に延び、第２柱状部ＣＬ２は第２積層部１００ｂ内を積層方向に延びている。ジョイント部２００は、中間層４２内における第１柱状部ＣＬ１と第２柱状部ＣＬ２との間に設けられ、第１柱状部ＣＬ１および第２柱状部ＣＬ２に連続している。
図３（ａ）は、第２積層部１００ｂおよび第２柱状部ＣＬ２の一部分の模式拡大断面図である。
図３（ｂ）は、第１積層部１００ａおよび第１柱状部ＣＬ１の一部分の模式拡大断面図である。
第１柱状部ＣＬ１は、メモリ膜３０と、半導体ボディ２０と、絶縁性のコア膜５０とを有する。第２柱状部ＣＬ２も第１柱状部ＣＬ１と同様に、メモリ膜３０と、半導体ボディ２０と、絶縁性のコア膜５０とを有する。
図２に示すように、ジョイント部２００にも半導体ボディ２０が設けられ、ジョイント部２００に設けられた半導体ボディ２０は、第２柱状部ＣＬ２の半導体ボディ２０および第１柱状部ＣＬ１の半導体ボディ２０に連続している。
半導体ボディ２０は、第２積層部１００ｂ内、ジョイント部２００内、および第１積層部１００ａ内を積層方向（Ｚ方向）にパイプ状に連続して延びている。
半導体ボディ２０の上端部は、図１に示すコンタクトＣｂおよびコンタクトＶ１を介してビット線ＢＬに接続している。半導体ボディ２０の下端部は、図２に示すように、基板１０の表面部（アクティブ領域）に接している。
また、図２０に示すように、配線部ＬＩの下端は、基板１０の表面部（アクティブ領域）に接している。
メモリ膜３０は、電極層７０と半導体ボディ２０との間に設けられ、半導体ボディ２０を外周側から囲んでいる。コア膜５０は、パイプ状の半導体ボディ２０の内側に設けられている。
ジョイント部２００にもメモリ膜３０が設けられ、ジョイント部２００に設けられたメモリ膜３０は、第２柱状部ＣＬ２のメモリ膜３０および第１柱状部ＣＬ１のメモリ膜３０に連続している。
メモリ膜３０は、第２積層部１００ｂ内、ジョイント部２００内、および第１積層部１００ａ内を積層方向（Ｚ方向）に連続して延びている。
図３（ａ）および（ｂ）に示すように、メモリ３０は、トンネル絶縁膜３１と、電荷蓄積膜（電荷蓄積部）３２と、ブロック絶縁膜３３とを有する積層膜である。
トンネル絶縁膜３１は、半導体ボディ２０と電荷蓄積膜３２との間に設けられている。電荷蓄積膜３２は、トンネル絶縁膜３１とブロック絶縁膜３３との間に設けられている。ブロック絶縁膜３３は、電荷蓄積膜３２と電極層７０との間に設けられている。
半導体ボディ２０、メモリ膜３０、および電極層７０は、メモリセルＭＣを構成する。メモリセルＭＣは、半導体ボディ２０の周囲を、メモリ膜３０を介して、電極層７０が囲んだ縦型トランジスタ構造を有する。
第１積層部１００ａおよび第２積層部１００ｂのそれぞれに複数のメモリセルＭＣが設けられている。中間層４２にメモリセルは設けられていない。
縦型トランジスタ構造のメモリセルＭＣにおいて、半導体ボディ２０は例えばシリコンのチャネルボディであり、電極層７０はコントロールゲートとして機能する。電荷蓄積膜３２は半導体ボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。
実施形態の半導体記憶装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
メモリセルＭＣは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜３２は、絶縁性の膜中に電荷を捕獲するトラップサイトを多数有するものであって、例えば、シリコン窒化膜を含む。または、電荷蓄積膜３２は、まわりを絶縁体で囲まれた、導電性をもつ浮遊ゲートであってもよい。
トンネル絶縁膜３１は、半導体ボディ２０から電荷蓄積膜３２に電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷が半導体ボディ２０に放出される際に電位障壁となる。トンネル絶縁膜３１は、例えばシリコン酸化膜を含む。
ブロック絶縁膜３３は、電荷蓄積膜３２に蓄積された電荷が電極層７０へ放出されるのを防止する。また、ブロック絶縁膜３３は、電極層７０から柱状部ＣＬ１、ＣＬ２への電荷のバックトンネリングを防止する。
ブロック絶縁膜３３は、例えばシリコン酸化膜を含む。また、ブロック絶縁膜３３は、シリコン酸化膜と金属酸化膜との積層構造であってもよい。この場合、シリコン酸化膜は電荷蓄積膜３２と金属酸化膜との間に設けられ、金属酸化膜はシリコン酸化膜と電極層７０との間に設けることができる。金属酸化膜として、例えば、アルミニウム酸化膜、ジルコニウム酸化膜、ハフニウム酸化膜を挙げることができる。
図１に示すように、第２積層部１００ｂの上層部にはドレイン側選択トランジスタＳＴＤが設けられている。第１積層部１００ａの下層部にはソース側選択トランジスタＳＴＳが設けられている。
第２積層部１００ｂの複数の電極層７０のうち少なくとも最上層の電極層７０は、ドレイン側選択トランジスタＳＴＤのコントロールゲートとして機能する。第１積層部１００ａの複数の電極層７０のうち少なくとも最下層の電極層７０は、ソース側選択トランジスタＳＴＳのコントロールゲートとして機能する。
ドレイン側選択トランジスタＳＴＤとソース側選択トランジスタＳＴＳとの間に、複数のメモリセルＭＣが設けられている。複数のメモリセルＭＣ、ドレイン側選択トランジスタＳＴＤ、およびソース側選択トランジスタＳＴＳは、柱状部ＣＬの半導体ボディ２０を通じて直列接続され、１つのメモリストリングを構成する。このメモリストリングが、ＸＹ面に対して平行な面方向に例えば千鳥配置され、複数のメモリセルＭＣがＸ方向、Ｙ方向およびＺ方向に３次元的に設けられている。
ジョイント部２００の直径は、第１柱状部ＣＬ１の直径および第２柱状部ＣＬ２の直径よりも大きい。そして、図２に示す断面において、第２柱状部ＣＬ２の中心軸Ｃ２は、第１柱状部ＣＬ１の中心軸Ｃ１に対して、基板１０の表面に沿ったＹ１方向にずれている。
第１柱状部ＣＬ１の上端における第１柱状部ＣＬ１の中心軸Ｃ１からＹ１方向に沿った幅Ｗ１は、第１柱状部ＣＬ１の上端における第１柱状部ＣＬ１の中心軸Ｃ１からＹ１方向の反対のＹ２方向に沿った幅Ｗ２よりも大きい。
ジョイント部２００のＹ１方向側の側壁と、第１柱状部ＣＬ１のＹ１方向側の側壁との段差は、ジョイント部２００のＹ２方向側の側壁と、第１柱状部ＣＬ１のＹ２方向側の側壁との段差よりも小さい。
ジョイント部２００のＹ１方向側の側壁と、第１柱状部ＣＬ１のＹ１方向側の側壁とは、ジョイント部２００のＹ２方向側の側壁と、第１柱状部ＣＬ１のＹ２方向側の側壁とのつながりよりもゆるやかにつながっている。
ジョイント部２００のＹ２方向側の側壁の、第２柱状部ＣＬ２のＹ２方向側の側壁からのＹ２方向への位置ずれ量（突出量）は、ジョイント部２００のＹ２方向側の側壁の、第１柱状部ＣＬ１のＹ２方向側の側壁からのＹ２方向への位置ずれ量（突出量）よりも大きい。
次に、図４〜図２１を参照して、実施形態の半導体装置の製造方法について説明する。
図４に示すように、基板１０上に絶縁層４１が形成される。その絶縁層４１上に、第１層としての犠牲層７１と第２層としての絶縁層７２が交互に積層される。犠牲層７１と絶縁層７２とを交互に積層する工程が繰り返され、基板１０上に複数の犠牲層７１と複数の絶縁層７２とを有する第１積層部１００ａが形成される。
第１積層部１００ａ上には、中間層４２が形成される。中間層４２の厚さは、犠牲層７１の１層の厚さおよび絶縁層７２の１層の厚さよりも厚い。
例えば、犠牲層７１はシリコン窒化層であり、絶縁層７２および中間層４２はシリコン酸化層である。
中間層４２および第１積層部１００ａには、図５に示すように、複数の第１メモリホールＭＨ１が形成される。第１メモリホールＭＨ１は、図示しないマスク層を用いたreactive ion etching（ＲＩＥ）法で形成される。第１メモリホールＭＨ１は、中間層４２および第１積層部１００ａを貫通し、基板１０に達する。
第１メモリホールＭＨ１内には、図６に示すように、犠牲層８１が形成される。第１メモリホールＭＨ１内に犠牲層８１が埋め込まれる。犠牲層８１は、中間層４２および第１積層部１００ａとは異なる材料の層であり、例えばアモルファスシリコン層である。
犠牲層８１の上面を例えばウェット法で第１積層部１００ａまで後退させた後、図７に示すように、中間層４２に周囲を囲まれた第１メモリホールＭＨ１の一部（ジョイント領域４５）の直径を広げる。例えばウェット法で、ジョイント領域４５の直径を、第１メモリホールＭＨ１の直径よりも大きくする。
直径を広げられたジョイント領域４５内には、図８に示すように、再び犠牲層８１を埋め込む。
図９に示すように、中間層４２上および犠牲層８１上に、第３層としての犠牲層７１と第４層としての絶縁層７２が交互に積層される。犠牲層７１と絶縁層７２とを交互に積層する工程が繰り返され、中間層４２上および犠牲層８１上に複数の犠牲層７１と複数の絶縁層７２とを有する第２積層部１００ｂが形成される。
第１積層部１００ａと同様、第２積層部１００ｂの犠牲層７１はシリコン窒化層であり、絶縁層７２はシリコン酸化層である。
第２積層部１００ｂには、図１０に示すように、複数の第２メモリホールＭＨ２が形成される。第２メモリホールＭＨ２は、図示しないマスク層を用いたＲＩＥ法で形成される。第２メモリホールＭＨ２は、第２積層部１００ｂを貫通し、中間層４２に埋め込まれた犠牲層８１に達する。
図１０には、第２メモリホールＭＨ２が、第１メモリホールＭＨ１に対してＹ１方向にずれた状態を表している。第２メモリホールＭＨ２の中心軸Ｃ２が、第１メモリホールＭＨ１の中心軸Ｃ１に対してＹ１方向にずれている。
犠牲層８１は第２メモリホールＭＨ２のＲＩＥのときのエッチングストッパーとして機能する。中間層４２に埋め込まれた犠牲層８１の直径は、第２メモリホールＭＨ２の直径よりも大きい。そのため、第２メモリホールＭＨ２のボトムは犠牲層８１からはみ出さずに、犠牲層８１でエッチングを確実にストップさせることができる。中間層４２およびその下の第１積層部１００ａがエッチングされてしまうことを防ぐことができる。
第２メモリホールＭＨ２を形成した後、中間層４２および第１メモリホールＭＨ１内に埋め込まれた犠牲層８１を除去する。例えば、アモルファスシリコン層である犠牲層８１をウェット法で除去する。
図１１に示すように、第２メモリホールＭＨ２、ジョイント領域４５、および第１メモリホールＭＨ１がつながり、積層体１００にメモリホールＭＨが形成される。
そのメモリホールＭＨ内において、ジョイント領域４５のＹ１方向側の側面と、第１メモリホールＭＨ１のＹ１方向側の側面との間の段差部（角部または肩部）９０が露出する。段差部９０は、第２メモリホールＭＨ２と上下に重なる位置に露出している。
そして、その段差部９０をＲＩＥ法でエッチングして、図１２に示すように、段差部９０のコーナーの曲率を小さくする。
この段差部９０のエッチング処理により、第１メモリホールＭＨ１の上端幅がＹ１方向側に偏って局部的に拡大する。第１メモリホールＭＨ１の上端における第１メモリホールＭＨ１の中心軸Ｃ１からＹ１方向に沿った幅Ｗ１は、第１メモリホールＭＨ１の上端における第１メモリホールＭＨの中心軸Ｃ１からＹ２方向に沿った幅Ｗ２よりも大きくなる。
図２１は、第１メモリホールＭＨ１の上端の模式平面図である。中心軸Ｃ１よりもＹ１方向側のハッチングで表した領域が、段差部９０のエッチング前の破線位置から、Ｙ１方向側に拡大される。
ジョイント領域４５のＹ１方向側の側面と、第１メモリホールＭＨ１のＹ１方向側の側面との段差が、ジョイント領域４５のＹ２方向側の側面と、第１メモリホールＭＨ１のＹ２方向側の側面との段差よりも小さくなる。
ジョイント領域４５のＹ１方向側の側面と、第１メモリホールＭＨ１のＹ１方向側の側面とは、ジョイント領域４５のＹ２方向側の側面と、第１メモリホールＭＨ１のＹ２方向側の側面とのつながりよりもゆるやかにつながっている。
メモリホールＭＨ内には、図１３に示すように、メモリ膜３０が形成される。メモリ膜３０は、メモリホールＭＨの側面およびボトムに沿ってコンフォーマルに形成される。メモリホールＭＨ内に、図３（ａ）及び（ｂ）に示すブロック膜３３、電荷蓄積膜３２、およびトンネル絶縁膜３１が順に形成される。
メモリ膜３０の内側には、カバー膜２０ａ形成される。カバー膜２０ａは、メモリホールＭＨの側面およびボトムに沿ってコンフォーマルに形成される。
そして、図１４に示すように、図示しないマスク層を使ったＲＩＥ法により、メモリホールＭＨのボトムに堆積したカバー膜２０ａおよびメモリ膜３０が除去される。このＲＩＥのとき、メモリホールＭＨの側面に形成されたメモリ膜３０は、カバー膜２０ａで覆われて保護され、ＲＩＥのダメージを受けない。
その後、図１５に示すように、メモリホールＭＨ内にボディ膜２０ｂが形成される。ボディ膜２０ｂは、カバー膜２０ａの側面、およびメモリホールＭＨのボトムに露出した基板１０上に形成される。ボディ膜２０ｂの下端部は、基板１０に接する。
カバー膜２０ａおよびボディ膜２０ｂは、例えばアモルファスシリコン膜として形成された後、熱処理により多結晶シリコン膜に結晶化され、前述した半導体ボディ２０を構成する。
ボディ膜２０ｂの内側には、コア膜５０が形成される。このようにして、メモリ膜３０、半導体ボディ２０、およびコア膜５０を含む複数の柱状部ＣＬが、積層体１００内に形成される。
その後、図示しないマスク層を用いたＲＩＥ法により、図１６に示すように、積層体１００に複数のスリットＳＴを形成する。スリットＳＴは、積層体１００を貫通し、基板１０に達する。
次に、スリットＳＴを通じて供給されるエッチング液またはエッチングガスにより、犠牲層７１を除去する。例えば、燐酸を含むエッチング液を用いて、シリコン窒化層である犠牲層７１を除去する。
犠牲層７１が除去され、図１７に示すように、上下で隣接する絶縁層７２の間に空隙４４が形成される。空隙４４は、絶縁層４１と最下層の絶縁層７２との間にも形成される。
積層体１００の複数の絶縁層７２は、複数の柱状部ＣＬの側面を囲むように、柱状部ＣＬの側面に接している。複数の絶縁層７２は、このような複数の柱状部ＣＬとの物理的結合によって支えられ、絶縁層７２間の空隙４４が保たれる。
空隙４４には、図１８に示すように電極層７０が形成される。例えばＣＶＤ（chemical vapor deposition）法により、電極層７０が形成される。スリットＳＴを通じてソースガスが空隙４４に供給される。スリットＳＴの側面に形成された電極層７０は除去される。
その後、スリットＳＴの側面およびボトムに、図１９に示すように、絶縁膜６３が形成される。スリットＳＴのボトムに形成された絶縁膜６３をＲＩＥ法で除去した後、スリットＳＴ内における絶縁膜６３の内側に、図２０に示すように配線部ＬＩが埋め込まれる。配線部ＬＩの下端部は、基板１０に接する。
以上説明した実施形態によれば、図１１に示す段差部（角部または肩部）９０を、図１２に示すように緩和した後に、図１３に示すメモリ膜３０を形成する。
そして、図１４に示すように、メモリホールＭＨのボトムのメモリ膜３０を除去するときには、ジョイント領域４５と第１メモリホールＭＨ１との接続部分でメモリ膜３０がＹ２方向に出っ張っていないため、その接続部分のメモリ膜３０のエッチングを防ぐことができる。
これは、メモリ膜３０の特性低下を防ぐ。また、メモリ膜３０が局所的に消失することによる、電極層７０と半導体ボディ２０との短絡を防ぐことができる。
図１０の工程の後、犠牲層８１をすべて除去せずに、図２２に示すように、犠牲層８１の部分的なエッチング（ＲＩＥ）により上記段差部９０を露出させてもよい。
そして、第１メモリホールＭＨ１内に犠牲層８１が埋め込まれた状態で、段差部９０をエッチングして、図２３に示すように、ジョイント領域４５と第１メモリホールＭＨ１とがゆるやかに接続するようにする。この後、犠牲層８１を除去して、図１２以降の工程が続けられる。
第１メモリホールＭＨ１内に犠牲層８１が残された状態で段差部９０をエッチングするので、第１積層部１００ａにおける段差部９０の直下領域の過剰なエッチングを抑制することができる。第１メモリホールＭＨ１の直径の不所望の拡大を抑えることができる。
第１メモリホールＭＨ１および第２メモリホールＭＨ２の形成、段差部９０のエッチング、メモリホールＭＨのボトムのカバー膜２０ａおよびメモリ膜３０の除去、および図２２に示す犠牲層８１の一部の除去は、エッチング対象と非エッチング対象との間に適正な選択比をもたせるガス種を用いたＲＩＥ法で実行される。
図２４は、実施形態のメモリセルアレイの他の例の模式斜視図である。
基板１０と第１積層部１００ａとの間に、第１下地層１１と第２下地層１２が設けられている。第１下地層１１は基板１０と第２下地層１２との間に設けられ、第２下地層１２は第１下地層１１と第１積層部１００ａとの間に設けられている。
第２下地層１２は、半導体層または導電層である。または、第２下地層１２は、半導体層と導電層との積層膜を含んでもよい。第１下地層１１は、制御回路を形成するトランジスタおよび配線を含む。
第１柱状部ＣＬ１の半導体ボディ２０の下端は第２下地層１２に接し、第２下地層１２は制御回路と接続されている。したがって、第１柱状部ＣＬ１の半導体ボディ２０の下端は、第２下地層１２を介して制御回路と電気的に接続されている。すなわち、第２下地層１２はソース層として用いることができる。
積層体１００は、分離部１６０によってＹ方向に複数のブロック（またはフィンガー部）２００に分離されている。分離部１６０は、絶縁膜であり、配線を含まない。
上記実施形態では、第１層７１としてシリコン窒化層を例示したが、第１層７１として金属層、または不純物がドープされたシリコン層を用いてもよい。この場合、第１層７１がそのまま電極層７０となるので、第１層７１を電極層に置換するプロセスは不要である。
また、第２層７２をスリットＳＴを通じたエッチングにより除去して、上下で隣接する電極層７０の間を空隙にしてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…基板、２０…半導体ボディ、３０…メモリ膜、４２…中間層、４５…ジョイント領域、７０…電極層、７２…絶縁層、１００ａ…第１積層部、１００ｂ…第２積層部、２００…ジョイント部、ＣＬ１…第１柱状部、ＣＬ２…第２柱状部、ＭＨ１…第１メモリホール、ＭＨ２…第２メモリホール

Claims (19)

  1. 下地層と、
    前記下地層上に設けられ、第１絶縁体を介して積層された複数の第１電極層を有する第１積層部と、
    前記第１積層部内を前記第１積層部の積層方向に延びる第１半導体ボディと、前記第１半導体ボディと前記第１電極層との間に設けられた第１電荷蓄積部と、を有する第１柱状部と、
    前記第１積層部上に設けられ、第２絶縁体を介して積層された複数の第２電極層を有する第２積層部と、
    前記第２積層部内を前記第２積層部の積層方向に延びる第２半導体ボディと、前記第２半導体ボディと前記第２電極層との間に設けられた第２電荷蓄積部と、を有する第２柱状部と、
    前記第１積層部と前記第２積層部との間に設けられた中間層と、
    前記中間層における前記第１柱状部と前記第２柱状部との間に設けられ、前記第１柱状部の直径および前記第２柱状部の直径よりも大きな直径をもつジョイント部であって、前記第１半導体ボディおよび前記第２半導体ボディと連続した中間半導体ボディを有するジョイント部と、
    を備え、
    前記第２柱状部の中心軸は、前記第１柱状部の中心軸に対して前記下地層の表面に沿った第１方向にずれ、
    前記第１柱状部の上端における前記第１柱状部の前記中心軸から前記第１方向に沿った幅は、前記第１柱状部の前記上端における前記第１柱状部の前記中心軸から前記第１方向の反対の第２方向に沿った幅よりも大きい半導体装置。
  2. 前記ジョイント部の前記第１方向側の側壁と、前記第１柱状部の前記第１方向側の側壁との段差は、前記ジョイント部の前記第２方向側の側壁と、前記第１柱状部の前記第２方向側の側壁との段差よりも小さい請求項１記載の半導体装置。
  3. 前記ジョイント部の前記第２方向側の側壁の、前記第２柱状部の前記第２方向側の側壁からの前記第２方向への位置ずれ量は、前記ジョイント部の前記第２方向側の前記側壁の、前記第１柱状部の前記第２方向側の側壁からの前記第２方向への位置ずれ量よりも大きい請求項１記載の半導体装置。
  4. 前記中間層は、前記第１電極層の１層の厚さ、および前記第２電極層の１層の厚さよりも厚い請求項１記載の半導体装置。
  5. 前記中間層は、絶縁層である請求項１記載の半導体装置。
  6. 前記第１絶縁体、前記第２絶縁体、および前記中間層は、同じ材料の層である請求項１記載の半導体装置。
  7. 前記第１電荷蓄積部は前記第１積層部の積層方向に延び、前記第２電荷蓄積部は前記第２積層部の積層方向に延び、
    前記ジョイント部は、前記第１電荷蓄積部および前記第２電荷蓄積部と連続した膜を有する請求項１記載の半導体装置。
  8. 前記下地層は導電性を有し、
    前記第１半導体ボディは、前記下地層に接している請求項１記載の半導体装置。
  9. 交互に積層された第１層および第２層を含む複数の第１層および複数の第２層を有する第１積層部を、下地層上に形成する工程と、
    前記第１積層部上に、中間層を形成する工程と、
    前記中間層および前記第１積層部に、第１ホールを形成する工程と、
    前記第１ホールにおける前記中間層で囲まれたジョイント領域の直径を広げる工程と、
    前記直径を広げられたジョイント領域を含む前記第１ホール内に、犠牲層を形成する工程と、
    前記中間層上および前記犠牲層上に、交互に積層された第３層および第４層を含む複数の第３層および複数の第４層を有する第２積層部を形成する工程と、
    前記第２積層部に前記犠牲層に達する第２ホールを形成する工程であって、中心軸が前記第１ホールの中心軸に対して前記下地層の表面に沿った第１方向にずれた第２ホールを形成する工程と、
    前記犠牲層の少なくとも一部を除去し、前記ジョイント領域における前記第１方向側の側面と、前記第１ホールにおける前記第１方向側の側面との間の段差部を露出させる工程と、
    前記段差部をエッチングする工程と、
    前記段差部をエッチングした後、前記第１ホール内、前記ジョイント領域内、および前記第２ホール内に、柱状部を形成する工程と、
    を備えた半導体装置の製造方法。
  10. 前記柱状部を形成する工程は、
    前記第１ホールのボトム、前記第１ホールの側面、前記ジョイント領域の側面、および前記第２ホールの側面に、絶縁膜を形成する工程と、
    前記第１ホールの前記ボトムの前記絶縁膜を除去し、前記第１ホールの前記ボトムに前記下地層を露出させる工程と、
    前記絶縁膜の側面、および前記第１ホールの前記ボトムに露出する前記下地層上に、半導体ボディを形成する工程と、
    を有する請求項９記載の半導体装置の製造方法。
  11. 前記段差部のエッチングおよび前記第１ホールの前記ボトムの前記絶縁膜のエッチングを、同じガスを用いたＲＩＥ（reactive ion etching）法で行う請求項１０記載の半導体装置の製造方法。
  12. 前記第１ホール内に前記犠牲層を残した状態で前記段差部を露出させ、前記段差部をエッチングする請求項９記載の半導体装置の製造方法。
  13. 前記第１ホール内に前記犠牲層を残した状態で前記ジョイント領域の直径を広げる請求項９記載の半導体装置の製造方法。
  14. 前記第１層と前記第３層は同じ材料の層であり、前記第２層と前記第４層は同じ材料の層である請求項９記載の半導体装置の製造方法。
  15. 前記中間層、前記第２層、および前記第４層は同じ材料の層である請求項９記載の半導体装置の製造方法。
  16. 前記第１層および前記第３層は、シリコン窒化層であり、
    前記中間層、前記第２層、および前記第４層は、シリコン酸化層である請求項９記載の半導体装置の製造方法。
  17. 前記柱状部を形成した後、前記第１層および前記第３層を電極層に置換する工程をさらに備えた請求項１６記載の半導体装置の製造方法。
  18. 前記犠牲層は、シリコン層である請求項１６記載の半導体装置の製造方法。
  19. 前記中間層は、前記第１層、前記第２層、前記第３層、および前記第４層よりも厚い請求項９記載の半導体装置の製造方法。
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