JP5144698B2 - 半導体記憶装置及びその製造方法 - Google Patents

Description

本発明は、半導体記憶装置及びその製造方法に関する。

従来の不揮発性半導体記憶装置（メモリ）においては、シリコン基板上の２次元平面内に素子が集積してきた。メモリの記憶容量を増加させるには１つの素子の寸法を小さくする（微細化する）が、近年その微細化もコスト的、技術的に困難なものになってきた。
これに対し、一括加工型３次元積層メモリが提案されている。この一括加工型３次元積層メモリにおいては、交互に積層された絶縁膜と電極膜とを有する積層体と、積層体を貫通するシリコンピラーと、シリコンピラーと電極膜との間の電荷蓄積層（記憶層）と、が設けられ、これにより、シリコンピラーと各電極膜との交差部にメモリセルが設けられる。
更に、メモリデバイスにおけるコントロールゲートとして機能する導電層と、絶縁層とを交互に複数積層した積層体にメモリホールを形成し、そのメモリホールの内壁に電荷蓄積膜を形成した後、メモリホール内にシリコンを設けることでメモリセルを３次元配列する技術が、例えば特許文献１に提案されている。

特開２００９−１４６９５４号公報

本発明は、正確なデータの読み出しが可能な半導体記憶装置及びその製造方法を提供する。

本発明の一態様によれば、基板と、前記基板の表面に形成された周辺回路とを有する基体と、前記基体上にそれぞれ交互に積層された複数の導電層と複数の絶縁層とを有する積層体と、前記積層体の積層方向に形成されたメモリホールの内壁に設けられた電荷蓄積膜を含むメモリ膜と、前記メモリホール内における前記メモリ膜の内側に設けられたチャネルボディと、前記積層体を貫通して設けられたコンタクトプラグと、前記周辺回路と前記積層体との間に設けられ、前記コンタクトプラグの下端部に接続されたグローバルビット線と、前記積層体の上に設けられ、その延在方向に分断された複数のローカルビット線であって、前記チャネルボディに接続されると共に、前記コンタクトプラグを介して前記グローバルビット線に対して共通に接続された複数のローカルビット線と、を備え、前記コンタクトプラグを前記延在方向に挟んで隣接する２つの前記ローカルビット線が、前記コンタクトプラグに対して共通に接続されていることを特徴とする半導体記憶装置が提供される。
また、本発明の他の一態様によれば、基板と、前記基板の表面に形成された周辺回路とを有する基体と、前記基体上にそれぞれ交互に積層された複数の導電層と複数の絶縁層とを有する積層体と、前記積層体の積層方向に形成されたメモリホールの内壁に設けられた電荷蓄積膜を含むメモリ膜と、前記メモリホール内における前記メモリ膜の内側に設けられたチャネルボディと、前記積層体を貫通して設けられたコンタクトプラグと、前記周辺回路と前記積層体との間に設けられ、前記コンタクトプラグの下端部に接続されたグローバルビット線と、前記積層体の上に設けられ、その延在方向に分断された複数のローカルビット線であって、前記チャネルボディに接続されると共に、前記コンタクトプラグを介して前記グローバルビット線に対して共通に接続された複数のローカルビット線と、前記ローカルビット線、前記グローバルビット線及び前記導電層に対して電気的に独立して操作可能なソース線と、を備え、前記チャネルボディは、前記ローカルビット線と前記ソース線との間に接続されたメモリストリングチャネルボディと、前記ローカルビット線と前記コンタクトプラグとの間に接続されたコンタクトチャネルボディと、を有することを特徴とする半導体記憶装置が提供される。
また、本発明のさらに他の一態様によれば、基板の表面に周辺回路を形成する工程と、前記周辺回路の上に、グローバルビット線を形成する工程と、前記グローバルビット線の上に、複数の導電層と複数の絶縁層とをそれぞれ交互に積層して積層体を形成する工程と、前記積層体にメモリホールを形成する工程と、前記メモリホールの内壁に電荷蓄積膜を含むメモリ膜を形成する工程と、前記メモリホール内における前記メモリ膜の内側にチャネルボディを形成する工程と、前記積層体を貫通して前記グローバルビット線と接続されたコンタクトプラグを形成する工程と、前記積層体の上に、前記チャネルボディ及び前記コンタクトプラグに接続され、その延在方向に分断された複数のローカルビット線を形成する工程と、を備えたことを特徴とする半導体記憶装置の製造方法が提供される。

本発明によれば、正確なデータの読み出しが可能な半導体記憶装置及びその製造方法が提供される。

本発明の第１実施形態に係る半導体記憶装置の模式断面図。 同半導体記憶装置におけるメモリセルアレイの模式斜視図。 図２における要部の拡大断面図。 同半導体記憶装置におけるローカルビット線とグローバルビット線との配置関係を示す模式平面図。 本発明の第２実施形態に係る半導体記憶装置の模式断面図。 本発明の第３実施形態に係る半導体記憶装置の模式断面図。 図６における要部の模式横断面図。 本発明の第４実施形態に係る半導体記憶装置の模式断面図。 本発明の第５実施形態に係る半導体記憶装置の模式断面図。

以下、図面を参照し、本発明の実施形態について説明する。なお、以下の実施形態では半導体としてシリコンを例示するが、シリコン以外の半導体を用いてもよい。

［第１実施形態］
図１は、本発明の第１実施形態に係る半導体記憶装置の模式断面図である。
図２、同半導体記憶装置におけるメモリセルアレイの模式斜視図である。なお、図２においては、図を見易くするために、メモリホールＭＨ内に形成された絶縁膜以外の絶縁部分については図示を省略している。

また、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、基体１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向とする。図１は、Ｙ方向の断面に対応する。

図２に示す基体１０は、図１に示す基板１１と、基板１１の表面に形成されたトランジスタＴｒを含む。トランジスタＴｒは、基板１１の表面に形成されたソース領域、ドレイン領域、ゲート絶縁膜４３およびゲート絶縁膜４３上に設けられたゲート電極４４を含む。

トランジスタＴｒは、ロウデコーダやセンスアンプなどの周辺回路の一要素である。周辺回路は、メモリセルアレイの下の領域も含む基板１１の表面に、トランジスタＴｒを含む半導体集積回路として形成されている。トランジスタＴｒは、例えばＳＴＩ（Shallow Trench Isolation）構造の素子分離領域４１によって、他のトランジスタＴｒに対して絶縁分離されている。

基板１１上には、絶縁層４５が設けられている。絶縁層４５上には、グローバルビット線ＧＢＬ及び下層配線５７が形成されている。グローバルビット線ＧＢＬは、メモリセルアレイが設けられたメモリセルアレイ領域に形成されている。下層配線５７は、メモリセルアレイ領域よりも外側にレイアウトされた周辺領域に形成されている。グローバルビット線ＧＢＬと下層配線５７は、同じレイヤーに位置し、同じ導電材料で同時に形成される。グローバルビット線ＧＢＬと下層配線５７は、分断され電気的に絶縁されている。

トランジスタＴｒのソース領域、ドレイン領域、ゲート電極４４は、コンタクトプラグ４２及び図示しない配線を介して、下層配線５７またはグローバルビット線ＧＢＬに接続されている。グローバルビット線ＧＢＬは、周辺回路のうち、メモリセルに記憶されたデータを読み出すためのセンスアンプと電気的に接続されている。

絶縁層４５上には、絶縁層４６を介して、バックゲートＢＧが設けられている。バックゲートＢＧは、例えば不純物が添加され導電性を有するシリコン層である。バックゲートＢＧ上には、複数の絶縁層２５と複数の導電層ＷＬとがそれぞれ交互に積層されている。導電層ＷＬは、例えば不純物が添加され導電性を有するシリコン層である。絶縁層２５は、例えばシリコン酸化物を含むＴＥＯＳ（tetraethoxysilane）層である。

バックゲートＢＧ、導電層ＷＬ及び絶縁層２５を含む積層体は、基板１１の全面にわたって形成されている。あるいは、メモリセルアレイ領域の周辺に周辺回路がレイアウトされた領域では、上記積層体は必ずしも設けなくてもよい。

メモリセルアレイ領域における導電層ＷＬ及び絶縁層２５を含む積層体は、複数のブロックに分断され、各ブロック間には絶縁物５１が設けられている。

以下、図２も参照して、メモリセルアレイについて説明する。

あるブロックにおける最上層の導電層ＷＬ上には、絶縁膜（例えばシリコン窒化膜）４８を介して、ドレイン側選択ゲートＤＳＧが設けられている。ドレイン側選択ゲートＤＳＧは、例えば不純物が添加され導電性を有するシリコン層である。そのブロックに隣接する別のブロックにおける最上層の導電層ＷＬ上には、絶縁膜４８を介して、ソース側選択ゲートＳＳＧが設けられている。ソース側選択ゲートＳＳＧは、例えば不純物が添加され導電性を有するシリコン層である。ドレイン側選択ゲートＤＳＧとソース側選択ゲートＳＳＧとの間には、絶縁層４９が介在している。

ソース側選択ゲートＳＳＧ上には、絶縁層４７を介して、ソース線ＳＬが設けられている。ソース線ＳＬは、例えば不純物が添加され導電性を有するシリコン層、または金属層である。ソース線ＳＬ及び絶縁層４７上には、複数本のローカルビット線ＬＢＬが設けられている。各ローカルビット線ＬＢＬは、Ｙ方向に延在している。

バックゲートＢＧ、各層の導電層ＷＬ、ドレイン側選択ゲートＤＳＧ、ソース側選択ゲートＳＳＧ、ソース線ＳＬおよびローカルビット線ＬＢＬは、互いに電気的に独立して操作可能である。

前述した積層体には、Ｕ字状のメモリホールＭＨが複数形成されている。ドレイン側選択ゲートＤＳＧを含むブロックには、ドレイン側選択ゲートＤＳＧ及びその下の導電層ＷＬを貫通しＺ方向に延在するホールが形成され、ソース側選択ゲートＳＳＧを含むブロックには、ソース側選択ゲートＳＳＧ及びその下の導電層ＷＬを貫通しＺ方向に延在するホールが形成されている。それら両ホールは、バックゲートＢＧ内に形成されＹ方向に延在するホールを介してつながっている。

メモリホールＭＨの内部には、Ｕ字状のチャネルボディ（例えばシリコン膜）２０が設けられている。ドレイン側選択ゲートＤＳＧとチャネルボディ２０との間のメモリホールＭＨの側壁には、図２に示すゲート絶縁膜３５が形成されている。ソース側選択ゲートＳＳＧとチャネルボディ２０との間のメモリホールＭＨの側壁には、図２に示すゲート絶縁膜３６が形成されている。

各導電層ＷＬとチャネルボディ２０との間のメモリホールＭＨの側壁には、メモリ膜３０が形成されている。バックゲートＢＧとチャネルボディ２０との間のメモリホールＭＨの内壁にも、メモリ膜３０が形成されている。メモリ膜３０は、例えば一対のシリコン酸化膜でシリコン窒化膜を挟んだＯＮＯ（Oxide-Nitride-Oxide）構造を有する。

図３は、チャネルボディ２０が、複数の導電層ＷＬ及び層間の絶縁層２５を貫通する部分の拡大断面を示す。

各導電層ＷＬとチャネルボディ２０との間には、導電層ＷＬ側から順に第１の絶縁膜３１、電荷蓄積膜３２及び第２の絶縁膜３３が設けられている。第１の絶縁膜３１は導電層ＷＬに接し、第２の絶縁膜３３はチャネルボディ２０に接し、第１の絶縁膜３１と第２の絶縁膜３３との間に電荷蓄積膜３２が設けられている。

チャネルボディ２０はチャネルとして機能し、導電層ＷＬはコントロールゲートとして機能し、電荷蓄積膜３２はチャネルボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ２０と各導電層ＷＬとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。

本実施形態に係る半導体記憶装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。例えば、メモリセルはチャージトラップ構造のメモリセルである。電荷蓄積膜３２は、電荷（電子）を閉じこめるトラップを多数有し、例えばシリコン窒化膜である。第２の絶縁膜３３は、例えばシリコン酸化膜であり、電荷蓄積膜３２にチャネルボディ２０から電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷がチャネルボディ２０へ拡散する際に電位障壁となる。第１の絶縁膜３１は、例えばシリコン酸化膜であり、電荷蓄積膜３２に蓄積された電荷が、導電層ＷＬへ拡散するのを防止する。
なお、メモリ膜３０の構成は前述した構成に限らない。例えば、第１の絶縁膜３１が、一対のシリコン酸化膜でシリコン窒化膜を挟んだ積層膜構造であってもよい。

図２に示すように、ドレイン側選択ゲートＤＳＧと、ドレイン側選択ゲートＤＳＧを貫通するチャネルボディ２０と、このチャネルボディ２０とドレイン側選択ゲートＤＳＧとの間に設けられたゲート絶縁膜３５は、ドレイン側選択トランジスタＤＳＴを構成する。チャネルボディ２０におけるドレイン側選択ゲートＤＳＧより上方に突出する上端部は、図１に示すプラグ６１を介して、ローカルビット線ＬＢＬに接続されている。

ソース側選択ゲートＳＳＧと、ソース側選択ゲートＳＳＧを貫通するチャネルボディ２０と、このチャネルボディ２０とソース側選択ゲートＳＳＧとの間に設けられたゲート絶縁膜３６は、ソース側選択トランジスタＳＳＴを構成する。チャネルボディ２０におけるソース側選択ゲートＳＳＧより上方に突出する上端部は、ソース線ＳＬに接続されている。

バックゲートＢＧ、このバックゲートＢＧ内に設けられたチャネルボディ２０及びバックゲートＢＧとチャネルボディ２０との間のメモリ膜３０は、バックゲートトランジスタＢＧＴを構成する。

ドレイン側選択トランジスタＤＳＴとバックゲートトランジスタＢＧＴとの間には、各導電層ＷＬをコントロールゲートとするメモリセルＭＣが、導電層ＷＬの層数に対応して複数設けられている。

同様に、バックゲートトランジスタＢＧＴとソース側選択トランジスタＳＳＴの間にも、各導電層ＷＬをコントロールゲートとするメモリセルＭＣが、導電層ＷＬの層数に対応して複数設けられている。

それらメモリセルＭＣ、ドレイン側選択トランジスタＤＳＴ、バックゲートトランジスタＢＧＴおよびソース側選択トランジスタＳＳＴは直列接続され、Ｕ字状の１つのメモリストリングＭＳを構成する。すなわち、チャネルボディ２０は、積層体の積層方向に延びる一対の柱状部２０ａと、バックゲートＢＧに埋め込まれ、一対の柱状部２０ａをつなぐ連結部２０ｂとを有するＵ字状に形成されている。Ｕ字状のメモリストリングＭＳがＸ方向及びＹ方向に複数配列されていることにより、複数のメモリセルＭＣがＸ方向、Ｙ方向及びＺ方向に３次元的に設けられている。

図４は、ローカルビット線ＬＢＬの上方から見た、ローカルビット線ＬＢＬとグローバルビット線ＧＢＬとの配置関係を示す。図４におけるＸ方向及びＹ方向は、それぞれ、図２におけるＸ方向及びＹ方向に対応する。

ローカルビット線ＬＢＬは、Ｘ方向に複数並んでレイアウトされている。さらに、ローカルビット線ＬＢＬは、Ｙ方向に複数に分断されている。Ｙ方向に分断されたローカルビット線ＬＢＬとローカルビット線ＬＢＬとの間には、配線５６が形成されている。

配線５６は、図１に示すように、ローカルビット線ＬＢＬと同じレイヤーに位置し、同じ導電材料で同時に形成される。ローカルビット線ＬＢＬと配線５６との間には、絶縁層４７が介在している。

配線５６の下には、ドレイン側選択ゲートＤＳＧ及びソース側選択ゲートＳＳＧ（以下、これらをまとめて単に選択ゲートＳＧとも言う）、複数の導電層ＷＬ、複数の絶縁層２５およびバックゲートＢＧを含む積層体を貫通するコンタクトプラグ５４が設けられている。

コンタクトプラグ５４の上端部は、プラグ５５を介して配線５６と接続されている。コンタクトプラグ５４の下端部は、グローバルビット線ＧＢＬと接続されている。コンタクトプラグ５４と、上記積層体との間には、例えばシリコン酸化物などの絶縁物５２が設けられ、選択ゲートＳＧ、導電層ＷＬおよびバックゲートＢＧに対して、コンタクトプラグ５４は電気的に絶縁されている。

Ｕ字状のチャネルボディ２０を有するストリングは、ローカルビット線ＬＢＬとソース線ＳＬとの間に接続されたメモリストリングＭＳと、ローカルビット線ＬＢＬと配線５６との間に接続されたコンタクトストリング５０とを有する。

メモリストリングＭＳとコンタクトストリング５０とは、上端部の接続先が異なるだけで、同じ構造を有する。すなわち、メモリストリングＭＳもコンタクトストリング５０も、Ｕ字状のホールの内部に、メモリ膜３０を介してチャネルボディ２０が設けられた構造を有し、それら両者は同工程で同時に形成される。

Ｙ方向に分断された複数のローカルビット線ＬＢＬのそれぞれに対して、複数のメモリストリングＭＳが接続されている。メモリストリングＭＳのチャネルボディ２０（メモリストリングチャネルボディ）は、プラグ６１を介してローカルビット線ＬＢＬと接続されている。

コンタクトストリング５０は、Ｙ方向に分断された複数のローカルビット線ＬＢＬのそれぞれに対応して設けられ、１本のローカルビット線ＬＢＬに対して少なくとも１つのコンタクトストリング５０が対応して設けられている。

コンタクトストリング５０のチャネルボディ２０（コンタクトストリングチャネルボディ）は、プラグ６２を介して、対応するローカルビット線ＬＢＬと接続されている。また、コンタクトストリングチャネルボディは、プラグ６３を介して。対応する配線５６と接続されている。配線５６は、プラグ５５を介して、対応するコンタクトプラグ５４と接続されている。グローバルビット線ＧＢＬは、Ｙ方向に分断された複数のローカルビット線ＬＢＬに対して共通に設けられている。

したがって、Ｙ方向に分断された複数のローカルビット線ＬＢＬのそれぞれは、コンタクトストリング５０、配線５６およびコンタクトプラグ５４を介して、１つの共通なグローバルビット線ＧＢＬに対して電気的に接続されている。

図４に示すように、グローバルビット線ＧＢＬは、ローカルビット線ＬＢＬと同じ線幅で、ローカルビット線ＬＢＬと同じＹ方向に延在して、ローカルビット線ＬＢＬの真下にレイアウトされている。このようなレイアウトは、ローカルビット線ＬＢＬとグローバルビット線ＧＢＬとの間のコンタクト経路長を短くして、それら両線間の抵抗を低減する。また、ローカルビット線ＬＢＬとグローバルビット線ＧＢＬとを上下方向に重ねてレイアウトすることで、配線レイアウトエリアの面積増大を抑制できる。

図１に示すように、メモリセルアレイ領域よりも外側の周辺領域に、上層配線６０が形成されている。上層配線６０は、ローカルビット線ＬＢＬ及び配線５６と同じレイヤーに位置し、それらと同じ導電材料で同時に形成される。上層配線６０は、ローカルビット線ＬＢＬ及び配線５６に対して絶縁分離されている。

上層配線６０の下には、前述した積層体を貫通するコンタクトプラグ５８が設けられている。コンタクトプラグ５８の上端部は、プラグ５９を介して上層配線６０と接続されている。コンタクトプラグ５８の下端部は、下層配線５７と接続されている。コンタクトプラグ５８と、上記積層体との間には、例えばシリコン酸化物などの絶縁物５３が設けられ、選択ゲートＳＧ、導電層ＷＬおよびバックゲートＢＧに対して、コンタクトプラグ５８は電気的に絶縁されている。

選択ゲートＳＧ、複数の導電層ＷＬ、複数の絶縁層２５およびバックゲートＢＧを含む積層体は、メモリセルアレイ領域だけでなく、その周辺領域にも、他の配線などの導電部分と電気的に接続されていないダミー層として設けられている。このため、基板１１上に大きな段差が形成されない。これにより、プロセスが容易になると共に、構造上の欠陥も抑制することができる。

前述した構造のメモリセルは、基板表面にチャネルを形成する構造ではない。したがって、基板１１の表面に周辺回路を形成し、その上にメモリセルアレイを設けることができる。すなわち、メモリセルアレイと周辺回路とを立体的にもしくは別平面に分離してレイアウトする必要がなく、チップサイズの小型化を図れる。

本実施形態では、積層体の上でＹ方向に延在してメモリストリングＭＳに接続されたローカルビット線ＬＢＬを、その延在方向であるＹ方向に複数に分断している。それぞれのローカルビット線ＬＢＬは、コンタクトストリング５０及びコンタクトプラグ５４を介して、Ｙ方向に並んで設けられた複数のローカルビット線ＬＢＬ間で共通なグローバルビット線ＧＢＬに接続されている。

この構造は、Ｙ方向に延在する１本あたりのローカルビット線ＬＢＬにつながっているメモリストリングＭＳの数を減らすことができ、Ｙ方向に隣接するすべてのメモリストリングＭＳが１本の共通なビット線につながっている構造に比べて、データ読み出し時のオフリーク電流の影響を低減することができる。

また、データ読み出し時、非選択ローカルビット線ＬＢＬに接続されたコンタクトストリング５０のチャネルボディ２０は、選択ゲートＳＧ及び導電層ＷＬの電位制御によって、オフ状態にされる。すなわち、非選択ローカルビット線ＬＢＬは、オフ状態のコンタクトストリング５０によって、グローバルビット線ＧＢＬに対して遮断される。選択ローカルビット線ＬＢＬと接続されたコンタクトストリング５０は、選択ゲートＳＧ及び導電層ＷＬの電位制御によってオン状態にされる。

したがって、データ読み出し時、選択ローカルビット線ＬＢＬのみをグローバルビット線ＧＢＬを介してセンスアンプと電気的に接続させることができ、読み出し電流に対するオフリーク電流の比を低減して、正確なデータ読み出しを行うことができる。

また、グローバルビット線ＧＢＬを、周辺回路と、前述した積層体との間のレイヤーに設けることで、周辺回路用の別の下層配線５７と同工程で同時に形成することができる。ローカルビット線ＬＢＬは、積層体の上で、他の上層配線６０と同工程で同時に形成することができる。したがって、ビット線を積層体を挟んで２層に分けて形成しているが、工程数の増大は生じない。また、本形成にともない大幅にコストが生じることもない。

次に、本実施形態に係る半導体記憶装置の製造方法について説明する。

まず、基板（例えばシリコン基板）１１の表面に、周辺回路を構成するトランジスタＴｒを形成する。具体的には、素子分離領域４１、ソース領域、ドレイン領域、ゲート絶縁膜４３、ゲート電極４４などが、リソグラフィー法、ＲＩＥ（Reactive Ion Etching）法、イオン注入法などを用いて形成される。

次に、基板１１上に絶縁層４５を堆積し、トランジスタＴｒと接続されたプラグ４２や配線を形成する。さらに、絶縁層４５上に、グローバルビット線ＧＢＬ及び下層配線５７を同時に形成する。

次に、グローバルビット線ＧＢＬ及び下層配線５７上に絶縁層４６を形成し、その絶縁層４６上にバックゲートＢＧを形成する。次に、バックゲートＢＧに凹部を形成した後、その凹部内に犠牲膜（例えばシリコン窒化膜）を埋め込む。

次に、バックゲートＢＧ上に、絶縁層２５と導電層ＷＬを交互に複数積層する。この積層体の形成後、積層体を貫通してバックゲートＢＧに埋め込まれた犠牲膜に達するホールを形成する。そして、そのホール内にも犠牲膜として例えばシリコン窒化膜を埋め込む。

次に、例えば熱燐酸溶液を用いて、積層体のホール内の犠牲膜及びバックゲートＢＧに埋め込まれた犠牲膜を除去する。これにより、積層体及びバックゲートＢＧに、Ｕ字状のメモリホールＭＨが形成される。

次に、メモリホールＭＨの内壁にメモリ膜３０を形成する。さらに、メモリホールＭＨ内におけるメモリ膜３０の内側にチャネルボディ２０となるシリコン膜を形成する。このとき、メモリホールＭＨ内がシリコン膜によって完全に埋め込まれず、メモリホールＭＨ内に空洞が残るようにシリコン膜を形成することが望ましい。これにより、チャネルボディ２０の膜厚は、メモリホールＭＨの孔径のばらつきに依らず、シリコン膜の堆積膜厚で規定される。その後、シリコン膜の表面を酸化した後、メモリホールＭＨ内の残りの空洞部分に、例えばＣＶＤ（chemical vapor deposition）法でシリコン酸化膜を埋め込む。

次に、積層体にスリットを形成して積層体を複数のブロックに分断する。その後、スリットの側壁に金属（例えばコバルト）膜を例えばＣＶＤ法で形成し、熱処理を行う。これにより、導電層ＷＬにおけるスリットに臨む部分に金属シリサイドが形成される。その後、金属膜の未反応部分を、例えば硫酸と過酸化水素水混合液を用いて除去し、スリット内に絶縁物（例えばシリコン窒化膜）５１を埋め込む。なお、上記金属シリサイドは形成しないこともある。

その後、積層体上に、選択ゲートＳＧとなる導電層（例えばシリコン層）を堆積し、その導電層をパターニングしてライン状に加工する。導電層が選択的に除去された部分には、絶縁層４９が埋め込まれる。

その後、コンタクトプラグ５４、５８の形成箇所に、積層体を貫通するダミーホールを形成し、そのダミーホール内に絶縁物（例えばシリコン酸化膜）５２、５３を埋め込む。

次に、絶縁物５２、５３をそれぞれ貫通するコンタクトホールを形成した後、コンタクトホール内にコンタクトプラグ５４、５８を設ける。コンタクトプラグ５４の下端部はグローバルビット線ＧＢＬに接続され、コンタクトプラグ５８は下層配線５７に接続される。コンタクトプラグ５４、５８は同時に形成される。コンタクトプラグ５４、５８は、コンタクトホールの内壁側から順に形成された、例えばチタン膜と窒化チタン膜とタングステン膜とを有する。

次に、積層体上に、ソース線ＳＬ、プラグ５９、６１、６２、６３、５５、ローカルビット線ＬＢＬ、配線５６、上層配線６０などを形成する。ローカルビット線ＬＢＬ、配線５６および上層配線６０は、同じ材料で同時に形成される。

次に、本発明の他の実施形態について説明する。なお、以下の説明で参照する図面において、上記第１実施形態と同じ要素には同じ符号を付している。

［第２実施形態］
図５は、本発明の第２実施形態に係る半導体記憶装置の模式断面図である。

本実施形態では、ローカルビット線ＬＢＬと配線５６とは、コンタクトストリング７０によって接続されている。コンタクトストリング７０は、前述したＵ字状のチャネルボディ（コンタクトチャネルボディ）２０を複数（図示では例えば３つ）有する。

コンタクトストリング７０のチャネルボディ２０における複数本（図示では例えば６本）の柱状部２０ａの下端部は、バックゲートＢＧに埋め込まれた連結部２０ｂによって相互につながっている。すなわち、各々のストリングの連結部２０ｂはバックゲートＢＧ内で相互につながって一体に形成され、複数本の柱状部２０ａに対して共通に設けられている。６本の柱状部２０ａのうちメモリセルアレイ側の３本の柱状部２０ａの上端部はプラグ６４を介してローカルビット線ＬＢＬに接続され、コンタクトプラグ５４側の３本の柱状部２０ａの上端部はプラグ６５を介して配線５６に接続されている。したがって、複数本の柱状部２０ａが、ローカルビット線ＬＢＬと配線５６との間に並列接続されている。

このため、ローカルビット線ＬＢＬとグローバルビット線ＧＢＬとの間の低抵抗化を図れ、選択ローカルビット線ＬＢＬに対するデータ読み出し時のセンス電流の検出感度を高めることができる。

［第３実施形態］
図６は、本発明の第３実施形態に係る半導体記憶装置の模式断面図である。

本実施形態では、ローカルビット線ＬＢＬと配線５６とは、コンタクトストリング７１によって接続されている。コンタクトストリング７１は、一対の柱状部２０ａと、ボディ７２とを有する。

一対の柱状部２０ａは、選択ゲートＳＧを貫通し、それぞれの上端部がプラグ６２、６３を介してローカルビット線ＬＢＬと配線５６に接続されている。

ボディ７２は、複数の導電層ＷＬと複数の絶縁層２５を貫通する部分に設けられ、前述したＵ字状のチャネルボディ２０の底部及び一対の柱状部２０ａで囲まれる部分を導電性の材料（例えばシリコン）で埋め込んだ構造を有する。したがって、ボディ７２の幅は、１つのストリングにおける一対の柱状部２０ａを合わせた幅よりも大きい。

図７は、ボディ７２の横断面図を示す。導電層ＷＬを含む積層体と、ボディ７２との間には、絶縁膜であるメモリ膜３０が介在され、導電層ＷＬとボディ７２とは絶縁されている。メモリ膜３０は、メモリストリングＭＳのメモリ膜３０と同時に形成することができる。ボディ７２も、メモリストリングＭＳのチャネルボディ２０と同材料で同時に形成することが可能である。

データ読み出し時には、選択ゲートＳＧに所望の電位を与えて、選択ゲートＳＧを貫通する一対の柱状部２０ａをオンにする。さらに、導電層ＷＬに所望の電位を与えて、ボディ７２にもチャネルも形成する。ボディ７２は、メモリストリングＭＳの柱状部２０ａよりも断面積が大きいため、チャネル断面積を広くすることができ、コンタクトストリング７１の低抵抗化を図れる。

あるいは、ボディ７２をオンにしなくても、選択ゲートＳＧを貫通する一対の柱状部２０ａをオンにすれば、ボディ７２における選択ゲートＳＧ直下にチャネルｃｈを形成することができる。電流は、一対の柱状部２０ａのうちの一方の柱状部２０ａから選択ゲートＳＧ直下のチャネルｃｈを介して他方の柱状部２０ａに流れ、積層体を貫通する部分を経由する場合よりも電流経路を短くして、コンタクトストリングにおける抵抗を低減できる。これにより、センス電流の検出感度を高めることができる。

また、本実施形態では、コンタクトストリングの本数の増大、すなわちコンタクトストリングが占める面積の増大を抑えつつ、コンタクトストリングの低抵抗化を図れる。

［第４実施形態］
図８は、本発明の第４実施形態に係る半導体記憶装置の模式断面図である。

本実施形態では、前述したＹ方向（ローカルビット線ＬＢＬの延在方向）に分断された複数本のローカルビット線ＬＢＬ間で、コンタクトプラグ５４を共有している。すなわち、コンタクトプラグ５４をＹ方向に挟んで隣接する２つのローカルビット線ＬＢＬが、それぞれコンタクトストリング５０を介して、１つの配線５６及びコンタクトプラグ５４に対して共通に接続されている。

Ｙ方向で隣接するローカルビット線ＬＢＬ間で、コンタクトプラグ５４を共有することにより、デバイスの平面サイズの縮小を図れる。

［第５実施形態］
前述したＹ方向で隣接するローカルビット線ＬＢＬ間でコンタクトプラグ５４を共有する形態において、コンタクトストリングは、図９に示すように、上記第３実施形態のコンタクトストリング７１を用いてもよい。

以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。

１０…基体、１１…基板、２０…チャネルボディ、２５…絶縁層、３０…メモリ膜、５０，７０，７１…コンタクトストリング、５４…コンタクトプラグ、５６…配線、７２…ボディ、ＭＳ…メモリストリング、ＬＢＬ…ローカルビット線、ＧＢＬ…グローバルビット線、ＷＬ…導電層、ＢＧ…バックゲート、ＳＬ…ソース線

Claims (5)

1. 基板と、前記基板の表面に形成された周辺回路とを有する基体と、
   前記基体上にそれぞれ交互に積層された複数の導電層と複数の絶縁層とを有する積層体と、
   前記積層体の積層方向に形成されたメモリホールの内壁に設けられた電荷蓄積膜を含むメモリ膜と、
   前記メモリホール内における前記メモリ膜の内側に設けられたチャネルボディと、
   前記積層体を貫通して設けられたコンタクトプラグと、
   前記周辺回路と前記積層体との間に設けられ、前記コンタクトプラグの下端部に接続されたグローバルビット線と、
   前記積層体の上に設けられ、その延在方向に分断された複数のローカルビット線であって、前記チャネルボディに接続されると共に、前記コンタクトプラグを介して前記グローバルビット線に対して共通に接続された複数のローカルビット線と、
   を備え、
   前記コンタクトプラグを前記延在方向に挟んで隣接する２つの前記ローカルビット線が、前記コンタクトプラグに対して共通に接続されていることを特徴とする半導体記憶装置。
2. 基板と、前記基板の表面に形成された周辺回路とを有する基体と、
   前記基体上にそれぞれ交互に積層された複数の導電層と複数の絶縁層とを有する積層体と、
   前記積層体の積層方向に形成されたメモリホールの内壁に設けられた電荷蓄積膜を含むメモリ膜と、
   前記メモリホール内における前記メモリ膜の内側に設けられたチャネルボディと、
   前記積層体を貫通して設けられたコンタクトプラグと、
   前記周辺回路と前記積層体との間に設けられ、前記コンタクトプラグの下端部に接続されたグローバルビット線と、
   前記積層体の上に設けられ、その延在方向に分断された複数のローカルビット線であって、前記チャネルボディに接続されると共に、前記コンタクトプラグを介して前記グローバルビット線に対して共通に接続された複数のローカルビット線と、
   前記ローカルビット線、前記グローバルビット線及び前記導電層に対して電気的に独立して操作可能なソース線と、
   を備え、
   前記チャネルボディは、
   前記ローカルビット線と前記ソース線との間に接続されたメモリストリングチャネルボディと、
   前記ローカルビット線と前記コンタクトプラグとの間に接続されたコンタクトチャネルボディと、
   を有することを特徴とする半導体記憶装置。
3. 前記ローカルビット線、前記グローバルビット線及び前記導電層に対して電気的に独立して操作可能なソース線をさらに備え、
   前記チャネルボディは、
   前記ローカルビット線と前記ソース線との間に接続されたメモリストリングチャネルボディと、
   前記ローカルビット線と前記コンタクトプラグとの間に接続されたコンタクトチャネルボディと、
   を有することを特徴とする請求項１記載の半導体記憶装置。
4. 複数の前記コンタクトチャネルボディが、前記ローカルビット線と前記コンタクトプラグとの間に並列接続されたことを特徴とする請求項２または３記載の半導体記憶装置。
5. 基板の表面に周辺回路を形成する工程と、
   前記周辺回路の上に、グローバルビット線を形成する工程と、
   前記グローバルビット線の上に、複数の導電層と複数の絶縁層とをそれぞれ交互に積層して積層体を形成する工程と、
   前記積層体にメモリホールを形成する工程と、
   前記メモリホールの内壁に電荷蓄積膜を含むメモリ膜を形成する工程と、
   前記メモリホール内における前記メモリ膜の内側にチャネルボディを形成する工程と、
   前記積層体を貫通して前記グローバルビット線と接続されたコンタクトプラグを形成する工程と、
   前記積層体の上に、前記チャネルボディ及び前記コンタクトプラグに接続され、その延在方向に分断された複数のローカルビット線を形成する工程と、
   を備えたことを特徴とする半導体記憶装置の製造方法。

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