JP2010199441A - 半導体電子デバイスおよび半導体電子デバイスの製造方法 - Google Patents

Abstract

【課題】反りが小さくオン抵抗が低い半導体電子デバイスおよびその製造方法を提供すること。
【解決手段】基板よりも格子定数が小さく熱膨張係数が大きい窒化物系化合物半導体からなる第一半導体層と、窒化物系化合物半導体からなる第二半導体層とが交互に積層した２層以上の複合層を有するバッファ層と、バッファ層上に形成された窒化物系化合物半導体からなる半導体動作層と、バッファ層内のいずれかの位置に形成され、凹凸形状の境界面を有する下層領域と上層領域とを有し、下層領域から上層領域へ延伸する貫通転位が境界面において屈曲している転位低減層と、を備え、第二半導体層は、基板よりも格子定数が小さく熱膨張係数が大きい第三半導体層と、第三半導体層よりも格子定数が小さく基板よりも熱膨張係数が大きい第四半導体層とが交互に積層したものであるとともに、平均の格子定数が第一半導体層よりも小さく平均の熱膨張係数が基板よりも大きい。
【選択図】図１

Description

本発明は、窒化物系化合物半導体を用いた半導体電子デバイスおよびその製造方法に関する。

化学式Ａｌ_xＩｎ_yＧａ_1-x-yＡｓ_uＰ_vＮ_1-u-v（ただし、０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１、０≦ｕ≦１、０≦ｖ≦１、ｕ＋ｖ＜１）で表される窒化物系化合物半導体、たとえばＧａＮ系化合物半導体を用いた電界効果トランジスタ等の電子デバイスは、４００℃近い高温環境下においても動作する固体デバイスとして注目されている。ＧａＮ系化合物半導体は、ＳｉやＧａＡｓとは異なり、大口径の単結晶基板を作製することが困難である。そのため、ＧａＮ系化合物半導体を用いた電子デバイスは、たとえばシリコンカーバイト（ＳｉＣ）、サファイア、酸化亜鉛（ＺｎＯ）またはシリコン（Ｓｉ）からなる基板を用いて作製されている。特に、Ｓｉからなる基板は大口径のものが安価で入手できるため、電子デバイス用の基板としては非常に有効である。

しかしながら、ＳｉとＧａＮとでは格子定数および熱膨張率に非常に大きな差があるため、Ｓｉ基板上にＧａＮ層を直接エピタキシャル成長させると、ＧａＮ層に大きな引っ張り歪みが内在することとなり、ＧａＮ層をエピタキシャル成長させたエピタキシャル基板全体に凹形状の反りが発生したり結晶性が悪化したりする原因となる。さらに、内在する歪みが大きいとＧａＮ層にクラックが発生する。そこで、通常はＳｉ基板とＧａＮ層との間に歪緩和層としてのバッファ層を設ける。このようなバッファ層としてはＧａＮ層とＡｌＮ層との積層構造が効果的である（特許文献１〜３参照）。

図１１は、積層構造のバッファ層を有するＧａＮ系電界効果トランジスタの一例の模式的な断面図である。図１１に示す電界効果トランジスタ２００は、高電子移動度トランジスタ（ＨＥＭＴ）であって、たとえばＳｉ単結晶からなる基板１０上に、ＭＯＣＶＤ法などのエピタキシャル結晶成長法で形成したＡｌＮからなる介在層３０と、ＧａＮ層７１とＡｌＮ層７２とが交互に積層して形成されたバッファ層７０とを備える。さらに、この電界効果トランジスタ２００は、バッファ層７０上に、アンドープのＧａＮからなる電子走行層４１、ｎ型ＡｌＧａＮからなる電子供給層４２、およびｎ^＋型のＧａＮからなるコンタクト層４３を順次積層して形成された半導体動作層４０と、コンタクト層４３上に形成されたソース電極５１とドレイン電極５２と、コンタクト層４３に形成された開口部４３ａを介して電子供給層４２上に形成されたゲート電極５３とを備えている。このように、ＧａＮ層７１とＡｌＮ層７２との複合層を形成してバッファ層とすることにより、クラックがなく結晶性が良好なＧａＮ層４１をＳｉ単結晶からなる基板１０上にエピタキシャル成長させることができる。さらに、エピタキシャル基板全体の反りも改善される。なお、バッファ層はＧａＮ層とＡｌＮ層との複合層にかぎらず、互いに組成の異なるＡｌＧａＮ層の複合層としても、両者の間に適切な量の歪みがあれば同様な効果を得られる。

特許第３９６０９５７号公報 特開２００３−５９９４８号公報 特開２００７−８８４２６号公報

ところで、ＧａＮ系化合物半導体のエピタキシャル層を有する電子デバイスを利用して電源デバイスを実現するためには、電子デバイスのオン抵抗の低抵抗化が重要である。

半導体結晶中に転位が存在すると、電子移動度が低下するため、オン抵抗の低減のためには、特に半導体動作層において転位密度をできるだけ低減する必要がある。ここで、基板とエピタキシャル層との間の歪みにより基板近傍で発生し、上方に向かって延伸する貫通転位は、上記のような複合層を有するバッファ層の内部で消滅して低減されるものの、半導体動作層まで延伸するものも存在する。したがって、電子デバイスのオン抵抗をさらに低減するために、半導体動作層における転位密度をさらに低減する技術が求められている。

しかしながら、本発明者らがＧａＮ層とＡｌＮ層との複合層を有するバッファ層を精査し、見出したところによれば、このような複合層を有するバッファ層において、反りを抑制する等のために、ＡｌＮ層の層厚を厚くすると、ＡｌＮ層内で転位が増大する場合がある。

図１２は、図１１に示すものと同様の構造を有する電界効果トランジスタのバッファ層の断面のＴＥＭ（透過型電子顕微鏡）像を示す図である。図１２において、符号Ｅ１〜Ｅ３はＧａＮ層を示し、符号Ｆ１、Ｆ２はＡｌＮ層を示している。また、矢印は励起方向［１１−２０］を示す。また、ＧａＮ層Ｅ１〜Ｅ３の層厚はいずれも４００ｎｍであり、ＡｌＮ層Ｆ１、Ｆ２の層厚はいずれも５０ｎｍである。図１２において、白線は貫通転位を示している。図１２に示すように、基板側のＧａＮ層Ｅ１において貫通転位は一旦減少しているが、ＡｌＮ層Ｆ１においてＧａＮ層Ｅ１よりも貫通転位が増大しており、ＧａＮ層Ｅ２には多くの貫通転位が存在している。同様に、ＡｌＮ層Ｆ２においてＧａＮ層Ｅ２よりも貫通転位が増大しており、ＧａＮ層Ｅ３には一層多くの貫通転位が存在している。

このようにＡｌＮ層内で転位が増大する結果、そのＡｌＮ層より下部のバッファ層で一旦減少した転位密度が、再度増加してしまい、結果的に電子デバイスの動作において最も重要な電子走行層において転位密度の十分な低減を実現できず、オン抵抗の低抵抗化を十分にできないという問題があった。

本発明は、上記に鑑みてなされたものであって、反りが小さくオン抵抗が低い半導体電子デバイスおよび半導体電子デバイスの製造方法を提供することを目的とする。

上述した課題を解決し、目的を達成するために、本発明に係る半導体電子デバイスは、基板と、前記基板上に形成された、該基板よりも格子定数が小さく熱膨張係数が大きい窒化物系化合物半導体からなる第一半導体層と、窒化物系化合物半導体からなる第二半導体層とが交互に積層した２層以上の複合層を有するバッファ層と、前記バッファ層上に形成された窒化物系化合物半導体からなる半導体動作層と、前記基板と前記半導体動作層との間に形成され、凹凸形状の境界面を有する下層領域と上層領域とを有し、該下層領域から該上層領域へ延伸する貫通転位が該境界面において屈曲している、窒化物系化合物半導体からなる転位低減層と、を備え、前記第二半導体層は、前記基板よりも格子定数が小さく熱膨張係数が大きい第三半導体層と、前記第三半導体層よりも格子定数が小さく前記基板よりも熱膨張係数が大きい第四半導体層とが交互に積層したものであるとともに、平均の格子定数が前記第一半導体層よりも小さく平均の熱膨張係数が前記基板よりも大きいことを特徴とする。

また、本発明に係る半導体電子デバイスは、上記発明において、前記第三半導体層の組成を、化学式Ａｌ_x１Ｉｎ_y１Ｇａ_1-x１-y１Ａｓ_u１Ｐ_v１Ｎ_1-u１-v１（ただし、０≦ｘ１≦１、０≦ｙ１≦１、ｘ１＋ｙ１≦１、０≦ｕ１≦１、０≦ｖ１≦１、ｕ１＋ｖ１＜１）で表し、前記第四半導体層の組成を、化学式Ａｌ_x２Ｉｎ_y２Ｇａ_1-x２-y２Ａｓ_u２Ｐ_v２Ｎ_1-u２-v２（ただし、０≦ｘ２≦１、０≦ｙ２≦１、ｘ２＋ｙ２≦１、０≦ｕ２≦１、０≦ｖ２≦１、ｕ＋ｖ＜１）で表した場合に、ｘ１＜ｘ２が成り立つことを特徴とする。

また、本発明に係る半導体電子デバイスは、上記発明において、前記第三半導体層は、層厚が０．５ｎｍ以上、５０ｎｍ以下であることを特徴とする。

また、本発明に係る半導体電子デバイスは、上記発明において、前記第四半導体層は、層厚が０．５ｎｍ以上、５０ｎｍ以下であることを特徴とする。

また、本発明に係る半導体電子デバイスは、上記発明において、前記第二半導体層は、層厚が５ｎｍ以上、５００ｎｍ以下であることを特徴とする。

また、本発明に係る半導体電子デバイスは、上記発明において、前記第二半導体層における前記第三半導体層と前記第四半導体層との層数の総和は、５〜３０であることを特徴とする。

また、本発明に係る半導体電子デバイスは、上記発明において、前記第二半導体層の平均の格子定数は、前記第一半導体層の格子定数と前記第四半導体層の格子定数との中間値以下であることを特徴とする。

また、本発明に係る半導体電子デバイスは、上記発明において、前記基板は、シリコン、シリコンカーバイト、および酸化亜鉛のいずれかからなることを特徴とする。

また、本発明に係る半導体電子デバイスは、上記発明において、前記基板の直上に形成された、前記第一半導体層よりも格子定数が小さく前記基板よりも熱膨張係数が大きい窒化物系化合物半導体からなる介在層をさらに備えたことを特徴とする。

また、本発明に係る半導体電子デバイスの製造方法は、基板上に、前記基板よりも格子定数が小さく熱膨張係数が大きい窒化物系化合物半導体からなる第一半導体層と窒化物系化合物半導体からなる第二半導体層とが交互に積層した２層以上の複合層を有するバッファ層を形成するバッファ層形成工程と、前記バッファ層上に窒化物系化合物半導体からなる半導体動作層を形成する半導体動作層形成工程と、を含み、前記バッファ層形成工程は、前記バッファ層内のいずれかの位置に、窒化物系化合物半導体からなり、最表面が凹凸形状を有する下層領域を形成し、該形成した下層領域上に最表面が平滑な上層領域を形成する転位低減層形成工程をさらに含み、前記バッファ層形成工程において、前記基板よりも格子定数が小さく熱膨張係数が大きい第三半導体層と、前記第三半導体層よりも格子定数が小さく前記基板よりも熱膨張係数が大きい第四半導体層とを交互に積層し、平均の格子定数が前記第一半導体層よりも小さく平均の熱膨張係数が前記基板よりも大きくなるように前記第二半導体層を形成することを特徴とする。

また、本発明に係る半導体電子デバイスの製造方法は、上記発明において、前記基板の直上に、前記第一半導体層よりも格子定数が小さく前記基板よりも熱膨張係数が大きい窒化物系化合物半導体からなる介在層を形成する介在層形成工程をさらに含むことを特徴とする。

本発明によれば、転位低減層によって転位密度を低減し、さらにバッファ層の反り抑制効果を維持しながら、バッファ層内での転位の増大を防止して、半導体動作層における転位密度を低減することができるので、反りが小さくオン抵抗が低い半導体電子デバイスを実現できるという効果を奏する。

図１は、実施の形態１に係る電界効果トランジスタの模式的な断面図である。 図２は、図１に示す第二半導体層の詳細構造を示す模式的な断面図である。 図３は、転位低減層の作用について説明する説明図である。 図４は、図１１に示す電界効果トランジスタにおいて、貫通転位が増大する様子を模式的に示した図である。 図５は、図１に示す電界効果トランジスタにおいて、貫通転位の増大が防止される様子を模式的に示した図である。 図６は、Ｓｉからなる基板上に、多層積層層、アンドープのＧａＮ層を順次積層した構造を有する電界効果トランジスタの断面のＴＥＭ像を示す図である。 図７は、転位低減層の形成方法の一例を説明する説明図である。 図８は、転位低減層の形成方法の一例を説明する説明図である。 図９は、転位低減層の形成方法の一例を説明する説明図である。 図１０は、転位低減層の形成方法の一例を説明する説明図である。 図１１は、積層構造のバッファ層を有するＧａＮ系電界効果トランジスタの一例の模式的な断面図である。 図１２は、図１１に示すものと同様の構造を有する電界効果トランジスタのバッファ層の断面のＴＥＭ像を示す図である。

以下に、図面を参照して本発明に係る半導体電子デバイスおよび半導体電子デバイスの製造方法の実施の形態を詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。なお、各図面において、同一の構成要素には適宜同一の符号を付している。

（実施の形態１）
図１は、本発明の実施の形態１に係る電界効果トランジスタの模式的な断面図である。この電界効果トランジスタ１００は、ＨＥＭＴであって、主表面が（１１１）面のＳｉ単結晶からなる基板１０と、基板１０上に形成された介在層３０と、介在層３０上に形成されたバッファ層２０と、バッファ層２０上に形成された半導体動作層４０と、半導体動作層４０上に形成されたソース電極５１とドレイン電極５２とゲート電極５３とを備え、さらにバッファ層２０直下の位置に形成された転位低減層６０を備えている。

介在層３０は、アンドープのＡｌＮからなる。半導体動作層４０は、アンドープのＧａＮからなる電子走行層４１と、Ｓｉドープのｎ型ＡｌＧａＮからなる電子供給層４２と、ｎ^＋型のＧａＮからなるコンタクト層４３とが順次積層したものである。また、ソース電極５１とドレイン電極５２とはいずれもＴｉ／Ａｌの積層構造を有し、コンタクト層４３上に形成されている。また、ゲート電極５３は、Ｐｔ／Ａｕの積層構造を有し、コンタクト層４３に形成された開口部４３ａを介して電子供給層４２上に形成されている。

また、バッファ層２０は、アンドープのＧａＮからなる第一半導体層２１１、・・・、２１８と、第二半導体層２２、・・・、２２とが交互に積層している。隣接する第一半導体層と第二半導体層との組を複合層とすると、バッファ層２０は複合層を８層有している。なお、ＧａＮからなる第一半導体層２１１をＳｉからなる基板１０上に直接形成すると、ＧａとＳｉが合金を形成してしまうが、介在層３０の存在により合金形成が防止されている。

図２は、図１に示す第二半導体層２２の詳細構造を示す模式的な断面図である。図２に示すように、第二半導体層２２は、アンドープのＧａＮからなる第三半導体層２２１と、アンドープのＡｌＮからなる第四半導体層２２２とが、それぞれ１２層づつ交互に多層積層したものである。なお、第三半導体層２２１と第四半導体層２２２とは同じ層厚である。

一方、転位低減層６０は、全体がアンドープのＧａＮからなる。また、この転位低減層６０は、凹凸形状の境界面６０ａを有する下層領域６１と上層領域６２とを有している。

Ｓｉからなる基板１０は、格子定数が０．３８４ｎｍであり、熱膨張係数が３．５９×１０^−６／Ｋである。一方、ＧａＮからなる第一半導体層２１１、・・・、２１８および転位低減層６０は、格子定数が０．３１８９ｎｍであって基板１０よりも小さく、膨張係数が５．５９×１０^−６／Ｋであって基板１０よりも大きい。一方、ＡｌＮからなる介在層３０は、格子定数が０．３１１２ｎｍであって第一半導体層２１１、・・・、２１８よりも小さく、熱膨張係数が４．２×１０^−６／Ｋであって基板１０よりも大きい。一方、第二半導体層２２は、層内の平均の格子定数が０．３１５０５ｎｍであって第一半導体層２１１、・・・、２１８よりも小さく、層内の平均の熱膨張係数が４．８９５×１０^−６／Ｋであって基板１０よりも大きい。

また、介在層３０の層厚はたとえば４０ｎｍである。また、第一半導体層２１１、・・・、２１８は、積層方向に向かって層厚が指数関数的に増加するように形成されている。具体的には、基板１０から１層目である第一半導体層２１１は層厚が３００ｎｍであり、積層方向に向かって層厚が厚くなり、第一半導体層２１２〜２１８は層厚がそれぞれ約３５２．７ｎｍ、４２２．８ｎｍ、５２０．１ｎｍ、６６３．２ｎｍ、８９１．９ｎｍ、１３０６ｎｍ、２２３７ｎｍになっている。一方、第二半導体層２２は、これを構成する第三半導体層２２１、第四半導体層２２２の層厚がいずれも２．５ｎｍであり、このため総層厚がいずれも同一の６０ｎｍである。したがって、バッファ層２０の層厚は、７．１８μｍとなる。また、転位低減層６０の厚さは１５００ｎｍ、半導体動作層４０の層厚は１．３５μｍであり、バッファ層２０と合わせたエピタキシャル層の総層厚は１０．０５μｍである。

この電界効果トランジスタ１００は、たとえば直径４インチの基板１０上に、ＭＯＣＶＤ法などのエピタキシャル結晶成長法で、介在層３０、転位低減層６０、バッファ層２０、半導体動作層４０を順次形成し、さらにソース電極５１、ドレイン電極５２およびゲート電極５３を形成した後に、各デバイスに分離して作製される。

この電界効果トランジスタ１００は、上記構成を備えることによって、反りが小さく、オン抵抗が低いデバイスとなっている。

以下、具体的に説明する。なお、はじめにこの電界効果トランジスタ１００のオン抵抗が低くなることについて説明し、つぎに反りが小さくなることについて説明する。

たとえば、図１１に示すような従来構造のバッファ層の場合、電子走行層における刃状転位密度は１０^１０ｃｍ^−２のオーダーであり、良好な値である。しかしながら、刃状転位密度は電子移動度に大きな影響を与える。したがって、さらにオン抵抗を低減するには、電子移動度の低下を防止するために刃状転位密度を低減することが非常に重要となる。

これに対して、この電界効果トランジスタ１００では、転位低減層６０によって基板１０近傍において発生した転位が低減するとともに、第二半導体層２２によってバッファ層２０内における転位の増大が防止されることによって、電子走行層４１における転位密度が大幅に低減する。その結果、オン抵抗がきわめて低くなる。

はじめに、転位低減層６０による転位の低減の効果について説明する。図３は、転位低減層６０の作用について説明する説明図である。図３に示すように、基板１０近傍において発生した貫通転位Ｄ１、Ｄ２は、転位低減層６０の下層領域６１を積層方向に向かって延びるが、凹凸形状の境界面６０ａの傾斜面において屈曲し、上層領域６２をさらに延びていき、転位低減層６０の直上に位置するバッファ層２０へと延びる。

ここで、貫通転位Ｄ３、Ｄ４を、互いに逆向きのバーガースベクトルを有する貫通転位とする。これらの貫通転位Ｄ３、Ｄ４も、下層領域６１を上方に向かって延び、境界面６０ａの傾斜面において屈曲するが、上層領域６２内の点Ｐ１において出会う。これらの貫通転位Ｄ３、Ｄ４は、互いに逆向きのバーガースベクトルを有するため、点Ｐ１において消滅しバッファ層２０までは到達しない。または、点Ｐ１で消滅しなくとも、そこでバーガースベクトルの大きさは小さくなるので、さらにその上方に延びる途中で消滅しやすくなる。このように、転位低減層６０によって転位が低減される。

つぎに、第二半導体層２２による転位の増大の防止の効果について説明する。上述した図１２に示したように、バッファ層のＡｌＮ層において貫通転位が増大する。図４は、図１１に示す電界効果トランジスタ２００において、貫通転位が増大する様子を模式的に示した図である。図４に示すように、貫通転位Ｄ８は、紙面下側のＧａＮ層７１から上方に向かって延伸しており、その一部はさらにＡｌＮ層７２を通過して紙面上側のＧａＮ層７１にまで延伸するが、その一方で、多くの貫通転位Ｄ８はＡｌＮ層７２と各ＧａＮ層７２との界面またはＡｌＮ層７２の内部で消滅する。しかしながら、他方で、ＡｌＮ層７２内で貫通転位Ｄ８が発生、増大して紙面上側のＧａＮ層７１に延伸する。その結果、この電界効果トランジスタ２００においては、電子走行層４１において転位密度の十分な低減を実現できず、オン抵抗の低抵抗化を十分にできない。

このように貫通転位ＬがＡｌＮ層７２内で増大する理由は、以下のように考えられる。すなわち、ＧａＮ層７１上に成長するＡｌＮ層７２は、ＧａＮとＡｌＮとの格子定数の違いにより、その層厚を厚く成長させると、その表面が平滑状から凹凸のある島状になるように成長する。その結果、各島間では、ＡｌＮの結晶方位にわずかなずれが生じるので、転位密度が増大し、この上に積層したＧａＮ層７１内に貫通転位が伝播するものと考えられる。このＡｌＮ層７２の層厚を薄くすれば、このような転位密度の増大を防止することができるが、単に薄くしただけでは、後述する反り抑制効果を維持できない。また、ＡｌＮ層７２を、ＧａＮ層７１と格子定数がより一層近いＡｌＧａＮ層に置き換えた場合にも、そのＡｌＧａＮ層において転位密度の増大が発生する。

一方、本実施の形態１に係る電界効果トランジスタ１００のバッファ層２０においては、ＡｌＮ層７２に対応する第二半導体層２２が、アンドープのＧａＮからなる層厚の薄い第三半導体層２２１と、アンドープのＡｌＮからなる層厚の薄い第四半導体層２２２とが交互に多層積層している。その結果、各第四半導体層２２２が島状に成長せず、表面が平滑状になるため、転位密度の著しい増加を防止することができる。さらに、第二半導体層２２は、マクロ的にはＡｌＧａＮ層と等価であるので、反りの抑制効果が発揮される。そして、その層厚を所望の厚さにすることによって、反りの抑制効果が十分に維持される。

図５は、図１に示す電界効果トランジスタ１００において、貫通転位の増大が防止される様子を模式的に示した図である。図５に示すように、貫通転位Ｄ５は、第一半導体層２１１から上方に向かって延伸しているが、その数は、転位低減層６０の効果によって減少している。また、貫通転位Ｄ５の一部はさらに第二半導体層２２を通過して第一半導体層２１２にまで延伸するが、その一方で、多くの貫通転位Ｄ５は第二半導体層２２と第一半導体層２１１、２１２のそれぞれとの界面または第二半導体層２２の内部で消滅している。そして、第二半導体層２２内で発生して第一半導体層２１２にまで延伸する貫通転位Ｄ５はきわめて少なくなっている。

すなわち、この電界効果トランジスタ１００においては、転位低減層６０によって基板１０近傍において発生した転位が低減し、さらには、一旦低減された転位がバッファ層２０内において増大することが、第二半導体層２２によって防止されるので、電子走行層４１における転位密度が一層低減し、オン抵抗が低くなる。

さらには、このような多層積層構造の第二半導体層２２であれば、同一の層厚のＡｌＮ層、またはＡｌＧａＮ層よりもその積層成長の速度を極めて速くできるので、電界効果トランジスタ１００の生産性も向上する。

図６は、Ｓｉからなる基板Ａ上に、多層積層層Ｂ、アンドープのＧａＮ層Ｃを順次積層した構造を有する電界効果トランジスタの断面のＴＥＭ像を示す図である。なお、多層積層層Ｂは、実施の形態１の第二半導体層２２と同様に、層厚１０ｎｍのアンドープのＧａＮ層と層厚１０ｎｍのアンドープのＡｌＮ層がそれぞれ５０層ずつ交互に多層積層したものである。図６において、基板Ａと多層積層層Ｂとの界面において、黒線で示される転位が発生しているが、転位密度は多層積層層Ｂ内で低減し、多層積層層ＢとＧａＮ層Ｃとの界面において大幅に低減している。また、多層積層層Ｂ内における転位の増大も防止されている。図１に示す電界効果トランジスタ１００の第二半導体層２２においても、この図６に示す電界効果トランジスタの多層積層層Ｂと同様に、転位密度の低減と転位の増大の防止が実現される。

なお、転位低減層６０は、たとえば次のように形成される。図７〜１０は、転位低減層６０の形成方法の一例を説明する説明図である。はじめに、基板温度を４００〜６００℃として、図７に示すように、介在層３０上にアンドープのＧａＮからなるアモルファス層６１ａを約４００ｎｍ程度までの厚さで形成する。つぎに、基板温度を８５０〜９５０℃に昇温することによって、アモルファス層６１ａから図８に示すような島状の成長核６１ｂを形成する。この成長核６１ｂは介在層３０の表面に対して傾斜した複数のファセット面を有する島状構造を有する。次に、図９に示すように、成長核６１ｂを覆うようにアンドープのＧａＮからなる下層領域６１を約１０００nｍ程度までの厚さで形成する。この下層領域６１の最表面は、成長核６１ｂの形状を反映して凹凸形状を有するようになる。つぎに、図１０に示すように、基板温度を９５０〜１０５０℃に昇温し、下層領域６１上にアンドープのＧａＮからなる上層領域６２を形成し、転位低減層６０とする。この上層領域６２の形成は横方向への結晶成長を促すような条件でおこわなれるため、上層領域６２の最表面は平滑になる。この際、貫通転位は成長面に対して垂直に延伸するため、貫通転位Ｄ６、Ｄ７は下層領域６１の最表面、すなわち境界面６０ａにおいて曲げられる。ここで、貫通転位Ｄ６、Ｄ７は互いに逆向きのバーガースベクトルを有するものであり、これらが点Ｐ２で出会うことで消滅する。

なお、下層領域６１と上層領域６２とは同じ組成を有する半導体材料からなり、その境界面６０ａにおいても結晶構造等が連続している。しかしながら、たとえばこの転位低減層６０の断面を電子顕微鏡等で観察すると、多くの貫通転位が屈曲している境界面が存在する様子が観察されるので、境界面６０ａの位置および形状は容易に特定できる。

つぎに、この電界効果トランジスタ１００の耐圧性が高く、反りが小さくなることについて説明する。なお、以下では、基板１０が凸状に反る場合をプラスの方向に反るとし、凹状に反る場合をマイナスの方向に反ると規定する。

この電界効果トランジスタ１００の製造の際には、介在層３０、バッファ層２０、半導体動作層４０は１０００〜１１００℃程度の基板温度で形成される。ここで、基板１０上に介在層３０を形成すると、介在層３０は基板１０よりも格子定数が小さいので、反りはマイナスの方向に発生する。つぎに、介在層３０上に転位低減層６０を介して第１層目の第一半導体層２１１を形成すると、第一半導体層２１１は介在層３０よりも格子定数が大きいので、第一半導体層２１１の層厚が薄いうちは反りがプラスの方向に発生する。しかし、第一半導体層２１１の層厚がある厚さ以上となると、第一半導体層２１１が基板１０よりも格子定数が小さいことによって、プラスの方向の反りを打ち消すように反りがマイナスの方向に発生するようになる。以下では、半導体層がエピタキシャル基板に対して発生させる反りの方向が反転する際の、その半導体層の層厚を臨界厚さと呼ぶ。すなわち、臨界厚さとは、半導体層の層厚の変化に対して反りが極大点となる層厚を意味する。なお、本実施の形態１の構造の場合では、第一半導体層２１１における臨界厚さは約２００ｎｍである。

つぎに、第一半導体層２１１上に第二半導体層２２を形成すると、第二半導体層２２は第一半導体層２１１よりも層内の平均の格子定数が小さいので、反りはマイナスの方向に発生する。

つぎに、第二半導体層２２上に第一半導体層２１２を形成すると、第一半導体層２１１の場合と同様に、第一半導体層２１２の層厚が薄いうちは反りがプラスの方向に発生し、ある臨界厚さ以上となると、反りがマイナスの方向に発生するようになる。しかしながら、第一半導体層２１２の臨界厚さは、第一半導体層２１１の臨界厚さよりも厚くなる。この理由は、第一半導体層２１２の場合は、その下方に形成されている介在層３０、第一半導体層２１１、第二半導体層２２の各半導体層（下地層）の影響を受けるためであると考えられる。

ここで、第一半導体層２１２の層厚と第一半導体層２１１の層厚が同じ場合は、第一半導体層２１２において発生するマイナスの方向への反りは小さくなる。しかしながら、本実施の形態１では、上述したように、第一半導体層２１２は、第一半導体層２１１よりも厚く形成されている。その結果、第一半導体層２１２の臨界厚さが第一半導体層２１１の臨界厚さよりも厚くなっても、第一半導体層２１２においてマイナスの方向に発生する反りは大きく維持される。

同様に、第二半導体層２２を挟んで第一半導体層２１３、２１４、・・・と形成していくにしたがって、下地層の総層厚が厚くなるので、臨界厚さは厚くなっていく。これに対して、この電界効果トランジスタ１００においては、第一半導体層２１３、２１４、・・・、２１８は、積層方向に向かって層厚が増加し、かつ各第一半導体層２１３、２１４、・・・、２１８の層厚は、その積層位置における臨界厚さよりも厚く形成されている。その結果、各第一半導体層２１１、・・・、２１８においてマイナスの方向に発生する反りが大きく維持されるため、プラスの方向に発生する反りは打ち消され、きわめて小さくなる。

最後に、半導体動作層４０を形成し、エピタキシャル成長を終了するが、半導体動作層４０においても反りはトータルとしてプラスの方向に発生する。その後、基板温度を１０００〜１１００℃から常温に戻すが、バッファ層２０、転位低減層６０、介在層３０、半導体動作層４０のいずれも、基板１０よりも熱膨張係数が大きいので、基板温度の低下につれて反りがマイナスの方向に発生し、最終的な反り量は小さい値となる。さらには、これによって反りを抑制しながらエピタキシャル層の総層厚を厚くできるので、耐圧性を高くできる。

以上説明したように、この電界効果トランジスタ１００は、反りが小さいと同時に、基板１０上のエピタキシャル層の総層厚が厚いため耐圧性が高いものとなる。さらに、各第一半導体層２１１、・・・、２１８において反りが打ち消しあっているため、内在する歪みがきわめて低減されるという効果も奏する。

（実施例、比較例）
本発明の実施例として、実施の形態１に係る電界効果トランジスタ１００と同様の構造を有する電界効果トランジスタを製造した。一方、比較例として、電界効果トランジスタ１００において、転位低減層を削除するとともに、第二半導体層を層厚６０ｎｍのＡｌＮ層に置き換えた構造を有する電界効果トランジスタを製造した。そして、この実施例および比較例に係る電界効果トランジスタの電子走行層中の転位密度をＴＥＭにより測定した。

その結果、比較例に係る電界効果トランジスタにおいては、電子走行層中の刃状転位密度が約２×１０^１０ｃｍ^−２であり、螺旋転位密度が約３×１０⁹ｃｍ^−２であった。一方、実施例に係る電界効果トランジスタにおいては、電子走行層中の刃状転位密度が約０．５×１０^１０ｃｍ^−２であり、螺旋転位密度が約1×１０⁹ｃｍ^−２であり、さらに良好な値であった。

なお、本実施の形態１において、最も薄い第一半導体層２１１の層厚は３００ｎｍであるが、４００ｎｍ以上であれば、発生するマイナスの方向の反りの量を十分に大きくすることができるのでさらに好ましい。また、各第一半導体層２１１、・・・、２１８の層厚が３０００ｎｍ以下であれば、成長時間が十分に短いので、生産性が高く好ましい。

また、第二半導体層２２の層厚は、５ｎｍ以上５００ｎｍ以下であれば、第一半導体層２１１、・・・、２１８に内在する歪みを十分に抑制できるので好ましい。

また、第三半導体層２２１、第四半導体層２２２は、いずれも、層厚が５０ｎｍ以下であれば、層の成長が、表面が平滑状の２次元成長となるため、層内で転位が増加をすることは少なく、０．５ｎｍ以上であれば、反りを低減する効果が十分であり、より反りの小さい平坦なエピタキシャル基板を実現できるので好ましい。

また、第二半導体層２２における第三半導体層２２１と第四半導体層２２２との層数の総和は、５〜３０であれば、第一半導体層２１１、・・・、２１８に内在する歪みを十分に抑制できるので好ましい。

また、第二半導体層２２の層内の平均の格子定数は、小さすぎると転位密度が増大しやすく、大きすぎると反りを低減する効果が低減する。そのため、第二半導体層２２の層内の平均の格子定数は、第一半導体層２１１、・・・、２１８の格子定数と第四半導体層２２２の格子定数との中間値程度であることが好ましい。なお、このように第二半導体層２２の層内の平均の格子定数を好ましい値にするためには、たとえば第三半導体層２２１の厚さと第四半導体層２２２の厚さとの比を適宜調整すればよい。

また、第一半導体層２１１、・・・、２１８、第二半導体層２２、・・・、２２、介在層３０の層厚は、上記実施の形態１の値に限られず、これらの組成、基板１０との格子定数および熱膨張率差、デバイスに要求される耐圧、許容される反り量などに応じて適宜設定することができる。

また、転位低減層６０の層厚は、十分な転位低減効果を得るために充分に凹凸形状を形成し、かつ、平坦化させるためには１００ｎｍ以上が好ましく、生産性を高めるには３０００ｎｍ以下であることが好ましい。

また、上記実施の形態１に係る電界効果トランジスタ１００では、転位低減層６０がバッファ層２０直下の位置に形成されているが、転位低減層６０の位置はこれに限定されず、バッファ層２０内のいずれかの位置に形成されていれば、その転位低減の効果を発揮することができる。

たとえば、転位低減層６０が、基板１０との間に少なくとも１つの第一半導体層が介在する位置に形成されている構成とすれば、基板１０近傍で発生した貫通転位が、この少なくとも１つの第一半導体層内で一旦減少するため、転位低減層６０において貫通転位をより消滅させ易くなるので、よりオン抵抗が低くなり好ましい。なお、転位低減層６０が、転位低減層６０と基板１０との間に第一半導体層および／または第二半導体層が少なくとも１つ介在する位置に形成されるような構成にしても、転位低減層６０において貫通転位をより消滅させ易くなる。

さらに、バッファ層２０におけるいずれかの第一半導体層を上層と下層の２層に分離し、転位低減層６０をこの２層の間に介挿させるように形成してもよい。

また、転位低減層として、以下のような構造としてもよい。はじめに、アンドープのＧａＮからなる表面が凹凸状の下層領域を形成し、その上に、アンドープのＡｌＮからなる第一反り低減層と、アンドープのＧａＮからなる第一上層領域と、アンドープのＡｌＮからなる第二反り低減層と、アンドープのＧａＮからなる第二上層領域とが順次積層する。このような構造であれば、下層領域と第一反り低減層との間の境界面が凹凸状を有するので、下方から延びてきた貫通転位が境界面の傾斜面において屈曲するため、転位低減層６０と同様の効果によって電子走行層における貫通転位密度が低減され、オン抵抗が低くなる。また、このような構造の転位低減層は、ＧａＮからなる下層領域、第一上層領域、第二上層領域と、ＡｌＮからなる第一反り低減層、第二反り低減層とが交互に積層しているので、バッファ層２０と同様の作用により、転位低減層の層厚が厚くなってもその反りは抑制される。なお、このような反り低減層の数は２つに限らず、１つまたは複数であればよい。また、このような構造の転位低減層は、転位低減層６０と同様の方法を用いて、適宜成長材料を変更して形成することができる。

また、転位低減層を形成する際に、窒化シリコンまたは酸化シリコンからなる５ｎｍ程度までの厚さの島状の成長核を形成し、この成長核を覆うようにしてアンドープのＧａＮからなる下層領域を形成し、その上にアンドープのＧａＮからなる上層領域を形成してもよい。このような方法で形成された転位低減層においては、下層領域と上層領域との境界面の凹凸形状が窒化シリコンまたは酸化シリコンからなる島状の成長核により形成されることとなる。窒化シリコンまたは酸化シリコンは、その成長の初期において島状の成長核を形成しやすいので、これを用いて転位低減層を形成すれば、転位低減層の製造性が高くなる。なお、この島状の成長核は、たとえば各種ＣＶＤ法等の気相成長法を用いて形成できる。

また、上記実施の形態１においては、Ｓｉからなる基板を用いたが、ＳｉＣ、ＺｎＯからなる基板を用いてもよい。また、転位低減層の各領域および反り低減層、介在層、第一〜第四半導体層の材質についても、窒化物系化合物半導体であり、格子定数および熱膨張率が基板も含めて所定の関係を満たすものであれば特に限定されない。たとえば、上記実施の形態１の第二半導体層において、第三半導体層の組成を、化学式Ａｌ_x１Ｉｎ_y１Ｇａ_1-x１-y１Ａｓ_u１Ｐ_v１Ｎ_1-u１-v１（ただし、０≦ｘ１≦１、０≦ｙ１≦１、ｘ１＋ｙ１≦１、０≦ｕ１≦１、０≦ｖ１≦１、ｕ１＋ｖ１＜１）で表し、第四半導体層の組成を、化学式Ａｌ_x２Ｉｎ_y２Ｇａ_1-x２-y２Ａｓ_u２Ｐ_v２Ｎ_1-u２-v２（ただし、０≦ｘ２≦１、０≦ｙ２≦１、ｘ２＋ｙ２≦１、０≦ｕ２≦１、０≦ｖ２≦１、ｕ＋ｖ＜１）で表した場合に、ｘ１＜ｘ２が成り立つように、第三、第四半導体層の組成を設定してもよい。

また、上記実施の形態１においては、半導体電子デバイスがＨＥＭＴ型の電界効果トランジスタであったが、本発明はこれに限定されず、絶縁ゲート型（ＭＩＳ型、ＭＯＳ型）、ショットキーゲート型（ＭＥＳ型）等、種々の電界効果トランジスタに対して適用可能である。また、本発明は、電界効果トランジスタ以外にも、ショットキーダイオード等、各種ダイオードに対しては適用可能である。たとえば、実施の形態１の電界効果トランジスタ１００において、ソース電極５１、ドレイン電極５２およびゲート電極５３のかわりにカソード電極およびアノード電極を形成した構造とすれば、本発明を適用したダイオードを実現できる。

１０ 基板
２０、７０ バッファ層
２１１〜２１８ 第一半導体層
２２ 第二半導体層
２２１ 第三半導体層
２２２ 第四半導体層
３０ 介在層
４０ 半導体動作層
４１ 電子走行層
４２ 電子供給層
４３ コンタクト層
４３ａ 開口部
５１ ソース電極
５２ ドレイン電極
５３ ゲート電極
６０ 転位低減層
６０ａ 境界面
６１ 下層領域
６１ａ アモルファス層
６１ｂ 成長核
６２ 上層領域
７１ ＧａＮ層
７２ ＡｌＮ層
１００、２００ 電界効果トランジスタ
Ａ 基板
Ｂ 多層積層層
Ｃ、Ｅ１〜Ｅ３ ＧａＮ層
Ｄ１〜Ｄ８ 貫通転位
Ｆ１、Ｆ２ ＡｌＮ層
Ｐ１、Ｐ２ 点

Claims (11)

1. 基板と、
   前記基板上に形成された、該基板よりも格子定数が小さく熱膨張係数が大きい窒化物系化合物半導体からなる第一半導体層と、窒化物系化合物半導体からなる第二半導体層とが交互に積層した２層以上の複合層を有するバッファ層と、
   前記バッファ層上に形成された窒化物系化合物半導体からなる半導体動作層と、
   前記基板と前記半導体動作層との間に形成され、凹凸形状の境界面を有する下層領域と上層領域とを有し、該下層領域から該上層領域へ延伸する貫通転位が該境界面において屈曲している、窒化物系化合物半導体からなる転位低減層と、
   を備え、前記第二半導体層は、前記基板よりも格子定数が小さく熱膨張係数が大きい第三半導体層と、前記第三半導体層よりも格子定数が小さく前記基板よりも熱膨張係数が大きい第四半導体層とが交互に積層したものであるとともに、平均の格子定数が前記第一半導体層よりも小さく平均の熱膨張係数が前記基板よりも大きいことを特徴とする半導体電子デバイス。
2. 前記第三半導体層の組成を、化学式Ａｌ_x１Ｉｎ_y１Ｇａ_1-x１-y１Ａｓ_u１Ｐ_v１Ｎ_1-u１-v１（ただし、０≦ｘ１≦１、０≦ｙ１≦１、ｘ１＋ｙ１≦１、０≦ｕ１≦１、０≦ｖ１≦１、ｕ１＋ｖ１＜１）で表し、前記第四半導体層の組成を、化学式Ａｌ_x２Ｉｎ_y２Ｇａ_1-x２-y２Ａｓ_u２Ｐ_v２Ｎ_1-u２-v２（ただし、０≦ｘ２≦１、０≦ｙ２≦１、ｘ２＋ｙ２≦１、０≦ｕ２≦１、０≦ｖ２≦１、ｕ＋ｖ＜１）で表した場合に、ｘ１＜ｘ２が成り立つことを特徴とする請求項１に記載の半導体電子デバイス。
3. 前記第三半導体層は、層厚が０．５ｎｍ以上、５０ｎｍ以下であることを特徴とする請求項１または２に記載の半導体電子デバイス。
4. 前記第四半導体層は、層厚が０．５ｎｍ以上、５０ｎｍ以下であることを特徴とする請求項１〜３のいずれか一つに記載の半導体電子デバイス。
5. 前記第二半導体層は、層厚が５ｎｍ以上、５００ｎｍ以下であることを特徴とする請求項１〜４のいずれか一つに記載の半導体電子デバイス。
6. 前記第二半導体層における前記第三半導体層と前記第四半導体層との層数の総和は、５〜３０であることを特徴とする請求項１〜５のいずれか一つに記載の半導体電子デバイス。
7. 前記第二半導体層の平均の格子定数は、前記第一半導体層の格子定数と前記第四半導体層の格子定数との中間値以下であることを特徴とする請求項１〜６のいずれか一つに記載の半導体電子デバイス。
8. 前記基板は、シリコン、シリコンカーバイト、および酸化亜鉛のいずれかからなることを特徴とする請求項１〜７のいずれか一つに記載の半導体電子デバイス。
9. 前記基板の直上に形成された、前記第一半導体層よりも格子定数が小さく前記基板よりも熱膨張係数が大きい窒化物系化合物半導体からなる介在層をさらに備えたことを特徴とする請求項１〜８のいずれか一つに記載の半導体電子デバイス。
10. 基板上に、前記基板よりも格子定数が小さく熱膨張係数が大きい窒化物系化合物半導体からなる第一半導体層と窒化物系化合物半導体からなる第二半導体層とが交互に積層した２層以上の複合層を有するバッファ層を形成するバッファ層形成工程と、
    前記バッファ層上に窒化物系化合物半導体からなる半導体動作層を形成する半導体動作層形成工程と、
    を含み、前記バッファ層形成工程は、前記バッファ層内のいずれかの位置に、窒化物系化合物半導体からなり、最表面が凹凸形状を有する下層領域を形成し、該形成した下層領域上に最表面が平滑な上層領域を形成する転位低減層形成工程をさらに含み、前記バッファ層形成工程において、前記基板よりも格子定数が小さく熱膨張係数が大きい第三半導体層と、前記第三半導体層よりも格子定数が小さく前記基板よりも熱膨張係数が大きい第四半導体層とを交互に積層し、平均の格子定数が前記第一半導体層よりも小さく平均の熱膨張係数が前記基板よりも大きくなるように前記第二半導体層を形成することを特徴とする半導体電子デバイスの製造方法。
11. 前記基板の直上に、前記第一半導体層よりも格子定数が小さく前記基板よりも熱膨張係数が大きい窒化物系化合物半導体からなる介在層を形成する介在層形成工程をさらに含むことを特徴とする請求項１０に記載の半導体電子デバイスの製造方法。