JP5689245B2 - 窒化物半導体素子 - Google Patents

Description

本発明は窒化物半導体素子に関し、特にシリコン基板上に形成された窒化物半導体素子に関する。

窒化物半導体である窒化ガリウム（以下ＧａＮ）は、電子飽和速度が大きく、絶縁破壊電界が高い。また、高い熱伝導率を有することにより放熱性に優れ、高温での動作が可能であるという特性を有している。さらに、窒化アルミニウムガリウム（以下ＡｌＧａＮ）とＧａＮとのヘテロ界面にピエゾ効果による高濃度の２次元電子ガス（以下２ＤＥＧ）が発生する。２ＤＥＧをチャネルとして用いることにより、大電流動作が可能となり、低損失で高効率のヘテロ構造電界効果トランジスタ（以下ＨＦＥＴ）に代表されるパワーデバイスの実現が期待されている。

窒化物半導体層を成長させる基板にＧａＮ基板を用いれば格子定数が一致しているため、結晶構造が良好な窒化物半導体層を容易に形成することができる。しかし、ＧａＮ基板は高価である。このため、安価なサファイア基板又はシリコン（Ｓｉ）基板等の上に窒化物半導体層を形成することが検討されている。しかし、サファイア及びＳｉは、結晶の格子定数が窒化物半導体とは大きく異なっている。従って、これらの基板の上に成長させた窒化物半導体層には、格子欠陥が発生しやすい。格子欠陥はリーク電流や、いわゆる電流コラプスの原因となる。このため、サファイア基板の上にアンドープのＧａＮ層と、窒化インジウムガリウム（ＩｎＧａＮ）及びＡｌＧａＮを積層した超格子層とを設け、その上に形成する窒化物半導体層の格子欠陥を低減することが試みられている（例えば、特許文献１を参照。）。

サファイア基板は、ＧａＮ基板と比べると安価であるが、Ｓｉ基板と比べると価格が高く基板の径も小さい。このため、パワーデバイスのコストをさらに低減するために、安価で且つ大口径の基板を容易に入手できるＳｉ基板を用いて窒化物半導体素子を形成することが検討されている。Ｓｉ基板の場合、窒化物半導体層との格子定数の差は、サファイア基板よりも大きくなる。また、Ｓｉ基板と窒化物半導体層との熱膨張係数の差も非常に大きいため、Ｓｉ基板上に成長した窒化物半導体層にはクラックと呼ばれる微細な割れが生じやすい。クラックを低減するために、Ｓｉ基板と動作層との間にＧａＮ層と窒化アルミニウム（以下ＡｌＮ）層とを積層した超格子層を形成することが検討されている（例えば、非特許文献１を参照。）。

特開２００１−２７４０９６号公報

Shinichi IWAKAMI, Masataka YANAGIHARA, Osamu MACHIDA, Emiko CHINO, Nobuo KANEKO, Hirokazu GOTO and Kohji OHTSUKA，"AlGaN/GaN Heterostructure Field-Effect Transistors(HFETs) on Si Substrate for Large-Current Operaion", Jpn.J.Appl.Phys.， ２００４年，４３巻，ｐ．Ｌ８３１

しかしながら、従来のＧａＮとＡｌＮとを積層した超格子層を用いてＳｉ基板の上に窒化物半導体素子を形成する場合には、以下のような問題が生じることが明らかとなった。コスト低減のためには大口径のＳｉ基板を用いて窒化物半導体素子を形成することが好ましい。また、不良の発生をできるだけ抑える必要がある。しかし、大口径のＳｉ基板の上に窒化物半導体層を形成すると、反りが非常に大きくなる。このため、従来の方法では、反りによるクラック及び基板の割れの発生を抑えることが困難となる。従って、大口径のＳｉ基板を用いても歩留まりが低く、生産性を向上させることができない。特に、パワーデバイスの場合には、耐圧を確保するために基板上に比較的厚い半導体層を形成する必要がある。このため、反りがさらに大きくなる傾向にある。従来の方法では、径が７５ｍｍ（３インチ）以上のＳｉ基板を用いることは実用上不可能であることが明らかとなった。

また、Ｓｉ基板においてサファイア基板のようにＧａＮ層と、ＩｎＧａＮ及びＡｌＧａＮを積層した超格子層とを設けることにより格子欠陥の発生を抑えようとすると、反りがさらに大きくなることも明らかとなった。

本発明は、前記の問題を解決し、Ｓｉ基板の上に形成した窒化物半導体素子の生産性及び動作特性を向上させることを目的とする。

前記の目的を達成するため、本発明は窒化物半導体素子を、第１の窒化物半導体層と、第１の窒化物半導体層よりも格子定数が小さい第２の窒化物半導体層と、平均の格子定数が第１の窒化物半導体層よりも小さく且つ第２の窒化物半導体層よりも大きい超格子層とを含む歪み抑制層を有する構成とする。

具体的に、本発明に係る窒化物半導体素子は、シリコン基板と、シリコン基板の上に初期層を介して形成された歪み抑制層と、歪み抑制層の上に形成された動作層とを備えている。歪み抑制層は、第１の窒化物半導体からなる第１のスペーサ層と、第１のスペーサ層の上に接して形成され、第１の窒化物半導体よりも格子定数が小さい第２の窒化物半導体からなる第２のスペーサ層と、第２のスペーサ層の上に接して形成され、第３の窒化物半導体からなる第１の層及び第３の窒化物半導体よりも格子定数が小さい第４の窒化物半導体からなる第２の層が交互に積層された超格子層とを有している。超格子層は、平均の格子定数が第１のスペーサ層の格子定数よりも小さく且つ第２のスペーサ層の格子定数よりも大きい。

本発明の窒化物半導体素子は、歪み抑制層が、格子定数が大きい第１のスペーサ層と、その上に接して形成された格子定数が小さい第２のスペーサ層と、その上に接して形成された中間の格子定数を有する超格子層とを含む。このため、圧縮歪みと伸張歪みとのバランスを取ることができる。これにより、Ｓｉ基板及びその上に形成された窒化物半導体層の反りを小さくすることが可能となる。また、歪み抑制層が超格子層を含むので、動作層とシリコン基板との間隔を広くして耐圧を確保することができると共に、クラックの発生をさらに低減することができる。

本発明の窒化物半導体素子において、第１の層は、格子定数が第１のスペーサ層よりも小さくてもよい。

本発明の窒化物半導体素子において、第１のスペーサ層は、ＧａＮからなり、第２のスペーサ層は、ＡｌＮからなる構成としてもよい。このような構成とすることにより、第１のスペーサ層と第２のスペーサ層との格子定数の差を大きくすることができ、反りの低減を効果的に行うことが可能となる。

本発明の窒化物半導体素子において、第１の層は、Ａｌ_xＧａ_1-xＮ（０＜ｘ＜０．５）からなり、第２の層は、Ａｌ_yＧａ_1-yＮ（ｘ＜ｙ≦１）からなる構成としてもよい。この場合において、第２の層は、ＡｌＮからなることが好ましい。このような構成とすることにより、半導体素子の耐圧をさらに向上させることができる。

本発明の窒化物半導体素子において、第１のスペーサ層は、膜厚が４０ｎｍ以上且つ５００ｎｍ以下とすればよい。

本発明の窒化物半導体素子において、第２のスペーサ層は、膜厚が５ｎｍ以上且つ３０ｎｍ以下とすればよい。

本発明の窒化物半導体素子において、第２のスペーサ層は、膜厚が第２の層よりも厚いことが好ましい。

本発明の窒化物半導体素子において、歪み抑制層は基板と動作層との間に複数組形成されていてもよい。

本発明に係る半導体素子によれば、Ｓｉ基板の上に形成した窒化物半導体素子の生産性及び動作特性を向上させることができる。

一実施形態に係る半導体素子を示す断面図である。 歪み抑制層を拡大して示す断面図である。 歪み抑制層の結晶歪みの状態を示すグラフである。 第２のスペーサ層の膜厚と基板の反りとの関係を示すグラフである。 半導体素子の耐圧を示すグラフである。 一実施形態に係る半導体素子の一変形例を示す断面図である。

図１は、一実施形態に係る窒化物半導体素子の断面構成を示している。本実施形態の窒化物半導体素子は、図１に示すように主面が（１１１）面であるシリコン（Ｓｉ）基板１０１の上に、窒化アルミニウム（ＡｌＮ）からなる初期層１０２、及びＡｌＧａＮからなる中間層１０３が形成され、その上に歪み抑制層１１０及び動作層１２０が順次形成されている。初期層１０２は、ＳｉとＧａとの反応を抑制するために設けている。初期層１０２の膜厚が５ｎｍ程度よりも薄い場合にはその上に半導体層を鏡面成長させることが困難となる。膜厚が５００ｎｍ程度よりも厚い場合にはその上に成長させた半導体層にクラックが多発する。中間層１０３は、例えば膜厚が４０ｎｍのＡｌ_0.3Ｇａ_0.7Ｎとすればよいが、Ａｌ組成は適宜変更してかまわない。中間層１０３は必要に応じて形成すればよく、初期層１０２の上に直接歪み抑制層１１０を形成してもよい。

歪み抑制層１１０は、図２に示すように、順次形成されたＧａＮからなる第１のスペーサ層１１１、ＡｌＮからなる第２のスペーサ層１１２及び超格子層１１３とを有している。超格子層１１３は、ＡｌＧａＮからなる第１の層１１３ＡとＡｌＮからなる第２の層１１３Ｂとが交互に積層されている。

動作層１２０は、歪み抑制層１１０側から順次形成されたＧａＮからなるチャネル層１２１とＡｌＧａＮからなるバリア層１２２とを有している。バリア層１２２の上には、互いに間隔をおいてソース電極１３１とドレイン電極１３２とが形成され、ソース電極１３１とドレイン電極１３２との間にはゲート電極１３３が形成されている。

次に、本実施形態の窒化物半導体素子により、基板及びその上に形成した半導体層の反りを低減できる原理について説明する。図３は、本実施形態の窒化物半導体素子の歪み抑制層１１０における歪みの状態を示している。図３において横軸は超格子層１１３の上面を０とした場合の深さを示しており、縦軸は結晶の歪み率を示している。歪み率が正の場合には圧縮歪みが生じており、歪み率が負の場合には伸張歪みが生じていることを示している。歪み率の測定には後方散乱電子回折測定法（Electron Back Scattering Diｆfraction：ＥＢＳＤ）を用いた。第１のスペーサ層１１１は厚さが約３００ｎｍのＧａＮとし、第２のスペーサ層１１２は、厚さが約２０ｎｍのＡｌ_0.3Ｇａ_0.7Ｎとした。超格子層１１３は、第１の層１１３Ａを厚さが２０ｎｍのＡｌ_0.3Ｇａ_0.7Ｎとし、第２の層１１３Ｂを厚さが約３ｎｍのＡｌＮとし、交互に１９層ずつ積層した。超格子層１１３の最下層は第１の層１１３Ａであり、最上層は第２の層１１３Ｂとした。また、中間層１０３は、厚さが４０ｎｍのＡｌ_0.3Ｇａ_0.7Ｎとした。

図３に示すように、中間層１０３には伸張歪みが加わっているが、ＧａＮからなる第１のスペーサ層１１１において、歪みの方向が圧縮歪みに変化する。中間層１０３と第１のスペーサ層１１１との界面から４０ｎｍ程度の位置において圧縮歪みが最も大きくなり、その後次第に小さくなる。ＡｌＮからなる第２のスペーサ層１１２において、歪みの方向は圧縮歪みから伸張歪みに急激に変化し、第２のスペーサ層１１２と超格子層１１３との界面近傍において最も伸張歪みが大きくなる。超格子層１１３において、伸張歪みの程度は小さくなるが伸張歪みを維持する。

図３に示すように、第１のスペーサ層１１１において圧縮歪みを加え、第１のスペーサ層１１１と第２のスペーサ層１１２との界面付近において歪みの方向を急激に伸張歪みに変化させ、その上に弱い伸張歪みを有する超格子層を配置した場合には、反りを小さくできることを本願発明者らは見出した。このような現象が生じる原因は明確ではないが、圧縮歪みが加わる層と接して大きな伸張歪みが加わる層を形成することにより、圧縮歪みと伸張歪みとのバランスを取ることができるためであると考えられる。

第１のスペーサ層１１１が圧縮歪みを生じるようにするには、第１のスペーサ層１１１を格子定数が大きい材料により形成すればよい。また、第１のスペーサ層１１１と第２のスペーサ層１１２との界面付近において、歪み率を大きく変化させるには、第２のスペーサ層１１２の格子定数を小さくし且つ第１のスペーサ層１１１と第２のスペーサ層１１２との格子定数の差を大きくすればよい。従って、第１のスペーサ層１１１をＡｌを含まないＧａＮとし、第２のスペーサ層１１２をＧａを含まないＡｌＮとすることが好ましい。但し、第１のスペーサ層１１１と第２のスペーサ層１１２との格子定数の差を確保できれば、第１のスペーサ層１１１にＡｌが含まれていたり、第２のスペーサ層１１２にＧａが含まれていたりしてもかまわない。この場合には、第１のスペーサ層１１１のＡｌ組成を第２のスペーサ層１１２及び中間層１０３のＡｌ組成よりも小さくする必要がある。また、第１のスペーサ層１１１の格子定数を大きくするためにＩｎを加えることも可能である。但し、Ｉｎを添加する場合には、成長温度を低温としたり、水素を含まないキャリアガスを用いたりする必要がある。製造の容易さからみてＧａＮが最も好ましい。

第１のスペーサ層１１１の膜厚は、圧縮歪みが加えられる膜厚であればよいが、歪みの変化が大きい部分ではばらつきが大きくなるので、４０ｎｍ程度よりも厚くすることが好ましい。また、膜厚をあまり厚くすると、圧縮歪みを加える効果が小さくなり、膜厚が５００ｎｍ程度において圧縮歪みが加わらなくなり、それ以上厚くすると逆に伸張歪みとなってしまう。このため、膜厚は５００ｎｍ程度よりも小さくすることが好ましい。加えられる圧縮歪みの大きさ等を考えると１００ｎｍ〜３００ｎｍ程度とすることがさらに好ましい。

第２のスペーサ層１１２の膜厚は、第１のスペーサ層１１１により生じた圧縮歪みを打ち消し、伸張歪みが加わる厚さであればよい。図４は第２のスペーサ層１１２の膜厚と、基板の反りとの関係を示している。図４において横軸は第２のスペーサ層１１２の膜厚を示し、縦軸は基板の反りの大きさを示している。反りが正の値の場合は窒化物半導体層を形成した面が凹状に反ったいわゆる下に凸に反っていることを示し、負の値の場合には窒化物半導体層を形成した面が凸状に反ったいわゆる上に凸に反っていることを示している。第２のスペーサ層１１２が存在しない場合には、基板は大きく下に凸に反っている。図４に示すように第２のスペーサ層１１２を形成しても、第２のスペーサ層１１２の膜厚が薄い場合には、基板は下に凸に反っている。これは、第１のスペーサ層１１１による圧縮歪みの効果を打ち消すことがでないためであると考えられる。第２のスペーサ層１１２の膜厚が厚くなると、基板の反りは次第に小さくなる。一方、第２のスペーサ層１１２の膜厚が２０ｎｍ程度よりも厚くなると上に凸の反りが生じる。これは、伸張歪みが大きくなりすぎるためであると考えられる。

基板の反りが１５０ｎｍよりも大きい場合には、窒化物半導体層にクラックが生じたり、基板が割れたりする不具合が非常に生じやすくなる。このため、第２のスペーサ層１１２の膜厚は５ｎｍ以上且つ３０ｎｍ以下程度の範囲とすればよい。また、基板の反りが８０ｎｍよりも大きいと、真空チャックにより基板を保持することが困難となり、生産性が低下する。このため、第２のスペーサ層１１２の膜厚は１０ｎｍ以上且つ２５ｎｍ以下程度とすることが好ましい。

超格子層１１３は、定法により求めた平均の格子定数が第１のスペーサ層１１１と第２のスペーサ層１１２との間の値となるようにすればよい。格子定数を第１のスペーサ層１１１と第２のスペーサ層１１２との間にできれば、第２のスペーサ層１１２の上に形成する層は、必ずしも超格子層である必要はない。但し、超格子層１１３を用いることにより、クラックの発生をより効果的に抑えることができる。また、歪み抑制層１１０全体の膜厚を厚くすることができるため、半導体素子の耐圧を向上させる効果が得られる。

第１の層１１３Ａ及び第２の層１１３Ｂの膜厚は、それぞれ２０ｎｍ〜３０ｎｍ程度及び３ｎｍ〜６ｎｍ程度とすればよい。第１の層１１３Ａ及び第２の層１１３Ｂをこれ以上厚くすると、超格子構造としてバランスが取れなくなり、基板が大きく下に凸に反ってしまう。特に、第２の層１１３Ｂの膜厚は第２のスペーサ層１１２よりも薄くすることが好ましい。

超格子層１１３は、最低限第１の層１１３Ａを２層と第２の層１１３Ｂを１層とにより構成することができるが、適正な大きさの歪みを与えるために第１の層１１３Ａ及び第２の層１１３Ｂはそれぞれ３層以上とすることが好ましい。積層数が多い方が超格子層１１３の膜厚が厚くなり、半導体素子の耐圧を向上させることができる。但し、第１の層１１３Ａ及び第２の層１１３Ｂをそれぞれ１６０層以上積層した場合には基板が大きく下に凸に反ることが確認されている。また、積層数を多くすると結晶成長時間が長くなり、原料使用量が増大するため製造コストを上昇させることになる。現実的には第１の層１１３Ａ及び第２の層１１３Ｂをそれぞれ５０層以下とすることが好ましく、２０層以下とすることがより好ましい。超格子層１１３の最下層は格子定数が大きい第１の層１１３Ａであることが好ましい。格子定数が小さい第２の層１１３Ｂを最下層とした場合には、第２のスペーサ層１１２の膜厚を調整し、伸張歪みが大きくなりすぎないようにする必要がある。一方、超格子層１１３の最上層は、第１の層１１３Ａであっても第２の層１１３Ｂであってもよい。

第１の層１１３Ａと第２の層１１３Ｂとの格子定数の差は大きい方が好ましい。このため、第１の層１１３ＡをＡｌを含まないＧａＮとし、第２の層１１３ＢをＧａを含まないＡｌＮとすることが考えられる。しかし、第１の層１１３ＡをＧａＮとした場合には、半導体素子の耐圧が低くなるということを本願発明者らは見出した。

図５は、第１の層１１３Ａの組成と半導体素子の耐圧との関係を示している。図５において横軸はＳｉ基板１０１とドレイン電極１３２との間の電圧を示し、縦軸はＳｉ基板１０１とドレイン電極１３２との間の電流を示している。測定に用いた各試料は第１の層１１３Ａの組成以外の構成を同一とした。図５に示すように、第１の層１１３ＡがＧａＮの場合には、基板−電極間に印加する電圧が４００Ｖ程度において基板−電極間の電流が急激に立ち上がっており、半導体素子の耐圧は４００Ｖ程度であった。一方、第１の層１１３ＡをＡｌ_0.2Ｇａ_0.8Ｎとした場合には、耐圧は１０００Ｖ程度まで上昇した。さらにＡｌを増やし第１の層１１３ＡをＡｌ_0.5Ｇａ_0.5Ｎとした場合には耐圧は８００Ｖ程度に低下した。第１の層１１３ＡをＡｌＧａＮ層とした方が耐圧が高くなる理由は明確ではないが、第１の層１１３ＡをＧａＮよりも格子定数が小さいＡｌＧａＮ層とした方が、歪み抑制層１１０の上に形成する動作層１２０の結晶性等が向上するのではないかと考えられる。従って、第１の層１１３ＡはＡｌ_xＧａ_1-xＮとし、半導体素子の耐圧を向上させるためにＡｌ組成ｘは０よりも大きくすることが好ましい。また、第１のスペーサ層１１１がＡｌＧａＮである場合には、第１のスペーサ層１１１よりもＡｌ組成が高く格子定数が小さい方が好ましい。但し、Ａｌ組成ｘを大きくしすぎると耐圧を向上させる効果が小さくなるだけでなく、反りを低減する効果も小さくなるのでＡｌ組成ｘは０．５以下とすることが好ましく、Ａｌ組成ｘを０．２又は０．３程度とすることがより好ましい。必要とする耐圧が確保できるのであれば、さらにＡｌ組成ｘを小さくしてもよい。また、第１の層１１３Ａとの格子定数の差を大きくするため、第２の層１１３ＢはＧａを含まないＡｌＮとすることが好ましいが、第１の層１１３Ａよりも格子定数が小さいＡｌ_yＧａ_1-yＮ（ｘ＜ｙ≦１）としてもよい。但し、超格子層１１３の平均の格子定数が第１のスペーサ層１１１よりも小さく且つ第２のスペーサ層１１２よりも大きくなるようにする。

アンドープのＧａＮからなるチャネル層１２１は、ある程度厚くした方が、表面の平坦性及び結晶特性を向上させることができる。また、半導体素子の耐圧も向上することができる。このため、膜厚を０．５μｍ程度よりも厚くすることが好ましい。但し、膜厚が６μｍを越えると特に基板の端面部において異常成長が生じやすくなるので、６μｍ程度よりも薄くすることが好ましい。

バリア層１２２は、例えば厚さが２５ｎｍのＡｌ_0.25Ｇａ_0.75Ｎとすればよい。バリア層１２２のＡｌ組成及び膜厚は必要に応じて適宜変更してかまわない。また、バリア層１２２にＳｉ等の不純物を添加してもかまわない。また、Ａｌ組成及び不純物濃度等が異なる複数の層を含む積層構造としてもよい。

ソース電極１３１及びドレイン電極１３２は、オーミック接合する金属を用いて形成すればよい。ソース電極１３１及びドレイン電極１３２がリセス構造を有していてもよい。ゲート電極１３３はショットキー接合する金属を用いて形成すればよい。ゲート電極１３３もリセス構造を有していてもよい。また、ゲート電極１３３とバリア層１２２との間のｐ型の窒化物半導体層が形成されており、ゲート電極１３３がｐ型の窒化物半導体層とオーミック接合した構成としてもよい。各電極は積層構造又は合金構造であってもよく、金属以外の材料からなる電極であってもよい。また、ソース電極１３１、ドレイン電極１３２及びゲート電極１３３に代えて、オーミック接合したアノード電極とショットキー接合したカソード電極とを形成すればショットキーバリアダイオードとすることができる。

初期層１０２、中間層１０３、歪み抑制層１１０及び動作層１２０は、有機金属化学気相堆積法（ＭＯＣＶＤ法）等により形成すればよい、ＭＯＣＶＤ法を用いる場合には、Ｇａの原料としてトリメチルガリウムを用い、Ａｌの原料としてトリメチルアルミニウムを用い、Ｎの原料としてアンモニアを用いればよい。また、ＭＯＣＶＤ法に代えてハイドライド気相成長法等を用いてもよい。

図６に示すように、歪み抑制層１１０を２組形成してもよい。歪み抑制層１１０を複数組形成することにより、基板の反りをさらに小さくすることが可能となる。また、チャネル層１２１とＳｉ基板１０１との間隔が大きくなるため、半導体素子の耐圧をさらに向上させるという効果も得られる。歪み抑制層１１０は３組以上形成してもよい。但し、歪み抑制層を多くすると、結晶成長時間が長くなり、必要とする原料も増加するので製造コストが上昇する。また、各歪み抑制層１１０が完全に同じ構成である必要はない。

以上のような構成の歪み抑制層の上に動作層を形成することにより、径が７５ｍｍ（３インチ又は１５０ｍｍ（６インチ）以上のＳｉ基板を用いた場合においても、基板の反りを小さく抑えることができる。これにより、クラックの発生及び基板の割れの発生等を抑制でき窒化物半導体素子の生産性を大きく向上することができる。また、径が小さいＳｉ基板を用いた場合にも基板の反りが小さくなる効果が得られるため、生産性及び歩留まりを向上できる。さらに、半導体素子の耐圧を向上することもできるので、窒化物半導体を用いたパワーデバイス等に特に適した構造を実現できる。

本発明に係る窒化物半導体素子は、Ｓｉ基板の上に形成した窒化物半導体素子の生産性及び動作特性を向上させることができ、特にパワーデバイス等の窒化物半導体素子として有用である。

１０１ Ｓｉ基板
１０２ 初期層
１０３ 中間層
１１０ 歪み抑制層
１１１ 第１のスペーサ層
１１２ 第２のスペーサ層
１１３ 超格子層
１１３Ａ 第１の層
１１３Ｂ 第２の層
１２０ 動作層
１２１ チャネル層
１２２ バリア層
１３１ ソース電極
１３２ ドレイン電極
１３３ ゲート電極

Claims (20)

1. シリコン基板と、
   前記シリコン基板の上に形成された初期層と、
   前記初期層の上に形成された中間層と、
   前記中間層の上に形成された歪み抑制層と、
   前記歪み抑制層の上に形成された動作層とを備え、
   前記歪み抑制層は、
   第１の窒化物半導体からなる第１のスペーサ層と、
   前記第１のスペーサ層の上に接して形成され、前記第１の窒化物半導体よりも格子定数が小さい第２の窒化物半導体からなる第２のスペーサ層と、
   前記第２のスペーサ層の上に接して形成され、第３の窒化物半導体からなる第１の層及び前記第３の窒化物半導体よりも格子定数が小さい第４の窒化物半導体からなる第２の層が交互に積層された超格子層とを有し、
   前記超格子層は、平均の格子定数が前記第１のスペーサ層の格子定数よりも小さく且つ前記第２のスペーサ層の格子定数よりも大きく、
   前記第２のスペーサ層は、前記第１のスペーサ層側において圧縮歪みを有し、前記超格子層側において伸張歪みを有し、
   前記第１のスペーサ層のＡｌ組成は、前記第２のスペーサ層及び前記中間層のＡｌ組成よりも小さいことを特徴とする窒化物半導体素子。
2. 前記第１のスペーサ層のＡｌ組成は、前記第２のスペーサ層及び前記中間層のＡｌ組成よりも小さいことを特徴とする請求項１に記載の窒化物半導体素子。
3. 前記第１のスペーサ層は、ＧａＮからなることを特徴とする請求項１又は２に記載の窒化物半導体素子。
4. 前記第１のスペーサ層は、膜厚が４０ｎｍ以上且つ５００ｎｍ以下であることを特徴とする請求項１〜３のいずれか１項に記載の窒化物半導体素子。
5. 前記第２のスペーサ層は、ＡｌＮからなることを特徴とする請求項１〜４のいずれか１項に記載の窒化物半導体素子。
6. 前記第２のスペーサ層は、膜厚が５ｎｍ以上且つ３０ｎｍ以下であることを特徴とする請求項１〜５のいずれか１項に記載の窒化物半導体素子。
7. 前記第１の層は、Ａｌ_xＧａ_1-xＮからなり、
   前記第２の層は、Ａｌ_yＧａ_1-yＮ（ｘ＜ｙ≦１）からなることを特徴とする請求項１〜６のいずれか１項に記載の窒化物半導体素子。
8. 前記第１の層は、格子定数が前記第１のスペーサ層よりも小さいことを特徴とする請求項１〜７のいずれか１項に記載の窒化物半導体素子。
9. 前記第２のスペーサ層は、前記超格子層との界面近傍において前記伸張歪が最も大きいことを特徴とする請求項１〜８のいずれか１項に記載の窒化物半導体素子。
10. 前記超格子層の最下層は、前記第１の層であることを特徴とする請求項１〜９のいずれか１項に記載の窒化物半導体素子。
11. 前記第１の層は、膜厚が前記第１のスペーサ層よりも薄いことを特徴とする請求項１〜１０のいずれか１項に記載の窒化物半導体素子。
12. 前記第２の層は、膜厚が前記第２のスペーサ層よりも薄いことを特徴とする請求項１〜１１のいずれか１項に記載の窒化物半導体素子。
13. 前記第１の層の膜厚は、２０ｎｍ以上、３０ｎｍ以下であり、
    前記第２の層の膜厚は、３ｎｍ以上、６ｎｍ以下であることを特徴とする請求項１〜１２のいずれか１項に記載の窒化物半導体素子。
14. 前記第１の層は、Ａｌ_xＧａ_1-xＮ（０＜ｘ＜０．５）からなることを特徴とする請求項１〜１３のいずれか１項に記載の窒化物半導体素子。
15. 前記歪み抑制層は、前記シリコン基板と前記動作層との間に複数組形成されていることを特徴とする請求項１〜１４のいずれか１項に記載の窒化物半導体素子。
16. トランジスタであることを特徴とする請求項１〜１５のいずれか１項に記載の窒化物半導体素子。
17. 前記動作層は、チャネル層を含むことを特徴とする請求項１６に記載の窒化物半導体素子。
18. 前記チャネル層は、ＧａＮ層であることを特徴とする請求項１７に記載の窒化物半導体素子。
19. 前記チャネル層の膜厚は、０．５μｍよりも大きく、６μｍよりも小さいことを特徴とする請求項１７又は１８に記載の窒化物半導体素子。
20. ダイオードであることを特徴とする請求項１〜１５のいずれか１項に記載の窒化物半導体素子。
    

Images