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JP2009266945A - 三次元積層不揮発性半導体メモリ - Google Patents

三次元積層不揮発性半導体メモリ Download PDF

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Abstract

【課題】BiCSメモリのソース拡散層の電位を安定化する。
【解決手段】本発明の例に係る三次元積層不揮発性半導体メモリは、第一方向に並んで配置される第一及び第二ブロックBK<i>, BK<i+1>から構成されるメモリセルアレイと、メモリセルアレイの第一方向に直交する第二方向の一端に配置されるドライバとを備える。半導体基板21内には、第一及び第二ブロックBK<i>, BK<i+1>に共通のソース拡散層24が配置され、第一及び第二ブロックBK<i>, BK<i+1>間には、下端がソース拡散層24に接続され、上端が３以上の導電層よりも上に配置されるソース線SLに接続されるコンタクトプラグXが配置される。
【選択図】 図２１

Description

本発明は、三次元積層不揮発性半導体メモリ(3D-stacked nonvolatile semiconductor memory)に関する。
三次元構造により大容量化を図りビットコストを抑える技術としてBiCS (Bit Cost Scalable)技術が知られている（例えば、非特許文献１を参照）。
BiCS技術が適用された不揮発性半導体メモリ（以下、BiCSメモリ）は、単なる三次元構造ではなく、デバイス構造及びプロセス技術の工夫により、積層数(number of stacked layers)の増加に比例してビットコストが低減するビットコストスケーラビリティを可能にすることを特徴とする。
例えば、BiCS技術が適用されたNAND型フラッシュメモリ（以下、BiCS-NANDフラッシュメモリ）の場合には、積層数の増加によりNAND列を構成するセル数を縦方向に増やすことで、二次元構造のNAND型フラッシュメモリのメモリ容量の限界を大幅に上回るメモリ容量を実現する。
しかし、BiCS-NANDフラッシュメモリを代表とするBiCSメモリは、独特なデバイス構造を有するため、それを実用化するために解決しなければならない課題も多い。
その一つに、ソース拡散層の電位の不安定化がある。
BiCSメモリでは、メモリセルアレイを構成するセルユニットは、半導体基板に対して縦方向に延びる複数の半導体柱の側面上に形成される。このため、複数のブロック直下の半導体基板内には、これら複数のブロックに共通にソース拡散層が形成される。このソース拡散層に対するコンタクトエリアは、メモリセルアレイ内に設けることが難しいため、通常は、メモリセルアレイ外においてソース拡散層をソース線に接続するためのコンタクトエリアを設けている。
しかし、この場合、メモリセルアレイ外にコンタクトエリアがあるために、ソース拡散層の抵抗に起因して、ソース拡散層内にソース電位の浮きなどの現象が発生し、ソース拡散層の電位を安定化することができなくなる。従って、これが、例えば、読み出し動作時の不安定要素となってしまう。
"Bit Cost Scalable Technology with Punch and Plug Process for Ultra High Density Flash Memory" 2007 Symposium on VLSI Technology Digest of Technical Papers.p14
本発明は、BiCS技術が適用された三次元積層不揮発性半導体メモリのソース拡散層の電位を安定化する技術について提案する。
本発明の例に係る三次元積層不揮発性半導体メモリは、半導体基板と、前記半導体基板上において第一方向に並んで配置される第一及び第二ブロックから構成されるメモリセルアレイと、前記メモリセルアレイの前記第一方向に直交する第二方向の一端に配置される第一ドライバとを備える。前記第一及び第二ブロックは、それぞれ、前記半導体基板上に互いに絶縁されてスタックされる３以上の導電層と、前記３以上の導電層上にこれらとは絶縁されて配置されるビット線と、下端が前記半導体基板に接続され、上端が前記ビット線に接続され、前記３以上の導電層を突き抜ける複数の半導体柱とから構成される。前記３以上の導電層のうち最上層は、前記第二方向に延びる複数の第一セレクトゲート線から構成され、前記３以上の導電層のうち最下層は、第二セレクトゲート線であり、前記３以上の導電層のうち前記最上層及び前記最下層を除く残りの導電層は、ワード線である。前記３以上の導電層のうち前記最上層を除く残りの導電層は、前記第一方向の幅が前記複数の第一セレクトゲート線の前記第一方向の幅よりも広いプレート状を有する。前記複数の第一セレクトゲート線の各々と前記複数の半導体柱及び前記第二セレクトゲート線と前記複数の半導体柱とによりそれぞれセレクトゲートトランジスタが構成され、前記ワード線と前記複数の半導体柱とによりそれぞれメモリセルが構成される。前記半導体基板内には、前記第一及び第二ブロックに共通のソース拡散層が配置され、前記第一及び第二ブロック間には、下端が前記ソース拡散層に接続され、上端が前記３以上の導電層よりも上に配置されるソース線に接続されるコンタクトプラグが配置される。
本発明によれば、BiCS技術が適用された三次元積層不揮発性半導体メモリのソース拡散層の電位を安定化できる。
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
１． 概要
本発明の例では、BiCSメモリ特有の構造を生かしたシャントエリアのレイアウトについて提案する。具体的には、メモリセルアレイ内の二つのブロック間に、下端がソース拡散層に接続され、上端が３以上の導電層よりも上に配置されるソース線に接続されるコンタクトプラグを配置する。
BiCSメモリ特有の構造、即ち、複数のブロックからなるメモリセルアレイ直下にベタ状にソース拡散層が形成される構造に起因するソース拡散層の電位の不安定化を防止するためには、メモリセルアレイ内に、ソース拡散層に電位を供給するためのシャントエリアを設ければよい。しかし、メモリセルアレイ内にシャントエリアを設けるためには、そのレイアウトについて工夫する必要がある。
そこで、本発明の例では、上述のようなBiCSメモリ特有の構造を生かしたシャントエリアのレイアウトについて提案する。
メモリセルアレイ内の二つのブロック間にコンタクトプラグを設けることで、シャントエリアによるメモリセルアレイの横方向の面積増大を最小限に抑えられる。また、このようなレイアウトによれば、例えば、メモリセルアレイ内において、ソース拡散層に対して定期的にコンタクトエリアを配置することができ、メモリセルアレイ外のみにコンタクトエリアを設ける場合に比べて、ソース拡散層の電位を安定化できる。
２． BiCSメモリ
(1) 基本構造
まず、BiCSメモリの基本構造について説明する。
図１は、BiCS-NANDフラッシュメモリの鳥瞰図を示している。
NANDフラッシュメモリは、例えば、各々が消去の一単位となる複数のブロックから構成される。ここでは、二つのブロックBK<i>, BK<i+1>について図示する。
半導体基板内に形成されるソース拡散層24は、例えば、全てのブロックに共通に１つ設けられる。ソース拡散層24は、コンタクトプラグPSLを介して、ソース線SL・M1に接続される。また、ソース拡散層24上には、例えば、導電性ポリシリコンから構成される3以上の導電層が積層される（本例では6層構造）。
最上層を除く残りの5つの導電層は、１つのブロックBK<i+1>内でそれぞれプレート状に形成され、かつ、そのＸ方向の端部は、各々の導電層にコンタクトをとるために階段状に形成される。最下層は、ソース線側セレクトゲート線SGSとなり、最下層及び最上層を除く残りの4つの導電層は、ワード線WL<0>, WL<1>, WL<2>, WL<3>となる。
最上層は、Ｘ方向に延びるライン状の複数の導電線から構成される。１つのブロックBK<i+1>内には、例えば、6本の導電線が配置される。最上層の例えば6本の導電線は、ビット線側セレクトゲート線SGD<0>, …SGD<5>となる。
そして、NANDセルユニットを構成するための複数の活性層（アクティブエリア）AAは、複数の導電層を突き抜けてソース拡散層24に達するように、Ｚ方向（半導体基板の表面に対して垂直方向）に柱状に形成される。
複数の活性層AAの上端は、Ｙ方向に延びる複数のビット線BL<0>, …BL<m>に接続される。また、ソース線側セレクトゲート線SGSは、コンタクトプラグPSGSを介して、Ｘ方向に延びる引き出し線SGS・M1に接続され、ワード線WL<0>, WL<1>, WL<2>, WL<3>は、それぞれ、コンタクトプラグをPWL<0>, PWL<1>, PWL<2>, PWL<3> 介して、Ｘ方向に延びる引き出し線WL<0>・M1, WL<1>・M1, WL<2>・M1, WL<3>・M1に接続される。
さらに、ビット線側セレクトゲート線SGD<0>, …SGD<5>は、それぞれ、コンタクトプラグPSGD<0>, …PSGD<5>を介して、Ｘ方向に延びる引き出し線SGD<0>・M1, …SGD<5>・M1に接続される。
複数のビット線BL<0>, …BL<m>及び引き出し線SGS・M1, WL<0>・M1, WL<1>・M1, WL<2>・M1, WL<3>・M1, SGD<0>・M1, …SGD<5>・M1は、例えば、金属から構成される。
図２は、図１のBiCS-NANDフラッシュメモリの平面図を示している。
柱状の複数の活性層AAは、半導体基板の上面から見た場合にアレイ状に配置され、メモリセルアレイ１５を構成する。NANDセルユニットは、複数の活性層AAの各々に形成されるが、その詳細については後述する。
WLドライバ11-i, 11-(i+1)は、引き出し線WL<0>・M1, WL<1>・M1, WL<2>・M1, WL<3>・M1を介してワード線WL<0>, WL<1>, WL<2>, WL<3>に接続され、これらを書き込み／読み出し／消去時に駆動する。
SGSドライバ12-i, 12-(i+1)は、引き出し線SGS・M1を介してソース線側セレクトゲート線SGSに接続される。SGDドライバ13は、引き出し線SGD<0>・M1, …SGD<5>・M1を介してビット線側セレクトゲート線SGD<0>, …SGD<5>に接続される。
SLドライバ14は、ソース線SL・M1を介してソース拡散層24に接続される。
このレイアウトでは、周辺回路としてのドライバを構成するトランジスタ数の増加を考慮して、WLドライバ11-i, 11-(i+1)及びSGSドライバ12-i, 12-(i+1)は、メモリセルアレイ１５のＸ方向の一端側に配置され、SGDドライバ13は、メモリセルアレイ１５のＸ方向の他端側に配置される。
図３は、図２のIII-III線に沿う断面図である。
P型半導体基板(P-sub)21内には、N型ウェル領域(N-well)22及びP型ウェル領域(P-well)23が形成される。ソース拡散層24は、N型拡散層であり、P型ウェル領域23内に形成される。
P型半導体基板21内には、Nチャネル型FET（例えば、Nチャネル型MOSFET）25が形成され、N型ウェル領域22内には、Pチャネル型FET（例えば、Pチャネル型MOSFET）26が形成される。これらトランジスタは、メモリセルアレイの周辺部に形成される周辺回路（例えば、ドライバ）を構成する。
ソース線側セレクトゲート線SGS及びワード線WL<0>, WL<1>, WL<2>, WL<3>は、第一メタル層M1内の引き出し線及び第一メタル層M1上の第二メタル層M2内の引き出し線を介して、ドライバを構成するトランジスタに接続される。
ワード線WL<3>を例にとると、ワード線WL<3>は、第一メタル層M1内の引き出し線WL<3>・M1及び第一メタル層M1上の第二メタル層M2内の引き出し線WL<3>・M2を介して、ワード線ドライバを構成するNチャネル型FET 25に接続される。
ここで、Nチャネル型FET 25及びPチャネル型FET 26のゲート電極は、例えば、ソース線側セレクトゲート線SGSと同時に形成される。
即ち、Nチャネル型FET 25及びPチャネル型FET 26のゲート電極は、ソース線側セレクトゲート線SGSと同じ構造及び同じ厚さを有する。
図４は、図２のIV-IV線に沿う断面図である。
複数の活性層（アクティブエリア）AAは、ソース線側セレクトゲート線SGS、ワード線WL<0>, WL<1>, WL<2>, WL<3>及びビット線側セレクトゲート線SGD<0>, …SGD<5>を突き抜けて、その一端（最下部）がソース拡散層24に接続され、その他端（最上部）がビット線BL<0>に接続される。
複数の活性層AAは、Ｚ方向（半導体基板の表面に対して垂直方向）に柱状に形成され、NANDセルユニット NANDは、複数の活性層AAの各々に形成される。
NANDセルユニット NANDの構造例を図５に示す。
メモリセルMCは、MONOS構造を有する。
MONOS構造とは、電荷蓄積層が窒化物(nitride)などの絶縁体から構成されるメモリセル構造のことである。ここでは、電荷蓄積層は、多層構造(Charge trap layers)とし、ONO(oxide/nitride/oxide)の例を挙げる。
セレクトゲートトランジスタSTは、例えば、メモリセルMCと同一構造を有する。
但し、セレクトゲートトランジスタSTのゲート絶縁膜については、メモリセルMCと異なる構造、即ち、電荷蓄積層を有しない構造（例えば、シリコン酸化膜の単一膜）としてもよい。
NANDセルユニットの鳥瞰図を図６に示す。
三次元構造のNANDセルユニットの特徴の一つは、ソース線側セレクトゲート線SGS、ワード線WL<0>, WL<1>, WL<2>, WL<3>及びビット線側セレクトゲート線SGD<0>, …SGD<5>が、柱状の活性層AAの側面を取り囲む構造を有している点にある。
このため、例えば、複数の活性層AAを細くして、半導体基板上により多くの活性層AAを形成し、大容量化を図っても、NANDセルユニットを構成するトランジスタの駆動力を十分に確保できることにある。
図７は、メモリセルアレイの等価回路を示している。
BiCS-NANDフラッシュメモリは、三次元構造を有するため、これに合わせて、等価回路も三次元的に記載している。
NAND列を構成するメモリセルの数は、多ければ多いほど大容量化に貢献できるが、BiCS構造の特質から、NAND列を構成するメモリセルの数が多くなるに従い、製造プロセス上、メモリセルの特性にばらつきが生じる可能性がある。
このような特性のばらつきを考慮する場合、NAND列を構成するメモリセルの数を少なめ（例えば、4個、8個など）とする。また、図７の等価回路で示される構造の上に、さらに同じ構造を積み重ねてもよい。
図８は、BiCS-NANDと二次元NANDとを比較して示す図である。
二次元構造のNAND型フラッシュメモリ(二次元NAND)では、１本のビット線BLに接続される１ブロック内のNANDセルユニットの数が１個であるのに対し、BiCS-NANDでは、１本のビット線BLに接続される１ブロック内のNANDセルユニットの数が複数個である。
従って、以下で説明するように、書き込み動作及び読み出し動作においては、１本のビット線BLに接続される１ブロック内の複数個のセルユニットのうちの１つをビット線側セレクトゲート線SGD<0>, …SGD<5>により選択する。
(2) 基本動作
図１乃至図８のBiCS-NANDフラッシュメモリの基本動作について説明する。
書き込み／読み出し／消去の基本動作は、二次元構造のNAND型フラッシュメモリと同じであるため、ここでは、BiCS-NANDフラッシュメモリに特有な事項について説明する。
BiCS-NANDフラッシュメモリは、１ブロックの概念が二次元構造のNAND型フラッシュメモリと異なる。
二次元構造のNAND型フラッシュメモリでは、１本のビット線に接続される１ブロック内のNANDセルユニットの数は１個であるが、BiCS-NANDフラッシュメモリでは、１本のビット線に接続される１ブロック内のNANDセルユニットの数は複数個である。
例えば、図２の平面図において、ビット線BL<0>に接続されるブロックBK<i+1>内のNANDセルユニットの数（図中、活性層AAの数に相当）は、６個である。
従って、書き込み動作及び読み出し動作においては、ビット線BL<0>に接続されるブロックBK<i+1>内の６個のNANDセルユニットのうちの１つを選択する必要がある。
この選択は、ビット線側セレクトゲート線SGD<0>, …SGD<5>により行う。ビット線側セレクトゲート線SGD<0>, …SGD<5>は、ブロックBK<i+1>内のＹ方向の６個のNANDセルユニットに個別に接続される。
消去動作は、二次元構造のNAND型フラッシュメモリと同様に、例えば、１ブロック内の全てのメモリセルに対して一括して行われる。
BiCS-NANDフラッシュメモリは、１つのメモリセルに２値データを記憶する２値メモリ、及び、１つのメモリセルに３値以上の多値データを記憶する多値メモリの両方に適用可能である。
３． 実施形態
本発明の実施形態について説明する。
(1) ブロックレイアウト
図９は、BiCSメモリのブロックレイアウトの第一例を示している。
このブロックレイアウトは、例えば、図１のBiCS-NANDフラッシュメモリに対応し、ビット線側セレクトゲート線ドライバをメモリセルアレイの一端に配置し、ワード線ドライバ及びソース線側セレクトゲート線ドライバをメモリセルアレイの他端に配置した点に特徴を有する。
メモリセルアレイ31のＸ方向の一端（左側）には、ドライバ33L、レベルシフタ34L及びアドレスデコーダ35Lが配置される。ドライバ33Lは、ビット線側セレクトゲート線SGDを駆動するドライバであり、転送トランジスタを含む。
メモリセルアレイ31のＸ方向の他端（右側）には、ドライバ33R、レベルシフタ34R及びアドレスデコーダ35Rが配置される。ドライバ33Rは、ワード線WL及びソース線側セレクトゲート線SGSを駆動するドライバであり、転送トランジスタを含む。
また、メモリセルアレイ31のＹ方向の一端には、センスアンプ32が配置される。メモリセルアレイ31上には、Ｙ方向に延びるビット線BL<0>, …BL<m>が配置され、ビット線BL<0>, …BL<m>は、センスアンプ32に接続される。
このブロックレイアウトは、図１のBiCS-NANDフラッシュメモリに対応するため、ブロックBK<0>, BL<1>, …BK<n>内にそれぞれ複数本のビット線側セレクトゲート線SGDが配置される。即ち、ビット線側セレクトゲート線SGDを駆動するドライバの面積が大きくなるため、メモリセルアレイ32の他端に配置されるワード線ドライバ及びソース線側セレクトゲート線ドライバとは別に、メモリセルアレイ32の一端にビット線側セレクトゲート線ドライバを配置する。
図１０は、BiCSメモリのブロックレイアウトの第二例を示している。
第二例の特徴は、第一例と比べると、ワード線WL、ソース線側セレクトゲート線SGS及びビット線側セレクトゲート線SGDを駆動するドライバ33を、まとめて、メモリセルアレイ31の一端に配置した点にある。
メモリセルアレイ31のＸ方向の一端（左側）には、ドライバ33、レベルシフタ34及びアドレスデコーダ35が配置される。ドライバ33は、ワード線WL、ソース線側セレクトゲート線SGS及びビット線側セレクトゲート線SGDを駆動するドライバであり、転送トランジスタを含む。
また、メモリセルアレイ31のＹ方向の一端には、センスアンプ32が配置される。メモリセルアレイ31上には、Ｙ方向に延びるビット線BL<0>, …BL<m>が配置され、ビット線BL<0>, …BL<m>は、センスアンプ32に接続される。
このように、ワード線WL、ソース線側セレクトゲート線SGS及びビット線側セレクトゲート線SGDを駆動するドライバ33をまとめることで、アドレスデコーダ34及びレベルシフタ35も一つにまとめることができ、周辺回路を効率的にレイアウトすることが可能になる。
しかし、このブロックレイアウトでは、メモリセルアレイ31が巨大化され、さらに、メモリセルの微細化により、ワード線WL、ソース線側セレクトゲート線SGS及びビット線側セレクトゲート線SGDが狭ピッチ化されると、寄生容量による信号遅延が問題となる。
特に、BiCSメモリでは、ワード線WL及びソース線側セレクトゲート線SGSがプレート状に形成される。このため、これら導電線間の寄生容量が大きく、カップリングノイズの原因となる。
図１１は、BiCSメモリのブロックレイアウトの第三例を示している。
第三例の特徴は、第二例と比べると、二つのメモリセルアレイ31L, 31Rを設けた点に特徴を有する。二つのメモリセルアレイ31L, 31Rを設けることで、各メモリセルアレイ内のワード線WL、ソース線側セレクトゲート線SGS及びビット線側セレクトゲート線SGDを短くできるため、信号遅延及びカップリングノイズを抑制できる。
メモリセルアレイ31L, 31Rは、Ｘ方向に並んで配置される。メモリセルアレイ31L, 31Rの間には、ドライバ33L, 33R、レベルシフタ34及びアドレスデコーダ35が配置される。ドライバ33L, 33Rは、ワード線WL、ソース線側セレクトゲート線SGS及びビット線側セレクトゲート線SGDを駆動するドライバであり、転送トランジスタを含む。
また、メモリセルアレイ31L, 31RのＹ方向の一端には、センスアンプ32L, 32Rが配置される。メモリセルアレイ31L, 31R上には、Ｙ方向に延びるビット線BL<0>, …BL<m>が配置され、ビット線BL<0>, …BL<m>は、センスアンプ32L, 32Rに接続される。
このブロックレイアウトでは、レベルシフタ34及びアドレスデコーダ35は、二つのメモリセルアレイ31L, 31Rで共有化されるが、ドライバ33Lは、メモリセルアレイ31Lに対応して設けられ、ドライバ33Rは、メモリセルアレイ31Rに対応して設けられる。
このように、二つのメモリセルアレイ31L, 31Rでドライバ33L, 33Rを共有化できない理由は、これらドライバを構成するトランジスタの数が多いため、共有化すると、メモリセルアレイ31L, 31Rとドライバ33L, 33Rとを接続する配線レイアウトが複雑になるからである。即ち、メモリセルアレイごとにドライバを設ければ、二つのメモリセルアレイでドライバを共有する場合よりも配線レイアウトが簡略化される。
図１２は、BiCSメモリのブロックレイアウトの第四例を示している。
第四例の特徴は、第三例と比べると、ワード線WL、ソース線側セレクトゲート線SGS及びビット線側セレクトゲート線SGDを駆動するドライバ33を二つのメモリセルアレイ31L, 31Rで共有化した点に特徴を有する。
このドライバ33の共有化は、ドライバ33の面積、即ち、ドライバ33を構成するトランジスタ数を削減することにより実現される。トランジスタ数が削減されれば、メモリセルアレイ31L, 31Rとドライバ33L, 33Rとを接続する配線レイアウトが複雑化しないからである。ドライバ33を構成するトランジスタ数の削減は、例えば、複数のブロックでビット線側セレクトゲート線を共有化することにより達成される。
メモリセルアレイ31L, 31Rは、Ｘ方向に並んで配置される。メモリセルアレイ31L, 31Rの間には、ドライバ33、レベルシフタ34及びアドレスデコーダ35が配置される。ドライバ33は、ワード線WL、ソース線側セレクトゲート線SGS及びビット線側セレクトゲート線SGDを駆動するドライバであり、転送トランジスタを含む。
また、メモリセルアレイ31L, 31RのＹ方向の一端には、センスアンプ32L, 32Rが配置される。メモリセルアレイ31L, 31R上には、Ｙ方向に延びるビット線BL<0>, …BL<m>が配置され、ビット線BL<0>, …BL<m>は、センスアンプ32L, 32Rに接続される。
このブロックレイアウトでは、ドライバ33、レベルシフタ34及びアドレスデコーダ35は、二つのメモリセルアレイ31L, 31Rで共有化される。
尚、配線レイアウトの複雑化なく、ドライバ33を二つのメモリセルアレイ31L, 31Rで共有化できれば、第一例乃至第四例のなかで、この第四例のブロックレイアウトが最も好ましいブロックレイアウトとなる。
(2) シャントエリアのレイアウト
本発明の例は、メモリセルアレイ内にシャントエリアを設ける点に特徴を有する。以下では、メモリセルアレイ内のソース線、ビット線及びビット線側セレクトゲート線のレイアウトを中心に説明する。
A. 第一の実施形態
図１３は、第一の実施形態のレイアウトの概念図を示している。図１４は、図１３の概念図を具体的にデバイスにした場合の平面レイアウトを示している。
第一の実施形態は、図９のブロックレイアウトに対応する。即ち、ビット線側セレクトゲート線SGD<0>, …SGD<5>に接続されるドライバ33Lは、メモリセルアレイ31のＸ方向の一端（左側）に配置され、かつ、ワード線WL<0>, …WL<3>及びソース線側セレクトゲート線SGSに接続されるドライバ33Rとは独立に設けられる。
二つのブロックBK<i>, BK<i+1>は、それぞれ、半導体基板上に互いに絶縁されてスタックされる３以上の導電層と、３以上の導電層上にこれらとは絶縁されて配置されるビット線BL<0>, …BL<m>と、下端が半導体基板に接続され、上端がビット線BL<0>, …BL<m>に接続され、３以上の導電層を突き抜ける複数の活性層（半導体柱）AAとから構成される。
３以上の導電層のうち最上層は、複数のビット線側セレクトゲート線SGD<0>, …SGD<5>から構成され、３以上の導電層のうち最下層は、ソース線側セレクトゲート線SGSであり、３以上の導電層のうち最上層及び最下層を除く残りの導電層は、ワード線WL<0>, …WL<3>である。
本例では、１つのブロック内のビット線側セレクトゲート線SGD<0>, …SGD<5>の数が6本、ワード線WL<0>, …WL<3>の数が4本であるが、これに限られることはない。即ち、１つのブロック内のビット線側セレクトゲート線の数については、1本以上、ワード線の数についても、1本以上であればよい。
また、３以上の導電層のうち最上層を除く残りの導電層は、Ｙ方向の幅がビット線側セレクトゲート線SGD<0>, …SGD<5>のＹ方向の幅よりも広いプレート状を有する。
そして、ビット線側セレクトゲート線SGD<0>, …SGD<5>と活性層AAとによりビット線側セレクトゲートトランジスタが構成され、ソース線側セレクトゲート線SGSと活性層AAとによりソース線側セレクトゲートトランジスタが構成される。また、ワード線WL<0>, …WL<3>と活性層AAとによりメモリセルが構成される。
また、メモリセルアレイ31とドライバ33Lとの間の領域は、両者を接続するための引き出し線（導電線）SGD<0>・M1, …SGD<5>・M1が配置される引き出し部36Lとなる。同様に、メモリセルアレイ31とドライバ33Rとの間の領域は、両者を接続するための引き出し線（導電線）WL<0>・M1, …WL<3>・M1, SGS・M1が配置される引き出し部36Rとなる。
ここで、ブロックBK<i>内のビット線側セレクトゲート線SGD<0>, …SGD<5>とブロックBK<i+1>内のビット線側セレクトゲート線SGD<0>, …SGD<5>とは、メモリセルアレイ31のＸ方向の一端において一対一に共通接続されたうえでドライバ33Lに接続される。
具体的には、ブロックBK<i>内のビット線側セレクトゲート線SGD<0>, …SGD<5>のうちブロックBK<i+1>側からｉ（ｉは自然数）番目のビット線側セレクトゲート線は、ブロックBK<i+1>内のビット線側セレクトゲート線SGD<0>, …SGD<5>のうちブロックBK<i>側からｉ番目のビット線側セレクトゲート線に共通接続される。
従って、ビット線側セレクトゲート線SGD<0>, …SGD<5>は、全体として折り返しレイアウト(folded layout)を有する。
このような折り返しレイアウトは、例えば、側壁(side wall)をマスクとして下地をエッチングする側壁マスク技術(side wall masking technology)を利用することにより容易に形成できる。
ビット線BL<0>, …BL<m>の間には、シャントエリアSHが配置される。
シャントエリアSHは、ビット線BL<0>, …BL<m>に沿って設けられる。シャントエリアSH内には、ビット線BL<0>, …BL<m>が延びる方向と同一方向に延びるソース線STLが配置される。ソース線STLは、ビット線BL<0>, …BL<m>の横に並んで配置される。
二つのブロックBK<i>, BK<i+1>の直下の半導体基板内には、これらブロックに共通のソース拡散層が配置される。また、二つのブロックBK<i>, BK<i+1>間には、下端がソース拡散層に接続され、上端が３以上の導電層よりも上に配置されるソース線STLに接続されるコンタクトプラグXが配置される。
コンタクトプラグXは、ソース拡散層の電位を安定化させるために、ソース拡散層に対してソース電位を供給する。
コンタクトプラグXは、例えば、複数の活性層（半導体柱）AAと同じ構造を持つ半導体柱により構成される。また、コンタクトプラグXは、複数の活性層（半導体柱）AAと異なる構造、例えば、メタル又はそのスタック構造により構成されていてもよい。
第一の実施形態では、シャントエリアSHをメモリセルアレイ内に配置しているため、ソース拡散層の電位の安定化に貢献できる。
また、第一の実施形態では、Ｙ方向に並んで配置される二つのブロック内のビット線側セレクトゲート線SGD<0>, …SGD<5>を一対一に共通接続しているため、それを駆動するドライバ33Lの面積も小さくなる。従って、周辺回路の面積が小さくなり、BiCSメモリの実用化に貢献できる。
第一の実施形態では、二つのブロックBK<i>, BK<i+1>は互いに隣接しているが、両者の間に他のブロックが配置されていても構わない。また、二つのブロックBK<i>, BK<i+1>でビット線側セレクトゲート線を共有化しているが、三つ以上のブロック又はメモリセルアレイ内の全てのブロックでビット線側セレクトゲート線を共有化してもよい。
B. 第二の実施形態
図１５は、第二の実施形態のレイアウトの概念図を示している。図１６は、図１５の概念図を具体的にデバイスにした場合の平面レイアウトを示している。
本例は、図１０乃至図１２のブロックレイアウトに対応する。即ち、メモリセルアレイ31のＸ方向の一端（右側）に配置されるドライバ33 (33L, 33R)は、ワード線WL<0>, …WL<3>、ソース線側セレクトゲート線SGS及びビット線側セレクトゲート線SGD<0>, …SGD<5>に接続される。
ここで注意しなければならない点は、図１５及び図１６のレイアウトがそのまま適用されるのは、図１１のメモリセルアレイ31Lとドライバ33Lとの間、及び、図１２のメモリセルアレイ31Lとドライバ33との間に限定されるということである。
残りの図１０のメモリセルアレイ31とドライバ33との間、図１１のメモリセルアレイ31Rとドライバ33Rとの間、及び、図１２のメモリセルアレイ31Rとドライバ33との間については、図１５及び図１６のレイアウトを左右反転させたレイアウトが適用される。
二つのブロックBK<i>, BK<i+1>は、それぞれ、半導体基板上に互いに絶縁されてスタックされる３以上の導電層と、３以上の導電層上にこれらとは絶縁されて配置されるビット線BL<0>, …BL<m>と、下端が半導体基板に接続され、上端がビット線BL<0>, …BL<m>に接続され、３以上の導電層を突き抜ける複数の活性層（半導体柱）AAとから構成される。
３以上の導電層のうち最上層は、複数のビット線側セレクトゲート線SGD<0>, …SGD<5>から構成され、３以上の導電層のうち最下層は、ソース線側セレクトゲート線SGSであり、３以上の導電層のうち最上層及び最下層を除く残りの導電層は、ワード線WL<0>, …WL<3>である。
本例では、１つのブロック内のビット線側セレクトゲート線SGD<0>, …SGD<5>の数が6本、ワード線WL<0>, …WL<3>の数が4本であるが、これに限られることはない。即ち、１つのブロック内のビット線側セレクトゲート線の数については、1本以上、ワード線の数についても、1本以上であればよい。
また、３以上の導電層のうち最上層を除く残りの導電層は、Ｙ方向の幅がビット線側セレクトゲート線SGD<0>, …SGD<5>のＹ方向の幅よりも広いプレート状を有する。
そして、ビット線側セレクトゲート線SGD<0>, …SGD<5>と活性層AAとによりビット線側セレクトゲートトランジスタが構成され、ソース線側セレクトゲート線SGSと活性層AAとによりソース線側セレクトゲートトランジスタが構成される。また、ワード線WL<0>, …WL<3>と活性層AAとによりメモリセルが構成される。
また、メモリセルアレイ31 (31L, 31R)とドライバ33 (33L, 33R)との間の領域は、両者を接続するための引き出し線（導電線）WL<0>・M1, …WL<3>・M1, SGS・M1, SGD<0>・M1, …SGD<5>・M1が配置される引き出し部36となる。
ここで、ブロックBK<i>内のビット線側セレクトゲート線SGD<0>, …SGD<5>とブロックBK<i+1>内のビット線側セレクトゲート線SGD<0>, …SGD<5>とは、メモリセルアレイ31のＸ方向の一端（右側）において一対一に共通接続されたうえでドライバ33 (33L, 33R)に接続される。
具体的には、ブロックBK<i>内のビット線側セレクトゲート線SGD<0>, …SGD<5>のうちブロックBK<i+1>側からｉ（ｉは自然数）番目のビット線側セレクトゲート線は、ブロックBK<i+1>内のビット線側セレクトゲート線SGD<0>, …SGD<5>のうちブロックBK<i>側からｉ番目のビット線側セレクトゲート線に共通接続される。
従って、ビット線側セレクトゲート線SGD<0>, …SGD<5>は、全体として折り返しレイアウト(folded layout)を有する。
このような折り返しレイアウトは、例えば、側壁をマスクとして下地をエッチングする側壁マスク技術を利用することにより容易に形成できる。
ビット線BL<0>, …BL<m>の間には、シャントエリアSHが配置される。
シャントエリアSHは、ビット線BL<0>, …BL<m>に沿って設けられる。シャントエリアSH内には、ビット線BL<0>, …BL<m>が延びる方向と同一方向に延びるソース線STLが配置される。ソース線STLは、ビット線BL<0>, …BL<m>の横に並んで配置される。
二つのブロックBK<i>, BK<i+1>の直下の半導体基板内には、これらブロックに共通のソース拡散層が配置される。また、二つのブロックBK<i>, BK<i+1>間には、下端がソース拡散層に接続され、上端が３以上の導電層よりも上に配置されるソース線STLに接続されるコンタクトプラグXが配置される。
コンタクトプラグXは、ソース拡散層の電位を安定化させるために、ソース拡散層に対してソース電位を供給する。
コンタクトプラグXは、例えば、複数の活性層（半導体柱）AAと同じ構造を持つ半導体柱により構成される。また、コンタクトプラグXは、複数の活性層（半導体柱）AAと異なる構造、例えば、メタル又はそのスタック構造により構成されていてもよい。
第二の実施形態でも、シャントエリアSHをメモリセルアレイ内に配置しているため、ソース拡散層の電位の安定化に貢献できる。
また、第二の実施形態では、Ｙ方向に並んで配置される二つのブロック内のビット線側セレクトゲート線SGD<0>, …SGD<5>を一対一に共通接続しているため、それを駆動するドライバ33 (33L, 33R)の面積も小さくなる。従って、周辺回路の面積が小さくなり、BiCSメモリの実用化に貢献できる。
また、第二の実施形態では、メモリセルアレイ31 (31L, 31R)の一端に配置される引き出し線WL<0>・M1, …WL<3>・M1, SGS・M1, SGD<0>・M1, …SGD<5>・M1の数が増えるが、これらは、二つのブロックBK<i>, BK<i+1>のＹ方向のサイズの範囲内に収めれば足りるため、引き出し線WL<0>・M1, …WL<3>・M1, SGS・M1, SGD<0>・M1, …SGD<5>・M1のレイアウトが複雑化することはない。
第二の実施形態では、二つのブロックBK<i>, BK<i+1>は互いに隣接しているが、両者の間に他のブロックが配置されていても構わない。また、二つのブロックBK<i>, BK<i+1>でビット線側セレクトゲート線を共有化しているが、三つ以上のブロック又はメモリセルアレイ内の全てのブロックでビット線側セレクトゲート線を共有化してもよい。
C. その他の実施形態
図１７は、メモリセルアレイの両側にドライバを配置するレイアウトを示している。
同図に示すように、メモリセルアレイ31の両側にドライバ33を配置すると、例えば、ブロック１個当りのドライバ33のＹ方向のサイズを広げることができる（トランジスタの個数を多くすることができる）ため、結果として、ドライバ33のＸ方向のサイズを狭めることができ（トランジスタの個数を少なくすることができ）、引き出し部36内の引き出し線（導電線）WL<0>・M1, …WL<3>・M1, SGS・M1, SGD<0>・M1, …SGD<5>・M1のレイアウトがさらに簡素化される。
シャントエリアSHに関しては、上述の第一及び第二の実施形態と同じであるため、ここでは、その説明を省略する。
この実施形態でも、シャントエリアSHをメモリセルアレイ内に配置しているため、ソース拡散層の電位の安定化に貢献できる。
尚、図１０乃至図１２に示すように、メモリセルアレイ31 (31L, 31R)の片側にドライバ33 (33L, 33R)を配置するか、又は、図１５に示すように、メモリセルアレイ31の両側にドライバ33を配置するかは、BiCSメモリ（チップ）の仕様や、周辺回路の面積効率などを考慮して決定する。
(3) シャントエリア内のコンタクトプラグ構造
シャントエリア内のコンタクトプラグ構造について説明する。
図１８は、図１６のＸＶＩＩＩ−ＸＶＩＩＩ線に沿う断面図、図１９は、図１６のＸＩＸ−ＸＩＸ線に沿う断面図、図２０は、図１６のＸＸ−ＸＸ線に沿う断面図、図２１は、図１６のＸＸＩ−ＸＸＩ線に沿う断面図である。
まず、ブロックBK<i>, BK<i+1>内のシャントエリアSH内では、活性層（半導体柱）AAが形成されない。即ち、シャントエリアSH内にセルユニット（メモリセル）が形成されることはない。ブロックBK<i>, BK<i+1>内のシャントエリアSHを除くエリア内には、活性層AAが形成される。活性層AAの側面上には、セルユニットAが形成される。セルユニットAの構造は、例えば、図５に示すようになる。
ブロックBK<i>, BK<i+1>間のシャントエリアSH内には、コンタクトプラグXが形成される。コンタクトプラグXは、ブロックBK<i>, BK<i+1>間に設けられるため、メモリセルアレイ31内の３以上の導電層を突き抜けることはない。
図２２は、図１９及び図２１のエリアB内のコンタクトプラグの構造例を示している。
コンタクトプラグXは、同図（ａ）に示すように、メモリセルアレイ内の活性層（半導体柱）と同じ構造を持つ半導体柱により構成されていてもよいし、また、同図（ｂ）に示すように、活性層と異なる構造、例えば、メタル又はそのスタック構造により構成されていてもよい。
(4) シャントエリアの全体構造
図２３は、シャントエリアの全体構造について示している。
本例は、図１２のブロックレイアウトに対応する。
セルソースデコーダ３７は、メモリセルアレイ31L, 31RのY方向の一端に配置され、センスアンプ32L, 32Rは、メモリセルアレイ31L, 31RのY方向の他端に配置される。シャントエリアSHは、ビット線BL<0>, …BL<m>が延びるY方向に延び、シャントエリアSH内には、Y方向に延びるソース線STLが配置される。
シャントエリアSHは、メモリセルアレイ31L, 31R内において、X方向に定期的に設けられる。また、下端がソース拡散層24に接続され、上端がソース線STLに接続されるコンタクトプラグXは、ブロックBK<0>, BK<1>, …BK<n>の間に定期的に設けられる。但し、シャントエリアSH及びコンタクトプラグXは、必ずしも定期的に設ける必要はない。
また、本例では、コンタクトプラグXは、ブロックBK<0>, BK<1>, …BK<n>の間のエリアの全てに設けられているが、例えば、ブロックBK<0>, BK<1>, …BK<n>の間のエリアの一部にコンタクトプラグXが設けられていなくてもよい。
(5) 変形例
シャントエリアのレイアウトの変形例について説明する。
A. 第一の変形例
図２４は、第一の変形例に係わるシャントエリアのレイアウトを示している。図２５は、図２４のＸＸＶ−ＸＸＶ線に沿う断面図、図２６は、図２４のＸＸＶＩ−ＸＸＶＩ線に沿う断面図である。
この変形例は、ビット線BL<0>, …BL<m>上及びソース線STL上に、ソース線STLに接続される共通ソース線STL・commonを配置した点に特徴を有する。
この変形例では、第二の実施形態（図１５及び図１６）を基本とするが、当然に、第一の実施形態（図１３及び図１４）に適用することも可能である。
ビット線BL<0>, …BL<m>上及びソース線STL上には、ソース線STLに接続される共通ソース線STL・commonが配置される。共通ソース線STL・commonのレイアウトについては、特に限定されない。例えば、共通ソース線STL・commonは、メモリセルアレイ31上にベタ状に形成されていてもよいし、ソース線STLの幅よりも広い幅を有する導電線であってもよい。また、共通ソース線STL・commonは、格子レイアウトを有していてもよい。
ビット線BL<0>, …BL<m>及びソース線STLは、例えば、第一のメタル層M1内に形成され、共通ソース線STL・commonは、例えば、第一のメタル層M1上の第二のメタル層M2内に形成される。
その他の構成については、第二の実施形態と同じであるため、ここでは、その説明については、省略する。
B. 第二の変形例
図２７は、第二の変形例に係わるシャントエリアのレイアウトを示している。図２８は、図２７のＸＸＶＩＩＩ−ＸＸＶＩＩＩ線に沿う断面図、図２９は、図２７のＸＩＸ−ＸＩＸ線に沿う断面図、図３０は、図２７のＸＸＸ−ＸＸＸ線に沿う断面図である。
この変形例は、ビット線BL<0>, …BL<m>間のシャントエリアSH内に、電気的にフローティング状態のダミービット線DMYを配置した点に特徴を有する。
この変形例でも、第二の実施形態（図１５及び図１６）を基本とするが、当然に、第一の実施形態（図１３及び図１４）に適用することも可能である。
ビット線BL<0>, …BL<m>間のシャントエリアSH内には、電気的にフローティング状態のダミービット線DMYが配置される。また、コンタクトプラグX上のシャントエリアSH内には、接続体（導電体）CNNが配置される。
ソース線STLは、ビット線BL<0>, …BL<m>上、ダミービット線DMY上及び接続体CNN上に配置され、かつ、接続体CNNを介してコンタクトプラグXの上端に接続される。
ソース線STLのレイアウトについては、特に限定されない。例えば、ソース線STLは、メモリセルアレイ31上にベタ状に形成されていてもよいし、ビット線BL<0>, …BL<m>の幅よりも広い幅を有する導電線であってもよい。また、ソース線STLは、格子レイアウトを有していてもよい。
ビット線BL<0>, …BL<m>、ダミービット線DMY及び接続体CNNは、例えば、第一のメタル層M1内に形成され、ソース線STLは、例えば、第一のメタル層M1上の第二のメタル層M2内に形成される。
その他の構成については、第二の実施形態と同じであるため、ここでは、その説明については、省略する。
C. 第三の変形例
図３１及び図３２は、第三の変形例に係わるシャントエリアのレイアウトを示している。図３１は、ブロック内の構造、図３２は、ブロック間の構造である。
第三の変形例は、第一及び第二の変形例を基本とする。
以下では、第一の変形例を基本とした場合について示す。
この変形例の特徴は、半導体基板21上に、二つのメモリセルアレイL1, L2を積み重ね、この場合に、二つのメモリセルアレイL1, L2で共通ソース線STL・commonを共有化した点にある。
上側のメモリセルアレイL2の構造は、下側のメモリセルアレイL1の構造と同じである。ここでは、図面を簡略化するため、上側のメモリセルアレイL2の構造については省略している。また、上側のメモリセルアレイL2の活性層（半導体柱）及びコンタクトプラグXは、下側のメモリセルアレイL1内の共通ソース線STL・commonに接続される。
このように、共通ソース線STL・commonを共有化することで、半導体基板21上に、二つ又はそれ以上のメモリセルアレイL1, L2を積み重ねることができる。
メモリセルアレイL1, L2の積み重ね技術は、例えば、BiCS-NANDフラッシュメモリにおいて、活性層（半導体柱）AAの加工精度の問題からその高さを十分に高くできない場合、即ち、NANDセルユニット内のメモリセル数を多くできない場合に、非常に有効である。
(6) まとめ
以上のように、本発明の実施形態によれば、BiCS技術が適用された三次元積層不揮発性半導体メモリのソース拡散層の電位を安定化することができる。
４． 適用例
本発明の技術は、ビットコストスケーラビリティを実現するため、１つのセルユニットが直列接続された複数のメモリセル(NAND列)から構成されるBiCS-NANDフラッシュメモリに有効であるが、それ以外にも、BiCS技術が適用された三次元積層不揮発性半導体メモリに適用可能である。
また、BiCSメモリのメモリセル構造については、電荷蓄積層が絶縁体（例えば、窒化物）から構成されるいわゆるMONOS型が有効であると考えられているが、本発明の例は、これに限られず、電荷蓄積層が導電性ポリシリコンから構成されるフローティングゲート型に適用することも可能である。
さらに、1つのメモリセルに記憶させるデータ値については、２値(two-level)であってもよいし、３値(three-level)以上の多値(multi-level)であってもよい。
５． むすび
本発明によれば、BiCS技術が適用された三次元積層不揮発性半導体メモリのソース拡散層の電位を安定化することができる。
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
BiCS-NANDフラッシュメモリの鳥瞰図。 BiCS-NANDフラッシュメモリの平面図。 図２のIII-III線に沿う断面図。 図２のIV-IV線に沿う断面図。 NANDセルユニットの構造図。 NANDセルユニットの鳥瞰図。 メモリセルアレイの等価回路図。 BiCS-NANDと二次元NANDとの比較図。 ブロックレイアウトの第一例を示す図。 ブロックレイアウトの第二例を示す図。 ブロックレイアウトの第三例を示す図。 ブロックレイアウトの第四例を示す図。 第一の実施形態のレイアウトの概念図。 図１３をデバイス化したときの平面図。 第二の実施形態のレイアウトの概念図。 図１５をデバイス化したときの平面図。 その他の実施形態のレイアウトの概念図。 図１６のＸＶＩＩＩ−ＸＶＩＩＩ線に沿う断面図。 図１６のＸＩＸ−ＸＩＸ線に沿う断面図。 図１６のＸＸ−ＸＸ線に沿う断面図。 図１６のＸＸＩ−ＸＸＩ線に沿う断面図。 シャントエリア内のコンタクトプラグ構造を示す断面図。 シャントエリアの全体構造を示す平面図。 第一の変形例のレイアウトを示す平面図。 図２４のＸＸＶ−ＸＸＶ線に沿う断面図。 図２４のＸＸＶＩ−ＸＸＶＩ線に沿う断面図。 第二の変形例のレイアウトを示す平面図。 図２７のＸＸＶＩＩＩ−ＸＸＶＩＩＩ線に沿う断面図。 図２７のＸＩＸ−ＸＩＸ線に沿う断面図。 図２７のＸＸＸ−ＸＸＸ線に沿う断面図。 第三の変形例の構造を示す断面図。 第三の変形例の構造を示す断面図。
符号の説明
WL<0>, …WL<3>: ワード線、 BL<0>, …BL<m>: ビット線、 SGS: ソース線側セレクトゲート線、 SGD<0>, …SGD<5>: ビット線側セレクトゲート線、 AA: アクティブエリア。

Claims (5)

  1. 半導体基板と、前記半導体基板上において第一方向に並んで配置される第一及び第二ブロックから構成されるメモリセルアレイと、前記メモリセルアレイの前記第一方向に直交する第二方向の一端に配置されるドライバとを具備し、
    前記第一及び第二ブロックは、それぞれ、前記半導体基板上に互いに絶縁されてスタックされる３以上の導電層と、前記３以上の導電層上にこれらとは絶縁されて配置されるビット線と、下端が前記半導体基板に接続され、上端が前記ビット線に接続され、前記３以上の導電層を突き抜ける複数の半導体柱とから構成され、
    前記３以上の導電層のうち最上層は、前記第二方向に延びる複数の第一セレクトゲート線から構成され、前記３以上の導電層のうち最下層は、第二セレクトゲート線であり、前記３以上の導電層のうち前記最上層及び前記最下層を除く残りの導電層は、ワード線であり、
    前記３以上の導電層のうち前記最上層を除く残りの導電層は、前記第一方向の幅が前記複数の第一セレクトゲート線の前記第一方向の幅よりも広いプレート状を有し、
    前記複数の第一セレクトゲート線の各々と前記複数の半導体柱及び前記第二セレクトゲート線と前記複数の半導体柱とによりそれぞれセレクトゲートトランジスタが構成され、前記ワード線と前記複数の半導体柱とによりそれぞれメモリセルが構成され、
    前記半導体基板内には、前記第一及び第二ブロックに共通のソース拡散層が配置され、前記第一及び第二ブロック間には、下端が前記ソース拡散層に接続され、上端が前記３以上の導電層よりも上に配置されるソース線に接続されるコンタクトプラグが配置される
    ことを特徴とする三次元積層不揮発性半導体メモリ。
  2. 前記コンタクトプラグは、前記複数の半導体柱と同じ構造を持つ半導体柱により構成されることを特徴とする請求項１に記載の三次元積層不揮発性半導体メモリ。
  3. 前記ビット線の横に配置されるダミービット線及び接続体を有し、前記ソース線は、前記ビット線よりも上に配置され、かつ、前記接続体を介して前記コンタクトプラグの上端に接続され、前記ダミービット線は、フローティング状態であることを特徴とする請求項１又は２に記載の三次元積層不揮発性半導体メモリ。
  4. 前記ソース線は、前記ビット線の横に配置され、前記ビット線及び前記ソース線は、共に、前記第一方向に延びることを特徴とする請求項１又は２に記載の三次元積層不揮発性半導体メモリ。
  5. 前記ソース線は、前記ビット線及び前記ソース線よりも上に配置される共通ソース線に接続されることを特徴とする請求項４に記載の三次元積層不揮発性半導体メモリ。
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