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JP2008004765A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置 Download PDF

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Abstract

【課題】選択ゲートトランジスタによるカットオフ特性を確保し、メモリセルを半導体基板上に積層化配置し、大容量化を図る。
【解決手段】ソース線ＳＬに接続された選択ゲートトランジスタＴＧＳと、ビット線２０に接続された選択ゲートトランジスタＴＧＤと、選択ゲートトランジスタＴＧＳと選択ゲートトランジスタＴＧＤの間に接続され，メモリセルトランジスタＭ１０〜Ｍ１３がソース／ドレイン領域２６を介して直列接続された第１メモリセルストリングと、第１メモリセルストリングに並列接続され，メモリセルトランジスタＭ２０〜Ｍ２３がソース／ドレイン領域２６を介して直列接続された第２メモリセルストリングとを備え、第１，及び第２メモリストリングは半導体基板１０上に層間絶縁膜３４を介して積層化配置され、選択ゲートトランジスタＴＧＳ，及びＴＧＤは半導体基板１０上に配置されるＮＡＮＤ型不揮発性半導体記憶装置。
【選択図】図１

Description

本発明は不揮発性半導体記憶装置に関し、特に、メモリセルトランジスタを積層化して大容量化する不揮発性半導体記憶装置に関する。
ＮＡＮＤ型不揮発性半導体記憶装置は、ゲート絶縁膜中に電荷蓄積層を含むトランジスタ、例えば、フローティングゲート電極層を有する積層ゲート構造のメモリセルトランジスタ、或いは、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層構造からなら絶縁膜(ＯＮＯ構造)をゲート絶縁膜としたメモリセルトランジスタ（ＭＯＮＯＳ構造或いはＳＯＮＯＳ構造）をメモリセルとして複数個、直列接続し、その両端を通常のＭＯＳトランジスタからなる選択ゲートトランジスタで挟んだ構成を有する。
選択ゲートトランジスタがメモリセルトランジスタと同構造の積層構造からなるトランジスタである場合には、特に選択ゲートトランジスタをターゲットに書き込み、消去を行なう意図はなくても、読み出し状態の電圧ストレスなどで選択ゲートトランジスタの電荷蓄積層に電子、正孔が蓄積される可能性は皆無ではない。その場合、選択ゲートトランジスタがｎチャネルＭＯＳトランジスタの場合、それぞれ、しきい値が高くなってオン（ＯＮ）しなくなったり、しきい値が下がってオフ（ＯＦＦ）しなくなって、選択性を阻害するという問題が発生する。そのため、選択ゲートトランジスタは、メモリセルトランジスタとは別の製造工程を必要とする。
メモリセルトランジスタがＯＮＯ構造を有する場合は、シリコン半導体基板上にシリコン酸化膜、シリコン窒化膜、シリコン酸化膜を形成した後、或いは、シリコン酸化膜、シリコン窒化膜を形成した後、選択ゲートトランジスタ領域となる部分は、一旦、形成した絶縁膜を剥離し、その後、酸化によって、シリコン酸化膜を形成し、選択ゲートトランジスタを通常のＭＯＳ構造のトランジスタとする。
フローティングゲート構造を有するメモリセルトランジスタの場合は、リソグラフィを含めてゲートの加工においては、選択ゲートトランジスタとメモリセルトランジスタとが同一構造であることが望ましい。したがって、下層のゲート電極は各選択ゲートトランジスタ毎には分離しないものの選択ゲートトランジスタも２層構造となるが、そのままでは、フローティングゲート構造となるため、セルアレイ端、乃至はセルアレイ内に、フローティングゲート電極層とコントロールゲート電極層からなる２層ゲートを、コンタクトする部分を設ける必要がある。
以上のように、選択ゲートトランジスタの存在が製造工程を煩雑にし、かつ、選択ゲートトランジスタとメモリセルトランジスタとの間には、ゲート絶縁膜の作りわけに伴うスペースを必要としたり、２層のゲート電極を短絡させるための場所が必要となり、メモリセルサイズ、或いはメモリセルアレイ領域の増大を招く。
直列接続されたＮＡＮＤストリングに配置されたＯＮＯ構造の電荷蓄積誘電体層を有する薄膜トランジスタ（ＴＦＴ）からなるメモリセルトランジスタを３次元フラッシュメモリに適用する例ついては、既に開示されている（例えば、特許文献１、及び非特許文献１参照。）。同様に、３次元マスクプログラマブルＲＯＭ及びその周辺回路構成についても、既に開示されている（例えば、特許文献２参照。）。
ダイオード／アンチフューズメモリセルであって、８層に縦方向に配置されたスタック構造を有する３次元ＰＲＯＭについては、既に開示されている（例えば、非特許文献２参照。）。更に又、プログラム抑制電圧をセルフブーストすることによってページプログラム電流を低下でき、かつインターリーブされたデータパスによって高速の読み出しスループットを達成する、順次増分ステップパルス（ISPP: Incremental step pulse programming）方式によるＮＡＮＤフラッシュメモリについても、既に開示されている（例えば、非特許文献３参照。）。
米国特許出願公開第２００４／０１２４４６６号明細書 米国特許出願公開第２００４／０１５５３０２号明細書 エイ・ジェイ・ウォーカーら、"超高密度ファイル記憶応用のための３次元薄膜トランジスタ（ＴＦＴ）−ＳＯＮＯＳメモリセル"、２００３年、ＶＬＳＩシンポジウム、テクノロジーダイジェスト、２００３年、６月（A.J.Walker,et.al," 3D TFT−SONOS Memory Cell for Ultra−High Density File Storage Applications, " 2003 Symposium on VLSI Technology Digest of Technical.Papers ,June 2003） エム・ジョンソンら、"ダイオード／アンチフューズメモリセルを有する５１２ＭビットＰＲＯＭ"、米国電気電子協会、ジャーナル・オブ・ソリッド・ステート・サーキット、第３８巻、１１号、２００３年、１１月、ｐｐ．１９２０−１９２８（M.Johnson,et.al,"512−Mb PROM With a Three-Dimensional Array of Diode/Antifuse Memory Cells," IEEE J.Solid-State Circuits, Vol.38, No.11, pp.1920−1928,Nov. 2003） ケイーディースンら、"順次増分ステップパルス方式による３．３Ｖ，３２Ｍビット，ＮＡＮＤフラッシュメモリ"、１９９５年米国電気電子協会（ＩＥＥＥ）、国際固体回路会議、１９９５年２月、ｐｐ．１２８−１２９（K-D.Sung,et.al,"A 3.3V 32Mb NAND Flash Memory with Incremental Step Pulse Programming Scheme," 1995 IEEE International Solid-State Circuits Conference Digest of Technical Papers, pp.128−129,15-17 Feb. 1995）
本発明は、ＮＡＮＤ型不揮発性半導体記憶装置において、選択ゲートトランジスタを半導体基板上に配置し、選択ゲートトランジスタによるＮＡＮＤ型メモリセルトランジスタの選択性を維持しつつ、スタックゲート構造，或いはＳＯＮＯＳ構造のメモリセルトランジスタを積層化して、大容量化を図る。
本発明の一態様によれば、（イ）ソース領域をソース線に接続され，ゲート電極を第１選択ゲート線に接続されたソース線側選択ゲートトランジスタと、（ロ）ドレイン領域をビット線に接続され，ゲート電極を第２選択ゲート線に接続されたビット線側選択ゲートトランジスタと、（ハ）ソース線側選択ゲートトランジスタのドレイン領域とビット線側選択ゲートトランジスタのソース領域との間に接続され，メモリセルトランジスタが複数個，直列接続された第１メモリセルストリングと、（ニ）第１メモリセルストリングに並列接続され，メモリセルトランジスタが複数個，直列接続された第２メモリセルストリングとを備え、（ホ）第１メモリセルストリング，及び第２メモリストリングは半導体基板上に層間絶縁膜を介して積層化配置され、ソース線側選択ゲートトランジスタ，及びビット線側選択ゲートトランジスタはいずれも半導体基板上に配置される不揮発性半導体記憶装置が提供される。
本発明は、ＮＡＮＤ型不揮発性半導体記憶装置において、選択ゲートトランジスタを半導体基板上に配置し、選択ゲートトランジスタによるＮＡＮＤ型メモリセルトランジスタの選択性を維持しつつ、スタックゲート構造，或いはＳＯＮＯＳ構造のメモリセルトランジスタを積層化して、大容量化を図ることができる。
次に、図面を参照して、本発明の第１乃至第６の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
また、以下に示す第１乃至第６の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
[第１の実施の形態]
（スタックゲート積層構造）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置において適用されるメモリセルトランジスタの一例は、ソース／ドレイン領域と、ソース／ドレイン領域間のチャネル領域と、チャネル領域上に配置されたゲート絶縁膜と、ゲート絶縁膜上に配置されたフローティングゲート電極層と、フローティングゲート電極層上に配置されたゲート間絶縁膜と、及びゲート間絶縁膜上に配置されたコントロールゲート電極層とからなるスタックゲート積層構造を備える。
本発明の第１の実施の形態に係る不揮発性半導体記憶装置であって、メモリセルトランジスタがスタックゲート積層構造を備えるＮＡＮＤセルユニット１５０の模式的回路構成は、図１に示すように、ソース領域をソース線ＳＬに接続され，ゲート電極を選択ゲート線ＳＧＳに接続されたソース線側選択ゲートトランジスタＴＧＳと、ドレイン領域をビット線ＢＬに接続され，ゲート電極を選択ゲート線ＳＧＤに接続されたビット線側選択ゲートトランジスタＴＧＤと、ソース線側選択ゲートトランジスタＴＧＳのドレイン領域とビット線側選択ゲートトランジスタＴＧＤのソース領域との間に接続され，スタックゲート積層構造のメモリセルトランジスタＭ１０，Ｍ１１，Ｍ１２，Ｍ１３が複数個，メモリセルトランジスタのソース／ドレイン領域を介して直列に接続された第１メモリセルストリングと、ソース線側選択ゲートトランジスタＴＧＳのドレイン領域とビット線側選択ゲートトランジスタＴＧＤのソース領域との間に接続され，第１メモリセルストリングに並列接続され，スタックゲート積層構造のメモリセルトランジスタＭ２０，Ｍ２１，Ｍ２２，Ｍ２３が複数個，メモリセルトランジスタのソース／ドレイン領域を介して直列に接続された第２メモリセルストリングと、ソース線側選択ゲートトランジスタＴＧＳのドレイン領域とビット線側選択ゲートトランジスタＴＧＤのソース領域との間に接続され，第１及び第２メモリセルストリングに並列接続され，スタックゲート積層構造のメモリセルトランジスタＭ３０，Ｍ３１，Ｍ３２，Ｍ３３が複数個メモリセルトランジスタのソース／ドレイン領域を介して直列に接続された第３メモリセルストリングと、ソース線側選択ゲートトランジスタＴＧＳのドレイン領域とビット線側選択ゲートトランジスタＴＧＤのソース領域との間に接続され，第１乃至第３メモリセルストリングに並列接続され，スタックゲート積層構造のメモリセルトランジスタＭ４０，Ｍ４１，Ｍ４２，Ｍ４３が複数個，メモリセルトランジスタのソース／ドレイン領域を介して直列に接続された第４メモリセルストリングとを備える。
（ＳＯＮＯＳ構造）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置において適用されるメモリセルトランジスタの別の例は、ソース／ドレイン領域と、ソース／ドレイン領域間のチャネル領域と、チャネル領域上に配置されたＯＮＯ絶縁膜と、及びＯＮＯ絶縁膜上に配置されたコントロールゲート電極層とからなるＳＯＮＯＳ構造を備える。
本発明の第１の実施の形態に係る不揮発性半導体記憶装置であって、メモリセルトランジスタがＳＯＮＯＳ構造を備えるＮＡＮＤセルユニット１５０の模式的回路構成は、図２に示すように、ソース領域をソース線ＳＬに接続され，ゲート電極を選択ゲート線ＳＧＳに接続されたソース線側選択ゲートトランジスタＴＧＳと、ドレイン領域をビット線ＢＬに接続され，ゲート電極を選択ゲート線ＳＧＤに接続されたビット線側選択ゲートトランジスタＴＧＤと、ソース線側選択ゲートトランジスタＴＧＳのドレイン領域とビット線側選択ゲートトランジスタＴＧＤのソース領域との間に接続され，ＳＯＮＯＳ構造のメモリセルトランジスタＭ１０，Ｍ１１，Ｍ１２，Ｍ１３が複数個，メモリセルトランジスタのソース／ドレイン領域を介して直列接続された第１メモリセルストリングと、ソース線側選択ゲートトランジスタＴＧＳのドレイン領域とビット線側選択ゲートトランジスタＴＧＤのソース領域との間に接続され，第１メモリセルストリングに並列接続され，ＳＯＮＯＳ構造のメモリセルトランジスタＭ２０，Ｍ２１，Ｍ２２，Ｍ２３が複数個，メモリセルトランジスタのソース／ドレイン領域を介して直列に接続された第２メモリセルストリングと、ソース線側選択ゲートトランジスタＴＧＳのドレイン領域とビット線側選択ゲートトランジスタＴＧＤのソース領域との間に接続され，第１及び第２メモリセルストリングに並列接続され，ＳＯＮＯＳ構造のメモリセルトランジスタＭ３０，Ｍ３１，Ｍ３２，Ｍ３３が複数個，メモリセルトランジスタのソース／ドレイン領域を介して直列に接続された第３メモリセルストリングと、ソース線側選択ゲートトランジスタＴＧＳのドレイン領域とビット線側選択ゲートトランジスタＴＧＤのソース領域との間に接続され，第１乃至第３メモリセルストリングに並列接続され，ＳＯＮＯＳ構造のメモリセルトランジスタＭ４０，Ｍ４１，Ｍ４２，Ｍ４３が複数個，メモリセルトランジスタのソース／ドレイン領域を介して直列に接続された第４メモリセルストリングとを備える。
本発明の第１の実施の形態に係る不揮発性半導体記憶装置の第１乃至第４メモリセルストリングにおいて、各々のメモリセルトランジスタのコントロールゲート電極は、それぞれ異なるワード線ＣＧ１０，ＣＧ１１，ＣＧ１２，ＣＧ１３，ＣＧ２０，ＣＧ２１，ＣＧ２２，ＣＧ２３，…，ＣＧ４０，ＣＧ４１，ＣＧ４２，ＣＧ４３に接続される。
本発明の第１の実施の形態に係る不揮発性半導体記憶装置において、第１乃至第４メモリセルストリングは、互いに層間絶縁膜で絶縁された４層の積層構造で配置される。したがって、１６個直列接続されるＮＡＮＤ型メモリセルトランジスタの占有面積を、４個直列接続されるＮＡＮＤ型メモリセルトランジスタの占有面積で実現することができる。
本発明の第１の実施の形態に係る不揮発性半導体記憶装置において、１個のメモリセルストリングにおいて直列接続されるメモリセルトランジスタの数は４個に限定されるものではない。又、積層数も４層に限定されるものではない。例えば、高速読み出しを実現するために、メモリセルストリングを唯一つのメモリセルトランジスタで構成することもできる。
本発明の第１の実施の形態に係る不揮発性半導体記憶装置においては、ソース線側選択ゲートトランジスタＴＧＳ及びビット線側選択ゲートトランジスタＴＧＤは、いずれも半導体基板上に配置される。
（全体ブロック構成）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置の模式的全体ブロック構成は、図３に示すように、半導体チップ１上に配置され、メモリセルアレイ２と、メモリセルアレイ２の周辺部に配置されたローアドレスデコーダ３，及びカラムアドレスデコーダ４と、ステータスレジスタ５と、入出力回路６と、ＳＧＤ／ＳＧＳ／ＧＣスイッチ１１６と、センスアンプ１２０，及びデータレジスタ１１８と、制御回路１１０，及び高電圧発生回路１１４と、レディー／ビジー出力回路１１２，アドレスレジスタ１０４，コマンドレジスタ１０６，及び動作ロジックコントロール回路１０８が配置される。
本発明の第１の実施の形態に係る不揮発性半導体記憶装置の詳細な全体ブロック構成は、図４に示すように、メモリセルアレイ２と、メモリセルアレイ２のカラム方向の周辺部に配置される，センスアンプ１２０，データレジスタ１１８，及びカラムアドレスデコーダ４と、メモリセルアレイ２のロー方向の周辺部に配置される，ＳＧＤ／ＳＧＳ／ＣＧスイッチ１１６，及びローアドレスデコーダ３と、ＳＧＤ／ＳＧＳ／ＣＧスイッチ１１６，メモリセルアレイ２，及びセンスアンプ１２０に高電圧信号パルスを供給する高電圧発生回路１１４と、高電圧発生回路１１４，及びメモリセルアレイ２の周辺回路部に制御信号を供給する制御回路１１０と、制御回路１１０にコマンド信号を供給するコマンドレジスタ１０６と、カラムアドレスデコーダ４，及びローアドレスデコーダ３にアドレス信号を供給するアドレスレジスタ１０４と、制御回路１１０から制御信号を受信するステータスレジスタ５，及びレディー／ビジー出力回路１１２と、制御回路１１０に制御信号を供給する動作ロジックコントロール回路１０８と、動作ロジックコントロール回路１０８から制御信号を受信し，ステータスレジスタ５からステータス情報を受信し，コマンドレジスタ１０６にコマンド信号を供給し，アドレスレジスタ１０４，及びデータレジスタ１１８との間でデータを送受信する入出力回路６とを備える。
図４に示すように、入出力回路６には、アドレス・データ・コマンド入出力ポートＩ／Ｏ１〜Ｉ／Ｏ８が接続されている。又、図４に示すように、動作ロジックコントロール回路１０８には、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、ライトプロテクト信号／ＷＰが供給される。又、図４に示すように、レディー／ビジー出力回路１１２からはＭＯＳトランジスタを介してレディー／ビジー出力信号ＲＹ／／ＢＹが出力される。ＶＣＣは電源電位であり、ＶＳＳは接地電位を示す。
（レイアウトブロック構成例１）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置において、第１のレイアウトブロック構成例は、図５に示すように、奇数ブロック１２６と偶数ブロック１２８に分割されたメモリセルアレイ２と、偶数ブロック１２８に接続された偶数ブロック選択用ローアドレスデコーダ１２２と、奇数ブロック１２６に接続された奇数ブロック選択用ローアドレスデコーダ１２４と、メモリセルアレイ２のビット線ＢＬに接続されたマルチプレクサ１３６，マルチプレクサ１３６に接続されたセンスアンプ／ラッチ回路１３８，及びラッチ回路１４０，及びデータレジスタ１１８，カラムアドレスデコーダ４，その他の回路を含むベリファイ用回路１３４と、偶数ブロック選択用ローアドレスデコーダ１２２，及び奇数ブロック選択用ローアドレスデコーダ１２４とバス１３２を介して接続されたＳＧ／ＣＧドライバ１３０とを備える。センスアンプ１２０と接続しないビット線ＢＬは、シールド線として作用する。
（レイアウト回路構成例１）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置の第１のレイアウトブロック構成例に対応する回路構成は、図６に示すように、ＮＡＮＤセルユニット１５０を複数個行方向に並列に配置した偶数ブロック１２８と、同じくＮＡＮＤセルユニット１５０を複数個行方向に並列に配置した奇数ブロック１２６と、偶数ブロック１２８に接続されるビット線側選択ゲート線ＳＧＤ（ｉ），ソース線側選択ゲート線ＳＧＳ（ｉ），及びワード線ＣＧ１０（ｉ），ＣＧ１１（ｉ），…，ＣＧ４２（ｉ），ＣＧ４３（ｉ）のそれぞれを選択するブロック選択トランジスタＴＧＢ（ｉ）と、奇数ブロック１２６に接続されるビット線側選択ゲート線ＳＧＤ（ｉ＋１），ソース線側選択ゲート線ＳＧＳ（ｉ＋１），及びワード線ＣＧ１０（ｉ＋１），ＣＧ１１（ｉ＋１），…，ＣＧ４２（ｉ＋１），ＣＧ４３（ｉ＋１）のそれぞれを選択するブロック選択トランジスタＴＧＢ（ｉ＋１）と、ブロック選択トランジスタＴＧＢ（ｉ）のゲートに共通接続される選択ゲート線ＳＷＧ（ｉ）にローアドレスデコード信号を供給する偶数ブロック選択用ローアドレスデコーダ１２２と、ブロック選択トランジスタＴＧＢ（ｉ＋１）のゲートに共通接続される選択ゲート線ＳＷＧ（ｉ＋１）にローアドレスデコード信号を供給する奇数ブロック選択用ローアドレスデコーダ１２４とを備える。
偶数ブロック選択用ローアドレスデコーダ１２２は、図６に示すように、ローアドレス信号を入力するＮＡＮＤゲート１５２と、ＮＡＮＤゲート１５２の出力に接続されたインバータ１５４と、インバータ１５４の出力に接続され，ゲートが電源電圧ＶＤＤ（仕様によって、チップ内部で供給電源電圧ＶＣＣから生成された電源電圧の場合と、供給電源電圧ＶＣＣそのものの場合がある）に接続され，ソースが選択ゲート線ＳＷＧ（ｉ）に接続されたトランスファー用のＭＯＳトランジスタ１５７と、ドレインがチップ内部で供給電源電圧ＶＣＣあるいはＶＤＤから生成された電源電圧Ｖｈｈに接続され，ゲートが選択ゲート線ＳＷＧ（ｉ）に接続されたトランスファー用のＭＯＳトランジスタ１５５と、ドレインがＭＯＳトランジスタ１５５のソースに接続され，ゲートがＮＡＮＤゲート１５２の出力に接続され，ソースが選択ゲート線ＳＷＧ（ｉ）に接続されたＭＯＳトランジスタ１５６とを備える。
同様に、奇数ブロック選択用ローアドレスデコーダ１２４は、図６に示すように、ローアドレス信号を入力するＮＡＮＤゲート１５２と、ＮＡＮＤゲート１５２の出力に接続されたインバータ１５４と、インバータ１５４の出力に接続され，ゲートが電源電圧ＶＤＤに接続され，ソースが選択ゲート線ＳＷＧ（ｉ＋１）に接続されたトランスファー用のＭＯＳトランジスタ１５７と、ドレインが電源電圧Ｖｈｈに接続され，ゲートが選択ゲート線ＳＷＧ（ｉ＋１）に接続されたトランスファー用のＭＯＳトランジスタ１５５と、ドレインがＭＯＳトランジスタ１５５のソースに接続され，ゲートがＮＡＮＤゲート１５２の出力に接続され，ソースが選択ゲート線ＳＷＧ（ｉ＋１）に接続されたＭＯＳトランジスタ１５６とを備える。
（レイアウトブロック構成例２）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置において、第２のレイアウトブロック構成例は、図７に示すように、奇数ブロック１２６と偶数ブロック１２８に分割されたメモリセルアレイ２と、メモリセルアレイ２に接続されたローアドレスデコーダ１２３ａ，及び１２３ｂと、メモリセルアレイ２のビット線ＢＬに接続されたマルチプレクサ１３６，マルチプレクサ１３６に接続されたセンスアンプ／ラッチ回路１３８，及びラッチ回路１４０，及びデータレジスタ１１８、カラムアドレスデコーダ４，その他の回路を含むベリファイ用回路１３４と、ローアドレスデコーダ１２３ａにバス１３２を介して接続されたＳＧ／ＣＧドライバ１３０ａ，及びローアドレスデコーダ１２３ｂにバス１３２を介して接続されたＳＧ／ＣＧドライバ１３０ｂとを備える。センスアンプ１２０と接続しないビット線ＢＬは、シールド線として作用する。
（レイアウト回路構成例２）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置の第２のレイアウトブロック構成例に対応する回路構成は、図８に示すように、ＮＡＮＤセルユニット１５０を複数個行方向に並列に配置した偶数ブロック１２８と、同じくＮＡＮＤセルユニット１５０を複数個行方向に並列に配置した奇数ブロック１２６と、偶数ブロック１２８に接続されるビット線側選択ゲート線ＳＧＤ（ｉ），ソース線側選択ゲート線ＳＧＳ（ｉ），及びワード線ＣＧ１０（ｉ），ＣＧ１１（ｉ），…，ＣＧ４２（ｉ），ＣＧ４３（ｉ）のそれぞれを選択するブロック選択トランジスタＴＧＢ（ｉ）と、奇数ブロック１２６に接続されるビット線側選択ゲート線ＳＧＤ（ｉ＋１），ソース線側選択ゲート線ＳＧＳ（ｉ＋１），及びワード線ＣＧ１０（ｉ＋１），ＣＧ１１（ｉ＋１），…，ＣＧ４２（ｉ＋１），ＣＧ４３（ｉ＋１）のそれぞれを選択するブロック選択トランジスタＴＧＢ（ｉ＋１）と、ブロック選択トランジスタＴＧＢ（ｉ）のゲートに共通接続される選択ゲート線ＳＷＧ（ｉ）にローアドレスデコード信号を供給するローアドレスデコーダ１２３ａと、ブロック選択トランジスタＴＧＢ（ｉ＋１）のゲートに共通接続される選択ゲート線ＳＷＧ（ｉ＋１）にローアドレスデコード信号を供給するローアドレスデコーダ１２３ｂとを備える。
ローアドレスデコーダ１２３ａは、図８に示すように、ローアドレス信号を入力するＮＡＮＤゲート１５２と、ＮＡＮＤゲート１５２の出力に接続されたインバータ１５４と、インバータ１５４の出力に接続され，ゲートが電源電圧ＶＤＤ（仕様によって、チップ内部で供給電源電圧ＶＣＣから生成された電源電圧の場合と、供給電源電圧ＶＣＣそのものの場合がある）に接続され，ソースが選択ゲート線ＳＷＧ（ｉ）に接続されたトランスファー用のＭＯＳトランジスタ１５７と、ドレインがチップ内部で供給電源電圧ＶＣＣあるいはＶＤＤから生成された電源電圧Ｖｈｈに接続され，ゲートが選択ゲート線ＳＷＧ（ｉ）に接続されたトランスファー用のＭＯＳトランジスタ１５５と、ドレインがＭＯＳトランジスタ１５５のソースに接続され，ゲートがＮＡＮＤゲート１５２の出力に接続され，ソースが選択ゲート線ＳＷＧ（ｉ）に接続されたＭＯＳトランジスタ１５６とを備える。
同様に、ローアドレスデコーダ１２３ｂは、図８に示すように、ローアドレス信号を入力するＮＡＮＤゲート１５２と、ＮＡＮＤゲート１５２の出力に接続されたインバータ１５４と、インバータ１５４の出力に接続され，ゲートが電源電圧ＶＤＤに接続され，ソースが選択ゲート線ＳＷＧ（ｉ＋１）に接続されたトランスファー用のＭＯＳトランジスタ１５７と、ドレインが電源電圧Ｖｈｈに接続され，ゲートが選択ゲート線ＳＷＧ（ｉ＋１）に接続されたトランスファー用のＭＯＳトランジスタ１５５と、ドレインがＭＯＳトランジスタ１５５のソースに接続され，ゲートがＮＡＮＤゲート１５２の出力に接続され，ソースが選択ゲート線ＳＷＧ（ｉ＋１）に接続されたＭＯＳトランジスタ１５６とを備える。
（レイアウトブロック構成例３）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置において、第３のレイアウトブロック構成例は、図９に示すように、奇数ブロック１２６と偶数ブロック１２８に分割されたメモリセルアレイ２と、メモリセルアレイ２に接続されたローアドレスデコーダ１２３ａ，及び１２３ｂと、メモリセルアレイ２のビット線ＢＬに接続されたマルチプレクサ１３６，マルチプレクサ１３６に接続されたセンスアンプ／ラッチ回路１３８，及びラッチ回路１４０，及びデータレジスタ１１８，カラムアドレスデコーダ４，その他の回路を含むベリファイ用回路１３４と、ローアドレスデコーダ１２３ａにバス１３２を介して接続されたＳＧ／偶数番ＣＧドライバ１３１ａと、及びローアドレスデコーダ１２３ｂにバス１３２を介して接続されたＳＧ／奇数番ＣＧドライバ１３１ｂとを備える。センスアンプ１２０と接続しないビット線ＢＬは、シールド線として作用する。
（レイアウト回路構成例３）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置の第３のレイアウトブロック構成例に対応する回路構成は、図１０に示すように、ＮＡＮＤセルユニット１５０を複数個行方向に並列に配置した偶数ブロック１２８と、同じくＮＡＮＤセルユニット１５０を複数個行方向に並列に配置した奇数ブロック１２６と、偶数ブロック１２８に接続されるビット線側選択ゲート線ＳＧＤ（ｉ），ソース線側選択ゲート線ＳＧＳ（ｉ），偶数番のワード線ＣＧ１０（ｉ），ＣＧ１２（ｉ），…，ＣＧ４０（ｉ），ＣＧ４２（ｉ），及び奇数ブロック１２６に接続される奇数番のワード線ＣＧ１０（ｉ＋１），ＣＧ１２（ｉ＋１），…，ＣＧ４０（ｉ＋１），ＣＧ４２（ｉ＋１）のそれぞれを選択するブロック選択トランジスタＴＧＢ（ｉ）と、奇数ブロック１２６に接続されるビット線側選択ゲート線ＳＧＤ（ｉ＋１），ソース線側選択ゲート線ＳＧＳ（ｉ＋１），奇数番のワード線ＣＧ１１（ｉ＋１），ＣＧ１３（ｉ＋１），…，ＣＧ４１（ｉ＋１），ＣＧ４３（ｉ＋１），及び偶数ブロック１２８に接続される偶数番のワード線ＣＧ１１（ｉ），ＣＧ１３（ｉ），…，ＣＧ４１（ｉ），ＣＧ４３（ｉ）のそれぞれを選択するブロック選択トランジスタＴＧＢ（ｉ＋１）と、ブロック選択トランジスタＴＧＢ（ｉ）のゲートに共通接続される選択ゲート線ＳＷＧ（ｉ）にローアドレスデコード信号を供給するローアドレスデコーダ１２３ａと、ブロック選択トランジスタＴＧＢ（ｉ＋１）のゲートに共通接続される選択ゲート線ＳＷＧ（ｉ＋１）にローアドレスデコード信号を供給するローアドレスデコーダ１２３ｂとを備える。
ローアドレスデコーダ１２３ａは、図１０に示すように、ローアドレス信号を入力するＮＡＮＤゲート１５２と、ＮＡＮＤゲート１５２の出力に接続されたインバータ１５４と、インバータ１５４の出力に接続され，ゲートが電源電圧ＶＤＤ（仕様によって、チップ内部で供給電源電圧ＶＣＣから生成された電源電圧の場合と、供給電源電圧ＶＣＣそのものの場合がある）に接続され，ソースが選択ゲート線ＳＷＧ（ｉ）に接続されたトランスファー用のＭＯＳトランジスタ１５７と、ドレインがチップ内部で供給電源電圧ＶＣＣあるいはＶＤＤから生成された電源電圧Ｖｈｈに接続され，ゲートが選択ゲート線ＳＷＧ（ｉ）に接続されたトランスファー用のＭＯＳトランジスタ１５５と、ドレインがＭＯＳトランジスタ１５５のソースに接続され，ゲートがＮＡＮＤゲート１５２の出力に接続され，ソースが選択ゲート線ＳＷＧ（ｉ）に接続されたＭＯＳトランジスタ１５６とを備える。
同様に、ローアドレスデコーダ１２３ｂは、図１０に示すように、ローアドレス信号を入力するＮＡＮＤゲート１５２と、ＮＡＮＤゲート１５２の出力に接続されたインバータ１５４と、インバータ１５４の出力に接続され，ゲートが電源電圧ＶＤＤに接続され，ソースが選択ゲート線ＳＷＧ（ｉ＋１）に接続されたトランスファー用のＭＯＳトランジスタ１５７と、ドレインが電源電圧Ｖｈｈに接続され，ゲートが選択ゲート線ＳＷＧ（ｉ＋１）に接続されたトランスファー用のＭＯＳトランジスタ１５５と、ドレインがＭＯＳトランジスタ１５５のソースに接続され，ゲートがＮＡＮＤゲート１５２の出力に接続され，ソースが選択ゲート線ＳＷＧ（ｉ＋１）に接続されたＭＯＳトランジスタ１５６とを備える。
（レイアウトブロック構成例４）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置において、第４のレイアウトブロック構成例は、図１１に示すように、奇数ブロック１２６と偶数ブロック１２８に分割されたメモリセルアレイ２と、メモリセルアレイ２に接続されたローアドレスデコーダ１２３ａ，及び１２３ｂと、メモリセルアレイ２のビット線ＢＬに接続されたマルチプレクサ１３６，マルチプレクサ１３６に接続されたセンスアンプ／ラッチ回路１３８，及びラッチ回路１４０，及びデータレジスタ１１８，カラムアドレスデコーダ４，その他の回路を含むベリファイ用回路１３４と、ローアドレスデコーダ１２３ａにバス１３２を介して接続されたＳＧＤ／偶数番ＣＧドライバ１４２ａ，及びローアドレスデコーダ１２３ｂにバス１３２を介して接続されたＳＧＳ／奇数番ＣＧドライバ１４２ｂとを備える。センスアンプ１２０と接続しないビット線ＢＬは、シールド線として作用する。
（レイアウト回路構成例４）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置の第４のレイアウトブロック構成例に対応する回路構成は、図１２に示すように、ＮＡＮＤセルユニット１５０を複数個行方向に並列に配置した偶数ブロック１２８と、同じくＮＡＮＤセルユニット１５０を複数個行方向に並列に配置した奇数ブロック１２６と、偶数ブロック１２８に接続されるビット線側選択ゲート線ＳＧＤ（ｉ），偶数番のワード線ＣＧ１０（ｉ），ＣＧ１２（ｉ），…，ＣＧ４０（ｉ），ＣＧ４２（ｉ），奇数ブロック１２６に接続されるビット線側選択ゲート線ＳＧＤ（ｉ＋１），及び奇数番のワード線ＣＧ１０（ｉ＋１），ＣＧ１２（ｉ＋１），…，ＣＧ４０（ｉ＋１），ＣＧ４２（ｉ＋１）のそれぞれを選択するブロック選択トランジスタＴＧＢ（ｉ）と、偶数ブロック１２８に接続されるソース線側選択ゲート線ＳＧＳ（ｉ），偶数番のワード線ＣＧ１１（ｉ），ＣＧ１３（ｉ），…，ＣＧ４１（ｉ），ＣＧ４３（ｉ），奇数ブロック１２６に接続されるソース線側選択ゲート線ＳＧＳ（ｉ＋１），及び奇数番のワード線ＣＧ１１（ｉ＋１），ＣＧ１３（ｉ＋１），…，ＣＧ４１（ｉ＋１），ＣＧ４３（ｉ＋１）のそれぞれを選択するブロック選択トランジスタＴＧＢ（ｉ＋１）と、ブロック選択トランジスタＴＧＢ（ｉ）のゲートに共通接続される選択ゲート線ＳＷＧ（ｉ）にローアドレスデコード信号を供給するローアドレスデコーダ１２３ａと、ブロック選択トランジスタＴＧＢ（ｉ＋１）のゲートに共通接続される選択ゲート線ＳＷＧ（ｉ＋１）にローアドレスデコード信号を供給するローアドレスデコーダ１２３ｂとを備える。
ローアドレスデコーダ１２３ａは、図１２に示すように、ローアドレス信号を入力するＮＡＮＤゲート１５２と、ＮＡＮＤゲート１５２の出力に接続されたインバータ１５４と、インバータ１５４の出力に接続され，ゲートが電源電圧ＶＤＤ（仕様によって、チップ内部で供給電源電圧ＶＣＣから生成された電源電圧の場合と、供給電源電圧ＶＣＣそのものの場合がある）に接続され，ソースが選択ゲート線ＳＷＧ（ｉ）に接続されたトランスファー用のＭＯＳトランジスタ１５７と、ドレインがチップ内部で供給電源電圧ＶＣＣあるいはＶＤＤから生成された電源電圧Ｖｈｈに接続され，ゲートが選択ゲート線ＳＷＧ（ｉ）に接続されたトランスファー用のＭＯＳトランジスタ１５５と、ドレインがＭＯＳトランジスタ１５５のソースに接続され，ゲートがＮＡＮＤゲート１５２の出力に接続され，ソースが選択ゲート線ＳＷＧ（ｉ）に接続されたＭＯＳトランジスタ１５６とを備える。
同様に、ローアドレスデコーダ１２３ｂは、図１２に示すように、ローアドレス信号を入力するＮＡＮＤゲート１５２と、ＮＡＮＤゲート１５２の出力に接続されたインバータ１５４と、インバータ１５４の出力に接続され，ゲートが電源電圧ＶＤＤに接続され，ソースが選択ゲート線ＳＷＧ（ｉ＋１）に接続されたトランスファー用のＭＯＳトランジスタ１５７と、ドレインが電源電圧Ｖｈｈに接続され，ゲートが選択ゲート線ＳＷＧ（ｉ＋１）に接続されたトランスファー用のＭＯＳトランジスタ１５５と、ドレインがＭＯＳトランジスタ１５５のソースに接続され，ゲートがＮＡＮＤゲート１５２の出力に接続され，ソースが選択ゲート線ＳＷＧ（ｉ＋１）に接続されたＭＯＳトランジスタ１５６とを備える。
（素子構造）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置においては、メモリセルトランジスタＭ１０，Ｍ１１，…，Ｍ４２，Ｍ４３を積層化することで大容量化を図っている。ただし、セルフブーストによって、“１”書き込み(消去状態を保つ)を達成するためには、ソース線側選択ゲートトランジスタＴＧＳ，及びビット線側選択ゲートトランジスタＴＧＤのカットオフ特性が重要である。したがって、ソース線側選択ゲートトランジスタＴＧＳ，及びビット線側選択ゲートトランジスタＴＧＤは半導体基板１０の表面に作成することが良好なカットオフ特性を実現する上で望ましい。尚、半導体基板１０はバルク半導体であっても良く、或いは又、半導体基板上にウェル拡散領域を備えていても良い。
層間絶縁膜３４中に積層化されて形成されるメモリセルトランジスタＭ１０，Ｍ１１，…，Ｍ４２，Ｍ４３は、薄膜トランジスタ (ＴＦＴ：Thin Film Transistor)によって形成される。レーザーアニール技術等によって、堆積したアモルファスシリコン、或いはポリシリコンを再結晶化して、メモリセルトランジスタＭ１０，Ｍ１１，…，Ｍ４２，Ｍ４３のソース／ドレイン領域２６，及びチャネル領域２５を形成することができる。或いは又、堆積したアモルファスシリコン、或いはポリシリコンをそのままでも、メモリセルトランジスタＭ１０，Ｍ１１，…，Ｍ４２，Ｍ４３のソース／ドレイン領域２６，及びチャネル領域２５を形成することができる。メモリセルトランジスタＭ１０，Ｍ１１，…，Ｍ４２，Ｍ４３のゲート構造が、ＯＮＯ構造の場合はトラップ準位に、フローティングゲート構造の場合はフローティングゲート電極層に電子、或いは正孔が蓄積され、しきい値が変化すればよいからである。
以下の説明においては、メモリセルトランジスタとして、ＳＯＮＯＳ構造のＴＦＴを有する例を説明するが、スタックゲート積層構造のＴＦＴを有する場合も同様に積層化形成可能である。
本発明の第１の実施の形態に係る不揮発性半導体記憶装置においては、図１３に示すように、メモリセルトランジスタを４層積層化した場合を例として示す。図示していないが、チャネル領域２５とコントロールゲート電極２３の位置関係を変えてもかまわない。図１３に示す例では、アモルファスシリコン,或いはポリシリコンをソース／ドレイン領域２６、チャネル領域２５に用いる例を示している。
メモリセルトランジスタのゲート構造はＳＯＮＯＳ構造であるが、アモルファスシリコン,或いはポリシリコンを使用する場合、ダングリングボンドを抑えるため、絶縁膜の表面層を窒化膜を配置する場合がある。したがって、ＳＮＯＮＯＮＳという構造をとることもある。また、コントロールゲート側のシリコン酸化膜のかわりに、比誘電率の大きいアルミナ膜（Ａｌ2Ｏ3）を使った構造、ＳＡＮＯＳという構造をとることもある。また、コントロールゲートに金属を使ったＭＯＮＯＳ構造，或いはＭＡＮＯＳ構造を採用してもよい。
メモリセルトランジスタとして適用されるＴＦＴはｎチャネル型であることを想定しているがｐチャネル型であっても良い。
本発明の第１の実施の形態に係る不揮発性半導体記憶装置において適用されるメモリセルトランジスタは、図１３中に示すように、半導体基板１０上に積層された層間絶縁膜３４中に配置され、ソース／ドレイン領域２６と、ソース／ドレイン領域２６間のチャネル領域２５と、チャネル領域２５上に配置されたＯＮＯ絶縁膜２４と、及びＯＮＯ絶縁膜２４上に配置されたコントロールゲート電極２３とからなるＳＯＮＯＳ構造を備える。
本発明の第１の実施の形態に係る不揮発性半導体記憶装置であって、メモリセルトランジスタにＳＯＮＯＳトランジスタを使用したＮＡＮＤセルユニットの模式的断面構造は、図１３に示すように、半導体基板１０と、半導体基板１０に配置された素子分離領域（ＳＴＩ）８と、素子分離領域８に挟まれた半導体基板１０に配置されたビット線側選択ゲートトランジスタＴＧＤのソース／ドレイン領域１３，１４と、素子分離領域８に挟まれた半導体基板１０に配置されたソース線側選択ゲートトランジスタＴＧＳのソース／ドレイン領域１１，１２と、ソース／ドレイン領域１３，１４間の半導体基板１０上に配置されたゲート絶縁膜１６と、そのゲート絶縁膜１６上に配置された選択ゲート線（ＳＧＤ）１７と、ソース／ドレイン領域１１，１２間の半導体基板１０上に配置されたゲート絶縁膜１６と、そのゲート絶縁膜１６上に配置された選択ゲート線（ＳＧＳ）１５と、ソース／ドレイン領域１１，１２，及び１３，１４上に配置されたコンタクトプラグ１８と、ソース／ドレイン領域１１，１２，及び１３，１４とコンタクトプラグ１８を介してそれぞれ接続された金属電極層２７，２８，及び２９，３０と、金属電極層２７，２８，及び２９，３０上に層間絶縁膜３４を介して積層され，金属電極層２８と金属電極層２９の間においてソース／ドレイン領域２６，及びコンタクトプラグ２２を介して直列接続されたＳＯＮＯＳ構造の複数個のメモリセルトランジスタＭ１０，Ｍ１１，Ｍ１２，Ｍ１３からなる第１メモリセルストリングと、複数個のメモリセルトランジスタＭ１０，Ｍ１１，Ｍ１２，Ｍ１３上に層間絶縁膜３４を介して積層され，第１メモリセルストリングに並列接続され，ソース／ドレイン領域２６，チャネル領域２５及びコンタクトプラグ２２を介して直列に接続されたＳＯＮＯＳ構造の複数個のメモリセルトランジスタＭ２０，Ｍ２１，Ｍ２２，Ｍ２３からなる第２メモリセルストリングと、複数個のメモリセルトランジスタＭ２０，Ｍ２１，Ｍ２２，Ｍ２３上に層間絶縁膜３４を介して積層され，第１及び第２メモリセルストリングに並列接続され，ソース／ドレイン領域２６，チャネル領域２５及びコンタクトプラグ２２を介して直列に接続されたＳＯＮＯＳ構造の複数個のメモリセルトランジスタＭ３０，Ｍ３１，Ｍ３２，Ｍ３３からなる第３メモリセルストリングと、複数個のメ
モリセルトランジスタＭ３０，Ｍ３１，Ｍ３２，Ｍ３３上に層間絶縁膜３４を介して積層され，第１乃至第３メモリセルストリングに並列接続され，ＳＯＮＯＳ構造の複数個のメモリセルトランジスタＭ４０，Ｍ４１，Ｍ４２，Ｍ４３がソース／ドレイン領域２６，及びコンタクトプラグ２２を介して直列に接続された第４メモリセルストリングと、金属電極層２７に接続されたソース線ＳＬと、金属電極層３０にコンタクトプラグ２１を介して接続されたビット線２０とを備える。
（平面パターン構成）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置であって、メモリセルトランジスタにＳＯＮＯＳトランジスタを使用したＮＡＮＤセルユニット１５０の模式的平面パターン構成は、図１４（ａ）に示すように、第４層目のＮＡＮＤセルパターン領域３２と、図１４（ｂ）に示すように、第３層目のＮＡＮＤセルパターン領域３２と、図１４（ｃ）に示すように、第２層目のＮＡＮＤセルパターン領域３２と、図１４（ｄ）に示すように、第１層目のＮＡＮＤセルパターン領域３２と、図１４（ｅ）に示すように、選択ゲートパターン領域３３とを備える。
第４層目のＮＡＮＤセルパターン領域３２は、図１４（ａ）に示すように、ＳＯＮＯＳトランジスタのソース／ドレイン領域２６と、コントロールゲート電極２３のパターンが連続して配置され、ＮＡＮＤセルパターン領域３２の端部においてビット線側選択ゲートトランジスタＴＧＤに接続され、コンタクトプラグ２１を介してビット線２０に接続される。
第３層目のＮＡＮＤセルパターン領域３２は、図１４（ｂ）に示すように、ＳＯＮＯＳトランジスタのソース／ドレイン領域２６と、コントロールゲート電極２３のパターンが連続して配置され、ＮＡＮＤセルパターン領域３２の端部においてビット線側選択ゲートトランジスタＴＧＤに接続され、コンタクトプラグ２１を介してビット線２０に接続される。
第２層目のＮＡＮＤセルパターン領域３２は、図１４（ｃ）に示すように、ＳＯＮＯＳトランジスタのソース／ドレイン領域２６と、コントロールゲート電極２３のパターンが連続して配置され、ＮＡＮＤセルパターン領域３２の端部においてビット線側選択ゲートトランジスタＴＧＤに接続され、コンタクトプラグ２１を介してビット線２０に接続される。
第１層目のＮＡＮＤセルパターン領域３２は、図１４（ｄ）に示すように、ＳＯＮＯＳトランジスタのソース／ドレイン領域２６と、コントロールゲート電極２３のパターンが連続して配置され、ＮＡＮＤセルパターン領域３２の端部においてビット線側選択ゲートトランジスタＴＧＤに接続され、コンタクトプラグ２１を介してビット線２０に接続される。
選択ゲートパターン領域３３は、図１４（ｅ）に示すように、ソース線側選択ゲートトランジスタＴＧＳのドレイン領域１２に接続される金属電極層２８、選択ゲート線（ＳＧＳ）１５、及びソース線側選択ゲートトランジスタＴＧＳのソース領域１１に接続される金属電極層２７からなるソース線ＳＬの各パターンと、ビット線側選択ゲートトランジスタＴＧＤのドレイン領域１４に接続される金属電極層３０、選択ゲート線（ＳＧＤ）１７、及びビット線側選択ゲートトランジスタＴＧＤのソース領域１３に接続される金属電極層２９の各パターンが配置される。
本発明の第１の実施の形態に係る不揮発性半導体記憶装置においては、図１３，及び図１４に示すように、ソース線側選択ゲートトランジスタＴＧＳは、積層化されたＮＡＮＤセルユニット１５０の下部に折り畳むことができたため、平面サイズは、ソース線側選択ゲートトランジスタＴＧＳの配置スペース分だけ縮小化されている。
（動作電圧例）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置であって、メモリセルトランジスタにＳＯＮＯＳトランジスタを使用したＮＡＮＤセルユニットの動作電圧の一例は、図１５に示すように表される。
選択されたブロックについて、読み出しモード、‘０’書き込みモード、‘１’書き込みモード、消去モードの各動作モードにおけるソース線ＳＬ、ビット線ＢＬ、選択ゲート線ＳＧＳ，ＳＧＤ、選択ワード線ＣＧ、同層の非選択ワード線ＣＧ、及び別層の非選択ワード線ＣＧについてパルス電圧状態が示されており、同様に、非選択ブロックについても、読み出しモード、‘０’書き込みモード、‘１’書き込みモード、消去モードの各動作モードにおけるソース線ＳＬ、ビット線ＢＬ、選択ゲート線ＳＧＳ，ＳＧＤ、ワード線ＣＧについてパルス電圧状態が示されている。ここで、図１５において、ＶＤＤは電源電位、ＶＳＳは接地電位、ＶＲＲは読み出し電圧、ＶＮＮは非選択セル用読み出し電圧、ＶＰＰは書き込み電圧、ＶＥＥは消去電圧、ＶＭＭはブートストラップ電圧、及びＶＸＸは選択されたワード線ＣＧに印加されるパルス電圧を示す。ＶＲＲの電圧は、Ｖｔｈ（‘０’）（‘０’書き込み状態におけるしきい値電圧）よりも高く、ＶＮＮの電圧は、Ｖｔｈ（‘１’）（‘１’書き込み状態におけるしきい値電圧）よりも低く設定する。
図１５に従う消去動作における動作波形は、図１６に示すように表される。図１６において、ＶＢＩはＰ−Ｎ接合のビルトインポテンシャルを示し、Ｖｔｈ（‘１’）は、‘１’書き込み状態におけるしきい値電圧を示す。図１６には、ソース線ＳＬ，ワード線ＣＧ２１〜２４、ＣＧ３１〜３４、ＣＧ４１〜４４、ビット線ＢＬ、ワード線ＣＧ１１、ワード線ＣＧ１２、ワード線ＣＧ１３、及びワード線ＣＧ１４に印加されるパルス電圧状態が示されている。図１６に示すように、ビット線ＢＬの電位は、｜Ｖｔｈ（‘１’）｜−ＶＢＩで表され、もともとの各メモリセルトランジスタのしきい値によって、中間波形は異なったものとなる。
図１５に従う書き込み動作における動作波形は、図１７に示すように表される。図１７には、選択ゲート線ＳＧＳ，ＳＧＤ、‘１’書き込みセルのビット線ＢＬ、‘０’書き込みセルのビット線ＢＬ、非選択ワード線ＣＧ、及び選択されたワード線ＣＧに印加されるパルス電圧状態が示されている。
図１５に従う読み出し動作における動作波形は、図１８に示すように表される。図１８には、ソース線ＳＬ、‘１’書き込みセルのビット線ＢＬ、‘０’書き込みセルのビット線ＢＬ、非選択ワード線ＣＧ、及び選択されたワード線ＣＧに印加されるパルス電圧状態が示されている。
読み出し動作はソース線ＳＬからビット線ＢＬに充電する形式をとり、選択されたメモリセルトランジスタのしきい値に応じて、ビット線ＢＬの電位が接地電位ＶＳＳのままか、ハイレベル“Ｈ”になるため、その電位をセンスアンプＳ／Ａで判断する。
書き込みベリファイの場合は、例えば、選択されたワード線ＣＧの電位が０Ｖより高いこと、消去ベリファイの場合は、例えば、選択されたメモリストリング内のワード線ＣＧの電位がすべて０Ｖであることなどの電位関係が異なるだけで、基本的には読み出し動作と同様である。
書き込みに関しては、セルフブーストによって“１”書き込み(消去状態を保つ)を達成するために、ソース線ＳＬから一旦、ＮＡＮＤメモリセルトランジスタのチャネル下を充電する。その後、“０”書き込みの場合はビット線ＢＬを０Ｖにして放電、チャネル電位を０Ｖに、“１”書き込みの場合はビット線ＢＬを電源電位ＶＤＤとすることで、プリチャージ状態を保持し、選択されたワード線ＣＧをＶＰＰ(書き込み電圧)、選択されたＮＡＮＤストリング内の非選択のワード線ＣＧをブートストラップ電圧ＶＭＭに昇圧し、チャネル電位を書き込みが起こらない電位にブートストラップする。尚、ブートストラップ電圧ＶＭＭの電位は、チャネル電位が低電位の場合に、選択されたＮＡＮＤストリング内の非選択のメモリセルトランジスタに“０”書き込みが行われず、“１”書き込みされたメモリセルトランジスタのチャネル電位が十分上昇して、消去状態を保持できるような電位に設定される。消去動作は、バックゲートに電位を供給し辛いため、図１６にような動作波形を用いる。
まず、ソース線ＳＬよりＳＧＳを介して、ソース線ＳＬに最も近いメモリセルトランジスタのソース領域に高電位が印加され、消去動作が行われる。次に、ソース線ＳＬに最も近いメモリセルトランジスタのワード線ＣＧの電位をＶＸＸに昇圧し、ソース領域に高電位を転送する。つまり、次のメモリセルトランジスタのドレイン領域に高電位が印加されて、消去が行われる。次に、このメモリセルトランジスタのワード線ＣＧの電位をＶＸＸに昇圧し、ソース領域に高電位を転送する。つまり、次のメモリセルトランジスタのドレイン領域に高電位が印加されて、消去動作が行われる。以上の動作を繰り返し、選択されたメモリセルストリングのメモリセルトランジスタを消去する。
ソース線側選択ゲートトランジスタＴＧＳのしきい値電圧をＶｔｈとすると、ＶＸＸは高電位（ＶＥＥ−Ｖｔｈ）が転送できるような電圧である。ＶＥＥは、コントロールゲート電極とＯＮＯ絶縁膜中のチャージトラップレベルとのキャパシティブカップリンによって、半導体基板１０に対して、低い電位で十分な電界が印加できる値である。
（動作電圧の別の例）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置であって、メモリセルトランジスタにＳＯＮＯＳトランジスタを使用したＮＡＮＤセルユニットの動作電圧の別の一例は、図１９に示すように表される。
選択されたブロックについて、読み出しモード、‘０’書き込みモード、‘１’書き込みモード、消去モードの各動作モードにおけるソース線ＳＬ、ビット線ＢＬ、選択ゲート線ＳＧＳ，ＳＧＤ、選択ワード線ＣＧ、同層の非選択ワード線ＣＧ、及び別層の非選択ワード線ＣＧについてパルス電圧状態が示されており、同様に、非選択ブロックについても、読み出しモード、‘０’書き込みモード、‘１’書き込みモード、消去モードの各動作モードにおけるソース線ＳＬ、ビット線ＢＬ、選択ゲート線ＳＧＳ，ＳＧＤ、ワード線ＣＧについてパルス電圧状態が示されている。ここで、図１９において、ＶＤＤは電源電位、ＶＳＳは接地電位、ＶＲＲは読み出し電圧、ＶＮＮは非選択セル用読み出し電圧、ＶＰＰは書き込み電圧、ＶＥＥは消去電圧、ＶＭＭはブートストラップ電圧、及びＶＸＸは選択されたワード線ＣＧに印加されるパルス電圧を示す点は、図１５と同様である。ＶＲＲの電圧は、Ｖｔｈ（‘０’）（‘０’書き込み状態におけるしきい値電圧）より高く、ＶＮＮの電圧は、Ｖｔｈ（‘１’）（‘１’書き込み状態におけるしきい値電圧）より低くする。
読み出し動作はビット線ＢＬにプリチャージされた電圧を放電するか否かで判定する。書き込みベリファイは選択ゲートトランジスタの電位が異なる。消去ベリファイは図１５に示された読み出し電圧，及び読み出し方法で行っても良い。また、書き込み動作の場合、ソース線ＳＬは接地電位ＶＳＳとする。読み出し時、ソース線ＳＬの電位をＶＳＳとしており、このことから、ソース線ＳＬは接地電位ＶＳＳとする。
本発明の第１の実施の形態に係るＮＡＮＤ型不揮発性半導体記憶装置によれば、選択ゲートトランジスタを半導体基板上に配置し、選択ゲートトランジスタによるＮＡＮＤ型メモリセルトランジスタの選択性を維持しつつ、スタックゲート構造，或いはＳＯＮＯＳ構造のメモリセルトランジスタを積層化して、大容量化を図ることができる。
[第２の実施の形態]
（素子構造）
本発明の第２の実施の形態に係る不揮発性半導体記憶装置の構成においては、ビット線２０を積層化されたメモリセルトランジスタＭ１０，Ｍ１１，…，Ｍ４２，Ｍ４３の下層に配置した点に特徴を有する。
本発明の第２の実施の形態に係る不揮発性半導体記憶装置においては、図２０に示すように、ソース線側選択ゲートトランジスタＴＧＳ，及びビット線側選択ゲートトランジスタＴＧＤを共に、積層化されたＮＡＮＤセルユニット１５０の下部に折り畳むことができたため、平面サイズは、第１の実施の形態に比較し、ビット線側選択ゲートトランジスタＴＧＤの配置スペース分だけ更に縮小化され、実質的なセルサイズを縮小することができる。
本発明の第２の実施の形態に係る不揮発性半導体記憶装置において適用されるメモリセルトランジスタは、図２０中に示すように、半導体基板１０上に積層された層間絶縁膜３４中に配置され、ソース／ドレイン領域２６と、ソース／ドレイン領域２６間のチャネル領域２５と、チャネル領域２５上に配置されたＯＮＯ絶縁膜２４と、及びＯＮＯ絶縁膜２４上に配置されたコントロールゲート電極２３とからなるＳＯＮＯＳ／ＴＦＴ構造を備える。
本発明の第２の実施の形態に係る不揮発性半導体記憶装置であって、メモリセルトランジスタにＳＯＮＯＳトランジスタを使用したＮＡＮＤセルユニットの模式的断面構造は、図２０に示すように、半導体基板１０と、半導体基板１０に配置された素子分離領域（ＳＴＩ）８と、素子分離領域８に挟まれた半導体基板１０に配置されたビット線側選択ゲートトランジスタＴＧＤのソース／ドレイン領域１３，１４と、素子分離領域８に挟まれた半導体基板１０に配置されたソース線側選択ゲートトランジスタＴＧＳのソース／ドレイン領域１１，１２と、ソース／ドレイン領域１３，１４間の半導体基板１０上に配置されたゲート絶縁膜１６と、そのゲート絶縁膜１６上に配置された選択ゲート線（ＳＧＤ）１７と、ソース／ドレイン領域１１，１２間の半導体基板１０上に配置されたゲート絶縁膜１６と、そのゲート絶縁膜１６上に配置された選択ゲート線（ＳＧＳ）１５と、ソース／ドレイン領域１１，１２，及び１３，１４上に配置されたコンタクトプラグ１８と、ソース／ドレイン領域１１，１２，及び１３，１４とコンタクトプラグ１８を介してそれぞれ接続された金属電極層２７，２８，及び２９，３０と、金属電極層２７，２８，及び２９，３０上に層間絶縁膜３４を介して積層され，ビット線側選択ゲートトランジスタＴＧＤのドレイン領域１４に接続された金属電極層３０に，コンタクトプラグ１９を介して接続されたビット線２０と、ビット線２０上に層間絶縁膜３４を介して積層され，金属電極層２８と金属電極層２９の間においてソース／ドレイン領域２６，及びコンタクトプラグ２２を介して直列接続されたＳＯＮＯＳ構造の複数個のメモリセルトランジスタＭ１０，Ｍ１１，Ｍ１２，Ｍ１３からなる第１メモリセルストリングと、複数個のメモリセルトランジスタＭ１０，Ｍ１１，Ｍ１２，Ｍ１３上に層間絶縁膜３４を介して積層され，第１メモリセルストリングに並列接続され，ソース／ドレイン領域２６，チャネル領域２５及びコンタクトプラグ２２を介して直列に接続されたＳＯＮＯＳ構造の複数個のメモリセルトランジスタＭ２０，Ｍ２１，Ｍ２２，Ｍ２３からなる第２メモリセルストリングと、複数個のメモリセルトランジスタＭ２０，Ｍ２１，Ｍ２２，Ｍ２３上に層間絶縁膜３４を介して積層され，第１及び第２メモリセルストリングに並列接続され，ソース／ドレイン領域２６
，チャネル領域２５及びコンタクトプラグ２２を介して直列に接続されたＳＯＮＯＳ構造の複数個のメモリセルトランジスタＭ３０，Ｍ３１，Ｍ３２，Ｍ３３からなる第３メモリセルストリングと、複数個のメモリセルトランジスタＭ３０，Ｍ３１，Ｍ３２，Ｍ３３上に層間絶縁膜３４を介して積層され，第１乃至第３メモリセルストリングに並列接続され，ＳＯＮＯＳ構造の複数個のメモリセルトランジスタＭ４０，Ｍ４１，Ｍ４２，Ｍ４３がソース／ドレイン領域２６，及びコンタクトプラグ２２を介して直列に接続された第４メモリセルストリングと、金属電極層２７に接続されたソース線ＳＬとを備える。
（平面パターン構成）
本発明の第２の実施の形態に係る不揮発性半導体記憶装置であって、メモリセルトランジスタにＳＯＮＯＳトランジスタを使用したＮＡＮＤセルユニット１５０の模式的平面パターン構成は、図２１（ａ）に示すように、第４層目のＮＡＮＤセルパターン領域３５と、図２１（ｂ）に示すように、第３層目のＮＡＮＤセルパターン領域３５と、図２１（ｃ）に示すように、第２層目のＮＡＮＤセルパターン領域３５と、図２１（ｄ）に示すように、第１層目のＮＡＮＤセルパターン領域３５と、図２１（ｅ）に示すように、選択ゲートパターン領域３６とを備える。
第４層目のＮＡＮＤセルパターン領域３５は、図２１（ａ）に示すように、ＳＯＮＯＳトランジスタのソース／ドレイン領域２６と、コントロールゲート電極２３のパターンが連続して配置され、ＮＡＮＤセルパターン領域３５の端部においてコンタクトプラグ２２を介して第３層目のＮＡＮＤセルパターン領域３５に接続される。
第３層目のＮＡＮＤセルパターン領域３５は、図２１（ｂ）に示すように、ＳＯＮＯＳトランジスタのソース／ドレイン領域２６と、コントロールゲート電極２３のパターンが連続して配置され、ＮＡＮＤセルパターン領域３５の端部においてコンタクトプラグ２２を介して第２層目のＮＡＮＤセルパターン領域３５に接続される。
第２層目のＮＡＮＤセルパターン領域３５は、図２１（ｃ）に示すように、ＳＯＮＯＳトランジスタのソース／ドレイン領域２６と、コントロールゲート電極２３のパターンが連続して配置され、ＮＡＮＤセルパターン領域３５の端部においてコンタクトプラグ２２を介して第１層目のＮＡＮＤセルパターン領域３５に接続される。
第１層目のＮＡＮＤセルパターン領域３５は、図２１（ｄ）に示すように、ＳＯＮＯＳトランジスタのソース／ドレイン領域２６と、コントロールゲート電極２３のパターンが連続して配置され、ＮＡＮＤセルパターン領域３５の端部においてコンタクトプラグ２２を介して選択ゲートパターン領域３６に接続される。
選択ゲートパターン領域３６は、図２１（ｅ）に示すように、ソース線側選択ゲートトランジスタＴＧＳのドレイン領域１２に接続される金属電極層２８、選択ゲート線（ＳＧＳ）１５、及びソース線側選択ゲートトランジスタＴＧＳのソース領域１１に接続される金属電極層２７からなるソース線ＳＬの各パターンと、ビット線側選択ゲートトランジスタＴＧＤのドレイン領域１４に接続される金属電極層３０、選択ゲート線（ＳＧＤ）１７、及びビット線側選択ゲートトランジスタＴＧＤのソース領域１３に接続される金属電極層２９の各パターンが配置される。コンタクトプラグ１８を介して、ビット線側選択ゲートトランジスタＴＧＤのドレイン領域１４に接続される金属電極層３０は、コンタクトプラグ１９を介してビット線２０に接続される。
本発明の第２の実施の形態に係る不揮発性半導体記憶装置によれば、ビット線２０を積層化されたメモリセルトランジスタの下層に配置し、ソース線側選択ゲートトランジスタＴＧＳ，及びビット線側選択ゲートトランジスタＴＧＤを共に、積層化されたＮＡＮＤセルユニット１５０の下部に折り畳むことができるため、実質的なセルサイズを縮小することができる。
以上の説明においては、メモリセルトランジスタとして、ＳＯＮＯＳ構造のＴＦＴを有する例を説明したが、スタックゲート積層構造のＴＦＴを有する場合も同様に積層化形成可能である。
本発明の第２の実施の形態に係るＮＡＮＤ型不揮発性半導体記憶装置によれば、選択ゲートトランジスタを半導体基板上に集積化して配置し、選択ゲートトランジスタによるＮＡＮＤ型メモリセルトランジスタの選択性を維持しつつ、スタックゲート／ＴＦＴ構造，或いはＳＯＮＯＳ／ＴＦＴ構造のメモリセルトランジスタを積層化して、大容量化を図ることができる。
[第３の実施の形態]
（素子構造）
本発明の第３の実施の形態に係る不揮発性半導体記憶装置において適用されるメモリセルトランジスタは、図２２に示すように、半導体基板１０上に積層された層間絶縁膜３４中に配置され、バックゲート電極４０と、バックゲート電極４０上に配置されたソース／ドレイン領域２６と、バックゲート電極４０上に配置され，ソース／ドレイン領域２６間のチャネル領域２５と、チャネル領域２５上に配置されたＯＮＯ絶縁膜２４と、及びＯＮＯ絶縁膜２４上に配置されたコントロールゲート電極２３とからなるＳＯＮＯＳ／ＴＦＴ構造を備える。
本発明の第４の実施の形態に係る不揮発性半導体記憶装置であって、メモリセルトランジスタにバックゲート電極４０上に配置されたＳＯＮＯＳトランジスタを使用したＮＡＮＤセルユニットの模式的断面構造は、図２２に示すように、半導体基板１０と、半導体基板１０に配置された素子分離領域（ＳＴＩ）８と、素子分離領域８に挟まれた半導体基板１０に配置されたビット線側選択ゲートトランジスタＴＧＤのソース／ドレイン領域１３，１４と、素子分離領域８に挟まれた半導体基板１０に配置されたソース線側選択ゲートトランジスタＴＧＳのソース／ドレイン領域１１，１２と、ソース／ドレイン領域１３，１４間の半導体基板１０上に配置されたゲート絶縁膜１６と、そのゲート絶縁膜１６上に配置された選択ゲート線（ＳＧＤ）１７と、ソース／ドレイン領域１１，１２間の半導体基板１０上に配置されたゲート絶縁膜１６と、そのゲート絶縁膜１６上に配置された選択ゲート線（ＳＧＳ）１５と、ソース／ドレイン領域１１，１２，及び１３，１４上に配置されたコンタクトプラグ１８と、ソース／ドレイン領域１１，１２，及び１３，１４とコンタクトプラグ１８を介してそれぞれ接続された金属電極層２７，２８，及び２９，３０と、金属電極層２７，２８，及び２９，３０上に層間絶縁膜３４を介して積層され，金属電極層２８と金属電極層２９の間においてソース／ドレイン領域２６，及びコンタクトプラグ２２を介して直列接続され，バックゲート電極４０上に配置されたＳＯＮＯＳ構造の複数個のメモリセルトランジスタＭ１０，Ｍ１１，Ｍ１２，Ｍ１３からなる第１メモリセルストリングと、複数個のメモリセルトランジスタＭ１０，Ｍ１１，Ｍ１２，Ｍ１３上に層間絶縁膜３４を介して積層され，第１メモリセルストリングに並列接続され，ソース／ドレイン領域２６，チャネル領域２５及びコンタクトプラグ２２を介して直列に接続され，バックゲート電極４０上に配置されたＳＯＮＯＳ構造の複数個のメモリセルトランジスタＭ２０，Ｍ２１，Ｍ２２，Ｍ２３からなる第２メモリセルストリングと、複数個のメモリセルトランジスタＭ２０，Ｍ２１，Ｍ２２，Ｍ２３上に層間絶縁膜３４を介して積層され，第１及び第２メモリセルストリングに並列接続され，ソース／ドレイン領域２６，チャネル領域２５及びコンタクトプラグ２２を介して直列に接続され，バックゲート電極４０
上に配置されたＳＯＮＯＳ構造の複数個のメモリセルトランジスタＭ３０，Ｍ３１，Ｍ３２，Ｍ３３からなる第３メモリセルストリングと、複数個のメモリセルトランジスタＭ３０，Ｍ３１，Ｍ３２，Ｍ３３上に層間絶縁膜３４を介して積層され，第１乃至第３メモリセルストリングに並列接続され，ソース／ドレイン領域２６，チャネル領域２５及びコンタクトプラグ２２を介して直列に接続され，バックゲート電極４０上に配置されたＳＯＮＯＳ構造の複数個のメモリセルトランジスタＭ４０，Ｍ４１，Ｍ４２，Ｍ４３からなる第４メモリセルストリングと、金属電極層２７に接続されたソース線ＳＬと、金属電極層３０にコンタクトプラグ２１を介して接続されたビット線２０と、バックゲート電極４０に接続されたバックゲート線４１を備える。バックゲート線（ＢＧＬ）４１は、ビット線ＢＬと直交する方向，即ち、ワード線が延伸する行方向に延伸している。
本発明の第４の実施の形態に係る不揮発性半導体記憶装置であって、メモリセルトランジスタにバックゲート電極４０上に配置されたＳＯＮＯＳトランジスタを使用したＮＡＮＤセルユニット１５０の模式的平面パターン構成は、図１４と同様である。
（動作電圧例）
本発明の第４の実施の形態に係る不揮発性半導体記憶装置であって、メモリセルトランジスタにバックゲート電極４０を接続したＳＯＮＯＳトランジスタを使用したＮＡＮＤセルユニットの動作電圧の一例は図２３に示すように表される。
選択されたブロックについて、読み出しモード、‘０’書き込みモード、‘１’書き込みモード、消去モードの各動作モードにおけるバックゲート電極ＢＧ、ビット線ＢＬ、選択ゲート線ＳＧＳ，ＳＧＤ、選択ワード線ＣＧ、同層の非選択ワード線ＣＧ、及び別層の非選択ワード線ＣＧについてパルス電圧状態が示されており、同様に、非選択ブロックについても、読み出しモード、‘０’書き込みモード、‘１’書き込みモード、消去モードの各動作モードにおけるバックゲート電極ＢＧ、ビット線ＢＬ、選択ゲート線ＳＧＳ，ＳＧＤ、ワード線ＣＧについてパルス電圧状態が示されている。ここで、図２３において、ＶＤＤは電源電位、ＶＳＳは接地電位、ＶＲＲは読み出し電圧、ＶＮＮは非選択セル用読み出し電圧、ＶＰＰは書き込み電圧、ＶＥＥは消去電圧、ＶＭＭはブートストラップ電圧を示す。ＶＲＲの電圧は、Ｖｔｈ（‘０’）（‘０’書き込み状態におけるしきい値電圧）よりも高く、ＶＮＮの電圧は、Ｖｔｈ（‘１’）（‘１’書き込み状態におけるしきい値電圧）よりも低く設定する。
消去動作では選択ブロック内のメモリセルトランジスタが一括で消去状態となる。図１９と同様に、読み出し動作はビット線ＢＬにプリチャージされた電圧を放電するか否かで判定する。書き込みベリファイは選択ゲートトランジスタの電位が異なる。消去ベリファイは図１５に示された読み出し電圧，及び読み出し方法で行っても良い。また、書き込み動作の場合、バックゲート電極ＢＧは接地電位ＶＳＳとする。読み出し時、バックゲート電極ＢＧの電位をＶＳＳとしており、このことから、バックゲート電極ＢＧは接地電位ＶＳＳとする。
以上の説明においては、メモリセルトランジスタとして、ＳＯＮＯＳ構造のＴＦＴを有する例を説明したが、スタックゲート積層構造のＴＦＴを有する場合も同様に積層化形成可能である。
本発明の第３の実施の形態に係るＮＡＮＤ型不揮発性半導体記憶装置によれば、選択ゲートトランジスタを半導体基板上に配置し、選択ゲートトランジスタによるＮＡＮＤ型メモリセルトランジスタの選択性を維持しつつ、バックゲート電極を有するスタックゲート／ＴＦＴ構造，或いはＳＯＮＯＳ／ＴＦＴ構造のメモリセルトランジスタを積層化して、大容量化を図ることができる。
本発明の第３の実施の形態に係るＮＡＮＤ型不揮発性半導体記憶装置によれば、バックゲート電極によって、消去動作では選択ブロック内のメモリセルトランジスタを一括で消去状態とすることができる。
[第４の実施の形態]
（素子構造）
本発明の第４の実施の形態に係る不揮発性半導体記憶装置において適用されるメモリセルトランジスタは、図２４中に示すように、半導体基板１０上に積層された層間絶縁膜３４中に配置され、ソース／ドレイン領域２６と、ソース／ドレイン領域２６間のチャネル領域２５と、チャネル領域２５上に配置されたＯＮＯ絶縁膜２４と、及びＯＮＯ絶縁膜２４上に配置されたコントロールゲート電極２３とからなるＳＯＮＯＳ／ＴＦＴ構造を備える。
本発明の第４の実施の形態に係る不揮発性半導体記憶装置であって、メモリセルトランジスタにＳＯＮＯＳトランジスタを使用したＮＡＮＤセルユニットの模式的断面構造は、図２４に示すように、半導体基板１０と、半導体基板１０に配置された素子分離領域（ＳＴＩ）８と、素子分離領域８に挟まれた半導体基板１０に配置されたビット線側選択ゲートトランジスタＴＧＤのソース／ドレイン領域１３，１４と、素子分離領域８に挟まれた半導体基板１０に配置されたソース線側選択ゲートトランジスタＴＧＳのソース／ドレイン領域１１，１２と、ソース／ドレイン領域１３，１４間の半導体基板１０上に配置されたゲート絶縁膜１６と、そのゲート絶縁膜１６上に配置された選択ゲート線（ＳＧＤ）１７と、ソース／ドレイン領域１１，１２間の半導体基板１０上に配置されたゲート絶縁膜１６と、そのゲート絶縁膜１６上に配置された選択ゲート線（ＳＧＳ）１５と、ソース／ドレイン領域１１，１２，及び１３，１４上に配置されたコンタクトプラグ１８と、ソース／ドレイン領域１１，１２，及び１３，１４とコンタクトプラグ１８を介してそれぞれ接続された金属電極層２７，２８，及び２９，３０と、金属電極層２７，２８，及び２９，３０上に層間絶縁膜３４を介して積層され，金属電極層２８と金属電極層２９の間においてソース／ドレイン領域２６，及びコンタクトプラグ２２を介して直列接続されたＳＯＮＯＳ構造の複数個のメモリセルトランジスタＭ１０，Ｍ１１，Ｍ１２，Ｍ１３からなる第１メモリセルストリングと、複数個のメモリセルトランジスタＭ１０，Ｍ１１，Ｍ１２，Ｍ１３上に層間絶縁膜３４を介して積層され，第１メモリセルストリングに並列接続され，ソース／ドレイン領域２６，チャネル領域２５及びコンタクトプラグ２２を介して直列に接続されたＳＯＮＯＳ構造の複数個のメモリセルトランジスタＭ２０，Ｍ２１，Ｍ２２，Ｍ２３からなる第２メモリセルストリングと、複数個のメモリセルトランジスタＭ２０，Ｍ２１，Ｍ２２，Ｍ２３上に層間絶縁膜３４を介して積層され，第１及び第２メモリセルストリングに並列接続され，ソース／ドレイン領域２６，チャネル領域２５及びコンタクトプラグ２２を介して直列に接続されたＳＯＮＯＳ構造の複数個のメモリセルトランジスタＭ３０，Ｍ３１，Ｍ３２，Ｍ３３からなる第３メモリセルストリングと、複数個のメ
モリセルトランジスタＭ３０，Ｍ３１，Ｍ３２，Ｍ３３上に層間絶縁膜３４を介して積層され，第１乃至第３メモリセルストリングに並列接続され，ＳＯＮＯＳ構造の複数個のメモリセルトランジスタＭ４０，Ｍ４１，Ｍ４２，Ｍ４３がソース／ドレイン領域２６，及びコンタクトプラグ２２を介して直列に接続された第４メモリセルストリングと、金属電極層２７に接続されたソース線ＳＬと、金属電極層３０にコンタクトプラグ２１を介して接続された金属電極層５０と、金属電極層５０にコンタクトプラグ２１を介して接続された金属電極層５２と、金属電極層５２にコンタクトプラグ２１を介して接続された金属電極層５４と、金属電極層５４にコンタクトプラグ２１を介して接続されたビット線２０とを備える。
本発明の第４の実施の形態に係る不揮発性半導体記憶装置であって、メモリセルトランジスタにＳＯＮＯＳトランジスタを使用したＮＡＮＤセルユニット１５０の模式的平面パターン構成は、図１４と同様である。
本発明の第４の実施の形態に係る不揮発性半導体記憶装置であって、メモリセルトランジスタにＳＯＮＯＳトランジスタを使用したＮＡＮＤセルユニットのＩＩ−ＩＩ線に沿うワード線延伸方向における断面構造は、図２５に示すように、模式的に表される。図２５は、行方向に延伸するワード線ＣＧ１３，ＣＧ２３，ＣＧ３３，ＣＧ４３に沿う模式的断面構造に相当する。例えば、図２１において、ＩＩ−ＩＩ線に沿う模式的断面構造と観ることもできる。或いは、図２４において、ビット線側選択ゲートトランジスタＴＧＤがメモリセルトランジスタＭ１３の下に配置された場合のＩＩ―ＩＩ線に沿う模式的断面構造と観ることもできる。
本発明の第４の実施の形態に係る不揮発性半導体記憶装置のＩＩ−ＩＩ線に沿うワード線延伸方向における断面構造は、図２５に示すように、半導体基板１０と、半導体基板１０に配置された素子分離領域（ＳＴＩ）８と、素子分離領域８に挟まれた半導体基板１０に配置されたブロック選択トランジスタＴＢＧのソース／ドレイン領域４２，４３と、ソース／ドレイン領域４２，４３間の半導体基板１０上に配置されたゲート絶縁膜４４と、ゲート絶縁膜４４上に配置された選択ゲート線（ＳＷＧ）４５と、ビット線側選択ゲートトランジスタＴＧＤのソース／ドレイン領域に挟まれ，かつ素子分離領域８に挟まれた半導体基板１０上に配置されたゲート絶縁膜１６と、そのゲート絶縁膜１６上に配置された選択ゲート線（ＳＧＤ）１７と、ソース／ドレイン領域４２，４３上に配置されたコンタクトプラグ４８と、選択ゲート線（ＳＧＤ）１７上に配置されたコンタクトプラグ４９と、ブロック選択トランジスタＴＢＧのソース領域４２とコンタクトプラグ４８を介してそれぞれ接続された金属電極層６０，６４，６８，７２，及び７６と、ブロック選択トランジスタＴＢＧのドレイン領域４３とコンタクトプラグ４８を介して接続され，かつビット線側選択ゲートトランジスタＴＧＤの選択ゲート線（ＳＧＤ）１７とコンタクトプラグ４９を介して接続された金属電極層５８と、ブロック選択トランジスタＴＢＧのドレイン領域４３とコンタクトプラグ４８を介してそれぞれ接続された金属電極層６２，６６，７０，及び７４と、層間絶縁膜３４を介して選択ゲート線（ＳＧＤ）１７の上部に配置された金属電極層２７と、層間絶縁膜３４を介して金属電極層２７，５８，６０上に配置されたワード線ＣＧ１３と、ワード線ＣＧ１３上に配置されたコンタクトプラグ５７と、金属電極層６２，６６，７０，及び７４上に配置されたコンタクトプラグ５６と、金属電極層６２とコンタクトプラグ５６を介して接続され，かつワード線ＣＧ１３とコンタクトプラグ５７を介して接続された金属電極層７８と、金属電極層６６，７０，及び７４とそれぞれコンタクトプラグ５６を介して接続された金属電極層８０，８２，及び８４と、層間絶縁膜３４を介してワード線ＣＧ１３上に配置されたワード線ＣＧ２３と、ワード線ＣＧ２３上に配置されたコンタクトプラグ５７と、金属電極層８０，８２，及び８４上に配置された
コンタクトプラグ５６と、金属電極層８０とコンタクトプラグ５６を介して接続され，かつワード線ＣＧ２３とコンタクトプラグ５７を介して接続された金属電極層８６と、金属電極層８２，及び８４とそれぞれコンタクトプラグ５６を介して接続された金属電極層８８，及び９０と、層間絶縁膜３４を介してワード線ＣＧ２３上に配置されたワード線ＣＧ３３と、ワード線ＣＧ３３上に配置されたコンタクトプラグ５７と、金属電極層８８，及び９０上に配置されたコンタクトプラグ５６と、金属電極層８８とコンタクトプラグ５６を介して接続され，かつワード線ＣＧ３３とコンタクトプラグ５７を介して接続された金属電極層９２と、金属電極層９０とコンタクトプラグ５６を介して接続された金属電極層９４と、層間絶縁膜３４を介してワード線ＣＧ３３上に配置されたワード線ＣＧ４３と、ワード線ＣＧ４３上に配置されたコンタクトプラグ５７と、金属電極層９４上に配置されたコンタクトプラグ５６と、金属電極層９４とコンタクトプラグ５６を介して接続され，かつワード線ＣＧ４３とコンタクトプラグ５７を介して接続された金属電極層９６と、層間絶縁膜３４を介してワード線ＣＧ４３上に配置されたビット線２０と、金属電極層２７に接続されたソース線ＳＬとを備える。
本発明の第４の実施の形態に係るＮＡＮＤ型不揮発性半導体記憶装置によれば、図２４，及び図２５に示すように、金属電極層の配線層の層数は、９層である。
以上の説明においては、メモリセルトランジスタとして、ＳＯＮＯＳ構造のＴＦＴを有する例を説明したが、スタックゲート積層構造のＴＦＴを有する場合も同様に積層化形成可能である。
本発明の第４の実施の形態に係るＮＡＮＤ型不揮発性半導体記憶装置によれば、選択ゲートトランジスタを半導体基板上に配置し、選択ゲートトランジスタによるＮＡＮＤ型メモリセルトランジスタの選択性を維持しつつ、スタックゲート／ＴＦＴ構造，或いはＳＯＮＯＳ／ＴＦＴ構造のメモリセルトランジスタを積層化して、大容量化を図ることができる。
[第５の実施の形態]
本発明の第５の実施の形態に係る不揮発性半導体記憶装置であって、メモリセルトランジスタにＳＯＮＯＳトランジスタを使用したＮＡＮＤセルユニットのＩＩ−ＩＩ線に沿うワード線延伸方向における断面構造は、図２６に示すように、模式的に表される。図２６は、行方向に延伸するワード線ＣＧ１３，ＣＧ２３，ＣＧ３３，ＣＧ４３に沿う模式的断面構造に相当する。例えば、図２１において、ＩＩ−ＩＩ線に沿う模式的断面構造と観ることもできる。或いは、図２４において、ビット線側選択ゲートトランジスタＴＧＤがメモリセルトランジスタＭ１３の下に配置された場合のＩＩ―ＩＩ線に沿う模式的断面構造と観ることもできる。
本発明の第５の実施の形態に係る不揮発性半導体記憶装置のＩＩ−ＩＩ線に沿うワード線延伸方向における断面構造は、図２６に示すように、半導体基板１０と、半導体基板１０に配置された素子分離領域（ＳＴＩ）８と、素子分離領域８に挟まれた半導体基板１０に配置されたブロック選択トランジスタＴＢＧのソース／ドレイン領域４２，４３と、ソース／ドレイン領域４２，４３間の半導体基板１０上に配置されたゲート絶縁膜４４と、ゲート絶縁膜４４上に配置された選択ゲート線（ＳＷＧ）４５と、ビット線側選択ゲートトランジスタＴＧＤのソース／ドレイン領域に挟まれ，かつ素子分離領域８に挟まれた半導体基板１０上に配置されたゲート絶縁膜１６と、そのゲート絶縁膜１６上に配置された選択ゲート線（ＳＧＤ）１７と、ソース／ドレイン領域４２，４３上に配置されたコンタクトプラグ４８と、選択ゲート線（ＳＧＤ）１７上に配置されたコンタクトプラグ４９と、ブロック選択トランジスタＴＢＧのソース領域４２とコンタクトプラグ４８を介してそれぞれ接続された金属電極層６０，６４，６８，７２，及び７６と、ブロック選択トランジスタＴＢＧのドレイン領域４３とコンタクトプラグ４８を介して接続され，かつビット線側選択ゲートトランジスタＴＧＤの選択ゲート線（ＳＧＤ）１７とコンタクトプラグ４９を介して接続された金属電極層５８と、ブロック選択トランジスタＴＢＧのドレイン領域４３とコンタクトプラグ４８を介してそれぞれ接続された金属電極層６２，６６，７０，及び７４と、層間絶縁膜３４を介して選択ゲート線（ＳＧＤ）１７の上部に配置された金属電極層２７と、層間絶縁膜３４を介して金属電極層２７，５８〜７２上に配置されたワード線ＣＧ１３と、ワード線ＣＧ１３上に配置されたコンタクトプラグ５７と、金属電極層６２，６６，７０，及び７４上に配置されたコンタクトプラグ５６と、金属電極層７４とコンタクトプラグ５６を介して接続され，かつワード線ＣＧ１３とコンタクトプラグ５７を介して接続された金属電極層１０２と、層間絶縁膜３４を介してワード線ＣＧ１３上に配置されたワード線ＣＧ２３と、ワード線ＣＧ２３上に配置されたコンタクトプラグ５７と、金属電極層７０とコンタクトプラグ５６を介して接続され，かつワード線ＣＧ２３とコンタクトプラグ５７を介して接続された金属電極層１００と、層間絶縁膜３４を介し
てワード線ＣＧ２３上に配置されたワード線ＣＧ３３と、ワード線ＣＧ３３上に配置されたコンタクトプラグ５７と、金属電極層６６とコンタクトプラグ５６を介して接続され，かつワード線ＣＧ３３とコンタクトプラグ５７を介して接続された金属電極層９８と、層間絶縁膜３４を介してワード線ＣＧ３３上に配置されたワード線ＣＧ４３と、ワード線ＣＧ４３上に配置されたコンタクトプラグ５７と、金属電極層６２とコンタクトプラグ５６を介して接続され，かつワード線ＣＧ４３とコンタクトプラグ５７を介して接続された金属電極層９６と、層間絶縁膜３４を介してワード線ＣＧ４３上に配置されたビット線２０と、金属電極層２７に接続されたソース線ＳＬとを備える。
本発明の第５の実施の形態に係るＮＡＮＤ型不揮発性半導体記憶装置によれば、図２６に示すように、金属電極層の配線層の層数は、６層である。
（平面パターン構成）
本発明の第５の実施の形態に係る不揮発性半導体記憶装置であって、メモリセルトランジスタにＳＯＮＯＳトランジスタを使用したＮＡＮＤセルユニットのワード線延伸方向における，交互引き出しによる模式的平面パターン構成は、図２７に示すように表される。即ち、図２７（ａ）は、第１層目のワード線ＣＧ１３の交互引き出し平面パターンを示す。図２７（ｂ）は、第２層目のワード線ＣＧ２３の交互引き出し平面パターンを示す。図２７（ｃ）は、第３層目のワード線ＣＧ３３の交互引き出し平面パターンを示す。又、図２７（ｄ）は、第４層目のワード線ＣＧ４３の交互引き出し平面パターンを示す。
図２７（ａ）に示す平面パターン端部においては、ワード線ＣＧ１３上に配置されたコンタクトプラグ５７と、ブロック選択トランジスタＴＧＢのドレイン領域４３とコンタクトプラグ４８を介して接続された金属電極層７４上に配置されたコンタクトプラグ５６が、金属電極層１０２を介して接続されている。
図２７（ｂ）に示す平面パターン端部においては、ワード線ＣＧ２３上に配置されたコンタクトプラグ５７と、ブロック選択トランジスタＴＧＢのドレイン領域４３とコンタクトプラグ４８を介して接続された金属電極層７０上に配置されたコンタクトプラグ５６が、金属電極層１００を介して接続されている。
図２７（ｃ）に示す平面パターン端部においては、ワード線ＣＧ３３上に配置されたコンタクトプラグ５７と、ブロック選択トランジスタＴＧＢのドレイン領域４３とコンタクトプラグ４８を介して接続された金属電極層６６上に配置されたコンタクトプラグ５６が、金属電極層９８を介して接続されている。
図２７（ｄ）に示す平面パターン端部においては、ワード線ＣＧ４３上に配置されたコンタクトプラグ５７と、ブロック選択トランジスタＴＧＢのドレイン領域４３とコンタクトプラグ４８を介して接続された金属電極層６２上に配置されたコンタクトプラグ５６が、金属電極層９６を介して接続されている。
本発明の第５の実施の形態に係るＮＡＮＤ型不揮発性半導体記憶装置によれば、ワード線ＣＧ延伸方向における，交互引き出しによる平面パターンを有することによって、ＮＡＮＤセルユニット１５０からブロック選択トランジスタＴＧＢに至る周辺配線部の平面パターンの占有面積を縮小化することができる。
又、本発明の第５の実施の形態に係るＮＡＮＤ型不揮発性半導体記憶装置によれば、ＮＡＮＤセルユニット１５０からブロック選択トランジスタＴＧＢに至る周辺配線部の平面パターンにおいて、金属電極層９６，９８，１００，及び１０２を同一金属層レベルで形成することによって、金属電極層の数を減少し、製造工程数を低減化することができる。
以上の説明においては、メモリセルトランジスタとして、ＳＯＮＯＳ構造のＴＦＴを有する例を説明したが、スタックゲート積層構造のＴＦＴを有する場合も同様に積層化形成可能である。
本発明の第５の実施の形態に係るＮＡＮＤ型不揮発性半導体記憶装置によれば、選択ゲートトランジスタを半導体基板上に配置し、選択ゲートトランジスタによるＮＡＮＤ型メモリセルトランジスタの選択性を維持しつつ、スタックゲート／ＴＦＴ構造，或いはＳＯＮＯＳ／ＴＦＴ構造のメモリセルトランジスタを積層化して、大容量化を図ることができる。
[第６の実施の形態]
本発明の第６の実施の形態に係る不揮発性半導体記憶装置であって、メモリセルトランジスタにＳＯＮＯＳトランジスタを使用したＮＡＮＤセルユニットのＩＩ−ＩＩ線に沿うワード線延伸方向における断面構造は、図２８に示すように、模式的に表される。図２８は、行方向に延伸するワード線ＣＧ１３，ＣＧ２３，ＣＧ３３，ＣＧ４３に沿う模式的断面構造に相当する。例えば、図２１において、ＩＩ−ＩＩ線に沿う模式的断面構造と観ることもできる。或いは、図２４において、ビット線側選択ゲートトランジスタＴＧＤがメモリセルトランジスタＭ１３の下に配置された場合のＩＩ―ＩＩ線に沿う模式的断面構造と観ることもできる。
本発明の第６の実施の形態に係る不揮発性半導体記憶装置のＣＧ延長方向における断面構造は、図２８に示すように、半導体基板１０と、半導体基板１０に配置された素子分離領域（ＳＴＩ）８と、素子分離領域８に挟まれた半導体基板１０に配置されたブロック選択トランジスタＴＢＧのソース／ドレイン領域４２，４３と、ソース／ドレイン領域４２，４３間の半導体基板１０上に配置されたゲート絶縁膜４４と、ゲート絶縁膜４４上に配置された選択ゲート線（ＳＷＧ）４５と、ビット線側選択ゲートトランジスタＴＧＤのソース／ドレイン領域に挟まれ，かつ素子分離領域８に挟まれた半導体基板１０上に配置されたゲート絶縁膜１６と、そのゲート絶縁膜１６上に配置された選択ゲート線（ＳＧＤ）１７と、ソース／ドレイン領域４２，４３上に配置されたコンタクトプラグ４８と、選択ゲート線（ＳＧＤ）１７上に配置されたコンタクトプラグ４９と、ブロック選択トランジスタＴＢＧのソース領域４２とコンタクトプラグ４８を介してそれぞれ接続された金属電極層６０，６４，６８，７２，及び７６と、ブロック選択トランジスタＴＢＧのドレイン領域４３とコンタクトプラグ４８を介して接続され，かつビット線側選択ゲートトランジスタＴＧＤの選択ゲート線（ＳＧＤ）１７とコンタクトプラグ４９を介して接続された金属電極層５８と、ブロック選択トランジスタＴＢＧのドレイン領域４３とコンタクトプラグ４８を介してそれぞれ接続された金属電極層６２，６６，７０，及び７４と、層間絶縁膜３４を介して選択ゲート線（ＳＧＤ）１７の上部に配置された金属電極層２７と、金属電極層６２上に配置されたコンタクトプラグ５６と、層間絶縁膜３４を介して金属電極層２７，５８，６０，６２上に配置され，かつ金属電極層６２上に配置されたコンタクトプラグ５６と接続されたワード線ＣＧ１３と、金属電極層６６上に配置されたコンタクトプラグ５６と、層間絶縁膜３４を介してワード線ＣＧ１３，及び金属電極層６４，６６上に配置され，かつ金属電極層６６上に配置された金属電極層５６と接続されたワード線ＣＧ２３と、金属電極層７０上に配置されたコンタクトプラグ５６と、層間絶縁膜３４を介してワード線ＣＧ２３，及び金属電極層６８，７０上に配置され，かつ金属電極層７０上に配置された金属電極層５６と接続されたワード線ＣＧ３３と、金属電極層７４上に配置され
たコンタクトプラグ５６と、層間絶縁膜３４を介してワード線ＣＧ３３，及び金属電極層７２，７４上に配置され，かつ金属電極層７４上に配置された金属電極層５６と接続されたワード線ＣＧ４３と、層間絶縁膜３４を介してワード線ＣＧ４３上に配置されたビット線２０と、金属電極層２７に接続されたソース線ＳＬとを備える。
本発明の第６の実施の形態に係るＮＡＮＤ型不揮発性半導体記憶装置によれば、図２８に示すように、金属電極層の配線層の層数は、６層である。
本発明の第６の実施の形態に係るＮＡＮＤ型不揮発性半導体記憶装置によれば、ＮＡＮＤセルユニット１５０からブロック選択トランジスタＴＧＢに至る周辺配線部の平面パターンにおいて、金属電極層の数を減少し、製造工程数を低減化することができる。
以上の説明においては、メモリセルトランジスタとして、ＳＯＮＯＳ構造のＴＦＴを有する例を説明したが、スタックゲート積層構造のＴＦＴを有する場合も同様に積層化形成可能である。
本発明の第６の実施の形態に係るＮＡＮＤ型不揮発性半導体記憶装置によれば、選択ゲートトランジスタを半導体基板上に配置し、選択ゲートトランジスタによるＮＡＮＤ型メモリセルトランジスタの選択性を維持しつつ、スタックゲート／ＴＦＴ構造，或いはＳＯＮＯＳ／ＴＦＴ構造のメモリセルトランジスタを積層化して、大容量化を図ることができる。
[その他の実施の形態]
上記のように、本発明は第１乃至第６の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
更に又、第１乃至第６の実施の形態に係る不揮発性半導体記憶装置のメモリセルトランジスタは、２値論理のメモリに限定されるものではない。例えば、３値以上の多値論理のメモリについても適用可能である。例えば、４値記憶の不揮発性半導体記憶装置であれば、２値記憶の不揮発性半導体記憶装置に比べ、２倍のメモリ容量を達成することができる。更に又、ｍ値（ｍ＞３）以上の多値記憶の不揮発性半導体記憶装置についても適用可能である。
更に又、第１乃至第６の実施の形態に係る不揮発性半導体記憶装置のメモリセルトランジスタは、積層構造、ＳＯＮＯＳ構造、ＭＯＮＯＳ構造に限られるものではない。側壁コントロールゲート型構造、或いはＳＯＩ構造を適用しても良い。
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
本発明の第１の実施の形態に係る不揮発性半導体記憶装置の回路構成であって、メモリセルトランジスタにスタックゲート積層構造を備えるＮＡＮＤセルユニットの模式的回路構成図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の回路構成であって、メモリセルトランジスタにＳＯＮＯＳ構造を備えるＮＡＮＤセルユニットの模式的回路構成図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の模式的全体ブロック構成図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の詳細な全体ブロック構成図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の第１のレイアウトブロック構成例を示す図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の第１のレイアウトブロック構成例に対応する回路構成図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の第２のレイアウトブロック構成例を示す図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の第２のレイアウトブロック構成例に対応する回路構成図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の第３のレイアウトブロック構成例を示す図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の第３のレイアウトブロック構成例に対応する回路構成図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の第４のレイアウトブロック構成例を示す図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の第４のレイアウトブロック構成例に対応する回路構成図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置であって、メモリセルトランジスタにＳＯＮＯＳ／ＴＦＴ構造を使用したＮＡＮＤセルユニットのＩ−Ｉ線に沿うビット線延伸方向における模式的断面構造図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の模式的平面パターン構成であって、（ａ）第４層目のＮＡＮＤセルパターン領域の模式的平面パターン図、（ｂ）第３層目のＮＡＮＤセルパターン領域の模式的平面パターン図、（ｃ）第２層目のＮＡＮＤセルパターン領域の模式的平面パターン図、（ｄ）第１層目のＮＡＮＤセルパターン領域の模式的平面パターン図、及び（ｅ）選択ゲートパターン領域の模式的平面パターン図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の動作電圧の一例。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置であって、図１５に従う消去動作における動作波形図 本発明の第１の実施の形態に係る不揮発性半導体記憶装置であって、図１５に従う書き込み動作における動作波形図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置であって、図１５に従う読み出し動作における動作波形図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置であって、動作電圧の別の一例。 本発明の第２の実施の形態に係る不揮発性半導体記憶装置であって、メモリセルトランジスタにＳＯＮＯＳ／ＴＦＴ構造を使用したＮＡＮＤセルユニットのＩ−Ｉ線に沿うビット線延伸方向における模式的断面構造図。 本発明の第２の実施の形態に係る不揮発性半導体記憶装置の模式的平面パターン構成であって、（ａ）第４層目のＮＡＮＤセルパターン領域の模式的平面パターン図、（ｂ）第３層目のＮＡＮＤセルパターン領域の模式的平面パターン図、（ｃ）第２層目のＮＡＮＤセルパターン領域の模式的平面パターン図、（ｄ）第１層目のＮＡＮＤセルパターン領域の模式的平面パターン図、及び（ｅ）選択ゲートパターン領域の模式的平面パターン図。 本発明の第３の実施の形態に係る不揮発性半導体記憶装置であって、メモリセルトランジスタにバックゲート電極を備えるＳＯＮＯＳ／ＴＦＴ構造を使用したＮＡＮＤセルユニットのＩ−Ｉ線に沿うビット線延伸方向における模式的断面構造図。 本発明の第３の実施の形態に係る不揮発性半導体記憶装置の動作電圧の一例。 本発明の第４の実施の形態に係る不揮発性半導体記憶装置であって、メモリセルトランジスタにＳＯＮＯＳ／ＴＦＴ構造を使用したＮＡＮＤセルユニットのＩ−Ｉ線に沿うビット線延伸方向における模式的断面構造図。 本発明の第４の実施の形態に係る不揮発性半導体記憶装置であって、メモリセルトランジスタにＳＯＮＯＳ／ＴＦＴ構造を使用したＮＡＮＤセルユニットのＩＩ−ＩＩ線に沿うワード線延伸方向における模式的断面構造図。 本発明の第５の実施の形態に係る不揮発性半導体記憶装置であって、メモリセルトランジスタにＳＯＮＯＳ／ＴＦＴ構造を使用したＮＡＮＤセルユニットのＩＩ−ＩＩ線に沿うワード線延伸方向における，交互引き出しによる模式的断面構造図。 本発明の第５の実施の形態に係る不揮発性半導体記憶装置のワード線延伸方向における，交互引き出しによる模式的平面パターン構成であって、（ａ）第１層目のワード線ＣＧ１３の交互引き出し平面パターン図、（ｂ）第２層目のワード線ＣＧ２３の交互引き出し平面パターン図、（ｃ）第３層目のワード線ＣＧ３３の交互引き出し平面パターン図、及び（ｄ）第４層目のワード線ＣＧ４３の交互引き出し平面パターン図。 本発明の第６の実施の形態に係る不揮発性半導体記憶装置であって、メモリセルトランジスタにＳＯＮＯＳ／ＴＦＴ構造を使用したＮＡＮＤセルユニットのＩＩ−ＩＩ線に沿うワード線延伸方向における模式的断面構造図。
符号の説明
２…メモリセルアレイ
８…素子分離領域（ＳＴＩ）
１０…半導体基板
１１，１２，１３，１４，２６…ソース／ドレイン領域
１５…選択ゲート線（ＳＧＳ）
１６，４４…ゲート絶縁膜
１７…選択ゲート線（ＳＧＤ）
１８，１９，２１，２２，４８，４９，５６，５７…コンタクトプラグ
２０…ビット線（ＢＬ）
２３…コントロールゲート電極
２４…ＯＮＯ絶縁膜
２５…チャネル領域
２７〜３０，５０〜５４，５８〜１０２…金属電極層
３２，３５…ＮＡＮＤセルパターン領域
３３，３６…選択ゲートパターン領域
３４…層間絶縁膜
４０…バックゲート電極
４５…選択ゲート線（ＳＷＧ）
１５０…ＮＡＮＤセルユニット
ＳＬ…ソース線
ＢＬ…ビット線
ＢＧＬ…バックゲート線
ＣＧ１０，ＣＧ１１，…，ＣＧ４２，ＣＧ４３…ワード線
Ｍ１０，Ｍ１１，…，Ｍ４２，Ｍ４３…メモリセルトランジスタ
ＴＧＳ…ソース線側選択ゲートトランジスタ
ＴＧＤ…ビット線側選択ゲートトランジスタ
ＴＧＢ…ブロック選択トランジスタ

Claims (5)

  1. ソース領域をソース線に接続され，ゲート電極を第１選択ゲート線に接続されたソース線側選択ゲートトランジスタと、
    ドレイン領域をビット線に接続され，ゲート電極を第２選択ゲート線に接続されたビット線側選択ゲートトランジスタと、
    前記ソース線側選択ゲートトランジスタのドレイン領域と前記ビット線側選択ゲートトランジスタのソース領域との間に接続され，メモリセルトランジスタが複数個，直列接続された第１メモリセルストリングと、
    前記第１メモリセルストリングに並列接続され，メモリセルトランジスタが複数個，直列接続された第２メモリセルストリング
    とを備え、前記第１メモリセルストリング，及び前記第２メモリストリングは半導体基板上に層間絶縁膜を介して積層化配置され、前記ソース線側選択ゲートトランジスタ，及び前記ビット線側選択ゲートトランジスタは前記半導体基板上に配置されることを特徴とする不揮発性半導体記憶装置。
  2. 前記メモリセルトランジスタは、前記半導体基板上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に配置されたフローティングゲート電極層と、前記フローティングゲート電極層上に配置されたゲート間絶縁膜と、及び前記ゲート間絶縁膜上に配置されたコントロールゲート電極層とを備え、前記層間絶縁膜を介して積層化配置されることを特徴とする請求項１記載の不揮発性半導体記憶装置。
  3. 前記メモリセルトランジスタは、前記半導体基板上に配置されたＯＮＯ膜と、及び前記ＯＮＯ膜上に配置されたコントロールゲート電極層とを備え、前記層間絶縁膜を介して積層化配置されることを特徴とする請求項１記載の不揮発性半導体記憶装置。
  4. 前記ソース線側選択ゲートトランジスタ，及び前記ビット線側選択ゲートトランジスタの内、何れか一方若しくは両方が、積層化配置された前記メモリセルトランジスタの下層に配置されることを特徴とする請求項１乃至請求項３の内、何れか１項に記載の不揮発性半導体記憶装置。
  5. 前記メモリセルトランジスタは、前記ビット線と直交する行方向に延伸するバックゲート配線に接続されるバックゲート電極を備えることを特徴とする請求項１乃至請求項４の内、何れか１項に記載の不揮発性半導体記憶装置。
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Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009266280A (ja) * 2008-04-23 2009-11-12 Toshiba Corp 三次元積層不揮発性半導体メモリ
JP2009266945A (ja) * 2008-04-23 2009-11-12 Toshiba Corp 三次元積層不揮発性半導体メモリ
JP2009272513A (ja) * 2008-05-09 2009-11-19 Toshiba Corp 不揮発性半導体記憶装置
JP2010034109A (ja) * 2008-07-25 2010-02-12 Toshiba Corp 不揮発性半導体記憶装置
JP2010232653A (ja) * 2009-03-25 2010-10-14 Samsung Electronics Co Ltd 積層メモリ素子
JP2011523156A (ja) * 2008-05-07 2011-08-04 アプルス フラッシュ テクノロジー アイエヌシー Ｎａｎｄベースｎｍｏｓｎｏｒフラッシュメモリセル／アレイ及びその製造方法
JP2011171735A (ja) * 2010-02-19 2011-09-01 Samsung Electronics Co Ltd ３次元半導体装置の配線構造体
JP2011228709A (ja) * 2010-04-20 2011-11-10 Micron Technology Inc マルチレベルアーキテクチャを有するフラッシュメモリ
JP2013073657A (ja) * 2011-09-28 2013-04-22 Winbond Electronics Corp 半導体記憶装置
KR20140139266A (ko) * 2013-05-27 2014-12-05 에스케이하이닉스 주식회사 반도체 장치
JP2022500856A (ja) * 2018-09-14 2022-01-04 長江存儲科技有限責任公司Yangtze Memory Technologies Co., Ltd. 三次元メモリデバイス及びその形成方法
WO2024063315A1 (ko) * 2022-07-12 2024-03-28 페디셈 주식회사 듀얼 정션 구조를 갖는 3차원 메모리
WO2025013136A1 (ja) * 2023-07-07 2025-01-16 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置
WO2025013138A1 (ja) * 2023-07-07 2025-01-16 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置

Families Citing this family (194)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7394693B2 (en) * 2005-08-31 2008-07-01 Micron Technology, Inc. Multiple select gate architecture
JP2009015978A (ja) * 2007-07-05 2009-01-22 Toshiba Corp 半導体記憶装置及びメモリシステム
JP2009164278A (ja) * 2007-12-28 2009-07-23 Mitsumi Electric Co Ltd Ｍｏｓトランジスタ及びこれを用いた半導体集積回路装置
JP2009266944A (ja) * 2008-04-23 2009-11-12 Toshiba Corp 三次元積層不揮発性半導体メモリ
KR100971532B1 (ko) * 2008-05-27 2010-07-21 삼성전자주식회사 구동 트랜지스터를 포함하는 반도체 소자
US7843725B2 (en) 2008-06-11 2010-11-30 Micron Technology, Inc. M+L bit read column architecture for M bit memory cells
JP5550239B2 (ja) * 2009-01-26 2014-07-16 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
JP2010199235A (ja) 2009-02-24 2010-09-09 Toshiba Corp 不揮発性半導体記憶装置
JP4856203B2 (ja) * 2009-03-23 2012-01-18 株式会社東芝 不揮発性半導体記憶装置
US10366970B2 (en) 2009-10-12 2019-07-30 Monolithic 3D Inc. 3D semiconductor device and structure
US11984445B2 (en) 2009-10-12 2024-05-14 Monolithic 3D Inc. 3D semiconductor devices and structures with metal layers
US12027518B1 (en) 2009-10-12 2024-07-02 Monolithic 3D Inc. 3D semiconductor devices and structures with metal layers
US10910364B2 (en) 2009-10-12 2021-02-02 Monolitaic 3D Inc. 3D semiconductor device
US11018133B2 (en) 2009-10-12 2021-05-25 Monolithic 3D Inc. 3D integrated circuit
US11374118B2 (en) 2009-10-12 2022-06-28 Monolithic 3D Inc. Method to form a 3D integrated circuit
US10388863B2 (en) 2009-10-12 2019-08-20 Monolithic 3D Inc. 3D memory device and structure
US10217667B2 (en) * 2011-06-28 2019-02-26 Monolithic 3D Inc. 3D semiconductor device, fabrication method and system
US9021182B2 (en) * 2010-10-03 2015-04-28 Winbond Electronics Corporation Flash memory for code and data storage
US10497713B2 (en) 2010-11-18 2019-12-03 Monolithic 3D Inc. 3D semiconductor memory device and structure
US12362219B2 (en) 2010-11-18 2025-07-15 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11482440B2 (en) 2010-12-16 2022-10-25 Monolithic 3D Inc. 3D semiconductor device and structure with a built-in test circuit for repairing faulty circuits
US11600667B1 (en) 2010-10-11 2023-03-07 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11227897B2 (en) 2010-10-11 2022-01-18 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11024673B1 (en) 2010-10-11 2021-06-01 Monolithic 3D Inc. 3D semiconductor device and structure
US10896931B1 (en) 2010-10-11 2021-01-19 Monolithic 3D Inc. 3D semiconductor device and structure
US11469271B2 (en) 2010-10-11 2022-10-11 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11315980B1 (en) 2010-10-11 2022-04-26 Monolithic 3D Inc. 3D semiconductor device and structure with transistors
US11018191B1 (en) 2010-10-11 2021-05-25 Monolithic 3D Inc. 3D semiconductor device and structure
US11257867B1 (en) 2010-10-11 2022-02-22 Monolithic 3D Inc. 3D semiconductor device and structure with oxide bonds
US11158674B2 (en) 2010-10-11 2021-10-26 Monolithic 3D Inc. Method to produce a 3D semiconductor device and structure
US11855100B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11855114B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11437368B2 (en) 2010-10-13 2022-09-06 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US12080743B2 (en) 2010-10-13 2024-09-03 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11327227B2 (en) 2010-10-13 2022-05-10 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US11163112B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US10679977B2 (en) 2010-10-13 2020-06-09 Monolithic 3D Inc. 3D microdisplay device and structure
US11043523B1 (en) 2010-10-13 2021-06-22 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11164898B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure
US10978501B1 (en) 2010-10-13 2021-04-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US10833108B2 (en) 2010-10-13 2020-11-10 Monolithic 3D Inc. 3D microdisplay device and structure
US12094892B2 (en) 2010-10-13 2024-09-17 Monolithic 3D Inc. 3D micro display device and structure
US11869915B2 (en) 2010-10-13 2024-01-09 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US10998374B1 (en) 2010-10-13 2021-05-04 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11404466B2 (en) 2010-10-13 2022-08-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11694922B2 (en) 2010-10-13 2023-07-04 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11984438B2 (en) 2010-10-13 2024-05-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11605663B2 (en) 2010-10-13 2023-03-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11133344B2 (en) 2010-10-13 2021-09-28 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US10943934B2 (en) 2010-10-13 2021-03-09 Monolithic 3D Inc. Multilevel semiconductor device and structure
US12360310B2 (en) 2010-10-13 2025-07-15 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11063071B1 (en) 2010-10-13 2021-07-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US11929372B2 (en) 2010-10-13 2024-03-12 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US12243765B2 (en) 2010-11-18 2025-03-04 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US12136562B2 (en) 2010-11-18 2024-11-05 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11107721B2 (en) 2010-11-18 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure with NAND logic
US11615977B2 (en) 2010-11-18 2023-03-28 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11164770B1 (en) 2010-11-18 2021-11-02 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11854857B1 (en) 2010-11-18 2023-12-26 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11735462B2 (en) 2010-11-18 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11211279B2 (en) 2010-11-18 2021-12-28 Monolithic 3D Inc. Method for processing a 3D integrated circuit and structure
US11482439B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device comprising charge trap junction-less transistors
US11508605B2 (en) 2010-11-18 2022-11-22 Monolithic 3D Inc. 3D semiconductor memory device and structure
US12068187B2 (en) 2010-11-18 2024-08-20 Monolithic 3D Inc. 3D semiconductor device and structure with bonding and DRAM memory cells
US12144190B2 (en) 2010-11-18 2024-11-12 Monolithic 3D Inc. 3D semiconductor device and structure with bonding and memory cells preliminary class
US11031275B2 (en) 2010-11-18 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11495484B2 (en) 2010-11-18 2022-11-08 Monolithic 3D Inc. 3D semiconductor devices and structures with at least two single-crystal layers
US11004719B1 (en) 2010-11-18 2021-05-11 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11569117B2 (en) 2010-11-18 2023-01-31 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US12154817B1 (en) 2010-11-18 2024-11-26 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US12272586B2 (en) 2010-11-18 2025-04-08 Monolithic 3D Inc. 3D semiconductor memory device and structure with memory and metal layers
US12033884B2 (en) 2010-11-18 2024-07-09 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11355381B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11482438B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11901210B2 (en) 2010-11-18 2024-02-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11784082B2 (en) 2010-11-18 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11018042B1 (en) 2010-11-18 2021-05-25 Monolithic 3D Inc. 3D semiconductor memory device and structure
US12100611B2 (en) 2010-11-18 2024-09-24 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US12125737B1 (en) 2010-11-18 2024-10-22 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US11610802B2 (en) 2010-11-18 2023-03-21 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with single crystal transistors and metal gate electrodes
US11355380B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. Methods for producing 3D semiconductor memory device and structure utilizing alignment marks
US11862503B2 (en) 2010-11-18 2024-01-02 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11121021B2 (en) 2010-11-18 2021-09-14 Monolithic 3D Inc. 3D semiconductor device and structure
US11804396B2 (en) 2010-11-18 2023-10-31 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11521888B2 (en) 2010-11-18 2022-12-06 Monolithic 3D Inc. 3D semiconductor device and structure with high-k metal gate transistors
US11923230B1 (en) 2010-11-18 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11443971B2 (en) 2010-11-18 2022-09-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11094576B1 (en) 2010-11-18 2021-08-17 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
JP2012119013A (ja) * 2010-11-29 2012-06-21 Toshiba Corp 不揮発性半導体記憶装置
US12463076B2 (en) 2010-12-16 2025-11-04 Monolithic 3D Inc. 3D semiconductor device and structure
JP2013058276A (ja) * 2011-09-07 2013-03-28 Toshiba Corp 半導体記憶装置
TWI490863B (zh) * 2011-11-21 2015-07-01 Winbond Electronics Corp 用於代碼和資料存儲的快閃記憶體
CN103151066B (zh) * 2011-12-06 2016-08-03 华邦电子股份有限公司 用于代码和数据存储的闪存
US11476181B1 (en) 2012-04-09 2022-10-18 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11694944B1 (en) 2012-04-09 2023-07-04 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11616004B1 (en) 2012-04-09 2023-03-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11594473B2 (en) 2012-04-09 2023-02-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11164811B2 (en) 2012-04-09 2021-11-02 Monolithic 3D Inc. 3D semiconductor device with isolation layers and oxide-to-oxide bonding
US11088050B2 (en) 2012-04-09 2021-08-10 Monolithic 3D Inc. 3D semiconductor device with isolation layers
US11881443B2 (en) 2012-04-09 2024-01-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11410912B2 (en) 2012-04-09 2022-08-09 Monolithic 3D Inc. 3D semiconductor device with vias and isolation layers
US11735501B1 (en) 2012-04-09 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US10600888B2 (en) 2012-04-09 2020-03-24 Monolithic 3D Inc. 3D semiconductor device
JP2013254537A (ja) * 2012-06-06 2013-12-19 Toshiba Corp 半導体記憶装置及びコントローラ
US8988937B2 (en) * 2012-10-24 2015-03-24 Sandisk Technologies Inc. Pre-charge during programming for 3D memory using gate-induced drain leakage
US11916045B2 (en) 2012-12-22 2024-02-27 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11784169B2 (en) 2012-12-22 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11961827B1 (en) 2012-12-22 2024-04-16 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11063024B1 (en) 2012-12-22 2021-07-13 Monlithic 3D Inc. Method to form a 3D semiconductor device and structure
US12051674B2 (en) 2012-12-22 2024-07-30 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11967583B2 (en) 2012-12-22 2024-04-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11309292B2 (en) 2012-12-22 2022-04-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11217565B2 (en) 2012-12-22 2022-01-04 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11018116B2 (en) 2012-12-22 2021-05-25 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US10892169B2 (en) 2012-12-29 2021-01-12 Monolithic 3D Inc. 3D semiconductor device and structure
US10903089B1 (en) 2012-12-29 2021-01-26 Monolithic 3D Inc. 3D semiconductor device and structure
US11087995B1 (en) 2012-12-29 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US10651054B2 (en) 2012-12-29 2020-05-12 Monolithic 3D Inc. 3D semiconductor device and structure
US11430667B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11430668B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US12249538B2 (en) 2012-12-29 2025-03-11 Monolithic 3D Inc. 3D semiconductor device and structure including power distribution grids
US11177140B2 (en) 2012-12-29 2021-11-16 Monolithic 3D Inc. 3D semiconductor device and structure
US11004694B1 (en) 2012-12-29 2021-05-11 Monolithic 3D Inc. 3D semiconductor device and structure
US10600657B2 (en) 2012-12-29 2020-03-24 Monolithic 3D Inc 3D semiconductor device and structure
JP2014167838A (ja) * 2013-02-28 2014-09-11 Toshiba Corp 半導体記憶装置
US11935949B1 (en) 2013-03-11 2024-03-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US8902663B1 (en) 2013-03-11 2014-12-02 Monolithic 3D Inc. Method of maintaining a memory state
US10325651B2 (en) 2013-03-11 2019-06-18 Monolithic 3D Inc. 3D semiconductor device with stacked memory
US11869965B2 (en) 2013-03-11 2024-01-09 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US12094965B2 (en) 2013-03-11 2024-09-17 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US11088130B2 (en) 2014-01-28 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US12100646B2 (en) 2013-03-12 2024-09-24 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US10840239B2 (en) 2014-08-26 2020-11-17 Monolithic 3D Inc. 3D semiconductor device and structure
US11923374B2 (en) 2013-03-12 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11398569B2 (en) 2013-03-12 2022-07-26 Monolithic 3D Inc. 3D semiconductor device and structure
US10224279B2 (en) 2013-03-15 2019-03-05 Monolithic 3D Inc. Semiconductor device and structure
US11341309B1 (en) 2013-04-15 2022-05-24 Monolithic 3D Inc. Automation for monolithic 3D devices
US11574109B1 (en) 2013-04-15 2023-02-07 Monolithic 3D Inc Automation methods for 3D integrated circuits and devices
US9021414B1 (en) 2013-04-15 2015-04-28 Monolithic 3D Inc. Automation for monolithic 3D devices
US11720736B2 (en) 2013-04-15 2023-08-08 Monolithic 3D Inc. Automation methods for 3D integrated circuits and devices
US11030371B2 (en) 2013-04-15 2021-06-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11270055B1 (en) 2013-04-15 2022-03-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11487928B2 (en) 2013-04-15 2022-11-01 Monolithic 3D Inc. Automation for monolithic 3D devices
US10297586B2 (en) 2015-03-09 2019-05-21 Monolithic 3D Inc. Methods for processing a 3D semiconductor device
US11031394B1 (en) 2014-01-28 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure
US11107808B1 (en) 2014-01-28 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure
US12094829B2 (en) 2014-01-28 2024-09-17 Monolithic 3D Inc. 3D semiconductor device and structure
US9263134B2 (en) * 2014-03-17 2016-02-16 United Microelectronics Corp. Non-volatile memory which can increase the operation window
JP6203152B2 (ja) 2014-09-12 2017-09-27 東芝メモリ株式会社 半導体記憶装置の製造方法
US10892269B2 (en) 2014-09-12 2021-01-12 Toshiba Memory Corporation Semiconductor memory device having a bonded circuit chip including a solid state drive controller connected to a control circuit
WO2016044345A1 (en) * 2014-09-15 2016-03-24 NEO Semiconductor, Inc. Method and apparatus for providing multi-page read and write using sram and nonvolatile memory devices
US11978731B2 (en) 2015-09-21 2024-05-07 Monolithic 3D Inc. Method to produce a multi-level semiconductor memory device and structure
US11011507B1 (en) 2015-04-19 2021-05-18 Monolithic 3D Inc. 3D semiconductor device and structure
US11056468B1 (en) 2015-04-19 2021-07-06 Monolithic 3D Inc. 3D semiconductor device and structure
US11114427B2 (en) 2015-11-07 2021-09-07 Monolithic 3D Inc. 3D semiconductor processor and memory device and structure
US11937422B2 (en) 2015-11-07 2024-03-19 Monolithic 3D Inc. Semiconductor memory device and structure
US12477752B2 (en) 2015-09-21 2025-11-18 Monolithic 3D Inc. 3D semiconductor memory devices and structures
US10825779B2 (en) 2015-04-19 2020-11-03 Monolithic 3D Inc. 3D semiconductor device and structure
US10381328B2 (en) 2015-04-19 2019-08-13 Monolithic 3D Inc. Semiconductor device and structure
US11956952B2 (en) 2015-08-23 2024-04-09 Monolithic 3D Inc. Semiconductor memory device and structure
US12178055B2 (en) 2015-09-21 2024-12-24 Monolithic 3D Inc. 3D semiconductor memory devices and structures
US12250830B2 (en) 2015-09-21 2025-03-11 Monolithic 3D Inc. 3D semiconductor memory devices and structures
US12100658B2 (en) 2015-09-21 2024-09-24 Monolithic 3D Inc. Method to produce a 3D multilayer semiconductor device and structure
CN115942752A (zh) 2015-09-21 2023-04-07 莫诺利特斯3D有限公司 3d半导体器件和结构
US10522225B1 (en) 2015-10-02 2019-12-31 Monolithic 3D Inc. Semiconductor device with non-volatile memory
US12219769B2 (en) 2015-10-24 2025-02-04 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US11296115B1 (en) 2015-10-24 2022-04-05 Monolithic 3D Inc. 3D semiconductor device and structure
US11114464B2 (en) 2015-10-24 2021-09-07 Monolithic 3D Inc. 3D semiconductor device and structure
US12120880B1 (en) 2015-10-24 2024-10-15 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US11991884B1 (en) 2015-10-24 2024-05-21 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US12035531B2 (en) 2015-10-24 2024-07-09 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US10418369B2 (en) 2015-10-24 2019-09-17 Monolithic 3D Inc. Multi-level semiconductor memory device and structure
US10847540B2 (en) 2015-10-24 2020-11-24 Monolithic 3D Inc. 3D semiconductor memory device and structure
US12016181B2 (en) 2015-10-24 2024-06-18 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US11812620B2 (en) 2016-10-10 2023-11-07 Monolithic 3D Inc. 3D DRAM memory devices and structures with control circuits
US11251149B2 (en) 2016-10-10 2022-02-15 Monolithic 3D Inc. 3D memory device and structure
US11930648B1 (en) 2016-10-10 2024-03-12 Monolithic 3D Inc. 3D memory devices and structures with metal layers
US12225704B2 (en) 2016-10-10 2025-02-11 Monolithic 3D Inc. 3D memory devices and structures with memory arrays and metal layers
US11329059B1 (en) 2016-10-10 2022-05-10 Monolithic 3D Inc. 3D memory devices and structures with thinned single crystal substrates
US11869591B2 (en) 2016-10-10 2024-01-09 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11711928B2 (en) 2016-10-10 2023-07-25 Monolithic 3D Inc. 3D memory devices and structures with control circuits
KR102374066B1 (ko) * 2017-03-20 2022-03-14 에스케이하이닉스 주식회사 반도체 메모리 장치
JP2019036374A (ja) * 2017-08-14 2019-03-07 東芝メモリ株式会社 半導体記憶装置
US10515948B2 (en) * 2017-11-15 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including vertical routing structure and method for manufacturing the same
SG11202013103YA (en) * 2018-08-07 2021-02-25 Kioxia Corp Semiconductor memory device
JP2020150083A (ja) * 2019-03-12 2020-09-17 キオクシア株式会社 不揮発性半導体記憶装置
JP2020155664A (ja) * 2019-03-22 2020-09-24 キオクシア株式会社 半導体記憶装置
US11296106B2 (en) 2019-04-08 2022-04-05 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US10892016B1 (en) 2019-04-08 2021-01-12 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11763864B2 (en) 2019-04-08 2023-09-19 Monolithic 3D Inc. 3D memory semiconductor devices and structures with bit-line pillars
US11158652B1 (en) 2019-04-08 2021-10-26 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11018156B2 (en) 2019-04-08 2021-05-25 Monolithic 3D Inc. 3D memory semiconductor devices and structures
CN112382327B (zh) * 2020-11-13 2021-07-23 中天弘宇集成电路有限责任公司 B4快闪存储器的编程方法
US12336264B2 (en) * 2022-06-21 2025-06-17 Nanya Technology Corporation Semiconductor device having gate electrodes with dopant of different conductive types

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001210808A (ja) * 2000-01-27 2001-08-03 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JP2002368140A (ja) * 2001-06-06 2002-12-20 Sony Corp 不揮発性半導体メモリ装置
JP2006155750A (ja) * 2004-11-29 2006-06-15 Sony Corp 半導体記憶装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6566698B2 (en) * 2000-05-26 2003-05-20 Sony Corporation Ferroelectric-type nonvolatile semiconductor memory and operation method thereof
JP4670177B2 (ja) 2000-05-26 2011-04-13 ソニー株式会社 強誘電体型不揮発性半導体メモリ及びその駆動方法
JP3940883B2 (ja) 2000-09-18 2007-07-04 セイコーエプソン株式会社 強誘電体メモリ装置の製造方法
US6717222B2 (en) * 2001-10-07 2004-04-06 Guobiao Zhang Three-dimensional memory
US7005350B2 (en) * 2002-12-31 2006-02-28 Matrix Semiconductor, Inc. Method for fabricating programmable memory array structures incorporating series-connected transistor strings
US7272040B2 (en) * 2005-04-29 2007-09-18 Infineon Technologies Ag Multi-bit virtual-ground NAND memory device
US7982252B2 (en) * 2006-01-27 2011-07-19 Hynix Semiconductor Inc. Dual-gate non-volatile ferroelectric memory

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001210808A (ja) * 2000-01-27 2001-08-03 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JP2002368140A (ja) * 2001-06-06 2002-12-20 Sony Corp 不揮発性半導体メモリ装置
JP2006155750A (ja) * 2004-11-29 2006-06-15 Sony Corp 半導体記憶装置

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8952426B2 (en) 2008-04-23 2015-02-10 Kabushiki Kaisha Toshiba Three dimensional stacked nonvolatile semiconductor memory
JP2009266945A (ja) * 2008-04-23 2009-11-12 Toshiba Corp 三次元積層不揮発性半導体メモリ
JP2009266280A (ja) * 2008-04-23 2009-11-12 Toshiba Corp 三次元積層不揮発性半導体メモリ
US9437610B2 (en) 2008-04-23 2016-09-06 Kabushiki Kaisha Toshiba Three dimensional stacked nonvolatile semiconductor memory
JP2011523156A (ja) * 2008-05-07 2011-08-04 アプルス フラッシュ テクノロジー アイエヌシー Ｎａｎｄベースｎｍｏｓｎｏｒフラッシュメモリセル／アレイ及びその製造方法
JP2009272513A (ja) * 2008-05-09 2009-11-19 Toshiba Corp 不揮発性半導体記憶装置
JP2010034109A (ja) * 2008-07-25 2010-02-12 Toshiba Corp 不揮発性半導体記憶装置
JP2010232653A (ja) * 2009-03-25 2010-10-14 Samsung Electronics Co Ltd 積層メモリ素子
JP2011171735A (ja) * 2010-02-19 2011-09-01 Samsung Electronics Co Ltd ３次元半導体装置の配線構造体
KR101350584B1 (ko) * 2010-04-20 2014-01-10 마이크론 테크놀로지, 인크. 다중 레벨 아키텍처를 갖는 플래시 메모리
JP2011228709A (ja) * 2010-04-20 2011-11-10 Micron Technology Inc マルチレベルアーキテクチャを有するフラッシュメモリ
JP2013073657A (ja) * 2011-09-28 2013-04-22 Winbond Electronics Corp 半導体記憶装置
KR20140139266A (ko) * 2013-05-27 2014-12-05 에스케이하이닉스 주식회사 반도체 장치
KR102053289B1 (ko) * 2013-05-27 2019-12-06 에스케이하이닉스 주식회사 반도체 장치
JP2022500856A (ja) * 2018-09-14 2022-01-04 長江存儲科技有限責任公司Yangtze Memory Technologies Co., Ltd. 三次元メモリデバイス及びその形成方法
JP7458380B2 (ja) 2018-09-14 2024-03-29 長江存儲科技有限責任公司 三次元メモリデバイス及びその形成方法
WO2024063315A1 (ko) * 2022-07-12 2024-03-28 페디셈 주식회사 듀얼 정션 구조를 갖는 3차원 메모리
WO2025013136A1 (ja) * 2023-07-07 2025-01-16 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置
WO2025013138A1 (ja) * 2023-07-07 2025-01-16 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置

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