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JP2018163719A - 半導体デバイス - Google Patents

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大介 有薗
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Abstract

【課題】 動作特性を向上する。
【解決手段】 実施形態の半導体デバイスは、半導体チップ７００を含む。半導体チップ７００は、メモリセルと、メモリセルのデータを外部へ出力するための出力バッファ回路１６０と、出力バッファ回路１６０のインピーダンスを較正するためのキャリブレーション制御回路１９０と、キャリブレーション回路１９０に接続された端子９０と、端子９０に接続された抵抗素子１９１と、を含む。
【選択図】 図３

Description

本発明の実施形態は、半導体デバイスに関する。
フラッシュメモリのような半導体デバイスは、様々な電子機器に用いられている。
米国特許第９，３６８，２３４Ｂ２号明細書
半導体デバイスの特性を向上する。
本実施形態の半導体デバイスは、メモリセルと、前記メモリセルのデータを外部へ出力するための出力バッファ回路と、前記出力バッファ回路のインピーダンスを較正するためのキャリブレーション制御回路と、前記キャリブレーション制御回路に接続された端子と、前記端子に接続された抵抗素子と、を含む半導体チップを、含む。
実施形態の半導体デバイスを含むシステムの構成例を示す図。 半導体デバイスの構造例を示す模式的な断面図。 第１の実施形態の半導体デバイスの構成例を示す図。 メモリセルアレイの内部構成の一例を示す等価回路図。 メモリセルアレイの内部構成の一例を示す模式的な断面図。 第１の実施形態の半導体デバイスの動作例を示すフローチャート。 第１の実施形態の半導体デバイスの動作例を示すタイミングチャート。 第２の実施形態の半導体デバイスの構成例を示す図。 第３の実施形態の半導体デバイスの構成例を示す図。 実施形態の半導体デバイスの変形例を示す図。
［実施形態］
図１乃至図１０を参照して、実施形態の半導体デバイスについて、説明する。
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。
また、以下の各実施形態において、末尾に区別化のための数字／英字を伴った参照符号（例えば、ワード線ＷＬやビット線ＢＬ、各種の電圧及び信号など）を付された構成要素が、相互に区別されなくとも良い場合、末尾の数字／英字が省略された記載（参照符号）が用いられる。
（１）第１の実施形態
図１乃至図７を用いて、第１の実施形態の半導体デバイスについて、説明する。以下において、実施形態の半導体デバイスとして、メモリデバイスを例示して、説明する。
（ａ） 構成例
図１乃至図５を用いて、第１の実施形態のメモリデバイスの構成例を説明する。
（ａ−１） 全体構成
図１は、本実施形態のメモリデバイスを含むメモリシステムの構成例を示すブロック図である。
図１に示されるように、メモリシステム９は、ストレージデバイス５００、及び、ホストデバイス６００を含む。
ホストデバイス６００は、例えば、コネクタ、ケーブル、無線通信、又はインターネットなどによって、ストレージデバイス５００に結合される。ホストデバイス９９９は、例えば、デジタルカメラ、スマートフォン、フューチャーフォン、ゲーム機器、サーバ、ＰＣ及びプロセッサなどの中から選択される１つである。
ホストデバイス６００は、データの書き込み、データの読み出し、及びデータの消去を、ストレージデバイス５００に要求する。
ストレージデバイス５００は、コントローラ（メモリコントローラ）５と、メモリデバイス（半導体メモリ）１と、を含む。
コントローラ５は、ホストデバイス６００の要求に応じた動作を、メモリデバイス１に実行させる。
コントローラ５は、例えば、プロセッサ（ＣＰＵ）、ＤＲＡＭ、ＳＲＡＭ及びＥＣＣ回路などを含む。ＣＰＵは、コントローラ５全体の動作を制御する。ＤＲＡＭ及びＳＲＡＭは、データ、プログラム（ソフトウェア／ファームウェア）及びストレージデバイス／メモリデバイスの管理情報（管理テーブル）を、一時的に保持する。ＥＣＣ回路は、メモリデバイス１から読み出されたデータ内の誤りを検出し、検出された誤りを訂正する。
メモリデバイス１は、データを記憶する。メモリデバイス１は、コントローラ５からの命令（ホストデバイス６００の要求）に基づいて、データの書き込み、データの読み出し及びデータの消去を実行する。
メモリデバイス１は、例えば、ＮＡＮＤ型フラッシュメモリである。フラッシュメモリ１を含むストレージデバイス５００（又は、メモリシステム９）は、例えば、メモリカード（例えば、ＳＤＴＭカード、ｅＭＭＣＴＭ）、ＵＳＢメモリ、又は、Solid State Drive（ＳＳＤ）などの中から選択される１つである。
フラッシュメモリ１は、複数のメモリ回路１０を含む。メモリ回路１０は、データの記憶のためのコア回路として機能する。
例えば、ＮＡＮＤ型フラッシュメモリ１とコントローラ５との間におけるＮＡＮＤインターフェイス規格に基づいた制御信号として、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ及びライトプロテクト信号ＷＰｎなどが、使用される。
信号ＣＥｎは、フラッシュメモリ１内の複数のメモリ回路のうちあるメモリ回路（チップ）をイネーブル状態に設定するための信号である。
信号ＣＬＥ及び信号ＡＬＥのそれぞれは、データ線ＤＱ（ＤＱ１〜ＤＱ８）上の信号がコマンド及びアドレス信号であることを通知する信号である。
信号ＷＥｎ及び信号ＲＥｎのそれぞれは、例えば、データ線ＤＱを介した信号の入力及び出力を、指示する信号である。
信号ＷＰｎは、例えば、メモリシステムの電源のオン／オフ時に、フラッシュメモリ１を保護状態に設定するための信号である。
フラッシュメモリ１の動作状態に基づいて、レディ／ビジー信号ＲＢｎの信号レベルが制御される。レディ／ビジー信号ＲＢｎは、フラッシュメモリ１からコントローラ５に送信される。信号ＲＢｎは、フラッシュメモリ１がレディ状態（コントローラ５からの命令を受け付ける状態）であるか、ビジー状態（コントローラ５からの命令を受け付けない状態）であるかを、コントローラ５に通知する信号である。
例えば、信号ＲＢｎは、フラッシュメモリ１がデータの読み出し等の動作中に“Ｌ”レベル（ビジー状態）に設定され、動作が完了すると“Ｈ”レベル（レディ状態）に設定される。
例えば、本実施形態のフラッシュメモリ１において、複数のメモリ回路１０のそれぞれは、データ線ＤＱのキャリブレーションのための抵抗素子１９１を、含む。抵抗素子１９１は、例えば、端子９０に接続されている。
図２を用いて、本実施形態のフラッシュメモリの構造例について、説明する。
図２は、本実施形態のフラッシュメモリの実装状態の構造例を説明するための断面図である。尚、図２において、図示の明瞭化のため、主要な構成要素が抽出され、図示されている。本実施形態のフラッシュメモリは、図２に図示されない各種の接続端子（例えば、バンプ及びパッド）及び各種の配線（例えば、内部配線及び再配線）を含む。
例えば、本実施形態のフラッシュメモリ１は、Ball Grid Array（ＢＧＡ）とよばれるパッケージ構造を有する。
図２に示されるように、本実施形態のフラッシュメモリ１は、複数の半導体チップ７００をパッケージ（モールド材）内に含む。
複数のチップ７００を含むフラッシュメモリ１において、１つのメモリ回路１０は、１つの半導体チップ７００内に設けられている。以下では、メモリ回路１０の半導体チップ７００は、メモリチップ７００とよばれる。
複数のメモリチップ７００が、基板（パッケージ基板）９００上に、積層されている。
複数のラージバンプＬＢＰは、基板９００の上面上に、設けられている。
基板９００の底面（下面）上に、複数のバンプＢＰが設けられている。バンプＢＰとラージバンプＬＢＰとは、基板９００内に設けられた配線（図示せず）を介して電気的に接続されている。尚、基板９００の底面は、チップ７００が設けられた面の反対側の面である。
バンプＢＰは、基板９００上のチップ７００内の回路と他のデバイスとの信号の入出力、又は、フラッシュメモリ１に対する電源電圧の供給に使用される。
ラージバンプＬＢＰ上に、複数のメモリチップ７００が積層される。
各メモリチップ７００は、複数の接続端子（例えば、電極及びパッド）を含む。例えばメモリチップ７００は、接続端子として、電極ＴＳＶを含む。電極ＴＳＶは、Through Silicon Via構造の電極である。電極ＴＳＶは、メモリチップ７００内を貫通している。電極ＴＳＶの上部は、メモリチップ７００の上面から露出し、電極ＴＳＶの下部は、メモリチップ７００の下面から露出している。各メモリチップ７００において、電極ＴＳＶは、あるメモリチップ７００を上層及び／又は下層の他のメモリチップ７００に電気的に接続する。
バンプＢＰ−Ａが、メモリチップ７００間に設けられている。バンプＢＰ−Ａは、電極ＴＳＶ（又はパッド）に電気的に接続されている。
メモリチップ７００は、電極ＴＳＶ及びバンプＢＰ−Ａを介してチップ間が電気的に接続されるように、積層されている。
メモリチップ７００は、電極ＴＳＶを含まなくともよい。この場合において、メモリチップ７００の上面及び下面（底面）に設けられた接続端子（例えば、パッド）が、バンプＢＰ−Ａに接続される。これによって、積層された複数のメモリチップ７００が、電気的に接続されている。
尚、図２において、バンプＢＰ，ＢＰ−Ａ及びラージバンプＬＢＰのみを示している。但し、基板９００において、他の入出力信号などのための図示せぬバンプ、ラージバンプ及びマイクロバンプが、設けられている。
複数のメモリチップ７００のうち、例えば、最下層のメモリチップ７００の下面（基板９００側の面）に、再配線層ＲＤＬが設けられている。
再配線層ＲＤＬは、基板９００上のラージバンプＬＢＰを、メモリチップの接続端子（パッド又はＴＳＶ）に電気的に接続する。これによって、メモリチップ７００が、基板９００の配線に電気的に接続される。
例えば、メモリチップ７００は、抵抗素子領域７９９を含む。少なくとも１つの抵抗素子１９１が、抵抗素子領域７９９内に設けられている。
尚、コントローラ５とフラッシュメモリ１とのデータの送受信のためのインターフェイス回路が、メモリチップと別の半導体チップとして、基板９００上に設けられてもよい。
（ａ−２） メモリデバイスの内部構成
図３乃至図５を用いて、本実施形態のメモリデバイス（例えば、フラッシュメモリ）の内部構成について、説明する。
図３は、本実施形態のフラッシュメモリの内部構成の一例を示す図である。
図３に示されるように、本実施形態のフラッシュメモリ１において、複数のメモリ回路１０（１０−１，１０−Ｎ）は、実質的に同じ内部構成を有する。
メモリ回路１０は、メモリセルアレイ１００、ロウデコーダ回路１１０、ドライバ回路１１１、センスアンプ回路１２０、ページバッファ回路１３０、入力バッファ回路１５０、出力バッファ回路１６０、電圧生成回路１７０、シーケンサ１８０及びキャリブレーション制御回路１９０を、少なくとも含む。
メモリセルアレイ１００は、コントローラ５からのデータを記憶する。メモリセルアレイ１００は、複数（例えば、４つ）のブロックＢＫを含む。
ブロックＢＫは、例えば、データの消去単位である。本実施形態のフラッシュメモリの消去動作は、ブロック単位で実行される。但し、本実施形態のフラッシュメモリは、ブロック単位の消去動作に限定されることなく、ブロックＢＬＫよりも小さい単位で消去動作を行ってもよい。フラッシュメモリの消去動作は、例えば“不揮発性半導体メモリデバイス”という２０１１年９月１８日に出願された米国特許出願１３／２３５３８９号、及び、“不揮発性半導体ストレージデバイス”という２０１０年１月２７日に出願された米国特許出願１２／６９４６９０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
ここで、図４及び図５を用いて、フラッシュメモリ１のメモリセルアレイ１００の内部構成について、説明する。
図４は、メモリセルアレイの１つのブロックの内部構成の一例を示す等価回路図である。
図４に示されるように、１つのブロックＢＫは、複数（ここでは４つ）のストリングユニットＳＵ（ＳＵ０〜ＳＵ３）を含む。各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。
ＮＡＮＤストリングＮＳは、複数のメモリセルＭＣ（ＭＣ０〜ＭＣ（ｍ−１））と、セレクトトランジスタＳＴ１，ＳＴ２とを含む。尚、（ｍ−１）は、１以上の自然数である。
メモリセル（メモリセルトランジスタ）ＭＣは、制御ゲートと電荷蓄積層（メモリ膜）とを含む。ＮＡＮＤストリングＮＳ内において、複数のメモリセルＭＣは、セレクトトランジスタＳＴ１，ＳＴ２間に、直列接続される。直列接続された複数のメモリセルのうち、メモリセルＭＣ（ｍ−１）の一端（ソース／ドレイン）は、セレクトトランジスタＳＴ１の一端（ソース／ドレイン）に接続されている。メモリセルＭＣ０の一端（ソース／ドレイン）は、セレクトトランジスタＳＴ２の一端に接続されている。
複数のセレクトゲート線ＳＧＤ０〜ＳＧＤ３は、複数のストリンググループＳＵ０〜ＳＵ３のセレクトトランジスタＳＴ１のゲートに、それぞれ接続されている。セレクトゲート線ＳＧＤは、ストリングユニットＳＵ０〜ＳＵ３毎に独立している。
セレクトゲート線ＳＧＳ（ＳＧＳ０，ＳＧＳ１）は、複数のストリングユニットＳＵ間で、セレクトトランジスタＳＴ２のゲートに共通接続される。
例えば、１つのセレクトゲート線ＳＧＳが、４つのストリングユニットＳＵに共有化されている。
尚、ブロックＢＫの内部構成に応じて、２つのソース側セレクトゲート線ＳＧＳが、１つのブロックＢＫ内に設けられてもよい。この場合において、２つのストリングユニットＳＵに対して、１つのセレクトゲート線ＳＧＳが設けられてもよい。
また、４つのソース側セレクトゲート線ＳＧＳが、１つのブロックＢＫ内に設けられてもよい。この場合において、ストリングユニット毎に、互いに独立なセレクトゲート線が設けられる。
ワード線ＷＬ０〜ＷＬ（ｍ−１）は、複数のストリングユニットＳＵのブロックＢＫ内のメモリセルＭＣ０〜ＭＣ（ｍ−１）において、ワード線の番号と同じ番号が付されたメモリセルＭＣの制御ゲートに、共通に接続されている。
メモリセルアレイ１００内において、マトリクス状に配置されたＮＡＮＤストリングＮＳのうち、同一カラムのＮＡＮＤストリングＮＳのセレクトトランジスタＳＴ１の他端（ソース／ドレイン）は、複数のビット線のうちいずれか１つのビット線ＢＬ（ＢＬ０〜ＢＬ（ｎ−１））に共通接続される。例えば、ビット線ＢＬは、複数のブロックＢＫ間でＮＡＮＤストリングＮＳを共通に接続する。尚、（ｎ−１）は、１以上の自然数である。
セレクトトランジスタＳＴ２の他端（ソース／ドレイン）は、ソース線ＳＬに接続されている。
データの読み出し及び書き込みは、選択されたブロックＢＫ内の選択されたストリングユニットＳＵにおいて、複数のワード線ＷＬの中から選択された１つに共通に接続された複数のメモリセルＭＣに対して、一括して行われる。データの読み出し及び書き込みの単位は、ページＰＧとよばれる。
図５は、１つのストリングユニットの断面構造を示している。図５において、紙面に対して垂直方向において奥行き方向（又は手前方向）に位置する部材は、点線で示されている。図５において、図示の明確化のために、ストリングユニットの構成部材を覆う層間絶縁膜の図示は、省略する。
図５に示されるように、メモリセルアレイ１００の断面構造において、半導体領域（例えば、Ｓｉ基板）内に、ｐ型ウェル領域２０が、設けられている。
半導体ピラー３１は、ｐ型ウェル領域２０上に設けられている。半導体ピラー３１は、ｐ型ウェル領域２０の表面（Ｓｉ基板の表面）に対してほぼ垂直方向に延在している。半導体ピラー３１は、メモリセルＭＣ及びセレクトトランジスタＳＴ１及びＳＴ２の動作時に、各トランジスタのチャネルが形成される領域である。それゆえ、半導体ピラー３１内に、電流が流れる。
半導体ピラー３１の側面上に、メモリ膜２９が設けられている。メモリ膜２９は、半導体ピラー３１側から順に、ゲート絶縁膜２９１、電荷蓄積層（絶縁膜）２９２、及びブロック絶縁膜２９３を含む。
複数の導電層２３，２５，２７が、ウェル領域２０上に、積層されている。導電層２３，２５，２７間に、層間絶縁膜（図示せず）が設けられている。各導電層２３，２５，２７は、メモリ膜２９を介して、半導体ピラー３１の側面上に設けられている。
複数（本例では、４つ）の導電層２５は、各ＮＡＮＤストリングＮＳにおいて、同一のドレイン側セレクトゲート線ＳＧＤに接続される。ドレイン側セレクトトランジスタＳＴ１は、導電層２５と半導体ピラー３１との交差領域内に設けられている。
複数（本例では、４つ）の導電層２７は、同一のソース側セレクトゲート線ＳＧＳに接続される。ソース側セレクトトランジスタＳＴ２は、導電層２７と半導体ピラー３１との交差領域内に設けられている。
複数の導電層２３は、互いに異なるワード線ＷＬに接続されている。メモリセルＭＣは、導電層２３と半導体ピラー３１との交差領域内に設けられている。
導電層２３に対向する電荷蓄積層２９２内に電荷が格納されることによって、メモリセルＭＣは、データを記憶する。
半導体ピラー３１の上端上に、ビット線コンタクトＢＣが設けられている。ビット線コンタクト上に、導電層（ビット線）３２が、設けられている。
ｎ＋型拡散層３３及びｐ＋型拡散層３４が、ウェル領域２０の表面領域内に、設けられている。
拡散層３３上に、ソース線コンタクトＣＥＬＳＲＣが設けられている。ソース線コンタクトＣＥＬＳＲＣは、ソース線ＳＬに接続される。例えば、ゲート絶縁膜２９１は、ウェル領域２０の表面を覆っている。導電層２７及びゲート絶縁膜２９１は、拡散層３３近傍まで延在する。これによって、選択トランジスタＳＴ２がオン状態とされる際に、選択トランジスタＳＴ２のチャネルは、メモリセルＭＣと拡散層３３とを電気的に接続する。
ウェルコンタクトＣＰＷＥＬＬは、拡散層３４上に設けられている。ウェルコンタクトＣＰＷＥＬＬは、ウェル配線（図示せず）に接続される。ウェルコンタクトＣＰＷＥＬＬに電圧が印加されることによって、ウェル領域２０及び半導体ピラー３１に対する電位の印加が、可能である。
尚、本実施形態において、３次元構造のメモリセルアレイの構造、動作及び製造方法は、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載された構成が、援用される。
尚、メモリセルアレイ１００は、複数のメモリセルＭＣが２次元（例えば、Ｘ−Ｙ平面内）に配置された構造を有していてもよい。
図３に戻って、メモリセルアレイ１００の動作を制御する他の回路（周辺回路）について、説明する。
ロウデコーダ回路１１０は、コントローラ５からのアドレスＡＤＤに基づいて、複数のブロックＢＫのうち１つを選択し、選択したブロックＢＫにおけるロウを選択する。
ドライバ回路１１１は、選択されたブロックＢＬＫに対して、電圧を供給する。
センスアンプ回路１２０は、データの読み出し時に、メモリセルアレイ１００から読み出されたデータを判定するために、ビット線ＢＬの電位又は電流をセンスする。センスアンプ回路１２０は、センス結果を用いた計算処理を行う。センスアンプ回路１２０は、センス結果及び計算結果から得られたたデータを、ページバッファ回路１３０に出力する。
センスアンプ回路１２０は、データの書き込み時に、書き込みデータを、メモリセルアレイ１００に転送する。センスアンプ回路１２０は、ビット線ＢＬの電位を制御できる。
ページバッファ回路１３０は、センスアンプ回路１２０からの読み出しデータを一時的に保持する。ページバッファ回路１３０は、コントローラ５からの書き込みデータを一時的に保持する。
電圧生成回路１４０は、電圧ＶＣＣを用いて、読み出し動作、書き込み動作及び消去動作に用いられる各種の電圧を、生成する。電圧生成回路１４０は、生成した電圧を、ロウデコーダ回路１１０、ドライバ回路１１１、及び、センスアンプ回路１２０などに供給する。例えば、電圧ＶＣＣは、配線（図示せず）及び端子９１介して、フラッシュメモリ１の外部からフラッシュメモリ１の内部に供給される。
入力バッファ回路１５０は、データ線ＤＱ上のデータ及び信号を受ける。各種の信号は、入力バッファ回路１５０を介して、メモリ回路１０内に供給される。
出力バッファ回路１６０は、データ線ＤＱ上に、データ及び信号を出力する。データは、出力バッファ回路１６０を介して、コントローラ５に供給される。
入力バッファ回路１５０及び出力バッファ回路１６０は、電圧ＶＣＣＱを用いて、動作する。電圧ＶＣＣＱは、電圧ＶＣＣから独立な配線を介して、各回路１５０，１６０に供給される。例えば、電圧ＶＣＣＱは、配線（図示せず）及び端子９２介して、フラッシュメモリ１の外部からフラッシュメモリ１の内部に供給される。
例えば、入力バッファ回路１５０及び出力バッファ回路１６０に、端子９９を介して、グランド電圧ＶＳＳＱが供給される。バッファ回路１５０，１６０以外の回路に対して、グランド電圧ＶＳが、端子９８を介して、供給される。端子９８に属する電源系統（配線）と端子９９に属する電源系統とは、電気的に分離されている。
尚、コマンド、アドレス、及び各種の制御信号は、メモリ回路１０とコントローラ５との間で、転送される。
シーケンサ１８０は、コマンド及び各種の制御信号に基づき、メモリ回路１０全体の動作を制御する。
キャリブレーション制御回路１９０は、出力バッファ回路１６０のインピーダンス（例えば、回路１６０内のトランジスタのオン抵抗）を制御する。
キャリブレーション制御回路１９０は、インピーダンスの較正のために、少なくとも１つの抵抗素子（以下では、キャリブレーション抵抗素子ともよぶ）１９１を用いる。キャリブレーション制御回路１９０は、キャリブレーション抵抗素子１９１に電気的に接続されている。キャリブレーション抵抗素子１９１は、端子（以下では、ＺＱ端子ともよぶ）９０に接続されている。
尚、抵抗素子１９１は、キャリブレーション制御回路１９０に接続されていれば、ＺＱ端子９０に接続されていなくともよい。この場合において、ＺＱ端子９０は、メモリチップ７００に設けらなくとも良い。
図３（及び図１）に示されるように、本実施形態のフラッシュメモリ１において、複数のメモリチップ７００（メモリ回路１０）のそれぞれが、キャリブレーション抵抗素子１９１を含む。
後述のように、本実施形態において、キャリブレーション制御回路１９０は、フラッシュメモリ１が読み出しコマンドを受信した時に、インピーダンスの較正のためのキャリブレーション動作を、実行する。キャリブレーション動作は、フラッシュメモリ１が読み出し動作のためにビジー状態に設定されている期間中に実行される。
尚、本実施形態のフラッシュメモリ１は、コントローラ５からのコマンド（例えば、ＺＱキャリブレーションコマンド）によって、キャリブレーション制御回路１９０によるキャリブレーション動作も、実行できる。
（ｂ） 動作例
図６及び図７を用いて、本実施形態のメモリデバイスの動作例について、説明する。
図６は、本実施形態のメモリデバイスの動作例のフローチャートを示している。図７は、本実施形態のメモリデバイスの動作例のタイミングチャートを示している。
図６に示されるように、コントローラ５は、フラッシュメモリ１に読み出し動作のためのコマンドを発行する（ステップＳ０Ａ）。コントローラ５は、アドレス入力コマンド（“００ｈ”）を、フラッシュメモリ１に送信する。アドレス入力コマンドが、データ線ＤＱ上に出力される。
図７に示されるように、コントローラ５がフラッシュメモリ１に動作を命令する時において、コントローラ５は、動作対象となるメモリチップ（メモリ回路）のチップイネーブル信号ＣＥｎの信号レベルを、“Ｌ”レベルに設定する。動作対象ではないメモリチップのチップイネーブル信号ＣＥｎの信号レベルは、“Ｈ”レベルに設定される。
コントローラ５は、コマンドラッチイネーブル信号ＣＬＥの信号レベルを、“Ｈ”レベルに設定する。コントローラ５は、アドレスラッチイネーブル信号ＡＬＥの信号レベルを、“Ｌ”レベルに設定する。
これによって、データ線ＤＱ上の信号がコマンドであることが、フラッシュメモリ１に通知される。
コントローラ５は、ライトイネーブル信号／ＷＥを、トグルする。コントローラ５は、リードイネーブル信号／ＲＥの信号レベルを、“Ｈ”レベルに設定する。
これによって、フラッシュメモリ１は、データ線ＤＱ上の信号をラッチ可能な状態になる。
コントローラ５は、データストローブ信号ＤＱＳの信号レベルを、ハイインピーダンス状態（不定状態）Ｈｉ−Ｚに設定する。
フラッシュメモリ１は、レディ／ビジー信号を、“Ｈ”レベルに設定する。
フラッシュメモリ１は、アドレス入力コマンドを受信する（ステップＳ０Ｂ）。フラッシュメモリ１は、“Ｈ”レベルの信号ＣＬＥに基づいて、アドレス入力コマンドをラッチする。
フラッシュメモリ１において、複数のメモリチップ１０のうちチップイネーブル信号ＣＥｎに基づいて選択されたメモリチップ（以下では、選択メモリチップとよぶ）１０が、コマンドをラッチする。
コントローラ５は、データの読み出しの対象のアドレス（以下では、選択アドレスとよぶ）を、フラッシュメモリ１に送信する（ステップＳ１Ａ）。選択アドレスＡＤＤが、データ線ＤＱ上に出力される。
例えば、コントローラ５は、コマンドの送信の後、信号ＣＬＥの信号レベルを、“Ｈ”レベルから“Ｌ”レベルに変える。コントローラ５は、信号ＡＬＥの信号レベルを、“Ｌ”レベルから“Ｈ”レベルに変える。これによって、データ線ＤＱ上に出力される信号がアドレスであることが、フラッシュメモリ１に通知される。
フラッシュメモリ１は、選択アドレスＡＤＤを受信する（ステップＳ１Ｂ）。例えば、フラッシュメモリ１において、選択メモリチップ７００が、“Ｈ”レベルの信号ＡＬＥに基づいて、選択アドレスＡＤＤをラッチする。
尚、フラッシュメモリ１において、複数のメモリチップ７００のうちチップイネーブル信号ＣＥｎに基づいて選択されたメモリチップ７００が、選択される。選択されたメモリチップ７００において、ロウデコーダ１１０は、アドレスをデコードする。アドレスのデコード結果に基づいて、アドレスに対応するワード線及びビット線が、活性化される。
コントローラ５は、読み出し実行コマンド（例えば、コマンド“３０ｈ”）を、フラッシュメモリ１に送信する（ステップＳ２Ａ）。
コントローラ５は、選択アドレスの送信の後、信号ＡＬＥの信号レベルを、“Ｈ”レベルから“Ｌ”レベルに変える。コントローラ５は、信号ＣＬＥの信号レベルを、“Ｌ”レベルから“Ｈ”レベルに変える。これによって、データ線ＤＱ上に出力される信号がコマンドであることが、フラッシュメモリ１に通知される。
フラッシュメモリ１は、読み出し実行コマンドを受信する（ステップＳ２Ｂ）。
フラッシュメモリ１において、選択メモリチップ７００において、メモリ回路１０は、“Ｈ”レベルの信号ＣＬＥに基づいて、読み出し実行コマンドを、ラッチする。
これによって、フラッシュメモリ１は、読み出し動作を開始する。
例えば、コントローラ５は、コマンドの送信後において、ライトイネーブル信号／ＷＥの信号レベルは、“Ｈ”レベルに設定される。
フラッシュメモリ１において、選択メモリチップ７００において、メモリ回路１０は、レディ／ビジー信号ＲＢｎをビジー状態に設定する（ステップＳ３）。選択メモリチップ７００内のシーケンサ１８０は、ビジー／レディ信号ＲＢｎの信号レベルを“Ｈ”レベルから“Ｌ”レベルに変える。
選択メモリチップ７００において、メモリ回路１０は、データの読み出しのための内部動作を実行する。尚、ビジー／レディ信号ＲＢｎの信号レベルが“Ｌ”レベルである期間において、入力バッファ回路１５０及び出力バッファ回路１６０は、動作しない。
電圧生成回路１４０は、ラッチされたコマンドに基づいて、読み出し動作に用いられる各種の電圧を生成する。電圧生成回路１４０は、生成した電圧を、ロウデコーダ回路１１０、ドライバ回路１１１及びセンスアンプ回路１２０等に供給する。
ロウデコーダ回路１１０は、ラッチされた選択アドレスＡＤＤをデコードする。デコード結果に基づいて、ドライバ回路１１１は、選択アドレスＡＤＤに対応する選択ワード線及び非選択ワード線に、読み出し電圧及び非選択電圧を供給する。例えば、選択アドレスＡＤＤに対応するストリングユニットにおいて、選択されたドレイン側セレクトゲート線ＳＧＤ及びソース側セレクトゲート線ＳＧＳが、活性化される。選択されたセレクトゲート線ＳＧＤ，ＳＧＳのセレクトトランジスタＳＴ１，ＳＴ２は、オンする。
センスアンプ回路１２０は、ビット線ＢＬを充電する。センスアンプ回路１２０は、ビット線ＢＬにおける電流の発生、又は、ビット線の電位の変動を、センスする。
センスアンプ回路１２０によるセンス結果に基づいて、メモリセルからデータが読み出される。データは、ページバッファ回路１３０に一時的に保持される。
本実施形態において、キャリブレーション動作は、読み出し動作のためのコマンドをトリガに用いて、開始される（ステップＳ４）。
ビジー／レディ信号ＲＢｎがビジー状態（“Ｌ”レベル）に設定されている期間ｔＲに並行して、キャリブレーション制御回路１９０は、出力バッファ回路１６０に対するキャリブレーション動作を、実行する。
キャリブレーション制御回路１９０は、キャリブレーション抵抗素子１９１を用いて、出力バッファ回路１６０のインピーダンス（例えば、トランジスタのオン抵抗）の大きさを制御する。例えば、出力バッファ回路１６０内の複数のトランジスタにおいて、データ転送時に駆動されるトランジスタの個数が、制御される。
この結果として、出力バッファ回路１６０のインピーダンスが、フラッシュメモリ１の仕様／規格に基づいた許容値に収まるように、較正される。
本実施形態において、複数のメモリチップ（メモリ回路）７００のそれぞれが、キャリブレーション抵抗素子１９１を含む。これによって、本実施形態のフラッシュメモリにおいて、他のメモリチップ７００からの影響なしに、選択メモリチップ７００は、他のメモリチップに対して非同期に、選択メモリチップ７００内の出力バッファ回路１６０にキャリブレーション動作を、実行できる。
例えば、キャリブレーション動作は、選択メモリチップ７００内における読み出し動作の終了前（データがページバッファ回路１３０に供給される前）に、終了する。
シーケンサ１８０は、選択アドレスのデータがページバッファ回路１３０内に保持された後、ビジー／レディ信号をレディ状態に設定する（ステップＳ５）。
シーケンサ１８０は、ビジー／レディ信号Ｒ／Ｂ信号の信号レベルを“Ｌ”レベルから“Ｈ”レベルに変える。
コントローラ５は、リードイネーブル信号をフラッシュメモリ１に送信する（ステップＳ６Ａ）。コントローラ５は、リードイネーブル信号ＲＥｎを、トグルする。
フラッシュメモリ１は、トグルされたリードイネーブル信号ＲＥｎを受信する（ステップＳ６Ｂ）。
フラッシュメモリ１は、リードイネーブル信号ＲＥｎに基づいて、データをコントローラ５に送信する（ステップＳ７）。
データストローブ信号ＤＱＳは、トグルされたリードイネーブル信号ＲＥｎに同期して、トグルされる。出力バッファ回路１６０は、データをデータ線ＤＱ上に出力する。
コントローラ５は、データを受信する（ステップＳ８）。コントローラ５は、データストローブ信号ＤＱＳに対応するタイミングで、データ線ＤＱ上のデータを取り込む。
これによって、コントローラ５は、フラッシュメモリ１から読み出されたデータを、取得する。
以上のように、本実施形態のメモリシステムにおけるフラッシュメモリの読み出し動作が、完了する。
尚、本実施形態のフラッシュメモリの書き込み動作及び消去動作は、周知の技術によって、実行される。
（ｃ）まとめ
本実施形態のフラッシュメモリは、複数のメモリチップ７００（メモリ回路１０）を含む。
各メモリチップ７００は、出力バッファ回路１６０と、出力バッファ回路１６０のインピーダンス（例えば、オン抵抗）を制御するキャリブレーション制御回路１９０とを含む。
本実施形態において、各メモリチップ７００は、出力バッファ回路１６０のキャリブレーションのための抵抗素子１９１を含む。抵抗素子１９１は、メモリチップ７００に設けられた端子９０及びキャリブレーション制御回路１９０に接続されている。抵抗素子１９１は、メモリチップ７００のチップ内に設けられている。
本実施形態のフラッシュメモリは、出力バッファ回路１６０のキャリブレーション動作を、読み出しコマンドの受信後におけるメモリチップのビジー期間中に、バックグランドで実行できる。
それゆえ、本実施形態のフラッシュメモリは、キャリブレーション期間を、読み出しシーケンスの期間内に独立に確保すること無しに、出力バッファ回路１６０に対するキャリブレーション動作を実行できる。
これによって、本実施形態のフラッシュメモリは、キャリブレーション期間を含む読み出しシーケンスの期間を、短縮できる。
したがって、本実施形態のフラッシュメモリは、動作速度を向上できる。
本実施形態のフラッシュメモリにおいて、メモリチップ７００毎にキャリブレーション抵抗素子１９１が設けられる。これによって、本実施形態において、各メモリチップ７００が、互いに独立にキャリブレーション動作を実行できる。
それゆえ、本実施形態のフラッシュメモリは、他のメモリチップに対する影響なしに、選択されたメモリチップが、他のメモリチップに対して非同期に、チップ７００内の出力バッファ回路１６０にキャリブレーション動作を、実行できる。また、本実施形態のフラッシュメモリにおいて、レディ／ビジー信号Ｒ／ｂＢがビジー状態に設定されている期間において、電源電圧ＶＣＣＱが供給されている回路は、動作しない。
この結果として、本実施形態のフラッシュメモリは、ノイズの影響を抑制した状態で、出力バッファ回路１６０に対する安定なキャリブレーションを実行できる。
さらに、本実施形態において、バッファ回路１５０，１６０のグランド電圧ＶＳＳＱの電源系統が、他の回路のグランド電圧ＶＳＳの電源系統から電気的に分離される。これによって、本実施形態のメモリデバイスは、よりノイズが抑制された状態で、出力バッファ回路１６０（データ線のインピーダンス）に対するキャリブレーション動作を実行できる。
本実施形態のフラッシュメモリは、キャリブレーションコマンドの送信及び受信無しに、読み出しコマンドの受信の度に、出力バッファ回路のキャリブレーション動作を、自動的に実行できる。この結果として、本実施形態のフラッシュメモリは、データ転送の信頼性を、向上できる。
以上のように、本実施形態の半導体デバイスは、動作特性を向上できる。
（２）第２の実施形態
図８を用いて、第２の実施形態の半導体デバイス（例えば、フラッシュメモリ）について、説明する。
図８は、本実施形態のフラッシュメモリの内部構成の一例を示す図である。
図８に示されるように、本実施形態のフラッシュメモリにおいて、各メモリチップ７００（メモリ回路１０）は、温度センサ１９５を含む。
温度センサ１９５は、チップ７００内の温度を、モニタ及びセンスする。例えば、温度センサ１９５は、読み出しコマンドの受信をトリガとして、チップ７００の温度のセンシングを開始する。
温度センサ１９５は、チップ温度のセンス結果に基づく制御信号を用いて、メモリ回路１０内のキャリブレーション抵抗素子１９１Ａの抵抗値を、制御する。例えば、キャリブレーション抵抗素子１９１Ａは、可変抵抗素子である。
例えば、チップの温度が高くなると、抵抗素子の抵抗値は、高くなる傾向がある。この一方、チップの温度が低くなると、抵抗素子の抵抗値は、低くなる傾向がある。
本実施形態のフラッシュメモリにおいて、キャリブレーション抵抗素子（可変抵抗素子）１９１Ａの抵抗値が、温度センサ１９５のセンス結果に基づいて、チップの温度に依存せずに一定の抵抗値となるように、制御される。
これによって、本実施形態のフラッシュメモリは、比較的高い精度で、出力バッファ回路１６０のオン抵抗のキャリブレーションを、実行できる。
本実施形態において、温度センサ１９５は、メモリシステム９に電源電圧が投入されている期間において、チップ７００の温度を常時モニタしていてもよい。
本実施形態において、複数の抵抗素子を有する抵抗回路が、端子９０（キャリブレーション制御回路１９０）に接続されてもよい。温度センサ１９５からの制御信号に基づいて、複数の抵抗素子のうち１以上が、出力バッファ回路１６０のオン抵抗のキャリブレーションのために用いられる。
以上のように、第２の実施形態のメモリデバイスは、動作特性を向上できる。
（３）第３の実施形態
図９を用いて、第３の実施形態の半導体デバイス（例えば、フラッシュメモリ）について、説明する。
図９は、本実施形態のフラッシュメモリの内部構成の一例を示す図である。
図９に示されるように、キャリブレーション抵抗素子１９１Ｂは、メモリチップ７００毎に設けられていれば、チップ７００の外部に設けられてもよい。
この場合において、キャリブレーション抵抗素子１９１Ｂは、例えば、図２のパッケージ基板９００上に、設けられている。
パッケージ基板９００上におけるキャリブレーション抵抗素子（又はキャリブレーション抵抗回路）１９１Ｂの個数は、パッケージ基板上に積層されたメモリチップ７００の個数と同じである。
本実施形態のように、キャリブレーション抵抗素子１９１Ｂが、チップの外部に設けられていたとしても、各キャリブレーション抵抗素子１９１Ｂが、メモリチップ７００（メモリ回路１０）毎に設けられていれば、上述の実施形態と、同様の効果を得ることができる。
したがって、第３の実施形態のメモリデバイスは、第１及び第２の実施形態と同様の効果を得ることができる。
（４） 変形例
図１０を用いて、実施形態の半導体デバイス（例えば、フラッシュメモリ）の変形例について、説明する。
図１０は、本実施形態のフラッシュメモリの内部構成の一例を示す図である。
図１０に示されるように、キャリブレーション抵抗素子１９１は、キャリブレーション回路１９０に直接接続されてもよい。
この場合において、ＺＱ端子９０は、設けられなくとも良い。尚、図１０において、第２の実施形態のように、温度センサが、メモリチップ７００内に設けられてもよい。
本変形例のフラッシュメモリは、上述の実施形態と同様の効果を得ることができる。
（５）その他
上述の実施形態において、ＮＡＮＤ型フラッシュメモリを、例示して、実施形態の半導体デバイスについて、説明された。
但し、本実施形態の半導体デバイスは、ＮＡＮＤ型フラッシュメモリ以外のメモリデバイスでもよい。例えば、本実施形態のメモリデバイスは、ＭＲＡＭ、ＲｅＲＡＭ、ＤＲＡＭ、及び、ＳＲＡＭなどから選択される１つのデバイスでもよい。
また、上述の実施形態は、メモリデバイスに限定されない。本実施形態は、メモリデバイス以外のデバイスに適用されてもよい。例えば、本実施形態の半導体デバイスは、プロセッサ、コントローラ（例えば、メモリコントローラ）、無線通信デバイス、システムＬＳＩなどから選択される１つの半導体デバイスでもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１：半導体デバイス、１０：メモリ回路、１００：メモリセルアレイ、１９０：キャリブレーション制御回路、１９１：抵抗素子、９０：端子、７００：メモリチップ。

Claims (5)

  1. メモリセルと、前記メモリセルのデータを外部へ出力するための出力バッファ回路と、前記出力バッファ回路のインピーダンスを較正するためのキャリブレーション制御回路と、前記キャリブレーション制御回路に接続された端子と、前記端子に接続された抵抗素子と、を含む半導体チップを、
    を具備する半導体デバイス。
  2. メモリセルと、前記メモリセルのデータを外部へ出力するための出力バッファ回路と、前記出力バッファ回路のインピーダンスを較正するためのキャリブレーション制御回路と、前記キャリブレーション制御回路に接続された端子と、を含む半導体チップと、
    前記半導体チップの外部に設けられ、前記端子に接続された抵抗素子と、
    を具備する半導体デバイス。
  3. メモリセルと、前記メモリセルのデータを外部へ出力するための出力バッファ回路と、前記出力バッファ回路のインピーダンスを較正するためのキャリブレーション制御回路と、前記キャリブレーション制御回路に接続された抵抗素子と、を含む半導体チップを、
    具備する半導体デバイス。
  4. 前記メモリセルの動作を制御するシーケンサを、さらに具備し、
    前記メモリセルに対する読み出し動作時において、
    前記シーケンサは、読み出しコマンドに基づいて、レディ／ビジー信号を、ビジー状態に設定し、
    前記キャリブレーション制御回路は、前記レディ／ビジー信号が前記ビジー状態である期間内において、前記出力バッファ回路の前記インピーダンスを較正する、
    請求項１乃至３のうちいずれか１項に記載の半導体デバイス。
  5. 前記半導体チップの温度をセンスする温度センサを、さらに具備し、
    前記温度センサは、前記温度のセンス結果に基づいて、前記抵抗素子の抵抗値を制御する、
    請求項１乃至４のうちいずれか１項に記載の半導体デバイス。
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