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JP2018156702A - 半導体記憶装置及びメモリシステム - Google Patents

半導体記憶装置及びメモリシステム Download PDF

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Keita Kimura
啓太 木村
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Abstract

【課題】信頼性を向上する。【解決手段】実施形態によれば、半導体記憶装置は、メモリストリング１６と、第１及び第２選択ゲート線ＳＧＳ及びＳＧＤと、第１乃至第３ワード線ＷＬＤＳ０、ＷＬ０及びＷＬ１と、ロウデコーダ１１とを含む。第１メモリセルトランジスタＭＴ０に１ビットデータを書き込む場合、ロウデコーダ１１は、第１ワード線ＷＬＤＳ０に第３電圧ＶＧＰ１を印加し、第２ワード線ＷＬ０に第４電圧ＶＰＧＭを印加し、第３ワード線ＷＬ１に第５電圧ＶＰＡＳＳを印加する。第１メモリセルトランジスタＭＴ０に２ビットデータを書き込む場合、ロウデコーダ１１は、第１ワード線ＷＬＤＳ０に第３電圧ＶＧＰ１より高い第６電圧ＶＧＰ２を印加する。【選択図】 図７

Description

本発明の実施形態は、半導体記憶装置及びメモリシステムに関する。
半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。
特開２０１２−２５２７７５号公報 特開２０１３−２５４５３７号公報 特許第５３７８６５０号公報 特許第４７６８２９８号公報 特開２００６−５９４８１号公報
信頼性を向上できる半導体記憶装置を提供する。
実施形態に係る半導体記憶装置は、第１及び第２選択トランジスタと、第１選択トランジスタに接続された第１トランジスタと、第１トランジスタ及び第２選択トランジスタ間に接続された第１及び第２メモリセルトランジスタとを含むメモリストリングと、第１及び第２選択トランジスタのゲートにそれぞれ接続された第１及び第２選択ゲート線と、第１トランジスタのゲートに接続された第１ワード線と、第１及び第２メモリセルトランジスタのゲートにそれぞれ接続された第２及び第３ワード線と、第１及び第２選択ゲート線と第１乃至第３ワード線とに電圧を印加するロウデコーダとを含む。書き込み動作は、１ビットデータを書き込む第１モードと、２ビットデータを書き込む第２モードとを含む。第１モードにおいて、第１メモリセルトランジスタに１ビットデータを書き込む場合、ロウデコーダは、第１選択ゲート線に第１電圧を印加し、第２選択ゲート線に第１電圧よりも高い第２電圧を印加している状態で、第１ワード線に第１電圧より高い第３電圧を印加し、第２ワード線に第２及び第３電圧より高い第４電圧を印加し、第３ワード線に第２及び第３電圧より高く第４電圧より低い第５電圧を印加する。第２モードにおいて、第１メモリセルトランジスタに２ビットデータを書き込む場合、ロウデコーダは、第１選択ゲート線に第１電圧を印加し、第２選択ゲート線に第２電圧を印加している状態で、第１ワード線に第３電圧より高く第４電圧より低い第６電圧を印加し、第２ワード線に第４電圧を印加し、第３ワード線に第５電圧を印加する。
図１は、第１実施形態に係るメモリシステムのブロック図である。 図２は、第１実施形態に係る半導体記憶装置のブロック図である。 図３は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図である。 図４は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの断面図である。 図５は、第１実施形態に係る半導体記憶装置の備えるメモリセルトランジスタの閾値分布図である。 図６は、第１実施形態に係るメモリシステムにおける書き込み動作を示すフローチャートである。 図７は、第１実施形態に係る半導体記憶装置における書き込み動作を示すフローチャートである。 図８は、第１実施形態に係る半導体記憶装置における書き込み動作時の各配線の電圧を示すタイミングチャートである。 図９は、第１実施形態に係る半導体記憶装置における“０”書き込みに対応するＮＡＮＤストリングのチャネル電位を示す図である。 図１０は、第１実施形態に係る半導体記憶装置における“１”書き込みに対応するＮＡＮＤストリングのチャネル電位を示す図である。 図１１は、第２実施形態に係る半導体記憶装置における書き込み動作を示すフローチャートである。 図１２は、第２実施形態に係る半導体記憶装置における書き込み動作時の各配線の電圧を示すタイミングチャートである。 図１３は、第２実施形態に係る半導体記憶装置における“１”書き込みに対応するＮＡＮＤストリングのチャネル電位を示す図である。 図１４は、第３実施形態に係る半導体記憶装置における書き込み動作を示すフローチャートである。 図１５は、第３実施形態に係る半導体記憶装置における書き込み動作時のワード線及びダミーワード線の電圧を示すタイミングチャートである。 図１６は、第４実施形態に係る半導体記憶装置における書き込み動作を示すフローチャートである。
以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
１．第１実施形態
第１実施形態に係る半導体記憶装置及びメモリシステムについて説明する。以下では半導体記憶装置として、メモリセルトランジスタが半導体基板上方に三次元に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
１．１ 構成について
１．１．１ メモリシステムの全体構成について
まず、本実施形態に係るメモリシステムの全体構成について、図１を用いて説明する。
図１に示すように、メモリシステム１は、ＮＡＮＤ型フラッシュメモリ１００及びコントローラ２００を備えている。コントローラ２００とＮＡＮＤ型フラッシュメモリ１００は、例えばそれらの組み合わせにより一つの半導体記憶装置を構成しても良く、その例としてはＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
ＮＡＮＤ型フラッシュメモリ１００は、複数のメモリセルトランジスタを備え、データを不揮発に記憶する。ＮＡＮＤ型フラッシュメモリ１００は、ＮＡＮＤバスによってコントローラ２００と接続され、コントローラ２００からの命令に基づいて動作する。より具体的には、ＮＡＮＤ型フラッシュメモリ１００は、データ線ＤＱ０〜ＤＱ７を介してコントローラ２００と、例えば８ビットの入出力信号Ｉ／Ｏの送受信を行う。入出力信号Ｉ／Ｏは、例えばデータ、アドレス、及びコマンドである。また、ＮＡＮＤ型フラッシュメモリ１００は、コントローラ２００から、例えばチップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、及びリードイネーブル信号ＲＥｎを受信する。そして、ＮＡＮＤ型フラッシュメモリ１００はコントローラ２００に、レディ／ビジー信号Ｒ／Ｂｎを送信する。
チップイネーブル信号ＣＥｎは、ＮＡＮＤ型フラッシュメモリ１００をイネーブルにするための信号である。コマンドラッチイネーブル信号ＣＬＥは、入出力信号Ｉ／Ｏがコマンドであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、入出力信号Ｉ／Ｏがアドレスであることを示す信号である。ライトイネーブル信号ＷＥｎは、受信した信号をＮＡＮＤ型フラッシュメモリ１００内へ取り込むための信号である。リードイネーブル信号ＲＥｎは、コントローラ２００が、ＮＡＮＤ型フラッシュメモリ１００からデータを読み出すための信号である。レディ／ビジー信号Ｒ／Ｂｎは、ＮＡＮＤ型フラッシュメモリ１００がビジー状態であるか否か（コントローラ２００からコマンドを受信不可能な状態か可能な状態か）を示す信号である。
コントローラ２００は、ホスト機器２からの命令に応答して、ＮＡＮＤ型フラッシュメモリ１００に対してデータの読み出し、書き込み、消去等を命令する。また、コントローラ２００は、ＮＡＮＤ型フラッシュメモリ１００のメモリ空間を管理する。
コントローラ２００は、ホストインターフェイス回路２１０、内蔵メモリ（ＲＡＭ）２２０、プロセッサ（ＣＰＵ）２３０、バッファメモリ２４０、ＮＡＮＤインターフェイス回路２５０、及びＥＣＣ回路２６０を含む。
ホストインターフェイス回路２１０は、コントローラバスを介してホスト機器２と接続され、ホスト機器２との通信を司る。ホストインターフェイス回路２１０は、プロセッサ２３０及びバッファメモリ２４０に、ホスト機器２から受信した命令及びデータを転送する。また、ホストインターフェイス回路２１０は、プロセッサ２３０の命令に応答して、バッファメモリ２４０内のデータをホスト機器２へ転送する。
ＮＡＮＤインターフェイス回路２５０は、ＮＡＮＤバスを介してＮＡＮＤ型フラッシュメモリ１００と接続され、ＮＡＮＤ型フラッシュメモリ１００との通信を司る。ＮＡＮＤインターフェイス回路２５０は、ＮＡＮＤ型フラッシュメモリ１００にプロセッサ２３０から受信した命令を転送する。また、ＮＡＮＤインターフェイス回路２５０は、書き込み時には、ＮＡＮＤ型フラッシュメモリ１００に、バッファメモリ２４０内の書き込みデータを転送する。更に、ＮＡＮＤインターフェイス回路２５０は、読み出し時には、バッファメモリ２４０に、ＮＡＮＤ型フラッシュメモリ１００から読み出されたデータを転送する。
プロセッサ２３０は、コントローラ２００全体の動作を制御する。例えば、プロセッサ２３０は、ホスト機器２から書き込み命令を受信した際には、それに応答して、ＮＡＮＤ型フラッシュメモリ１００に書き込み命令を出力する。読み出し及び消去の際も同様である。また、プロセッサ２３０は、ウェアレベリング等、ＮＡＮＤ型フラッシュメモリ１００を管理するための様々な処理を実行する。更に、プロセッサ２３０は、各種の演算を実行する。例えば、プロセッサ２３０は、データの暗号化処理やランダマイズ処理等を実行する。
ＥＣＣ回路２６０は、データの誤り訂正（ＥＣＣ：Error Checking and Correcting）処理を実行する。
内蔵メモリ２２０は、例えばＤＲＡＭ等の半導体メモリであり、プロセッサ２３０の作業領域として使用される。そして内蔵メモリ２２０は、ＮＡＮＤ型フラッシュメモリ１００を管理するためのファームウェアや、各種の管理テーブル等を保持する。
１．１．２ 半導体記憶装置の構成について
次に、半導体記憶装置の構成について、図２を用いて説明する。
図２に示すように、ＮＡＮＤ型フラッシュメモリ１００は、メモリセルアレイ１０、ロウデコーダ１１、センスアンプ１２、ソース線ドライバ１３、シーケンサ１４、及び電圧発生回路１５を含む。
メモリセルアレイ１０は、ロウ及びカラムに対応付けられた不揮発性のメモリセルトランジスタ（以下、「メモリセル」とも表記する）を含む複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、ＢＬＫ２、…）を備えている。各々のブロックＢＬＫは、例えば４つのストリングユニットＳＵ（ＳＵ０〜ＳＵ３）を含む。そして各々のストリングユニットＳＵは、複数のＮＡＮＤストリング１６を含む。なお、メモリセルアレイ１０内のブロックＢＬＫ数及びブロックＢＬＫ内のストリングユニットＳＵ数は任意である。メモリセルアレイ１０の詳細については後述する。
ロウデコーダ１１は、コントローラ２００から与えられるロウアドレスをデコードする。ロウデコーダ１１は、デコード結果に基づき、ブロックＢＬＫのいずれかを選択し、更にいずれかのストリングユニットＳＵを選択する。そして、ロウデコーダ１１は、必要な電圧をブロックＢＬＫに出力する。
センスアンプ１２は、データの読み出し動作時には、メモリセルアレイ１０から読み出されたデータをセンスする。そして、センスアンプ１２は、読み出しデータをコントローラ２００に出力する。センスアンプ１２は、データの書き込み動作時には、コントローラ２００から受信した書き込みデータをメモリセルアレイ１０に転送する。
ソース線ドライバ１３は、書き込み、読み出し、及び消去の際、ソース線に必要な電圧を印加する。
シーケンサ１４は、ＮＡＮＤ型フラッシュメモリ１００全体の動作を制御する。
電圧発生回路１５は、シーケンサ１４の制御に応じて、データの書き込み、読み出し、及び消去に必要な電圧を発生させ、この発生した電圧をロウデコーダ１１、センスアンプ１２、及びソース線ドライバ１３等に印加する。ロウデコーダ１１、センスアンプ１２、及びソース線ドライバ１３は、電圧発生回路１５より供給された電圧をメモリセルアレイ１０内のメモリセルトランジスタに印加する。
１．１．３ メモリセルアレイの構成について
次に、メモリセルアレイ１０の構成について、図３を用いて説明する。図３の例は、ブロックＢＬＫ０を示しているが、他のブロックＢＬＫの構成も同じである。
図３に示すように、ブロックＢＬＫ０は、例えば４つのストリングユニットＳＵ（ＳＵ０〜ＳＵ３）を含む。そして、各々のストリングユニットＳＵは、複数のＮＡＮＤストリング１６を含む。ＮＡＮＤストリング１６の各々は、例えば８個のメモリセルトランジスタＭＴ０〜ＭＴ７、４個のダミーメモリセルトランジスタＭＴＤＳ０、ＭＴＤＳ１、ＭＴＤＤ０、及びＭＴＤＤ１、並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。以下、メモリセルトランジスタＭＴ０〜ＭＴ７を限定しない場合は、メモリセルトランジスタＭＴと表記する。選択トランジスタＳＴ２とメモリセルトランジスタＭＴ０との間に設けられたダミーメモリセルトランジスタＭＴＤＳ０、ＭＴＤＳ１を限定しない場合は、ダミーメモリセルトランジスタＭＴＤＳと表記し、メモリセルトランジスタＭＴ７と選択トランジスタＳＴ１との間に設けられたダミーメモリセルトランジスタＭＴＤＤ０、及びＭＴＤＤ１を限定しない場合は、ダミーメモリセルトランジスタＭＴＤＤと表記する。更に、ダミーメモリセルトランジスタＭＴＤＳ及びＭＴＤＤを限定しない場合は、ダミーメモリセルトランジスタＭＴＤと表記する。メモリセルトランジスタＭＴ及びダミーメモリセルトランジスタＭＴＤは、制御ゲートと電荷蓄積層とを備える。メモリセルトランジスタＭＴは、データを不揮発に保持する。ダミーメモリセルトランジスタＭＴＤは、メモリセルトランジスタＭＴと同じ構成であるが、ダミーとして用いられ、データの保持には使用されない。
なお、メモリセルトランジスタＭＴ及びダミーメモリセルトランジスタＭＴＤは、電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ型であっても良いし、電荷蓄積層に導電層を用いたＦＧ型であっても良い。以下、本実施形態では、ＭＯＮＯＳ型を例として説明する。また、メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個、６４個、１２８個等であってもよく、その数は限定されるものではない。また、ダミーメモリセルトランジスタＭＴＤ、並びに選択トランジスタＳＴ１及びＳＴ２の個数は、任意であり、それぞれ１個以上あれば良い。
メモリセルトランジスタＭＴ及びダミーメモリセルトランジスタＭＴＤは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。より具体的には、ダミーメモリセルトランジスタＭＴＤＳ０及びＭＴＤＳ１、メモリセルトランジスタＭＴ０〜ＭＴ７、並びにダミーメモリセルトランジスタＭＴＤＤ０及びＭＴＤＤ１は、その電流経路が直列に接続される。そしてダミーメモリセルトランジスタＭＴＤＤ１のドレインは、選択トランジスタＳＴ１のソースに接続され、ダミーメモリセルトランジスタＭＴＤＳ０のソースは、選択トランジスタＳＴ２のドレインに接続されている。
ストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に接続される。同様に、ストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ２のゲートは、それぞれ選択ゲート線ＳＧＳ０〜ＳＧＳ３に接続される。以下、選択ゲート線ＳＧＤ０〜ＳＧＤ３を限定しない場合は、選択ゲート線ＳＧＤと表記する。選択ゲート線ＳＧＳ０〜ＳＧＳ３を限定しない場合は、選択ゲート線ＳＧＳと表記する。なお、各ストリングユニットＳＵの選択ゲート線ＳＧＳ０〜ＳＧＳ３は共通に接続されても良い。
ブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に共通接続される。同様に、ブロックＢＬＫ内にあるダミーメモリセルトランジスタＭＴＤＳ０、ＭＴＤＳ１、ＭＴＤＤ０、及びＭＴＤＤ１の制御ゲートは、それぞれダミーワード線ＷＬＤＳ０、ＷＬＤＳ１、ＷＬＤＤ０、及びＷＬＤＤ１に共通接続される。以下、ワード線ＷＬ０〜ＷＬ７を限定しない場合は、ワード線ＷＬと表記する。ダミーワード線ＷＬＤＳ０及びＷＬＤＳ１を限定しない場合は、ダミーワード線ＷＬＤＳと表記し、ダミーワード線ＷＬＤＤ０及びＷＬＤＤ１を限定しない場合は、ダミーワード線ＷＬＤＤと表記する。更に、ダミーワード線ＷＬＤＳ及びＷＬＤＤを限定しない場合は、ダミーワード線ＷＬＤと表記する。
ストリングユニットＳＵ内にある各ＮＡＮＤストリング１６の選択トランジスタＳＴ１のドレインは、それぞれ異なるビット線ＢＬ０〜ＢＬ（Ｎ−１）（Ｎは２以上の整数）に接続される。以下、ビット線ＢＬ０〜ＢＬ（Ｎ−１）を限定しない場合は、ビット線ＢＬと表記する。各ビット線ＢＬは、複数のブロックＢＬＫ間で各ストリングユニットＳＵ内にある１つのＮＡＮＤストリング１６を共通に接続する。更に、複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続されている。つまり、ストリングユニットＳＵは、異なるビット線ＢＬに接続され、且つ同一の選択ゲート線ＳＧＤ及びＳＧＳに接続されたＮＡＮＤストリング１６の集合体である。またブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵの集合体である。そしてメモリセルアレイ１０は、ビット線ＢＬを共通にする複数のブロックＢＬＫの集合体である。
データの書き込み動作及び読み出し動作は、いずれかのストリングユニットＳＵにおけるいずれかのワード線ＷＬに接続されたメモリセルトランジスタＭＴに対して、一括して行われる。以下、データの書き込み動作及び読み出し動作の際、一括して選択されるメモリセルトランジスタＭＴの群を「メモリセルグループＭＣＧ」と呼ぶ。そして、１つのメモリセルグループＭＣＧに書き込まれる、あるいは読み出される１ビットのデータの集まりを「ページ」と呼ぶ。
データの消去は、ブロックＢＬＫ単位、またはブロックＢＬＫよりも小さい単位で行うことができる。消去方法に関しては、例えば“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE”という２０１１年９月１８日に出願された米国特許出願１３／２３５，３８９号に記載されている。また、“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE”という２０１０年１月２７日に出願された米国特許出願１２／６９４，６９０号に記載されている。更に、“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND DATA ERASE METHOD THEREOF”という２０１２年５月３０日に出願された米国特許出願１３／４８３，６１０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
更に、メモリセルアレイ１０の構成は、他の構成であっても良い。すなわちメモリセルアレイ１０の構成については、例えば、“三次元積層不揮発性半導体メモリ(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法(NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME)”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号“半導体メモリ及びその製造方法(SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME)”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
１．１．４ メモリセルアレイの断面構成について
次に、メモリセルアレイの断面構成について、図４を用いて説明する。図４の例は、ストリングユニットＳＵ０及びＳＵ１の断面を示しており、ストリングユニットＳＵ２及びＳＵ３の構成も同様である。なお、図４において、層間絶縁膜は省略されている。
図４に示すように、半導体基板２０に平行な第１方向Ｄ１に沿って、複数のソース線コンタクトＬＩが設けられており、２つのソース線コンタクトＬＩの間に１つのストリングユニットＳＵが配置されている。ソース線コンタクトＬＩは、半導体基板２０とＮＡＮＤストリング１６よりも上方に設けられる図示せぬソース線ＳＬとを接続する。なお、ソース線コンタクトＬＩとＮＡＮＤストリング１６の配置は任意に設定可能である。例えば２つのソース線コンタクトＬＩの間に複数のＮＡＮＤストリング１６が設けられても良い。更に図３の例では、説明を簡略化するために１つのストリングユニットＳＵにおいて、複数のＮＡＮＤストリング１６が、第１方向Ｄ１に対して垂直で半導体基板に平行な第２方向Ｄ２に沿って１列に配列されている場合を示しているが、１つのストリングユニットＳＵにおけるＮＡＮＤストリング１６の配列は任意に設定可能である。例えば、第２方向Ｄ２に沿って、２列並行に配置されても良く、４列の千鳥配置に配列されても良い。
各ストリングユニットＳＵにおいて、ＮＡＮＤストリング１６は、半導体基板２０に垂直な第３方向Ｄ３に沿って形成されている。より具体的には、半導体基板２０の表面領域には、ｎ型ウェル２１が設けられている。そして、ｎ型ウェル２１の表面領域には、ｐ型ウェル２２が設けられている。また、ｐ型ウェル２２の表面領域にはｎ＋型拡散層２３が設けられている。そしてｐ型ウェル２２の上方には、選択ゲート線ＳＧＳとして機能する配線層２４、ダミーワード線ＷＬＤ及びワード線ＷＬとして機能する１２層の配線層２５、及び選択ゲート線ＳＧＤとして機能する配線層２６が、それぞれ図示せぬ層間絶縁膜を介して順次積層されている。
そして、これらの配線層２６、２５、及び２４を貫通してｐ型ウェル２２に達するピラー状の半導体層２７が形成されている。半導体層２７の側面には、トンネル絶縁膜２８、電荷蓄積層２９、及び制御ゲートとして機能するブロック絶縁膜３０が順次形成される。半導体層２７には、例えば多結晶シリコンが用いられる。トンネル絶縁膜２８及びブロック絶縁膜３０には、例えばシリコン酸化膜が用いられる。電荷蓄積層２９には、例えばシリコン窒化膜が用いられる。以下、半導体層２７、トンネル絶縁膜２８、電荷蓄積層２９、及びブロック絶縁膜３０によって形成されるピラーを「メモリピラーＭＰ」と呼ぶ。半導体層２７は、ＮＡＮＤストリング１６の電流経路として機能し、各トランジスタのチャネルが形成される領域となる。そして半導体層２７の上端は、ビット線ＢＬとして機能する配線層（不図示）に接続される。
メモリピラーＭＰと配線層２５とにより、メモリセルトランジスタＭＴ及びダミーメモリセルトランジスタＭＴＤが形成される。また、メモリピラーＭＰと配線層２６とにより選択トランジスタＳＴ１が形成され、メモリピラーＭＰと配線層２４とにより選択トランジスタＳＴ２が形成される。なお、図４の例では、配線層２４及び配線層２６はそれぞれ１層設けられているが、複数層設けられても良い。
ソース線コンタクトＬＩは、第２方向Ｄ２に沿ってライン形状を有する。ソース線コンタクトＬＩには、例えば多結晶シリコンが用いられる。そしてソース線コンタクトＬＩの底面はｎ＋型拡散層２３に接続され、上面はソース線ＳＬとして機能する配線層（不図示）に接続される。
１．２ メモリセルトランジスタの閾値分布について
次に、本実施形態に係るメモリセルトランジスタＭＴの取り得る閾値分布について、図５を用いて説明する。図５の例は、メモリセルトランジスタＭＴが４値（２ビット）のデータを保持する場合の閾値分布を示している。以下、本実施形態では、メモリセルトランジスタＭＴが２値（１ビット）または４値（２ビット）のデータを保持可能な場合について説明するが、保持可能なデータは２値及び４値に限定されない。本実施形態においては、メモリセルトランジスタＭＴが、例えば８値（３ビット）以上のデータを保持可能であっても良い。以下、１ビットのデータを保持するメモリセルトランジスタＭＴをＳＬＣ、２ビットのデータを保持するメモリセルトランジスタＭＴをＭＬＣ、３ビットのデータを保持するメモリセルトランジスタＭＴをＴＬＣと呼ぶ。
図５に示すように、各々のメモリセルトランジスタＭＴの閾値電圧は、離散的な例えば４個の分布のいずれかに含まれる値を取る。この４個の分布を閾値の低い順にそれぞれ、“Ｅｒ”レベル、“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベルと呼ぶことにする。
“Ｅｒ”レベルは、例えばデータの消去状態に相当する。そして“Ｅｒ”レベルに含まれる閾値電圧は電圧ＶｆｙＡよりも小さく、正または負の値を有する。
“Ａ”〜“Ｃ”レベルは、電荷蓄積層に電荷が注入されてデータが書き込まれた状態に相当し、各分布に含まれる閾値電圧は例えば正の値を有する。“Ａ”レベルに含まれる閾値電圧は、電圧ＶｆｙＡ以上であり、且つ電圧ＶｆｙＢ未満である（但し、ＶｆｙＢ＞ＶｆｙＡ）。“Ｂ”レベルに含まれる閾電圧値は、電圧ＶｆｙＢ以上であり、且つ電圧ＶｆｙＣ未満である（但し、ＶｆｙＣ＞ＶｆｙＢ）。“Ｃ”レベルに含まれる閾値電圧は、電圧ＶｆｙＣ以上であり、且つ電圧ＶＲＥＡＤ及びＶＰＡＳＳ未満である（ＶＲＥＡＤ（あるいはＶＰＡＳＳ）＞ＶｆｙＣ）。なお、ＶＲＥＡＤ及びＶＰＡＳＳは、それぞれデータの読み出し動作時及び書き込み動作時に非選択ワード線ＷＬに印加される電圧である。
以上のように、各メモリセルトランジスタＭＴは、４個の閾値分布のいずれかを有することで、４種類の状態を取ることができる。これらの状態を、２進数表記で“００”〜“１１”に割り当てることで、各メモリセルトランジスタＭＴは２ビットのデータを保持できる。以下、この２ビットデータをそれぞれ、上位ビット及び下位ビットと呼ぶ。また、メモリセルグループＭＣＧにおいて、一括して書き込まれる（あるいは読み出される）上位ビットの集合を上位ページ（upper page）、下位ビットの集合を下位ページ（lower page）と呼ぶ。
なお、図５では４個のレベルが離散的に分布する場合を例に説明したが、これは例えばデータの書き込み直後の理想的な状態である。従って、現実的には隣接するレベルが重なることが起こり得る。例えばデータの書き込み後、ディスターブ等により“Ｅｒ”レベルの上端と“Ａ”レベルの下端とが重なる場合がある。このような場合には、例えばＥＣＣ技術等を用いてデータが訂正される。
１．３ 書き込み動作について
次に、書き込み動作について説明する。書き込み動作は、大まかにはプログラムとベリファイとを含む。そして、プログラムとベリファイとの組み合わせ（以下、「プログラムループ」と呼ぶ）を繰り返すことで、メモリセルトランジスタＭＴの閾値電圧がターゲットレベルまで上昇される。
プログラムは、電子を電荷蓄積層に注入することにより閾値電圧を上昇させる（または注入を禁止することで閾値電圧を維持させる）動作のことである。以下では、閾値電圧を上昇させる動作を「“０”書き込み」と呼ぶ。他方で、閾値電圧を維持させる動作を「“１”書き込み」または「書き込み禁止」と呼ぶ。より具体的には、“０”書き込みと“１”書き込みとは、ビット線ＢＬの電圧が異なる。例えば、“０”書き込み条件に対応するビット線ＢＬには、電圧ＶＳＳが印加される。そして、“１”書き込みに対応するビット線ＢＬには、電圧ＶＢＬ（＞ＶＳＳ）が印加される。以下、“０”書き込みに対応するビット線をＢＬ（“０”）と表記し、“１”書き込みに対応するビット線をＢＬ（“１”）と表記する。
本実施形態におけるプログラムには、メモリセルグループＭＣＧに１ビットのデータを書き込むＳＬＣ書き込みモード（以下、「ＳＬＣモード」と呼ぶ）と、メモリセルグループＭＣＧに２ビットのデータを書き込むＭＬＣ書き込みモード（以下、「ＭＬＣモード」と呼ぶ）との２つのプログラムモードがある。シーケンサ１４は、例えばコントローラ２００からの書き込み命令に応じて、プログラムモードを選択する。本実施形態におけるＳＬＣモードとＭＬＣモードとは、プログラム時にダミーワード線ＷＬＤに印加する電圧が異なる。
ベリファイは、プログラムの後、データを読み出し、メモリセルトランジスタＭＴの閾値電圧が目標とするターゲットレベルに達したか否かを判定する動作である。以下、メモリセルトランジスタＭＴの閾値電圧がターゲットレベルに達している場合を、「ベリファイをパスした」と呼び、ターゲットレベルまで達していない場合を、「ベリファイをフェイルした」と呼ぶ。
１．３．１ メモリシステムにおける書き込み動作の全体の流れについて
まず、メモリシステム１における書き込み動作の全体の流れについて、図６を用いて説明する。
図６に示すように、まず、コントローラ２００は、ホスト機器２から書き込み命令を受信する（ステップＳ１）。
コントローラ２００のプロセッサ２３０は、書き込み命令に応じて、ＳＬＣモードあるいはＭＬＣモードを選択する（ステップＳ２）。例えば、書き込みデータが、ホスト機器２における作業途中の状態を示すログファイルといった管理情報データである場合、そのデータ量は１ページに収まる場合が多い。このようなデータに対して、プロセッサ２３０は、ＳＬＣモードを選択する。
ＳＬＣモードを選択した場合（ステップＳ３＿Ｙｅｓ）、プロセッサ２３０は、ＳＬＣモードの実行を指示するＳＬＣコマンド及びライトコマンドを発行する。そして、プロセッサ２３０は、ＮＡＮＤインターフェイス回路２５０を介してＮＡＮＤ型フラッシュメモリ１００に、書き込み命令（ＳＬＣコマンド、ライトコマンド、アドレス、及びデータ）を送信する（ステップＳ４）。
すると、シーケンサ１４は、コントローラ２００から受信した書き込み命令に基づき、ＳＬＣモードを選択して書き込み動作を開始する（ステップＳ６）。
ＳＬＣモードを選択しなかった場合（ステップＳ３＿Ｎｏ）、すなわち、ＭＬＣモードを選択した場合、プロセッサ２３０は、ＭＬＣモードの実行を指示するＭＬＣコマンド及びライトコマンドを発行する。そして、プロセッサ２３０は、ＮＡＮＤインターフェイス回路２５０を介してＮＡＮＤ型フラッシュメモリ１００に、書き込み命令（ＭＬＣコマンド、ライトコマンド、アドレス、及びデータ）を送信する（ステップＳ５）。
すると、シーケンサ１４は、コントローラ２００から受信した書き込み命令に基づき、ＭＬＣモードを選択して書き込み動作を開始する（ステップＳ７）。
１．３．２ 半導体記憶装置における書き込み動作の全体の流れについて
次に、半導体記憶装置における書き込み動作の全体の流れについて、図７を用いて説明する。
図７に示すように、まず、ＮＡＮＤ型フラッシュメモリ１００は、コントローラ２００から書き込み命令を受信する（ステップＳ１０）。
シーケンサ１４は、例えばコントローラ２００から受信したＳＬＣコマンドに応じて、ＳＬＣモードを選択した場合（ステップＳ１１＿Ｙｅｓ）、プログラムにおけるダミーワード線ＷＬＤの電圧として電圧ＶＧＰ１を設定する（ステップＳ１２）。電圧ＶＧＰ１は、プログラム時にダミーメモリセルトランジスタＭＴＤの閾値電圧によらず、ダミーメモリセルトランジスタＭＴＤをオン状態にする電圧である。
他方で、シーケンサ１４は、例えばコントローラ２００から受信したＭＬＣコマンドに応じて、ＭＬＣモードを選択した場合、すなわちＳＣＬモードを選択しなかった場合（ステップＳ１１＿Ｎｏ）、プログラムにおけるダミーワード線ＷＬＤの電圧として電圧ＶＧＰ２を設定する（ステップＳ１３）。電圧ＶＧＰ２は、プログラム時にダミーメモリセルトランジスタＭＴＤの閾値電圧によらず、ダミーメモリセルトランジスタＭＴＤをオン状態にする電圧である。電圧ＶＧＰ１と電圧ＶＧＰ２とは、ＶＧＰ１＜ＶＧＰ２の関係にある。
次に、ロウデコーダ１１は、プログラムにおいて、選択ワード線ＷＬにプログラム電圧を印加する（ステップＳ１４）。より具体的には、ロウデコーダ１１は、１回目のプログラムにおいて、選択ワード線ＷＬにプログラム電圧として電圧ＶＰＧＭを印加し、非選択ワード線ＷＬに電圧ＶＰＡＳＳを印加する。電圧ＶＰＧＭと電圧ＶＰＡＳＳとは、ＶＰＡＳＳ＜ＶＰＧＭの関係にある。また、ロウデコーダ１１は、シーケンサ１４がＳＬＣモードを選択している場合にダミーワード線ＷＬＤに電圧ＶＧＰ１を印加し、シーケンサ１４がＭＬＣモードを選択している場合にロウデコーダ１１は、ダミーワード線ＷＬＤに電圧ＶＧＰ２を印加する。
次に、シーケンサ１４は、ベリファイを実行する（ステップＳ１５）。
ベリファイをパスしている場合（ステップＳ１６＿Ｙｅｓ）、シーケンサ１４は、書き込み動作を終了させる。
ベリファイをフェイルしている場合（ステップＳ１６＿Ｎｏ）、シーケンサ１４は、プログラムループの回数が、予め設定された規定回数に達しているか確認する（ステップＳ１７）。
プログラムループが規定回数に達している場合（ステップＳ１７＿Ｙｅｓ）、シーケンサ１４は、書き込み動作を終了させ、書き込み動作が正常に終了しなかった旨をコントローラ２００に報告する。
プログラムループが規定回数に達していない場合（ステップＳ１７＿Ｎｏ）、シーケンサ１４は、次のプログラムループにおけるプログラム電圧の設定をステップアップさせる（ステップＳ１８）。そして、シーケンサ１４はステップＳ１４に戻り、再度プログラム電圧を印加する。
シーケンサ１４は、ベリファイをパスするか、プログラムループの回数が規定回数に達するまで、プログラムループを繰り返す。
１．３．３ プログラム時の各配線の電圧について
次に、プログラム時の各配線の電圧について、図８を用いて説明する。図８の例は、１回目のプログラム時に、選択ブロックＢＬＫ内の各配線に印加される電圧を示している。
図８に示すように、時刻ｔ１において、ロウデコーダ１１は、選択ストリングユニットＳＵに対応する選択ゲート線ＳＧＤ（“選択ＳＧＤ”）に電圧ＶＳＤ１を印加する。選択トランジスタＳＴ１の閾値電圧をＶｔｓｇとすると、電圧ＶＳＤ１は、“ＶＢＬ＋Ｖｔｓｇ”以上の電圧で、選択トランジスタＳＴ１をオン状態とさせる電圧である。他方で、ロウデコーダ１１は、非選択ストリングユニットＳＵの選択ゲート線ＳＧＤ（“非選択ＳＧＤ”）に電圧ＶＳＳを印加して、対応する選択トランジスタＳＴ１をオフ状態とさせる。また、ロウデコーダ１１は、各選択ゲート線ＳＧＳに電圧ＶＳＳを印加して、選択トランジスタＳＴ２をオフ状態とさせる。
また、ソース線ドライバ１３は、ソース線ＳＬに電圧ＶＣＥＬＳＲＣ（＞ＶＳＳ）を印加する。
センスアンプ１２は、ビット線ＢＬ（“１”）に電圧ＶＢＬを印加し、ビット線ＢＬ（“０”）に電圧ＶＳＳを印加する。
これにより、ビット線ＢＬ（“１”）に対応する選択ＮＡＮＤストリング１６のチャネルには電圧ＶＢＬが印加され、ビット線ＢＬ（“０”）に対応する選択ＮＡＮＤストリング１６のチャネルには、電圧ＶＳＳが印加される。
時刻ｔ２において、ロウデコーダ１１は、選択ストリングユニットＳＵに対応する選択ゲート線ＳＧＤに電圧ＶＳＤ２を印加する。電圧ＶＳＤ２は、電圧ＶＳＤ１及び電圧ＶＢＬよりも低い電圧で、電圧ＶＳＳを印加された選択トランジスタＳＴ１はオンさせるが、電圧ＶＢＬを印加された選択トランジスタＳＴ１はカットオフさせる電圧である。これにより、ビット線ＢＬ（“１”）に対応するＮＡＮＤストリング１６のチャネルはフローティング状態となる。
時刻ｔ３において、ロウデコーダ１１は、選択及び非選択ワード線ＷＬに電圧ＶＰＡＳＳを印加する。そして、ロウデコーダ１１は、ＳＬＣモードの場合、ダミーワード線ＷＬＤに電圧ＶＧＰ１を印加し、ＭＬＣモードの場合、ダミーワード線ＷＬＤに電圧ＶＧＰ２を印加する。なお、図８の例では、電圧ＶＰＡＳＳ、電圧ＶＧＰ１及び電圧ＶＧＰ２は、ＶＧＰ１＜ＶＧＰ２＜ＶＰＡＳＳの関係にあるが、電圧ＶＰＡＳＳと、電圧ＶＧＰ２（ＶＧＰ１）との関係は、これに限定されない。例えば、電圧ＶＧＰ２は、電圧ＶＰＡＳＳ以上であっても良い。
時刻ｔ４〜ｔ５の間、ロウデコーダ１１は、選択ワード線ＷＬにプログラム電圧として電圧ＶＰＧＭを印加する。
ビット線ＢＬ（“０”）に対応するＮＡＮＤストリング１６では、選択トランジスタＳＴ１がオン状態となっている。このため、選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴのチャネル電位はＶＳＳに維持される。よって、制御ゲートとチャネルとの間の電位差（ＶＰＧＭ−ＶＳＳ）が大きくなり、その結果、電子が電荷蓄積層に注入されて、メモリセルトランジスタＭＴの閾値電圧は上昇する。
ビット線ＢＬ（“１”）に対応するＮＡＮＤストリング１６では、選択トランジスタＳＴ１がカットオフ状態となっている。このため、選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴのチャネルは電気的にフローティングとなる。すると、ワード線ＷＬとの容量カップリングにより、チャネル電位は上昇する。よって、制御ゲートとチャネルとの間の電位差は小さくなり、その結果、電子は電荷蓄積層にほとんど注入されず、メモリセルトランジスタＭＴの閾値電圧は維持される（閾値分布レベルがより高い分布に遷移するほどには閾値電圧は変動しない）。
時刻ｔ５において、ロウデコーダ１１は、選択ワード線ＷＬに電圧ＶＰＡＳＳを印加する。
時刻ｔ６〜ｔ７において、シーケンサ１４は、リカバリ処理を行い、プログラムを終了する。すなわち、各配線に、電圧ＶＳＳが印加される。
１．３．４ プログラム時のＮＡＮＤストリングのチャネル電位について
次に、プログラム時のＮＡＮＤストリング１６のチャネル電位について、図９及び図１０を用いて説明する。図９は、図８の時刻ｔ３及び時刻ｔ４〜ｔ５において、ビット線ＢＬ（“０”）に対応するＮＡＮＤストリング１６のチャネル電位を示している。同様に、図１０は、ビット線ＢＬ（“１”）に対応するＮＡＮＤストリング１６のチャネル電位を示している。なお、図９及び図１０の例は、メモリセルトランジスタＭＴ０が選択されている場合を示している。
まず、ビット線ＢＬ（“０”）に対応するＮＡＮＤストリング１６のチャネル電位について説明する。
図９に示すように、センスアンプ１２は、ビット線ＢＬ（“０”）に電圧ＶＳＳを印加している。ソース線ドライバ１３は、ソース線ＳＬに電圧ＶＣＥＬＳＲＣを印加している。そして、ロウデコーダ１１は、選択ゲート線ＳＧＳに電圧ＶＳＳを印加し、選択ゲート線ＳＧＤに電圧ＶＳＤ２を印加している。これにより、選択トランジスタＳＴ２はオフ状態にされ、選択トランジスタＳＴ１はオン状態にされる。
この状態において、ロウデコーダ１１は、選択ワード線ＷＬ０に電圧ＶＰＧＭを印加し、非選択ワード線ＷＬ１〜ＷＬ７に電圧ＶＰＡＳＳを印加する。そして、ロウデコーダ１１は、ＳＬＣモードの場合、ダミーワード線ＷＬＤ（ＷＬＤＳ０、ＷＬＤＳ１、ＷＬＤＤ０、及びＷＬＤＤ１）に電圧ＶＧＰ１を印加し、ＭＬＣモードの場合、ダミーワード線ＷＬＤに電圧ＶＧＰ２を印加する。なお、非選択ワード線ＷＬ１〜ＷＬ７に印加する電圧は、非選択ワード線ＷＬ毎に異なっていても良い。
ビット線ＢＬ（“０”）に対応するＮＡＮＤストリング１６では、選択トランジスタＳＴ１がオン状態とされるため、電圧ＶＰＧＭ、電圧ＶＰＡＳＳ、及び電圧ＶＧＰ１（あるいはＶＧＰ２）に関わらず、ＮＡＮＤストリング１６内のチャネル電位はＶＳＳに固定される。
次に、ビット線ＢＬ（“１”）に対応するＮＡＮＤストリング１６のチャネル電位について説明する。
図１０に示すように、センスアンプ１２は、ビット線ＢＬ（“１”）に電圧ＶＢＬを印加している。ソース線ＳＬ、並びに選択ゲートＳＧＳ及びＳＧＤの電圧は、図９と同じである。これにより、選択トランジスタＳＴ１及びＳＴ２はオフ状態とされる。従って、ビット線ＢＬ（“１”）に対応するＮＡＮＤストリング１６は、フローティング状態とされる。
この状態において、ロウデコーダ１１は、図９と同様に、選択ワード線ＷＬ０、非選択ワード線ＷＬ１〜ＷＬ７、並びにダミーワード線ＷＬＤに、それぞれ電圧ＶＰＧＭ、電圧ＶＰＡＳＳ、並びに電圧ＶＧＰ１（あるいはＶＧＰ２）を印加する。
すると、各メモリセルトランジスタＭＴ及び各ダミーメモリセルトランジスタＭＴＤの直下におけるチャネル電位は、ワード線ＷＬ及びダミーワード線ＷＬＤとの容量カップリングにより上昇する。より具体的には、選択メモリセルトランジスタＭＴ０の直下では、電圧ＶＰＧＭに応じて、チャネル電位が上昇する。このときのチャネル電位をＶｐ＿ＰＧＭとする。非選択メモリセルトランジスタＭＴ（ＭＴ１〜ＭＴ７）の直下では、電圧ＶＰＡＳＳに応じて、チャネル電位が上昇する。このときのチャネル電位をＶｐ＿ＰＡＳとする。ダミーメモリセルトランジスタＭＴＤ（ＭＴＤＳ０、ＭＴＤＳ１、ＭＴＤＤ０、及びＭＴＤＤ１）の直下では、電圧ＶＧＰ１（あるいはＶＧＰ２）に応じて、チャネル電位が上昇する。このときのチャネル電位をＶｐ＿ＧＰ１（あるいはＶｐ＿ＧＰ２）とする。チャネル電位Ｖｐ＿ＰＧＭ、Ｖｐ＿ＰＡＳ、Ｖｐ＿ＧＰ２、及びＶｐ＿ＧＰ１は、ＶＰＧＭ＞ＰＡＳＳ＞ＶＧＰ２＞ＶＧＰ１の関係にある場合、Ｖｐ＿ＰＧＭ＞Ｖｐ＿ＰＡＳ＞Ｖｐ＿ＧＰ２＞Ｖｐ＿ＧＰ１の関係となる。
選択トランジスタＳＴ２と隣接するダミーメモリセルトランジスタＭＴＤＳ０との間では、ＳＬＣモードの場合にＶｐ＿ＧＰ１のチャネル電位差が生じ、ＭＬＣモードの場合にＶｐ＿ＧＰ２のチャネル電位差が生じる。従って、選択トランジスタＳＴ２とダミーメモリセルトランジスタＭＴＤＳ０との間のチャネル電位差は、ＳＬＣモードを選択した方が、ＭＬＣモードを選択した場合よりも小さくなる。
また、ダミーメモリセルトランジスタＭＴＤＳ１と隣接する選択メモリセルトランジスタＭＴ０との間では、ＳＬＣモードの場合に（Ｖｐ＿ＰＧＭ−Ｖｐ＿ＧＰ１）のチャネル電位差が生じ、ＭＬＣモードの場合に（Ｖｐ＿ＰＧＭ−Ｖｐ＿ＧＰ２）のチャネル電位差が生じる。従って、ダミーメモリセルトランジスタＭＴＤＳ１とメモリセルトランジスタＭＴ０とのチャネル電位差は、ＭＬＣモードを選択した方が、ＳＬＣモードを選択した場合よりも小さくなる。
また、メモリセルトランジスタＭＴ０とメモリセルトランジスタＭＴ１との間では、（Ｖｐ＿ＰＧＭ−Ｖｐ＿ＰＡＳ）の電位差が生じる。メモリセルトランジスタＭＴ７と隣接するダミーメモリセルトランジスタＭＴＤＤ０との間では、ＳＬＣモードの場合、（Ｖｐ＿ＰＡＳ−Ｖｐ＿ＧＰ１）のチャネル電位差が生じ、ＭＬＣモードの場合、（Ｖｐ＿ＰＡＳ−Ｖｐ＿ＧＰ２）のチャネル電位差が生じる。選択トランジスタＳＴ２と隣接するダミーメモリセルトランジスタＭＴＤＳ０との間では、ＳＬＣモードの場合、Ｖｐ＿ＧＰ１のチャネル電位差が生じ、ＭＬＣモードの場合、Ｖｐ＿ＧＰ２のチャネル電位差が生じる。ダミーメモリセルトランジスタＭＴＤＤ１と隣接する選択トランジスタＳＴ１との間では、ＳＬＣモードの場合、Ｖｐ＿ＧＰ１のチャネル電位差が生じ、ＭＬＣモードの場合、Ｖｐ＿ＧＰ２のチャネル電位差が生じる。
１．４ 本実施形態に係る効果について
本実施形態に係る構成であれば、信頼性を向上できる。以下、本効果につき詳細に説明する。
プログラム時に、“１”書き込みに対応するＮＡＮＤストリング１６は、フローティング状態とされる。そして、ワード線ＷＬ及びダミーワード線ＷＬＤとの容量カップリングによりチャネル電位が上昇する。これにより、電荷蓄積層に電荷がほとんど注入されない状態となる。このため、“１”書き込みに対応するＮＡＮＤストリング１６内では、ワード線ＷＬ及びダミーワード線ＷＬＤの電圧に応じてチャネル内で電位差が生じる。この場合、チャネル電位差が大きい隣接トランジスタ間では、バンド間トンネル電流が発生しやすくなる。すると、ホットキャリアが電荷蓄積層に注入され、メモリセルトランジスタＭＴあるいはダミーメモリセルトランジスタＭＴＤの閾値電圧が上昇する。
例えば、選択トランジスタＳＴ２とダミーメモリセルトランジスタＭＴＤＳ０との間のチャネル電位差が大きくなると、バンド間トンネル電流によりダミーメモリセルトランジスタＭＴＤＳ０にホットキャリアが注入され、閾値電圧が上昇する。ダミーメモリセルトランジスタＭＴＤＳ０の閾値電圧が上昇すると、書き込み、読み出し、及び消去動作において、ダミーメモリセルトランジスタＭＴＤＳ０が正常に動作しなくなる可能性が高くなる。
また、例えば、ダミーメモリセルトランジスタＭＴＤＳ１とメモリセルトランジスタＭＴ０との間のチャネル電位差が大きくなると、バンド間トンネル電流によりメモリセルトランジスタＭＴ０の閾値電圧が上昇する。すると、フェイルビットが増加する。なお、選択トランジスタＳＴ１と、ダミーメモリセルトランジスタＭＴＤＤ（ＭＴＤＤ０及びＭＴＤＤ１）と、ダミーメモリセルトランジスタＭＴＤＤに隣接するメモリセルトランジスタＭＴ７についても同様の問題が生じる可能性がある。
ＳＬＣモードとＭＬＣモード（多値の書き込みモード）では、上記問題の影響度が異なる。例えば、ＳＬＣモードの場合、ＭＬＣモードの場合よりも書き換えの設定上限回数が多い場合がある。この場合、ダミーメモリセルトランジスタＭＴＤの閾値電圧上昇による誤動作の影響が、ＭＬＣモードよりも大きくなる。また、ＳＬＣモードの場合、高い閾値レベルの書き込みが不要となるため、ＭＬＣモードよりもプログラム電圧を低くできる。このため、メモリセルトランジスタＭＴの閾値電圧上昇によるフェイルビット増加の影響は、ＭＬＣモードよりも小さくなる。従って、ＳＬＣモードでは、選択トランジスタＳＴ２とダミーメモリセルトランジスタＭＴＤＳ０との間のチャネル電位差を小さくすることが重要となる。
他方で、ＭＬＣモードの場合、高い閾値レベルの書き込みが必要となるため、ＳＬＣモードよりもプログラム電圧が高くなる傾向がある。このため、メモリセルトランジスタＭＴの閾値電圧上昇によるフェイルビット増加の影響が、ＳＬＣモードよりも大きくなる。従って、ＭＬＣモードではダミーメモリセルトランジスタＭＴＤＳ１とメモリセルトランジスタＭＴ０との間のチャネル電位差を小さくすることが重要となる。
そこで、本実施形態に係る構成では、書き込み動作において、ＳＬＣモードとＭＬＣモードとの２つのプログラムモードを有する。そして、ＳＬＣモードにおけるダミーワード線ＷＬＤの電圧を、ＭＬＣモードにおけるダミーワード線ＷＬＤの電圧よりも低くできる。これにより、ＳＬＣモードにおいては、例えば、“１”書き込みに対応するＮＡＮＤストリング１６の選択トランジスタＳＴ２とダミーメモリセルトランジスタＭＴＤＳ０との間のチャネル電位差を小さくできる。よって、ダミーメモリセルトランジスタＭＴＤＳ０の閾値電圧上昇に伴う誤動作を抑制できる。また、ＭＬＣモードにおいては、例えば、“１”書き込みに対応するＮＡＮＤストリング１６のダミーメモリセルトランジスタＭＴＤＳ１とメモリセルトランジスタＭＴ０との間のチャネル電位差を低減できる。これにより、メモリセルトランジスタＭＴ０の閾値電圧上昇によるフェイルビットの増加を抑制できる。よって、半導体記憶装置及びメモリシステムの信頼性を向上できる。
２．第２実施形態
次に、第２実施形態に係る半導体記憶装置及びメモリシステムについて説明する。第２実施形態は、ダミーワード線ＷＬＤＳ０及びＷＬＤＳ１にそれぞれ異なる電圧を印加し、ダミーワード線ＷＬＤＤ０及びＷＬＤＤ１にそれぞれ異なる電圧を印加する場合について説明する。以下、第１実施形態と異なる点についてのみ説明する。
２．１ 半導体記憶装置における書き込み動作の全体の流れについて
まず、半導体記憶装置における書き込み動作の全体の流れについて、図１１を用いて説明する。図１１の例は、ダミーワード線ＷＬＤＳ０及びＷＬＤＤ１に同じ電圧を印加し、ダミーワード線ＷＬＤＳ１及びＷＬＤＤ０に同じ電圧を印加する場合について説明する。
なお、ダミーワード線ＷＬＤＳ０とＷＬＤＤ１とにそれぞれ異なる電圧を印加しても良く、ダミーワード線ＷＬＤＳ１とＷＬＤＤ０とにそれぞれ異なる電圧を印加しても良い。
図１１に示すように、本実施形態では、ＳＬＣモードを選択する場合（ステップＳ１１＿Ｙｅｓ）、シーケンサ１４は、プログラムにおけるダミーワード線ＷＬＤＳ０及びＷＬＤＤ１の電圧として電圧ＶＧＰ１を設定し、ダミーワード線ＷＬＤＳ１及びＷＬＤＤ０の電圧として電圧ＶＧＰ３（＞ＶＧＰ１）を設定する（ステップＳ２０）。
他方で、ＭＬＣモードを選択する場合（ステップＳ１１＿Ｎｏ）、シーケンサ１４は、プログラムにおけるダミーワード線ＷＬＤＳ０及びＷＬＤＤ１の電圧として電圧ＶＧＰ２を設定し、ダミーワード線ＷＬＤＳ１及びＷＬＤＤ０の電圧として電圧ＶＧＰ４（＞ＶＧＰ２）を設定する（ステップＳ２１）。
ステップＳ１４以降の動作は、第１実施形態の図７と同じである。
２．２ プログラム時の各配線の電圧について
次に、プログラム時の各配線の電圧について、図１２を用いて説明する。図１２の例は、１回目のプログラム時に、選択ブロックＢＬＫ内の各配線に印加される電圧を示している。
図１２に示すように、時刻ｔ１〜ｔ３における各配線の電圧は、第１実施形態の図８と同じである。
時刻ｔ３において、ロウデコーダ１１は、選択及び非選択ワード線ＷＬに電圧ＶＰＡＳＳを印加する。そして、ロウデコーダ１１は、ＳＬＣモードの場合、ダミーワード線ＷＬＤＳ０及びＷＬＤＤ１に電圧ＶＧＰ１を印加し、ダミーワード線ＷＬＤＳ１及びＷＬＤＤ０に電圧ＶＧＰ３を印加する。他方で、ロウデコーダ１１は、ＭＬＣモードの場合、ダミーワード線ＷＬＤＳ０及びＷＬＤＤ１に電圧ＶＧＰ２を印加し、ダミーワード線ＷＬＤＳ１及びＷＬＤＤ０に電圧ＶＧＰ４を印加する。なお、図１２の例では、電圧ＶＧＰ１〜ＶＧＰ４は、ＶＧＰ１＜ＶＧＰ２＜ＶＧＰ３＜ＶＧＰ４の関係にあるが、これに限定されない。電圧ＶＰＧ２は電圧ＶＧＰ１より高く、電圧ＶＧＰ４未満であれば良く、電圧ＶＧＰ３は、電圧ＶＧＰ１より高く、電圧ＶＧＰ４未満であれば良い。よって、電圧ＶＧＰ２と電圧ＶＧＰ３との関係は限定しない。
時刻ｔ４〜ｔ５の間、ロウデコーダ１１は、選択ワード線ＷＬにプログラム電圧として電圧ＶＰＧＭを印加する。
時刻ｔ５以降は、第１実施形態の図８と同じである。
２．３ プログラム時のＮＡＮＤストリングのチャネル電位について
次に、プログラム時のＮＡＮＤストリング１６のチャネル電位について、図１３を用いて説明する。本実施形態では、ビット線ＢＬ（“１”）に対応するＮＡＮＤストリング１６のチャネル電位について説明する。ビット線ＢＬ（“０”）に対応するＮＡＮＤストリング１６のチャネル電位は、第１実施形態の図９と同じである。
図１３に示すように、第１実施形態の図１０と同様に、選択トランジスタＳＴ１及びＳＴ２はオフ状態とされ、ビット線ＢＬ（“１”）に対応するＮＡＮＤストリング１６は、フローティング状態とされる。
この状態において、ロウデコーダ１１は、選択ワード線ＷＬ０に電圧ＶＰＧＭを印加し、非選択ワード線ＷＬ１〜ＷＬ７に電圧ＶＰＡＳＳを印加する。そして、ロウデコーダ１１は、ダミーワード線ＷＬＤＳ０及びＷＬＤＤ１に電圧ＶＧＰ１（あるいはＶＧＰ２）を印加し、ダミーワード線ＷＬＤＳ１及びＷＬＤＤ０に電圧ＶＧＰ３（あるいはＶＧＰ４）を印加する。
ダミーメモリセルトランジスタＭＴＤＳ０及びＭＴＤＤ１の直下では、電圧ＶＧＰ１（あるいはＶＧＰ２）に応じて、チャネル電位が上昇し、ダミーメモリセルトランジスタＭＴＤＳ１及びＭＴＤＤ０の直下では、電圧ＶＧＰ３（あるいはＶＧＰ４）に応じて、チャネル電位が上昇する。このときのチャネル電位をＶｐ＿ＧＰ３（あるいはＶｐ＿ＧＰ４）とする。すると、チャネル電位は、ＶＰＧＭ＞ＰＡＳＳ＞ＶＧＰ４＞ＶＧＰ３＞ＶＧＰ２＞ＶＧＰ１の関係にある場合、Ｖｐ＿ＰＧＭ＞Ｖｐ＿ＰＡＳ＞Ｖｐ＿ＧＰ４＞Ｖｐ＿ＧＰ３＞Ｖｐ＿ＧＰ２＞Ｖｐ＿ＧＰ１の関係となる。
選択トランジスタＳＴ２と隣接するダミーメモリセルトランジスタＭＴＤＳ０との間では、ＳＬＣモードの場合にＶｐ＿ＧＰ１のチャネル電位差が生じ、ＭＬＣモードの場合にＶｐ＿ＧＰ２のチャネル電位差が生じる。ダミーメモリセルトランジスタＭＴＤＳ０とダミーメモリセルトランジスタＭＴＤＳ１との間では、ＳＬＣモードの場合に（Ｖｐ＿ＧＰ３−Ｖｐ＿ＧＰ１）のチャネル電位差が生じ、ＭＬＣモードの場合に（Ｖｐ＿ＧＰ４−Ｖｐ＿ＧＰ２）のチャネル電位差が生じる。また、ダミーメモリセルトランジスタＭＴＤＳ１と隣接する選択メモリセルトランジスタＭＴ０との間では、ＳＬＣモードの場合に（Ｖｐ＿ＰＧＭ−Ｖｐ＿ＧＰ３）のチャネル電位差が生じ、ＭＬＣモードの場合に（Ｖｐ＿ＰＧＭ−Ｖｐ＿ＧＰ４）のチャネル電位差が生じる。
２．４ 本実施形態に係る効果について
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
更に、本実施形態に係る構成では、プログラム時にダミーワード線ＷＬＤＳ１にダミーワード線ＷＬＤＳ０よりも高い電圧を印加し、ダミーワード線ＷＬＤＤ０にダミーワード線ＷＬＤＤ１よりも高い電圧を印加できる。これにより、ＳＬＣモード及びＭＬＣモードにおいて、選択トランジスタＳＴ２とダミーメモリセルトランジスタＭＴＤＳ０との間のチャネル電位差、及びダミーメモリセルトランジスタＭＴＤＳ１とメモリセルトランジスタＭＴ０との間のチャネル電位差を更に低減できる。同様に、選択トランジスタＳＴ１とダミーメモリセルトランジスタＭＴＤＤ１との間のチャネル電位差、及びダミーメモリセルトランジスタＭＴＤＤ０と隣接するメモリセルトランジスタＭＴ７との間のチャネル電位差を更に低減できる。従って、ＳＬＣモード及びＭＬＣモードにおいて、ダミーメモリセルトランジスタＭＴＤの閾値電圧上昇に伴う誤動作と、メモリセルトランジスタＭＴの閾値電圧上昇によるフェイルビットの増加とを抑制できる。よって、半導体記憶装置及びメモリシステムの信頼性を向上できる。
３．第３実施形態
次に、第３実施形態について説明する。第３実施形態では、プログラムループを繰り返す際に、選択ワード線ＷＬ、非選択ワード線ＷＬ、及びダミーワード線ＷＬＤに印加する電圧をステップアップさせる場合について説明する。以下、第１及び第２実施形態と異なる点についてのみ説明する。
３．１ 半導体記憶装置における書き込み動作の全体の流れについて
まず、半導体記憶装置における書き込み動作の全体の流れについて、図１４を用いて説明する。
図１４に示すように、ステップＳ１０からステップＳ１７までの動作は、第１実施形態の図７と同じである。
ステップＳ１７において、プログラムループが規定回数に達していない場合（ステップＳ１７＿Ｎｏ）、シーケンサ１４は、次のプログラムループにおける選択ワード線ＷＬ、非選択ワード線ＷＬ、及びダミーワード線ＷＬＤに印加する電圧の設定をステップアップさせる（ステップＳ１８）。そして、シーケンサ１４はステップＳ１４に戻り、再度プログラム電圧を印加する。
シーケンサ１４は、ベリファイをパスするか、プログラムループの回数が規定回数に達するまで、プログラムループを繰り返す。
３．２ プログラム時のワード線及びダミーワード線の電圧について
次に、プログラム時のワード線ＷＬ及びダミーワード線ＷＬＤの電圧について、図１５を用いて説明する。図１５の例は、プログラムを３回行う際のワード線ＷＬ及びダミーワード線ＷＬＤの電圧を簡略に示している。また、図１５の例では、説明を簡略化するため、各プログラム後に行われるベリファイは省略されている。
図１５に示すように、まず、１回目のプログラムにおいて、ロウデコーダ１１は、選択ワード線ＷＬにプログラム電圧として電圧ＶＰＧＭを印加し、非選択ワード線ＷＬに電圧ＶＰＡＳＳを印加する。そして、ロウデコーダ１１は、ＳＬＣモードの場合、ダミーワード線ＷＬＤに電圧ＶＧＰ１を印加し、ＭＬＣモードの場合、ダミーワード線ＷＬＤに電圧ＶＧＰ２を印加する。
次に、２回目のプログラムにおいて、シーケンサ１４は、選択ワード線ＷＬ、非選択ワード線ＷＬ、及びダミーワード線ＷＬＤに印加する電圧の設定をステップアップさせる。より具体的には、電圧ＶＰＧＭのステップアップ幅をＤＶＰＧとし、電圧ＶＰＡＳＳのステップアップ幅をＤＶＰＡとする。更に、電圧ＶＧＰ１のステップアップ幅をＤＶＧ１として、電圧ＶＧＰ２のステップ幅をＤＶＧ２とする。なお、ステップアップ幅ＤＶＰＧ、ＤＶＰＡ、ＤＶＧ１、及びＤＶＧ２は同じステップアップ幅でも良く、それぞれが異なっていても良い。そして、ロウデコーダ１１は、選択ワード線ＷＬに電圧（ＶＰＧＭ＋ＤＶＰＧ）を印加し、非選択ワード線ＷＬに電圧（ＶＰＡＳＳ＋ＤＶＰＡ）を印加する。また、ロウデコーダ１１は、ＳＬＣモードの場合、ダミーワード線ＷＬＤに電圧（ＶＧＰ１＋ＤＶＧ１）を印加し、ＭＬＣモードの場合、ダミーワード線ＷＬＤに電圧（ＶＧＰ２＋ＤＶＧ２）を印加する。
次に、３回目のプログラムにおいて、シーケンサ１４は、２回目のプログラムと同様に、選択ワード線ＷＬ、非選択ワード線ＷＬ、及びダミーワード線ＷＬＤに印加する電圧の設定をステップアップさせる。そして、ロウデコーダ１１は、選択ワード線ＷＬに電圧（ＶＰＧＭ＋２・ＤＶＰＧ）を印加し、非選択ワード線ＷＬに電圧（ＶＰＡＳＳ＋２・ＤＶＰＡ）を印加する。また、ロウデコーダ１１は、ＳＬＣモードの場合、ダミーワード線ＷＬＤに電圧（ＶＧＰ１＋２・ＤＶＧ１）を印加し、ＭＬＣモードの場合、ダミーワード線ＷＬＤに電圧（ＶＧＰ２＋２・ＤＶＧ２）を印加する。
４回目の以降のプログラムにおいても、シーケンサ１４は、同様に、選択ワード線ＷＬ、非選択ワード線ＷＬ、及びダミーワード線ＷＬＤに印加する電圧の設定のステップアップを繰り返す。
３．３ 本実施形態に係る効果について
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
更に、本実施形態は、第２実施形態と組み合わせることができる。これにより、本実施形態は、第２実施形態と同様の効果が得られる。
更に、本実施形態に係る構成であれば、非選択ワード線ＷＬ及びダミーワード線ＷＬＤに印加する電圧をステップアップさせることができる。これにより、プログラムループを繰り返した場合においても、“１”書き込みに対応するＮＡＮＤストリング１６において、選択トランジスタＳＴ２（あるいはＳＴ１）とダミーメモリセルトランジスタＭＴＤとの間のチャネル電位差と、ダミーメモリセルトランジスタＭＴＤとメモリセルトランジスタＭＴとの間のチャネル電位差を低減させることができる。これにより、ダミーメモリセルトランジスタＭＴＤの閾値上昇によるダミーメモリセルトランジスタＭＴＤの誤動作と、メモリセルトランジスタＭＴの閾値上昇によるフェイルビットを抑制できる。よって、半導体記憶装置及びメモリシステムの信頼性を向上できる。
４．第４実施形態
次に、第４実施形態について説明する。第４実施形態では、３つのプログラムモードがある場合について説明する。以下、第１乃至第３実施形態と異なる点についてのみ説明する。
４．１ プログラムについて
まず、プログラムについて説明する。本実施形態におけるプログラムには、ＳＬＣモードと、ＭＬＣモードと、メモリセルトランジスタＭＴに３ビットのデータを書き込むＴＬＣ書き込みモード（以下、「ＴＬＣモード」と呼ぶ）との３つのプログラムモードがある。シーケンサ１４は、例えばコントローラ２００からの書き込み命令に応じて、プログラムモードを選択する。
４．２ 半導体記憶装置における書き込み動作の全体の流れについて
次に、半導体記憶装置における書き込み動作の全体の流れについて、図１６を用いて説明する。
図１６に示すように、まず、ＮＡＮＤ型フラッシュメモリ１００は、コントローラ２００から書き込み命令を受信する（ステップＳ１０）。
シーケンサ１４は、例えばコントローラ２００から受信したＳＬＣコマンドに応じて、ＳＬＣモードを選択した場合（ステップＳ１１＿Ｙｅｓ）、プログラムにおけるダミーワード線ＷＬＤの電圧として電圧ＶＧＰ１を設定する（ステップＳ１２）。
また、シーケンサ１４は、例えばコントローラ２００から受信したＭＬＣコマンドに応じて、ＳＬＣモードを選択せず（ステップＳ１１＿Ｎｏ）にＭＬＣモードを選択した場合（ステップＳ４１＿Ｙｅｓ）、プログラムにおけるダミーワード線ＷＬＤの電圧として電圧ＶＧＰ２を設定する（ステップＳ１３）。
また、シーケンサ１４は、例えばコントローラ２００から受信したＴＬＣコマンドに応じて、ＴＬＣモードを選択した場合、すなわちＭＬＣモードを選択しない場合（ステップＳ４１＿Ｎｏ）、プログラムにおけるダミーワード線ＷＬＤの電圧として電圧ＶＧＰ５を設定する（ステップＳ４２）。電圧ＶＧＰ５は、プログラム時にダミーメモリセルトランジスタＭＴＤの閾値電圧によらず、ダミーメモリセルトランジスタＭＴＤをオン状態にする電圧である。電圧ＶＧＰ１とＶＧＰ２とＶＧＰ５とは、ＶＧＰ１＜ＶＧＰ２＜ＶＧＰ５の関係にある。
ステップＳ１４以降の動作は、第１実施形態の図７と同じである。
４．３ 本実施形態に係る効果について
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
更に、本実施形態は、第２及び第３実施形態と組み合わせることができる。これにより、本実施形態は、第２及び第３実施形態と同様の効果が得られる。
更に、本実施形態に係る構成では、書き込み動作において、ＳＬＣモードとＭＬＣモードとＴＬＣモードとの３つのプログラムモードを有する。そして、ＳＬＣモードにおけるダミーワード線ＷＬＤの電圧をＭＬＣモードにおけるダミーワード線ＷＬＤの電圧よりも低くし、ＴＬＣモードにおけるダミーワード線ＷＬＤの電圧をＭＬＣモードにおけるダミーワード線ＷＬＤの電圧よりも高くできる。これにより、ＴＬＣモードにおいて、例えば、“１”書き込みに対応するＮＡＮＤストリング１６のダミーメモリセルトランジスタＭＴＤＳ１とメモリセルトランジスタＭＴ０との間のチャネル電位差を低減できる。従って、ＴＬＣモードにおいても、メモリセルトランジスタＭＴの閾値電圧上昇によるフェイルビットの増加を抑制できる。よって、半導体記憶装置及びメモリシステムの信頼性を向上できる。
５．変形例等
上記実施形態に係る半導体記憶装置は、第１及び第２選択トランジスタ(ST2, ST1)と、第１選択トランジスタに接続された第１トランジスタ(MTDS0)と、第１トランジスタ及び第２選択トランジスタ間に接続された第１及び第２メモリセルトランジスタ(MT0, MT1)とを含むメモリストリング(16)と、第１及び第２選択トランジスタのゲートにそれぞれ接続された第１及び第２選択ゲート線(SGS, SGD)と、第１トランジスタのゲートに接続された第１ワード線(WLDS0)と、第１及び第２メモリセルトランジスタのゲートにそれぞれ接続された第２及び第３ワード線(WL0, WL1)と、第１及び第２選択ゲート線と第１乃至第３ワード線とに電圧を印加するロウデコーダ(11)とを含む。書き込み動作は、１ビットデータを書き込む第１モード(SLC)と、２ビットデータを書き込む第２モード(MLC)とを含む。第１モードにおいて、第１メモリセルトランジスタ(MT0)に１ビットデータを書き込む場合、ロウデコーダは、第１選択ゲート線(SGS)に第１電圧(VSS)を印加し、第２選択ゲート線(SGD)に第１電圧よりも高い第２電圧(VSD2)を印加している状態で、第１ワード線に第１電圧より高い第３電圧(VGP1)を印加し、第２ワード線に第２及び第３電圧より高い第４電圧(VPGM)を印加し、第３ワード線に第２及び第３電圧より高く第４電圧より低い第５電圧(VPASS)を印加する。第２モードにおいて、第１メモリセルトランジスタに２ビットデータを書き込む場合、ロウデコーダは、第１選択ゲート線に第１電圧を印加し、第２選択ゲート線に第２電圧を印加している状態で、第１ワード線に第３電圧より高く第４電圧より低い第６電圧(VGP2)を印加し、第２ワード線に第４電圧を印加し、第３ワード線に第５電圧を印加する。
上記実施形態を適用することにより、信頼性を向上できる半導体記憶装置を提供できる。
なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
例えば、上記実施形態は可能な限り組み合わせることができる。
更に、上記実施形態は三次元積層型ＮＡＮＤ型フラッシュメモリに限定されず、半導体基板上にメモリセルが配置された平面型ＮＡＮＤ型フラッシュメモリにも適用できる。
更に、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
なお、本発明に関する各実施形態において、以下の通りであっても良い。例えばメモリセルトランジスタＭＴが２ビット（４値）のデータを保持可能であり、４値のいずれかを保持している際の閾値レベルを低い方からＥｒレベル（消去レベル）、Ａレベル、Ｂレベル、及びＣレベルとしたとき、
（１）読み出し動作では、
Ａレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば0V〜0.55Vの間である。これに限定されることなく、0.1V〜0.24V、0.21V〜0.31V、0.31V〜0.4V、0.4V〜0.5V、及び0.5V〜0.55Vのいずれかの間にしても良い。
Ｂレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば1.5V〜2.3Vの間である。これに限定されることなく、1.65V〜1.8V、1.8V〜1.95V、1.95V〜2.1V、及び2.1V〜2.3Vのいずれかの間にしても良い。
Ｃレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば3.0V〜4.0Vの間である。これに限定されることなく、3.0V〜3.2V、3.2V〜3.4V、3.4V〜3.5V、3.5V〜3.6V、及び3.6V〜4.0Vのいずれかの間にしても良い。
読み出し動作の時間（tR）としては、例えば25μs〜38μs、38μs〜70μs、または70μs〜80μsの間にしても良い。
（２）書き込み動作は、上述した通りプログラム動作とベリファイ動作を含む。書き込み動作では、
プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば13.7V〜14.3Vの間である。これに限定されることなく、例えば13.7V〜14.0V及び14.0V〜14.6Vのいずれかの間としても良い。
奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧を変えても良い。
プログラム動作をISPP方式(Incremental Step Pulse Program)としたとき、ステップアップの電圧として、例えば0.5V程度が挙げられる。
非選択のワード線に印加される電圧としては、例えば6.0V〜7.3Vの間としてもよい。この場合に限定されることなく、例えば7.3V〜8.4Vの間としてもよく、6.0V以下としても良い。
非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えても良い。
書き込み動作の時間（tProg）としては、例えば1700μs〜1800μs、1800μs〜1900μs、または1900μs〜2000μsの間にしても良い。
（３）消去動作では、
半導体基板上部に形成され、且つ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば12V〜13.6Vの間である。この場合に限定されることなく、例えば13.6V〜14.8V、14.8V〜19.0V、19.0〜19.8V、または19.8V〜21Vの間であっても良い。
消去動作の時間（tErase）としては、例えば3000μs〜4000μs、4000μs〜5000μs、または4000μs〜9000μsの間にしても良い。
（４）メモリセルの構造は、
半導体基板（シリコン基板）上に膜厚が4〜10nmのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が2〜3nmのＳｉＮ、またはＳｉＯＮなどの絶縁膜と膜厚が3〜8nmのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはＲｕなどの金属が添加されていても良い。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が3〜10nmの下層Ｈｉｇｈ−ｋ膜と膜厚が3〜10nmの上層Ｈｉｇｈ−ｋ膜に挟まれた膜厚が4〜10nmのシリコン酸化膜を有している。Ｈｉｇｈ−ｋ膜はＨｆＯなどが挙げられる。また、シリコン酸化膜の膜厚はＨｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が3〜10nmの仕事関数調整用の材料を介して膜厚が30nm〜70nmの制御電極が形成されている。ここで仕事関数調整用の材料はＴａＯなどの金属酸化膜、ＴａＮなどの金属窒化膜である。制御電極にはＷなどを用いることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…メモリシステム、２…ホスト機器、１０…メモリセルアレイ、１１…ロウデコーダ、１２…センスアンプ、１３…ソース線ドライバ、１４…シーケンサ、１５…電圧発生回路、１６…ＮＡＮＤストリング、２０…半導体基板、２１…ｎ型ウェル、２２…ｐ型ウェル、２３…ｎ＋型拡散層、２４〜２６…配線層、２７…半導体層、２８、３０…絶縁膜、２９…電荷蓄積層、１００…ＮＡＮＤ型フラッシュメモリ、２００…コントローラ、２１０…ホストインターフェイス回路、２２０…内蔵メモリ、２３０…プロセッサ、２４０…バッファメモリ、２５０…ＮＡＮＤインターフェイス回路、２６０…ＥＣＣ回路。

Claims (5)

  1. 第１及び第２選択トランジスタと、前記第１選択トランジスタに接続された第１トランジスタと、前記第１トランジスタ及び前記第２選択トランジスタ間に接続された第１及び第２メモリセルトランジスタとを含むメモリストリングと、
    前記第１及び第２選択トランジスタのゲートにそれぞれ接続された第１及び第２選択ゲート線と、
    前記第１トランジスタのゲートに接続された第１ワード線と、
    前記第１及び第２メモリセルトランジスタのゲートにそれぞれ接続された第２及び第３ワード線と、
    前記第１及び第２選択ゲート線と前記第１乃至第３ワード線とに電圧を印加するロウデコーダと
    を備え、書き込み動作は、１ビットデータを書き込む第１モードと、２ビットデータを書き込む第２モードとを含み、
    前記第１モードにおいて、前記第１メモリセルトランジスタに前記１ビットデータを書き込む場合、前記ロウデコーダは、前記第１選択ゲート線に第１電圧を印加し、前記第２選択ゲート線に前記第１電圧よりも高い第２電圧を印加した状態で、前記第１ワード線に前記第１電圧より高い第３電圧を印加し、前記第２ワード線に前記第２及び第３電圧より高い第４電圧を印加し、前記第３ワード線に前記第２及び第３電圧より高く前記第４電圧より低い第５電圧を印加し、
    前記第２モードにおいて、前記第１メモリセルトランジスタに前記２ビットデータを書き込む場合、前記ロウデコーダは、前記第１選択ゲート線に前記第１電圧を印加し、前記第２選択ゲート線に前記第２電圧を印加した状態で、前記第１ワード線に前記第３電圧より高く前記第４電圧より低い第６電圧を印加し、前記第２ワード線に前記第４電圧を印加し、前記第３ワード線に前記第５電圧を印加する半導体記憶装置。
  2. 前記メモリストリングは、前記第１トランジスタ及び前記第１メモリセルトランジスタ間に接続された第２トランジスタを更に含み、
    前記第２トランジスタのゲートと前記ロウデコーダとを接続する第４ワード線を更に備え、
    前記第１モードにおいて、前記第１メモリセルトランジスタに前記１ビットデータを書き込む場合、前記ロウデコーダは、前記第４ワード線に、前記第３電圧よりも高く前記第４電圧よりも低い第７電圧を印加し、
    前記第２モードにおいて、前記第１メモリセルトランジスタに前記２ビットデータを書き込む場合、前記ロウデコーダは、前記第４ワード線に前記第６電圧より高く前記第４電圧より低い第８電圧を印加する請求項１記載の半導体記憶装置。
  3. 書き込み動作においては、プログラム及びベリファイを含むプログラムループが繰り返し実行され、
    前記第１モードにおいて、前記第１メモリセルトランジスタに前記１ビットデータを書き込む場合、前記ロウデコーダは、前記プログラムループを繰り返す毎に、前記第３乃至第５電圧をステップアップし、
    前記第２モードにおいて、前記第１メモリセルトランジスタに前記２ビットデータを書き込む場合、前記ロウデコーダは、前記プログラムループを繰り返す毎に、前記第４乃至第６電圧をステップアップする請求項１記載の半導体記憶装置。
  4. 前記メモリストリングは、前記第１メモリセルトランジスタ及び前記第２選択トランジスタ間に接続された第３トランジスタを更に含み、
    前記第３トランジスタのゲートと前記ロウデコーダとを接続する第５ワード線を更に備え、
    前記第１モードにおいて、前記第１メモリセルトランジスタに前記１ビットデータを書き込む場合、前記ロウデコーダは、前記第５ワード線に、前記第３電圧を印加し、
    前記第２モードにおいて、前記第１メモリセルトランジスタに前記２ビットデータを書き込む場合、前記ロウデコーダは、前記第５ワード線に前記第６電圧を印加する請求項１乃至３のいずれか一項記載の半導体記憶装置。
  5. 請求項１乃至４のいずれか一項記載の半導体記憶装置と、
    前記半導体記憶装置に、前記第１モードを実行させる場合に第１コマンドを送信し、前記第２モードを実行させる場合に第２コマンドを送信するコントローラとを備えるメモリシステム。
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