JP2009038099A - 半導体装置 - Google Patents

Abstract

【課題】抵抗層の下地の絶縁膜を静電破壊から保護し、信頼性の高い抵抗素子を備える半導体装置を提供することを主たる目的とする。
【解決手段】半導体基板１の表面にＮ型のエピタキシャル層２が形成されている。半導体基板１には、エピタキシャル層２を複数の素子領域に分離するためのＰ＋分離層３が形成されている。Ｐ＋分離層３で囲まれたエピタキシャル層２上には絶縁膜４を介してポリシリコン抵抗層５が形成されている。絶縁膜４上には、ポリシリコン抵抗層５を被覆して絶縁膜６が形成されている。絶縁膜６には、ポリシリコン抵抗層５に至るコンタクトホール７ａ，７ｂが形成されている。各コンタクトホール７ａ，７ｂ内には配線層８ａ，８ｂが形成されている。そして、エピタキシャル層２の表面には、ポリシリコン抵抗層５の下方の一部にＰ＋不純物層９が形成されている。
【選択図】図１

Description

本発明は、抵抗素子を備えた半導体装置に関するものである。

半導体集積回路では、静電気，過電圧，周辺機器から放射される電磁ノイズ等のサージ電圧による静電破壊（ＥＳＤ：Electro Static Discharge）を防止するために、入出力端子の近辺に保護回路（以下、静電破壊保護回路という）が設けられている。

一般的な静電破壊保護回路について、図３を参照しながら説明する。シリコン等から成る半導体基板上には内部回路１００が設けられている。内部回路１００はアナログ回路やデジタル回路であり、入力回路，出力回路，入出力回路等を含む。そして、内部回路１００と入出力端子１０１とを繋ぐ配線１０２には、ソースが接地配線に接続され、ドレインが配線１０２に接続され、ゲートとソースとがいわゆるダイオード接続されたＮチャネル型ＭＯＳトランジスタ１０３と、ソースが電源配線に接続され、ドレインが配線１０２に接続され、ゲートとソースがダイオード接続されたＰチャネル型ＭＯＳトランジスタ１０４とから成るＭＯＳトランジスタ型保護回路１０５が接続されている。接地配線には接地電圧ＧＮＤが供給され、電源配線には電源電圧ＶＤＤが供給されている。そして、入出力端子１０１と内部回路１００との間には保護抵抗Ｒが接続されている。

保護抵抗Ｒとしては、ポリシリコン層から成る比較的抵抗値の高い素子（以下、ポリシリコン抵抗層とする）が用いられている。従来の保護抵抗Ｒのデバイス構造について、図４の断面図を参照しながら説明する。

Ｐ型の半導体基板１１０の表面にはＮ−型のエピタキシャル層１１１が形成されている。エピタキシャル層１１１を複数の素子領域に分離するためのＰ＋分離層１１２が形成されている。Ｐ＋分離層１１２は、Ｐ型不純物から成る上分離層１１２ａと下分離層１１２ｂとがエピタキシャル層１１１内で重畳して一体化した構成になっている。

そして、Ｐ＋分離層１１２で囲まれたエピタキシャル層１１１上にはシリコン酸化膜等の絶縁膜１１３を介してポリシリコン抵抗層１１４が形成されている。

また、エピタキシャル層１１１上には、ポリシリコン抵抗層１１４を被覆してシリコン窒化膜等の絶縁膜１１５が形成されている。絶縁膜１１５には、ポリシリコン抵抗層１１４に到達するコンタクトホール１１６ａ，１１６ｂが形成され、各コンタクトホール内にはアルミニウム等から成る配線層１１７ａ，１１７ｂが形成されている。配線層１１７ａは、上記入出力端子１０１と接続され、配線層１１７ｂは内部回路１００と接続される。

図３で示した静電破壊保護回路の動作について簡単に説明する。入出力端子１０１を通じて過大なサージ電圧が印加されると、Ｎチャネル型ＭＯＳトランジスタ１０３またはＰチャネル型ＭＯＳトランジスタ１０４がブレークダウンして、入出力端子１０１から電源電圧ＶＤＤ側あるいは接地電圧ＧＮＤ側に電流が流れる。また、保護抵抗Ｒによって、内部回路１００側へのサージ電圧は抑制される。

このようにして内部回路１００は静電破壊から保護される。なお、本発明に関連する技術は、例えば以下の特許文献に記載されている。
特開昭５９−１０４１７１号公報

近年の半導体デバイスの微細化・高集積化により、静電破壊の発生が増大する傾向にある。特に、ＣＤＭ(Charged Device Model)でのＥＳＤ印加パルスは立ち上がり時間が約１ｎｓと極めて速いパルスであるため、保護回路（上記で言えば、ＭＯＳトランジスタ型保護回路１０５）が動作する前に保護抵抗Ｒに直接パルスが印加され、ポリシリコン抵抗層１１４下方の絶縁膜１１３が破壊し、更には内部回路１００が破壊されるという問題があった。なお、ＣＤＭとは、半導体デバイスの金属端子と、帯電した外部の金属（パッケージやリードフレーム等）とが接触したときの電荷移動に起因する破壊モデルである。

そこで本発明は、抵抗層の下地の絶縁膜を静電破壊から保護し、信頼性の高い抵抗素子を備える半導体装置を提供することを主たる目的とする。

本発明の主な特徴は以下のとおりである。すなわち、本発明の半導体装置は、第１導電型の第１の半導体層と、前記第１の半導体層上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された抵抗層と、前記第１の半導体層の表面であって前記抵抗層の下方の一部に形成された第２導電型の第２の半導体層とを備えることを特徴とする。

本発明の半導体装置では、抵抗層下方の半導体層の表面に逆導電型の半導体層を形成し、従来に比して多くの寄生容量を直列接続した構成になっている。かかる構成によれば、抵抗層に過電圧が印加された際、当該過電圧は各寄生容量で分担され、つまりは抵抗層下方の絶縁膜に加わる電圧が緩和される。そのため、当該絶縁膜の破壊が起き難く、従来に比してＥＳＤ耐量を向上させることができる。

次に、本発明の実施形態に係る半導体装置について図面を参照しながら説明する。図１Ａは本実施形態に係る半導体装置を示す平面図であり、図１Ｂは、そのＸ−Ｘ線に沿った断面図である。

Ｐ型の半導体基板１の表面にＮ型のエピタキシャル層２が形成されている。エピタキシャル層２は、公知のエピタキシャル結晶成長法にて形成される。

また、半導体基板１には、エピタキシャル層２を複数の素子領域に分離するためのＰ＋分離層３が形成されている。Ｐ＋分離層３は、Ｐ型不純物から成る上分離層３ａと下分離層３ｂとがエピタキシャル層２内で重畳して一体化した構成になっており、ポリシリコン抵抗層５を取り囲むようにして環状に形成されている。上分離層３ａは、エピタキシャル層２の上面からボロン（Ｂ）等のＰ型不純物を下方拡散することにより形成される。一方、下分離層３ｂは、半導体基板１の底部側からボロン（Ｂ）等のＰ型不純物を上方拡散することにより形成される。Ｐ＋分離層３によって隣り合う素子は電気的に分離されるため、図１Ａで示したＰ＋分離層３の外周には様々な素子（例えば、図３で示したようなＭＯＳトランジスタ型保護回路１０５や入出力端子１０１）が形成されていてよい。また、Ｐ＋分離層３は不図示の接地配線と接続されている。

Ｐ＋分離層３で囲まれたエピタキシャル層２上には絶縁膜４（例えば、熱酸化法やＣＶＤ法によるシリコン酸化膜）が形成され、当該絶縁膜４を介してポリシリコン抵抗層５が形成されている。ポリシリコン抵抗層５は、例えばＣＶＤ法によりポリシリコン層を絶縁膜４上に堆積し、その後当該ポリシリコン層を所定のパターンにエッチングすることで形成される。

絶縁膜４上には、ポリシリコン抵抗層５を被覆して絶縁膜６（例えば、ＣＶＤ法によって形成されたＢＰＳＧ膜やシリコン窒化膜）が形成されている。当該絶縁膜６には、ポリシリコン抵抗層５に至る複数（本実施形態では２つ）のコンタクトホール７ａ，７ｂが形成されている。各コンタクトホール７ａ，７ｂ内にはアルミニウムや銅等の導電層から成る配線層８ａ，８ｂが形成されている。

そして、エピタキシャル層２の表面には、ポリシリコン抵抗層５の下方の一部にＰ＋不純物層９が形成されている。Ｐ＋不純物層９は、配線層８ａや配線層８ｂとは接続されておらず、電気的に浮遊状態である。また、Ｐ＋不純物層９は、例えばボロン（Ｂ）等のＰ型不純物をエピタキシャル層２に部分的に注入し、熱拡散させることで形成される。なお、ＭＯＳトランジスタやバイポーラトランジスタ等の素子を別の領域に形成する場合には、当該素子形成に必要なイオン注入と同時にＰ＋不純物層９を形成してもよい。Ｐ＋不純物層９は、エピタキシャル層２の表面であって、コンタクトホール７ａの下方に形成され、コンタクトホール７ａとコンタクトホール７ｂとの間に境界を有する。このように、本実施形態のＰ＋不純物層９は、絶縁膜４のうちサージ電圧が強く印加され易い領域の下方に形成されている。

以上説明した構成では、図１Ｂで示すように、ポリシリコン抵抗層５とＰ＋不純物層９との間に絶縁膜４を誘電体とする寄生容量Ｃ１が生じ、Ｐ＋不純物層９とエピタキシャル層２とのＰＮ接合部に寄生容量Ｃ２が生じ、エピタキシャル層２と半導体基板１の底部との間にＰＮ接合部に寄生容量Ｃ３が生じる。各寄生容量（Ｃ１、Ｃ２、Ｃ３）は、ポリシリコン抵抗層５の一方の端子（配線層８ａ）と半導体基板１の底部との間に直列接続した構成になっている。

なお、寄生容量Ｃ１の容量値は絶縁膜４の誘電率及び表面積に比例し、その厚さに反比例する。寄生容量Ｃ２の容量値は、ＰＮ接合部の表面積及びエピタキシャル層２の誘電率に比例し、空乏層の厚さに反比例する。また、寄生容量Ｃ３の容量値は、ＰＮ接合部の表面積及び半導体基板１の誘電率に比例し、空乏層の厚さに反比例する。

次に、以上のように構成された半導体装置を保護抵抗Ｒ´として用いた場合の動作について図１Ａ，図１Ｂ及び図３を参照しながら説明する。配線層８ａは、図３で示したように入出力端子１０１と接続され、配線層８ｂは内部回路１００の入力段（例えば、ＣＭＯＳインバータを構成する各ＭＯＳトランジスタのゲート）と接続される。

入出力端子１０１に過大なサージ電圧が印加され、これが配線層８ａを介してポリシリコン抵抗層５に伝わった場合には、絶縁膜４のうち特にコンタクトホール７ａの下部に当該電圧が集中することになる。

ここで、従来の半導体装置（図４参照）では、ポリシリコン抵抗層１１４とエピタキシャル層１１１との間の寄生容量Ｃａと、エピタキシャル層１１１と半導体基板１１０の底部との間の寄生容量Ｃｂの直列接続を有する。そのため、入出力端子１０１からサージ電圧が配線層１１７ａに印加されたとき、当該サージ電圧はポリシリコン抵抗層１１４と半導体基板１１０の底部との間に印加されることになるが、寄生容量Ｃａ，Ｃｂが直列接続されているため、当該サージ電圧は２つの容量（寄生容量Ｃａ，Ｃｂ）に分担される。

これに対して本実施形態では、Ｐ＋不純物層９が形成されている。そのため、入出力端子１０１から配線層８ａに印加されたサージ電圧は、上記３つの寄生容量（Ｃ１，Ｃ２，Ｃ３）に分担される。つまり、Ｐ＋不純物層９の形成によって生じた寄生容量Ｃ２の作用によって従来に比して絶縁膜４に加わる電圧が抑制される。また、本実施形態に係るＰ＋不純物層９は、絶縁膜４のうちサージ電圧が強く印加され易い領域を覆って形成されているため、絶縁膜４の破壊を防止する効果が高い。

以上説明したように、本発明の半導体装置では、抵抗層下部に互いに逆導電型の不純物層を幾つか積層させ、抵抗層と半導体基板の底部との間に寄生容量を直列接続した構成になっている。かかる構成によれば、抵抗層下部の絶縁膜に印加される電圧が緩和されるため、従来に比してＥＳＤ耐量を向上させることができる。

従って、図３に示したように入出力端子１０１と内部回路１００との間に上記した半導体装置を保護抵抗Ｒ´として接続することで、特にＣＤＭモードのように立ち上がり速度が速いサージ電圧に対して高いＥＳＤ耐量をもつ静電破壊保護回路を構成し、内部回路を保護することが可能である。なお、図３ではＭＯＳトランジスタ型保護回路１０５が形成されているが、ダイオードを用いて保護回路を形成してもよい。

本発明は上記実施形態に限定されることはなく、その要旨を逸脱しない範囲で変更することが可能である。例えば、図２に示すようにＰ＋不純物層９の表面にＮ＋不純物層１０を形成して直列接続される寄生容量Ｃ４を更に増設した構成を採用することもできる。かかる構成によれば、絶縁膜４に加わる電圧を上記実施形態に比べて更に低減させることが可能である。なお、図２に示すＣ１´は、ポリシリコン抵抗層５とＮ＋不純物層１０との間の絶縁膜４を誘電体とする寄生容量である。また、Ｎ型の半導体基板を用いる場合には、上記実施形態の構成を逆導電型で構成すればよい。本発明は、抵抗素子の下方に形成された絶縁膜の静電破壊を防止する技術として広く適用できるものである。

本発明の実施形態に係る半導体装置を示す平面図及び断面図である。 本発明の実施形態に係る半導体装置の変更例を示す断面図である。 本発明の実施形態に係る静電破壊保護回路及び従来の静電破壊保護回路を示す回路図である。 従来の半導体装置を説明する断面図である。

符号の説明

１ 半導体基板 ２ エピタキシャル層 ３ Ｐ＋分離層 ３ａ 上分離層
３ｂ 下分離層 ４ 絶縁膜 ５ ポリシリコン抵抗層 ６ 絶縁膜
７ａ、７ｂ コンタクトホール ８ａ、８ｂ 配線層 ９ Ｐ＋不純物層
１０ Ｎ＋不純物層 １００ 内部回路 １０１ 入出力端子 １０２ 配線
１０３ Ｎチャネル型ＭＯＳトランジスタ
１０４ Ｐチャネル型ＭＯＳトランジスタ
１０５ ＭＯＳトランジスタ型保護回路 １１０ 半導体基板
１１１ エピタキシャル層 １１２ Ｐ＋分離層 １１２ａ 上分離層
１１２ｂ 下分離層 １１３ 絶縁膜 １１４ ポリシリコン抵抗層
１１５ 絶縁膜 １１６ａ，１１６ｂ コンタクトホール
１１７ａ、１１７ｂ 配線層 Ｒ，Ｒ´ 保護抵抗
Ｃ１，Ｃ１´，Ｃ２，Ｃ３，Ｃ４，Ｃａ，Ｃｂ 寄生容量

Claims (4)

1. 第１導電型の第１の半導体層と、
   前記第１の半導体層上に形成された第１の絶縁膜と、
   前記第１の絶縁膜上に形成された抵抗層と、
   前記第１の半導体層の表面であって前記抵抗層の下方の一部に形成された第２導電型の第２の半導体層とを備えることを特徴とする半導体装置。
2. 前記抵抗層を被覆し、前記抵抗層に至る少なくとも第１及び第２のコンタクトホールを有する第２の絶縁膜と、
   前記第１のコンタクトホール内に形成されて前記抵抗層と接続された第１の配線層と
   前記第２のコンタクトホール内に形成されて前記抵抗層と接続された第２の配線層とを備え、
   前記第２の半導体層は、前記第１のコンタクトホールの下方に形成され、
   前記第２の半導体層の境界が、前記第１のコンタクトホールと前記第２のコンタクトホールとの間に位置することを特徴とする請求項１に記載の半導体装置。
3. 前記第１のコンタクトホールの下方の前記第２の半導体層の表面に、第１導電型の第３の半導体層を備えることを特徴とする請求項２に記載の半導体装置。
4. 入出力端子と、前記入出力端子と接続された内部回路とを備え、
   前記抵抗層は、前記第１の配線層を介して前記入出力端子と接続され、前記第２の配線層を介して前記内部回路と接続されたことを特徴とする請求項２または請求項３に記載の半導体装置。

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