JP2009038101A - 半導体装置 - Google Patents

Abstract

【課題】従来に比して静電破壊に対する耐量（ＥＳＤ耐量）を向上させた半導体装置を提供することを主たる目的とする。
【解決手段】Ｐ型の半導体基板１の表面にＮ型のエピタキシャル層２が形成され、エピタキシャル層２の表面にはＰ型のウェル層４が形成されている。ウェル層４の表面の所定領域にはソース層５及びドレイン層６が形成され、チャネル領域上にはゲート電極７が形成されている。ウェル層４の表面には複数のＰ＋型のＢＧ層８が、平面的に見た場合にソース層５で周囲が囲まれるようにして、なおかつゲート電極７が延びる方向に沿って一定間隔をおいて複数形成されている。また、ＢＧ層８上にはコンタクトホール１４及び配線層１８が形成されている。このように、ＢＧ層８及びコンタクトホール１４は、ＭＯＳトランジスタ構造の全面に渡ってバランス良く形成されている。
【選択図】図１

Description

本発明は半導体装置に関し、特に、静電破壊保護素子として好適に用いられる半導体装置に関するものである。

従来より半導体集積回路では、静電気，過電圧，周辺機器から放射される電磁ノイズ等のサージ電圧による破壊（静電破壊）を防止するために、入出力端子の近辺に保護回路（以下、静電破壊保護回路という）が設けられている。

従来の静電破壊保護回路について、図６を参照しながら説明する。図６は、従来の静電破壊保護回路１００を示すレイアウト図である。シリコン等から成る半導体基板の表面にはＰ型半導体層１０１が形成されている。Ｐ型半導体層１０１の表面上には、ゲート絶縁膜（不図示）を介して複数のゲート電極１０２が互いに平行に配置されている。なお、各ゲート電極１０２の一端は共通に接続されている。

また、Ｐ型半導体層１０１の表面には、各ゲート電極１０２に隣接してＮ型不純物が注入・拡散されたソース層１０３及びドレイン層１０４が形成されている。そして、Ｐ型半導体層１０１の表面上には、Ｎ型不純物層（ソース層１０３層及びドレイン層１０４）の全体を囲むようにしてＬＯＣＯＳ(Local Oxidation Of Silicon)法等による素子分離絶縁膜（不図示）が形成され、更に、当該素子分離絶縁膜を囲むようにして環状のＰ型半導体層（ガードリング１０５）が形成されている。

また、Ｐ型半導体層１０１の表面上には絶縁膜（不図示）が形成され、当該絶縁膜には、ゲート電極１０２，ソース層１０３，ドレイン層１０４，及びガードリング１０５に至る複数のコンタクトホール（不図示）が形成されている。そして、これらコンタクトホール内に形成された配線層を介して、ドレイン層１０４は入出力端子と内部回路とを繋ぐ配線に接続され、ゲート電極１０２，ソース層１０３，及びガードリング１０５は接地配線に接続される。このように、静電破壊保護回路１００ではＮチャネル型ＭＯＳトランジスタ構造が保護素子として用いられている。

静電破壊保護回路１００の動作について簡単に説明する。入出力端子を通じて過大な正のサージ電圧がドレイン層１０４に印加されると、ソース層１０３とドレイン層１０４との間でブレークダウンが生じ、これによりＰ型半導体層に電流が流れ込み、ソース層１０３及びガードリング１０５を介して接地配線側に電流が流れる。この電流は、ドレイン層１０４をコレクタ、ソース層１０３をエミッタとする寄生ＮＰＮ型バイポーラトランジスタのベース・エミッタ間の電位を上げることになる。そして、ベース電位が上昇して当該寄生バイポーラトランジスタがオンし、入出力端子から接地配線側に電流が流れる。

また、入出力端子を通じて過大な負のサージ電圧がドレイン層１０４に印加されると、ガードリング１０５及びＰ型半導体層１０１をアノードとし、ドレイン層１０４をカソードとするＰＮ接合（寄生ダイオード）を介して電流が流れる。

以上のような動作によって、内部回路は静電破壊から保護される。なお、本発明に関連する技術は、例えば以下の特許文献に記載されている。
特開平５−７５１１８号公報

近年の半導体デバイスの微細化・高集積化により、静電破壊の発生が増大する傾向にある。しかしながら、上述したような従来の静電破壊保護回路では、静電破壊に対する保護が十分でないという問題があった。

そこで本発明は、従来に比して静電破壊に対する耐量（ＥＳＤ耐量）を向上させた半導体装置を提供することを主たる目的とする。

本発明の主な特徴は以下のとおりである。すなわち、本発明の半導体装置は、第１導電型の第１の半導体層と、前記第１の半導体層の表面に形成された第２導電型のソース層及びドレイン層と、前記ソース層と前記ドレイン層との間の前記第１の半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記第１の半導体層の表面に形成された第１導電型の第２の半導体層とを備え、前記第２の半導体層は、前記ソース層でその周囲が囲まれるようにして形成されていることを特徴とする。

本発明の半導体装置では、従来のようにＭＯＳトランジスタ構造の外部ではなく、ＭＯＳトランジスタ構造の内部にバックゲート用の半導体層が形成されている。そのため、サージ電圧が印加された際に、寄生バイポーラトランジスタまたは寄生ダイオードが従来よりも素子領域内で均一に動作する。そのため、電界集中や発熱等のストレス集中が起き難く、従来に比してＥＳＤ耐量を大幅に向上させることができる。

また、ＥＳＤ耐量が向上するため、半導体集積回路の保護素子等に必要な面積を小さくすることが出来、チップ面積を微細にすることができる。

次に、本発明の実施形態に係る半導体装置について図面を参照しながら説明する。図１は第１の実施形態に係る半導体装置を示すレイアウト図であり、図２は当該半導体装置のＸ−Ｘ線に沿った断面図である。

図２に示すように、シリコン等から成るＰ型の半導体基板１の表面にはＮ型のエピタキシャル層２が形成され、エピタキシャル層２と半導体基板１の底部との界面には、Ｎ＋型の埋め込み層３が形成されている。エピタキシャル層２及び埋め込み層３は、半導体基板１にＮ型不純物（例えばリンイオン）を高濃度に注入し、エピタキシャル成長させることで形成される。エピタキシャル層２の表面には、Ｐ型のウェル層４が形成されている。

そして、ウェル層４の表面には複数のＭＯＳトランジスタ構造（本実施形態ではＮチャネル型ＭＯＳトランジスタ）が形成されている。つまり、ウェル層４の表面の所定領域にはＮ＋型のソース層５が形成され、ソース層５からチャネル長だけ離間してＮ＋型のドレイン層６が同様にして形成され、ソース層５とドレイン層６との間のチャネル領域上にはゲート絶縁膜（不図示）を介してポリシリコン等から成る複数のゲート電極７が形成されている。各ゲート電極７の端部は共通に接続されている。

なお、本実施形態では図１に示すように、ソース層５，ドレイン層６，ゲート電極７が互いに平行に形成されているが、異なるレイアウトに変更することも可能である。例えば、ゲート電極を環状に形成し、ゲート電極で囲まれたウェル層４上にドレイン層６を形成し、ゲート電極の環外のウェル層４上にソース層を形成することもできる。

また、ウェル層４の表面には複数のＰ＋型のバックゲート半導体層（以下、ＢＧ層８とする）が、図１に示すように平面的に見た場合にソース層５で周囲が囲まれるようにして、なおかつゲート電極７が延びる方向に沿って一定間隔をおいて島状に形成されている。また、ＢＧ層８は最外周のソース層５上のみでなく隣り合うゲート電極７の間のソース層５の表面にも形成されており、ＭＯＳトランジスタ構造の全面に渡ってバランス良く形成されている。この点、ＭＯＳトランジスタ構造の周囲を囲むようにバックゲート電極としてガードリング１０５を設けていた従来構造（図６参照）とは構成が大きく異なる。ＢＧ層８は、ウェル層４を所定の電位に固定するための不純物層であり、ウェル層４の表面にＰ型不純物（例えば、ボロンイオン）を高濃度に注入し、拡散させることで形成される。

また、エピタキシャル層２を複数の素子領域に分離するためのＰ＋分離層９が形成されている。Ｐ＋分離層９は、Ｐ型不純物から成る上分離層９ａ及び下分離層９ｂがエピタキシャル層２内で重畳して一体化した構成になっており、当該ＭＯＳトランジスタ構造が形成された全領域を取り囲むようにして環状に形成されている。上分離層９ａは、エピタキシャル層２の上面からボロン（Ｂ）等のＰ型不純物を下方拡散することにより形成される。一方、下分離層９ｂは、半導体基板１の底部側からボロン（Ｂ）等のＰ型不純物を上方拡散することにより形成される。Ｐ＋分離層９によって隣り合う素子は電気的に分離されるため、上述したＭＯＳトランジスタ構造に隣接してトランジスタ等の素子を形成することも可能である。

また、エピタキシャル層２の表面上には、素子分離用のフィールド絶縁膜１０が形成されている。フィールド絶縁膜１０は、例えばＬＯＣＯＳ法により形成される。

また、ゲート電極７上を含めて半導体基板１の表面上には絶縁膜１１（例えば、ＣＶＤ法によるシリコン窒化膜やシリコン酸化膜，ＢＰＳＧ膜等の単層膜あるいは積層膜）が形成されている。当該絶縁膜１１には、ソース層５に至るコンタクトホール１２，ドレイン層６に至るコンタクトホール１３、ＢＧ層８に至るコンタクトホール１４、ゲート電極７に至るコンタクトホール１５がそれぞれ形成されている。各コンタクトホールは、ほぼ均等な間隔で配置されている。本実施形態では、コンタクトホール１２とコンタクトホール１３、及びコンタクトホール１３とコンタクトホール１４は、ゲート電極７を挟んでほぼ同一直線上に配置されている。

そして、各コンタクトホール１２，１３，１４，１５内にはアルミニウムやチタン等から成る配線層が形成されている。配線層１６は、コンタクトホール１２の底部でソース層５と接触しており、後述する寄生バイポーラトランジスタ３０のエミッタ電極（Ｅ）の役割を有する。配線層１７は、コンタクトホール１３の底部でドレイン層６と接触しており、後述する寄生バイポーラトランジスタ３０のコレクタ電極（Ｃ）及び寄生ダイオードのカソード電極の役割を有する。配線層１８は、コンタクトホール１４の底部でＢＧ層８と接触しており、寄生バイポーラトランジスタ３０のベース電極（Ｂ）及び寄生ダイオードのアノード電極の役割を有する。配線層１９は、コンタクトホール１５の底部でゲート電極７と接触する。

また、ウェル層４の底部と重畳させるようにしてＰ型不純物層２０を形成することが、後述する寄生バイポーラトランジスタ３０や寄生ダイオードの均一な動作を図る上で好ましい。ウェル層４とＰ型不純物層２０とが重畳した領域、すなわちウェル層４の底部での不純物濃度が高くなって低抵抗化されると、各配線層１８（ベース電極、アノード電極）と各配線層１７（コレクタ電極、カソード電極）との間の距離の違い（ウェル層４の抵抗値の違い）があったとしても、そのことによる寄生バイポーラトランジスタまたは寄生ダイオードの動作への影響は小さくなるからである。Ｐ型不純物層２０は、例えば下分離層９ｂと同一工程によって形成することができる。

次に、以上のように構成された半導体装置の動作について図２を参照しながら説明する。

ドレイン層６は、入力端子または出力端子（以下、入出力端子２１とする）と内部回路２２とを接続する第１の配線２３に接続される。なお、内部回路２２はアナログ回路やデジタル回路であり、入力回路，出力回路，入出力回路等を含む。そして、ソース層５，ＢＧ層８，ゲート電極７はＶＳＳ（通常は接地電圧ＧＮＤ）端子２４と接続された配線（第２の配線２５）に接続される。なお、ドレイン層６は入出力端子２１に直接接続することも可能である。

入出力端子２１に過大な正のサージ電圧が印加されると、当該サージ電圧は第１の配線２３を通してドレイン層６に伝わる。そして、ドレイン層６の電位が所定の電位を越えると、ソース層５とドレイン層６との間でブレークダウンが生じ、これによりＰ型領域（ウェル層４及びＢＧ層８）をベース、ソース層５をエミッタ、ドレイン層６をコレクタとするＮＰＮ型の寄生バイポーラトランジスタ３０がオンする。そして、入出力端子２１側からＶＳＳ端子２４側に電流が流れ、ドレイン層６（コレクタ）の電圧が一定値以下に抑えられるため、内部回路２２がサージ電圧から保護される。なお、図２に示す抵抗は、ウェル層４の抵抗成分である。

従来（図６参照）は、ガードリング１０５上に形成された寄生バイポーラトランジスタのベース電極がＭＯＳトランジスタ構造の外部にあった。バイポーラトランジスタの能力は、ベース電極とエミッタ電極及びコレクタ電極との間の離間距離にも依存するため、ベース電極からの距離に応じて寄生バイポーラトランジスタの動作能力が変わる。つまり、図６において、Ｎ型不純物層（ソース層１０３及びドレイン層１０４）のうちガードリング１０５に近い外側領域と、ガードリング１０５から遠い内側領域では、ベース電極（ガードリング１０５）からの距離（＝基板抵抗）が相違するため、寄生バイポーラトランジスタの能力が異なり、素子領域内で不均一に動作していることになる。従って、電流値や発熱量等の違いによってストレス集中が起き、十分なＥＳＤ耐量の向上を図ることが出来なかったと考えられる。

これに対して本実施形態では、図１に示すように平面的に見た場合に、ＢＧ層８及びベース電極（配線層１８）がソース層５で囲まれるようにして形成され、かつゲート電極７が延在する方向に沿って一定間隔をおいて複数形成されている。つまり、ＭＯＳトランジスタ構造の内部にＢＧ層８及びベース電極（配線層１８）がバランス良く点在している。そのため、Ｎ型不純物層（ソース層５及びドレイン層６）の外側領域であっても内側領域であっても、ベース電極（配線層１８）からの距離（＝基板抵抗）の相違は少ない。従って、第１の実施形態の構成によれば、寄生バイポーラトランジスタの動作が場所によって大きく変化することはなく、より均一に動作するためストレス集中が起きず、従来に比してＥＳＤ耐量を向上させることができる。

一方、入出力端子２１に過大な負のサージ電圧が生じた場合を考える。この場合、配線層１８をアノード電極、配線層１７をカソード電極とする寄生ダイオードを通してＶＳＳ端子２４側から入出力端子２１側に電流が流れ、内部回路２２が保護されることになる。

従来（図６参照）は、ドレイン層１０４に負のサージ電圧が印加されると、ガードリング１０５上に接続された配線層をアノード電極、ドレイン層１０４と接続された配線層をカソード電極とする寄生ダイオードを通して電流が流れる。ここで、上記と同様の考えに基づくと、ガードリング１０５から近い外側領域と、遠い内側領域では、寄生ダイオードの動作能力が変わる。アノード電極とカソード電極との間の距離が相違し、基板抵抗が影響するからである。従って、素子領域内で寄生ダイオードが不均一に動作することとなる。また、基板抵抗の影響を受けて寄生ダイオードのＶＦ（順方向電圧）特性についても不均一であった。従って、従来構造では電流値や発熱量等の違いによってストレス集中が起き、十分なＥＳＤ耐量の向上を図ることが出来なかったと考えられる。

これに対して本実施形態では、ＢＧ層８及び配線層１８が、ＭＯＳトランジスタ構造内にバランス良く点在しているため、Ｎ型不純物層（ソース層５及びドレイン層６）の外側領域であっても内側領域であっても、アノード電極（配線層１８）とカソード電極（配線層１７）との間の距離（基板抵抗）のばらつきを従来に比して抑えることができ、寄生ダイオードの能力が大きく変化しない。従って、第１の実施形態の構成によれば、寄生ダイオードがより均一に動作し、かつＶＦ特性を大幅に改善することができ、従来に比してＥＳＤ耐量を向上させることができる。

次に本発明の第２の実施形態について図面を参照しながら説明する。図３は第２の実施形態に係る半導体装置を示すレイアウト図である。なお、第１の実施形態と同様の構成については同一符号を用い、その説明を省略するか簡略する。

第２の実施形態に係る半導体装置は、ドレイン層６に至るコンタクトホールの位置に特徴がある。つまり、図３に示すように、ドレイン層６のうちゲート電極７を挟んでＢＧ層８と対向する一定の領域Ｙにはドレイン層６に至るコンタクトホールを配置しないようにしている。他の構成は、上述した第１の実施形態と同様である。

図３に示すように、ある一つのＢＧ層８ａに注目した場合、このＢＧ層８ａから近いドレイン層６に至るコンタクトホールは近い順にコンタクトホール１３ａ，１３ｂ，１３ｃとなる。ここで、仮にＢＧ層８ａと対応する一定の領域Ｙにもコンタクトホールが配置されていたとすると、当該領域Ｙのコンタクトホール内に形成された配線層をコレクタ電極として形成される寄生バイポーラトランジスタは、コンタクトホール１３ａ〜１３ｃに形成された配線層をコレクタ電極として形成される寄生バイポーラトランジスタとは異なる動作能力を有すると考える。コンタクトホールの位置に応じて、寄生バイポーラトランジスタのコレクタ電極とベース電極との間の距離が変わり、このことは寄生バイポーラトランジスタのベース電極とエミッタ電極・コレクタ電極との間の抵抗値（基板抵抗）の影響が変わることを意味するからである。

従って、この点を考慮すると、第１の実施形態では寄生バイポーラトランジスタの動作特性の不均一な部分が若干生じるといえる。ただし、上記のとおり、従来技術と比較すればその不均一性は大幅に改善されている。

これに対して第２の実施形態では、図３に示すように、ドレイン層６上のうち少なくともＢＧ層８と対応する領域Ｙにはコンタクトホールを配置しないようにしている。領域Ｙに配置されたコンタクトホールを除いたということは、ベース電極とエミッタ電極・コレクタ電極との間の基板抵抗が最も小さくなる寄生バイポーラトランジスタを取り除いたということを意味する。そして、基板抵抗が最も小さくなる寄生バイポーラトランジスタを取り除いた分、個々の寄生バイポーラトランジスタの動作能力のバランスが揃うようになった。

そのため、第１の実施形態に比べて、寄生バイポーラトランジスタがより均一にバランスよく動作すると考えられるため、ストレス集中が起きない。また、ドレイン層８に過大な負のサージ電圧が生じた場合も同様に考えることができ、第１の実施形態に比べて寄生ダイオードがより均一に動作し、かつＶＦ特性を改善することができる。従って、正負の両者のサージ電圧に対するＥＳＤ耐量を従来に比して飛躍的に向上させることができる。

本発明者が行った静電破壊試験によれば、第２の実施形態に係る構成において、正負の両者のサージ電圧に対するＥＳＤ耐量の向上が確認できた。ガードリング１０５を採用した従来構造（図６参照）のＮチャネル型ＭＯＳトランジスタ（ＮＣＨ）及びＰチャネル型ＭＯＳトランジスタ（ＰＣＨ）と、従来構造と同程度のサイズであって、第２の実施形態のように構成した改良構造のＮチャネル型ＭＯＳトランジスタ及びＰチャネル型ＭＯＳトランジスタのそれぞれのＥＳＤ耐量を比較する。図４は、従来構造及び改良構造のマシーンモデル(M.M)とヒューマンボディモデル(H.B.M)に基づき、ドレイン層に正のサージ電圧を印加した場合（Ａ）と、ドレイン層に負のサージ電圧を印加した場合（Ｂ）の各試験結果を示している。

図４を参照すると、従来構造で１６０〜２２０（Ｖ）程度であったマシーンモデルのＥＳＤ耐量が、改良構造によれば５００（Ｖ）以上に向上したことが判る。また、従来構造で３２００〜３５００（Ｖ）程度であったヒューマンボディモデルのＥＳＤ耐量が、改良構造によれば３５００（Ｖ）以上に向上したことが判る。なお、今回は３５００（Ｖ）以上の測定を行わなかったが、改良構造が３５００（Ｖ）よりも大きなＥＳＤ耐量を有すると考えられる。

また、本発明者はＴＬＰ(Transmission Line Pulse)測定試験を行い、スナップバック特性や破壊電流（破壊が起こる電流）を確認した。図５は、図４と同様に従来構造及び改良構造についてドレイン層に正のサージ電圧を印加した場合（Ａ）と、ドレイン層に負のサージ電圧を印加した場合（Ｂ）の破壊電流の値を示している。

図５を参照しても、改良構造が従来構造と比較して破壊電流が高い値であり、より大きな電流を流せること（＝ＥＳＤ耐量が高いということ）が明らかである。

以上説明したように、上述した第１及び第２の実施形態では、サージ電圧が印加された際、寄生バイポーラトランジスタまたは寄生ダイオードが素子領域内において従来よりも均一に動作する構成になっている。そのため、ストレス集中が起き難く、従来に比してＥＳＤ耐量を大幅に向上させることができる。また、ＥＳＤ耐量が向上しているため、従来と同程度のＥＳＤ耐量を望む場合であれば、保護素子に必要な面積を大幅に小さくすることが出来、チップ面積を縮小することができる。

また、以上の実施形態では、静電破壊に対する保護素子として本実施形態に係る構造が用いられることを説明したが、このトランジスタ構造は汎用性があり、被保護素子のトランジスタ構造として採用することも可能である。特に、パワー系の出力トランジスタに本実施形態に係る構造を採用することで、静電破壊に強くすることが可能である。

なお、本発明は上記実施形態に限定されることはなく、その要旨を逸脱しない範囲で変更することが可能である。例えば、上記実施形態ではＮチャネル型ＭＯＳトランジスタ構造について説明したが、導電型が異なるだけでＰチャネル型ＭＯＳトランジスタ構造にも同様に適用できる。本発明は、ＥＳＤ耐量を向上させたＭＯＳトランジスタ構造として広く適用できるものである。

本発明の第１の実施形態に係る半導体装置を示す平面図である。 本発明の第１の実施形態に係る半導体装置を示す断面図である。 本発明の第２の実施形態に係る半導体装置を示す平面図である。 本発明の第２の実施形態に係る半導体装置と従来構造のＥＳＤ耐量（Ｖ）を示す表である。 本発明の第２の実施形態に係る半導体装置と従来構造の破壊電流（Ａ）を示す表である。 従来の半導体装置を説明する平面図である。

符号の説明

１ 半導体基板 ２ エピタキシャル層 ３ 埋め込み層 ４ ウェル層
５ ソース層 ６ ドレイン層 ７ ゲート電極 ８ ＢＧ層
８ａ ＢＧ層 ９ Ｐ＋分離層 ９ａ 上分離層 ９ｂ 下分離層
１０ フィールド絶縁膜 １１ 絶縁膜 １２ コンタクトホール
１３ コンタクトホール １３ａ〜１３ｃ：コンタクトホール
１４ コンタクトホール １５ コンタクトホール
１６ 配線層（エミッタ電極） １７ 配線層（コレクタ電極）
１８ 配線層（ベース電極） １９ 配線層 ２０ Ｐ型不純物層
２１ 入出力端子 ２２ 内部回路 ２３ 第１の配線 ２４ ＶＳＳ端子
２５ 第２の配線 ３０ 寄生バイポーラトランジスタ
１００ 静電破壊保護回路 １０１ Ｐ型半導体層
１０２ ゲート電極 １０３ ソース層 １０４ ドレイン層
１０５ ガードリング

Claims (5)

1. 第１導電型の第１の半導体層と、
   前記第１の半導体層の表面に形成された第２導電型のソース層及びドレイン層と、
   前記ソース層と前記ドレイン層との間の前記第１の半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
   前記第１の半導体層の表面に形成された第１導電型の第２の半導体層とを備え、
   前記第２の半導体層は、前記ソース層でその周囲が囲まれるようにして形成されていることを特徴とする半導体装置。
2. 前記第２の半導体層は、前記ゲート電極に沿って、間隔をおいて複数形成されていることを特徴とする請求項１に記載の半導体装置。
3. 前記ドレイン層上に形成された、前記ドレイン層に至る複数のコンタクトホールを有する絶縁膜と、
   前記複数のコンタクトホールを介して前記ドレイン層と接続された配線層とを備え、
   前記複数のコンタクトホールは、前記ゲート電極を挟んで前記第２の半導体層と対向する領域を除いて形成されていることを特徴とする請求項１または請求項２に記載の半導体装置。
4. 前記第１の半導体層の底部と重畳する第１導電型の不純物層を備え、
   前記第１の半導体層の底部の第１導電型不純物濃度は、その表面側の不純物濃度よりも高いことを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
5. 端子と内部回路とを繋ぐ第１の配線と、
   第１の電圧を供給する第２の配線とを備え、
   前記ドレイン層は前記端子または前記第１の配線と接続され、
   前記ソース層は前記第２の配線と接続され、
   前記第２の半導体層は前記第２の配線と接続されていることを特徴とする請求項１乃至請求項４のいずれかに記載の半導体装置。

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