JP2010086988A - 半導体装置 - Google Patents

Abstract

【課題】従来の半導体装置では、製造条件のばらつきにより、保護素子よりも先に被保護素子がオン動作し、過電圧から被保護素子が保護し難いという問題があった。
【解決手段】本発明の半導体装置では、保護素子１とＭＯＳトランジスタ１５との構成の一部を共用する。そして、保護素子１を構成するＮ型の拡散層８とＭＯＳトランジスタ１５を構成するＮ型の拡散層１９を同一工程で形成するが、Ｎ型の拡散層８の拡散幅Ｗ３が、Ｎ型の拡散層１９の拡散幅Ｗ４よりも広くなる。この構造により、出力端子に過電圧が印加された際に、ＭＯＳトランジスタ１５よりも保護素子１の方が先にオン動作し、アバランシェ電流からＭＯＳトランジスタ１５が保護される。
【選択図】図１

Description

本発明は、静電気放電（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ、以下、ＥＳＤと呼ぶ。）等の過電圧による破壊を防止する保護素子を有する半導体装置に関する。

従来の半導体装置の一実施例として、下記の保護素子が知られている。図５は、従来の半導体装置を説明するための断面図である。

図示の如く、Ｐ型の半導体基板４１上にＰ型のエピタキシャル層４２が形成される。エピタキシャル層４２には、横型ＭＯＳＦＥＴの形成領域としてＮ型の拡散層４３が形成される。Ｎ型の拡散層４３には、バックゲート領域としてのＰ型の拡散層４４が形成される。Ｐ型の拡散層４４には、ソース領域としてのＮ型の拡散層４５とドレイン領域としてのＮ型の拡散層４６が形成される。そして、Ｐ型の拡散層４４上にゲート酸化膜４７及びゲート電極４８が形成され、横型ＭＯＳＦＥＴ４９が形成される。尚、Ｎ型の拡散層４３の拡散深さはＬ１となる。

一方、基板４１上には横型ＭＯＳＦＥＴ４９をＥＳＤサージから保護するための保護素子５０が形成される。以下に、保護素子５０の構造を説明する。エピタキシャル層４２には、Ｎ型の拡散層４３よりも不純物濃度が若干低いか、あるいは、同程度となるＮ型の拡散層５１が形成される。Ｎ型の拡散層５１の拡散深さはＬ２であり、Ｌ２≦Ｌ１の関係を満たす。そして、エピタキシャル層４２には、Ｎ型の拡散層５１を囲むように、Ｎ型の拡散層５２が形成される。Ｎ型の拡散層５２は、Ｎ型の拡散層５１よりも高不純物濃度となる。Ｎ型の拡散層５２の拡散深さはＬ３であり、Ｌ３＞Ｌ２の関係を満たす。Ｎ型の拡散層５１には、Ｐ型の拡散層５３とＮ型の拡散層５４が形成され、それらの拡散層５３、５４は、エミッタ電極５５によりショートされた構造となる。また、基板４１の裏面側には、裏面電極５６が形成される。

上記構造により、保護素子５０は、ＰＮＰトランジスタＴｒ３とＰＮダイオードＤ３とが組み合わさる構造となる。保護素子５０では、ＰＮダイオードＤ３が、横型ＭＯＳＦＥＴ４９よりも先にアバランシェ動作し、その後、アバランシェ電流によりＰＮＰトランジスタＴｒ３が動作する。この動作により、横型ＭＯＳＦＥＴ４９が、ＥＳＤサージにより破壊されることを防止する（例えば、特許文献１参照。）。
特開２００５−２３５８４４号公報（第５−７頁、第１図）

従来の半導体装置では、被保護素子である横型ＭＯＳＦＥＴ４９をＥＳＤサージから保護するために、横型ＭＯＳＦＥＴ４９とは構造の異なる保護素子５０が、同一基板４１上に形成される。上述したように、横型ＭＯＳＦＥＴ４９のアバランシェ電圧よりも保護素子５０のＰＮダイオードＤ１のアバランシェ電圧が低くなるように、Ｎ型の拡散層５２が形成される。

しかしながら、従来の半導体装置では、Ｎ型の拡散層４３とＮ型の拡散層５２とは、別工程、別条件にて形成される。そして、横型ＭＯＳＦＥＴ４９のアバランシェ電圧を決める構造と保護素子５０のアバランシェ電圧を決める構造との間に共通な構造を含まない。そのため、マスクずれや熱拡散時間のずれ等の製造条件のばらつきにより、横型ＭＯＳＦＥＴ４９のアバランシェ電圧が、保護素子５０のＰＮダイオードＤ１のアバランシェ電圧よりも低くなり、横型ＭＯＳＦＥＴ４９が、ＥＳＤサージにより破壊されるという問題が発生する。

上述した各事情に鑑みて成されたものであり、本発明の半導体装置では、ＭＯＳトランジスタと、前記ＭＯＳトランジスタと並列接続し、前記ＭＯＳトランジスタを過電圧から保護する保護素子とを有する半導体装置において、前記保護素子は、前記ＭＯＳトランジスタのバックゲート拡散層と同一導電型の第１の拡散層と、前記第１の拡散層に形成され、前記ＭＯＳトランジスタのソース拡散層よりも拡散幅が広く、前記ソース拡散層と同一導電型の第２の拡散層と、前記第１の拡散層の周囲に形成され、前記ＭＯＳトランジスタのドレイン拡散層と同一導電型の第３の拡散層とを有し、前記保護素子の前記第１の拡散層と前記第３の拡散層との間のアバランシェ電圧は、前記ＭＯＳトランジスタの前記バックゲート拡散層と前記ドレイン拡散層との間のアバランシェ電圧と同一であることを特徴とする。従って、本発明では、製造条件のばらつきにより、ＭＯＳトランジスタと保護素子とのアバランシェ電圧が、ばらつき難い構造を実現できる。

本発明では、保護素子の構造の一部は、被保護素子と構造の一部と同等な構造となる。この構造により、保護素子と被保護素子とのアバランシェ電圧のばらつきが低減し、被保護素子が過電圧により破壊されることが防止される。

また、本発明では、保護素子内の寄生トランジスタのベース領域での寄生抵抗が、被保護素子内のベース領域での寄生抵抗よりも大きくなる。この構造により、出力端子に過電圧が印加された場合に、保護素子が被保護素子よりも先にオン動作する。

また、本発明では、保護素子の電流経路が、半導体層の深部となることで、放熱領域が増大し、保護素子が熱破壊することが防止される。

また、本発明では、保護素子がバイポーラトランジスタ動作することで、保護素子での電流能力が向上される。

また、本発明では、保護素子での電流経路が、素子形成領域に一環状に配置されることで、電流集中により保護素子が破壊されることが防止される。

以下に、本発明の実施の形態である半導体装置について、図１〜図４を参照し、詳細に説明する。図１（Ａ）は、本実施の形態における保護素子を説明するための図であり、図２に示すＡ−Ａ線方向の断面図である。図１（Ｂ）は、本実施の形態における被保護素子であるＭＯＳトランジスタを説明するための断面図である。図２は、本実施の形態における保護素子を説明するための平面図である。図３は、本実施の形態における保護素子を組み込んだ回路を説明するための図である。図４は、本実施の形態にける保護素子の特性を説明するための図である。

先ず、図１（Ａ）に示す如く、保護素子１は、Ｎチャネル型のＭＯＳトランジスタの構造を利用して形成される。尚、保護素子１は、図１（Ｂ）に示すＭＯＳトランジスタ１５と共用工程にて形成されるため、適宜、図１（Ｂ）を用いて説明する。

Ｐ型の単結晶シリコン基板２上には、Ｎ型のエピタキシャル層３が形成される。尚、本実施の形態では、基板２上に１層のエピタキシャル層３が形成される場合を示すが、この場合に限定するものではない。例えば、基板上面に複数のエピタキシャル層が積層される場合でも良い。また、エピタキシャル層３は、分離領域４により複数の素子形成領域に区分される。そして、分離領域４は、Ｐ型の埋込層４ＡとＰ型の拡散層４Ｂから構成される。エピタキシャル層３表面からの拡散層４Ｂの拡散深さ（這い下がり幅）は、基板２表面からの埋込層４Ａの拡散深さ（這い上がり幅）よりも浅くなり、分離領域４の形成領域を狭めることができる。

Ｎ型の埋込層５が、基板２及びエピタキシャル層３の両領域に渡り形成される。Ｎ型の埋込層５は、ＭＯＳトランジスタ１５のＮ型の埋込層１６と同一工程で形成される。そして、Ｎ型の埋込層５とＮ型の埋込層１６との不純物濃度プロファイルや拡散層の這い上がり幅等は、実質、同一条件となる。

Ｐ型の拡散層６が、エピタキシャル層３に形成される。Ｐ型の拡散層６は、ＭＯＳトランジスタ１５のバックゲート領域としてのＰ型の拡散層１７と同一工程で形成される。そして、Ｐ型の拡散層６とＰ型の拡散層１７との不純物濃度プロファイルや拡散深さ等は、実質、同一条件となる。尚、Ｐ型の拡散層６には、Ｐ型の拡散層７が重畳して形成される。そして、Ｐ型の拡散層７も、ＭＯＳトランジスタ１５のバックゲート導出領域としてのＰ型の拡散層１８と同一工程で形成される。

Ｎ型の拡散層８が、Ｐ型の拡散層６に形成される。Ｎ型の拡散層８は、ＭＯＳトランジスタ１５のソース領域としてのＮ型の拡散層１９と同一工程で形成される。そのため、Ｎ型の拡散層８とＮ型の拡散層１９との不純物濃度プロファイル、拡散深さ等は、実質、同一条件となる。尚、Ｎ型の拡散層８は、Ｐ型の拡散層７を囲むように一環状に形成される場合でも良い。

Ｎ型の拡散層９が、エピタキシャル層３に形成される。Ｎ型の拡散層９は、ＭＯＳトランジスタ１５のドレイン領域としてのＮ型の拡散層２０と同一工程で形成される。そのため、Ｎ型の拡散層９とＮ型の拡散層２０との不純物濃度プロファイルや拡散深さ等は、実質、同一条件となる。

Ｎ型の拡散層９には、Ｎ型の拡散層１０が重畳して形成される。そして、Ｎ型の拡散層１０もＭＯＳトランジスタ１５のドレイン導出領域としてのＮ型の拡散層２１と同一工程で形成される。また、Ｎ型の拡散層９は、Ｐ型の拡散層６を囲むように一環状に形成される場合でも良い。Ｎ型の拡散層１０もＰ型の拡散層６を囲むように一環状に形成される場合でも良い。

Ｎ型の拡散層１１が、エピタキシャル層３に形成される。Ｎ型の拡散層１１は、Ｐ型の拡散層６に対しＮ型の拡散層９の外周囲に一環状に形成され、Ｎ型の埋込層５と連結する。そして、Ｎ型の拡散層１１には、Ｎ型の拡散層１２が重畳して形成される。

図示していないが、エピタキシャル層３上には、ＢＰＳＧ膜、ＳＯＧ膜等の絶縁層が形成される。尚、保護素子１は、ＭＯＳトランジスタの構造を利用して形成されるため、ゲート酸化膜１３及びゲート電極１４が、エピタキシャル層３上に形成される。そして、ゲート酸化膜１３及びゲート電極１４は、それぞれＭＯＳトランジスタ１５のゲート酸化膜２２及びゲート電極２３と同一工程で形成される。

次に、図２では、保護素子１の平面図を示す。実線２４、２５により囲まれる領域は、分離領域４を示し、実線２５により囲まれる領域が保護素子１の形成領域となる。点線２６、２７により囲まれる領域は、アバランシェ電流の電流経路となるＮ型の拡散層１１を示す。そして、実線２８、２９により囲まれる領域は、Ｎ型の拡散層１２を示す。Ｎ型の拡散層１１、１２は、分離領域４の内側に一環状に形成される。

実線３０、３１により囲まれる領域は、Ｎ型の拡散層９を示す。点線３２、３３により囲まれる領域は、Ｎ型の拡散層１０を示す。そして、点線３４により囲まれる領域は、Ｐ型の拡散層６を示す。実線３５により囲まれる領域は、Ｐ型の拡散層７を示す。点線３６及び点線３７により囲まれる領域は、それぞれＮ型の拡散層８を示す。

次に、図３に示すように、電源ライン（Ｖｃｃ）とグランド（ＧＮＤ）との間にＭＯＳトランジスタ１５（図１（Ｂ）参照）が接続し、そのＭＯＳトランジスタ１５をＥＳＤサージ等の過電圧から保護するために、電源ラインと出力端子との間に保護素子１（図１（Ａ）参照）が接続する回路の一例を示す。尚、詳細は後述するが、保護素子１は、ＰＮダイオードＤ１とＮＰＮトランジスタＴｒ１とにより構成される。

具体的には、ＭＯＳトランジスタ１５のドレイン電極が電源ラインに接続し、ソース電極がグランド（出力端子）に接続する。一方、保護素子１のＮ型の拡散層１１、１２（図１（Ａ）参照）は電源ラインと接続し、Ｎ型の拡散層８（図１（Ａ）参照）及びＰ型の拡散層６、７（図１（Ａ）参照）は出力端子と接続する。その結果、電源ライン（Ｖｃｃ）と出力端子との間に、保護素子１とＭＯＳトランジスタ１５とが並列接続する。この回路により、出力端子に過電圧が印加されると、保護素子１が先に動作し、過電圧により発生するアバランシェ電流の大部分が保護素子１により電源ライン（Ｖｃｃ）へと流出する。過電圧によりＭＯＳトランジスタ１５のＰＮ接合領域の破壊が防止される。尚、本実施の形態では、過電圧としてはＥＳＤサージの他に、例えば、ブラウン間内の放電時やモーター負荷等のＬ負荷ターンオフ時に発生する過電圧等がある。

以下に、出力端子に過電圧が印加された場合に、保護素子１がＭＯＳトランジスタ１５よりも先にオン動作する構造を説明する。

図１（Ａ）及び（Ｂ）に示す如く、先ず、保護素子１におけるＰ型の拡散層６とＮ型の拡散層９との離間距離Ｗ１は、ＭＯＳトランジスタ１５におけるＰ型の拡散層１７とＮ型の拡散層２０との離間距離Ｗ２と、実質、同一となる。上述したように、Ｐ型の拡散層６とＰ型の拡散層１７とは同一工程にて形成され、Ｎ型の拡散層９とＮ型の拡散層２０とは同一工程にて形成される。そのため、形成時にマスクずれが発生した場合でも、そのずれ幅も等しく、離間距離Ｗ１、Ｗ２は実質、同一となる。更に、同一工程とすることで、Ｐ型の拡散層６とＰ型の拡散層１７及びＮ型の拡散層９とＮ型の拡散層２０とは、それぞれ、実質、同一の不純物濃度プロファイルとなる。この構造により、保護素子１におけるＰ型の拡散層６とＮ型の拡散層９によるＰＮダイオードＤ１のアバランシェ電圧とＭＯＳトランジスタ１５におけるＰ型の拡散層１７とＮ型の拡散層２０によるＰＮダイオードＤ２のアバランシェ電圧は、実質、同一となる。尚、図３を用いて上述したように、保護素子１内のＰＮダイオードＤ１とＭＯＳトランジスタ１５内のＰＮダイオードＤ２とに印加される電圧は、実質、同等な電圧である。

次に、保護素子１におけるＮ型の拡散層８の拡散幅Ｗ３は、ＭＯＳトランジスタ１５におけるＮ型の拡散層１９の拡散幅Ｗ４よりも広くなる。そして、保護素子１内には、Ｎ型の拡散層８、Ｐ型の拡散層６、７及びＮ型の埋込層５（Ｎ型のエピタキシャル層３を含む）から構成される寄生ＮＰＮトランジスタＴｒ１を有する。同様に、ＭＯＳトランジスタ１５は、Ｎ型の拡散層１９、Ｐ型の拡散層１７、１８及びＮ型の埋込層１６（Ｎ型のエピタキシャル層３を含む）から構成される寄生ＮＰＮトランジスタＴｒ２を有する。この構造により、保護素子１及びＭＯＳトランジスタ１５に同時にアバランシェ電流が流れた場合、アバランシェ電流は、それぞれＮ型の拡散層８下方のＰ型の拡散層６及びＮ型の拡散層１９下方のＰ型の拡散層１７を流れる。上記Ｗ３＞Ｗ４の構造により、保護素子１内の寄生ＮＰＮトランジスタＴｒ１の方が、寄生トランジスタＴｒ２よりもベース領域での電圧降下が大きくなる。そして、保護素子１内の寄生ＮＰＮトランジスタＴｒ１が、寄生トランジスタＴｒ２よりも優先的にオン動作し、アバランシェ電流が保護素子１を流れることで、ＭＯＳトランジスタ１５が、過電圧から保護される。

次に、保護素子１では、Ｎ型の拡散層１１、１２が、Ｐ型の拡散層６に対しＮ型の拡散層９、１０よりも外周側に形成される。Ｎ型の拡散層１１、１２は、Ｎ型の埋込層５と連結する。そして、Ｎ型の拡散層１１、１２上には、ＭＯＳトランジスタ１５のドレイン電極と電気的に接続する電極（図示せず）が形成される。一方、Ｎ型の拡散層９、１０上には、電極は形成されず、Ｎ型の拡散層９、１０はフローティング拡散層となる。この構造により、エピタキシャル層３表面よりもエピタキシャル層３深部の方に寄生抵抗の小さい領域が形成され、保護素子１にて発生するアバランシェ電流は、Ｎ型の埋込層５を経由し、Ｎ型の拡散層１１、１２から引き抜かれる。そして、Ｎ型の拡散層１１、１２が、Ｎ型の拡散層９、１０から離間して配置されることで、アバランシェ電流はエピタキシャル層３深部を電流経路とする。その結果、アバランシェ電流によりエピタキシャル層３表面が熱破壊することが防止される。その一方で、アバランシェ電流がエピタキシャル層３深部を流れることで、放熱領域も増大し、保護素子１が熱破壊することが防止される。

尚、Ｎ型の拡散層９、１０は、フローティング拡散層となるが、Ｎ型の拡散層１１、１２及びＮ型のエピタキシャル層３を介してＭＯＳトランジスタ１５のドレイン電位と、実質、同等な電位が印加される。そして、上述したように、保護素子１内のＰＮダイオードＤ１とＭＯＳトランジスタ１５内のＰＮダイオードＤ２には、実質、同等な電位が印加される。

図４では、横軸に保護素子及びＭＯＳトランジスタに印加される電圧を示し、縦軸に保護素子及びＭＯＳトランジスタに流れる電流を示す。そして、実線は保護素子を示し、点線はＭＯＳトランジスタを示す。

上述したように、Ａ点における電圧にて、保護素子１及びＭＯＳトランジスタ１５では、実質、同時にアバランシェ電流が発生する。次に、保護素子１では、Ｂ点における電圧にて、保護素子１内の上記寄生ＮＰＮトランジスタＴｒ１がオン動作する。一方、ＭＯＳトランジスタ１５では、Ｃ点における電圧にて、ＭＯＳトランジスタ１５内の上記寄生ＮＰＮトランジスタＴｒ２がオン動作する。上述したように、保護素子１では、Ｎ型の拡散層８の拡散幅Ｗ３（図１（Ａ）参照）を広げることで寄生ＮＰＮトランジスタＴｒ１のベース領域での電位降下がＭＯＳトランジスタ１５の寄生ＮＰＮトランジスタＴｒ２のベース領域での電位降下よりも大きくなるからである。その結果、保護素子１内の寄生ＮＰＮトランジスタＴｒ１が、ＭＯＳトランジスタ１５内の寄生ＮＰＮトランジスタＴｒ２よりも先にバイポーラトランジスタ動作することで、アバランシェ電流は保護素子１を経由し、電源ラインへと流れる。

このとき、保護素子１内の寄生ＮＰＮトランジスタＴｒ１では、コレクタ領域であるＮ型の埋込層５、Ｎ型の拡散層１１、１２にて伝導度変調し、寄生抵抗が大幅に低減し、電流能力が向上する。つまり、保護素子１内の寄生ＮＰＮトランジスタＴｒ１がバイポーラトランジスタ動作することで、アバランシェ電流が電源ラインへと流入する能力が向上する。また、保護素子１では、Ｎ型の拡散層１１、１２が、一環状に配置されることで、アバランシェ電流が局所に集中することを防止し、大電流により保護素子が破壊されることを防止できる。

尚、本実施の形態では、Ｐ型の拡散層６、１７、Ｎ型の拡散層８、１９、Ｎ型の拡散層９、２０及びＮ型の拡散層１０、２１が、それぞれ同一工程で形成される場合について説明したが、この場合に限定するものではない。保護素子１とＭＯＳトランジスタ１５のアバランシェ電圧が、実質、同じとなり、出力端子に過電圧が印加された場合に、保護素子１がＭＯＳトランジスタ１５よりも先にオン動作すれば良く、必ずしも上記拡散層は、同一工程にて形成される必要はない。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。

本発明の実施の形態における半導体装置を説明するための（Ａ）断面図、（Ｂ）断面図である。 本発明の実施の形態における半導体装置を説明するための平面図である。 本発明の実施の形態における半導体装置を説明するための回路図である。 本発明の実施の形態における半導体装置を説明するための図である。 従来の実施の形態における半導体装置を説明するための断面図である。

符号の説明

１ 保護素子
２ Ｐ型の単結晶シリコン基板
３ エピタキシャル層
８ Ｎ型の拡散層
１１ Ｎ型の拡散層
１５ ＭＯＳトランジスタ
２４ Ｎ型の拡散層

Claims (6)

1. ＭＯＳトランジスタと、前記ＭＯＳトランジスタと並列接続し、前記ＭＯＳトランジスタを過電圧から保護する保護素子とを有する半導体装置において、
   前記保護素子は、前記ＭＯＳトランジスタのバックゲート拡散層と同一導電型の第１の拡散層と、
   前記第１の拡散層に形成され、前記ＭＯＳトランジスタのソース拡散層よりも拡散幅が広く、前記ソース拡散層と同一導電型の第２の拡散層と、
   前記第１の拡散層の周囲に形成され、前記ＭＯＳトランジスタのドレイン拡散層と同一導電型の第３の拡散層とを有し、
   前記保護素子の前記第１の拡散層と前記第３の拡散層との間のアバランシェ電圧は、前記ＭＯＳトランジスタの前記バックゲート拡散層と前記ドレイン拡散層との間のアバランシェ電圧と同一であることを特徴とする半導体装置。
2. 前記第１の拡散層と前記第３の拡散層との離間距離と前記バックゲート拡散層と前記ドレイン拡散層との離間距離は同一であることを特徴とする請求項１に記載の半導体装置。
3. 前記保護素子は、前記第１の拡散層に対し前記第３の拡散層よりも外周側に前記ドレイン拡散層と同一導電型の第４の拡散層とを有し、
   前記第４の拡散層は、前記ＭＯＳトランジスタのドレイン電極と電気的に接続し、
   少なくとも前記第１の拡散層と前記第２の拡散層とはショートし、前記ＭＯＳトランジスタのソース電極と電気的に接続することを特徴とする請求項１または請求項２に記載の半導体装置。
4. 前記保護素子は、前記ＭＯＳトランジスタのドレイン埋込層と同一導電型の埋込層を有し、
   前記第４の拡散層は、前記埋込層と接続することを特徴とする請求項３に記載の半導体装置。
5. 前記第４の拡散層は、一環状に配置され、前記第３の拡散層は、フローティング拡散層であることを特徴とする請求項３または請求項４に記載の半導体装置。
6. 前記保護素子は、分離領域に区画された領域内に形成され、前記分離領域は上部拡散層と、下部埋込層が連結して成り、
   前記上部拡散層は、前記下部埋込層よりも深さ方向への拡散幅が浅いことを特徴とする請求項１から請求項５のいずれか１項に記載の半導体装置。

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