JP2008129569A

JP2008129569A - 回路レイアウトを用いて半導体素子の自己組立ダミーパターンを挿入する方法

Info

Publication number: JP2008129569A
Application number: JP2006354185A
Authority: JP
Inventors: Jae In Moon; ジャエインムン
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 2006-11-24
Filing date: 2006-12-28
Publication date: 2008-06-05
Anticipated expiration: 2026-12-28
Also published as: US20100275177A1; TW200823708A; US7712070B2; US8250496B2; JP5026069B2; KR100780775B1; CN101187776B; CN101187776A; US20080124906A1

Abstract

【課題】回路レイアウトを用いて半導体素子の自己組立ダミーパターンを挿入する方法を提供する。
【解決手段】原本回路レイアウトに対する逆像レイアウトを得（ステップ１２０）、逆像レイアウトを縮小させた縮小レイアウトを得た後、縮小レイアウトのアウトライン及び所定線幅を有し、回路レイアウトに自己組立されたダミーパターンのレイアウトを得る（ステップ１３０）。その後、自分整列または自己組立されたダミーパターンのレイアウト及び回路レイアウトを結合し（ステップ１７０）、半導体基板上に転写する半導体素子製造方法を提示する。
【選択図】図１

Description

本発明は、半導体素子に係り、特に、回路レイアウトを用いて自己組立ダミーパターンを形成する半導体素子製造方法に関する。

半導体素子または集積回路素子の高集積化に伴い、素子の特性向上及び工程マージン確保のための方案に対する多くの努力及び研究も行われてきている。例えば、ＮＡＮＤ型フラッシュメモリ素子またはＤＲＡＭメモリ素子のようなメモリ半導体素子の場合、メモリ容量が大容量化し、素子を構成するパターンの臨界線幅（ＣＤ）が縮小されているに伴い、素子構成のためのパターンをウェハ上に形成するマイクロリソグラフィ過程、エッチング、及び化学機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）過程などに多くの制約または問題点が生じてきた。

例えば、マイクロリソグラフィ露光過程で、パターンの大きさ縮小化によって設計回路の大きさが小さくなり、これにより、パターン同士が望まなく連結されるパターンブリッジや、パターンの線幅が望まなく縮まったり切れたりするパターンネッキングなどのようなパターン不良が発生している。このような工程上の制約及び問題点を克服する方案として、設計パターンレイアウトの変更または変形や、補助形状パターンとしてダミーパターンを設計レイアウトに挿入する方法等が提示されている。

このようなダミーパターンの形状や作用は、半導体素子製造に必要なそれぞれの層の特性によって異なり、また、ダミーパターンを、設計された回路レイアウトに生成及び挿入する方法も異なってくる。ダミーパターンは、ウェハ上に形成しようとする回路パターンがトランジスタのゲートパターンである場合、ゲートパターンの露光及びエッチングを補助するゲート補助パターンとして働く。また、ダミーパターンは、ＣＭＰ過程での段差の克服のためのＣＭＰ補助ダミーパターンとして取り込まれても良く、セル領域と周辺領域間のパターン線幅差を克服して露光及びエッチング工程の工程マージンを改善するダミーパターンが取り込まれても良い。

ウェハ上に形成しようとする回路パターンがトランジスタのゲートパターンの場合、ゲートの周囲に、工程マージン改善のための補助パターンとしてダミーパターンがライン形態に挿入されることができる。また、メモリ素子の場合、セルの駆動のための回路が備えられる周辺領域でゲート周囲の相対的に広い空間には、ブロック形態のダミーパターンが挿入されることができる。しかし、ビットラインや金属連結層周囲にはダミーパターン挿入時にダミーパターンと回路パターン間の短絡が発生する確率が高いためダミーパターンの自動挿入が難しく、よって、手動挿入が行われている。ダミーパターンの生成には、与えられたパターンの線幅及び離隔間隔（スペーシング）、これに関するダミーパターンの形態及び線幅を含むルールデータに依存して生成するルールダミー生成方式が考慮される、または、作業者の判断による手作業方式が考慮されうる。

米国特許公報第２００６／００９３９２６号米国特許公報第２００３／０００１１５５号米国特許第６，２５９，１１５号米国特許公報第２００５／０１９６６８４号

しかしながら、上記のルールダミー生成方式では、露光工程的な側面における変数が実質的に考慮され難く、よって、パターン同士間のブリッジまたは衝突の発生危険性が高い。さらに、周辺領域では２次元的なパターンが主に配置されているので、露光条件などが考慮されないと、ダミーパターンの生成及び挿入時に工程的及び設計的側面で相当な不安定要因が発生する恐れがある。

一方、手作業の場合、ダミーパターンの挿入に相対的に多い時間がかかる。例えば、多重レベルセル（ＭＬＣ：Multi Level Cell）形態のフラッシュメモリ素子の周辺領域に配置されるページバッファ回路では、ページバッファ領域の幅が略７００μｍに至ることもある。このような広い領域の全体に亘ってダミーパターンを手作業で生成挿入するには相当な時間がかかってしまう。しかも、手作業によるダミー生成において、上記のような広い領域に亘るダミー生成時に作業者のエラー確率がかなり高まり、これによる回路パターンの不良発生に対する信頼性が確保し難い。

そこで、露光工程条件が実質的に考慮されて安定した露光工程条件を確保することができ、回路パターンとの短絡を実質的に防止できるダミーパターン挿入方法の開発が望まれている。

したがって、本発明の目的は、回路レイアウトを用いて自己組立（セルフアセンブル）ダミーパターンを形成する半導体素子製造方法を提供することにある。

本発明の実施例に係る一観点は、原本回路レイアウトを設計する段階と、前記回路レイアウトの逆像レイアウト（インバースレイアウトあるいは反転レイアウト）を得る段階と、前記逆像レイアウトを縮小させた縮小レイアウトを得る段階と、前記縮小レイアウトのアウトライン及び与えられた線幅を有し、前記回路レイアウトに自己組立（セルフアセンブル）されたダミーパターンのレイアウトを得る段階と、前記ダミーパターンのレイアウト及び前記回路レイアウトを結合させる段階と、前記結合されたレイアウトを半導体基板上に転写する段階とを備える半導体素子製造方法を提供する。

また、前記縮小レイアウトの縮小幅に比べてより大きい縮小幅で前記逆像レイアウトを縮小させた第２縮小レイアウトを得る段階と、前記第２縮小レイアウトのアウトライン及び与えられた線幅を有し、前記第１ダミーパターンに比べて前記回路パターンに対してより遠く配置される第２ダミーパターンのレイアウトを得る段階と、前記第２ダミーパターンのレイアウトを前記回路レイアウトに結合させる段階と、をさらに備える半導体素子製造方法を提供する。

また、前記結合されたレイアウトをフォトマスク基板上に転写する段階と、前記フォトマスクを用いる露光過程を行って、前記レイアウトを前記半導体基板上に転写する段階とをさらに備える半導体素子製造方法を提供する。

前記フォトマスクは、前記結合されたレイアウトが転写されたバイナリマスクまたは位相反転マスクで形成されることができる。

本発明の他の観点は、原本回路レイアウトを設計する段階と、前記回路レイアウトの逆像レイアウトを得る段階と、前記逆像レイアウトを第１縮小幅で縮小させた第１縮小レイアウトを得る段階と、前記第１縮小レイアウトを第２縮小幅で縮小させた第２縮小レイアウトを得る段階と、前記第１縮小レイアウトから前記第２縮小レイアウトを差し引いて、前記回路レイアウトに自己組立（セルフアセンブル）されたダミーパターンのレイアウトを得る段階と、前記ダミーパターンのレイアウト及び前記回路レイアウトを結合させる段階と、前記結合されたレイアウトを半導体基板上に転写する段階と、を備える半導体素子製造方法を提供する。

本発明のさらに他の観点は、原本回路レイアウトを設計する段階と、前記回路レイアウトを転写する露光条件を設定する段階と、前記回路レイアウトの逆像レイアウトを得る段階と、前記逆像レイアウトを、Ｘ軸方向に対する前記露光条件を反映して設定された第１縮小幅で前記Ｘ軸方向に縮小させた第１縮小レイアウトを得る段階と、前記第１縮小レイアウトを、前記Ｘ軸方向と直交するＹ軸方向に対する前記露光条件を反映して設定された第２縮小幅で前記Ｙ軸方向に縮小させた第２縮小レイアウトを得る段階と、前記第２縮小レイアウトを、前記Ｘ軸方向に第３縮小幅及び前記Ｙ軸方向に第４縮小幅で縮小させた第３縮小レイアウトを得る段階と、前記第２縮小レイアウトから前記第３縮小レイアウトを差し引いて、前記回路レイアウトに自己組立（セルフアセンブル）されたダミーパターンのレイアウトを得る段階と、前記ダミーパターンのレイアウト及び前記回路レイアウトを結合させる段階と、前記結合されたレイアウトを半導体基板上に転写する段階と、を備える半導体素子製造方法を提供する。

本発明によれば、ダミーパターンが原本レイアウトを基準として整列設定されるので、設定に当たり、露光条件がダミーパターンの形状、挿入位置などを設定する設定条件に反映されることができ、したがって、多様な形態の露光条件に応用されうる。その結果、露光工程で生じうるパターンブリッジまたはパターンネッキングなどのようなパターン不良を、露光条件に応じて自動的に反映して修正可能となる。

また、回路パターンレイアウト自体の形状を用いてダミーパターンが設定されるので、ビットラインや金属配線層のような多様な形状の回路レイアウトに対して、実質的にコンピュータのような演算装置によって自動的にダミーパターンが生成され、原本レイアウトに挿入されることができ、その結果、複雑な形状の回路パターンに対してより安定的にダミーパターンを生成することができる。

なお、自己組立ダミーパターンを原本レイアウトに挿入し、ダミーパターンの挿入された原本レイアウトをフォトマスクまたは半導体基板上に転写できるため、露光工程の解像力改善及び工程マージン確保が図られる。

本発明の実施例では、半導体素子構成のための回路パターンの原本レイアウト（オリジナルレイアウト）を用いて、原本レイアウトに自己組立（セルフアセンブル）されるダミーパターンを挿入する方法を提示する。ダミーパターンは、原本レイアウトを基準とし、原本レイアウトの形状に従って整列されるようにダミーパターンの形状が設定されるので、自己組立ダミーパターンとして理解すれば良い。

ダミーパターンが原本レイアウトを基準として整列設定されるので、設定に当たり、露光条件がダミーパターンの形状、挿入位置などを設定する設定条件に反映されることができ、したがって、多様な形態の露光条件に応用されうる。これにより、露光工程で生じうるパターンブリッジまたはパターンネッキングなどのようなパターン不良を、露光条件に応じて自動的に反映して修正可能である。

また、回路パターンレイアウト自体の形状を用いてダミーパターンが設定されるので、ビットラインや金属配線層のような多様な形状の回路レイアウトに対して、実質的にコンピュータのような演算装置によって自動的にダミーパターンが生成され、原本レイアウトに挿入されることができる。その結果、複雑な形状の回路パターンに対してより安定的にダミーパターンを生成することができる。

このように、自己組立ダミーパターンを原本レイアウトに挿入し、ダミーパターンの挿入された原本レイアウトをフォトマスクまたは半導体基板上に転写できるため、露光工程の解像力改善及び工程マージン確保が図られる。

図１を参照すると、半導体基板上に転写して具現しようとする回路パターンのレイアウトを設計する（ステップ１１０）。原本回路レイアウトは、図２に提示するように、好ましくは、ＮＡＮＤ型フラッシュメモリ素子のページバッファ領域２１０におけるビットライン配線のための回路図２３０でありうる。図２は、多重レベルセル（ＭＬＣ）のチップ構造の平面配置を概略的に示す図である。

ページバッファ領域２１０は、セル領域に形成されるメモリセルに対する読出し、書込み及び消去などの動作を行うページバッファ回路が構成される領域である。一つのメモリセルに２ビットまたはそれ以上のデータを保存する多重レベルセル（ＭＬＣ）構造のフラッシュメモリ素子では、このようなページバッファ回路の構成が複雑になり、ページバッファ領域２１０が相対的に大きくなってしまう。ページバッファ領域２１０の幅が７００μｍ長以上と大きくなることによって、実際の露光及びエッチング工程などの最適化に要求される充分なダミーパターンを手作業で挿入するのに長い時間、例えば、少なくとも４８時間以上がかかることがある。

このようなページバッファ領域２１０の構成はＤＲＡＭ素子などと異なり、よって、ページバッファ領域２１０にダミーパターンを挿入する方法も別に考慮される。また、化学機械的研磨（ＣＭＰ）に要求されるダミーパターン挿入方式とも別に考慮される。このようなダミーパターンを挿入する際の複雑性及び多いルールの適用を好適に排除するために、本発明の実施例では、原本回路レイアウトを基準としてダミーパターンを好適にコンピュータ演算などを用いて自動演算及び挿入できる方法を提示する。

図３に示すように、半導体基板上に具現しようとする原本回路レイアウト３００を設計する。図３の原本回路レイアウト３００は、図２のページバッファ領域２１０のページバッファ構成のためのビットライン配線回路図２３０に対するものである。図３に示すように、ビットラインのような回路パターン３０１同士間の空いた領域３０３が多様な形状及び大きさで発生する。露光及びエッチング工程における工程マージンの改善及びパターン転写の正確性を確保するために、それらの空いた領域３０３にダミーパターンが挿入されることができる。空いた領域３０３に挿入するダミーパターンのレイアウトを生成するために、原本回路レイアウト３００のデータを用いる。一方、レイアウト図において回路パターン３０１が延びる方向をＹ軸方向とし、Ｙ軸方向に垂直な方向をＸ軸方向とする。

図４を参照すると、原本回路レイアウト３００に対して逆像である逆像レイアウト４００を生成する（図１のステップ１２０）。このような逆像レイアウト４００の生成は、原本回路レイアウト３００のデータをコンピュータ演算処理して得られる。逆像レイアウト４００は、実質的に原本回路レイアウト３００の空いた領域３０３のレイアウトとして理解すれば良い。

得られた逆像レイアウト４００のパターン大きさを縮め、原本回路レイアウト３００と一定の与えられた間隔を持つようにして、ダミーパターンのレイアウトを生成する（図１のステップ１３０）。例えば、ダミーパターンのレイアウト生成は、逆像レイアウト４００を基準として逆像レイアウト４００を縮小させた２つの相異なる大きさの縮小レイアウトを求め、両縮小レイアウトが重なる部分を除去することで、ダミーパターンのレイアウトを得ることができる（図１のステップ１３０）。

図５を参照すると、逆像レイアウト（図４の４００）のＹ軸方向への大きさをａ１だけ縮めて第１縮小レイアウト４１０を得る。この時、Ｙ軸方向に逆像レイアウト４００パターンの上側及び底側（top and bottom）の両方でａ１だけアウトラインを移動させて、全体レイアウトをＹ軸方向に縮小させる。この場合、適用される第１縮小幅ａ１は設計者が任意に与えた大きさにすれば良く、例えば、露光工程におけるＹ軸方向への最小露光工程が可能な大きさに設定することができる。

第１縮小幅ａ１を設定するに当たり、Ｙ軸方向への露光解像力程度を考慮できるため、露光過程に通常の照明系のような対称型照明系が用いられる場合だけでなく、ダイポール照明系やクォドラポール（quadrupole：４重極）照明系のような非対称型照明系が用いられる場合にも、露光条件がダミーパターンを設定する過程に反映されることができる。ダイポール照明系の場合、２つの投光領域がいずれか一軸方向、例えば、Ｘ軸方向に相互離隔するように配置される絞り構造が用いられる。これにより、１次光の干渉作用によってＸ軸方向への解像力が、垂直なＹ軸方向への解像力に比べて高まるようになる。ダミーパターンを生成する過程で第１縮小幅ａ１などを設定するに当たり、このようなＹ軸方向による解像力程度を考慮して第１縮小幅ａ１の大きさを設定することによって、露光条件による影響がダミーパターン設定に反映されることができる。

一方、実質的に第１縮小幅ａ１は、実際回路レイアウト３００のパターン３０１とダミーパターンとの離隔間隔と設定される。このような第１縮小幅ａ１は、ダミーパターンと回路パターン３０１の線幅均一性を改善するために、実質的に回路パターン３０１の線幅程度に設定されると良い。

第１縮小レイアウト４１０は、逆像レイアウト４００からＹ軸方向に縮小されたレイアウトを持つので、回路パターン３０１のＹ軸方向のアウトラインに沿ってａ１幅だけ回路パターン３０１と離隔されたアウトラインをなす。したがって、第１縮小レイアウト４１０のＹ軸方向のアウトラインは、回路レイアウト３００の回路パターン３０１レイアウトのＹ軸方向のアウトラインに依存する。

図６を参照すると、第１縮小レイアウト４１０のＸ軸方向への大きさをｂ１だけ縮めて、第２縮小レイアウト４１１を得る。この時、Ｘ軸方向に第１縮小レイアウト４１０のパターンの左側及び右側の両方でｂ１だけアウトラインを移動させて、全体レイアウトをＸ軸方向に縮小させる。

この場合、適用される第２縮小幅ｂ１は、設計者が任意に与えた大きさとすれば良く、例えば、露光工程におけるＸ軸方向への最小露光工程が可能な大きさに設定されることができる。実質的に第２縮小幅ｂ１は、実際回路レイアウト３００のパターン３０１とダミーパターンとの離隔間隔と設定される。この第２縮小幅ｂ１は、ダミーパターンと回路パターン３０１の線幅均一性を改善するために、実質的に回路パターン３０１の線幅程度に設定されることができる。第２縮小幅ｂ１の設定に当っても同様に露光条件が考慮され、露光条件によるＸ軸方向への解像力による影響が考慮されることができる。

第２縮小レイアウト４１１は、第１縮小レイアウト４１０からＸ軸方向に縮小されたレイアウトを持つので、回路パターン３０１のＹ軸方向のアウトラインに沿ってａ１幅だけ回路パターン３０１と離隔され、Ｘ軸方向のアウトラインに沿ってｂ１幅だけ回路パターン３０１と離隔されたアウトラインを持つようになる。したがって、第２縮小レイアウト４１１のＹ軸及びＸ軸方向のアウトラインは、回路レイアウト３００の回路パターン３０１レイアウトのＹ軸及びＸ軸方向の両方のアウトラインに依存する。第２縮小レイアウト４１１は、ダミーパターンを設定する２つのアウトラインのうち、回路パターン３０１に相対的により近接するアウトラインを提供する。ダミーパターンを設定する他の反対側のアウトラインを得るために、第２縮小レイアウト４１１のアウトラインに依存するアウトラインを持つもう一つの縮小レイアウトを、第２縮小レイアウト４１１の大きさを縮めて得る。

図７を参照すると、第２縮小レイアウト（図６の４１１）のＹ軸方向への大きさをａ２だけ縮めて、第３縮小レイアウト４２０を得る。この時、Ｙ軸方向に第２縮小レイアウト４１１のパターンの上側及び底側の両方でａ２だけアウトラインを移動させて、全体レイアウトをＹ軸方向に縮小させる。得られる第３縮小レイアウト４２０は、実質的に逆像レイアウト（図４の４００）に対してＹ軸方向にａ１＋ａ２だけ縮小されたレイアウトである。この場合、適用される第３縮小幅ａ２は、設計者が任意に与えた大きさとすれば良く、例えば、露光工程におけるＹ軸方向への最小露光工程が可能な大きさ以上に設定することができる。レイアウト全体の規則性または均一性を考慮して、第３縮小幅ａ２は第１縮小幅ａ１と同等な大きさに設定されると良い。

第３縮小幅ａ２を設定するに当たってＹ軸方向への露光解像力程度を考慮できるため、露光過程にコンベンションナル照明系のような対称型照明系が使われる場合だけでなく、ダイポール照明系やクォドラポール照明系のような非対称型照明系が使われる場合にも、露光条件がダミーパターンを設定する過程に反映されることができる。これにより、露光条件による影響がダミーパターン設定に反映されるようになる。一方、実質的に第３縮小幅ａ２は、実際回路レイアウト３００のパターン３０１に隣接するように配置されるダミーパターンのＹ軸方向の線幅と設定されることができる。このような第３縮小幅ａ２はダミーパターンと回路パターン３０１の線幅均一性を改善するために、実質的に回路パターン３０１の線幅程度に設定されると良い。

第３縮小レイアウト４２０は、第２縮小レイアウト４１１からＹ軸方向に縮小されたレイアウトを有するので、実質的に回路パターン３０１のＹ軸方向のアウトラインに沿ってａ１＋ａ２幅だけ回路パターン３０１と離隔されたアウトラインをなすようになる。したがって、第３縮小レイアウト４２０のＹ軸方向のアウトラインは同様に、回路レイアウト３００の回路パターン３０１レイアウトのＹ軸方向のアウトラインに依存するようになる。

図８を参照すると、第３縮小レイアウト４２０のＸ軸方向への大きさをｂ２だけ縮めて、第４縮小レイアウト４２１を得る。この時、Ｘ軸方向に第３縮小レイアウト４２０のパターンの左側及び右側の両方でｂ２だけアウトラインを移動して、全体レイアウトをＸ軸方向に縮小させる。この場合、適用される第４縮小幅ｂ２は、設計者が任意に与えた大きさとすれば良く、例えば、露光工程におけるＸ軸方向への最小露光工程が可能な大きさに設定されることができる。実質的に第４縮小幅ｂ２は、実際回路レイアウト３００のパターン３０１とｂ１＋ｂ２だけ離隔されて、ダミーパターンの反対側アウトラインを設定する。すなわち、得られる第４縮小レイアウト４２１は、実質的に逆像レイアウト（図４の４００）に対してＸ軸方向にｂ１＋ｂ２だけ縮小されたレイアウトである。

このような第４縮小幅ｂ２は、ダミーパターンのＸ軸方向の線幅に設定されることができる。したがって、回路パターン３０１の線幅均一性を改善するために、実質的に回路パターン３０１の線幅程度に設定されると良い。第４縮小幅ｂ２の設定に当っても同様に露光条件が考慮されて、露光条件によるＸ軸方向への解像力による影響が反映されることができる。

第４縮小レイアウト４２１は、第３縮小レイアウト４２０からＸ軸方向に縮小されたレイアウトを持つので、回路パターン３０１のＹ軸方向のアウトラインに沿ってａ１＋ａ２幅だけ回路パターン３０１と離隔され、Ｘ軸方向のアウトラインに沿ってｂ１＋ｂ２幅だけ回路パターン３０１と離隔されたアウトラインを持つようになる。したがって、第４縮小レイアウト４２１のＹ軸及びＸ軸方向のアウトラインは、回路レイアウト３００の回路パターン３０１レイアウトのＹ軸及びＸ軸方向両方のアウトラインに依存するようになる。一方、第１及び第３縮小幅ａ１，ａ２は同等な値に設定されることができる。また、第２及び第４縮小幅ｂ１，ｂ２は同等な値に設定されることができる。

得られた第２及び第４縮小レイアウト４１１，４２１のデータを用いて回路レイアウト３００の回路パターン３０１レイアウトに最も近接するように配置される第１ダミーパターンのレイアウトを得る（図１のステップ１３０）。

図９を参照すると、第２縮小レイアウト（図６の４１１）から第４縮小レイアウト４２１を差し引くことによって、第１ダミーパターンのレイアウト５１０を得る。第２縮小レイアウト４１１のアウトラインは、第１ダミーパターンのレイアウト５１０の回路パターン３０１に相対的に隣近する第１アウトライン５１１を設定し、第４縮小レイアウト４２１のアウトラインは、第１ダミーパターンのレイアウト５１０の反対側の第２アウトライン５１３を設定するようになる。その結果、第１ダミーパターンのＸ軸方向への線幅はｂ２、Ｙ軸方向への線幅はａ２と定められ、Ｘ軸方向への離隔間隔はｂ１、Ｙ軸方向への離隔間隔はａ１と定められる。これらのレイアウト４１１，４２１のデータは実質的に座標データであることから、第２及び第４レイアウト４１１，４２１間の差し引きはブール論理に基づいてコンピュータによって演算されうる。

このようにして得られる第１ダミーパターンのレイアウト５１０は、逆像レイアウト４００のアウトラインに依存して、回路レイアウト３００の回路パターン３０１レイアウトのアウトラインに沿って形成される。したがって、第１ダミーパターンのレイアウト５１０が回路レイアウト３００の回路パターン３０１レイアウトと重なる場合を実質的に排除したり抑制することができる。また、第１ダミーパターンのレイアウト５１０を抽出する時、露光過程に使われる照明系条件のような露光条件、方向による解像力程度などが考慮されて反映されるため、露光過程で発生しうるパターンブリッジやパターンネッキングなどのようなパターン不良を抑え、さらには自動で修正可能となる。

このように、第１ダミーパターンのレイアウト５１０を設定した後、第１ダミーパターンのレイアウト５１０が結合された全体レイアウト３００，５１０においてさらに他のダミーパターンを生成する第２の空いた空間または第２の開いた空間３０５が存在しているか、及び、このような第２の開いた空間３０５が新しい第２のダミーパターンが生成されるのに充分な大きさを持つかを判断する（図１のステップ１４０）。もし、充分な大きさの第２の開いた空間３０５が存在すると、このような第２の開いた空間３０５に第２のダミーパターンのレイアウトを生成するために、逆像レイアウト４００または回路レイアウト３００に基づいて、同様に第２ダミーパターンのレイアウトを生成する。この時、図５乃至図９のレイアウト図を参照して説明したようにして第２のダミーパターンレイアウト生成を行うことができる。この時、縮小幅をより大きく、例えば、２倍程度大きく設定することによって、第２のダミーパターンレイアウトを第１ダミーパターンのレイアウト５１０と重ならないように安定的に生成できる。

図１０を参照すると、図４の逆像レイアウト４００を縮小させる、または、図５乃至図８の縮小されたレイアウトら４１０，４１１，４２０，４２１のいずれか一つを縮小させて、第５縮小レイアウト４３０を設定する。例えば、図６の第２縮小レイアウト４１１をＹ軸方向に第３縮小幅ａ２及び第５縮小幅ａ３を適用して縮小させて、第５縮小レイアウト４３０を設定する。第５縮小レイアウト４３０は、実質的に第２縮小レイアウト４１１に比べてＹ軸方向に相対的に大きい縮小幅を適用して縮小させたレイアウトとして理解すれば良い。この時、ａ１、ａ２及びａ３を同じ線幅、例えば、露光過程で具現されうる最小露光線幅とすれば、回路パターン３０１と第５縮小レイアウト４３０のＹ軸方向への離隔間隔は、最小露光線幅の３倍となる。また、第２縮小レイアウト４１１のアウトラインと第５縮小レイアウト４３０のアウトラインのＹ軸方向への離隔間隔は、最小露光線幅の２倍となる。

このように、第５縮小レイアウト４３０は第２縮小レイアウト４１１を基本として設定されるので、結果として回路パターン３０１のレイアウトに依存してその形状アウトラインが設定される。これにより、回路パターン３０１または第１ダミーパターンレイアウト５１０との重複やパターン不良の発生を好適に抑制または排除させることができる。また、第５縮小幅ａ３を設定する時にも同様に、露光条件または照明系条件、解像力などが反映されうるので、露光過程でパターン不良発生を抑制できる。

図１１を参照すると、第５縮小レイアウト４３０のＸ軸方向への大きさを、同様に、第４縮小幅ｂ２及び第６縮小幅ｂ３を適用して第６縮小レイアウト４３１を得る。この時、第６縮小幅ｂ３は、ｂ１やｂ２と同じ線幅に設定されることができ、よって、第６縮小レイアウト４３１のＸ軸方向で回路パターン３０１との離隔間隔は、ｂ１よりも２倍離隔されたｂ１の３倍に至る離隔間隔を有することになる。

図１２を参照すると、第２縮小レイアウト（図６の４１１）のＹ軸方向への大きさをａ２＋ａ３＋ａ４（第７縮小幅）だけ縮めて、第７縮小レイアウト４４０を得る。このような過程は、図７の第３縮小レイアウト４２０を縮小させる時、例えば、ａ１と同等な大きさのａ２を好適に第３縮小幅に設定した場合と同様にして行われることができる。この時、第３縮小レイアウト４２０に対してＹ軸方向への縮小大きさを２倍さらに適用して、第７縮小レイアウト４４０を得ることができる。

図１３を参照すると、第７縮小レイアウト４４０のＸ軸方向への大きさをｂ２＋ｂ３＋ｂ４（第８縮小幅）だけ縮めて、第８縮小レイアウト４４１を得る。図１３に提示された場合は、第８縮小レイアウト４４１が実質的にレイアウトに生成される程度のＸ軸方向へのマージンがない場合として理解すれば良い。

図１４を参照すると、得られた第６及び第８縮小レイアウト４３１，４４１のデータを用いて、回路レイアウト３００の回路パターン３０１レイアウトに２次的に配置される第２ダミーパターンのレイアウト５３０を得る（図１のステップ１３０の繰り返し）。このような過程は実質的に図１３に提示された第８縮小レイアウト４４１のようにそれ以上の実際縮小レイアウトが実質的に生成されないまで行われることができる。第８縮小レイアウト４４１が実質的に生成されないので、第２ダミーパターンのレイアウト５３０は、図１１に提示されたような第６縮小レイアウト４３１と同等なアウトラインを持つレイアウトとして生成される。実質的には、第１ダミーパターンのレイアウト５１０の生成時と同様に、第８縮小レイアウト４４１から第６縮小レイアウト４３１を差し引くことによって、第２ダミーパターンのレイアウト５３０のアウトラインに対するデータが、コンピュータなどの演算によって自動的に得られる。

このように、第２ダミーパターンのレイアウト５３０またはそれ以上のさらに他のダミーパターンのレイアウトは、第１ダミーパターンのレイアウト５１０を生成するアルゴリズムと同等なアルゴリズムを反復して行うものの、レイアウトの縮小幅をより大きく設定することによって得られる。第２ダミーパターンのレイアウト５３０及びさらに得られる他のダミーパターンのレイアウトは、第１ダミーパターンのレイアウト５１０が得られる過程と同様に、回路レイアウト３００またはこれに係る逆像レイアウト４００を基本としてレイアウトの縮小及び差し引きによって得られることができる。これにより、第２ダミーパターンのレイアウト５３０の形状アウトラインは実質的に回路レイアウト３００のアウトラインに依存するようになる。

図１を再び参照すると、上記のようなさらに他のダミーパターンレイアウトの生成（ステップ１３０）は、ダミーパターンを生成する開いた空間（図９の３０５）が確保される限り、続けて繰り返し行うことができる。このようなダミー生成は、説明したようなアルゴリズム過程をコンピュータなどを用いてデータ演算することで、手作業ではなく自動演算で行うことができる。その結果、ダミー生成にかかる時間が大幅に低減可能になる。

図１５を参照すると、得られた第１及び第２ダミーパターンのレイアウト（５１０，５３０：５００）を回路レイアウト３００に挿入結合して、ダミーパターンレイアウト５００の挿入された回路レイアウト３００を得る。その後、ダミー生成過程中に発生しうる回路の小さい突出部分であるジョグや小さい溝であるノッチのように実際ダミーパターンとして不適切な部分を、ダミーパターンレイアウト５００から除去する過程を行う（図１のステップ１５０）。続いて、ジョグやノッチ以外の不適切な線幅を持ったりまたは実際露光されてウェハ上に実際パターンとして転写し難い追加的なエラー部分を除去する（図１のステップ１６０）。このようなダミーエラー部分５５０を除去する過程は、ルール検査のような設計されたレイアウトを検査して補正する方法を用いて行えば良い。

図１６を参照すると、ダミーパターンレイアウト（図１５の５００）からダミーエラー部分５５０を除去する。例えば、パターン同士間の離隔間隔ｂ５を、与えられた数値だけ一括縮小させ、このような縮小された離隔間隔をルールチェックなどで検査して、パターンブリッジなどが発生する部分を除去する。この時、空間的に確保されない不適切な線幅を持つ部分のような追加的なエラー部分もまた除去されうる。このようにして、ダミーパターンレイアウト５００を補正して、ジョグ及びノッチなどのようなダミーエラー部分５５０が除去された第１補正ダミーパターンレイアウト５０１を生成させる。

例えば、ダミーパターンレイアウト（図１５の５００）及び回路レイアウト３００をなすパターン同士間のＸ軸方向、例えば、回路パターン３０１が延びる方向に垂直な方向へのパターン間の離隔間隔ｂ５に対して、単位大きさ（例えば、ｎｍ単位が寸法単位に適用される時１ｎｍ）だけ小さいｂ５−１を離隔間隔として適用して、大きさの変わったレイアウトを生成する。生成されたレイアウトに対して、パターンブリッジなどのパターン不良発生を検査するルールチェックなどのような検査方法を用いて、パターン離隔間隔の適切性を検査する。この時、検査によってブリッジ現象が発生すると予測される部分を訂正して、第１補正ダミーパターンレイアウト５０１を生成する。単位寸法１ｎｍを、例えば６０ｎｍの離隔間隔から差し引くということは、１ｎｍを差し引くことによって、パターンブリッジ発生が禁じられる領域を確保する意味として解釈されることができる。これによって、生成された第１補正ダミーパターンレイアウト５０１は、ジョグまたはノッチなどで代表されうるダミーエラー部分５５０のパターンが消されて除去されるようになる。

図１７を参照すると、第１補正ダミーパターンレイアウト５０１のパターン同士間の離隔間隔が元来設定された離隔間隔ｂ５となるように、第１補正ダミーパターンレイアウト５０１の離隔間隔を調節して、ジョグなどが排除された第２補正ダミーパターンレイアウト５０２を生成する。第２補正ダミーパターンレイアウト５０２のパターン離隔間隔の調整によって第１補正レイアウト５０１の大きさが調節されたものと理解すれば良い。このようなＸ軸方向へのジョグなどのようなダミーエラー除去過程は、パターン離隔間隔ｂ５から差し引かれる単位数値をより大きい数値、例えば２ｎｍと調節して、さらに繰返しても良い。

図１８を参照すると、第２補正ダミーパターンレイアウト５０２をＹ軸方向に上側及び底側に増やして、すなわち、Ｙ軸方向へのパターン離隔間隔ａ５を単位寸法だけ縮めたａ５−１ｎｍを適用して、大きさの変わった上側及び底側に拡張されたレイアウトを生成する。生成されたレイアウトに対して、パターンブリッジなどのパターン不良発生を検査するルールチェックなどのような検査方法を用いて、パターン離隔間隔の適切性を検査する。この時、検査によってブリッジ現象が発生すると予測される部分を訂正して、第３補正ダミーパターンレイアウト５０３を生成する。これにより、第３補正ダミーパターンレイアウト５０３は、Ｙ軸方向へのジョグまたはノッチなどのようなダミーエラー部分（図１５の５５０）が除去されたレイアウトとして生成されることができる。

図１９を参照すると、第３補正ダミーパターンレイアウト５０３のパターン同士間の離隔間隔を、元来の離隔間隔ａ５となるように、第３補正ダミーパターンレイアウト５０３の離隔間隔を調節して縮小する。これにより、ジョグなどが排除された第４補正ダミーパターンレイアウト５０４を生成する。第４補正ダミーパターンレイアウト５０４のパターン離隔間隔の調整によって第３補正レイアウト５０３の大きさが調節されたものと理解すれば良い。このようなＹ軸方向へのジョグなどのようなダミーエラー除去過程は、パターン離隔間隔ａ５に差し引かれる単位をより大きい数値に調節して、さらに繰返しても良い。

図２０及び図２１を参照すると、第４補正レイアウト（図１９の５０４）に対してＸ軸方向への追加的な２次ジョグなどを除去する過程を、図１６及び図１７を参照して説明した通りにして行うことができる。例えば、第４補正ダミーパターンレイアウト（図１９の５０４）から追加的にジョグなどのようなダミーエラーを除去する。本実施例では、パターン同士間の離隔間隔ｂ６を、与えられた単位数値だけＸ軸方向に縮小させ、このような縮小された離隔間隔ｂ６−１及びパターンの線幅などをルールチェックなどで検査して、パターンブリッジなどが発生する部分を除去する。

パターン間の離隔間隔ｂ６に対して、単位大きさだけ小さいｂ６−１を離隔間隔として適用して、大きさの変わったレイアウトを生成する。生成されたレイアウトに対して、ルールチェックなどのようなパターンブリッジなどのパターン不良発生を検査する検査方法を用いて、パターン離隔間隔の適切性を検査する。この時、検査によってブリッジ現象が発生すると予測される部分を訂正して、第５補正ダミーパターンレイアウト５０５を生成する。

図２１を参照すると、第５補正ダミーパターンレイアウト５０５のパターン同士間の離隔間隔が元来の離隔間隔ｂ６となるように、第５補正ダミーパターンレイアウト５０５の離隔間隔を調節して、ジョグなどが排除された第６補正ダミーパターンレイアウト５０６を生成する。第６補正レイアウト５０６はジョグなどが除去されたレイアウトであるので、図１５のダミーパターンレイアウト５００に代えて回路パターンレイアウト３００に挿入して、最終レイアウトを得る（図１のステップ１７０）。

このように最終ダミーパターンレイアウト５０６と回路レイアウト３００を含む全体レイアウトを、実際フォトマスク基板やウェハ上に転写する前に、露光過程に発生する光近接効果（ＯＰＥ：Optical Proximity Effect）を考慮した補正、例えば、光近接効果補正（ＯＰＣ；Optical Proximity Correction）を行うことができる。その結果は、図２２に提示するように、ＯＰＣされたダミーパターンレイアウト５９０及び回路レイアウト３９０となりうる。

図２３は、図２２のＯＰＣされたレイアウトデータに対してモデルベース接近方式を基盤とするシミュレーションを通じて描かれた等高線図である。また、図２４は、図２２のＯＰＣされたレイアウトデータに対してシミュレーションを通じて得られた空間上地図を示す。図２５は、図２２のＯＰＣされたレイアウトデータに対してシミュレーションを通じて、露光工程上マージンを確認するために、与えられた露光エネルギー条件に対して−１０％／０％／１０％と露光エネルギーを変化させた場合に得られる等高線図である。図２６は、図２５の‘２６’部分を拡大した等高線図である。

図２３乃至図２６のシミュレーション結果は、本発明の実施例で提示する方法によって具現されるダミーパターンレイアウト（図２２の５９０）が挿入された回路パターンにおいて、露光工程上の工程マージンが大きく増加することを立証している。図２３及び図２４の結果からは、パターン同士間のブリッジやネッキング現象が效果的に排除されていることがわかる。また、図２５の結果から確認できるように、露光エネルギーを変化させてもブリッジやネッキング現象発生が抑えられて、露光工程マージンをより確保することができる。また、６０ｎｍデザインルールでフォーカスマージンを略±８０ｎｍ変化させても、ブリッジやネッキング現象の発生が明らかに改善される結果が得られ、フォーカス深さの改善もまた図られる。

図１を再び参照すると、図２２に示すように、ＯＰＣされたダミーパターンレイアウト５９０及び回路レイアウト３９０を含む最終レイアウトをフォトマスク上に転写して、マスクパターンを形成する（ステップ１８０）。その後、フォトマスクを用いる露光過程を行って、最終レイアウトをウェハ上に転写する（ステップ１９０）。この時、露光過程で用いられる露光条件、例えば、ダイポール照明系条件などは、ダミーパターン挿入時に考慮に入れて反映されたため、パターン露光工程上工程マージンの改善を実現できる。

ダイポール照明系を使用する場合、例えば、Ｘ軸方向とＹ軸方向に対する解像力差がある。したがって、ダミーパターンレイアウト（図２２の３９０）を生成する時、Ｘ軸方向に対する挿入条件とＹ軸方向に対する挿入条件を、上記のような解像力差を考慮して別に適用する。その結果、露光過程における工程マージンがさらに確保できる。ダイポール照明系ではなく他の方向の変形照明系、例えば、クォドラポール照明系の場合、基準となる軸方向を変更することによって、ダミーパターン生成時に露光条件が反映されることができる。

以上では、フラッシュメモリのページバッファ領域におけるビットラインのためのレイアウトに挙げて本発明を説明してきたが、配線の他、コンタクトホールのためのレイアウトにも本発明の実施例は応用可能である。また、ビットライン以外の金属連結配線構造のためのレイアウトに本発明は適用可能であり、フラッシュメモリ素子の場合だけでなく、ＤＲＡＭメモリ素子の場合にも適用されることができる。

なお、本発明は、露光過程で使われるフォトマスク上に具現されたレイアウトに適用されることができる。例えば、位相反転マスクやバイナリマスクに、本発明の実施例によるレイアウトが適用されることができる。また、ウェハ上に直接パターンを転写するマスク非使用リソグラフィ過程にも本発明の実施例によるレイアウトは適用可能である。また、ビットラインのような回路配線の外に、ＣＭＰダミーまたはゲート補助ダミーなどを形成する過程に適用されることもできる。

以上では本発明を具体的な実施例に挙げて詳細に説明してきたが、これらの実施例は、本発明を限定するためのものではなく、当該技術分野における通常の知識を持つ者に本発明をより完全に説明するために例示されるものとして解釈されるべきである。したがって、本発明は、本発明の技術的思想内で当該技術分野における通常の知識を持つ者にとって様々に変形や改良可能であることは明らかである。

本発明の実施例による自己組立ダミーパターンが挿入された回路レイアウトを用いた半導体素子製造方法を説明するための概略工程流れ図である。本発明の実施例による自己組立ダミーパターンが挿入された回路レイアウトを用いた半導体素子製造方法を説明するための概略レイアウト図である。本発明の実施例による自己組立ダミーパターンが挿入された回路レイアウトを用いた半導体素子製造方法を説明するための概略レイアウト図である。本発明の実施例による自己組立ダミーパターンが挿入された回路レイアウトを用いた半導体素子製造方法を説明するための概略レイアウト図である。本発明の実施例による自己組立ダミーパターンが挿入された回路レイアウトを用いた半導体素子製造方法を説明するための概略レイアウト図である。本発明の実施例による自己組立ダミーパターンが挿入された回路レイアウトを用いた半導体素子製造方法を説明するための概略レイアウト図である。本発明の実施例による自己組立ダミーパターンが挿入された回路レイアウトを用いた半導体素子製造方法を説明するための概略レイアウト図である。本発明の実施例による自己組立ダミーパターンが挿入された回路レイアウトを用いた半導体素子製造方法を説明するための概略レイアウト図である。本発明の実施例による自己組立ダミーパターンが挿入された回路レイアウトを用いた半導体素子製造方法を説明するための概略レイアウト図である。本発明の実施例による自己組立ダミーパターンが挿入された回路レイアウトを用いた半導体素子製造方法を説明するための概略レイアウト図である。本発明の実施例による自己組立ダミーパターンが挿入された回路レイアウトを用いた半導体素子製造方法を説明するための概略レイアウト図である。本発明の実施例による自己組立ダミーパターンが挿入された回路レイアウトを用いた半導体素子製造方法を説明するための概略レイアウト図である。本発明の実施例による自己組立ダミーパターンが挿入された回路レイアウトを用いた半導体素子製造方法を説明するための概略レイアウト図である。本発明の実施例による自己組立ダミーパターンが挿入された回路レイアウトを用いた半導体素子製造方法を説明するための概略レイアウト図である。本発明の実施例による自己組立ダミーパターンが挿入された回路レイアウトを用いた半導体素子製造方法を説明するための概略レイアウト図である。本発明の実施例による自己組立ダミーパターンが挿入された回路レイアウトを用いた半導体素子製造方法を説明するための概略レイアウト図である。本発明の実施例による自己組立ダミーパターンが挿入された回路レイアウトを用いた半導体素子製造方法を説明するための概略レイアウト図である。本発明の実施例による自己組立ダミーパターンが挿入された回路レイアウトを用いた半導体素子製造方法を説明するための概略レイアウト図である。本発明の実施例による自己組立ダミーパターンが挿入された回路レイアウトを用いた半導体素子製造方法を説明するための概略レイアウト図である。本発明の実施例による自己組立ダミーパターンが挿入された回路レイアウトを用いた半導体素子製造方法を説明するための概略レイアウト図である。本発明の実施例による自己組立ダミーパターンが挿入された回路レイアウトを用いた半導体素子製造方法を説明するための概略レイアウト図である。本発明の実施例による自己組立ダミーパターンが挿入された回路レイアウトを用いた半導体素子製造方法を説明するための概略レイアウト図である。本発明の実施例による自己組立ダミーパターンが挿入された回路レイアウトを用いた半導体素子製造方法の効果を説明するためのシミュレーション結果である。本発明の実施例による自己組立ダミーパターンが挿入された回路レイアウトを用いた半導体素子製造方法の効果を説明するためのシミュレーション結果である。本発明の実施例による自己組立ダミーパターンが挿入された回路レイアウトを用いた半導体素子製造方法の効果を説明するためのシミュレーション結果である。本発明の実施例による自己組立ダミーパターンが挿入された回路レイアウトを用いた半導体素子製造方法の効果を説明するためのシミュレーション結果である。

符号の説明

３００原本回路レイアウト、４００逆像レイアウト、４１０第１縮小レイアウト、４１１第２縮小レイアウト、４２０第３縮小レイアウト、５１０第１ダミーパターンレイアウト。

Claims

原本回路レイアウトを設計する段階と、
前記回路レイアウトの逆像レイアウトを得る段階と、
前記逆像レイアウトを縮小させた縮小レイアウトを得る段階と、
前記縮小レイアウトのアウトライン及び所定の線幅を有し、前記回路レイアウトに自己組立（セルフアセンブル）されたダミーパターンのレイアウトを得る段階と、
前記ダミーパターンのレイアウト及び前記回路レイアウトを結合させる段階と、
前記結合されたレイアウトを半導体基板上に転写する段階と、
を備える、半導体素子製造方法。
前記原本回路レイアウトは、メモリ素子の金属配線の回路レイアウトとして設計される、請求項１に記載の半導体素子製造方法。
前記原本回路レイアウトは、フラッシュメモリ素子のページバッファ回路を構成するビットラインの回路レイアウトとして設計される、請求項１に記載の半導体素子製造方法。
前記原本回路レイアウトは、配線連結構造のための連結コンタクトの配置レイアウトとして設計される、請求項１に記載の半導体素子製造方法。
前記縮小レイアウトの縮小幅に比べてより大きい縮小幅で前記逆像レイアウトを縮小させた第２縮小レイアウトを得る段階と、
前記第２縮小レイアウトのアウトライン及び所定の線幅を有し、前記第１ダミーパターンに比べて前記回路パターンに対してより遠く配置される第２ダミーパターンのレイアウトを得る段階と、
前記第２ダミーパターンのレイアウトを前記回路レイアウトに結合させる段階と、
をさらに備える、請求項１に記載の半導体素子製造方法。
前記結合されたレイアウトをフォトマスク基板上に転写する段階と、
前記フォトマスクを用いる露光過程を行って、前記レイアウトを前記半導体基板上に転写してフォトマスクを形成する段階と、
をさらに備える、請求項１に記載の半導体素子製造方法。
前記露光過程は、対称性照明系または非対称性照明系を含む露光条件で行われる、請求項６に記載の半導体素子製造方法。
前記フォトマスクは、前記結合されたレイアウトが転写されたバイナリマスクまたは位相反転マスクで形成される、請求項６に記載の半導体素子製造方法。
原本回路レイアウトを設計する段階と、
前記回路レイアウトの逆像レイアウトを得る段階と、
前記逆像レイアウトを第１縮小幅で縮小させた第１縮小レイアウトを得る段階と、
前記第１縮小レイアウトを第２縮小幅で縮小させた第２縮小レイアウトを得る段階と、
前記第１縮小レイアウトから前記第２縮小レイアウトを差し引いて、前記回路レイアウトに自己組立（セルフアセンブル）されたダミーパターンのレイアウトを得る段階と、
前記ダミーパターンのレイアウト及び前記回路レイアウトを結合させる段階と、
前記結合されたレイアウトを半導体基板上に転写する段階と、
を備える、半導体素子製造方法。
前記原本回路レイアウトは、フラッシュメモリ素子のページバッファ回路を構成するビットラインの回路レイアウトとして設計される、請求項９に記載の半導体素子製造方法。
前記第２縮小レイアウトを第３縮小幅で縮小させた第３縮小レイアウトを得る段階と、
前記第３縮小レイアウトを第４縮小幅で縮小させた第４縮小レイアウトを得る段階と、
前記第３縮小レイアウトから前記第４縮小レイアウトを差し引いて、第２ダミーパターンのレイアウトを得る段階と、
前記第２ダミーパターンのレイアウトを前記回路レイアウトに結合させる段階と、
をさらに備える、請求項９に記載の半導体素子製造方法。
前記第２縮小幅に比べてより大きい縮小幅で前記逆像レイアウトを縮小させた第３縮小レイアウトを得る段階と、
前記第３縮小レイアウトのアウトライン及び所定の線幅を有し、前記第１ダミーパターンに比べて前記回路パターンに対してより遠く配置される第２ダミーパターンのレイアウトを得る段階と、
前記第２ダミーパターンのレイアウトを前記回路レイアウトに結合させる段階と、
をさらに備える、請求項９に記載の半導体素子製造方法。
原本回路レイアウトを設計する段階と、
前記回路レイアウトを転写する露光条件を設定する段階と、
前記回路レイアウトの逆像レイアウトを得る段階と、
前記逆像レイアウトを、Ｘ軸方向に対する前記露光条件を反映して設定された第１縮小幅で前記Ｘ軸方向に縮小させた第１縮小レイアウトを得る段階と、
前記第１縮小レイアウトを、前記Ｘ軸方向と直交するＹ軸方向に対する前記露光条件を反映して設定された第２縮小幅で前記Ｙ軸方向に縮小させた第２縮小レイアウトを得る段階と、
前記第２縮小レイアウトを、前記Ｘ軸方向に第３縮小幅及び前記Ｙ軸方向に第４縮小幅で縮小させた第３縮小レイアウトを得る段階と、
前記第２縮小レイアウトから前記第３縮小レイアウトを差し引いて、前記回路レイアウトに自己組立（セルフアセンブル）されたダミーパターンのレイアウトを得る段階と、
前記ダミーパターンのレイアウト及び前記回路レイアウトを結合させる段階と、
前記結合されたレイアウトを半導体基板上に転写する段階と、
を備える、半導体素子製造方法。
前記原本回路レイアウトは、メモリ素子の金属配線の回路レイアウトとして設計される、請求項１３に記載の半導体素子製造方法。
前記原本回路レイアウトは、フラッシュメモリ素子のページバッファ回路を構成するビットラインの回路レイアウトとして設計される、請求項１３に記載の半導体素子製造方法。
前記原本回路レイアウトは、配線連結構造のための連結コンタクトの配置レイアウトとして設計される、請求項１３に記載の半導体素子製造方法。
前記露光条件は、前記Ｘ軸及びＹ軸方向に対して同等な露光解像力を持つ対称性照明系を含む、または、
前記Ｘ軸及びＹ軸方向に対して異なる露光解像力を持つ非対称性照明系を含む、請求項１３に記載の半導体素子製造方法。
前記第１縮小幅及び前記第２縮小幅は、前記露光条件によって同等な数値または異なる数値にそれぞれ設定される、請求項１３に記載の半導体素子製造方法。
前記第３縮小レイアウトを、前記Ｘ軸方向に第５縮小幅及び前記Ｙ軸方向に第６縮小幅で縮小させた第４縮小レイアウトを得る段階と、
前記第４縮小レイアウトを、前記Ｘ軸方向に第７縮小幅及び前記Ｙ軸方向に第８縮小幅で縮小させた第５縮小レイアウトを得る段階と、
前記第４縮小レイアウトから前記第５縮小レイアウトを差し引いて、第２ダミーパターンのレイアウトを得る段階と、
前記第２ダミーパターンのレイアウトを前記回路レイアウトに結合させる段階と、
をさらに備える、請求項１３に記載の半導体素子製造方法。
前記第１ダミーパターンのレイアウトに比べて、前記回路パターンに対してより遠く配置されるように前記逆像レイアウトを縮小させた第４縮小レイアウトを得る段階と、
前記第４縮小レイアウトのアウトライン及び与えられた線幅を持つ第２ダミーパターンのレイアウトを得る段階と、
前記第２ダミーパターンのレイアウトを前記回路レイアウトに結合させる段階と、
をさらに備える、請求項１３に記載の半導体素子製造方法。