JP2000112114A - 半導体装置及び半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 光の回折やレジスト現像、エッチング時のマ
イクロローディング効果等による近接効果により、ゲー
ト寸法が変動し、半導体装置の性能が劣化する。 【解決手段】 ゲート長方向のシフター幅が一定の位相
シフトマスクを用いて露光して、位相シフトマスクのシ
フターエッジの一部分に、設計されたゲートパターンを
形成し、シフターエッジ位置の残りの部分に、デバイス
構造的にはゲートと同一であるが回路上の機能を持たな
いダミーゲートパターンを、上記ゲートパターンから分
離して設けることにより、全てのゲートパターン及びダ
ミーゲートパターン間の最小距離を、ゲート末端部、角
部を除いてほぼ一定とする。 【効果】 簡便なマスク処理により、全てのゲートパタ
ーンの周辺配置状況を等価とすることができ、光の回折
やマイクロローデイング効果が一定となるため、ゲート
長のバラツキを抑えた高性能の半導体装置を実現するこ
とができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置、特に
ＣＭＯＳロジックをはじめとするロジック系半導体集積
回路を含む半導体装置、及びその製造方法、及びその製
造工程で用いられるパターン形成方法に関する。

【０００２】

【従来の技術】半導体集積回路（ＬＳＩ）の高性能化及
び高集積化は、回路パターンの微細化により達成されて
きた。特にロジック系ＬＳＩでは、その動作速度（動作
周波数）はトランジスタゲート長（Ｌｇ）の縮小により
向上されてきた。これらの回路形成には、現在、光リソ
グラフィ（縮小投影露光法）が用いられており、その解
像度向上は露光波長の短波長化と投影レンズ開口数増大
で達成されてきた。上記Ｌｇの推移は、現在ＫｒＦエキ
シマレーザ露光装置（波長２４８ｎｍ）を用いて０．１
８ミクロンに達している。又、集積度向上のためゲート
や配線の周期（ピッチ）の縮小も進んでおり、上述のＫ
ｒＦ露光装置を用いて０．５ミクロン以下が可能と考え
られている。又、ＡｒＦエキシマレーザ露光装置（波長
１９３nm）を用いることにより、上記Ｌｇ、ピッチとも
にさらに2割程度の微細化が可能であるが、その先は従
来の遠紫外線を用いた縮小投影露光法では実現困難と予
想される。

【０００３】一方、光リソグラフィにおいて光学系を変
えずにその解像性能を向上する方法として、位相シフト
マスクが知られている。この方法では、マスク上の特定
の開口部を透過する光の位相を制御する（通常反転させ
る）ことにより、光学系の解像度を従来マスクを用いた
場合と比較して格段に向上する。位相シフトマスクには
様々な種類が存在するが、そのうち解像度向上効果が最
も大きいのが周期型位相シフト法である。位相シフト法
については、例えば、「ＵＬＳＩリソグラフィ技術の革
新」第1章、第３４頁から第４０頁（サイエンスフォー
ラム社発行、１９９４年、東京）に論じられている。周
期型位相シフト法はその名のごとく、周期的パターンに
対しては適用しやすいが、一般に任意形状のパターンに
対しては必ずしも適用可能ではない。例えば、コの字型
パターンや3つの開口パターンが互いに最近接距離で配
置されている場合には位相配置が困難である。そこで、
任意形状のパターンを転写可能とするために位相シフト
マスクを含む複数のマスクを同一レジスト膜に多重露光
する方法が、日本国特許第2650962及び第2638561におい
て本発明者らにより出願されている。この方法は、特に
極めて細い線パターンを高精度に線幅を制御して形成す
る必要のある論理ＬＳＩのゲート加工等に応用されてい
る。即ち、ゲートの両側の開口部の位相が反転するよう
に位相シフター（マスク上で透過光の位相を反転させる
領域）を配置することにより、ゲートパターンの解像
度、線幅精度、焦点深度等を大幅に改善することができ
る。しかし、一般にシフターのエッジ部分が不要なパタ
ーンとして転写されてしまうため、これを防止するため
に元の設計パターンを2枚のマスクパターンに分解して
多重露光する必要がある。例えば図１に示すように活性
領域上の微細ゲートに対応する部分の両側に開口部１を
有し、隣り合う開口部の各々を透過する光の位相が反転
するよう位相シフター２を設けた第１のマスク１Ａ（図
１ａ）と、上記ゲート上をカバーする遮光パターン３
と、微細ゲート以外の領域で同一層で形成する遮光パタ
ーン４を含む第2のマスク１Ｂ（図１ｂ）を同一レジス
ト膜に多重露光する。これにより、ウエハー上に所望の
レジストパターン５（図１ｃ）が形成される。上記2枚
マスク上のパターンは図形演算により元の設計パターン
から自動生成可能であり、これを自動的に行うための専
用プログラムも開発されている。この方法を用いること
により、前述のゲート長はＫｒＦ露光装置を用いて０．
１２ミクロン程度まで可能と考えられている。なお、図
１ｃのレジストパターンを与えるマスクの組み合わせは
上記マスク１Ａと１Ｂに限らず、例えば１Ｂの代わりに
図１ｄに示すように微細ゲート上の遮光部を太らせたマ
スク１Ｄを用いる等してもよい。

【０００４】Ｌｇの微細化と並んで重要なのは、寸法の
高精度化である。Ｌｇに要求される寸法精度は通常設計
寸法の１０％程度であり、従って１０ｎｍレベルの寸法
制御が必要となる。寸法精度を劣化させる要因として、
隣接パターンの影響によりパターン寸法・形状が変動し
てしまう近接効果が問題となっている。即ち、図２(a)
に示すように様々に配置された同一Ｌｇを有するゲート
パターンをウエハー上に転写すると、エッチング後に得
られるゲートパターンの実際の寸法は図２(b)に示すよ
うにパターンの配置状況に応じて変化してしまう。この
現象は、光の回折による純光学的効果、レジスト中の反
応生成物の拡散、現像速度の現像面積依存性、エッチン
グ時の（マイクロ）ローディング効果、等の様々な効果
が複雑に絡み合ったものであることが分かっている。そ
こで、この問題を解決するためにあらかじめ上記近接効
果を見込んでマスクパターンの寸法を補正する光近接効
果補正技術が検討されている。即ち、図２（ｃ)に模式
的に示す様にマスク上でＬｇ設計寸法を補正しておくこ
とにより、実際にウエハー上で得られるゲートパターン
の寸法を図２(d)に示すように均一にすることができ
る。光近接効果補正については例えば、Proceedings of
SPIE, Vol. 3334, pp.921-931, 1998に論じられてい
る。

【０００５】

【発明が解決しようとする課題】しかしながら、上述の
近接効果補正は、補正に膨大な時間を要す等の問題点が
ある。特に、位相エッジを用いた場合、補正ルールが複
雑になる等の問題点がある。さらに、隣接ゲートまでの
距離に応じて露光特性が大きく変化する。特に、デフォ
ーカスに伴う線幅の変化の仕方（以下デフォーカス特
性）が大きく異なるため、ある最適フォーカス条件で近
接効果補正を行っても実際のウエハー上で焦点ずれが生
じると補正の効果が消えてしまうという問題点があっ
た。即ち、異なるピッチで配置された同一設計寸法パタ
ーンに対するフォーカス特性は、例えば図３(a)に示す
２つの曲線のようになる。ここで、2つのパターンの寸
法を最適焦点位置（デフォーカス＝０）で等しくするよ
うな近接効果補正を行うと、各パターンのフォーカス特
性は図３(b)に示したようになるが、想定される焦点変
動範囲における寸法変動はなんら改善されないことがわ
かる。

【０００６】又、近接効果は、パターン間の距離が小さ
くなるほど顕著となる。特に上記のデフォーカス特性の
変化を含む問題は、パターン中心間の距離が２λ／ＮＡ
（λは露光波長、ＮＡは露光装置の開口数）になると顕
著となる。前述の位相シフト法を用いるとゲート間のピ
ッチを短縮することが可能となるため、この問題は一層
深刻となる。さらに、位相シフト法では露光装置の空間
コヒーレンス度を高く（コヒーレンスファクタσを小さ
く）設定することが多いが、この場合、近接効果はさら
に顕著である。又、近接効果はレジストプロセスやエッ
チングの条件により大きく変化する一方、一度マスクを
製造してしまうと補正変更が困難なため、プロセス条件
の変更、変動に対応し難いという問題点もある。

【０００７】本発明は、近接効果によるゲート長のバラ
ツキを抑えた高性能の半導体装置を提供することを第１
の目的とする。さらに、光リソグラフィを用いてゲート
長０.２ミクロン以下の半導体装置を形成する際、近接
効果によるゲート長のバラツキを抑えつつゲート長及び
ゲート間ピッチの微細化を達成することのできる半導体
装置の製造方法を提供することを第２の目的とする。

【０００８】

【課題を解決するための手段】上記第１の目的は、高精
度が要求されるトランジスタのゲートパターンの周辺
に、デバイス構造的にはゲートと同一で、電気的に不活
性な（＝回路上の機能を持たない）なダミーゲートパタ
ーンを、電気的に活性な（＝回路上の機能を持つ）ゲー
トパターンに一定の距離を隔てて隣接して配置し、これ
により、全てのゲートパターン及びダミーゲートパター
ン間の最小距離を、ゲート末端部、角部を除いてほぼ一
定とすることにより達成される。このとき、ゲートパタ
ーンの中心間、又はゲートパターンの中心とダミーゲー
トパターンの中心間の距離が２λ／ＮＡ（λは露光波
長、ＮＡは露光装置の開口数）以下の範囲にある場合、
その変動幅を±１０％以下に抑えることが好ましい。

【０００９】さらに、上記ゲートパターンは、ウエハー
上の距離に換算して上記変動幅の範囲内でほぼ一定の幅
を有する位相シフターを有する位相シフトマスクの、上
記位相シフターのエッジに相当する部分に形成するもの
とすることにより達成される。上記ゲートパターンは、
所定の領域内で一定間隔で並ぶ1次元格子上に配置され
るように設計するようにしてもよい。又、上記ダミーゲ
ートパターンは、ゲートパターン形成後（エッチング
後）必要に応じて除去してもよい。

【００１０】上記第2の目的は、ゲート長方向のシフタ
ー幅が一定の位相シフトマスクを用いて露光して、上記
位相シフトマスクのシフターエッジの一部分に、設計さ
れたゲートパターンを形成し、上記シフターエッジ位置
の残りの部分に、デバイス構造的にはゲートと同一であ
るが回路上の機能を持たないダミーゲートパターンを、
上記ゲートパターンから分離して設けることにより、全
てのゲートパターン及びダミーゲートパターン間の最小
距離を、ゲート末端部、角部を除いて上記変動幅の範囲
内でほぼ一定とすることにより達成される。

【００１１】さらに、半導体装置の所定のゲート存在領
域内のゲートパターンを所定の1次元格子上に配置する
ように設計し、上記領域内で上記格子の周期に上記変動
幅の範囲内でほぼ等しい幅を有し、かつエッジが所望の
ゲートパターンの中心線上にほぼ一致する様に配置され
た位相シフターを含む第1の位相シフトマスクと、少な
くとも上記ゲートパターンを含む領域を遮光部とする第
2のマスクの各々を用いて同一レジスト膜を多重露光
し、しかる後に上記レジスト膜を現像してレジストパタ
ーンを形成し、上記レジストパターンをマスクとして、
上記被加工膜をエッチングすることにより達成される。
ここで、上記第2のマスクは、少なくとも上記ゲートパ
ターンの（Ｌｇ方向に）両側の格子上を遮光領域に含む
ことが好ましい。

【００１２】なお、図１に示すように遮光部をはさみ２
つの開口部が存在しその片方を透過する光の位相がほぼ
反転させた場合、図１（ａ）中拡大図に示す様に上記遮
光部の中心付近で上記２つの開口部エッジから等距離の
点を位相エッジ６（拡大図中点線で示す）と定義する。
従って、位相シフトマスクを作成するためのマスクデー
タ上における位相シフターパターンの輪郭、又は実際の
マスク上で位相をシフトさせるためのマスク基板掘り込
み領域のエッジとは必ずしも一致しない。又、この様に
定義された位相エッジから、位相０度の領域又は位相１
８０度の領域を隔てて隣接する位相エッジまでの距離を
シフター幅を定義する。

【００１３】

【発明の実施の形態】次に本発明の概要を図４を用いて
説明する。本発明の基本的な考え方は、所与のパターン
に対して近接効果を補正するのではなく、基本的に近接
効果による線幅変動が生じないようにパターンを生成す
るというものである。このために、第1に、ゲートパタ
ーンを形成するために周期型位相シフトマスクを利用す
るに際して、ゲート長方向のシフター幅の変動幅を±１
０％の範囲内に抑える。これにより、光学的な回折効果
が全てのパターンに対してほぼ等しくなり、パターン配
置条件の違いによる近接効果の変動に起因する寸法のバ
ラツキが抑制される。各ゲートパターンのデフォーカス
特性も等価となるため、デフォーカス時の寸法変動も最
小限に抑えられる。

【００１４】第2に、各ゲートパターンに対して、その
中心から一定距離（上記シフター幅）を隔てた線上に他
のゲートパターンが存在しない場合、この線上をほぼ中
心として上記ゲートと同一構造を持つダミーゲートパタ
ーンを設ける。上記ダミーゲートパターンは、上記位相
エッジに対応して自動的に発生する暗線を利用して形成
することができる。但し、適当な方法により、回路機能
上意味のないダミーゲートは本来のゲートパターンから
分離することが好ましい。これにより、ゲート上の任意
の点から隣接ゲート又は隣接ダミーゲートまでの最小距
離がほぼ一定となるため、現像、エッチング時に全ての
ゲートパターンの周辺状況が等価となる。従って、マイ
クロローデイング効果等による寸法変動が抑制される。

【００１５】なお、図４では、全てのゲートパターンの
両側にダミーパターンを設けたが、片側だけに設けても
ある程度の効果は期待できる。特に光の回折に起因する
近接効果に関しては低減が期待できる。この場合、図４
に示したように全てのゲートパターンが一定ピッチの格
子上に配置されている必要はないが、少なくとも位相シ
フターの幅だけは全て一定とすることが好ましい。

【００１６】以下、本発明の具体的な実施例について述
べる。以下の説明では、便宜上、ゲートパターンは全て
縦方向に走るものとする。よって、横方向、縦方向は各
々ゲート長方向、ゲート幅方向を意味する。

【００１７】（実施例１）まずセルベースＣＭＯＳ論理
集積回路のための論理回路パターンを次のように設計し
た。まず、対象とする全ての基本セル設計において、図
５(a)に模式的に示したように、微細ゲートパターンＧ
Ｔをその中心が所定の周期Ｐを有する縦方向に走る１次
元格子ＬＴ上に重なる様に配置する。次に、図５(b)に
模式的に示すように複数の基本セル（図中Ｃ１、Ｃ２、
Ｃ３）を組み合わせ配置して、論理ブロックＢ１を生成
する。隣接セル間の格子が整合する様に配置することに
より、論理ブロック全体が上記１次元格子により覆わ
れ、かつ、全ての微細ゲートパターンＧＴは上記格子Ｌ
Ｔ上に存在する。

【００１８】次に、活性領域ＡＶ上の全てのゲートパタ
ーン図形を、横方向両側に片側分２Ｐだけ（２Ｐより大
きくてもよい）広げ、さらに縦方向に適当な距離だけブ
ローデンした領域をゲート存在領域Ｒ１と定義する（図
６(a)）。この領域Ｒ１内に、格子周期に合わせた周期
型位相シフトマスクパターンＰＨＳを生成する。ＰＨＳ
は、領域Ｒ１に含まれる格子と格子の間を開口部ＡＰと
し、さらに、隣合う開口部を透過する光の位相が互いに
ほぼ反転する様に1つおきの開口部に位相シフターＳＨ
Ｆを設けたものである。領域Ｒ１のほぼ全面が、開口部
と位相シフタによって敷き詰められる。

【００１９】次に、Ｒ１同様、活性領域上の全てのゲー
トパターン図形を、横方向に１．５Ｐ（Ｐ以上２Ｐ未満
であればよい）広げ、さらに縦方向に適当な距離だけブ
ローデンした領域を領域Ｒ２と定義する（図６(b)）。
さらに、Ｒ２に含まれる格子上を遮光領域とするような
マスクパターンＰ１（図示せず）を生成する。Ｐ１の幅
は、ゲートパターンＧＴの幅と同一とした。ゲートパタ
ーンＧＴを適当量ブローデンしたパターンＰ２（図示せ
ず）をＰ１から差し引いたパターンをＤＭとする。ＤＭ
がダミーゲートパターンとなる。ＧＴとＤＭを加え、こ
れを縦横方向に各々適当量ブローデンしたパターンＯＰ
Ｑを生成する。上記領域Ｒ２以外の領域に対する設計パ
ターンＷＩＲＥとＯＰＱを加えたものをトリムマスクパ
ターンＴＲＭとする。

【００２０】なお、上記マスクパターンＡＰ、ＳＨＦ、
Ｐ１は次のようにして簡単に生成することができる。あ
らかじめ、図７に示すような格子ＬＴに合わせたパター
ンＸ１、Ｘ２、Ｘ３を用意しておく。ＡＰはＲ１とＸ１
＋Ｘ２の共通領域、ＳＨＦはＲ１とＸ１の共通領域を図
形演算により求めた。Ｐ１はＲ２とＸ３の共通領域によ
り求められる。

【００２１】この様にして生成した上記位相シフトパタ
ーンＰＨＳを含むマスクとトリムマスクパターンＴＲＭ
を含むマスクを同一レジスト膜に多重露光することによ
り、微細ゲートに対して位相シフトを適用しつつ、孤立
微細ゲートの周辺に電気的に不活性なダミーゲートパタ
ーンを発生し、さらに同一層マスク層に存在する微細ゲ
ート以外の各種パターン（ゲート用配線パターン）を形
成することができる。なお、パターン生成方法に関して
は、同様の結果が得られるものであれば上で述べたもの
に限定しない。

【００２２】ゲートを一定格子上に配置したため、位相
シフトパターンはセル内のパターン依存せず、従って論
理ブロック全体に対して一律に生成できる。これによ
り、各セルを設計、配置する段階では、一切位相シフト
のことを考慮する必要が無い。又、トリムマスクは一定
ルールに従って図形演算により生成される。基本セルの
段階でトリムマスクパターンを生成し、これらをブロッ
クとして組み上げた後でセル境界等を改めて再処理する
等してもよい。階層化図形演算ツールを使用することに
より、高速処理が可能である。

【００２３】次に、上記マスクパターンデータに基づい
てマスクを製造し、これを用いてＬＳＩのゲートパター
ンを加工した例について、図８を用いて模式的に説明す
る。まず、所定のＬＳＩ基板１１上に多結晶Ｓｉ膜、バ
リアメタル、タングステン膜、Ｓｉ酸化膜の積層膜から
なるゲート膜１２を堆積し、さらにこの上に所定の反射
防止膜１３を塗布、さらにその上にＫｒＦエキシマレー
ザ用ポジ型レジスト１４を塗布した（図８第１段）。上
記基板上にはあらかじめ所定の合わせマーク（図示せ
ず）が形成されている。次に、前記マスクパターンＰＨ
Ｓを有するマスク１５を上記合わせマークと位置合わせ
した後露光した（図8第２段）。露光にはＫｒＦエキシ
マレーザを光源とする縮小投影露光装置（図示せず）を
用いた。次いで上記同一レジスト膜１４に対して、前記
マスクパターンＴＲＭを有するマスク１６を上記合わせ
マークと位置合わせして順次露光した（図８第３段）。
しかる後、所定の熱処理を行うことによりレジスト中で
光照射量に応じて光化学反応が生じ、これによりレジス
トの可溶性が変化する。次に、レジスト膜を現像して、
所望のゲート、ダミーゲート、及びゲート層で形成する
配線パターンを形成すべき部分にレジストパターン１７
を形成した（図８第４段）。次に上記レジストパターン
をマスクとして反射防止膜と酸化膜をエッチングし、さ
らに上記酸化膜をマスクにゲート積層膜の残りの部分を
エッチングした後、レジスト、反射防止膜を除去して、
所望のゲートパターン１８、ダミーゲートパターン１
９、及びゲート層で形成する配線パターン２０を形成し
た。これにより、近接効果補正を行うことなく、図９に
示すような均一なゲート長を有するゲートパターンを、
ウエハーの全面に形成することができた。

【００２４】なお、ゲート積層膜材料、露光装置の種
類、レジストプロセス、ゲート形成プロセス等、本実施
例で述べたものに限定しない。又、２枚のマスクの露光
の順番についても変更して構わない。

【００２５】（実施例２）本発明の別の実施例を図１０
を用いて説明する。本実施例では、マスク設計時にゲー
ト存在領域Ｒ３及びゲート層配線領域Ｒ４をあらかじめ
定義する。まず、領域Ｒ３内部に開口パターンＡＰ２及
びシフターパターンＳＨＦ２を敷き詰めるように配置し
た暗視野マスクパターンＰＨＳ２を生成した。次に、上
記領域Ｒ３をレッセンした領域Ｒ２をパターンＰ３とす
るとともに、上記領域Ｒ２内部でゲート末端部を抽出
し、その先端部分にパターンＰ４を生成した。Ｐ３から
Ｐ４を差し引き、これに領域Ｒ４に同一層（ゲート層）
で形成する配線等のパターンＷＩＲＥ２を加えたパター
ン（Ｐ３−Ｐ４＋ＷＩＲＥ２）を遮光パターンとする明
視野マスクパターンＴＲＭ２を生成した。

【００２６】実施例１同様にして、マスクＰＨＳ２とマ
スクＴＲＭ２を多重露光した後、所定の現像処理及びゲ
ートエッチング加工を行った結果、図１１のパターンを
得た。Ｒ２内部の格子上に全てパターンが生成される
が、回路機能上意味のないパターンはマスクＴＲＭ２露
光において開口部Ｐ４に相当する部分で分離されるた
め、電気特性上何ら影響することはない。

【００２７】（実施例３）実施例２において、さらにダ
ミーゲートパターンのみをブローデンしたパターンを有
するマスクＴＲＭ３を生成し、これを用いて、ダミーゲ
ート意外の部分を保護するレジストパターンを形成した
後、露出するダミーゲートのみをエッチング除去した。
ゲートパターンのエッチングと同一条件で行ったが、ウ
エットエッチングを用いる等してもよい。このようにす
ることによって、例えば隣接ゲート間容量を低減するこ
とができた。

【００２８】

【発明の効果】以上、本発明によれば、ゲート長方向の
シフター幅が一定の位相シフトマスクを用いて露光し
て、上記位相シフトマスクのシフターエッジの一部分
に、設計されたゲートパターンを形成し、上記シフター
エッジ位置の残りの部分に、デバイス構造的にはゲート
と同一であるが回路上の機能を持たないダミーゲートパ
ターンを、上記ゲートパターンから分離して設けること
により、全てのゲートパターン及びダミーゲートパター
ン間の最小距離を、ゲート末端部、角部を除いてほぼ一
定とする。これにより、光学的な回折効果が全てのパタ
ーンに対してほぼ等しくなり、光近接効果の変動が抑制
されるとともに、現像、エッチング時に全てのゲートパ
ターンの周辺状況が等価となり、マイクロローデイング
効果等による寸法変動も抑制され、ゲート長のバラツキ
を抑えた高性能の半導体装置を実現することができる。

【図面の簡単な説明】

【図１】位相シフト法によるゲートパターン形成の原理
を模式的に示した図である。

【図２】近接効果とその従来対策方法である近接効果補
正の原理を模式的に示した図である。

【図３】従来対策方法の問題点を模式的に示した図であ
る。

【図４】本発明の原理を模式的に示した図である。

【図５】本発明の第１実施例における基本論理セルのレ
イアウトの一例を示す模式図である。

【図６】本発明の第１実施例によるマスクパターン生成
方法の一例を示す模式図である。

【図７】本発明の第１実施例によるマスクパターン生成
方法の一例を示す模式図である。

【図８】本発明の第１実施例によるゲートパターンの形
成工程を示す模式図である。

【図９】本発明の第１実施例により形成されるゲートパ
ターンを示す模式図である。

【図１０】本発明の第２実施例によるマスクパターン生
成方法の一例を示す模式図である。

【図１１】本発明の第２実施例により形成されるゲート
パターンを示す模式図である。

【符号の説明】

１：開口部、２：位相シフター、３、４：遮光パター
ン、５：レジストパターン、１Ａ、１Ｂ：マスク、Ｇ
Ｔ：微細ゲートパターン、ＬＴ：１次元格子、Ｃ１、Ｃ
２、Ｃ３：基本セル、Ｂ１：論理ブロック、ＡＶ：活性
領域、Ｒ１、Ｒ２、Ｒ３、Ｒ４：領域、ＰＨＳ：周期型
位相シフトマスクパターン、ＡＰ、ＡＰ２：開口部、Ｓ
ＨＦ、ＳＨＦ２：位相シフター、Ｘ１、Ｘ２、Ｐ１、Ｐ
２、Ｐ３、Ｐ４：パターン、ＤＭ：ダミーゲートパター
ン、ＯＰＱ：ＷＩＲＥ：ＴＲＭ：トリムマスクパター
ン、１１：ＬＳＩ基板、１２：ゲート積層膜、１３：反
射防止膜、１４：レジスト膜、１５、１６：マスク、１
７：レジストパターン、１８：ゲートパターン、１９：
ダミーゲートパターン、２０：ゲート層で形成する配線
パターン、ＰＨＳ２：暗視野マスクパターン、ＴＲＭ
２：明視野マスクパターンＴＲＭ２、ＴＲＭ３：マスク
パターン。

Claims (9)

【特許請求の範囲】
1. 【請求項１】トランジスタのゲートパターンの周辺に、
   回路上の機能を持たないダミーゲートパターンを、回路
   上の機能を有するゲートパターンに一定の距離を隔てて
   隣接し、ゲートパターンと隣接するゲートパターン又は
   ダミーゲートパターンまでの最小距離を、ゲート末端
   部、角部を除いて実質的に一定に配置することを特徴と
   する半導体装置。
2. 【請求項２】上記ゲートパターンのゲート長は０．５λ
   ／ＮＡ（λは露光波長、ＮＡは露光に用いる光学系の開
   口数）以下であり、かつ上記ゲートパターン及びダミー
   ゲートパターンは、各々の中心間距離Ｐが２λ／ＮＡ以
   下にあり、上記距離Ｐの変動幅が±１０％以内にあるこ
   とを特徴とする請求項１記載の半導体装置。
3. 【請求項３】上記ゲートパターン及び上記ダミーゲート
   パターンは、上記パターンをウェハー基板上に転写する
   際に用いられる位相シフトマスクの位相シフターのエッ
   ジに相当する部分に形成されることを特徴とする請求項
   １記載の半導体装置。
4. 【請求項４】上記ゲートパターンは、所定の領域内で一
   定間隔で並ぶ1次元格子上に配置されることを特徴とす
   る請求項１記載の半導体装置。
5. 【請求項５】ゲート長方向のシフター幅が実質的に一定
   である位相シフトマスクを用いて露光することにより、
   上記位相シフトマスクのシフターエッジの一部分に、設
   計された所望のゲートパターンを形成するとともに、上
   記シフターエッジ位置の残りの部分に、回路上の機能を
   持たないダミーゲートパターンを、上記ゲートパターン
   から分離して設ける工程を含むことを特徴とする半導体
   装置の製造方法。
6. 【請求項６】上記シフター幅Ｌは２λ／（ＮＡ＊Ｍ）
   （但しＭは露光に用いる光学系の縮小率）以下であり、
   上記幅Ｌの変動幅が±１０％以内にあることを特徴とす
   る請求項５記載の半導体装置の製造方法。
7. 【請求項７】半導体装置の所定のゲート存在領域内のゲ
   ートパターンを所定の1次元格子上に配置するように設
   計し、上記領域内で上記格子の周期に実質的に等しい幅
   を有し、かつエッジが所望のゲートパターンの中心線上
   に実質的に一致する様配置された位相シフターを含む第
   1の位相シフトマスクと、少なくとも上記ゲートパター
   ンを含む領域を遮光部とする第2のマスクの各々を用い
   て同一レジスト膜を多重露光する工程と、上記レジスト
   膜を現像してレジストパターンを形成する工程と、上記
   レジストパターンをマスクとして被加工膜をエッチング
   する工程を含むことを特徴とする半導体装置の製造方
   法。
8. 【請求項８】上記第2のマスクは、少なくとも上記ゲー
   トパターンの両側の格子上を遮光領域に含むことを特徴
   とする請求項７記載の半導体装置の製造方法。
9. 【請求項９】上記ダミーゲートパターンは、形成後除去
   されることを特徴とする請求項７記載の半導体装置の製
   造方法。