TWI770425B - 製造半導體元件之方法及用於製造半導體元件之系統 - Google Patents

Abstract

一種製造半導體元件的方法包括對於儲存於非暫時性電腦可讀媒體上之佈局圖而言，產生佈局圖，包括：選定佈局圖中之候選圖案，候選圖案為M_2nd層級中之第一導電圖案(第一M_2nd圖案)或M_1st層級中之第一導電圖案(第一M_1st圖案)；決定候選圖案滿足一或多個準則；以及改變候選圖案之大小，藉此修訂佈局圖。一種用於製造半導體元件的系統亦在此揭露。

Description

製造半導體元件之方法及用於製造半導 體元件之系統

本揭示文件是關於一種製造方法及系統，特別是關於製造半導體元件之方法及用於製造半導體元件之系統。

積體電路(「IC」)包括一或多個半導體元件。表示半導體元件之一種方式是藉由稱作佈局圖之平面圖。在設計規則的上下文中產生佈局圖。一組設計規則對佈局圖中之對應圖案的置放加以約束，例如，地理/空間限制、連接限制或其類似者。時常設計規則之集合包括與相鄰或鄰接單元中之圖案之間的間距及其他相互作用有關的設計規則子集，其中圖案表示金屬化之層中的導體。

通常，設計規則之集合特定用於製程技術節點，藉由此處理技術節點將基於佈局圖製造半導體元件。設計規則集合補償對應製程技術節點的可變性。此補償增加了由佈局圖產生之實際半導體元件將為佈局圖所基於之虛擬元件之可接受對應物的可能性。

本揭示案之實施例是關於一種製造半導體元件之方法，包括以下步驟。對於儲存於一非暫時性電腦可讀媒體上之一佈局圖而言，一半導體元件是基於該佈局圖，該佈局圖包括一第一金屬化層級及上覆該第一金屬化層級之一第二金屬化層級以及該第一金屬化層級與該第二金屬化層級之間的一第一互連層級，該佈局圖對應於該半導體元件中的一第一金屬化層、上覆該第一金屬化層之一第二金屬化層以及該第一金屬化層與該第二金屬化層之間的一第一互連層，產生該佈局圖，包括以下步驟。選定該佈局圖中之一候選圖案，該候選圖案為該第二金屬化層級中之一第一導電圖案或該第一金屬化層級中之一第一導電圖案；決定該候選圖案滿足一或多個準則；以及至少減小該候選圖案之一大小，藉此修訂該佈局圖。

本揭示案之實施例是關於一種用於製造半導體元件之系統，包括至少一個處理器；以及至少一個記憶體，其包括用於一或多個程式之電腦程式碼；其中該至少一個記憶體、該電腦程式碼及該至少一個處理器用以使該系統執行以下步驟。對於儲存於一非暫時性電腦可讀媒體上之一佈局圖而言，該半導體元件是基於該佈局圖，該佈局圖包括一第一金屬化層級及上覆該第一金屬化層級之一第二金屬化層級以及該第一金屬化層級與該第二金屬化層級之間的一第一互連層級，該佈局圖對應於該半導體元件中的一第一金屬化層及上覆該第一金屬化層之一第二金屬化層以及該第一金屬化層與該第二金屬化層之間的一第一互連層，產生該佈 局圖，包括以下步驟。選定該佈局圖中之一候選圖案，該候選圖案為該第二金屬化層級中之一第一導電圖案或該第一金屬化層級中之一第一導電圖案；決定該候選圖案滿足一或多個準則；以及改變該候選圖案之一大小，藉此修訂該佈局圖；其中該佈局圖進一步包括一電晶體層級，該電晶體層級對應於該半導體元件中之一電晶體層；以及在該第一金屬化層級與該電晶體層之間無金屬化層級。

本揭示案之實施例是關於一種製造半導體元件之方法，包含以下步驟。對於儲存於一非暫時性電腦可讀媒體上之一佈局圖而言，該半導體元件是基於該佈局圖，該佈局圖包括一第一金屬化層級及上覆該第一金屬化層級之一第二金屬化層級以及該第一金屬化層級與該第二金屬化層級之間的一第一互連層級，該佈局圖對應於該半導體元件中的一第一金屬化層及上覆該第一金屬化層之一第二金屬化層以及該第一金屬化層與該第二金屬化層之間的一第一互連層，產生該佈局圖，包含以下步驟。選定該佈局圖中之一候選圖案，該候選圖案為該第一金屬化層級中之一第一導電圖案；決定該候選圖案滿足一或多個準則；以及增大該候選圖案之一大小，藉以修訂該佈局圖。

100:半導體元件

101:電路巨集

102:列

104:單元區域

200A:佈局圖

200B:佈局圖

200C:佈局圖

200D:佈局圖

200E:佈局圖

200F:佈局圖

202:列

203N:子列

203P:子列

204(1)(A):單元

204(1)(B):單元

204(2)(C):單元

204(2)(D):單元

204(3)(E):單元

204(3)(F):單元

208N:主動區域圖案

208P:主要區域圖案

210(1):MD圖案

210(2):MD圖案

210(3):MD圖案

210(4):MD圖案

210(5):MD圖案

210(6):MD圖案

210(7):MD圖案

210(8):MD圖案

210(9):MD圖案

210(10):MD圖案

210(11):MD圖案

210(12):MD圖案

210(13):MD圖案

210(14):MD圖案

210(15):MD圖案

210(16):MD圖案

210(17):MD圖案

210(18):MD圖案

210(19):MD圖案

210(20):MD圖案

212(1):閘極圖案

212(2):閘極圖案

212(3):閘極圖案

212(4):閘極圖案

212(5):閘極圖案

212(6):閘極圖案

214(1):閘極圖案

214(2):閘極圖案

214(3):閘極圖案

214(4):閘極圖案

214(5):閘極圖案

214(6):閘極圖案

214(7):閘極圖案

214(8):閘極圖案

214(9):閘極圖案

214(10):閘極圖案

214(11):閘極圖案

214(12):閘極圖案

216(1):VGD圖案

216(2):VGD圖案

216(3):VGD圖案

216(4):VGD圖案

216(5):VGD圖案

216(6):VGD圖案

216(7):VGD圖案

216(8):VGD圖案

216(9):VGD圖案

216(10):VGD圖案

216(11):VGD圖案

216(12):VGD圖案

216(13):VGD圖案

216(14):VGD圖案

216(15):VGD圖案

216(16):VGD圖案

216(17):VGD圖案

216(18):VGD圖案

216(19):VGD圖案

216(20):VGD圖案

216(21):VGD圖案

216(22):VGD圖案

216(23):VGD圖案

218(1):M0圖案

218(2):M0圖案

218(3):M0圖案

218(4):M0圖案

218(5):M0圖案

218(6):M0圖案

218(7):M0圖案

218(8):M0圖案

218(9):M0圖案

218(10):M0圖案

218(11):M0圖案

218(12):M0圖案

218(12)':虛線形狀

218(13):M0圖案

218(14):M0圖案

218(14)':虛線形狀

218(15):M0圖案

218(16):M0圖案

218(17):M0圖案

218(18):M0圖案

218(19):M0圖案

218(20):M0圖案

218(20)':M0圖案

218(21):M0圖案

220(1):VIA0圖案

220(1)':虛線形狀

220(2):VIA0圖案

220(3):VIA0圖案

220(3)':虛線形狀

220(4):VIA0圖案

220(4)':虛線形狀

220(5):VIA0圖案

222(1):M1圖案

222(2):M1圖案

222(3):M1圖案

222(4):M1圖案

230:側邊界

232:縫隙

300A:佈局圖

300B:佈局圖

300C:佈局圖

300D:佈局圖

300E:佈局圖

300F:佈局圖

300G:佈局圖

300H:佈局圖

304(1)(A):單元

304(1)(B):單元

304(2)(C):單元

304(2)(D):單元

312(1):閘極圖案

312(2):閘極圖案

314(1):閘極圖案

314(2):閘極圖案

316(1):VGD圖案

318(1):VGD圖案

318(1)(A):M0圖案

318(2):M0圖案

318(2)(C):M0圖案

318(2)(D):M0圖案

318(3)(E):M0圖案

318(3)(F):M0圖案

318(4)(G):M0圖案

318(4)(H):M0圖案

320(1):VIA0圖案

336(1):OH/寬度

336(2):OH/寬度

336(3):OH/寬度

336(4):OH/寬度

338(1):第三部分

338(1)':虛線形狀

338(2):第五部分

338(2)':虛線形狀

338(3)':虛線形狀

338(4)':虛線形狀

400A:橫截面圖

400B:橫截面圖

400C:橫截面圖

400D:橫截面圖

410(2):MD結構

410(3):MD結構

412(1):閘極結構

412(2):閘極結構

416(2):VGD結構

416(3):VGD結構

418(2):導電M0區段

418(4):導電M0區段

418(5):VGD結構

420(1):VIA0圖案

420(1)':虛線形狀

420(2):VIA0結構

422(1):導電M1區段

422(1)':虛線形狀

422(2):M1區段

422(2)':虛線形狀

422(3):M1區段

450:ILD

452:電晶體層

454:M0層

456:V0層

458:M1層

460:層間介電層(ILD)

462:ILD

464:ILD

466:ILD

468:ILD

500:方法

502:方塊

504:方塊

602:方塊

604:方塊

606:方塊

610:方塊

612:方塊

620:方塊

622:方塊

630:方塊

632:方塊

640:方塊

642:方塊

650:方塊

652:方塊

660:方塊

662:方塊

670:方塊

672:方塊

674:方塊

676:方塊

678:方塊

680:方塊

682:方塊

700:電子設計自動化(EDA)系統

702:硬體處理器

704:非暫時性的電腦可讀儲存媒體

706:電腦程式碼

707:庫

708:匯流排

710:I/O介面

712:網路介面

714:網路

742:使用者介面(UI)

800:積體電路(IC)製造系統

820:設計室

822:IC設計佈局圖

830:遮罩室

832:資料準備

844:遮罩製造

845:遮罩

850:IC製造商/製造者(「晶圓廠」)

852:晶圓製造

853:半導體晶圓

860:IC元件

當結合隨附諸圖閱讀時，自以下詳細描述最佳地理解本揭示案之實施例之態樣。應注意，根據行業上之標 準實務，各種特征未按比例繪製。事實上，為了論述清楚，可任意地增大或減小各種特征之尺寸。

第1圖為根據一些實施例的方塊圖。

第2A圖至第2F圖為根據一些實施例的對應佈局圖200A至200F。

第3A圖至第3H圖為根據一些實施例的對應佈局圖300A至300H。

第4A圖至第4D圖為根據一些實施例的對應橫截面圖400A至400D。

第5圖為根據一些實施例的方法的流程圖。

第6A圖至第6E圖為根據一些實施例的對應方法的對應流程圖。

第7圖為根據一些實施例的電子設計自動化(EDA)系統的方塊圖。

第8圖為根據一些實施例的積體電路(IC)製造系統的方塊圖及與其相關聯的IC製造流程。

以下揭示內容提供用於實施所提供標的之不同特徵的許多不同實施例或實例。以下描述部件、值、操作、材料、佈置或其類似者之特定實例以簡化本揭示案之實施例。當然，此些僅為實例，且並不意欲為限制性的。預期其他部件、值、操作、材料、佈置或其類似者。舉例而言，在如下描述中第一特徵在第二特徵之上或在第二特徵上形成 可包括其中第一特徵與第二特徵形成為直接接觸之實施例，且亦可包括其中額外特徵可在第一特徵與第二特徵之間形成而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭示案之實施例可在各種實例中重複元件符號及/或字母。此重複是出於簡化及清楚之目的，且其自身並不表示所論述之各種實施例及/或配置之間的關係。

另外，為了描述簡單起見，可在本文中使用諸如「在……之下」、「低於」、「下部」、「在……上方」、「上部」及其類似術語之空間相對術語，以描述如諸圖中所圖示之一個元件或特征與另一(其他)元件或特征的關係。除了諸圖中所描繪之定向以外，此些空間相對術語意欲涵蓋元件在使用中或操作中之不同定向。裝置可以其他方式定向(旋轉90度或以其他定向)，且可同樣相應地解釋本文中所使用之空間相對描述詞。

對於一些實施例而言，產生佈局圖包括：選定佈局圖中之候選圖案，例如，M1圖案或M0圖案；決定候選圖案是否滿足一或多個準則；及改變候選圖案之大小而藉此修訂佈局圖，藉以改善了M0佈線資源。在一些實施例中，產生佈局圖之上下文為第一設計規則(設計規則1)、設計規則2、設計規則3或設計規則4。在其中上下文為設計規則3之一些實施例中，藉由減小候選圖案之大小來改變候選圖案之大小。在其中上下文為設計規則1或設計規則2之一些實施例中，藉由自佈局圖移除候選圖案來改變候選圖案之大 小。在其中上下文為設計規則4之一些實施例中，藉由增大候選圖案之大小來改變候選圖案之大小。

第1圖為根據一些實施例之半導體元件100的方塊圖。

在第1圖中，半導體元件100包括(除了其他以外)電路巨集(在後文中為巨集)101。在一些實施例中，巨集101為邏輯巨集。在一些實施例中，巨集101為SRAM巨集。在一些實施例中，巨集101為除了邏輯巨集或SRAM巨集以外的巨集。巨集101包括(除了其他以外)呈列102佈置之一或多個單元區域104。在一些實施例中，基於由本文所揭示之設計規則中之一或多者所產生的佈局圖來實施每一單元區域104，且因而每一單元區域104具有改善的M0佈線資源。

第2A圖至第2B圖為根據一些實施例之對應佈局圖200A至200B。

佈局圖200A表示初始佈局圖，且佈局圖200B表示根據一些實施例的由本文所揭示之實施例之一或多個方法產生的對應佈局圖。

第2A圖至第2B圖假設正交XYZ座標系統，其中X軸、Y軸及Z軸表示對應的第一、第二及第三方向。在一些實施例中，第一、第二及第三方向對應於與XYZ座標系統不同的正交座標系統。

在第2A圖中，佈局圖200A包括單元204(1)(A)。單元204(1)(A)表示基於佈局圖200A之半導 體元件中的單元區域。單元204(1)(A)安置於列202中，此列202大體上在第一方向上延伸(水平延伸)。儘管為了說明的簡單而未示出，但在一些實施例中，列202包括單元的額外例項，例如，單元204(1)(A)及/或其他單元。列202包括子列203N及203P。

佈局圖200A進一步包括：主動區域圖案208P及208N；MD圖案210(1)、210(2)、210(3)、210(4)、210(5)、210(6)、210(7)、210(8)、210(9)、210(10)及210(11)：閘極圖案212(1)、212(2)、212(3)、212(4)、212(5)、214(1)、214(2)、214(3)及214(4)；VGD圖案216(1)、216(2)、216(3)、216(4)、216(5)、216(6)、216(7)、216(8)、216(9)、216(10)、216(11)及216(12)；M0圖案218(1)、218(2)、218(3)、218(4)、218(5)、218(6)、218(7)、218(8)及218(9)：VIA0圖案(也被指稱為V0圖案，如第2A圖至第2F圖、第3A圖至第3H圖以及第4A圖至第4D圖所繪示)220(1)、220(2)、220(3)、220(4)及220(5)；以及M1圖案222(1)、222(2)、222(3)及222(4)。在一些實施例中，單元204(1)(A)包括：主動區域圖案208P及208N；MD圖案210(1)至210(11)；閘極圖案212(1)至214(4)；VGD圖案216(1)至216(12)；M0圖案218(2)至218(8)；M0圖案之部分218(1)及218(9)；VIA0圖案220(1)至220(5)；及M1圖案222(1)至222(4)。

在第2A圖之實例中，假設：M0圖案218(1)及218(9)為電網(power grid；PG)圖案，此些電網(PG)圖案 表示基於佈局圖200A製造之半導體元件之電網中的對應導體：且M0圖案218(2)至218(8)為佈線圖案，此些佈線圖案表示基於佈局圖200A製造之半導體元件的非PG導體。在一些實施例中，PG圖案218(1)被指定用於提供第一系統參考電壓，且PG圖案218(9)被指定用於提供第二系統參考電壓。在第2A圖中，PG圖案218(1)被指定用於提供VDD，且PG圖案218(9)被指定用於提供VSS。在一些實施例中，PG圖案218(1)被指定用於提供VSS，且PG圖案218(9)被指定用於提供VDD。在一些實施例中，PG圖案218(1)及218(9)被指定用於提供除了對應地提供VDD與VSS或對應地提供VSS與VDD以外的對應電壓。

主動區域圖案208P及208N、MD圖案210(1)至210(11)、閘極圖案212(1)至212(5)及214(1)至214(4)以及VGD圖案216(1)至216(2)包括在佈局圖200A之電晶體層級中，此電晶體層級對應於基於佈局圖200A之半導體元件的電晶體層。M0圖案218(1)至218(9)包括在佈局圖200A中之金屬化層級M0中，此金屬化層級M0對應於基於佈局圖200A之半導體元件的金屬化層M0。VIA0圖案220(1)至210(5)包括在佈局圖200A中之互連層級V0中，此互連層級V0對應於基於佈局圖200A之半導體元件的互連層V0。M1圖案222(1)至222(4)包括在M1金屬化層級中，此M1金屬化層級對應於基於佈局圖200A之半導體元件的金屬化層M1。

MD圖案210(1)至210(11)以及閘極圖案212(1)至212(5)及214(1)至214(4)位於主動區域圖案208P及208N之對應部分之上。在一些實施例中，主動區域圖案208P及208N位於基板圖案(未示出)之上。VGD圖案216(1)至216(12)位於MD圖案210(1)至210(7)及210(11)以及閘極圖案212(1)至212(5)的對應部分之上。M0圖案218(1)至218(9)位於對應VGD圖案216(1)至216(12)之上。VIA0圖案220(1)至220(5)位於對應M0圖案218(2)至218(5)及218(7)之上。M1圖案222(1)至222(4)位於對應VIA0圖案220(1)至220(5)之上。

佈局圖200A假設對應的半導體技術製程世代(process technology node)，此半導體技術製程世代包括用於產生佈局圖之各種設計規則。佈局圖200A進一步假設設計規則遵循編號慣例，其中金屬化之第一層級(M_1st)及對應的互連結構之第一層級(V_1st)對應地稱作M0及V0。佈局圖200A之層級M0及V0對應地表示基於佈局圖200A之半導體元件中的金屬化層M0及互連結構層V0。在一些實施例中，編號慣例假設M_1st層級及V_1st層級對應地稱作M1及V1。

主動區域圖案208P及208N以及M0圖案218(1)至218(9)具有大體上沿X軸延伸(水平地延伸)之對應長軸。MD圖案210(1)至210(11)、閘極圖案212(1)至212(5)及214(1)至214(4)以及M1圖案222(1)至222(4)具有大體上沿Y軸延伸(垂直地延伸)之對應長軸。

在第2A圖中，主動區域圖案208P及208N表示基於佈局圖200A之半導體元件中的對應PMOS及NMOS鰭片。因此，主動區域圖案208P及208N被指定用於對應的PMOS finFET及NMOS finFET配置，並稱作對應的鰭片圖案208P及208N。在一些實施例中，鰭片圖案208P及208N對應地被指定用於PMOS及NMOS配置。儘管為了說明的簡單而未示出，但在一些實施例中，子列203N及203P中之每一者包括對應地被指定用於PMOS finFET及NMOS finFET配置之兩個或更多個鰭片圖案。在一些實施例中，主動區域圖案208P及208N被指定用於平面電晶體配置，且因而表示基於單元204(1)(A)之單元區域中的對應主動區域。在一些實施例中，主動區域圖案208P及208N被指定用於奈米線配置。在一些實施例中，主動區域圖案208P及208N被指定用於奈米片配置。在一些實施例中，主動區域圖案208P及208N被指定用於環繞式閘極(Gate-All-Around,GAA)配置。在其中將主動區域稱作氧化物定尺寸(oxide-dimensioned,OD)之區域的一些實施例中，將主動區域圖案208P及208N稱作對應的OD圖案208P及208N。

在佈局圖200A中，MD圖案210(1)至210(11)表示基於佈局圖200A之半導體元件之電晶體層中的對應MD導電結構。閘極圖案212(1)至212(5)及214(1)至214(4)表示基於佈局圖200A之半導體元件之電晶體層中的對應閘極結構。VGD圖案216(1)至216(12)表示基於佈 局圖200A之半導體元件之電晶體層中的對應VG或VD結構。VG結構(參見第4B圖)將閘極結構電耦接至對應M0導電區段。VD結構(參見第4A圖)將汲極/源極結構電耦接至對應M0導電區段。M0圖案218(1)至218(9)表示基於佈局圖200A之半導體元件之金屬化層M0中的對應導電區段。VIA0圖案220(1)至220(5)表示基於佈局圖200A之半導體元件之互連層V0中的對應互連結構(例如，介層孔(via))。M1圖案222(1)至222(4)表示基於佈局圖200A之半導體元件之金屬化層M1中的對應導電區段。

在第2A圖中，閘極圖案212(1)至212(5)包括在單元204(1)(A)中。相對於X軸，閘極圖案214(1)至212(4)包括在單元204(1)(A)中。相對於Y軸，閘極圖案214(1)及214(3)大體上為共線的，且閘極圖案214(2)及214(4)大體上為共線的。在一些實施例(圖中未示)中，閘極圖案214(1)及214(3)合併並由切割圖案覆蓋，此切割圖案(實際上)導致對應於閘極圖案214(1)及214(3)之兩個離散閘極圖案。在一些實施例(圖中未示)中，閘極圖案214(2)及214(4)合併並由切割圖案覆蓋，此切割圖案(實際上)導致對應於閘極圖案214(2)及214(4)之兩個離散閘極圖案。

關於佈局圖200A，在一些實施例中，閘極圖案212(1)至212(5)為主動閘極圖案。在一些實施例中，閘極圖案214(1)至214(4)對應地被指定作為主動或虛設閘極圖案。在一些實施例中，取決於對應主動區域圖案208P及 208N相對於X軸在單元204(1)(A)之側邊界處是大體上連續或是大體上不連續，閘極圖案212(1)至212(5)及214(1)至214(4)對應地被指定作為主動或虛設閘極圖案。在一些實施例中，在主動區域圖案在單元204(1)(A)之側邊界處大體上連續的情況下，將此配置稱作連續氧化物擴散(continuous oxide diffusion,CNOD)配置。在存在CNOD配置之一些實施例中，覆蓋單元之側邊界的主動區域圖案之區域被指定用於摻雜，此導致對應半導體元件中的填充區域。在一些實施例中，在主動區域圖案在單元204(1)(A)之側邊界處大體上不連續的情況下，將此配置稱作擴散邊緣上的連續多晶矽(continuous poly over diffusion edge,CPODE)配置。在存在CPODE配置之一些實施例中，將絕緣體圖案(圖中未示)安置在表示主動區域圖案在單元之側邊界處斷開的區域之上。在一些實施例中，主動閘極圖案經指定以接收關於單元204(1)(A)所表示之電路之功能的信號。在一些實施例中，相對於X軸，虛設閘極圖案表示虛設閘極結構，此虛設閘極結構幫助提供對應於單元204(1)(A)之單元區域與相鄰(例如，鄰接)單元區域(圖中未示)之間的隔離。在一些實施例中，虛設閘極結構用以浮動，因此虛設閘極圖案對應地被指定為浮動的，例如，在CPODE配置的情況下。在一些實施例中，相對於X軸，虛設閘極結構用以接收抑制對應鰭片之下伏部分中之導電的電壓，例如，抑制對應鰭片之下伏部分中的反轉層，因此虛設閘極圖案對應地被指定為接收導電抑制電壓。

相對於X軸，閘極圖案212(1)至212(5)及214(1)至214(4)以一定距離(均勻距離)分離開。在一些實施例中，此均勻距離表示對應半導體技術製程世代之一個接觸多晶矽間距(contacted poly pitch,CPP)，例如，閘極圖案214(1)及212(1)以一個CPP分離開。因此，相對於X軸，單元204(1)具有為6個CPP的寬度。

單元204(1)(A)表示電路。在一些實施例中，單元204(1)(A)表示提供功能的電路。在一些實施例中，單元204(1)(A)表示提供邏輯功能的電路，且因此稱作邏輯單元。在一些實施例中，單元204(1)(A)表示邏輯功能AND，例如，四輸入AND(AND4)。在一些實施例中，單元204(1)至204(2)中之至少一者表示提供除了邏輯功能以外之功能的電路。

在第2A圖之實例中，單元204(1)(A)具有輸入標記A1、A2、A3及A4，及輸出標記Z，此些標記表示對應於單元204(1)(A)之半導體元件中之單元區域的對應輸入信號A1、A2、A3及A4以及輸出信號Z。輸入標記A1經由包括閘極圖案212(1)、VGD圖案216(2)、M0圖案218(4)、VIA0圖案220(1)及M1圖案222(1)之圖解路徑以圖解方式耦接至閘極圖案212(1)。輸入標記A2經由包括閘極圖案212(2)、VGD圖案216(9)、M0圖案218(6)、VIA0圖案220(4)及M1圖案222(2)之圖解路徑以圖解方式耦接至閘極圖案212(2)。輸入標記A3經由包括閘極圖案212(3)、VGD圖案216(4)及M0圖案218(5)之圖解路徑以圖解方式 耦接至閘極圖案212(3)。輸入標記A4經由包括閘極圖案212(4)、VGD圖案216(10)及M0圖案218(7)之圖解路徑以圖解方式耦接至閘極圖案212(4)。輸出標記Z經由包括MD圖案210(6)、VGD圖案216(7)、M0圖案218(3)、VIA0圖案220(3)及M1圖案222(4)之圖解路徑以圖解方式耦接至MD圖案210(6)。

回想佈局圖200A表示初始佈局圖，亦回想，佈局圖200B表示根據一些實施例的由本文所揭示之實施例之一或多個方法產生的對應佈局圖。更特定而言，佈局圖200B之單元204(1)(B)表示已根據一些實施例將包括第一設計規則(設計規則1)(以下論述)之方法應用於佈局圖200A。對應於單元204(1)(B)之單元區域的實例為第1圖之單元區域104。

佈局圖200B類似於佈局圖200A。第2B圖遵循與第2A圖之編號慣例類似的編號慣例。為了簡要起見，相比於類似之處，論述將更多地聚焦於第2B圖與第2A圖之間的差別。

在第2B圖中，與第2A圖相比較，已移除一些圖案。特定而言，在第2B圖中已移除第2A圖之VIA0圖案220(1)、220(4)及220(3)，如藉由對應的虛線形狀220(1)'、220(4)'及220(3)'所指示。又，在第2B圖中已移除第2A圖之M1圖案222(1)、222(2)及222(4)，如藉由對應的虛線形狀222(1)'、222(2)'及222(4)'所指示。

在一些實施例中，設計規則1如下：若唯一VIA0圖案被給定M1圖案覆蓋，則移除此給定M1圖案。更特定而言，給定M1圖案為圖解路徑的一部分，此圖解路徑包括給定M1圖案、唯一VIA0圖案及對應之下伏M0圖案。

在一些實施例中，設計規則1如下：對於被指定作為釘孔圖案之第一M1圖案而言，若第一VIA0圖案為被第一M1圖案覆蓋之唯一VIA0圖案，則移除第一M1圖案並替代地指定對應之下伏第一M0圖案作為釘孔圖案。

在一些實施例中，應如下來理解指定作為釘孔圖案：對於具有對應之上覆第一互連層級V_1st的第一金屬化層級M_1st中之第一導電圖案而言，指定第一導電圖案作為釘孔圖案指示出對於層級V_1st中之對應第一介層孔圖案而言，存在至少第一及第二允許的上覆位置，在此第一介層孔圖案處，第二金屬化層級中之至少對應的第二及第三導電圖案可被定位成覆蓋第一介層孔圖案。舉例而言，對於第一M0圖案及對應的上覆第一VIA0圖案而言，若第一VIA0圖案有多個位置(在此些位置處，對應M1圖案可被定位成覆蓋第一VIA0圖案)，則指定第一M0圖案作為釘孔圖案。舉例而言，對於第一M1圖案及對應的上覆第一VIA1圖案(也被指稱為V1圖案)而言，若第一VIA1圖案有多個位置(在此些位置處，對應M2圖案可被定位成覆蓋第一VIA1圖案)，則指定第一M1圖案作為釘孔圖案。在一些實施例中，分析給定M0/M1圖案相對於上覆圖案的關係以便決定是否將指定給定M0/M1作為釘孔圖案。在一些實施例中，被指 定作為釘孔圖案之狀態為與給定M0/M1圖案相關聯之性質，使得檢查給定M1圖案之屬性揭示出給定M1圖案是否為釘孔圖案。

在第2A圖中，指定M1圖案222(1)、222(2)及222(4)以及M0圖案218(5)及218(7)作為釘孔圖案。如此，關於M1圖案222(1)，對應介層孔圖案VIA1(1)(圖中未示)有多個允許的上覆位置，在此些位置處，對應M2圖案(圖中未示)可被定位成覆蓋介層孔圖案VIA1(1)。關於M1圖案222(2)，對應介層孔圖案VIA1(2)(圖中未示)有多個允許的上覆位置，在此些位置處，對應M2圖案(圖中未示)可被定位成覆蓋介層孔圖案VIA1(2)。關於M1圖案222(4)，對應介層孔圖案VIA1(3)(圖中未示)有多個允許的上覆位置，此些位置可被定位成覆蓋介層孔圖案VIA1(3)。

在佈局圖200A中，在被指定作為釘孔圖案之M1圖案當中，M1圖案222(1)、222(2)及222(4)中之每一者僅覆蓋一個VIA0圖案(亦即，對應的VIA0圖案220(1)、220(4)及220(3))。因此，設計規則1應用於M1圖案222(1)、222(2)及222(4)中之每一者。

在第2B圖中示出已將設計規則1應用於第2A圖之結果。佈局圖200B之單元204(1)(B)為將包括設計規則1之方法應用於佈局圖200A之結果，且更特定言之是應用於M1圖案222(1)、222(2)及222(4)。將設計規則1應用於第2A圖之結果包括：已自第2B圖移除VIA0圖案220(1)、 220(4)及220(3)以及M1圖案222(1)、222(2)及222(4)，如由對應的虛線形狀220(1)'、220(4)'、220(3)'、222(1)'、222(2)'及222(4)'所指示；且已指定M0圖案218(4)、218(6)、218(5)、218(7)及218(3)作為釘孔圖案。

在第2B圖中，指定M0圖案218(4)作為釘孔圖案指示出對應介層孔圖案220(1)"(圖中未示)有多個允許的上覆位置，在此些位置處，對應M1圖案(例如，220(1)")(圖中未示)可被定位成覆蓋介層孔圖案220(1)"。在第2B圖中，指定M0圖案218(6)作為釘孔圖案指示出對應介層孔圖案220(4)"(圖中未示)有多個允許的上覆位置，在此些位置處，對應M1圖案(例如，222(2)")(圖中未示)可被定位成覆蓋介層孔圖案220(4)"。在第2B圖中，指定M0圖案218(5)作為釘孔圖案指示出對應介層孔圖案VIA(4)(圖中未示)有多個允許的上覆位置，在此些位置處，對應M1圖案(圖中未示)可被定位成覆蓋介層孔圖案VIA(4)。在第2B圖中，指定M0圖案218(7)作為釘孔圖案指示出對應介層孔圖案VIA(5)(圖中未示)有多個允許的上覆位置，在此些位置處，對應M1圖案(圖中未示)可被定位成覆蓋介層孔圖案VIA(5)。在第2B圖中，指定M0圖案218(3)作為釘孔圖案指示出對應介層孔圖案220(3)"(圖中未示)有多個允許的上覆位置，在此些位置處，對應M1圖案(例如，222(4)")(圖中未示)可被定位成覆蓋介層孔圖案220(4)"。

藉由已移除M1圖案222(1)、222(2)及222(4)以及VIA0圖案220(1)、220(4)及220(3)，與佈局圖200A相比較，佈局圖200B較不擁塞。藉由已移除M1圖案222(1)、222(2)及222(4)以及VIA0圖案220(1)、220(4)及220(3)，與佈局圖200A相比較，佈局圖200B具有改善的M1佈線資源。在一些實施例中，因為佈局圖200B具有比佈局圖200A少之M1圖案，所以佈局圖200B被視為相對於佈局圖200A而言具有改善的佈線資源。在一些實施例中，層級M1中擁塞減少導致層級M2中擁塞減少。在一些實施例中，層級M2中擁塞減少了(

3%)至(

4%)。

第2C圖至第2D圖為根據一些實施例之對應佈局圖200C至200D。

佈局圖200C表示初始佈局圖，且佈局圖200D表示根據一些實施例的由本文所揭示之實施例之一或多個方法產生的對應佈局圖。更特定而言，佈局圖200D之單元204(2)(D)表示已根據一些實施例將包括第二設計規則(設計規則2)(以下論述)之方法應用於佈局圖200C。對應於單元204(2)(D)之單元區域的實例為第1圖之單元區域104。

佈局圖200C至200D類似於對應的第2A圖至第2B圖之佈局圖200A至200B。第2C圖至第2D圖遵循與第2A圖至第2B圖之編號慣例類似的編號慣例。儘管相對應，但一些部件仍不同。為了幫助識別相對應但仍具有差別之部件，編號慣例使用括號編號。舉例而言，第2C圖中之圖案 218(10)及第2B圖中之圖案218(1)均為M0圖案，其中類似之處反映在共同根218(_)中，且其中差別反映在括號_(10)及_(1)中。為了簡要起見，相比於類似之處，論述將更多地聚焦於第2C圖至第2D圖與第2A圖至第2B圖之間的差別。

在第2C圖中，佈局圖200C包括單元204(2)(C)。佈局圖200C進一步包括：MD圖案210(10)、210(11)、210(12)、210(13)、210(14)及210(15)；閘極圖案212(6)、214(5)、214(6)、214(7)及214(8)；VGD圖案216(3)、216(14)、216(15)及216(16)；及M0圖案218(10)、218(11)、218(12)、218(13)、218(14)及218(15)。為了說明的簡單，(除了其他圖案以外)，自第2C圖至第2D圖省略鰭片圖案及M1圖案。在一些實施例中，單元204(2)(C)包括：MD圖案210(10)至210(15)；閘極圖案212(6)及214(5)至214(8)；VGD圖案216(13)至216(16)：M0圖案218(11)至218(14)：及M0圖案之部分218(10)及218(15)。

在一些實施例中，對應第2C圖及第2D圖之單元204(2)(C)及204(2)(D)為表示對應反轉電路之反轉單元。

在第2D圖中，與第2C圖相比較，已移除一些圖案。特定而言，在第2D圖中已移除了第2C圖之M0圖案218(12)及218(14)，如由第2D圖中之對應虛線形狀218(12)'及218(14)'所指示。

在一些實施例中，設計規則2如下：若給定M0圖案不覆蓋一或多個VGD觸點圖案且若給定M0圖案未被一或多個V0觸點圖案覆蓋，則移除給定M0圖案。更特地而言，給定M0圖案並非包括給定M0圖案及一或多個VGD圖案之圖解路徑的一部分，給定M0圖案亦不是包括給定M0圖案及一或多個VIA0圖案之圖解路徑的一部分。

在第2C圖中，M0圖案218(12)不覆蓋一或多個VGD觸點圖案，且M0圖案218(12)亦不被一或多個V0觸點圖案覆蓋。因此，設計規則2適用於M0圖案218(12)。類似地，在第2C圖中，M0圖案218(14)不覆蓋一或多個VGD觸點圖案，且M0圖案218(14)亦不被一或多個V0觸點圖案覆蓋。因此，設計規則2適用於M0圖案218(14)。

在第2D圖中示出已將設計規則2應用於第2C圖之結果。佈局圖200D之單元204(2)(D)為將包括設計規則2之方法應用於佈局圖200C之結果，且更特定言之是應用於M0圖案218(12)及218(14)。將設計規則2應用於第2C圖之結果包括：已自第2D圖移除M0圖案218(12)，如由第2D圖中之對應虛線形狀218(12)'所指示；且已自第2D圖移除M0圖案218(14)，如由第2D圖中之對應虛線形狀218(14)'所指示。

藉由已移除M0圖案218(12)及218(4)，與佈局圖200C相比較，佈局圖200D較不擁塞。藉由已移除M0圖案218(12)及218(4)，與佈局圖200C相比較，佈局圖200D具有改善的M0佈線資源。在一些實施例中，因為佈局圖 200D具有比佈局圖200C少之M0圖案，所以佈局圖200D被視為相對於佈局圖200C而言具有改善的M0佈線資源。

第2E圖至第2F圖為根據一些實施例之對應佈局圖200E至200F。

佈局圖200E表示初始佈局圖，且佈局圖200F表示根據一些實施例的由本文所揭示之一或多個方法產生的對應佈局圖。更特定而言，佈局圖200F之單元204(3)(F)表示已根據一些實施例將包括第三設計規則(設計規則3)(以下論述)之方法應用於佈局圖200E。對應於單元204(3)(F)之單元區域的實例為第1圖之單元區域104。

佈局圖200E至200F類似於對應的第2A圖至第2D圖之佈局圖200A至200D。第2E圖至第2F圖遵循與第2A圖至第2D圖之編號慣例類似的編號慣例。儘管相對應，但一些部件仍不同。為了幫助識別相對應但仍具有差別之部件，編號慣例使用括號編號。舉例而言，第2E圖中之圖案218(16)及第2D圖中之圖案218(10)均為M0圖案，其中類似之處反映在共同根218(_)中，且其中差別反映在括號_(16)及_(10)中。為了簡要起見，相比於類似之處，論述將更多地聚焦於第2E圖至第2F圖與第2A圖至第2D圖之間的差別。

在第2E圖中，佈局圖200E包括單元204(3)(E)。佈局圖200E進一步包括：MD圖案210(17)、210(18)、210(19)、210(20)及210(21)；閘極圖案212(7)、212(8)、214(9)、214(10)、214(11)及214(12)； VGD圖案216(17)、216(18)、216(19)、216(20)、216(21)、216(22)及216(23)；及M0圖案218(16)、218(17)、218(18)、218(19)、218(20)及218(21)。為了說明的簡單，(除了其他圖案以外)，自第2C圖至第2D圖省略鰭片圖案、VIA0圖案及M1圖案。在一些實施例中，單元204(3)(E)包括：MD圖案210(17)至210(21)；閘極圖案212(7)至212(8)及214(9)至214(12)：VGD圖案216(17)至216(23)；M0圖案218(17)至218(20)：及M0圖案之部分218(16)及218(21)。

單元204(3)(E)表示電路。在一些實施例中，單元204(3)(E)表示提供功能的電路。在一些實施例中，單元204(3)(E)表示提供邏輯功能的電路，且因此稱作邏輯單元。在一些實施例中，單元204(3)(E)表示邏輯功能NAND，例如，二輸入NAND(NAND2)。

在佈局圖200E中，相對於X軸，根據大體上平行於Y軸之虛擬軌道的網格來佈置MD圖案210(17)至210(21)。在一些實施例中，相對於X軸，軌道間距(pitch of tracks；PT)為PT

CPP，且因此緊鄰之MD圖案彼此相距一個軌道。在一些實施例中，軌道間距(PT)為PT

½CPP，且因此緊鄰之MD圖案彼此相距兩個軌道。在一些實施例中，相對於X軸，每一MD圖案(例如，MD圖案210(1))之寬度為WMD

CPP。

相對於X軸，在其中軌道間距(PT)為PT

CPP之一些實施例中，對應MD圖案210(15)及210(18)之長軸 大體上與第一軌道共線，MD圖案210(16)及210(19)之長軸大體上與第二軌道共線，且對應MD圖案210(17)及210(19)之長軸大體上與第三(且最後)軌道共線。

相對於X軸，在其中軌道間距(PT)為PT

CPP之一些實施例中，軌道界定MD行(MD-column)。如此，MD圖案210(15)及210(18)位於第一MD行中，MD圖案210(16)及210(19)位於第二MD行中，且MD圖案210(17)及210(19)位於第三(且最後)MD行中。

在第2E圖中，M0圖案218(17)至218(20)在單元204(3)(E)之內。相對於X軸，M0圖案218(17)及218(20)中每一者的一個末端被定位成接近單元204(3)(E)之側邊界230。

在一些實施例中，相對於X軸，為了幫助提供對應於單元204(3)(E)之第一單元區域與安置在第一單元區域之側邊界230右邊的相鄰(例如，鄰接)第二單元區域(未示出)之間的隔離，在M0圖案218(17)及218(20)中每一者的右端與單元204(3)(E)之側邊界230之間提供縫隙232。在一些實施例中，縫隙232之長度為L232，其中L232

(1/6)CPP。

在佈局圖200E中，相對於X軸，M0圖案218(18)、218(19)及218(20)各自具有大體上等於層級M0之最小寬度Lmin的寬度。相對於產生半導體元件之半導體技術製程世代的典型製造容限，最小寬度Lmin表示半導體元件中之層M0中之導電區段的最小長度。最小寬度Lmin 小於CPP，Lmin<CPP。在一些實施例中，Lmin基於切割M0(CM0)圖案(圖中未示)之間距。在一些實施例中，Lmin

CPP。

在一些實施例中，設計規則3如下：若給定MD圖案位於單元之第一MD行或最後MD行中，且若給定MD圖案被對應VGD圖案覆蓋，且若覆蓋對應VGD圖案之對應M0圖案並非PG圖案，則對應M0圖案之寬度(相對於X軸)經設定而為至少L2，其中CPP<L2。在一些實施例中，L2

1.5CPP。

在第2E圖中，MD圖案210(15)及210(18)位於第一MD行中，且MD圖案210(17)及210(20)位於最後MD行中。MD圖案210(15)、210(17)、210(18)及210(20)中之每一者皆被VD圖案(亦即，對應VD圖案216(17)、216(18)、216(23)及216(22))覆蓋。

在佈局圖200E中，MD圖案210(20)被M0圖案218(20)覆蓋，後者並非PG圖案。因此，設計規則3適用於MD圖案210(20)。

在第2F圖中示出將設計規則3應用於第2E圖之結果。佈局圖200F之單元204(3)(F)為將包括設計規則3之方法應用於佈局圖200E之結果，且更特定言之是應用於M0圖案218(20)。將設計規則3應用於第2E圖之結果包括將第2E圖之M0圖案218(20)改變成第2F圖中之M0圖案218(20)'。在第2F圖中將M0圖案218(20)'之寬度的增加△W，△W示為元件符號234。在一些實施例中，相對於X軸， L2表示對應半導體技術製程世代的CM0圖案(圖中未示)之間的最小相隔距離。藉由將M0圖案218(20)'之寬度增大至足以被指定作為釘孔圖案，與佈局圖200E相比較，佈局圖200F具有改善的M0佈線資源。在一些實施例中，因為指定給定M0圖案作為釘孔圖案，且因為佈局圖200F與佈局圖200E相比較而言具有可指定作為釘孔圖案之一個額外M0圖案，所以佈局圖200F被視為相對於佈局圖200E而言具有改善的M0佈線資源。

第3A圖至第3H圖為根據一些實施例之對應佈局圖300A至300H。

佈局圖300A、300C、300E及300G表示初始佈局圖，且佈局圖300B、300D、300F及300H表示根據一些實施例的由本文所揭示之一或多個方法產生的對應佈局圖(方法後(post-method)佈局圖)。舉例而言，佈局圖300A表示初始佈局圖，且佈局圖300B表示根據一些實施例的由本文所揭示之實施例之一或多個方法產生的對應之方法後佈局圖。更特定而言，佈局圖300B之單元304(1)(B)表示已根據一些實施例將包括第四設計規則(設計規則4)(以下論述)之方法應用於第3A圖之佈局圖300A。對應於單元304(1)(B)、304(2)(D)、304(3)(F)及304(4)(H)之單元區域的實例為第1圖之單元區域104。

佈局圖300A至300H類似於對應的第2A圖至第2F圖之佈局圖200A至200F。第3A圖至第3H圖遵循與第2A圖至第2F圖之編號慣例類似的編號慣例。儘管相對應， 但一些部件仍不同。第2A圖至第2F圖使用2序列編號，而第3A圖至第3H圖使用3序列編號。為了幫助識別相對應但仍具有差別之部件，編號慣例使用括號編號。舉例而言，第3A圖中之圖案318(1)(A)及第2C圖中之圖案218(11)均為M0圖案，其中類似之處反映在共同根_18(_)中，且其中差別反映在序列號3_(_)(_)及2_(_)中及括號_(1)(_)及_(11)中。為了幫助反映對應的初始佈局圖與方法後佈局圖之間的差別，一些元件包括第二括號。舉例而言，第3A圖中之圖案318(1)(A)及第3B圖中之圖案318(1)(B)均為M0圖案，其中差別反映在第二括號_(_)(A)及_(_)(B)中。為了簡要起見，相比於類似之處，論述將更多地聚焦於第3A圖至第3H圖與第2A圖至第2F圖之間的差別。

在第3A圖中，佈局圖300A包括單元304(1)(A)之部分。佈局圖300A進一步包括：閘極圖案312(1)、312(2)、314(1)及314(2)；VGD圖案316(1)：M0圖案318(1)(A)；及VIA0圖案320(1)。為了說明的簡單，(除了其他圖案以外)，自第2C圖至第2D圖省略鰭片圖案、MD圖案及M1圖案。在一些實施例中，單元304(1)(A)包括：閘極圖案312(1)至312(2)及314(1)至314(2)：VGD圖案316(1)；及M0圖案318(1)(A)。

在佈局圖300A中，VGD圖案316(1)被M0圖案318(1)(A)覆蓋，且M0圖案318(1)(A)被VIA0圖案320(1)覆蓋。相對於水平方向，M0圖案318(1)(A)之第一部分延伸至VIA0圖案320(1)的右邊達寬度336(2)。

M0圖案318(1)(A)之第一部分突出於VIA0圖案320(1)的右側達寬度336(2)，且因此寬度336(2)稱作突出量(overhang；OH)336(2)。在一些實施例中，OH 336(_)(例如，OH 336(1)、OH 336(2)或其類似者)表示半導體元件中可由對應半導體技術製程世代在典型製造容限內產生的最小突出寬度WHO(相對於X軸)，例如，層M0中之對應第一導電區段突出於第一VIA0結構，其中第一VIA0結構由VIA0圖案320(1)表示，且層M0中之第一導電區段由M0圖案318(1)(A)表示。在一些實施例中，(

0.2CPP)

WOH

(

0.3CPP)。在一些實施例中，相對於產生半導體元件之半導體技術製程世代的典型製造容限，若半導體中之M0區段的最小高度Hmin(相對於Y軸)為(

20nm)<Hmin，則WOH

0.2CPP。在一些實施例中，若對應半導體技術製程世代之最小高度Hmin為(

9nm)

Hmin

(

20nm)，則WOH

0.3CPP。在一些實施例中，在M0圖案突出於對應VIA0圖案且M0圖案之突出部分的寬度為大致OH 336(_)的情況下，則將突出部分稱作短節部分。

相對於水平方向，M0圖案318(1)(A)之第二部分延伸至VGD圖案316(1)的左邊達寬度336(1)，且M0圖案318(1)(A)之第三部分338(1)延伸至M0圖案318(1)(A)之第二部分的左邊。

在一些實施例中，設計規則4如下：相對於X軸，若給定M0圖案覆蓋給定VGD圖案或被給定VIA0圖案 覆蓋，則給定M0圖案之第一及第二翼部分(在目前範圍內)被減小至對應的第一及第二短節部分，其中(A)第一翼部分延伸至最左介層孔圖案(其為VG圖案或VIA0圖案)的左邊達大於OH 336(_)之量，(B)第二翼部分延伸至最右介層孔圖案(其為VG圖案或VIA0圖案)的右邊達大於OH 336(_)之量，(C)第一短節部分延伸至最左介層孔圖案(其為VG圖案或VIA0圖案)的左邊且具有大體上等於OH 336(_)之寬度，以及(D)第二短節部分延伸至最右介層孔圖案(其為VG圖案或VIA0圖案)的右邊且具有大體上等於OH 336(_)之寬度。在一些實施例中，將給定M0圖案之翼部分減小至短節部分稱作修整翼部分。

在第3A圖中，相對於M0圖案318(1)(A)之突出，最左介層孔圖案為VGD圖案316(1)。M0圖案318(1)(A)之第一翼部分對應於M0圖案318(1)(A)之第三部分338(1)與M0圖案318(1)(A)之第二部分的組合，此第二部分延伸至VGD圖案316(1)的左邊達寬度336(1)。

第一翼部分延伸至VGD圖案316(1)的左邊達大於OH 336(2)之量。因此，設計規則4適用於M0圖案318(1)(A)之第一翼部分。特定而言，M0圖案318(1)(A)之第一翼部分延伸超過OH 336(2)的量等於M0圖案318(1)(A)之第三部分338(1)的寬度。

在佈局圖300A中，相對於M0圖案318(1)(A)之突出，最右介層孔圖案為VIA0圖案320(1)。M0圖案318(1)(A)之第二翼部分對應於M0圖案318(1)(A)之第二 部分。M0圖案318(1)(A)之第二翼部分延伸至VIA0圖案320(1)的右邊，但未達大於OH 336(2)的量。因此，設計規則4不適用於M0圖案318(1)(A)之第二翼部分。

在第3B圖中示出已將設計規則4應用於第3A圖之結果。佈局圖300B之單元304(1)(B)為將包括設計規則4之方法應用於佈局圖300A之結果，且更特定言之是應用於M0圖案318(1)(A)之第一翼部分。將設計規則4應用於第3A圖之結果包括：較窄(相對於X軸)的M0圖案318(1)(B)已替代了較寬的M0圖案318(1)(A)。M0圖案318(1)(B)比M0圖案318(1)(A)窄，因為已自第3A圖移除了M0圖案318(1)(A)之第三部分338(1)，如由第3B圖中之對應虛線形狀338(1)'所指示。

藉由已移除M0圖案338(1)(A)之第三部分338(1)，與佈局圖300A相比較，佈局圖300B較不擁塞。藉由已移除M0圖案338(1)(A)之第三部分338(1)，與佈局圖300A相比較，佈局圖300B具有改善的M0佈線資源。在一些實施例中，因為佈局圖300B之M0圖案318(1)(B)比佈局圖300A之M0圖案318(1)(A)窄，所以佈局圖300B被視為相對於佈局圖300A而言具有改善的M0佈線資源。

關於第3C圖及第3D圖，應記住，佈局圖300D之單元304(2)(D)表示已根據一些實施例將包括設計規則4之方法應用於第3C圖之佈局圖300C。

在佈局圖300C中，相對於M0圖案318(2)(C)之突出，最左介層孔圖案為VIA0圖案316(1)，使得M0圖 案318(2)(C)之第一翼部分與M0圖案318(1)(A)之第一翼部分相同。因此，設計規則4適用於M0圖案318(2)(C)之第一翼部分。

在佈局圖300C中，相對於M0圖案318(2)(C)之突出，最右介層孔圖案為VGD圖案316(1)。關於M0圖案318(2)(C)，M0圖案318(2)(C)之第四部分延伸至VGD圖案316(1)的右邊達寬度336(3)，且M0圖案318(2)(C)之第五部分338(2)延伸至M0圖案318(2)(C)之第四部分的右邊。M0圖案318(2)(C)之第二翼部分對應於M0圖案318(2)(C)之第五部分338(2)與M0圖案318(2)(C)之第四部分的組合。第二翼部分延伸至VGD圖案316(1)的右邊達大於OH 336(3)之量。因此，設計規則4適用於M0圖案318(2)(C)之第二翼部分。特定而言，M0圖案318(2)(C)之第二翼部分延伸超過OH 336(3)的量等於M0圖案318(2)(C)之第五部分338(2)的寬度。

在第3D圖中示出已將設計規則4應用於第3C圖之結果。佈局圖300D之單元304(2)(D)為將包括設計規則4之方法應用於佈局圖300C之結果，且更特定言之是應用於M0圖案318(2)(C)之第一及第二翼部分。已將設計規則4應用於第3C圖之結果包括：較窄(相對於X軸)的M0圖案318(2)(D)已替代了較寬的M0圖案318(2)(C)。M0圖案318(2)(D)比M0圖案318(1)(C)窄，因為已自第3C圖移除了M0圖案318(2)(C)之第三部分338(1)及第五部分338(2)，如由第3D圖中之對應虛線形狀338(1)'及338(2)' 所指示。在一些實施例中，因為佈局圖300D之M0圖案318(2)(D)比佈局圖300C之M0圖案318(2)(C)窄，所以佈局圖300D被視為相對於佈局圖300C而言具有改善的M0佈線資源。

在第3F圖中示出將設計規則4應用於第3E圖之結果。佈局圖300F之單元304(3)(F)為將包括設計規則4之方法應用於佈局圖300E之結果，且更特定言之是應用於M0圖案318(3)(E)之第一翼部分。將設計規則4應用於第3E圖之結果包括：較窄(相對於X軸)的M0圖案318(3)(F)已替代了較寬的M0圖案318(3)(E)。M0圖案318(3)(F)比M0圖案318(3)(E)窄，因為已自第3E圖移除了M0圖案318(3)(E)之部分338(3)，如由第3F圖中之對應虛線形狀338(3)'所指示。在一些實施例中，因為佈局圖300F之M0圖案318(3)(F)比佈局圖300E之M0圖案318(3)(E)窄，所以佈局圖300F被視為相對於佈局圖300E而言具有改善的M0佈線資源。

在第3H圖中示出將設計規則4應用於第3G圖之結果。佈局圖300H之單元304(4)(H)為將包括設計規則4之方法應用於佈局圖300G之結果，且更特定言之是應用於M0圖案318(4)(G)之第一及第二翼部分。將設計規則4應用於第3G圖之結果包括：較窄(相對於X軸)的M0圖案318(4)(H)已替代了較寬的M0圖案318(4)(G)。M0圖案318(4)(H)比M0圖案318(4)(G)窄，因為已自第3G圖移除了M0圖案318(4)(G)之部分338(3)及部分338(4)，如由第 3H圖中之對應虛線形狀338(3)'及338(4)'所指示。在一些實施例中，因為佈局圖300H之M0圖案318(4)(H)比佈局圖300G之M0圖案318(4)(G)窄，所以佈局圖300H被視為相對於佈局圖300G而言具有改善的M0佈線資源。

第4A圖至第4C圖為根據一些實施例的對應半導體元件之對應部分的對應橫截面圖400A至400C。

更特定而言，橫截面圖400A至400B示出基於第2A圖之佈局圖200A之半導體元件的對應部分。橫截面圖400C至400D示出基於第2B圖之佈局圖200之半導體元件的對應部分。對應於橫截面圖400C至400D之部分以及包括此些部分之半導體元件為第1圖之單元區域104及半導體元件100的對應實例。

第4A圖至第4C圖假設正交XYZ座標系統，其中X軸、Y軸及Z軸表示對應的第一、第二及第三方向。在一些實施例中，第一、第二及第三方向對應於與XYZ座標系統不同的正交座標系統。

橫截面圖400A至400D遵循與第2A圖至第2F圖之編號慣例類似的編號慣例。第2A圖至第2F圖使用2序列編號，而第4A圖至第4D圖使用4序列編號。舉例而言，第4A圖之鰭片408P對應於第2A圖之鰭片圖案208P。

在第4A圖中，對應於橫截面圖400A之部分包括電晶體層452；在電晶體層452之上的M0金屬化層；在M0層454之上的V0層456：及在V0層456之上的M1層458。

電晶體層452包括：鰭片408P；在對應於鰭片408P之子層中的層間介電層(ILD)460；在鰭片408P上之MD結構410(2)；在鰭片408P上之閘極結構412(2)；在對應於MD結構410(2)及閘極結構412(2)之子層中的ILD 462；在MD結構410(2)上之VGD結構416(3)；及在對應於VGD結構416(3)之子層中的ILD 464。M0層454包括導電M0區段418(2)(其覆蓋在VGD結構416(3)上)及ILD 466。V0層456包括VIA0結構420(2)(其在M0區段418(2)上)及ILD 468。M1層458包括M1區段422(2)及422(3)(後者覆蓋在V0 420(2)上)及ILD 450。

鰭片408P之長軸在大體上平行於X軸之方向上延伸。MD結構410(2)及閘極結構412(2)之長軸在Y方向上(圖4A中未示)延伸。相對於Z軸，MD結構410(2)及閘極結構412(2)安置在鰭片408P上。

VGD結構(例如，VGD結構416(3))為接觸結構，其電耦接層M0中之上覆導電區段(例如，M0區段418(2))與下伏MD結構(例如，MD結構410(2))或下伏閘極結構。在一些實施例中，VGD為短語介層孔閘極或介層孔汲極/源極的縮寫。

在第4B圖中，關於對應於橫截面圖400B之部分，電晶體層452包括：在對應於鰭片408P(第4B圖中未示)之子層中的層間介電層(ILD)460；閘極結構412(1)及412(2)；ILD 462；在閘極結構412(1)上之VGD結構416(3)；及ILD 464。M0層454包括導電M0區段418(4) (其覆蓋在VGD結構416(3)上)及418(5)及ILD 466。V0層456包括VIA0結構420(1)(其在M0區段418(4)上)及ILD 468。M1層458包括導電M1區段422(1)(其在VIA0結構420(1)上)、422(2)及422(3)以及ILD 450。

在第4C圖中，與第4A圖相比較，已移除一些結構。特定而言，在第4C圖中已移除第4A圖之M1圖案422(2)，如由對應虛線形狀422(2)'所指示。

在第4D圖中，與第4B圖相比較，已移除一些結構。特定而言，在第4D圖中已移除第4B圖之VIA0圖案420(1)，如由對應虛線形狀420(1)'所指示。又，在第4D圖中已移除第4B圖之M1圖案422(1)及422(2)，如藉由對應的虛線形狀422(1)'及422(2)'所指示。

第5圖為根據一些實施例的製造半導體元件之方法500的流程圖。

可根據方法500製造之半導體元件的實例包括第1圖之半導體元件100。

在第5圖中，方法500包括方塊502至504。在方塊504處，產生佈局圖，此佈局圖包括(除了其他以外)改善了M0佈線資源之佈置。包括具有改善的M0佈線資源(其對應於藉由方法500產生之佈局)之單元區域之半導體元件的實例包括第1圖之半導體元件100。以下參考第6A圖更詳細地論述方塊502。自方塊502，流程進行至方塊504。

在方塊504處，基於佈局圖，進行如下各者中之至少一者：(A)進行一或多次光微影曝光；或(B)製造一 或多個半導體遮罩；或(C)製造半導體元件之層中的一或多個部件。參見以下第8圖之描述。

第6A圖為根據一些實施例之產生佈局圖之方法的流程圖。

更特定而言，根據一或多個實施例，第6A圖之方法更詳細地示出第5圖之方塊502。

可根據第6A圖之方法產生之佈局圖的實例包括本文所揭示之實施例之佈局圖，或其類似者。在一些實施例中，佈局圖及其對應版本儲存在非暫時性電腦可讀媒體上，例如，經儲存作為第7圖(以下論述)之電腦可讀媒體704中的(若干)佈局圖708。根據一些實施例，(例如)可使用EDA系統700(第7圖，以下論述)實施第6A圖之方法。可基於根據第6A圖之方法產生之佈局圖製造的半導體元件的實例包括第1圖之半導體元件100，以及基於佈局圖200B、200D、200F、300B、300D、300F、300G或其類似者的半導體元件。

在第6A圖中，方塊502包括方塊602至606。在方塊602處，選定候選圖案，此候選圖案為佈局圖之M_2nd層級或M_1st層級中的第一導電圖案。在一些實施例中，M_2nd層級為M1層級，且M_1st層級為M0層級。M_2nd層級中之圖案的實例包括第2A圖之M1層級中的M1圖案222(1)、222(2)及222(4)，或其類似者。M_1st層級中之圖案的實例包括第2C圖之M0層級中的M0圖案218(12)及218(14)、第2F圖之M0層級中的M0圖案218(20)、第3A 圖之M0層級中的M0圖案318(1)(A)、第3C圖之M0層級中的M0圖案318(2)(C)、第3E圖之M0層級中的M0圖案318(3)(E)、第3G圖之M0層級中的M0圖案318(4)(G)，或其類似者。自方塊602，流程進行至方塊604。

在方塊604處，決定候選圖案滿足一或多個準則。準則之實例為對應設計規則1、2、3或4之準則，或其類似者。自方塊604，流程進行至方塊606。

在方塊606處，改變候選圖案之大小。在一些實施例中，藉由減小來改變候選圖案之大小，例如，如第3B圖、第3D圖、第3F圖或第3H圖或其類似者中所示。在一些實施例中，藉由自佈局圖移除候選圖案來改變候選圖案之大小，例如，如第2B圖、第2D圖或其類似者中所示。在一些實施例中，藉由增大來改變候選圖案之大小，例如，如第2F圖或其類似者中所示。

第6B圖為根據一些實施例之產生佈局圖之方法的流程圖。

更特定而言，根據一或多個實施例，第6B圖之方法對應地更詳細地示出第6A圖之方塊604及606。第6B圖之上下文為設計規則1。

可根據第6B圖之方法產生之佈局圖的實例為佈局圖200B，或其類似者。可基於根據第6B圖之方法產生之佈局圖製造的半導體元件的實例包括第1圖之半導體元件100、基於佈局圖200B之半導體元件，或其類似者。

在第6B圖中，方塊604包括方塊620至622。在方塊620至622中，候選圖案為第一M_2nd圖案。在方塊620處，決定第一M_2nd圖案被指定作為釘孔圖案。指定作為釘孔圖案之M_2nd圖案的實例包括M1圖案222(1)、222(2)及222(4)。

在一些實施例中，分析給定M1圖案相對於上覆圖案的關係以便決定是否將指定給定M1作為釘孔圖案。在一些實施例中，被指定作為釘孔圖案之狀態為與給定M1圖案相關聯之性質，使得檢查給定M1圖案之屬性揭示出給定M1圖案是否為釘孔圖案。自方塊620，流程進行至方塊622。

在方塊622處，決定在第一互連層級中的第一介層孔圖案(第一VIA_1st圖案)為被第一M_2nd圖案所覆蓋之唯一VIA_1st圖案。繼續作為釘孔圖案之M1圖案222(1)的實例，VIA0圖案222(1)為被M1圖案222(2)所覆蓋的唯一VIA0圖案。自方塊622，流程離開方塊604並進行至方塊606。

在第6B圖中，方塊606包括方塊610。在方塊610處，至少減小候選圖案之大小。方塊610包括方塊612。在方塊612處，自佈局圖移除候選圖案。移除候選圖案之實例為自第2B圖移除M1圖案222(1)，如由第2B圖中之對應虛線形狀222(1)'所指示。在一些實施例中，亦移除對應介層孔圖案，例如，VIA0圖案220(1)，如由第2B圖中之對應虛線形狀222(1)'所指示。

在一些實施例中，在已移除候選圖案之後，方法進一步包括替代地指定第一層級中之對應下伏第一圖案(第一M_1st圖案)作為釘孔圖案。替代地指定M_1st圖案作為釘孔圖案的實例為在移除了對應M1圖案222(1)之後指定第2B圖之M0圖案218(4)作為釘孔圖案。

第6C圖為根據一些實施例之產生佈局圖之方法的流程圖。

更特定而言，根據一或多個實施例，第6C圖之方法對應地更詳細地示出第6A圖之方塊604及606。第6C圖之上下文為設計規則2。

可根據第6C圖之方法產生之佈局圖的實例為佈局圖200D，或其類似者。可基於根據第6C圖之方法產生之佈局圖製造的半導體元件的實例包括第1圖之半導體元件100、基於佈局圖200D之半導體元件，或其類似者。

在第6C圖中，方塊604包括方塊630至632。在方塊630至632中，候選圖案為第一M_1st圖案。在方塊630處，決定第一M_1st圖案不覆蓋至少VIA_1st層級中之第一介層孔圖案(第一VIA_1st圖案)。不覆蓋至少第一VIA_1st圖案之M_1st圖案的實例包括第2C圖之M0圖案218(12)及218(14)，或其類似者。自方塊630，流程進行至方塊632。

在方塊632處，決定第一M_1st圖案不被至少第一VIA_2nd圖案覆蓋。未被至少第一VIA_1st圖案覆蓋之M_1st圖案的實例包括第2C圖之M0圖案218(12)及218(14)，或其類似者。

在第6C圖中，方塊606包括方塊640。在方塊640處，至少減小候選圖案之大小。方塊640包括方塊642。在方塊642處，自佈局圖移除候選圖案。移除候選圖案之實例為自第2C圖移除M0圖案218(12)，如由第2D圖中之對應虛線形狀218(12)'所指示。

第6D圖為根據一些實施例之產生佈局圖之方法的流程圖。

更特定而言，根據一或多個實施例，第6D圖之方法對應地更詳細地示出第6A圖之方塊604及606。第6D圖之上下文為設計規則4。

可根據第6D圖之方法產生之佈局圖的實例為佈局圖300B,300D,300F,300H，或其類似者。可基於根據第6D圖之方法產生之佈局圖製造的半導體元件的實例包括第1圖之半導體元件100、基於佈局圖300B,300D,300F,300H之半導體元件，或其類似者。

在第6D圖中，方塊604包括方塊650至652。在方塊650至652中，候選圖案為第一M_1st圖案。如第6D圖中所示，流程進行至方塊650或方塊652。在方塊650處，決定第一M_1st圖案覆蓋至少VIA_1st層級中之第一介層孔圖案(第一VIA_1st圖案)。覆蓋至少第一VIA_1st圖案之M_1st圖案的實例包括對應第3A圖、第3C圖、第3E圖及第3G圖之M0圖案318(1)(A)、318(2)(C)、318(3)(E)及318(4)(G)，或其類似者。

在方塊652處，決定第一M_1st圖案被至少VIA_2nd層級中之第一介層孔圖案(第一VIA_2nd圖案)覆蓋。被至少第一VIA_2nd圖案覆蓋之M_1st圖案的實例包括對應第3A圖及第3E圖之M0圖案318(1)(A)及318(3)(E)，或其類似者。

在第6D圖中，方塊606包括方塊660。在方塊660處，至少減小候選圖案之大小。方塊660包括方塊662。在方塊662處，修整候選圖案之翼部分的大小以導致更小的短節部分。翼部分及對應翼部分之實例為如下。翼部分之實例為M0圖案318(1)(A)之第一翼部分，其對應於M0圖案318(1)(A)之第三部分338(1)與M0圖案318(1)(A)之第二部分的組合，此第二部分延伸至VGD圖案316(1)的左邊達第3A圖中之寬度336(1)。對應短節部分之實例為M0圖案318(1)(B)之第二部分，此第二部分延伸至VGD圖案316(1)的左邊達第3B圖中之寬度336(1)。

第6E圖為根據一些實施例之產生佈局圖之方法的流程圖。

更特定而言，根據一或多個實施例，第6E圖之方法對應地更詳細地示出第6A圖之方塊604及606。第6E圖之上下文為設計規則3。

可根據第6E圖之方法產生之佈局圖的實例為佈局圖200F，或其類似者。可基於根據第6E圖之方法產生之佈局圖製造的半導體元件的實例包括第1圖之半導體元件100、基於佈局圖200F之半導體元件，或其類似者。

在第6E圖中，方塊604包括方塊670至678。在方塊670至678中，候選圖案為第一M_1st圖案。在方塊670中，決定第一MD圖案位於第一或最後MD行中。位於第一MD行中之MD圖案的實例包括第2E圖之MD圖案210(15)及210(18)，或其類似者。位於最後MD行中之MD圖案的實例包括第2E圖之MD圖案210(17)及210(20)，或其類似者。自方塊670，流程進行至方塊672。

在方塊672處，決定第一MD圖案被VIA_1st層級中之第一介層孔圖案(第一VIA_1st圖案)(在此指第一VGD圖案)覆蓋。被第一VIA_1st圖案覆蓋之MD圖案的實例包括第2E圖之MD圖案210(15)、210(17)、210(18)、210(20)，或其類似者。自方塊672，流程進行至方塊674。

在方塊674處，決定第一VIA_1st圖案亦被第一M_1st圖案覆蓋。亦被第一M_1st圖案覆蓋之VIA_1st圖案的實例包括第2E圖之VIA0圖案216(17)、216(18)、216(23)及216(22)，或其類似者。自方塊674，流程進行至方塊676。

在方塊676處，決定第一M_1st圖案亦非PG圖案。亦非PG圖案之第一M_1st圖案的實例為第2E圖之M0圖案218(20)，或其類似者。自方塊676，流程進行至方塊678。

在方塊678處，決定M_1st圖案之長度小於第一參考距離。第一參考距離之實例為L2(參見第2E圖至第2F圖)。

在第6E圖中，方塊606包括方塊680。在方塊680處，增大候選圖案之大小。方塊680包括方塊682。在方塊682處，將候選圖案之大小增大至至少大體上等於第一參考距離。增大候選圖案之大小的實例為已將第2F圖之M0圖案218(20)'的大小增大了量△W，如在第2F圖中藉由元件符號234所示。

第7圖為根據一些實施例之電子設計自動化(EDA)系統700的方塊圖。

在一些實施例中，EDA系統700包括自動放置與佈線(APR)系統。根據一些實施例，例如，可使用EDA系統700來實施根據一或多個實施例的產生PG佈局圖之本文所述方法。

在一些實施例中，EDA系統為通用計算設備，此通用計算設備包括硬體處理器702及非暫時性的電腦可讀儲存媒體(亦指記憶體、儲存媒體或其他相似者)704。儲存媒體704(除了其他以外)編碼有(亦即，儲存)電腦程式碼，亦即，一組可執行指令706。硬體處理器702對指令706的執行表示(至少部分地)EDA工具，此EDA工具實施根據實施例之方法的一部分或全部，例如，根據一或多個實施例的本文所述方法(後文中，為所述製程及/或方法)。

處理器702經由匯流排708電耦接至電腦可讀儲存媒體704。處理器702亦經由匯流排708電耦接至I/O介面710。網路介面712亦經由匯流排708電連接至處理器702。網路介面712連接至網路714，使得處理器702及電腦 可讀儲存媒體704能夠經由網路714連接至外部元件。處理器702用以執行編碼於電腦可讀儲存媒體704中之電腦程式碼706，以便使系統700可用於執行所述製程及/或方法之一部分或全部。在一或多個實施例中，處理器702為中央處理單元(CPU)、多處理器、分散式處理系統、特殊應用積體電路(ASIC)及/或適當的處理單元。

在一或多個實施例中，電腦可讀儲存媒體704為電子的、磁性的、光學的、電磁的、紅外的及/或半導體系統(或裝置或設備)。舉例而言，電腦可讀儲存媒體704包括半導體或固態之記憶體、磁帶、可移除電腦磁碟、隨機存取記憶體(RAM)、唯讀記憶體(ROM)、剛性磁碟及/或光碟。在使用光碟之一或多個實施例中，電腦可讀儲存媒體704包括壓縮光碟唯讀記憶體(CD-ROM)、壓縮光碟-讀取/寫入(CD-R/W)及/或數位視訊光碟(DVD)。

在一或多個實施例中，電腦可讀存儲存媒體704儲存電腦程式碼(指令)706，其用以使系統700(其中此執行表示(至少部分地)EDA工具)可用於執行所述製程及/或方法之一部分或全部。在一或多個實施例中，電腦可讀存儲存媒體704亦儲存資訊，所述資訊促進執行所述製程及/或方法之一部分或全部。在一或多個實施例中，電腦可讀存儲存媒體704儲存標準單元之庫707(即標準單元庫)，此庫707包括如本文所揭示之此些標準單元以及諸如本文所揭示之一或多個佈局圖708。

EDA系統700包括I/O介面710。I/O介面710耦接至外部電路系統。在一或多個實施例中，I/O介面710包括鍵盤、小鍵盤、滑鼠、跟蹤球、觸控板、觸控式螢幕及/或游標方向鍵，以用於將資訊及命令傳達至處理器702。

EDA系統700亦包括耦接至處理器702之網路介面712。網路介面712允許系統700與連接了一或多個其他電腦系統之網路714通訊。網路介面712包括無線網路介面，諸如，藍牙、WIFI、WIMAX、GPRS或WCDMA；或有線網路介面，諸如，ETHERNET、USB或IEEE-1364。在一或多個實施例中，以兩個或更多個系統700實施所述製程及/或方法之一部分或全部。

系統700用以經由I/O介面710接收資訊。經由I/O介面710接收之資訊包括指令、資料、設計規則、標準單元之庫及/或用於由處理器702處理之其他參數中的一或多者。經由匯流排708將資訊傳送至處理器702。EDA系統700用以經由I/O介面710接收與UI有關之資訊。資訊作為使用者介面(UI)742被儲存在電腦可讀媒體704中。

在一些實施例中，將所述製程及/或方法之一部分或全部實施為用於由處理器執行之獨立軟體應用程式。在一些實施例中，將所述製程及/或方法之一部分或全部實施為是額外軟體應用程式的一部分之軟體應用程式。在一些實施例中，將所述製程及/或方法之一部分或全部實施為軟體應用程式之插件。在一些實施例中，將所述製程及/或方法中之至少一者實施為是EDA工具的一部分之軟體應用程 式。在一些實施例中，將所述製程及/或方法之一部分或全部實施為在EDA系統700上運行之軟體應用程式。在一些實施例中，使用諸如可購自CADENCE DESIGN SYSTEMS有限公司之VIRTUOSO®或另一適當佈局產生工具來產生包括標準單元之佈局圖。

在一些實施例中，將製程實現為儲存在非暫時性之電腦可讀記錄媒體中之程式的功能。非暫時性電腦可讀記錄媒體之實例包括但不限於外部的/可移除的及/或內部的/內嵌式的儲存器或記憶體單元，例如，光碟(諸如，DVD)、磁碟(諸如，硬碟)、半導體記憶體(諸如，ROM、RAM、記憶卡)及其類似者中的一或多者。

第8圖為根據一些實施例之積體電路(IC)製造系統800的方塊圖及與其相關聯之IC製造流程。在一些實施例中，基於佈局圖，使用製造系統800製造(A)一或多個半導體遮罩或(B)半導體積體電路之層中的至少一個部件。

在第8圖中，IC製造系統800包括在與製造IC元件860有關的設計、開發及製造循環及/或服務中彼此交互的實體，諸如，設計室820、遮罩室830及IC製造商/製造者(「晶圓廠」)850。藉由通訊網路連接系統800中之實體。在一些實施例中，通訊網路為單個網路。在一些實施例中，通訊網路為多種不同網路，諸如，內部網路及網際網路。通訊網路包括有線的及/或無線的通訊頻道。每一實體與其他實體中之一或多者交互，並向其他實體中之一或多者提供服務及/或自其他實體中之一或多者接收服務。在一些實施 例中，設計室820、遮罩室830及IC晶圓廠850中之兩者或更多者由單個較大的公司擁有。在一些實施例中，設計室820、遮罩室830及IC晶圓廠850中之兩者或更多者在共同設施中共存且使用共同資源。

設計室(或設計團隊)820產生IC設計佈局圖822。IC設計佈局圖822包括為IC元件860設計之各種幾何圖案。幾何圖案對應於構成待製造之IC元件860之各種部件的金屬、氧化物或半導體層之圖案。各種層組合以形成各種IC特徵。舉例而言，IC設計佈局圖822之一部分包括待形成在半導體基板(諸如，矽晶圓)中之各種IC特征，諸如，主動區域、閘電極、源極與汲極、層間互連之金屬線或介層孔，以及用於接合襯墊之開口；以及安置在半導體基板上之各種材料層。設計室820實施合適的設計程序以形成IC設計佈局圖822。設計程序包括邏輯設計、實體設計或放置與佈線中之一或多者。在具有幾何圖案之資訊的一或多個資料檔案中呈現IC設計佈局圖822。舉例而言，可以GDSII檔案格式或DFII檔案格式來表達IC設計佈局圖822。

遮罩室830包括資料準備832及遮罩製造844。遮罩室830使用IC設計佈局圖822來製造一或多個遮罩845，此一或多個遮罩845用於根據IC設計佈局圖822來製造IC元件860之各種層。遮罩室830執行遮罩資料準備832，其中IC設計佈局圖822被轉換為代表性的資料檔案(「RDF」)。遮罩資料準備832將RDF提供給遮罩製造844。遮罩製造844包括遮罩直寫機。遮罩直寫機將RDF轉 換為基板上的影像，諸如，遮罩(主光罩)845或半導體晶圓853。由遮罩資料準備832操縱設計佈局圖822以符合遮罩直寫機之特定特性及/或IC晶圓廠850之要求。在圖8中，將遮罩資料準備832及遮罩製造844圖示為單獨元件。在一些實施例中，可將遮罩資料準備832及遮罩製造844共同稱作遮罩資料準備。

在一些實施例中，遮罩資料準備832包括光學鄰近校正(OPC)，其使用微影增強技術來補償影像誤差，諸如，可能由繞射、干涉、其他製程效應及其類似者所引起的影像誤差。OPC調整IC設計佈局圖822。在一些實施例中，遮罩資料準備832包括其他解析度增強技術(RET)，諸如，軸外照射、次解析度輔助特徵、相轉移遮罩、其他適當技術，及其類似者或其組合。在一些實施例中，亦使用反向微影技術(ILT)，其將OPC視為反向成像問題。

在一些實施例中，遮罩資料準備832包括遮罩規則檢查器(MRC)，其檢查已經歷OPC中之處理的IC設計佈局圖822，此OPC具有一組遮罩產生規則，此些遮罩產生規則含有某些幾何及/或連線性限制，以確保足夠的餘量，以慮及半導體製造製程之可變性，及其類似者。在一些實施例中，MRC修改IC設計佈局圖822，以補償遮罩製造844期間之限制，此可抵消OPC所執行之修改的一部分以便符合遮罩產生規則。

在一些實施例中，遮罩資料準備832包括微影製程檢查(LPC)，其模擬將由IC晶圓廠850實施以製造IC元 件860的處理。LPC基於IC設計佈局圖822來模擬此處理，以產生模擬製造的元件，諸如，IC元件860。LPC模擬中之處理參數可包括與IC製造循環之各種製程相關聯的參數、與用於製造IC之工具相關聯的參數及/或製造製程之其他態樣。LPC考慮到了各種因素，諸如，空間影像對比度、焦深(「DOF」)、遮罩誤差增強因素(「MEEF」)、其他適當因素，及其類似者或其組合。在一些實施例中，在LPC已產生了模擬製造的元件之後，若模擬元件之形狀不夠接近以致不滿足設計規則，則重複OPC及/或MRC以進一步細化IC設計佈局圖822。

應理解，出於清楚之目的，已簡化了遮罩資料準備832之以上描述。在一些實施例中，資料準備832包括諸如邏輯運算(LOP)之額外特徵，以根據製造規則來修改IC設計佈局圖822。另外，可以多種不同次序來執行在資料準備832期間應用於IC設計佈局圖822之製程。

在遮罩資料準備832之後且在遮罩製造844期間，基於經修改之IC設計佈局圖822來製造遮罩845及遮罩845之群。在一些實施例中，遮罩製造844包括基於IC設計佈局圖822來執行一或多次微影曝光。在一些實施例中，使用電子束(e-beam)或多個電子束之機構基於經修改之IC設計佈局圖822在遮罩(光罩或主光罩)上形成圖案。可以各種技術形成遮罩845。在一些實施例中，使用二元技術形成遮罩845。在一些實施例中，遮罩圖案包括不透明區域及透明區域。用以曝光已塗佈在晶圓上之影像敏感材料層(例 如，光阻劑)的輻射束(諸如，紫外線(UV)光束)被不透明區域阻擋且透過透明區域。在一個實例中，遮罩845之二元遮罩版本包括透明基板(例如，熔融石英)及塗佈在二元遮罩之不透明區域中的不透明材料(例如，鉻)。在另一實例中，使用相轉移技術形成遮罩845。在遮罩845之相轉移遮罩(PSM)版本中，配置形成於相轉移遮罩上之圖案中之各種特徵以具有合適的相位差，以便增強解析度及成像品質。在各種實例中，相轉移遮罩可為衰減PSM或交替PSM。藉由遮罩製造844產生之(若干)遮罩用於多種製程中。舉例而言，此(此些)遮罩用於在半導體晶圓853中形成各種摻雜區域之離子佈植製程中，用於在半導體晶圓853中形成各種蝕刻區域之蝕刻製程中，及/或用在其他適當製程中。

IC晶圓廠850包括晶圓製造852。IC晶圓廠850為IC製造公司，其包括用於製造多種不同IC產品之一或多個製造設施。在一些實施例中，IC晶圓廠850為半導體代工廠。舉例而言，可能存在用於複數個IC產品之前端製造的製造設施(前端製程(FEOL)製造)，而第二製造設施可提供用於IC產品之互連及封裝的後端製造(前端製程(BEOL)製造)，且第三製造設施可為代工廠公司提供其他服務。

IC晶圓廠850使用由遮罩室830製造之(若干)遮罩845以製造IC元件860。因此，IC晶圓廠850至少間接地使用IC設計佈局圖822來製造IC元件860。在一些實施例中，由IC晶圓廠850使用(若干)遮罩845製造半導體晶圓853以形成IC元件860。在一些實施例中，IC製造包括至少 間接地基於IC設計佈局圖822來執行一或多次微影曝光。半導體晶圓853包括矽基板或其上形成有材料層之其他合適基板。半導體晶圓853進一步包括各種摻雜區域、介電特徵、多層級互連及其類似者(在後續製造步驟中形成)中之一或多者。

關於積體電路(IC)製造系統(例如，第8圖之系統800)以及與其相關聯之IC製造流程的細節能在(例如)2016年2月9日授權之美國專利第9,256,709號、2015年10月1日公佈之美國待授權公開案第20150278429號、2014年2月6日公佈之美國待授權公開案第0140040838號以及2007年8月21日授權之美國專利第7,260,442號中找到，此些案中之每一者的全部內容據此以引用方式併入本文中。

在實施例中，一種(製造半導體元件的)方法包括(對於儲存於非暫時性電腦可讀媒體上之佈局圖而言，半導體元件是基於佈局圖，佈局圖包括第一及上覆第二金屬化層級(對應M_1st及M_2nd層級)以及其間的第一互連層級(VIA_1st層級)，對應於半導體元件中的第一及上覆第二金屬化層以及其間的第一互連層)，產生佈局圖，包括以下步驟。選定佈局圖中之候選圖案，此候選圖案為M_2nd層級中之第一導電圖案(第一M_2nd圖案)或M_1st層級中之第一導電圖案(第一M_1st圖案)；決定候選圖案滿足一或多個準則；以及至少減小候選圖案之大小，藉此修訂佈局圖。在實施例中，佈局圖包括第一及上覆第二金屬化層級(對應M_1st及M_2nd層級)以及其間的第一互連層級 (VIA_1st層級)，對應於半導體元件中的第一及上覆第二金屬化層以及其間的第一互連層；且候選圖案為第一M_2nd圖案；決定候選圖案滿足一或多個準則包括：決定第一M_2nd圖案被指定作為釘孔圖案；決定在第一互連層級中的第一介層孔圖案(第一VIA_1st圖案)為被第一M_2nd圖案所覆蓋之唯一VIA_1st圖案；以及至少減小候選圖案之大小包括自佈局圖移除第一M_2nd圖案。在實施例中，產生佈局圖進一步包括：替代地指定第一層級中對應之下伏第一圖案(第一M_1st圖案)作為釘孔圖案。在實施例中，指定第一M_1st圖案作為釘孔圖案，因為VIA_1st互連層級中之第一VIA_1st圖案有至少第一及第二允許的上覆位置，在此些位置處，M_2nd層級中之至少對應的第一M_2nd圖案及第二M_2nd圖案可被定位成覆蓋第一VIA_1st圖案；或指定第一M_2nd圖案作為釘孔圖案，因為第二互連層級(VIA_2nd層級)中之對應第一介層孔圖案(第一VIA_2nd圖案)有至少第一及第二允許的上覆位置，在此些位置處，至少第三金屬化層級(M_3rd)中對應的第一及第二導電圖案(第一及第二M_3rd圖案)可被定位成覆蓋第一VIA_2nd圖案。在實施例中，佈局圖進一步包括第二互連層級(VIA_2nd層級)，此第二互連層級(VIA_2nd層級)上覆第一M_1st層級並對應於第二互連層，此第二互連層上覆半導體元件中之第一金屬化層；且候選圖案為第一M_1st圖案；決定候選圖案滿足一或多個準則包括：第一子方法，此第一子方法包括決定第一M_1st圖案不覆蓋 VIA_1st層級中之至少第一介層孔圖案(第一VIA_1st圖案)；以及決定第一M_1st圖案不被VIA_2nd層級中之至少第一介層孔圖案(第一VIA_2nd圖案)覆蓋；或第二子方法，此第二子方法包括相對於第一方向，決定第一M_1st圖案覆蓋VIA_1st層級中之至少第一介層孔圖案(第一VIA_1st圖案)；或相對於第一方向，決定第一M_1st圖案被VIA_2nd層級中之至少第一介層孔圖案(第一VIA_2nd圖案)覆蓋；在第一子方法之上下文中，至少減小候選圖案之大小包括自佈局圖移除第一M_1st圖案；以及在第二子方法之上下文中，至少減小候選圖案之大小包括修整第一M_1st圖案之第一翼部分以導致更小的第一短節部分；以及其中相對於第一方向，存在第一VIA_1st圖案或第一VIA_2nd圖案中之至少一者，以使得第一翼部分位於第一M_1st圖案之第一末端與第一VIA_1st圖案或第一VIA_2nd圖案之間，而無對應地下伏或上覆第一翼部分之其他VIA_1st或VIA_2nd圖案。在實施例中，佈局圖進一步包括電晶體層級，此電晶體層級對應於半導體元件中之電晶體層，且M_1st層級與電晶體層之間無金屬化層級。在實施例中，此方法進一步包括：基於佈局圖，進行如下各者中之至少一者：(A)進行一或多次光微影曝光；(B)製造一或多個半導體遮罩；或(C)製造半導體積體電路之層中的至少一個部件。

在實施例中，一種(用於製造半導體元件的)系統包括至少一個處理器以及至少一個記憶體，此至少一個 記憶體包括用於一或多個程式之電腦程式碼；至少一個記憶體、電腦程式碼及至少一個處理器用以使系統執行(對於儲存於非暫時性電腦可讀媒體上之佈局圖而言，半導體元件是基於佈局圖，佈局圖包括第一及上覆第二金屬化層級(對應M_1st及M_2nd層級)以及其間的第一互連層級(VIA_1st層級)，對應於半導體元件中的第一及上覆第二金屬化層以及其間的第一互連層)，產生佈局圖包括以下步驟。選定佈局圖中之候選圖案；候選圖案為M_2nd層級中之第一導電圖案(第一M_2nd圖案)或M_1st層級中之第一導電圖案(第一M_1st圖案)；決定候選圖案滿足一或多個準則，以及改變候選圖案之大小，藉此修訂佈局圖；以及其中佈局圖進一步包括電晶體層級，此電晶體層級對應於半導體元件中之電晶體層，以及在M_1st層級與電晶體層之間無金屬化層級。在實施例中，佈局圖包括第一及上覆第二金屬化層級(對應M_1st及M_2nd層級)以及其間的第一互連層級(VIA_1st層級)，對應於半導體元件中的第一及上覆第二金屬化層以及其間的第一互連層；以及候選圖案為第一M_2nd圖案；決定候選圖案滿足一或多個準則包括：決定第一M_2nd圖案被指定作為釘孔圖案；決定在第一層級中的第一介層孔圖案(第一VIA_1st圖案)為被第一M_2nd圖案所覆蓋之唯一VIA_1st圖案；改變候選圖案之大小包括自佈局圖移除第一M_2nd圖案；以及產生佈局圖進一步包括替代地指定第一層級中之對應下伏第一圖案(第一M_1st圖案)作為釘孔圖案。在實施例中，指定第一M_2nd圖案 作為釘孔圖案，因為VIA_1st互連層級中之第一VIA_1st圖案有至少第一及第二允許的上覆位置，在此些位置處M_2nd層級中之至少對應的第一M_2nd圖案及第二M_2nd圖案可被定位成覆蓋第一VIA_1st圖案；或指定第一M_2nd圖案作為釘孔圖案，因為第二互連層級(VIA_2nd層級)中之對應第一介層孔圖案(第一VIA_2nd圖案)有至少第一及第二允許的上覆位置，在此些位置處，第三金屬化層級(M_3rd)中之至少對應的第一及第二導電圖案(第一及第二M_3rd圖案)可被定位成覆蓋第一VIA_2nd圖案。在實施例中，佈局圖進一步包括第二互連層級(VIA_2nd層級)，此第二互連層級(VIA_2nd層級)上覆第一M_1st層級並對應於第二互連層，此第二互連層上覆半導體元件中之第一金屬化層；且候選圖案為第一M_1st圖案；決定候選圖案滿足一或多個準則包括：第一子方法，此第一子方法包括決定第一M_1st圖案不覆蓋VIA_1st層級中之至少第一介層孔圖案(第一VIA_1st圖案)；以及決定第一M_1st圖案不被VIA_2nd層級中之至少第一介層孔圖案(第一VIA_2nd圖案)覆蓋；或第二子方法，此第二子方法包括相對於第一方向，決定第一M_1st圖案覆蓋VIA_1st層級中之至少第一介層孔圖案(第一VIA_1st圖案)或第一M_1st圖案被VIA_2nd層級中之至少第一介層孔圖案(第一VIA_2nd圖案)覆蓋；在第一子方法之上下文中，改變候選圖案之大小包括自佈局圖移除第一M_1st圖案；以及在第二子方法之上下文中，改變候選圖案之大小包括修整第一 M_1st圖案之第一翼部分以導致對應地更小的第一短節部分；且其中相對於第一方向，存在第一VIA_1st圖案或第一VIA_2nd圖案中之至少一者，以使得第一翼部分位於第一M_1st圖案之第一末端與第一VIA_1st圖案或第一VIA_2nd圖案之間，而無對應地下伏或上覆第一翼部分之其他VIA_1st或VIA_2nd圖案。在實施例中，佈局圖進一步包括電晶體層級，此電晶體層級對應於半導體元件中之電晶體層，且M_1st層級與電晶體層之間無金屬化層級。在實施例中，此系統進一步包括如下各者中之至少一者：遮罩設施，此遮罩設施用以基於佈局圖製造一或多個半導體遮罩；或製造設施，此製造設施用以基於佈局圖製造半導體積體電路之層中的至少一個部件。在實施例中，作為包括在一或多個半導體遮罩之製造當中的態樣，遮罩設施進一步用以基於佈局圖執行一或多次微影曝光；或作為包括在半導體積體電路之層中的至少一個部件之製造當中的態樣，製造設施進一步用以基於佈局圖執行一或多次微影曝光。

在實施例中，一種(製造半導體元件的)方法包括(對於儲存於非暫時性電腦可讀媒體上之佈局圖而言，半導體元件是基於佈局圖，佈局圖包括第一及上覆第二金屬化層級(對應M_1st及M_2nd層級)以及其間的第一互連層級(VIA_1st層級)，對應於半導體元件中的第一及上覆第二金屬化層以及其間的第一互連層)產生佈局圖，包括：選定佈局圖中之候選圖案，候選圖案為M_1st層級中之第一導電圖案(第一M_1st圖案)；決定候選圖案滿足一或多個 準則；以及增大候選圖案之大小，藉此修訂佈局圖。在實施例中，佈局圖進一步包括電晶體層級，此電晶體層級對應於半導體元件中之電晶體層；佈局圖之單元被組織成MD行，此些MD行在第一方向上延伸；相對於大體上垂直於第一方向之第二方向，對於MD行中的定位成接近單元之第一及第二邊界的第一及最後行，決定候選圖案滿足一或多個準則包括：決定電晶體層級中之第一金屬至汲極/源極(MD)圖案位於第一或最後MD行中；決定第一MD圖案被第一閘極-汲極/源極(VGD)介層孔圖案覆蓋；決定第一VGD圖案被M_1st層級中之第一導電圖案(第一M_1st圖案)覆蓋；以及決定第一M_1st圖案之長度小於第一參考距離；增大候選圖案之大小包括：相對於第二方向，將第一M_1st圖案之長度增大至至少大體上等於第一參考距離，且其中第一MD圖案及第一VGD圖案表示半導體元件之電晶體層中的對應MD及VGD結構。在實施例中，第一參考距離大於第二參考距離；且相對於產生半導體元件之半導體技術製程世代的典型製造容限，第二參考距離表示層M0中之導電區段的最小長度。在實施例中，第一參考距離由L2表示；且L2大於對應於半導體元件之半導體技術製程世代的一個接觸多晶矽間距(CPP)。在實施例中，佈局圖進一步包括電晶體層級，此電晶體層級對應於半導體元件中之電晶體層；M_1st層級與電晶體層之間無金屬化層級；且L2

1.5CPP。在實施例中，此方法進一步包括：基於佈局圖，進行如下各者中之至少一者：(A)進行一或多次光微影曝光；(B)製造一或多個半導 體遮罩；或(C)製造半導體積體電路之層中的至少一個部件。

前文概述了若干實施例之特征，使得熟習此項技藝者可較佳理解本揭示案之實施例之態樣。熟習此項技藝者應瞭解，他們可容易地使用本揭示案之實施例作為設計或修改用於實現相同目的及/或達成本文中所介紹之實施例之相同優勢的其它製程及結構的基礎。熟習此項技藝者亦應認識到，此些等效構造不脫離本揭示案之實施例之精神及範疇，且他們可在不脫離本揭示案之實施例之精神及範疇的情況下在本文進行各種改變、代替及替換。

502:方塊

602:方塊

604:方塊

606:方塊

Claims (11)

1. 一種製造半導體元件之方法，包括：對於儲存於一非暫時性電腦可讀媒體上之一佈局圖而言，一半導體元件是基於該佈局圖，該佈局圖包括一第一金屬化層級及上覆該第一金屬化層級之一第二金屬化層級以及該第一金屬化層級與該第二金屬化層級之間的一第一互連層級，該佈局圖對應於該半導體元件中的一第一金屬化層、上覆該第一金屬化層之一第二金屬化層以及該第一金屬化層與該第二金屬化層之間的一第一互連層，產生該佈局圖，包括：選定該佈局圖中之一候選圖案，該候選圖案為該第二金屬化層級中之一第一導電圖案或該第一金屬化層級中之一第一導電圖案，且該候選圖案對應於該半導體元件中的一結構；決定該候選圖案滿足對應於產生該佈局圖之一或多個準則，包括：一第一子方法，包括：決定該第一金屬化層級中之該第一導電圖案不覆蓋至少該第一互連層級中之一第一介層孔圖案；以及決定該第一金屬化層級中之該第一導電圖案不被至少該第二互連層級中之該第一介層孔圖案覆蓋；或一第二子方法，包括： 相對於一第一方向，決定該第一金屬化層級中之該第一導電圖案覆蓋至少該第一互連層級中之該第一介層孔圖案；或相對於一第一方向，決定該第一金屬化層級中之該第一導電圖案被至少該第二互連層級中之該第一介層孔圖案覆蓋；或一第三子方法，包括：決定該第二金屬化層級中之該第一導電圖案被指定作為一釘孔圖案；以及決定在該第一互連層級中的一第一介層孔圖案為被該第二金屬化層級中之該第一導電圖案所覆蓋之一唯一第一互連圖案；以及至少減小該候選圖案之一大小，藉此修訂該佈局圖。
2. 如請求項1所述之製造半導體元件之方法，其中：該第一金屬化層級、該第二金屬化層級以及該第一互連層級分別對應於該半導體元件中的該第一金屬化層、該第二金屬化層以及該第一互連層；該候選圖案為該第二金屬化層級中之該第一導電圖案；至少減小該候選圖案之一大小之步驟包括： 自該佈局圖移除該第二金屬化層級中之該第一導電圖案；產生該佈局圖之步驟進一步包括：替代地指定該第一金屬化層級中對應之一下伏第一圖案作為一釘孔圖案；以及指定該第一金屬化層級中之該第一導電圖案作為一釘孔圖案，因為該第一互連層級中之該第一介層孔圖案有一第一允許的上覆位置及一第二允許的上覆位置中至少一者，在該第一允許的上覆位置及該第二允許的上覆位置中至少一者處，該第二金屬化層級中之對應的該第二金屬化層級中之該第一導電圖案及該第二金屬化層級中之一第二導電圖案可被定位成覆蓋該第一互連層級中的該第一介層孔圖案；或指定該第二金屬化層級中之該第一導電圖案作為一釘孔圖案，因為一第二互連層級中之對應一第一介層孔圖案有該第一允許的上覆位置及該第二允許的上覆位置中至少一者，在該第一允許的上覆位置及該第二允許的上覆位置中至少一者處，至少一第三金屬化層級中對應的一第一導電圖案及一第二導電圖案可被定位成覆蓋該第二互連層級中之對應該第一介層孔圖案。
3. 如請求項1所述之製造半導體元件之方法，其中：該佈局圖進一步包括一第二互連層級，該第二互連層級上覆該第一金屬化層級並對應於一第二互連層，該第二互連層上覆該半導體元件中之該第一金屬化層，以及 該候選圖案為該第一金屬化層級中之該第一導電圖案；在該第一子方法之一上下文中，至少減小該候選圖案之該大小之步驟包括：自該佈局圖移除該第一金屬化層級中之該第一導電圖案；以及在該第二子方法之一上下文中，至少減小該候選圖案之該大小之步驟包括：修整該第一金屬化層級中之該第一導電圖案之一第一翼部分以導致更小的一第一短節部分；以及其中相對於該第一方向，存在該第一互連層級中之該第一介層孔圖案或該第二互連層級中之該第一介層孔圖案中之至少一者，以使得該第一翼部分位於該第一金屬化層級中之該第一導電圖案之一第一末端與該第一互連層級中之該第一介層孔圖案或該第二互連層級中之該第一介層孔圖案之間，而無對應地下伏或上覆該第一翼部分之其他該第一互連層級中之該第一介層孔圖案或該第二互連層級中之該第一介層孔圖案。
4. 如請求項1所述之製造半導體元件之方法，進一步包括：基於該佈局圖，進行如下各者中之至少一者：(A)進行一或多次光微影曝光；(B)製造一或多個半導體遮罩；或 (C)製造一半導體積體電路之一層中的至少一個部件。
5. 一種用於製造半導體元件之系統，包括：至少一個處理器；以及至少一個記憶體，其包括用於一或多個程式之電腦程式碼；其中該至少一個記憶體、該電腦程式碼及該至少一個處理器用以使該系統執行：對於儲存於一非暫時性電腦可讀媒體上之一佈局圖而言，該半導體元件是基於該佈局圖，該佈局圖包括一第一金屬化層級及上覆該第一金屬化層級之一第二金屬化層級以及該第一金屬化層級與該第二金屬化層級之間的一第一互連層級，該佈局圖對應於該半導體元件中的一第一金屬化層及上覆該第一金屬化層之一第二金屬化層以及該第一金屬化層與該第二金屬化層之間的一第一互連層，產生該佈局圖，包括：選定該佈局圖中之一候選圖案，該候選圖案為該第二金屬化層級中之一第一導電圖案或該第一金屬化層級中之一第一導電圖案，且該候選圖案對應於該半導體元件中的一結構；決定該候選圖案滿足對應於產生該佈局圖之一或多個準則，包括：一第一子方法，包括： 決定該第一金屬化層級中之該第一導電圖案不覆蓋至少該第一互連層級中之一第一介層孔圖案；以及決定該第一金屬化層級中之該第一導電圖案不被至少該第二互連層級中之該第一介層孔圖案覆蓋；或一第二子方法，包括：相對於一第一方向，決定該第一金屬化層級中之該第一導電圖案覆蓋至少該第一互連層級中之該第一介層孔圖案或該第一金屬化層級中之該第一導電圖案被至少該第二互連層級中之該第一介層孔圖案覆蓋；或一第三子方法，包括：決定該第二金屬化層級中之該第一導電圖案被指定作為一釘孔圖案；決定在該第一層級中的一第一介層孔圖案為被該第二金屬化層級中之該第一導電圖案所覆蓋之一唯一第一互連圖案；以及改變該候選圖案之一大小，藉此修訂該佈局圖；以及其中：該佈局圖進一步包括一電晶體層級，該電晶體層級對應於該半導體元件中之一電晶體層；以及 在該第一金屬化層級與該電晶體層之間無金屬化層級。
6. 如請求項5所述之用於製造半導體元件之系統，其中：第一金屬化層級、該第二金屬化層級以及該第一互連層級，分別對應於該半導體元件中的該第一金屬化層、該第二金屬化層以及該第一互連層；該候選圖案為該第二金屬化層級中之該第一導電圖案；改變該候選圖案之一大小之步驟包括：自該佈局圖移除該第二金屬化層級中之該第一導電圖案；以及產生該佈局圖之步驟進一步包括：替代地指定該第一金屬化層級中對應之一下伏第一圖案作為一釘孔圖案；以及指定該第一金屬化層級中之該第一導電圖案作為一釘孔圖案，因為該第一互連層級中之該第一介層孔圖案有一第一允許的上覆位置及一第二允許的上覆位置中至少一者，在該第一允許的上覆位置及該第二允許的上覆位置中至少一者處，該第二金屬化層級中之對應的該第二金屬化層級中之該第一導電圖案及該第二金屬化層級中之一第二導電圖案可被定位成覆蓋該第一互連層級中的該第一介層孔圖案；或指定該第二金屬化層級中之該第一導電圖案作為一釘孔圖案，因為一第二互連層級中之對應一第一介 層孔圖案有該第一允許的上覆位置及該第二允許的上覆位置中至少一者，在該第一允許的上覆位置及該第二允許的上覆位置中至少一者處，至少一第三金屬化層級中對應的一第一導電圖案及一第二導電圖案可被定位成覆蓋該第二互連層級中之對應該第一介層孔圖案。
7. 如請求項5所述之用於製造半導體元件之系統，其中：該佈局圖進一步包括一第二互連層級，此第二互連層級上覆該第一金屬化層級並對應於一第二互連層，該第二互連層上覆該半導體元件中之該第一金屬化層，以及該候選圖案為該第一金屬化層級中之該第一導電圖案；在該第一子方法之一上下文中，改變該候選圖案之一大小之步驟包括：自該佈局圖移除該第一金屬化層級中之該第一導電圖案；以及在該第二子方法之一上下文中，改變該候選圖案之一大小之步驟包括：修整該第一金屬化層級中之該第一導電圖案之一第一翼部分以導致對應地更小的一第一短節部分；以及其中相對於該第一方向，存在該第一互連層級中之該第一介層孔圖案或該第二互連層級中之該第一介層孔圖案中之至少一者，以使得該第一翼部分位於該 第一金屬化層級中之該第一導電圖案之一第一末端與該第一互連層級中之該第一介層孔圖案或該第二互連層級中之該第一介層孔圖案之間，而無對應地下伏或上覆該第一翼部分之其他該第一互連層級中之該第一介層孔圖案或該第二互連層級中之該第一介層孔圖案。
8. 一種製造半導體元件之方法，包括：對於儲存於一非暫時性電腦可讀媒體上之一佈局圖而言，該半導體元件是基於該佈局圖，該佈局圖包括一第一金屬化層級及上覆該第一金屬化層級之一第二金屬化層級以及該第一金屬化層級與該第二金屬化層級之間的一第一互連層級，該佈局圖對應於該半導體元件中的一第一金屬化層及上覆該第一金屬化層之一第二金屬化層以及該第一金屬化層與該第二金屬化層之間的一第一互連層，產生該佈局圖，包括：選定該佈局圖中之一候選圖案，該候選圖案為該第一金屬化層級中之一第一導電圖案，且該候選圖案對應於該半導體元件中的一結構；決定該候選圖案滿足對應於產生該佈局圖之一或多個準則，包括：決定該電晶體層級中之一第一金屬至汲極/源極圖案位於該第一MD行或該最後MD行中；決定該第一金屬至汲極/源極圖案被一第一閘極-汲極/源極介層孔圖案覆蓋； 決定該第一閘極-汲極/源極介層孔圖案被該第一金屬化層級中之該第一導電圖案覆蓋；以及決定該第一金屬化層級中之該第一導電圖案之一長度小於一第一參考距離；以及增大該候選圖案之一大小，藉以修訂該佈局圖。
9. 如請求項8所述之製造半導體元件之方法，其中：該佈局圖進一步包括一電晶體層級，該電晶體層級對應於該半導體元件中之一電晶體層；該佈局圖之一單元被組織成複數MD行，該等MD行在一第一方向上延伸；相對於大體上垂直於該第一方向之一第二方向，對於該等MD行中的定位成接近該單元之第一邊界及第二邊界的一第一MD行及一最後MD行，增大該候選圖案之一大小之步驟包括：相對於該第二方向，將該第一金屬化層級中之該第一導電圖案之一長度增大至至少大體上等於該第一參考距離；以及其中該第一金屬至汲極/源極圖案及該第一閘極-汲極/源極介層孔圖案表示該半導體元件之該電晶體層中的對應MD及VGD結構。
10. 如請求項8所述之製造半導體元件之方法，其中： 一第一參考距離以L2表示；L2大於對應於該半導體元件之一半導體技術製程世代的一個接觸多晶矽間距(CPP)；該佈局圖進一步包括一電晶體層級，該電晶體層級對應於該半導體元件中之一電晶體層；在該第一金屬化層級與該電晶體層之間無金屬化層級；以及L2約為1.5CPP。
11. 如請求項8所述之製造半導體元件之方法，進一步包括：基於該佈局圖，進行如下各者中之至少一者：(A)進行一或多次光微影曝光；(B)製造一或多個半導體遮罩；或(C)製造一半導體積體電路之一層中的至少一個部件。

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