TW200823708A - Method for transferring self-assembled dummy pattern to substrate - Google Patents

Description

200823708 九、發明說明： 【發明所屬之技術領域】 本申請書於2 0 0 6年1 1月2 4日主張韓國專利申請號 10-2006- 1 1 7 1 5 8的優先權，其在此可全面地參考於此中來 Λ 合倂。本發明係有關於傳送圖案於一基板，例如，一個半 ， 導體基板。 【先前技術】 對於有高度整合的半導體裝置或者積體電路裝置來 ® 說，廣大硏究已被發展策劃以改善裝置特性並保證增加一 處理邊限。例如，如NAND型快閃記憶體裝置或動態隨機 存取記憶體（DRAM)裝置的半導體裝置已被開發增加記憶 體容量並降低構成此一裝置圖案之臨界尺寸（critical dimension， CD)。因此，要求在一微印刷術處理，一蝕刻 處理以及一化學機器硏磨（cΜP)針對在一晶圓裝置上圖案 的形成有著各式各樣的限制或問題。 例如，圖案缺陷可能由於在縮小圖案尺寸時，使用微 ® 印刷術而發生一曝光處理，這樣的圖案缺陷的例子爲；一 圖案橋，一圖案非理想連接的現象；或者一圖案變窄，一 圖案臨界尺寸被非理想縮小的現象，或者被非理想分開之 圖案。爲了克服關於該些過程之限制，各式各樣的方法已 經被提議。例如，針對改變或修改設計圖案佈局的方法， 以及針對把虛擬圖案插入一設計佈局中的方法，可作爲輔 助圖案。 此一虛擬圖案的形狀和功能取決於層的特性，其中該 200823708 層需要一半導體裝置的製造並應用該虛擬圖案。同樣地， 針對產生此一虛擬圖案並插入該產生的虛擬圖案的方法視 設計的電路佈局而定。奮在一晶圓上所形成的電路圖案是 一電晶體的閘極圖案時，該虛擬圖案可爲一閘極輔助圖案 A 的作用以輔助該閘極圖案之曝光與蝕刻。由於晶圓拓撲中 • 的差異，該虛擬圖案可甩來作爲一 C Μ P輔助虛擬圖案以在 一晶圓之不同部分之間將磨光率的差異減到最小。此外， 一虛擬圖案可被採用以克服於晶胞區與一周圍區之間的一 • 個圖案線寬差異，藉以於曝光與蝕刻處理斯間改善處理邊 限。 當在一晶圓上形成之電路圖案爲一電晶體之閘極圖案 時，一線形虛擬圖案可被插入以作爲一輔助圖案以改善該 閘極附近之處理邊限。同樣地，就一個記憶體裝置來說， 一^塊形虛擬圖案在一周圍區中之鬧極附近可被插入一個大 的空區中。然而’在虛擬圖案插入過程期間，於該虛擬圖 案和電路圖案之間（例如，在位元線或金屬相連層附近）有 ® 增加短路的可能性。因此，以自動方式執行該虛擬圖案的 插入是困難的。針對上述，在傳統的情況裡，該虛擬圖案 插入可以用手操作方式來完成。 針對一虛擬圖案之產生，一個支配虛擬產生圖解可被 考慮，在此圖解過程中，該虛擬圖案可依支配資料（包含尺 寸以及給定圖案的間隔）來產生該虛擬圖案的形狀和虛擬 圖案的尺寸。基於工作者決斷力之用手操作圖解也可被考 慮。在支配虛擬產生圖解方面，然而，關於曝光處理之參 200823708 數考量是很困難的’因此，在圖案或者圖案突然失敗之間 有一橋是高可能性的。此外，在外圍區的過程和設計裡， 關於一虛擬圖案的產生與插入可能有無法預測的因素，除 非曝光條件被考慮進來，這是由於2維圖案主要被配置在 外圍區內的緣故。 另一方面’在用手操作圖解中，針對虛擬圖案的插入 其可能#費一相對長的時間。例如，就頁面緩衝器電路配 置於一多層晶胞（MLC)類型之快閃記憶體裝置之外圍區內 來說，該頁面緩衝區有一大寬度約7 0 0 // m。此大區域將花 費相當多的時間來產生並插入虛擬圖案至整個區域。此 外，當虛擬圖案用手操作在此一大地區裡產生時，則人爲 錯誤的可能性會增加。因此，得到一種沒有缺陷的電路圖 案是困難的。 因此，一種新的虛擬圖案插入方法的開發正被要求以 能考慮曝光處理情況，並因此可安全穩定該曝光處理情 況，以及防止在虛擬圖案與電路圖案之間的短路。 【發明內容】 本發明之觀點爲一用以製造一半導體裝置的方法，該 方法包含：設計一初始電路怖局；得到一電路怖局的逆钸 局；縮小該逆佈局的尺寸’藉以得到一縮小的佈局；得到 一虛擬圖案佈局，該虛擬圖案佈局具有一個與該被縮小佈 局的外形相同的外形，與一給定線寬使得該虛擬圖案佈局 可自身組裝至電路佈局；結合該虛擬圖案佈局與電路佈 局；以及傳送該結合的佈局到一個半導體基板。 200823708 該方法可更進一步包含縮小逆佈局，其係藉由一比該 縮小佈局之縮小寬度還大的縮小寬度來縮小，藉以得到一 第二縮小佈局，得到一第二虛擬圖案佈局，該虛擬隱案佈 局具有一個與該第二縮小佈局的外形相同的外形，與一給 ^ 定線寬使得該第二虛擬圖案佈局可從該電路佈局被隔開， - 比該第一虛擬圖案進一步地是，並且結合該第二虛擬圖案 佈局與電路佈局。 該方法可更進一步包含傳送該被結合的佈局至一光罩 # 基板，藉以形成一光罩，並使用該光罩執行一曝光處理， 藉以傳送該被結合的佈局至半導體基板。 該光罩可包含一二元的光罩或一具有該結合佈局傳送 到該光罩的相移光罩。 在本發明的另一個觀點上，爲用以製造一半導體裝置 的方法，該方法包含設計一初始電路佈局；得到該電路佈 局之逆佈局；藉由一第一縮小寬度來縮小該逆佈局，藉以 得到一第一縮小佈局；藉由一第二縮小寬度來縮小該第一 • 縮小佈局，藉以得到一第二縮小佈局；從該第一縮小佈局 扣除該第二縮小佈局，藉以得到一自身組裝至電路佈局的 虛擬圖案钸局；結合該電路怖局與該虛擬圖案佈局；以及 傳送該結合的佈局至一半導體基板。 本發明的另一個觀點，爲用以製造一半導體裝置的方 法，該方法包含：設計一初始的電路佈局；設定曝光情況 而用以傳送該電路佈局；得到該電路佈局的逆佈局；在關 於X軸方向反射該曝光情況後，藉由設定一第一縮小寬度 200823708 於一 X軸方向中縮小該逆佈局，藉以得到一第一縮小佈 局；在關於Y軸方向反射該曝光情況後，藉由設定一第二 縮小寬度於一 Y軸方向中縮小該第一縮小佈局，藉以得到 一第二縮小佈局；藉由X軸方向中一第三縮小寬度與Y軸 A 方向中一第四縮小寬度來縮小該第二縮小佈局，藉以一第 - 三縮小佈局；從第二縮小佈局扣除該第三縮小佈局，藉以 得到自身組裝至電路佈局的一虛擬圖案；結合該虛擬圖案 與電路佈局；以及傳送該結合的佈局至一半導體基板。 Φ 在另一個實施例方面，針對傳送圖案到一基板的方法 包含設計電路佈局以傳送到基板；得到該電路佈局的逆佈 局；縮小該逆佈局尺寸，藉以得到一縮小佈局；得到'一虛 擬圖案佈局，該虛擬圖案佈局具有一對應於該縮小佈局之 外形的外形以及一給定線寬，使得該虛擬圖案佈局自身組 裝至該電路佈局；以及結合該虛擬圖案佈局與電路佈局。 該方法更進一步包含傳送電路層到基板。該方法更進一步 包含傳送該被結合的佈局到基板。 ® 在又一個實施例中，針對傳送圖案到一基板的方法包 含設計一具有一電路圖案的電路佈局，該電路圖案定義一 個打開區域；得到該電路怖局之逆佈局；藉由一第一縮小 寬度縮小該逆佈局，藉以得到一第一縮小佈局；由一第二 縮小寬度縮小該第一縮小佈局，藉以得到一第二縮小佈 局；從該第一縮小佈局扣除該第二縮小佈局，藉以得到一 自身組裝的虛擬圖案佈局；結合該虛擬圖案佈局與該電路 佈局，該虛擬圖案佈局由該電路圖案於一打開區域中被定 200823708 義；以及傳送該結合的佈局至一基板。該結合佈局被傳送 的基板是一半導體基板。該結合佈局被傳送的基板可爲一 光罩基板。 【實施方式】 A 在本發明之一實施例中，係提出一用以插入自身裝配 - 虛擬圖案於一電路圖案之佈局中的方法。該虛擬圖案之形 狀可基於初始佈局而被設定，使得該虛擬圖案可與初始佈 局排成直線。因此，可讚賞該虛擬圖案爲一自身組裝的虛 II 擬圖案。 在此使用時，該名詞”自身組裝虛擬圖案，，係參照一已 被使用一計算機實現的演算法所得到的虛擬圖案。該計計 算機實現的演算法可基於一個或更多個由一使用者基於曝 光情況設定的參數’使得此一情況能考慮到何時決定虛擬 圖案的形狀與插入位置。 由於虛擬圖案的排列與設定可基於該初始佈局來實 現’當設疋可被完成時，該曝光情況可考慮到該情況以設 ® 定虛擬圖案的形狀與插入位置。因此，自動修正圖案缺陷 是可能的，如圖案橋或圖案變窄，其可於曝光過程中產生， 根據應周曝光情祝以自動修正圖案缺陷。 由於該虛擬圖案可基於電路圖案佈局的形狀來設定， 故使用一個操作裝置如一電腦而自動產生虛擬圖案給有各 式各樣形狀（例如，位元線或金屬線層）的電路佈局並且插 入該產生的虛擬圖案於初始佈局中是可行的。因此，針對 具有複雜形狀的電路圖案而產生虛擬圖案是可行的。 -10- 200823708 因此’實現一曝光處理中解析度的改良並.於曝光處理 中保證一理想處理邊限是可行的，此係因爲插入該自身組 裝虛擬圖案至初始佈局中，並傳送該結合的圖案至一光罩 然後到一半導體基板是可行的。 ‘ " 參照第1圖所示，一電路圖案之佈局先被設計（步騾 - 1 〇) ’如第2圖所示，該初始電路佈局可爲於一 NAND型快 閃記憶體裝置之一頁面緩衝器區域2 1 0中針對位元線之一 電路佈局230，第2圖槪要說明一多重晶胞（MLC)型晶片結 •構中之一平面配置。 該頁面緩衝器區域2 1 0爲一頁面緩衝電路配置的區 域’該頁面緩衝電路可執行操作如讀取，寫入（或編製程 序）’以及消除形成於晶胞區域中記憶體晶胞之操作。在此 情況下’ 一 MLC型快閃記憶體裝置其中2位元或多位元之 資料可儲存於一個記憶體晶胞中，由於關於頁面緩衝電路 之複雜架構，因此該頁面緩衝區域2 1 0具有相對大的區域。 由於該頁面緩衝器區域2 1 0具有一 7 0 0 μ m或更大的大寬 ® 度’因此可能需要長時間（如4 8小時或更長）來手動操作虛 擬圖案的插入以達所需之最佳化曝光過程與蝕刻過程。 該插入虛擬圖案於頁靣緩衝器區域2 1 0中的方法與一 DR.AM裝置或與此類相似的裝置不同，因爲該頁面緩衝器 區域2 1 0的架構是互相不同的，此方法也與針對CMP處理 所需之虛擬圖案之使用方法不同。針對虛擬圖案的插入爲 了簡化並避免需要太多應用規則，可提出一個插入一虛擬 圖案於一初始電路佈局中而可用在一個以電腦爲基礎的計 -11- 200823708 算操作上的方法。 參照第3圖，其係顯示一實施於一半導體基板上而設 計的初始電路佈局300，第3圖之該初始電路佈局300可較 佳地包含位元線電路佈局，其構成一頁面緩衝器。如第3 • 圖所示，形成於鄰接位元線電路圖案3 0 1之間的空區域3 0 3 ' 具有各種不同形狀與尺寸，爲了改善曝光處理、蝕刻處理 之處理邊限，並圖案傳送之準確性，虛擬圖案可被插入至 這些空區域303中。爲了產生該虛擬圖案之佈局以插入該 ® 空區域3 0 3中，可使用該初始電路佈局3 0 〇的資料，同時， 在佈局插圖中，該電路圖案301延伸定義爲Y -軸之方向， 並且Y軸垂直方向定義爲X軸方向。 參照第4圖’一逆佈局400，其爲該初始電路佈局300 之逆影像然後被產生（第1圖中的步驟120)，該逆佈局400 可由針對該初始電路佈局3 00之資料執行一以電腦爲基礎 之操作而產生，該逆佈局400爲該初始電路佈局300中之 空區域303之佈局。 W 一虛擬圖案佈局然後可藉由縮小該逆佈局400所產生 之圖案尺寸來產生，以致於該組成之逆佈局從該初始電路 佈局3 0 0 (第1圖中步騾1 3 0)具有一預定間隔，例如，該虛 擬圖案佈局可由逆佈局400縮小的尺寸來產生並移動縮小 尺寸佈局之重疊部分以產生二個具有不同尺寸的縮小佈 局。 參照第5圖，一第一縮小佈局4 1 0可由一第一縮小寬 度al之逆佈局400 (第4圖）之Y方向中縮小的尺寸來得到’ 200823708 在此情況下，整個逆佈局400之區域藉由該第一縮小寬度 a 1從頂端與底端轉移逆佈局400之圖案外形於γ方向中， 而在Y軸方向中縮小，在此情況下，該第一縮小寬度a 1可 由設計者來決定，例如，該第一縮小寬度a 1設定對應一最 Λ 小尺寸以允許於Υ軸方向中曝光處理之執行。 - 該第一縮小寬度a 1可被決定以考量丫軸方向之曝光解 析度，因此，該曝光情況可考量設定虛擬圖案之程序，此 可看出不僅其中一對稱照明系統如傳統照明系統可被用在 Φ 該曝光處理中的情況，而且其中一非對稱照明系統如一雙 極照明系統或一四極照明系統可被用在該曝光處理中的情 況。該雙極照明系統使用具光傳輸區域之虹彩於一個軸方 向中互相間隔隔開，例如，X軸方向，此情況下，由於原 始光的推論結論，故X軸方向中的解析度比Y軸方向中的 解析度還高。當該第一縮小寬度a 1設定在該虛擬圖案產生 程序中時，考量Y軸方向中的解析度，該曝光情況的影響 則可被考量在虛擬圖案的設定上。 ® 該第一縮小寬度al可設定以對應電路佈局300之電路 圖案3 0 1與該虛擬圖案之間的實際間隔，爲了改善該虛擬 圖案與電路圖案尺寸之一致性，該第一縮小寬度a 1可設定 以對應電路圖案3 0 1之線寬。 由於該第一縮小佈局4 1 0具有一尺寸可從γ軸方向之 該逆佈局4 0 0中縮小，其藉由該第一縮小寬度a 1從γ軸方 向之該些電路圖案3 0 1間隔隔開而具有外形，因此，該第 一縮小佈局4 1 0之Y軸外形取決於初始電路佈局300之γ 200823708 軸外形來定義電路佈局3 0 1。 爹照弟6圖，一弟一縮小佈局4 1 1可由—第二縮小寬 度b 1之該第一縮小佈局4 1 0的X方向縮小尺寸來得到，在 此情況下’第一縮小佈局4 1 0之整個區域可由該第二縮小 # 寬度b 1從X方向之左端與右端，由轉移第一縮小寬度佈局 • 4 1 0之圖案外形於X軸方向中縮小。 在此情況下，該第二縮小寬度b 1可由設計者決定，例 如’該弟一縮小寬度b 1可由對應一最小尺寸來設定，以允 €1 許於X軸方向中曝光處理的執行，該第二縮小寬度b 1可由 對應電路佈局300之電路圖案301與虛擬圖案之間實際間 隔來設定。爲了改善該虛擬圖案與電路圖案3 〇 i之尺寸的 一致性，該第二縮小寬度bl可由對應電路圖案301之線寬 來設定。同樣地可設定第一縮小寬度a 1，曝光情況可考量 到該第二縮小寬度b 1的設定，使得X軸方向中之解析度的 影響可被說明。 由於第二縮小佈局4 1 1具有一尺寸可從該第一縮小佈 Φ 局410於X軸方向中縮小，該第二縮小佈局411具有由Y 軸方向中該第一縮小寬度a 1與X.軸方向中該第二縮小寬度 bl從電路圖案301間隔隔開的外形，因此，該第二縮小怖 局4 1 1之Y軸與X軸之外形可視該初始電路佈局3 00之Y 軸與X軸之外形以及其電路圖案3 0 1，該第二縮小佈局4 1 1 定義一外形，其爲定義該虛擬圖案二個外形之一外形，並 可配置在相對於其它外形之電路圖案3 0 1附近。爲了定義 該虛擬圖案之其它外形，另一個具有外形之縮小佈局藉由 -14- 200823708 縮小第二縮小佈局4 1 1之尺寸而視該第二縮小佈 外形來得到。 參照第7圖所示，一第三縮小佈局4 2 0可由 小寬度a2縮小第二縮小佈局41 1(第6圖）之Y方 * 寸來得到，在此情況下，該第二縮小佈局4 1 1之 • 可由第三縮小寬度a2從Y方向中頂端與底端由轉 小佈局41 1之圖案外形於Y軸方向中來縮小，該 三縮小佈局4 2 0爲由 Y軸方向中” a 1 + a 2，，的寬度 # 400(第4圖）縮小的佈局，在此情況下，該第三縮 可由設計者決定。例如，第三縮小寬度a 3可由對 尺寸來設定，以允許Y軸方向中曝光處理之執行 該佈局整個區域之規則性或一致性時，該第三縮 可被設定爲與該第一縮小寬度a 1相等。 該第三縮小寬度a2可由考量Y軸方向中之曝 來決定，因此，曝光情況可被考量針對設定虛擬 序中，在此可看出不僅其中一對稱照明系統如傳 ® 統可被用在該曝光處理中的情況，而且其中一非 系統如一雙極照明系統或一四極照明系統可被用 處理中的情況。因此，曝光情沅之影響可被考量 案之設定中。該第三縮小寬度a2可由對應配置在 電路佈局300之電路圖案301之虛擬圖案的Y軸 定。爲了改善該虛擬圖案與電路圖案301之尺寸& 該第三縮小寬度a2可由對應該電路圖案301之 局411之 一第三縮 向中之尺 整個區域 移第二縮 得到的第 從逆佈局 小寬度a2 應一最小 。在考量 小寬度a2 光解析度 圖案之程 統照明系 對稱照明 在該曝光 於虛擬圖 鄰近初始 線寬來設 勺一致性， 線寬來設 200823708 由於該第三縮小佈局420具有一尺寸可於Y軸方向中 從該第二縮小佈局4 1 1縮小，其由第三縮小寬度a2於Υ軸 方向中從該些電路圖案301間隔隔開而具有外形，因此， 該第三縮小佈局420之Y軸外形可依該初始佈局300之Y 軸外形與其電路圖案3 0 1來決定。 參照第8圖所示，一第四縮小佈局421可於X軸方向 中藉由一第四縮小寬度b2由縮小第三縮小佈局420之X軸 尺寸來得到，在此情況下，該第三縮小佈局420之整個區 域可藉由第四縮小寬度b 2，從X方向中左端與右端由轉移 該第三縮小佈局420之圖案外形在X軸方向中縮小，在此 情況下，該第四縮小寬度b2可由設計者決定。例如，該第 四縮小寬度b2可由對應一最小尺寸來設定，以允許X軸方 向中曝光處理之執行。由於該第四縮小佈局 42 1可由對 應”bl+b2”之第四縮小寬度b2，而從該初始電路佈局300之 電路圖案3 0 1間隔隔開，其可定義虛擬圖案之其它外形， 亦即，該第四縮小佈局421爲於X軸方向中”bl+b2”之寬度 從逆佈局400(第4圖）縮小的佈局。 該第四縮小寬度b2可由對應X軸方向中虛擬圖案之線 寬來設定，爲了改善電路圖案301之尺寸的一致性，該第 四縮小寬度b2可由對應電路圖案301之線寬來設定，同樣 地可設定該第二縮小寬度b 1，該曝光情況可被考量於該第 四縮小寬度b 2之設定中，使得X軸方向中的解析度之影響 可被說明。 由於該第四縮小佈局42 1具有一尺寸可於X軸方向中 200823708 從該第三縮小佈局4 2 0縮小，其於γ軸方向中藉由 的寬度與於X軸方向中藉由” b 1 + b 2 ”的寬度從該幽 案3 0 1間隔隔開而具有外形，因此，該第四縮小佈 之Y軸與X軸外形可依照初始電路佈局3〇〇(即，電 " 3 0 1)之Y軸與X軸外形來設定，同時，該第一與第 - 寬度a 1與a 2可設定爲互相相同，同樣地，該第二 縮小寬度bl與b2可設定爲互相相同。 之後，一第一虛擬圖案之佈局可配置在最接近 ® 路佈局300之電路圖案301，針對第二與第四縮小伟 與421 (第1圖中之步驟130)使用資料來得到。 參照第9圖所示，一第一虛擬圖案之佈局5 i 〇 二縮小佈局4 1 1 (第6圖）由扣除第四縮小佈局4 2 1來 該第二縮小佈局4 1 1之外形定義該第一虛擬圖案佈 之一第一外形511，其配置接近該電路圖案301，該 小佈局42 1之外形定義相對於第一外形5 1 1之第一 案佈局5 1 0之第二外形5 1 3，因此，該第一虛擬圖案 • 具有一 X軸線寬b2，一 Y軸線寬a2，一 X軸間隔 及一 Y軸間隔a 1。由於此針對佈局4 1 1與4 2 1之資 標資料（或由演算法得到）5從第二縮小佈局4 1 1之第 佈局42 1之扣除可使用一電腦依照一布林邏輯運算ΐ 該第一虛擬圖案佈局5 1 0可以上述方式依照 4 00之外形以及向外擴展沿著電路圖案3 0 1之外 到，因此，消除或抑制第一虛擬圖案佈局5 1 0與初 佈局300中之電路圖案301之佈局之重疊是可行的 > a 1 + a 2 ” 電路圖 局421 路圖案 三縮小 與第四 初始電 i 局 4 1 1 可從第 得到， 局5 1 0 第四縮 虛擬圖 可設定 bl，以 料爲座 四縮小 枝完成。 逆佈局 形來得 始電路 。同樣 -17- 200823708 地’當該第一虛擬圖案佈局5 1 0被取出使得其反射於第一 虛擬圖案佈局5 1 0上時，曝光情況如照明系統情況可被用 在曝光處理中並且可考量X軸與γ軸解析度。因此，抑制 圖案缺陷是可行的，如圖案橋或圖案變窄，其可產生在曝 ‘光處理中並自動修正圖案佈局。 ♦ 在上述第一虛擬圖案佈局5 1 0之設定後，無論該結果 佈局是否具有一允許另一虛擬圖案產生第二空的或打開區 3 05，以及無論該第二打開區3 05是否具有足夠的尺寸以允 IP 許一第二虛擬圖案（第1圖中步驟140)的產生，其可被決 定。該結果佈局爲該初始電路佈局3 0 0與該第一虛擬圖案 佈局5 1 0之結合，若有足夠的空間，該第二虛擬圖案之佈 局可被產生，基於逆佈局4 0 0或初始電路佈局3 0 0可以相 同於上述方式來說明，在此情況下，該第二虛擬圖案佈局 之產生可以相同於上述參照第5到9圖之說明方式來實 行。當縮小寬度被設定爲二倍使用於上述說明情況之縮小 寬度時，其產生第二虛擬圖案佈局而沒有導致第二虛擬圖 # 案層以與該第一虛擬圖案佈局5 1 0重疊是可行的。 參照第1 0圖所不，一第五縮小佈局4 3 0可由縮小第4 圖中所示之逆佈局4 00 ’來產生，或由縮小各自的縮小佈局 410，411，420，以及421其中之一顯示於第5到8圖中來 產生。例如，該第五縮小佈局4 3 0可於Y軸方向藉由第三 縮小寬度a2與第五縮小寬度a3縮小第二縮小佈局4 11來 得到，其可看出該第五縮小佈局4 3 0爲一可依照一增加縮 小寬度比作該第二縮小佈局4 1 1之應用來縮小的佈局，若 -18- 200823708 假設該”al”，”a2”，與”a3”是相同的，並且在曝光處理中係 可得到最小暴露線寬，介於電路圖案3 0 1與第五縮小佈局 4 30之間由Y軸間隔爲三倍最小暴露線寬，同樣地，介於 第二縮小佈局4 1 1之外形與第五縮小佈局430之外形之間 一 由Y軸間隔爲二倍最小暴露線寬。 • 由於第五縮小佈局4 3 0可被設定，基於該第二縮小佈 局41 1，該第五縮小佈局430之外形可依照電路圖案301 之佈局來設定。因此，抑制或消除第五縮小佈局430與電 路圖案301或弟一虛擬圖案佈局510與圖案缺陷產生之重 疊是可行的’同樣地，因爲曝光情況或照明系統情況之曝 光處理中抑制圖案缺陷的產生是可行的，並且解析度可反 射在第五縮小寬度a3的設定上。 參照第1 1圖所示，一第六縮小佈局4 3 1可由第四縮小 寬度b2與一第六縮小寬度b3於X軸方向中藉由縮小第五 縮小佈局4 3 0之X軸尺寸來產生，在此情況下，該第六縮 小寬度b3可設定爲等於”bl”或”b2”。因此，該第六縮小佈 # 局43 1藉由二倍第二縮小寬度b 1而具有一大於該第五縮小 佈局430之X軸間隔’亦即，從電路圖案301之該第六縮 小佈局4 3 1之X軸間隔可對應三倍第二縮小寬度b 1。 參照第 12圖所示，一第七縮小佈局 440可 由”a2 + a3 + a4(a4 :第七縮小寬度）”之寬度來縮小第二縮小佈 局4 1 1 (第6圖）之Y方向中的尺寸而得到，此程序可以縮小 第7圖之第三縮小佈局42〇之說明而設定”a2”與” a 1”作爲該 第三縮小寬度的相同方式來實行，在此情況下，該第七縮 -19- 200823708 小佈局440可由應用一γ軸縮小寬度至該第三縮小佈局420 以對應初始應用至第三縮小佈局420之二倍Υ軸縮小寬度 而得到。 參照第 13圖所示，一第八縮小佈局 441可 ^ 由”b2 + b3 + b4(b4 :第八縮小寬度），，之寬度來縮小第七縮小佈 - 局440之X軸尺寸而得到，其可看出沒有X軸邊限允許產 生該第八縮小佈局4 4 1作爲一實質上的佈局。 參照第14圖所示，一第二虛擬圖案之佈局5 30其爲從 • 屬配置在初始電路佈局300中之該電路佈局301的佈局 上’其爲使用已得到的第六與第八佈局431與441 (重複第 1圖之”130”）之資料而得到，此程序可被重複直到一實質縮 小佈局不再產生爲止’如弟1 3圖中所產生之第八縮小佈局 4 4 1之情況一樣。由於該第八縮小佈局4 4 1不是真的產生， 該第二虛擬圖案佈局5 3 0爲一具有對應第六縮小佈局4 3 1 之一外形的佈局，如關於第二虛擬圖案佈局5 3 0之外形的. 資料可自動地由依據一電腦基本操作從該第八縮小佈局 ^ 4 4 1扣除該第六縮小佈局4 3 1來得到，如該第一虛擬圖案佈 局510之產生一樣。 因此5該第二虛擬圖案佈局5 3 0，以及更進一步的虛擬 圖案佈局可由多次執行一類似使用以產生該第一虛擬圖案 佈局5 1 0之演算法來得到，其中一個差異處爲可應用一增 加佈局縮小寬度。同樣地，該第二虛擬圖案佈局5 3 0，以及 更進一步的虛擬圖案佈局可由基於初始電路佈局3 〇 〇或逆 佈局4 0 0實行縮小或扣除一佈局來得到，因此，該第二虛 -20- 200823708 擬圖案佈局5 30之外形係取決於初始電路佈局3 00之外形。 再參照至第1圖，另一個虛擬圖案佈局的產生可重複 執行，只要該打開區（第9圖中之”3 05 ”）允許虛擬圖案被確 保產生，該虛擬圖案產生可自動地依據上述演算法用一電 ~ 腦基本資料操作來實現，而不用使用手動操作，因此，該 。 虛擬圖案產生的時間可大幅地降低。 參照第1 5圖所示，——結合電路佈局可由插入已得到的 第一與第二虛擬圖案佈局510與530(共同地參照爲一，，虛擬 ® 圖案佈局500”)至該初始電路佈局300中來得到，並且因 此’產生一初始電路佈局3 00與該虛擬圖案佈局5 00的結 合’之後，從該虛擬圖案佈局500執行一去除程序，在虛 擬圖案的產生期間其可能形成虛擬圖案不理想的電路部 分’例如小突出物如凸出部或小槽如凹口（第1圖中之步驟 150)，除了凸出部或凹口外，額外的缺陷區域，其具有— 不合適的線寬，或很難傳送至一晶圓於曝光處理中，其可 被去除（第1圖中之步驟160)，針對去除此虛擬誤差之程 • & 序，其可被設計爲第1 5圖中之參照數字” 5 5 0，，，可使用一 檢查與修正一設計佈局之方法來達成，例如，一規則檢查。 參照第1 6圖所示’該虛擬誤差5 5 0可虛擬圖案铈局（第 15圖中之”5 00”）來去除，例如，此去除可由縮小介於鄰近 圖案”b 5 ”之間的間隔，檢查該縮小圖案間隔，使用一規則 檢查或類似方式’以及去除如形成圖案橋之圖案缺陷的缺 陷區域來達成，依照上述方式該虛擬圖案佈局5 〇〇之修正， 〜沒有如凸出部或凹口之虛擬誤差5 5 〇的第一修正虛擬圖 200823708 案佈局501可被產生。 例如’一各式各樣尺寸的佈局可由例如應用”b5 -1”至 虛擬圖案佈局500(第15圖）之圖案與初始電路佈局3 00之 間的X軸間隔來產生，其中該”1)5-1”藉由一單元尺寸（例 • 如，Inm當”nm”用來作爲一單元尺寸時）在一垂直於電路圖 ， 案301之延伸方向的方向中是小於該圖案間隔b5的。該產 生的佈局然後使用一方法（例如一規則檢查）檢查圖案缺陷 如圖案橋，以檢查關於該圖案間隔是否恰當的，之後，預 # 期導致一橋現象的缺陷區域會依照一修正程序來去除，因 此，可產生第一修正虛擬圖案佈局501，從間隔（例如，60nm) 之該1 n m的一個單元尺寸之扣除可被分析作爲確保圖案橋 之產生可被禁止之一橋禁止區域，依照上述程序，可能主 要爲凸出部或凹口之虛擬誤差550可被去除。 參照第1 7圖所示，一第二修正虛擬圖案佈局5 〇2，其 沒有凸出部或類似之物，可由調整第一修正虛擬圖案佈局 5 0 1之圖案間隔來產生，使得該圖案間隔可對應該初始設定 ® 的圖案間隔b 5，其可看出該第一修正虛擬圖案佈局5 〇 1之 尺寸可依照圖案間隔之調整而調整。該去除虛擬圖案誤差 如凸出部於X軸方向中突出的程序，可更進一步從被調整 爲具有一較大値（例如，2 n m)之該圖案間隔扣除該單元尺寸 的情況下實行。 參照第1 8圖所示，一各式各樣尺寸的佈局可朝由成長 桌一修正虛擬圖案佈局5 0 2於Y軸方向中所產生之頂端與 底端延伸’亦即，朝向頂端與底端，也就是，由一個單元 -22 - 200823708 尺寸從Y軸圖案間隔a5到第二修正虛擬圖 小”al -1 nm”的應用，該產生的佈局然後使J 一規則檢查）檢查圖案缺陷如圖案橋，以檢查 隔是否恰當的，之後，預期導致一橋現象的 ” 照一修正程序來去除，因此，可產生第三修 - 局5 03，因此，該第三修正虛擬圖案佈局503 有虛擬誤差（第1圖中之”550”）如Y軸之凸出 參照第1 9圖所示，該第三修正虛擬圖案 Φ .調整第三修正虛擬圖案佈局5 0 3之圖案間隔 a5來縮小，因此，一第四修正虛擬圖案佈-局 沒有凸出部或類似之物。其可看出該第三修 局5 0 3可依照第四修正虛擬圖案佈局5 0 4之 整來調整尺寸。針對去除虛擬誤差如Y軸之 可更進一步地從被調整爲一較大値之該圖案 元尺寸的情況下重複執行。 參照第2 0圖與2 1圖所示，一從該第四 • 佈局504(第19圖）用以去除第二X軸凸出部 參照第1 6圖與第17圖所述來實現，在說明 擬誤差釦凸出部可被同時從該第四修正j 5 04(第19圖）去除，例如，可於X軸方向中 元尺寸縮小圖案間隔b 6，檢查該縮小圖案間 案線寬，使用一規則檢查或類似方式，以及 圖案橋或類似圖案橋之檢查部分而完成虛擬 之後’ 一各式各f永尺寸的佈局可由一個 案佈局5 02縮 1 一方法（例如 關於該圖案間 缺陷區域會依 正虛擬圖案佈 可被產生而沒 部或凹口。 佈局5 0 3可由 等於初始間隔 504可產生而 正虛擬圖案佈 圖案間隔的調 凸出部之程序 間隔a 5扣除單 修正虛擬圖案 之附加程序可 實施例中，虛 t擬圖案佈局 藉由一給定單 隔”b6 -1”與圖 去除預期導致 誤差去除。 單元尺寸調整 -23 - 200823708 該圖案間隔爲比圖案間隔b 6還小的” b 6 -1 ”來產生，該產生 的佈局然後使用一方法（例如一規則檢查）檢查圖案缺陷如 圖案橋’以檢查關於該圖案間隔是否恰當的，之後，預期 導致一橋現象的缺陷部分會依照一修正程.序來去除，因 " 此’可產生第五修正虛擬圖案佈局505。 - 參照第21圖所示，該第五修正虛擬圖案佈局5 05可於 圖案間隔中被調整，使得該第五修正虛擬圖案佈局5 05之 圖案間隔等於初始間隔b6，因此，一第六修正虛擬圖案佈 馨 局5 0 6不會產生凸出部或類似之物。由於該第六修正虛擬 圖案佈局5 0 6沒有凸出部或類似之物，故其針對第1 5圖之 虛擬圖案佈局500可用來作爲一代替物，一最後佈局然後 可由插入該第六修正虛擬圖案佈局506於初始電路佈局 3 00(第1圖之步驟170)中來產生。 在傳送包含該”最後”虛擬圖案佈局5 06與電路佈局300 之佈局至一真實的光罩基板或至一真實的晶圓之前，一考. 里於曝先處理期間所產生之光學鄰近效應（optical 鲁 proximity effect ’〇PE)之修正，·例如，一 〇PE修正（〇PC) 可被實行。該〇PC之結果如第22圖所示可由應用〇pc虛 擬圖案佈局590以及一應用0PC電路饰局390來表示。 第23圖描述一外形平面圖，基於一模型基礎處理設 計’透過一模擬之繪製以實行關於第22圖中所示之該應用 〇PC佈局之資料，第24圖描述一透過模擬得到暴露空氣的 圖，針對第22圖中所示之該應用〇pc佈局來實行，第25 圖爲一外形平面圖其曝光的能量從一給定曝光能量情況 -24- 200823708 -1 0%/0%/10%而爲多變的，第16圖描述一對應第25圖之一 部分2 6之放大外形平面圖。 第23圖到第26圖之模擬結果顯示該電路圖案依照插 入本發明之圖式實施例產生的虛擬圖案佈局5 90(第22圖） 中’針對曝光處理具有一增加很大的處理邊限，如第23圖 ^ 與24圖所示之結果，圖案橋與圖案變窄可有效地被消除， 參照第25圖之結果，儘管曝光能量變動，但其可看出抑制 該橋或變窄現象的發生是可行的，因此，得到一較大曝光 ® 處理邊限是可行的，甚至當依據於大約i：80iim的範圍中變 動之一 60nm設計之聚焦邊限時，可由一橋或變窄現象的消 除來得到改善結果，因此，聚焦的深度的改良也可達到。 再參照第1圖所示，該最後佈局包含第22圖中所示之 應用OPC虛擬圖案佈局590以及該應用〇PC電路佈局390, 可傳送至一光罩以形成一遮罩圖案（第丨圖中之步驟180)， 之後’使用&先罩以貫丫了 一曝光處理以傳送該最後佈局至 一晶圓（桌1圖中之步驟1 9 0 )，在此情況下，因爲曝光情況 ® 可使用在曝光處理中，故針對圖案暴露處理之處理邊限中 完成改善是可行的，例如，雙極照明系統情況已考量虛擬 圖案之插入上。 其中可使用一雙極照明系統，介於一 X軸解析度與一 Υ軸解析度之間的差真可被包含，爲此目的，在產生該虛 擬圖案佈局390 (第22圖）之上，於X軸與γ軸方向中應用 不同的插入情況，以考量該解析度的差異。其中在照明方 向來說，一不同於該雙極照明系統的照明系統，例如，一 -25 - 200823708 四極照明系統可被使用’曝光情況的反射可由該參照軸之 改變方向來完成。 雖然本發明之實施例已使用具體範例說明，但其也可 被用在其它佈局上，本發明也可應用至除了位元線以外之 金屬連接線之佈局，此外’本發明不僅可應用至一快閃記 - 憶體裝置，也可應用至一 DRAM記憶體裝置。 同樣地，本發明也可應用至一使用於一曝光處理而實 現在一光罩上的佈局，例如，依據本發明之一實施例的佈 • 局可應用至一相移遮罩或一二元遮罩。依據本發明之一實 施例的佈局也可應用至一沒有遮罩印刷術處理，其中一圖 案可直接傳送至一晶圓，此外，依據本發明之一實施例的 佈局可應用至一針對形成一 CMP虛擬或一除了電路線如位 元線外之閘協助虛擬之處理。 雖然本發明之實施例已揭露說明目的，但那些熟悉該 項技術者將可察知其各種改變，增加或代替是可行的，而 沒有脫離本發明伴隨申請專利範圍中所揭露之範圍與本 • 意。 【圖式簡單說明】 第1圖爲一流程圖，用以圖示說明一半導體裝置製造 方法，其係使用一具有自身組裝的虛擬圖案之電路佈局以 插入依據本發明之一實施例中； 第2圖到第22圖爲使用具有自身組裝虛擬圖案插入依 據本發明之一實施例中的電路佈局，用以解釋半導體裝置 製造方法的槪要佈局圖；以及 -26- 200823708

第23圖到第26圖爲顯 具有自身組裝 虛 擬 圖 案 插入 路佈局 ，用以 解 釋 半 導 體裝 【主要元件符 號 說 明 I 120 、 130 、 140 、 150 160、 210 頁 面 緩 衝 區 230 電 路 佈 局 300 初 始 電 路 佈 局 301 位 元 線 電 路 圖案 303 空 區 305 第 二 打 開 區 390 電 路 佈 局 400 逆 佈 局 410 第 — 縮 小 佈 局 420 第 縮 小 佈 局 421 第 四 縮 小 佈 局 430 第 五 縮 小 佈 局 431 第 _L^ 縮 小 佈 局 411 第 二 縮 小 佈 局 440 第 七 縮 小 佈 局f 441 第 八 縮 小 佈 局 5 00 虛 擬 圖 案 佈 局 501 第 一 修 正 虛 擬圖 502 第 二 修 正 虛 擬圖 503 第 二 修 正 虛 擬圖 案佈局 案佈局 案佈局 示模擬結果之佈局圖，由使用 依據本發明之一實施例中的電 置製造方法所得到的結果。 170、 180、 190 步驟 -27- 200823708

504 第 四 修 正 虛 擬 圖 案 佈 局 505 第 五 修 正 虛 擬 圖 案 佈 局 5 06 第 _JL^ 修 正 虛 擬 圖 案 佈 局 5 10 第 一 虛 擬 圖 案 佈 局 5 11 第 一 外 形 5 13 第 二 外 形 530 第 二 虛 擬 圖 案 佈 局 550 虛 擬 誤 差 590 應 用 OPC 虛 擬 圖 案 ;佈 丨局 al 第 一 縮 小 寬 度 a2 第 二 縮 小 寬 度 a 3 第 五 縮 小 寬 度 a4 第 七 、 八 縮 小 寬 度 a 5 圖 案 間 隔 b 1 第 二 縮 小 寬 度 b2 第 四 縮 小 寬 度 b3 第 _JL·^ 縮 小 寬 度 b4 第 八 縮 小 寬 度 b5、b6 圖 案 間 隔 -2 8 -

Claims (1)

1. 200823708 十、申請專利範圍： 1 · 一種轉移圖案至一基板的方法，包含： 設計一電路佈局以傳送至基板； 得到該電路佈局之逆佈局； — 縮小該電路佈局之尺寸，藉以得到一縮小佈局； - 得到一虛擬圖案佈局，其中該虛擬圖案佈局具有對應 於該縮小佈局外形的外形與一給定線寬使得虛擬圖案佈 局自身組裝至該電路佈局；以及 # 結合該虛擬圖案佈局與該電路佈局。 2 ·如申請專利範圍第1項之方法，更可包含： 傳送該電路佈局至基板。 3 ·如申請專利範圍第1項之方法，更可包含： 傳送該已結合的佈局至基板。[問題：該虛擬圖案也” 完全”傳送至該基板上嗎？是的] 4 ·如申請專利範圍第1項之方法，其中該電路佈局可被設 計爲記憶體之金屬線佈局，其中該基板可爲一半導體基 ® 板。 5 ·如申請專利範圍第1項之方法，其中該電路佈局可被設 計爲搆成快閃記憶體裝置之頁靣緩衝電路位元線之怖 局。 6 ·如申請專利範圍第1項之方法’其中該電路佈局可被設 計爲針對線連接結構之連接接觸之配置佈局。 7 .如申請專利範圍第1項之方法，更可包含： 縮小該逆佈局，其藉由一比該縮小佈局之縮小寬度還 -29 - 200823708 大的縮小寬度來縮小該逆佈局，藉以得到一第二縮小佈 局； 得到一第二虛擬圖案佈局，其中該虛擬圖案佈局具有 〃對應於該第二縮小佈局外形的外形以及一給定線寬使得 一 該第二虛擬圖案佈局可被間隔除了電路佈局外比該第一 ^ 虛擬圖案還遠；以及 結合該第二虛擬圖案佈局與該電路佈局。 8.如申請專利範圍第1項之方法，更可包含： Φ 傳送該結合的佈局至光罩基板，藉以形成一光罩；以 及使用該光罩執行一曝光處理，藉以傳送該結合的佈局 至基板。 9 ·如申請專利範圍第8項之方法，其中該曝光處理可在曝 光情況下執行，其中包含一對稱照明與一非對稱照明。 10·如申請專利範圍第8項之方法，其中該光罩包含一二元 光罩或一相移光罩。 1 1 ·—種轉移圖案至一基板的方法，包含： _ ® 設計一具有電路圖案的電路佈局，該電路圖案定義一 打開區； 得到該電路倚局之逆倚局； 由第一縮小寬度來縮小該逆佈局，藉以得到一第一縮 小佈局； 由第二縮小寬度來縮小該第一佈局，藉以得到一第二 縮小佈局； 從該第一縮小佈局扣除該第二縮小佈局，藉以得到一 -30· 200823708 自身組裝虛fen圖案佈局； 結合該虛擬圖案佈局與該電路佈局，該虛擬圖案佈局 可由該電路圖案定義之一打開區中來定義；以及 傳送該結合佈局至一基板。 ' 1 2.如申請專利範圍第1 1項之方法，其中該傳送該結合佈局 ， 之基扳爲一半導體基板。 13·如申請專利範圍第π項之方法，其中該傳送該結合佈局 之基板爲一光罩基板。 Φ 1 4 ·如申請專利範圍第11項之方法，其中該電路佈局可被設 計爲構成快閃記憶體裝置之頁面緩衝電路位元線之佈 局。 1 5 ·如申請專利範圍第π項之方法，更可包含： 由一第三縮小寬度縮小該第二縮小佈局，藉以得到一 第三縮小佈局； 由一第四縮小寬度縮小該第三縮小佈局，藉以得到一 第四縮小佈局； ® 從該第三縮小佈局扣除該第四縮小佈局，藉以得到一 第二虛擬圖案佈局；以及 結合該第二虛擬圖案佈局與該電路饰局。 16·如申請專利範圍第11項之方法，更包含： 由一比該第二縮小寬度還大的寬度縮小逆佈局，藉以 得到一第二縮小佈局； 得到一第二虛擬圖案佈局，其用有一對應該第三縮小 佈局外形之外形與一給定線寬’使得該第二虛擬圖案佈 •31- 200823708 局可從電路佈局間隔隔開，而比該第一虛擬圖案還遠； 結合該第二虛擬圖案佈局與該電路佈局。 1 7 · —種製造一半導體裝置的方法，包含： 設計一電路佈局； - 設定曝光情況，用以針對該電路佈局之傳送； . 得到該電路佈局之逆佈局； 縮小X軸方向的逆佈局’其係在反射與χ軸方向有關 的曝光情況之後，藉由設定一第一縮小寬度來縮小，以 _ 得到一第一縮小佈局； 縮小Y軸方向的桌一縮小佈局，其係在反射與γ軸方 向有關的曝光情況之後，藉由設定一第二縮小寬度來縮 小’以得到一第一縮小佈局； 縮小第二縮小佈局’其係藉由x軸方向的第三縮小寬 度以及Y軸方向的第四縮小寬度來縮小，以得到一第三 縮小佈局； 從該第二縮小佈局扣除該第三縮小佈局，藉以得到一 Φ 自身組裝至電路佈局的虛擬圖案佈局； 結合該虛擬圖案佈局與該電路佈局；以及 傳送該結合佈局至一半導體基板。 1 8 ·如申請專利範圍第1 7項之方法，其中該初始電路佈局可 設計爲一記憶體裝置之金屬線電路佈局。 19·如申請專利範圍第17項之方法’其中該電路佈局可被設 計爲構成快閃記憶體裝置之頁面緩衝電路位元,綠之佈 局0 -32 - 200823708 2 0.如申請專利範圍第1 7項之方法，其中該電路佈局可設計 爲針對一個線連接結構而連接接觸的一配置佈局。 2 1 .如申請專利範圍第1 7項之方法，其中該曝光情況包含於 X軸與Y軸方向中具有一相同曝光解析度的對稱照明， 或者於X軸與丫軸方向中具有一不同曝光解析度的非對 稱照明。 22.如申請專利範圍第17項之方法，其中該第一與第二縮小 寬度可互相設定爲相同或互相設定爲不同，其爲依照曝 光情況來決定。 2 3 .如申請專利範圍第17項之方法，其中更包含： 於X軸方向中由一第五縮小寬度以及於Y軸方向中由 一第六縮小寬度來縮小該第三縮小佈局，藉以得到一第 四縮小佈局； 於X軸方向中由一第七縮小寬度以及於γ軸方向中由 一第八縮小寬度來縮小該第四縮小佈局，藉以得到一第 五縮小佈局； 從該第四縮小佈局扣除該第五縮小佈局，藉以得到— 第二虛擬圖案佈局；以及 結合該第二虛擬圖案佈局與該電路佈局。 2 4 ·如申請專利範圍第1 7項之方法，其中更包含： 從該逆佈局得到一第四縮小佈局，使得該第四縮小佈 局可從該電路佈局間隔隔開，而比該第一虛擬圖案還遠； 得到一第二虛擬圖案佈局，其具有一與該第四縮小佈 局之外形相同之外形與一給定線寬；以及 結合該第二虛擬圖案佈局與該電路佈局。 -33-