JP2008160031A - 記憶素子及びメモリ - Google Patents
記憶素子及びメモリ Download PDFInfo
- Publication number
- JP2008160031A JP2008160031A JP2006350113A JP2006350113A JP2008160031A JP 2008160031 A JP2008160031 A JP 2008160031A JP 2006350113 A JP2006350113 A JP 2006350113A JP 2006350113 A JP2006350113 A JP 2006350113A JP 2008160031 A JP2008160031 A JP 2008160031A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- memory
- magnetization
- storage
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
- H10N50/10—Magnetoresistive devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
- H10N50/80—Constructional details
- H10N50/85—Materials of the active region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
- H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
- H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S977/00—Nanotechnology
- Y10S977/902—Specified use of nanostructure
- Y10S977/932—Specified use of nanostructure for electronic or optoelectronic application
- Y10S977/933—Spintronics or quantum computing
- Y10S977/935—Spin dependent tunnel, SDT, junction, e.g. tunneling magnetoresistance, TMR
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mram Or Spin Memory Techniques (AREA)
- Hall/Mr Elements (AREA)
Abstract
【課題】熱安定性に優れ、書き込み電流を低減することができる記憶素子を提供する。
【解決手段】情報を磁性体の磁化状態により保持する記憶層17を有し、この記憶層17に対して絶縁体から成る中間層を介して磁化固定層31が設けられ、積層方向にスピン偏極した電子を注入することにより、記憶層17の磁化M1の向きが変化して、記憶層17に対して情報の記録が行われ、記憶層17を構成する強磁性層の比抵抗が8×10−7Ω・m以上である記憶素子3を構成する。
【選択図】図2
【解決手段】情報を磁性体の磁化状態により保持する記憶層17を有し、この記憶層17に対して絶縁体から成る中間層を介して磁化固定層31が設けられ、積層方向にスピン偏極した電子を注入することにより、記憶層17の磁化M1の向きが変化して、記憶層17に対して情報の記録が行われ、記憶層17を構成する強磁性層の比抵抗が8×10−7Ω・m以上である記憶素子3を構成する。
【選択図】図2
Description
本発明は、スピン偏極した電子を注入することにより記憶層の磁化の向きを変化させる記憶素子及びこの記憶素子を備えたメモリに係わり、不揮発メモリに適用して好適なものである。
コンピュータ等の情報機器では、ランダム・アクセス・メモリとして、動作が高速で、高密度なDRAMが広く使われている。
しかし、DRAMは電源を切ると情報が消えてしまう揮発性メモリであるため、情報が消えない不揮発のメモリが望まれている。
しかし、DRAMは電源を切ると情報が消えてしまう揮発性メモリであるため、情報が消えない不揮発のメモリが望まれている。
そして、不揮発メモリの候補として、磁性体の磁化で情報を記録する磁気ランダム・アクセス・メモリ(MRAM)が注目され、開発が進められている。
MRAMは、ほぼ直交する2種類のアドレス配線(ワード線、ビット線)にそれぞれ電流を流して、各アドレス配線から発生する電流磁場によって、アドレス配線の交点にある磁気記憶素子の磁性層の磁化を反転して情報の記録を行うものである。
一般的なMRAMの模式図(斜視図)を、図5に示す。
シリコン基板等の半導体基体110の素子分離層102により分離された部分に、各メモリセルを選択するための選択用トランジスタを構成する、ドレイン領域108、ソース領域107、並びにゲート電極101が、それぞれ形成されている。
また、ゲート電極101の上方には、図中前後方向に延びるワード線105が設けられている。
ドレイン領域108は、図中左右の選択用トランジスタに共通して形成されており、このドレイン領域108には、配線109が接続されている。
そして、ワード線105と、上方に配置された、図中左右方向に延びるビット線106との間に、磁化の向きが反転する記憶層を有する磁気記憶素子103が配置されている。この磁気記憶素子103は、例えば磁気トンネル接合素子(MTJ素子)により構成される。
さらに、磁気記憶素子103は、水平方向のバイパス線111及び上下方向のコンタクト層104を介して、ソース領域107に電気的に接続されている。
ワード線105及びビット線106にそれぞれ電流を流すことにより、電流磁界を磁気記憶素子103に印加して、これにより磁気記憶素子103の記憶層の磁化の向きを反転させて、情報の記録を行うことができる。
シリコン基板等の半導体基体110の素子分離層102により分離された部分に、各メモリセルを選択するための選択用トランジスタを構成する、ドレイン領域108、ソース領域107、並びにゲート電極101が、それぞれ形成されている。
また、ゲート電極101の上方には、図中前後方向に延びるワード線105が設けられている。
ドレイン領域108は、図中左右の選択用トランジスタに共通して形成されており、このドレイン領域108には、配線109が接続されている。
そして、ワード線105と、上方に配置された、図中左右方向に延びるビット線106との間に、磁化の向きが反転する記憶層を有する磁気記憶素子103が配置されている。この磁気記憶素子103は、例えば磁気トンネル接合素子(MTJ素子)により構成される。
さらに、磁気記憶素子103は、水平方向のバイパス線111及び上下方向のコンタクト層104を介して、ソース領域107に電気的に接続されている。
ワード線105及びビット線106にそれぞれ電流を流すことにより、電流磁界を磁気記憶素子103に印加して、これにより磁気記憶素子103の記憶層の磁化の向きを反転させて、情報の記録を行うことができる。
そして、MRAM等の磁気メモリにおいて、記録した情報を安定に保持するためには、情報を記録する磁性層(記憶層)が、一定の保磁力を有していることが必要である。
一方、記録された情報を書き換えるためには、アドレス配線にある程度の電流を流さなければならない。
ところが、MRAMを構成する素子の微細化に従い、アドレス配線も細くなるため、充分な電流が流せなくなってくる。
一方、記録された情報を書き換えるためには、アドレス配線にある程度の電流を流さなければならない。
ところが、MRAMを構成する素子の微細化に従い、アドレス配線も細くなるため、充分な電流が流せなくなってくる。
そこで、より少ない電流で磁化反転が可能な構成として、スピン注入による磁化反転を利用する構成のメモリが注目されている(例えば、特許文献1、特許文献2、非特許文献1、非特許文献2参照)。
スピン注入による磁化反転とは、磁性体の中を通過してスピン偏極した電子を、他の磁性体に注入することにより、他の磁性体において磁化反転を起こさせるものである。
スピン注入による磁化反転とは、磁性体の中を通過してスピン偏極した電子を、他の磁性体に注入することにより、他の磁性体において磁化反転を起こさせるものである。
例えば、巨大磁気抵抗効果素子(GMR素子)や磁気トンネル接合素子(MTJ素子)に対して、その膜面に垂直な方向に電流を流すことにより、これらの素子の少なくとも一部の磁性層の磁化の向きを反転させることができる。
そして、スピン注入による磁化反転は、素子が微細化されても、電流を増やさずに磁化反転を実現することができる利点を有している。
上述したスピン注入による磁化反転を利用する構成のメモリの模式図を図3及び図4に示す。図3は斜視図、図4は断面図である。
シリコン基板等の半導体基体60の素子分離層52により分離された部分に、各メモリセルを選択するための選択用トランジスタを構成する、ドレイン領域58、ソース領域57、並びにゲート電極51が、それぞれ形成されている。このうち、ゲート電極51は、図3中前後方向に延びるワード線を兼ねている。
ドレイン領域58は、図3中左右の選択用トランジスタに共通して形成されており、このドレイン領域58には、配線59が接続されている。
そして、ソース領域57と、上方に配置された、図3中左右方向に延びるビット線56との間に、スピン注入により磁化の向きが反転する記憶層を有する記憶素子53が配置されている。
この記憶素子53は、例えば磁気トンネル接合素子(MTJ素子)により構成される。図中61及び62は磁性層を示しており、2層の磁性層61,62のうち、一方の磁性層を磁化の向きが固定された磁化固定層として、他方の磁性層を磁化の向きが変化する磁化自由層即ち記憶層とする。
また、記憶素子53は、ビット線56と、ソース領域57とに、それぞれ上下のコンタクト層54を介して接続されている。これにより、記憶素子53に電流を流して、スピン注入により記憶層の磁化の向きを反転させることができる。
シリコン基板等の半導体基体60の素子分離層52により分離された部分に、各メモリセルを選択するための選択用トランジスタを構成する、ドレイン領域58、ソース領域57、並びにゲート電極51が、それぞれ形成されている。このうち、ゲート電極51は、図3中前後方向に延びるワード線を兼ねている。
ドレイン領域58は、図3中左右の選択用トランジスタに共通して形成されており、このドレイン領域58には、配線59が接続されている。
そして、ソース領域57と、上方に配置された、図3中左右方向に延びるビット線56との間に、スピン注入により磁化の向きが反転する記憶層を有する記憶素子53が配置されている。
この記憶素子53は、例えば磁気トンネル接合素子(MTJ素子)により構成される。図中61及び62は磁性層を示しており、2層の磁性層61,62のうち、一方の磁性層を磁化の向きが固定された磁化固定層として、他方の磁性層を磁化の向きが変化する磁化自由層即ち記憶層とする。
また、記憶素子53は、ビット線56と、ソース領域57とに、それぞれ上下のコンタクト層54を介して接続されている。これにより、記憶素子53に電流を流して、スピン注入により記憶層の磁化の向きを反転させることができる。
このようなスピン注入による磁化反転を利用する構成のメモリの場合、図5に示した一般的なMRAMと比較して、デバイス構造を単純化することができる、という特徴も有している。
また、スピン注入による磁化反転を利用することにより、外部磁界により磁化反転を行う一般的なMRAMと比較して、素子の微細化が進んでも、書き込みの電流が増大しないという利点がある。
また、スピン注入による磁化反転を利用することにより、外部磁界により磁化反転を行う一般的なMRAMと比較して、素子の微細化が進んでも、書き込みの電流が増大しないという利点がある。
ところで、MRAMの場合は、記憶素子とは別に書き込み配線(ワード線やビット線)を設けて、書き込み配線に電流を流して発生する電流磁界により、情報の書き込み(記録)を行っている。そのため、書き込み配線に、書き込みに必要となる電流量を充分に流すことができる。
一方、スピン注入による磁化反転を利用する構成のメモリにおいては、記憶素子に流す電流によりスピン注入を行って、記憶層の磁化の向きを反転させる必要がある。
そして、このように記憶素子に直接電流を流して情報の書き込み(記録)を行うことから、書き込みを行うメモリセルを選択するために、記憶素子を選択トランジスタと接続してメモリセルを構成する。この場合、記憶素子に流れる電流は、選択トランジスタに流すことが可能な電流(選択トランジスタの飽和電流)の大きさに制限される。
このため、選択トランジスタの飽和電流以下の電流で書き込みを行う必要があり、スピン注入の効率を改善して、記憶素子に流す電流を低減する必要がある。
そして、このように記憶素子に直接電流を流して情報の書き込み(記録)を行うことから、書き込みを行うメモリセルを選択するために、記憶素子を選択トランジスタと接続してメモリセルを構成する。この場合、記憶素子に流れる電流は、選択トランジスタに流すことが可能な電流(選択トランジスタの飽和電流)の大きさに制限される。
このため、選択トランジスタの飽和電流以下の電流で書き込みを行う必要があり、スピン注入の効率を改善して、記憶素子に流す電流を低減する必要がある。
また、読み出し信号を大きくするためには、大きな磁気抵抗変化率を確保する必要があり、そのためには記憶層の両側に接している中間層をトンネル絶縁層(トンネルバリア層)とした記憶素子の構成にすることが効果的である。
このように中間層としてトンネル絶縁層を用いた場合には、トンネル絶縁層が絶縁破壊することを防ぐために、記憶素子に流す電流量に制限が生じる。この観点からも、スピン注入時の電流を抑制する必要がある。
このように中間層としてトンネル絶縁層を用いた場合には、トンネル絶縁層が絶縁破壊することを防ぐために、記憶素子に流す電流量に制限が生じる。この観点からも、スピン注入時の電流を抑制する必要がある。
Phys.Rev.B 54.9353(1996)
J.Magn.Mat. 159.L1(1996)
特開2003−17782号公報
米国特許第6256223号明細書
ところで、電流によって書き込まれた情報を記憶して保持しなければ、メモリとはなり得ない。そのため、記憶層の熱揺らぎに対する安定性(熱安定性)の確保が必要である。
スピン注入による磁化反転を利用する記憶素子の場合、従来のMRAMと比較して、記憶層の体積が小さくなるので、単純に考えると熱安定性は低下する方向にある。
記憶層の熱安定性が確保されていないと、反転した磁化の向きが、熱により再反転してしまい、書き込みエラーとなってしまう。
そのため、スピン注入による磁化反転を利用する記憶素子において、熱安定性は非常に重要な特性である。
スピン注入による磁化反転を利用する記憶素子の場合、従来のMRAMと比較して、記憶層の体積が小さくなるので、単純に考えると熱安定性は低下する方向にある。
記憶層の熱安定性が確保されていないと、反転した磁化の向きが、熱により再反転してしまい、書き込みエラーとなってしまう。
そのため、スピン注入による磁化反転を利用する記憶素子において、熱安定性は非常に重要な特性である。
一般に、書き込みにあまりエネルギーを費やさない素子は、エネルギーバリアが低いため、情報が消えやすい。
一方、書き込みに大きなエネルギーを要する素子は、高いエネルギーバリアを形成することが可能であるため、情報の保持も安定していると言える。
一方、書き込みに大きなエネルギーを要する素子は、高いエネルギーバリアを形成することが可能であるため、情報の保持も安定していると言える。
スピン注入による磁化反転を利用する記憶素子において、スピン注入効率が等しい構成で比較すると、記憶層の飽和磁化量及び記憶層の体積が大きくなるに従い、熱安定性が高くなると同時に、書き込みに大きな電流を必要とするようになる。
熱安定性指標は、一般に、熱安定性パラメーター(Δ)で表すことができる。
Δは、Δ=KV/kT(K:異方性エネルギー、V:記憶層の体積、k:ボルツマン定数、T:温度)で与えられる。
熱安定性指標は、一般に、熱安定性パラメーター(Δ)で表すことができる。
Δは、Δ=KV/kT(K:異方性エネルギー、V:記憶層の体積、k:ボルツマン定数、T:温度)で与えられる。
従って、スピン注入により記憶層の磁化の向きを反転させる構成の記憶素子が、メモリとして存在し得るためには、スピン注入効率を改善して磁化反転に必要な電流をトランジスタの飽和電流以下に減らすと同時に、書き込まれた情報をしっかり保持する熱安定性を確保する必要がある。
上述した問題の解決のために、本発明においては、熱安定性に優れ、書き込み電流を低減することができる記憶素子、並びにこの記憶素子を有するメモリを提供するものである。
本発明の記憶素子は、情報を磁性体の磁化状態により保持する記憶層を有し、この記憶層に対して中間層を介して磁化固定層が設けられ、中間層が絶縁体から成り、積層方向にスピン偏極した電子を注入することにより、記憶層の磁化の向きが変化して、記憶層に対して情報の記録が行われ、記憶層を構成する強磁性層の比抵抗が8×10−7Ω・m以上であるものである。
また、本発明のメモリは、情報を磁性体の磁化状態により保持する記憶層を有する記憶素子と、互いに交差する2種類の配線とを備え、記憶素子は上記本発明の記憶素子の構成であり、2種類の配線の交点付近かつ2種類の配線の間に記憶素子が配置され、これら2種類の配線を通じて記憶素子に積層方向の電流が流れ、スピン偏極した電子が注入されるものである。
また、本発明のメモリは、情報を磁性体の磁化状態により保持する記憶層を有する記憶素子と、互いに交差する2種類の配線とを備え、記憶素子は上記本発明の記憶素子の構成であり、2種類の配線の交点付近かつ2種類の配線の間に記憶素子が配置され、これら2種類の配線を通じて記憶素子に積層方向の電流が流れ、スピン偏極した電子が注入されるものである。
上述の本発明の記憶素子の構成によれば、情報を磁性体の磁化状態により保持する記憶層を有し、この記憶層に対して中間層を介して磁化固定層が設けられ、中間層が絶縁体から成り、積層方向にスピン偏極した電子を注入することにより、記憶層の磁化の向きが変化して、記憶層に対して情報の記録が行われるので、積層方向に電流を流してスピン偏極した電子を注入することによって情報の記録を行うことができる。
また、記憶層を構成する強磁性層の比抵抗が8×10−7Ω・m以上であることにより、記憶層を構成する強磁性層が飽和磁化量に対して大きい保磁力を有する。これにより、記憶層の熱安定性を高くすることができる。
また、記憶層を構成する強磁性層の比抵抗を高くしたことにより、強磁性層中の散乱サイトが増加し、注入されたスピンが記憶層の強磁性層内の原子にぶつかりやすくなる。これにより、記憶層の磁化の向きの反転に寄与するスピンの比率を向上させて、スピン注入の効率を向上することができるため、記憶層の磁化の向きの反転に必要な電流量を低減することができる。
また、記憶層を構成する強磁性層の比抵抗が8×10−7Ω・m以上であることにより、記憶層を構成する強磁性層が飽和磁化量に対して大きい保磁力を有する。これにより、記憶層の熱安定性を高くすることができる。
また、記憶層を構成する強磁性層の比抵抗を高くしたことにより、強磁性層中の散乱サイトが増加し、注入されたスピンが記憶層の強磁性層内の原子にぶつかりやすくなる。これにより、記憶層の磁化の向きの反転に寄与するスピンの比率を向上させて、スピン注入の効率を向上することができるため、記憶層の磁化の向きの反転に必要な電流量を低減することができる。
上述の本発明のメモリの構成によれば、情報を磁性体の磁化状態により保持する記憶層を有する記憶素子と、互いに交差する2種類の配線とを備え、記憶素子は上記本発明の記憶素子の構成であり、2種類の配線の交点付近かつ2種類の配線の間に記憶素子が配置され、これら2種類の配線を通じて記憶素子に積層方向の電流が流れ、スピン偏極した電子が注入されるものであることにより、2種類の配線を通じて記憶素子の積層方向に電流を流してスピン注入による情報の記録を行うことができる。
また、記憶素子の記憶層の磁化の向きの反転に必要な電流量を低減することができるため、記憶素子に書き込みを行う際の消費電力を低減することが可能になる。
また、記憶素子の記憶層の磁化の向きの反転に必要な電流量を低減することができるため、記憶素子に書き込みを行う際の消費電力を低減することが可能になる。
上述の本発明によれば、記憶層の磁化の向きを反転させるために必要となる電流量(磁化反転電流)を増大させることなく、情報保持能力である熱安定性を確保することができるため、特性バランスに優れた記憶素子を構成することができる。
これにより、動作エラーをなくして、記憶素子の動作マージンを充分に得ることができる。
これにより、動作エラーをなくして、記憶素子の動作マージンを充分に得ることができる。
また、メモリとして必要な熱安定性を確保しても、書き込み電流が増えることがないので、大きな電圧をかける必要がなくなることから、中間層である絶縁体が破壊されることもなくなる。
従って、安定して動作する、信頼性の高いメモリを実現することができる。
従って、安定して動作する、信頼性の高いメモリを実現することができる。
また、記憶層の磁化量を増大させなくても、記憶層の保磁力を大きくして、記憶層の熱安定性を向上することができるため、逆に記憶層の磁化量を減らすことが可能となり、磁化量を減らして、磁化反転電流を低減することができる。
これにより、記憶素子に書き込みを行う際の消費電力を低減して、メモリ全体の消費電力を低減することも可能になる。
これにより、記憶素子に書き込みを行う際の消費電力を低減して、メモリ全体の消費電力を低減することも可能になる。
さらにまた、本発明によれば、記憶層においてスピンの向きに依存する散乱も発生するので、記憶素子の磁気抵抗変化率(MR比)も高めることができる。
まず、本発明の具体的な実施の形態の説明に先立ち、本発明の概要について説明する。
本発明は、前述したスピン注入により、記憶素子の記憶層の磁化の向きを反転させて、情報の記録を行うものである。記憶層は、強磁性層等の磁性体により構成され、情報を磁性体の磁化状態(磁化の向き)により保持するものである。
本発明は、前述したスピン注入により、記憶素子の記憶層の磁化の向きを反転させて、情報の記録を行うものである。記憶層は、強磁性層等の磁性体により構成され、情報を磁性体の磁化状態(磁化の向き)により保持するものである。
スピン注入により磁性層の磁化の向きを反転させる基本的な動作は、巨大磁気抵抗効果素子(GMR素子)もしくは磁気トンネル接合素子(MTJ素子)から成る記憶素子に対して、その膜面に垂直な方向に、ある閾値(Ic)以上の電流を流すものである。このとき、電流の極性(向き)は、反転させる磁化の向きに依存する。
この閾値よりも絶対値が小さい電流を流した場合には、磁化反転を生じない。
この閾値よりも絶対値が小さい電流を流した場合には、磁化反転を生じない。
スピン注入によって、磁性層の磁化の向きを反転させるときに、必要となる電流の閾値Icは、現象論的に、下記式1により表される(例えば、F.J.Albert他著、Appl.Phys.Lett.,77,p.3809,2000年、等を参照)。
本発明では、式1で表されるように、電流の閾値が、磁性層の体積V、磁性層の飽和磁化Ms、スピン注入効率と制動定数を制御することにより、任意に設定することが可能であることを利用する。
そして、磁化状態により情報を保持することができる磁性層(記憶層)と、磁化の向きが固定された磁化固定層とを有する記憶素子を構成する。
メモリとして存在し得るためには、書き込まれた情報を保持することができなければならない。情報を保持する能力の指標として、前述した熱安定性指標Δの値で判断される。磁性層(記憶層)の熱安定性指標Δは、下記式2により表される。
そして、磁化状態により情報を保持することができる磁性層(記憶層)と、磁化の向きが固定された磁化固定層とを有する記憶素子を構成する。
メモリとして存在し得るためには、書き込まれた情報を保持することができなければならない。情報を保持する能力の指標として、前述した熱安定性指標Δの値で判断される。磁性層(記憶層)の熱安定性指標Δは、下記式2により表される。
一般に、記憶された情報を85℃で10年間保持するためには、熱安定性指標Δの値として60以上が必要とされる。この熱安定性指標Δと電流の閾値Icとは、トレードオフの関係になることが多く、メモリ特性を維持するには、これらの両立が課題となることが多い。
そして、スピン注入により磁化反転を行う場合には、記憶素子に直接電流を流して情報の書き込み(記録)を行うことから、書き込みを行うメモリセルを選択するために、記憶素子を選択トランジスタと接続してメモリセルを構成する。
この場合、記憶素子に流れる電流は、選択トランジスタに流すことが可能な電流(選択トランジスタの飽和電流)の大きさに制限されるため、書き込み電流の許容範囲も制限されることになる。
この場合、記憶素子に流れる電流は、選択トランジスタに流すことが可能な電流(選択トランジスタの飽和電流)の大きさに制限されるため、書き込み電流の許容範囲も制限されることになる。
これに対して、記憶層の磁化量を減らせば、書き込み電流の閾値を低減して許容範囲を広げることが可能になるが、前述したように、記憶層の熱安定性(指標Δ)を損なうことになる。メモリを構成するためには、熱安定性指標Δがある程度以上の大きさである必要がある。
そこで、本願の発明者等が種々の検討を行った結果、記憶層を構成する強磁性層の比抵抗を8×10−7Ω・m以上とすることにより、記憶層の保磁力を向上させることができると共に、書き込み電流を増やすことなく、熱安定性を改善することができ、安定したメモリを形成することができることを、見出した。
さらに、本発明では、選択トランジスタの飽和電流値を考慮して、記憶層と磁化固定層との間の非磁性の中間層として、絶縁体から成るトンネル絶縁層を用いて磁気トンネル接合(MTJ)素子を構成する。
トンネル絶縁層を用いて磁気トンネル接合(MTJ)素子を構成することにより、非磁性導電層を用いて巨大磁気抵抗効果(GMR)素子を構成した場合と比較して、磁気抵抗変化率(MR比)を大きくすることができ、読み出し信号強度を大きくすることができるためである。
トンネル絶縁層を用いて磁気トンネル接合(MTJ)素子を構成することにより、非磁性導電層を用いて巨大磁気抵抗効果(GMR)素子を構成した場合と比較して、磁気抵抗変化率(MR比)を大きくすることができ、読み出し信号強度を大きくすることができるためである。
また、トンネル絶縁層の材料として、特に、酸化マグネシウム(MgO)を用いることにより、これまで一般的に用いられてきた酸化アルミニウムを用いた場合よりも、磁気抵抗変化率(MR比)を大きくすることができる。
一般に、スピン注入効率はMR比に依存し、MR比が大きいほど、スピン注入効率が向上し、磁化反転電流密度を低減することができる。
従って、中間層であるトンネル絶縁層の材料として酸化マグネシウムを用いることにより、スピン注入による書き込み閾値電流を低減することができ、少ない電流で情報の書き込み(記録)を行うことができる。また、読み出し信号強度を大きくすることができる。
これにより、MR比(TMR比)を確保して、スピン注入による書き込み閾値電流を低減することができ、少ない電流で情報の書き込み(記録)を行うことができる。また、読み出し信号強度を大きくすることができる。
一般に、スピン注入効率はMR比に依存し、MR比が大きいほど、スピン注入効率が向上し、磁化反転電流密度を低減することができる。
従って、中間層であるトンネル絶縁層の材料として酸化マグネシウムを用いることにより、スピン注入による書き込み閾値電流を低減することができ、少ない電流で情報の書き込み(記録)を行うことができる。また、読み出し信号強度を大きくすることができる。
これにより、MR比(TMR比)を確保して、スピン注入による書き込み閾値電流を低減することができ、少ない電流で情報の書き込み(記録)を行うことができる。また、読み出し信号強度を大きくすることができる。
トンネル絶縁層を酸化マグネシウム(MgO)膜により形成する場合には、MgO膜が結晶化していて、001方向に結晶配向性を維持していることがより望ましい。
なお、本発明において、記憶層と磁化固定層との間の中間層(トンネル絶縁層)は、酸化マグネシウムから成る構成とする他にも、例えば、酸化アルミニウム、窒化アルミニウム、SiO2、Bi2O3、MgF2、CaF、SrTiO2、AlLaO3、Al−N−O等の各種の絶縁体、誘電体、半導体を用いて構成することもできる。
磁化固定層は、一方向の異方性を有していることが望ましく、記憶層は一軸異方性を有していることが望ましい。
また、磁化固定層及び記憶層のそれぞれの膜厚は、1nm〜30nmであることが好ましい。
また、磁化固定層及び記憶層のそれぞれの膜厚は、1nm〜30nmであることが好ましい。
記憶素子のその他の構成は、スピン注入により情報を記録する記憶素子の従来公知の構成と同様とすることができる。
磁化固定層は、強磁性層のみにより、或いは反強磁性層と強磁性層の反強磁性結合を利用することにより、その磁化の向きが固定された構成とする。
また、磁化固定層は、単層の強磁性層から成る構成、或いは複数層の強磁性層を非磁性層を介して積層した積層フェリ構造とする。
磁化固定層を積層フェリ構造としたときには、磁化固定層の外部磁界に対する感度を低下させることができるため、外部磁界による磁化固定層の不要な磁化変動を抑制して、記憶素子を安定して動作させることができる。さらに、各強磁性層の膜厚を調整することができ、磁化固定層からの漏洩磁界を抑えることができる。
積層フェリ構造の磁化固定層を構成する強磁性層の材料としては、Co,CoFe,CoFeB等を用いることができる。また、非磁性層の材料としては、Ru,Re,Ir,Os等を用いることができる。
また、磁化固定層は、単層の強磁性層から成る構成、或いは複数層の強磁性層を非磁性層を介して積層した積層フェリ構造とする。
磁化固定層を積層フェリ構造としたときには、磁化固定層の外部磁界に対する感度を低下させることができるため、外部磁界による磁化固定層の不要な磁化変動を抑制して、記憶素子を安定して動作させることができる。さらに、各強磁性層の膜厚を調整することができ、磁化固定層からの漏洩磁界を抑えることができる。
積層フェリ構造の磁化固定層を構成する強磁性層の材料としては、Co,CoFe,CoFeB等を用いることができる。また、非磁性層の材料としては、Ru,Re,Ir,Os等を用いることができる。
反強磁性層の材料としては、FeMn合金、PtMn合金、PtCrMn合金、NiMn合金、IrMn合金、NiO、Fe2O3等の磁性体を挙げることができる。
また、これらの磁性体に、Ag,Cu,Au,Al,Si,Bi,Ta,B,C,O,N,Pd,Pt,Zr,Hf,Ir,W,Mo,Nb等の非磁性元素を添加して、磁気特性を調整したり、その他の結晶構造や結晶性や物質の安定性等の各種物性を調整したりすることができる。
また、これらの磁性体に、Ag,Cu,Au,Al,Si,Bi,Ta,B,C,O,N,Pd,Pt,Zr,Hf,Ir,W,Mo,Nb等の非磁性元素を添加して、磁気特性を調整したり、その他の結晶構造や結晶性や物質の安定性等の各種物性を調整したりすることができる。
また、記憶素子の膜構成は、記憶層が磁化固定層の上側に配置される構成でも、下側に配置される構成でも全く問題はない。
なお、記憶素子の記憶層に記録された情報を読み出す方法としては、記憶素子の記憶層に薄い絶縁膜を介して、情報の基準となる磁性層を設けて、絶縁層を介して流れる強磁性トンネル電流によって読み出してもよいし、磁気抵抗効果により読み出してもよい。
続いて、本発明の実施の形態を説明する。
本発明の一実施の形態として、メモリの概略構成図(斜視図)を図1に示す。
このメモリは、互いに直交する2種類のアドレス配線(例えばワード線とビット線)の交点付近に、磁化状態で情報を保持することができる記憶素子が配置されて成る。
即ち、シリコン基板等の半導体基体10の素子分離層2により分離された部分に、各メモリセルを選択するための選択用トランジスタを構成する、ドレイン領域8、ソース領域7、並びにゲート電極1が、それぞれ形成されている。このうち、ゲート電極1は、図中前後方向に延びる一方のアドレス配線(例えばワード線)を兼ねている。
ドレイン領域8は、図中左右の選択用トランジスタに共通して形成されており、このドレイン領域8には、配線9が接続されている。
本発明の一実施の形態として、メモリの概略構成図(斜視図)を図1に示す。
このメモリは、互いに直交する2種類のアドレス配線(例えばワード線とビット線)の交点付近に、磁化状態で情報を保持することができる記憶素子が配置されて成る。
即ち、シリコン基板等の半導体基体10の素子分離層2により分離された部分に、各メモリセルを選択するための選択用トランジスタを構成する、ドレイン領域8、ソース領域7、並びにゲート電極1が、それぞれ形成されている。このうち、ゲート電極1は、図中前後方向に延びる一方のアドレス配線(例えばワード線)を兼ねている。
ドレイン領域8は、図中左右の選択用トランジスタに共通して形成されており、このドレイン領域8には、配線9が接続されている。
そして、ソース領域7と、上方に配置された、図中左右方向に延びる他方のアドレス配線(例えばビット線)6との間に、記憶素子3が配置されている。この記憶素子3は、スピン注入により磁化の向きが反転する強磁性層から成る記憶層を有する。
また、この記憶素子3は、2種類のアドレス配線1,6の交点付近に配置されている。
この記憶素子3は、ビット線6と、ソース領域7とに、それぞれ上下のコンタクト層4を介して接続されている。
これにより、2種類のアドレス配線1,6を通じて、記憶素子3に上下方向の電流を流して、スピン注入により記憶層の磁化の向きを反転させることができる。
また、この記憶素子3は、2種類のアドレス配線1,6の交点付近に配置されている。
この記憶素子3は、ビット線6と、ソース領域7とに、それぞれ上下のコンタクト層4を介して接続されている。
これにより、2種類のアドレス配線1,6を通じて、記憶素子3に上下方向の電流を流して、スピン注入により記憶層の磁化の向きを反転させることができる。
また、本実施の形態のメモリの記憶素子3の断面図を図2に示す。
図2に示すように、この記憶素子3は、スピン注入により磁化M1の向きが反転する記憶層17に対して、下層に磁化固定層31を設けている。磁化固定層31の下に反強磁性層12が設けられ、この反強磁性層12により、磁化固定層31の磁化の向きが固定される。
記憶層17と磁化固定層31との間には、トンネルバリア層となるトンネル絶縁層16が設けられ、記憶層17と磁化固定層31とにより、MTJ素子が構成されている。
また、反強磁性層12の下には下地層11が形成され、記憶層17の上にはキャップ層18が形成されている。
図2に示すように、この記憶素子3は、スピン注入により磁化M1の向きが反転する記憶層17に対して、下層に磁化固定層31を設けている。磁化固定層31の下に反強磁性層12が設けられ、この反強磁性層12により、磁化固定層31の磁化の向きが固定される。
記憶層17と磁化固定層31との間には、トンネルバリア層となるトンネル絶縁層16が設けられ、記憶層17と磁化固定層31とにより、MTJ素子が構成されている。
また、反強磁性層12の下には下地層11が形成され、記憶層17の上にはキャップ層18が形成されている。
磁化固定層31は、積層フェリ構造となっている。
具体的には、磁化固定層31は、2層の強磁性層13,15が、非磁性層14を介して積層されて反強磁性結合した構成である。
磁化固定層31の各強磁性層13,15が積層フェリ構造となっているため、強磁性層13の磁化M13が右向き、強磁性層15の磁化M15が左向きとなっており、互いに反対向きになっている。これにより、磁化固定層31の各強磁性層13,15から漏れる磁束が、互いに打ち消し合う。
具体的には、磁化固定層31は、2層の強磁性層13,15が、非磁性層14を介して積層されて反強磁性結合した構成である。
磁化固定層31の各強磁性層13,15が積層フェリ構造となっているため、強磁性層13の磁化M13が右向き、強磁性層15の磁化M15が左向きとなっており、互いに反対向きになっている。これにより、磁化固定層31の各強磁性層13,15から漏れる磁束が、互いに打ち消し合う。
本実施の形態では、特に、記憶層17を構成する強磁性層の比抵抗が8×10−7Ω・m以上である構成とする。
記憶層17を構成する強磁性層の比抵抗を8×10−7Ω・m以上とするには、非金属元素、例えば、B(ホウ素)、C(炭素)、N(窒素)、O(酸素)、Mg,Sc,Y,Al,Siから選ばれる元素を強磁性層に含有させ、非金属元素の濃度をある程度以上高くすればよい。
ここで、強磁性元素Ni,Co,Feの比抵抗を示すと、Niが7.2×10−8Ω・m、Coが6.2×10−8Ω・m、Feが1×10−7Ω・mである。
従って、本発明の強磁性層は、通常の強磁性層の8倍以上の比抵抗を持つことになる。
逆に、比抵抗が1×10−5Ω・m以上になると、記憶素子3を構成する際にトンネル絶縁層16に対する記憶層17の抵抗上昇が著しくなり、素子抵抗の異常増大や抵抗変化率の劣化が認められるため、望ましくない。
従って、本発明の強磁性層は、通常の強磁性層の8倍以上の比抵抗を持つことになる。
逆に、比抵抗が1×10−5Ω・m以上になると、記憶素子3を構成する際にトンネル絶縁層16に対する記憶層17の抵抗上昇が著しくなり、素子抵抗の異常増大や抵抗変化率の劣化が認められるため、望ましくない。
上述の本実施の形態の記憶素子3の構成によれば、記憶層17を構成する強磁性層の比抵抗を8×10−7Ω・m以上と高くしたことにより、記憶層17が大きい保磁力を有している。これにより、記憶層17の熱安定性を高くすることができる。
記憶層17の熱安定性を高くすることにより、記憶素子3に対して電流を流して情報を記録する、動作領域を拡大することが可能になり、動作のマージンを広く確保し、記憶素子3を安定して動作させることができる。
記憶層17の熱安定性を高くすることにより、記憶素子3に対して電流を流して情報を記録する、動作領域を拡大することが可能になり、動作のマージンを広く確保し、記憶素子3を安定して動作させることができる。
また、強磁性層の比抵抗を高くしたことにより、強磁性層中の散乱サイトが増加するので、注入された偏極電子から局在電子へスピン情報伝導確率が増す。これにより、記憶層17の磁化M1の向きの反転に寄与する偏極電子の比率を向上させて、スピン注入の効率を向上することができるため、記憶層17の磁化M1の向きを反転させるのに必要な電流量(磁化反転電流)を低減することができる。
さらに、記憶層17において、スピンの向きに依存する散乱も発生するので、記憶素子3の磁気抵抗変化率(MR比)を向上させることができる。例えば、従来の構成でMR比が120%程度であったのを、140%程度に大きくすることが可能になる。
さらに、記憶層17において、スピンの向きに依存する散乱も発生するので、記憶素子3の磁気抵抗変化率(MR比)を向上させることができる。例えば、従来の構成でMR比が120%程度であったのを、140%程度に大きくすることが可能になる。
また、記憶層17の磁化量を増大させなくても、記憶層17の保磁力を大きくして、記憶層17の熱安定性を向上することができるため、逆に記憶層17の磁化量を減らすことが可能となり、磁化量を減らして磁化反転電流を低減することができる。
さらにまた、記憶層17を構成する強磁性層に、Ti,V,Cr,Zr,Nb,Mo,Hf,Ta,Wから選ばれる元素を添加することにより、記憶層17を構成する強磁性層の磁化量を調整することができる。これによっても、記憶層17の磁化量を低減して、磁化反転電流を低減することができる。
そして、磁化反転電流を低減することができることにより、記憶素子3に書き込み(情報の記録)を行う際に流す電流量を低減して、記憶素子3に書き込みを行う際の消費電力を低減することが可能になる。
これにより、本実施の形態の記憶素子3によりメモリセルを構成した、メモリ全体の消費電力を低減することも可能になる。
これにより、本実施の形態の記憶素子3によりメモリセルを構成した、メモリ全体の消費電力を低減することも可能になる。
従って、情報保持特性が優れた、安定して動作する信頼性の高いメモリを実現することができ、記憶素子3を備えたメモリにおいて、消費電力を低減することができる。
ここで、本発明の記憶素子の構成において、具体的に記憶層の材料を選定して、特性を調べた。
実際のメモリには、図1に示したように、記憶素子以外にもスイッチング用の半導体回路等が存在するが、ここでは、記憶層の磁化抵抗特性を調べる目的で、記憶素子のみを形成したウェハにより検討を行った。
実際のメモリには、図1に示したように、記憶素子以外にもスイッチング用の半導体回路等が存在するが、ここでは、記憶層の磁化抵抗特性を調べる目的で、記憶素子のみを形成したウェハにより検討を行った。
(実施例)
厚さ0.575mmのシリコン基板上に、厚さ2μmの熱酸化膜を形成し、その上に図2に示した構成の記憶素子3を形成した。
具体的には、図2に示した構成の記憶素子3において、各層の材料及び膜厚を、下地膜11を膜厚3nmのTa膜、反強磁性層12を膜厚20nmのPtMn膜、磁化固定層31を構成する強磁性層13を膜厚2nmのCoFe膜、強磁性層15を膜厚2.5nmのCoFe膜、積層フェリ構造の磁化固定層31を構成する非磁性層14を膜厚0.8nmのRu膜、トンネル絶縁層16を膜厚0.8nmの酸化マグネシウム膜、記憶層17を膜厚3nm、キャップ層18を膜厚5nmのTa膜と選定し、また下地膜11と反強磁性層12との間に図示しない膜厚100nmのCu膜(後述するワード線となるもの)を設けて、各層を形成した。
上記膜構成で、PtMn膜の組成はPt50Mn50(原子%)、CoFe膜の組成はCo90Fe10(原子%)とした。
厚さ0.575mmのシリコン基板上に、厚さ2μmの熱酸化膜を形成し、その上に図2に示した構成の記憶素子3を形成した。
具体的には、図2に示した構成の記憶素子3において、各層の材料及び膜厚を、下地膜11を膜厚3nmのTa膜、反強磁性層12を膜厚20nmのPtMn膜、磁化固定層31を構成する強磁性層13を膜厚2nmのCoFe膜、強磁性層15を膜厚2.5nmのCoFe膜、積層フェリ構造の磁化固定層31を構成する非磁性層14を膜厚0.8nmのRu膜、トンネル絶縁層16を膜厚0.8nmの酸化マグネシウム膜、記憶層17を膜厚3nm、キャップ層18を膜厚5nmのTa膜と選定し、また下地膜11と反強磁性層12との間に図示しない膜厚100nmのCu膜(後述するワード線となるもの)を設けて、各層を形成した。
上記膜構成で、PtMn膜の組成はPt50Mn50(原子%)、CoFe膜の組成はCo90Fe10(原子%)とした。
酸化マグネシウム膜から成る絶縁層16以外の各層は、DCマグネトロンスパッタ法を用いて成膜した。
酸化マグネシウム膜(MgO)から成る絶縁層16は、RFマグネトロンスパッタ法を用いて成膜した。
さらに、記憶素子3の各層を成膜した後に、磁場中熱処理炉で、10kOe・350℃・4時間の熱処理を行い、MgO/強磁性層の結晶構造・界面制御と反強磁性層12のPtMn膜の規則化熱処理を行った。
酸化マグネシウム膜(MgO)から成る絶縁層16は、RFマグネトロンスパッタ法を用いて成膜した。
さらに、記憶素子3の各層を成膜した後に、磁場中熱処理炉で、10kOe・350℃・4時間の熱処理を行い、MgO/強磁性層の結晶構造・界面制御と反強磁性層12のPtMn膜の規則化熱処理を行った。
次に、ワード線部分をフォトリソグラフィによってマスクした後に、ワード線以外の部分の積層膜に対してArプラズマにより選択エッチングを行うことにより、ワード線(下部電極)を形成した。この際に、ワード線部分以外は、基板の深さ5nmまでエッチングされた。
その後、電子ビーム描画装置により記憶素子3のパターンのマスクを形成し、積層膜に対して選択エッチングを行い、記憶素子3を形成した。記憶素子3部分以外は、ワード線のCu層直上までエッチングした。
なお、特性評価用の記憶素子には、磁化反転に必要なスピントルクを発生させるために、記憶素子に充分な電流を流す必要があるため、トンネル絶縁層の抵抗値を抑える必要がある。そこで、記憶素子3のパターンを、短軸0.09μm×長軸0.18μmの楕円形状として、記憶素子3の面積抵抗値(Ωμm2)が20Ωμm2となるようにした。
なお、特性評価用の記憶素子には、磁化反転に必要なスピントルクを発生させるために、記憶素子に充分な電流を流す必要があるため、トンネル絶縁層の抵抗値を抑える必要がある。そこで、記憶素子3のパターンを、短軸0.09μm×長軸0.18μmの楕円形状として、記憶素子3の面積抵抗値(Ωμm2)が20Ωμm2となるようにした。
次に、記憶素子3部分以外を、厚さ100nm程度のAl2O3のスパッタリングによって絶縁した。
その後、フォトリソグラフィを用いて、上部電極となるビット線及び測定用のパッドを形成した。
このようにして、記憶素子3の試料を作製した。
その後、フォトリソグラフィを用いて、上部電極となるビット線及び測定用のパッドを形成した。
このようにして、記憶素子3の試料を作製した。
そして、上述の製造方法により、それぞれ記憶層17の強磁性層の材料組成を変えて、強磁性層の比抵抗を変えた、記憶素子3の各試料を作製した。
記憶層17の強磁性層の材料組成としては、基本構成としてCo40Fe60(原子%)の組成のCoFeを用いた。このCoFeに、さらに、B,C,N,O及びMg,Sc,Y,Al,Siから選ばれる元素を単独であるいは複合化して添加した。
記憶層17の強磁性層の材料組成としては、基本構成としてCo40Fe60(原子%)の組成のCoFeを用いた。このCoFeに、さらに、B,C,N,O及びMg,Sc,Y,Al,Siから選ばれる元素を単独であるいは複合化して添加した。
これら記憶素子3の各試料に対して、その強磁性層と同じ材料組成の膜を成膜して、比抵抗ρの測定を行った。
作製した記憶素子3の各試料に対して、それぞれ以下のようにして、特性の評価を行った。
(反転電流値の測定)
記憶素子に、1μsから100msのパルス幅の電流を流して、その後の記憶素子の抵抗値を測定した。記憶素子の抵抗値を測定する際には、温度を室温25℃として、ワード線の端子とビット線の端子にかかるバイアス電圧が10mVとなるように調節した。
さらに、記憶素子に流す電流量を変化させて、この記憶層の磁化が反転する反転電流値を求めた。
そして、記憶素子間のばらつきを考慮するために、同一構成の記憶素子を20個程度作製して、上述の測定を行い、反転電流値の平均値をとった。
記憶素子に、1μsから100msのパルス幅の電流を流して、その後の記憶素子の抵抗値を測定した。記憶素子の抵抗値を測定する際には、温度を室温25℃として、ワード線の端子とビット線の端子にかかるバイアス電圧が10mVとなるように調節した。
さらに、記憶素子に流す電流量を変化させて、この記憶層の磁化が反転する反転電流値を求めた。
そして、記憶素子間のばらつきを考慮するために、同一構成の記憶素子を20個程度作製して、上述の測定を行い、反転電流値の平均値をとった。
ここで、便宜上、ワード線からビット線に電流を流す場合の反転電流値をIc+と記し、ビット線からワード線に電流を流す場合の反転電流値をIc−と記す。ワード線からビット線に電流を流す場合には、平行状態から反平行状態に反転し、ビット線からワード線に電流を流す場合には、反平行状態から平行状態に反転する。各パルス幅におけるIc値を横軸パルス幅でプロットし、1nsのパルス幅に外装した値をIc0値とした。
そして、Ic+及びIc−からそれぞれ得られたIc0値の絶対値の平均値を求め、これを各試料の反転電流値とした。
そして、Ic+及びIc−からそれぞれ得られたIc0値の絶対値の平均値を求め、これを各試料の反転電流値とした。
(熱安定性の指標Δの測定)
各パルス幅で測定された電流値Ic及び上述の方法により算出されたIc0の値から、下記の式3に従い、熱安定性の指標Δを導出した。式3中のτ0値は、スピン自転周波数の逆数で、通常1nsとする。
各パルス幅で測定された電流値Ic及び上述の方法により算出されたIc0の値から、下記の式3に従い、熱安定性の指標Δを導出した。式3中のτ0値は、スピン自転周波数の逆数で、通常1nsとする。
各例について、記憶層の材質(材料組成)と、比抵抗と、反転電流値及び熱安定性の指標Δの値の測定結果とを、表1に示す。
いずれの試料においても、Δの値が60以上になるように材料が設計されているため、表1に示すように、60以上のΔ値が得られている。
表1の結果から、記憶層17を構成する強磁性層の比抵抗が80×10−8Ω・m以上、即ち8×10−7Ω・m以上であれば、反転電流値(Ic0)を300μA以下に抑えられることがわかる。
表1の結果から、記憶層17を構成する強磁性層の比抵抗が80×10−8Ω・m以上、即ち8×10−7Ω・m以上であれば、反転電流値(Ic0)を300μA以下に抑えられることがわかる。
本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
3 記憶素子、11 下地層、12 反強磁性層、13,15 強磁性層、14 非磁性層、16 トンネル絶縁層、17 記憶層、18 キャップ層、31 磁化固定層
Claims (3)
- 情報を磁性体の磁化状態により保持する記憶層を有し、
前記記憶層に対して、中間層を介して磁化固定層が設けられ、
前記中間層が、絶縁体から成り、
積層方向にスピン偏極した電子を注入することにより、前記記憶層の磁化の向きが変化して、前記記憶層に対して情報の記録が行われ、
前記記憶層を構成する強磁性層の比抵抗が、8×10−7Ω・m以上である
ことを特徴とする記憶素子。 - 前記記憶層を構成する強磁性層に、B,C,N,O及びMg,Sc,Y,Al,Siから選ばれる元素が含まれていることを特徴とする請求項1に記載の記憶素子。
- 情報を磁性体の磁化状態により保持する記憶層を有する記憶素子と、
互いに交差する2種類の配線を備え、
前記記憶素子は、前記記憶層に対して、中間層を介して磁化固定層が設けられ、前記中間層が絶縁体から成り、積層方向にスピン偏極した電子を注入することにより、前記記憶層の磁化の向きが変化して、前記記憶層に対して情報の記録が行われ、前記記憶層を構成する強磁性層の比抵抗が、8×10−7Ω・m以上である構成であり、
前記2種類の配線の交点付近かつ前記2種類の配線の間に、前記記憶素子が配置され、
前記2種類の配線を通じて、前記記憶素子に前記積層方向の電流が流れる
ことを特徴とするメモリ。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006350113A JP2008160031A (ja) | 2006-12-26 | 2006-12-26 | 記憶素子及びメモリ |
| TW096139887A TWI360123B (en) | 2006-12-26 | 2007-10-24 | Storage element for memory |
| US11/940,915 US7881097B2 (en) | 2006-12-26 | 2007-11-15 | Storage element and memory |
| KR1020070120404A KR20080060143A (ko) | 2006-12-26 | 2007-11-23 | 기억 소자 및 메모리 |
| EP07023744A EP1939886B1 (en) | 2006-12-26 | 2007-12-07 | Storage element and memory |
| CN200710302358XA CN101212018B (zh) | 2006-12-26 | 2007-12-25 | 存储元件和存储器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006350113A JP2008160031A (ja) | 2006-12-26 | 2006-12-26 | 記憶素子及びメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2008160031A true JP2008160031A (ja) | 2008-07-10 |
Family
ID=39135227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006350113A Pending JP2008160031A (ja) | 2006-12-26 | 2006-12-26 | 記憶素子及びメモリ |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US7881097B2 (ja) |
| EP (1) | EP1939886B1 (ja) |
| JP (1) | JP2008160031A (ja) |
| KR (1) | KR20080060143A (ja) |
| CN (1) | CN101212018B (ja) |
| TW (1) | TWI360123B (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010045060A (ja) * | 2008-08-08 | 2010-02-25 | Hitachi Ltd | 共鳴トンネル磁気抵抗効果素子、磁気メモリセル及び磁気ランダムアクセスメモリ |
| JP2012060062A (ja) * | 2010-09-13 | 2012-03-22 | Sony Corp | 記憶素子、メモリ装置 |
| JP2012064625A (ja) * | 2010-09-14 | 2012-03-29 | Sony Corp | 記憶素子、メモリ装置 |
| JP2012064611A (ja) * | 2010-09-14 | 2012-03-29 | Sony Corp | 記憶素子、メモリ装置 |
Families Citing this family (78)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20110086089A (ko) | 2008-10-20 | 2011-07-27 | 더 리젠츠 오브 더 유니버시티 오브 미시건 | 실리콘계 나노스케일 크로스바 메모리 |
| US8946046B1 (en) | 2012-05-02 | 2015-02-03 | Crossbar, Inc. | Guided path for forming a conductive filament in RRAM |
| US9012307B2 (en) | 2010-07-13 | 2015-04-21 | Crossbar, Inc. | Two terminal resistive switching device structure and method of fabricating |
| US9570678B1 (en) | 2010-06-08 | 2017-02-14 | Crossbar, Inc. | Resistive RAM with preferental filament formation region and methods |
| US9601692B1 (en) | 2010-07-13 | 2017-03-21 | Crossbar, Inc. | Hetero-switching layer in a RRAM device and method |
| KR101883236B1 (ko) | 2010-06-11 | 2018-08-01 | 크로스바, 인크. | 메모리 디바이스를 위한 필러 구조 및 방법 |
| US8441835B2 (en) | 2010-06-11 | 2013-05-14 | Crossbar, Inc. | Interface control for improved switching in RRAM |
| US8351241B2 (en) * | 2010-06-24 | 2013-01-08 | The Regents Of The University Of Michigan | Rectification element and method for resistive switching for non volatile memory device |
| US8374018B2 (en) | 2010-07-09 | 2013-02-12 | Crossbar, Inc. | Resistive memory using SiGe material |
| US8467227B1 (en) | 2010-11-04 | 2013-06-18 | Crossbar, Inc. | Hetero resistive switching material layer in RRAM device and method |
| US8168506B2 (en) | 2010-07-13 | 2012-05-01 | Crossbar, Inc. | On/off ratio for non-volatile memory device and method |
| US8947908B2 (en) | 2010-11-04 | 2015-02-03 | Crossbar, Inc. | Hetero-switching layer in a RRAM device and method |
| US8884261B2 (en) | 2010-08-23 | 2014-11-11 | Crossbar, Inc. | Device switching using layered device structure |
| US8569172B1 (en) | 2012-08-14 | 2013-10-29 | Crossbar, Inc. | Noble metal/non-noble metal electrode for RRAM applications |
| US9401475B1 (en) | 2010-08-23 | 2016-07-26 | Crossbar, Inc. | Method for silver deposition for a non-volatile memory device |
| US8404553B2 (en) | 2010-08-23 | 2013-03-26 | Crossbar, Inc. | Disturb-resistant non-volatile memory device and method |
| US8492195B2 (en) | 2010-08-23 | 2013-07-23 | Crossbar, Inc. | Method for forming stackable non-volatile resistive switching memory devices |
| US8889521B1 (en) | 2012-09-14 | 2014-11-18 | Crossbar, Inc. | Method for silver deposition for a non-volatile memory device |
| JP5786341B2 (ja) * | 2010-09-06 | 2015-09-30 | ソニー株式会社 | 記憶素子、メモリ装置 |
| JP2012059878A (ja) * | 2010-09-08 | 2012-03-22 | Sony Corp | 記憶素子、メモリ装置 |
| JP2012064623A (ja) * | 2010-09-14 | 2012-03-29 | Sony Corp | 記憶素子、メモリ装置 |
| US8391049B2 (en) | 2010-09-29 | 2013-03-05 | Crossbar, Inc. | Resistor structure for a non-volatile memory device and method |
| US8558212B2 (en) | 2010-09-29 | 2013-10-15 | Crossbar, Inc. | Conductive path in switching material in a resistive random access memory device and control |
| US8502185B2 (en) | 2011-05-31 | 2013-08-06 | Crossbar, Inc. | Switching device having a non-linear element |
| USRE46335E1 (en) | 2010-11-04 | 2017-03-07 | Crossbar, Inc. | Switching device having a non-linear element |
| US8088688B1 (en) | 2010-11-05 | 2012-01-03 | Crossbar, Inc. | p+ polysilicon material on aluminum for non-volatile memory device and method |
| JP2012129225A (ja) * | 2010-12-13 | 2012-07-05 | Sony Corp | 記憶素子、メモリ装置 |
| US8930174B2 (en) | 2010-12-28 | 2015-01-06 | Crossbar, Inc. | Modeling technique for resistive random access memory (RRAM) cells |
| US8791010B1 (en) | 2010-12-31 | 2014-07-29 | Crossbar, Inc. | Silver interconnects for stacked non-volatile memory device and method |
| US9153623B1 (en) | 2010-12-31 | 2015-10-06 | Crossbar, Inc. | Thin film transistor steering element for a non-volatile memory device |
| US8815696B1 (en) | 2010-12-31 | 2014-08-26 | Crossbar, Inc. | Disturb-resistant non-volatile memory device using via-fill and etchback technique |
| JP2012146727A (ja) * | 2011-01-07 | 2012-08-02 | Sony Corp | 記憶素子及び記憶装置 |
| US8933521B2 (en) * | 2011-03-30 | 2015-01-13 | Intel Corporation | Three-dimensional magnetic circuits including magnetic connectors |
| US8742518B2 (en) * | 2011-03-31 | 2014-06-03 | Seagate Technology Llc | Magnetic tunnel junction with free layer having exchange coupled magnetic elements |
| JP5768494B2 (ja) | 2011-05-19 | 2015-08-26 | ソニー株式会社 | 記憶素子、記憶装置 |
| US8450710B2 (en) | 2011-05-27 | 2013-05-28 | Crossbar, Inc. | Low temperature p+ silicon junction material for a non-volatile memory device |
| US8394670B2 (en) | 2011-05-31 | 2013-03-12 | Crossbar, Inc. | Vertical diodes for non-volatile memory device |
| US9620206B2 (en) | 2011-05-31 | 2017-04-11 | Crossbar, Inc. | Memory array architecture with two-terminal memory cells |
| US8619459B1 (en) | 2011-06-23 | 2013-12-31 | Crossbar, Inc. | High operating speed resistive random access memory |
| US9627443B2 (en) | 2011-06-30 | 2017-04-18 | Crossbar, Inc. | Three-dimensional oblique two-terminal memory with enhanced electric field |
| US9166163B2 (en) | 2011-06-30 | 2015-10-20 | Crossbar, Inc. | Sub-oxide interface layer for two-terminal memory |
| US9564587B1 (en) | 2011-06-30 | 2017-02-07 | Crossbar, Inc. | Three-dimensional two-terminal memory with enhanced electric field and segmented interconnects |
| US8946669B1 (en) | 2012-04-05 | 2015-02-03 | Crossbar, Inc. | Resistive memory device and fabrication methods |
| US8659929B2 (en) | 2011-06-30 | 2014-02-25 | Crossbar, Inc. | Amorphous silicon RRAM with non-linear device and operation |
| EP2735028A4 (en) | 2011-07-22 | 2015-05-06 | Crossbar Inc | SEED LAYER FOR A P + SILICON GERMANIUM MATERIAL FOR A NON-VOLATILE MEMORY AND METHOD |
| US9729155B2 (en) | 2011-07-29 | 2017-08-08 | Crossbar, Inc. | Field programmable gate array utilizing two-terminal non-volatile memory |
| US8674724B2 (en) | 2011-07-29 | 2014-03-18 | Crossbar, Inc. | Field programmable gate array utilizing two-terminal non-volatile memory |
| US10056907B1 (en) | 2011-07-29 | 2018-08-21 | Crossbar, Inc. | Field programmable gate array utilizing two-terminal non-volatile memory |
| US8716098B1 (en) | 2012-03-09 | 2014-05-06 | Crossbar, Inc. | Selective removal method and structure of silver in resistive switching device for a non-volatile memory device |
| US9087576B1 (en) | 2012-03-29 | 2015-07-21 | Crossbar, Inc. | Low temperature fabrication method for a three-dimensional memory device and structure |
| US9685608B2 (en) | 2012-04-13 | 2017-06-20 | Crossbar, Inc. | Reduced diffusion in metal electrode for two-terminal memory |
| US8658476B1 (en) | 2012-04-20 | 2014-02-25 | Crossbar, Inc. | Low temperature P+ polycrystalline silicon material for non-volatile memory device |
| US8796658B1 (en) | 2012-05-07 | 2014-08-05 | Crossbar, Inc. | Filamentary based non-volatile resistive memory device and method |
| US8765566B2 (en) | 2012-05-10 | 2014-07-01 | Crossbar, Inc. | Line and space architecture for a non-volatile memory device |
| CN107274925B (zh) * | 2012-05-16 | 2020-10-23 | 索尼公司 | 存储系统和存储器件 |
| US9741765B1 (en) | 2012-08-14 | 2017-08-22 | Crossbar, Inc. | Monolithically integrated resistive memory using integrated-circuit foundry compatible processes |
| US9583701B1 (en) | 2012-08-14 | 2017-02-28 | Crossbar, Inc. | Methods for fabricating resistive memory device switching material using ion implantation |
| US8946673B1 (en) | 2012-08-24 | 2015-02-03 | Crossbar, Inc. | Resistive switching device structure with improved data retention for non-volatile memory device and method |
| US9312483B2 (en) | 2012-09-24 | 2016-04-12 | Crossbar, Inc. | Electrode structure for a non-volatile memory device and method |
| US9576616B2 (en) | 2012-10-10 | 2017-02-21 | Crossbar, Inc. | Non-volatile memory with overwrite capability and low write amplification |
| US11068620B2 (en) | 2012-11-09 | 2021-07-20 | Crossbar, Inc. | Secure circuit integrated with memory layer |
| US8982647B2 (en) | 2012-11-14 | 2015-03-17 | Crossbar, Inc. | Resistive random access memory equalization and sensing |
| US9412790B1 (en) | 2012-12-04 | 2016-08-09 | Crossbar, Inc. | Scalable RRAM device architecture for a non-volatile memory device and method |
| US9406379B2 (en) | 2013-01-03 | 2016-08-02 | Crossbar, Inc. | Resistive random access memory with non-linear current-voltage relationship |
| US9112145B1 (en) | 2013-01-31 | 2015-08-18 | Crossbar, Inc. | Rectified switching of two-terminal memory via real time filament formation |
| US9324942B1 (en) | 2013-01-31 | 2016-04-26 | Crossbar, Inc. | Resistive memory cell with solid state diode |
| US8934280B1 (en) | 2013-02-06 | 2015-01-13 | Crossbar, Inc. | Capacitive discharge programming for two-terminal memory cells |
| US10290801B2 (en) | 2014-02-07 | 2019-05-14 | Crossbar, Inc. | Scalable silicon based resistive memory device |
| US9425237B2 (en) | 2014-03-11 | 2016-08-23 | Crossbar, Inc. | Selector device for two-terminal memory |
| US9768234B2 (en) | 2014-05-20 | 2017-09-19 | Crossbar, Inc. | Resistive memory architecture and devices |
| US9633724B2 (en) | 2014-07-07 | 2017-04-25 | Crossbar, Inc. | Sensing a non-volatile memory device utilizing selector device holding characteristics |
| US10211397B1 (en) | 2014-07-07 | 2019-02-19 | Crossbar, Inc. | Threshold voltage tuning for a volatile selection device |
| US9460788B2 (en) | 2014-07-09 | 2016-10-04 | Crossbar, Inc. | Non-volatile memory cell utilizing volatile switching two terminal device and a MOS transistor |
| US9685483B2 (en) | 2014-07-09 | 2017-06-20 | Crossbar, Inc. | Selector-based non-volatile cell fabrication utilizing IC-foundry compatible process |
| US10115819B2 (en) | 2015-05-29 | 2018-10-30 | Crossbar, Inc. | Recessed high voltage metal oxide semiconductor transistor for RRAM cell |
| US9698201B2 (en) | 2014-07-09 | 2017-07-04 | Crossbar, Inc. | High density selector-based non volatile memory cell and fabrication |
| JP2018147529A (ja) * | 2017-03-02 | 2018-09-20 | ソニーセミコンダクタソリューションズ株式会社 | 磁気メモリ、半導体装置、電子機器及び磁気メモリの読み出し方法 |
| US10096362B1 (en) | 2017-03-24 | 2018-10-09 | Crossbar, Inc. | Switching block configuration bit comprising a non-volatile memory cell |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004022135A (ja) * | 2002-06-19 | 2004-01-22 | Sony Corp | 磁気抵抗効果素子及び磁気メモリ装置 |
| JP2004207707A (ja) * | 2002-12-13 | 2004-07-22 | Japan Science & Technology Agency | スピン注入デバイス及びこれを用いた磁気装置 |
| JP2005085821A (ja) * | 2003-09-04 | 2005-03-31 | Toshiba Corp | 磁気抵抗効果素子及び磁気メモリ |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11316919A (ja) * | 1998-04-30 | 1999-11-16 | Hitachi Ltd | スピントンネル磁気抵抗効果型磁気ヘッド |
| US6130814A (en) | 1998-07-28 | 2000-10-10 | International Business Machines Corporation | Current-induced magnetic switching device and memory including the same |
| JP2002329905A (ja) * | 2001-05-02 | 2002-11-15 | Fujitsu Ltd | Cpp構造磁気抵抗効果素子およびその製造方法 |
| JP2003017782A (ja) | 2001-07-04 | 2003-01-17 | Rikogaku Shinkokai | キャリヤスピン注入磁化反転型磁気抵抗効果膜と該膜を用いた不揮発性メモリー素子及び該素子を用いたメモリー装置 |
| JP4487472B2 (ja) * | 2002-07-05 | 2010-06-23 | 株式会社日立製作所 | 磁気抵抗効果素子、及びこれを備える磁気ヘッド、磁気記録装置、磁気メモリ |
| US6845038B1 (en) * | 2003-02-01 | 2005-01-18 | Alla Mikhailovna Shukh | Magnetic tunnel junction memory device |
| US7538987B2 (en) | 2003-07-03 | 2009-05-26 | University Of Alabama | CPP spin-valve element |
| JP4253225B2 (ja) * | 2003-07-09 | 2009-04-08 | 株式会社東芝 | 磁気抵抗効果素子および磁気メモリ |
| WO2005043545A1 (en) * | 2003-10-31 | 2005-05-12 | Agency For Science, Technology And Research | Nano-contacted magnetic memory device |
| US20050110004A1 (en) * | 2003-11-24 | 2005-05-26 | International Business Machines Corporation | Magnetic tunnel junction with improved tunneling magneto-resistance |
| JP2006165265A (ja) | 2004-12-07 | 2006-06-22 | Sony Corp | 記憶素子及びメモリ |
| JP2006350113A (ja) | 2005-06-17 | 2006-12-28 | Nakajima Kogyo:Kk | 液晶ディスプレイの液晶パネル並びに透過型液晶ディスプレイのバックライトに配置される拡散フィルム |
| US7826182B2 (en) * | 2007-07-23 | 2010-11-02 | Hitachi Global Storage Technologies Netherlands B.V. | Current-perpendicular-to-the-plane (CPP) magnetoresistive sensor with CoFeGe ferromagnetic layers |
-
2006
- 2006-12-26 JP JP2006350113A patent/JP2008160031A/ja active Pending
-
2007
- 2007-10-24 TW TW096139887A patent/TWI360123B/zh not_active IP Right Cessation
- 2007-11-15 US US11/940,915 patent/US7881097B2/en not_active Expired - Fee Related
- 2007-11-23 KR KR1020070120404A patent/KR20080060143A/ko not_active Ceased
- 2007-12-07 EP EP07023744A patent/EP1939886B1/en not_active Not-in-force
- 2007-12-25 CN CN200710302358XA patent/CN101212018B/zh not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004022135A (ja) * | 2002-06-19 | 2004-01-22 | Sony Corp | 磁気抵抗効果素子及び磁気メモリ装置 |
| JP2004207707A (ja) * | 2002-12-13 | 2004-07-22 | Japan Science & Technology Agency | スピン注入デバイス及びこれを用いた磁気装置 |
| JP2005085821A (ja) * | 2003-09-04 | 2005-03-31 | Toshiba Corp | 磁気抵抗効果素子及び磁気メモリ |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010045060A (ja) * | 2008-08-08 | 2010-02-25 | Hitachi Ltd | 共鳴トンネル磁気抵抗効果素子、磁気メモリセル及び磁気ランダムアクセスメモリ |
| JP2012060062A (ja) * | 2010-09-13 | 2012-03-22 | Sony Corp | 記憶素子、メモリ装置 |
| JP2012064625A (ja) * | 2010-09-14 | 2012-03-29 | Sony Corp | 記憶素子、メモリ装置 |
| JP2012064611A (ja) * | 2010-09-14 | 2012-03-29 | Sony Corp | 記憶素子、メモリ装置 |
| US9224942B2 (en) | 2010-09-14 | 2015-12-29 | Sony Corporation | Memory element and memory device |
| US9324940B2 (en) | 2010-09-14 | 2016-04-26 | Sony Corporation | Storage element, memory and electronic apparatus |
| US9515254B2 (en) | 2010-09-14 | 2016-12-06 | Sony Corporation | Storage element, memory and electronic apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20080060143A (ko) | 2008-07-01 |
| US20080151607A1 (en) | 2008-06-26 |
| CN101212018A (zh) | 2008-07-02 |
| TW200828304A (en) | 2008-07-01 |
| TWI360123B (en) | 2012-03-11 |
| EP1939886B1 (en) | 2011-08-31 |
| CN101212018B (zh) | 2012-05-23 |
| EP1939886A1 (en) | 2008-07-02 |
| US7881097B2 (en) | 2011-02-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4682998B2 (ja) | 記憶素子及びメモリ | |
| JP2008160031A (ja) | 記憶素子及びメモリ | |
| US10374146B2 (en) | Memory element and memory device | |
| US9515254B2 (en) | Storage element, memory and electronic apparatus | |
| US8436438B2 (en) | Memory element and memory device | |
| JP4380693B2 (ja) | 記憶素子、メモリ | |
| US8743594B2 (en) | Memory element and memory device | |
| JP5504704B2 (ja) | 記憶素子及びメモリ | |
| JP2008171882A (ja) | 記憶素子及びメモリ | |
| JP2007048790A (ja) | 記憶素子及びメモリ | |
| JP2012064624A (ja) | 記憶素子、メモリ装置 | |
| JP2007287923A (ja) | 記憶素子及びメモリ | |
| JP2007305882A (ja) | 記憶素子及びメモリ | |
| US8445980B2 (en) | Memory element and memory device | |
| JP2012059878A (ja) | 記憶素子、メモリ装置 | |
| JP2008153527A (ja) | 記憶素子及びメモリ | |
| JP5803079B2 (ja) | 記憶素子、メモリ装置 | |
| JP5034317B2 (ja) | 記憶素子及びメモリ | |
| JP2012059809A (ja) | 記憶素子、メモリ装置 | |
| JP2008004625A (ja) | 記憶素子及びメモリ | |
| JP2012059807A (ja) | 記憶素子、メモリ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090630 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090805 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100706 |