JP2008010440A - アクティブマトリクス型ｔｆｔアレイ基板およびその製造方法 - Google Patents

Abstract

【課題】信頼性、生産性に優れたアクティブマトリクス型ＴＦＴアレイ基板を提供すること。
【解決手段】本発明にかかるアクティブマトリクス型ＴＦＴアレイ基板は、透明絶縁基板１上に第１の金属膜からなるゲート電極２およびゲート配線４と、ゲート電極２およびゲート配線４を覆うゲート絶縁膜５と、ゲート絶縁膜５上に形成された半導体層と、半導体層上に形成されたソース電極８ｂ、ドレイン電極８ａと、透明導電膜からなる画素電極８とを備えたアクティブマトリクス型ＴＦＴアレイ基板であって、ソース電極８ｂまたはドレイン電極８ａのうち、少なくとも一方は透明導電膜８からなり、その上に第２の金属膜９を備えるものである。
【選択図】図２

Description

本発明は、アクティブマトリクス型ＴＦＴアレイ基板に関し、特に、液晶表示装置用のアクティブマトリクス型ＴＦＴアレイ基板に関する。

近年、半導体デバイスを用いた表示装置の分野では、省エネルギー、省スペースを特長とした液晶表示装置が、従来のＣＲＴに替わり、急速に普及しつつある。この液晶表示装置では、透明絶縁基板上に複数の電極や配線および素子が設けられている。具体的には、走査配線や信号配線、ゲート電極やソース・ドレイン電極を有する薄膜トランジスタ（ＴＦＴ）等のスイッチング素子がアレイ状に設けられ、各表示画素に電極に独立した映像信号を印加するアクティブマトリクス型ＴＦＴアレイ基板が広く用いられるようになっている。

他方、このアクティブマトリクス型ＴＦＴアレイ基板の製造には、多くの工程数を要するため、製造装置数の増大、不良発生率の増大等、生産性に問題があった。従来、特許文献１に開示されているように、５回のフォトリソグラフィプロセスを実施する製造方法（以下、５枚マスクプロセスという）が一般的である。この生産性を向上するため、４回のフォトリソグラフィプロセスを実施する製造方法（以下、４枚マスクプロセスという）が開示されている（特許文献２および特許文献３）。
特開平１０−２６８３５３号公報 特開２００３−２９７８５０号公報 特開２００５−２８３６８９号公報

しかしながら、特許文献２に示されるような４枚マスクプロセスでは、半導体活性層の幅であるチャネル長、換言すれば、ソース・ドレイン電極間隔の制御が極めて困難であった。これは、露光前のレジスト膜厚およびレジスト膜質の均一性、ハーフトーン露光での最適露光量、レジスト現像の均一性、レジスト除去工程での均一性等のすべてを制御しなければ、所望のチャネル長が得られないからである。そのため、同一液晶パネル内にチャネル長の異なるＴＦＴが存在し、ＴＦＴ特性のばらつきから不良が発生し、生産性が低下していた。

また、液晶表示装置の大型化や高精細化に伴い、走査配線や信号配線の長大化、狭配線幅化等による信号遅延が問題となってきた。そのため、電極・配線材料として、電気的に低抵抗なＡｌが多く用いられるようになってきた。Ａｌ電極・配線の場合、下層にある半導体のオーミックコンタクト膜および上層にあるＩＴＯなどからなる透明電極層との良好な電気的コンタクト特性が得られない。これを解消するため、Ａｌ膜とオーミックコンタクト膜および透明電極層との接続部にＴｉ、Ｃｒ、Ｍｏ等の高融点金属膜を形成し、例えば、Ｃｒ／Ａｌ／Ｃｒの３層構造とする必要がある。これを形成するためには、上層Ｃｒ膜、Ａｌ膜、下層Ｃｒ膜を各々エッチングするため、通常計３回のエッチングを要する。一方、４枚マスクプロセスでは、半導体活性層上に残された上記３層を除去するため、さらに３回のエッチングが必要となる。これにより、かえって工程数が増加し、生産性が低下していた。また、繰り返しのエッチングにより、チャネル長や電極・配線の寸法制御不良、過エッチングによる配線の高抵抗化さらには断線等の問題をも招来していた。

本発明は、上記に鑑みなされたものであり、信頼性、生産性に優れたアクティブマトリクス型ＴＦＴアレイ基板を提供することを目的とする。

本発明にかかるアクティブマトリクス型ＴＦＴアレイ基板は、透明絶縁基板上に第１の金属膜からなるゲート電極およびゲート配線と、前記ゲート電極およびゲート配線を覆うゲート絶縁膜と、前記ゲート絶縁膜上に形成された半導体層と、前記半導体層上に形成されたソース電極、ドレイン電極と、透明導電膜からなる画素電極とを備えたアクティブマトリクス型ＴＦＴアレイ基板であって、前記ソース電極または前記ドレイン電極のうち、少なくとも一方は前記透明導電膜からなり、その上に第２の金属膜を備えるものである。

本発明にかかるアクティブマトリクス型ＴＦＴアレイ基板の製造方法は、第１のフォトリソグラフィプロセスにより、透明絶縁基板上に形成された第１の金属膜からゲート電極およびゲート配線を形成する工程と、前記ゲート電極を覆うゲート絶縁膜および半導体層を順次形成し、第２のフォトリソグラフィプロセスにより前記半導体層をパターニングする工程と、透明導電膜および第２の金属膜を順次形成し、第３のフォトリソグラフィプロセスにおいて、画素電極部の少なくとも一部に他の領域より薄いレジストパターンを形成し、前記第２の金属膜、前記透明導電膜および前記半導体層のオーミックコンタクト膜をエッチングし、ＴＦＴチャネル部を形成した後、前記薄いレジストパターンを除去することにより露出した前記第２の金属膜をエッチングする工程と、第４のフォトリソグラフィプロセスにより、前記第１の金属膜表面にまで貫通するコンタクトホールと、前記透明導電膜または前記第２の金属膜表面にまで貫通するコンタクトホールとを形成する工程とを備えるものである。

本発明によれば、信頼性、生産性に優れたアクティブマトリクス型ＴＦＴアレイ基板を提供することができる。

以下、本発明にかかる液晶表示装置に用いられるアクティブマトリクス型ＴＦＴアレイ基板の実施の形態について説明する。ただし、本発明が以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載および図面は、適宜、省略および簡略化されている。

実施の形態１
図１は、本実施の形態１にかかるアクティブマトリクス型ＴＦＴアレイ基板における画像表示領域の一画素分の平面図である。図２は、図１のＸ−Ｘ'断面図、並びにアクティブマトリクス型ＴＦＴアレイ基板の画像表示領域の外側に形成される信号入力端子部の断面図（図１においては、当該部分は不図示）である。信号入力端子部として、走査信号が入力されるゲート端子および映像信号が入力されるソース端子を図示している。

図１および図２にかかるアクティブマトリクス型ＴＦＴアレイ基板は、透明絶縁基板１、ゲート電極２、補助容量共通電極３、ゲート配線４、ゲート絶縁膜５、半導体能動膜６、オーミックコンタクト膜７、ドレイン電極兼画素電極８ａ、ソース電極８ｂ、ソース配線９ｂ、ＴＦＴチャネル部１０、パッシベーション膜（層間絶縁膜）１１、ゲート端子パッド１２、ソース端子パッド１３を備える。

透明絶縁基板１としては、ガラス基板、石英ガラス等の透明な絶縁基板を用いることができる。絶縁性基板１の厚さは任意でよいが、液晶表示装置の厚さを薄くするために１．１ｍｍ厚以下のものが好ましい。絶縁性基板１が薄すぎると、プロセスの熱履歴により基板の歪みが生じるため、パターニング精度が低下する。そのため、絶縁性基板１の厚さは使用するプロセスを考慮して選択する必要がある。また、絶縁性基板１がガラスなどの脆性材料からなる場合、端面からのチッピングによる異物の混入を防止するため、基板の端面を面取しておくことが好ましい。さらに、各プロセスでの基板処理の方向を特定するため、透明絶縁基板１の一部に切り欠きを設けておくことが、プロセス管理上好ましい。

ゲート電極２、補助容量電極３およびゲート配線４は、透明絶縁基板１上に形成されている。ゲート電極２、補助容量電極３およびゲート配線４は、同一の第１の金属膜から構成されている。この第１の金属膜としては、例えば、厚さ１００〜５００ｎｍ程度のＡｌ、Ｃｕ、Ｍｏ、Ｃｒ、Ｔｉ、Ｔａ、Ｗ等を主成分とする金属膜を用いることができる。

ゲート絶縁膜５は、透明絶縁基板１およびゲート電極２、補助容量電極３、ゲート配線４上に形成されている。ゲート絶縁膜５としては、厚さ３００〜６００ｎｍ程度のシリコン窒化膜（ＳｉＮ_ｘ）、シリコン酸化膜（ＳｉＯ_ｘ）、シリコン酸化窒化膜（ＳｉＯ_ｘＮ_ｙ）やこれらの積層膜を用いることができる。膜厚が薄い場合には、ゲート配線とソース配線の交差部で短絡を生じやすいため、ゲート配線４や補助容量電極３等の膜厚以上とすることが好ましい。一方、膜厚が厚い場合には、ＴＦＴのＯＮ電流が小さくなり、表示特性が低下する。

半導体能動膜６は、ゲート絶縁膜５上に形成されている。半導体能動膜６としては、厚さ１００〜３００ｎｍ程度のアモルファスシリコン（ａ−Ｓｉ）膜または多結晶シリコン（ｐ−Ｓｉ）膜を用いることができる。膜が薄い場合には、後述するオーミックコンタクト膜８のドライエッチング時に消失が発生しやすい。一方、膜が厚い場合には、ＴＦＴのＯＮ電流が小さくなる。

なお、半導体能動膜６としてａ−Ｓｉ膜を用いる場合には、ゲート絶縁膜５のａ−Ｓｉ膜との界面は、ＳｉＮ_ｘまたはＳｉＯ_ｘＮ_ｙとすることが、ＴＦＴが導通状態となるゲート電圧であるＴＦＴの閾値電圧（Ｖ_ｔｈ）の制御性および信頼性の観点から好ましい。一方、半導体能動膜６としてｐ−Ｓｉ膜を用いる場合には、ゲート絶縁膜５のｐ−Ｓｉ膜との界面はＳｉＯ_ｘまたはＳｉＯ_ｘＮ_ｙとすることがＴＦＴのＶ_ｔｈの制御性および信頼性の観点から好ましい。

オーミックコンタクト膜７は、半導体能動膜６上に形成されている。オーミックコンタクト膜７としては、厚さ２０〜７０ｎｍ程度のａ−Ｓｉまたはｐ−ＳｉにＰを微量にドーピングしたｎ型ａ−Ｓｉ膜、ｎ型ｐ−Ｓｉ膜を用いることができる。

ドレイン電極兼画素電極８ａおよびソース電極８ｂは、オーミックコンタクト膜７上に形成され、これを介し、半導体能動膜６と接続されている。ドレイン電極兼画素電極８ａおよびソース電極８ｂは、同一の透明導電膜８から構成されている。透明導電膜８としては、Ｉｎ_２Ｏ_３、ＳｎＯ_２、Ｉｎ_２Ｏ_３とＳｎＯ_２の混合物ＩＴＯ、Ｉｎ_２Ｏ_３とＺｎＯの混合物ＩＺＯ、Ｉｎ_２Ｏ_３とＳｎＯ_２とＺｎＯの混合物ＩＴＺＯ等を用いることができる。

ソース配線９ｂは、ソース電極８ｂ上に形成され、ソース端子（不図示）まで伸びている。ソース配線９ｂは第２の金属膜から構成され、第１の金属膜と同様の材料を用いることができる。

パッシベーション膜１１はソース配線９ｂ、ドレイン電極兼画素電極８ａ等の上に形成されている。パッシベーション膜１１としては、ゲート絶縁膜５と同様の材料を用いることができる。

ゲート端子パッド１２は、パッシベーション膜１１およびゲート絶縁膜５を貫通するコンタクトホールによりゲート配線４が露出して形成されている。また、ソース端子パッド１３は、パッシベーション膜１１を貫通するコンタクトホールによりソース配線９ｂが露出して形成されている。

次に、本実施の形態１にかかるアクティブマトリクス型ＴＦＴアレイ基板の製造方法を図３および図４を用いて説明する。なお、以下に説明する例は典型的なものであって、本発明の趣旨に合致する限り他の製造方法を採用することができることは言うまでもない。

図３中の（Ａ）に示すように、まず、熱硫酸や純水を用いて、絶縁性基板１の表面を洗浄する。その絶縁性基板１上に、スパッタリング、真空蒸着等の方法により、ゲート電極２、補助容量電極３およびゲート配線４を形成するための第１の金属膜を成膜する。次に、第１のフォトリソグラフィプロセス（写真工程）により、上記第１の金属膜上のゲート電極２、補助容量電極３およびゲート配線４を形成する領域にレジストパターンを形成する。次に、上記第１の金属膜をウェットエッチングすることにより、上記レジストパターンに被覆されていない領域を除去する。最後に、感光性レジストを除去し、純水を用いて洗浄する。以上により、ゲート電極２、補助容量電極３およびゲート配線４を形成できる。

好適な実施例としては、純Ａｌに０．２ｍｏｌ％Ｎｄを添加したＡｌ−０．２ｍｏｌ％Ｎｄ合金膜を、公知のＡｒガスを用いたＤＣマグネトロンスパッタリング法により、厚さ２００ｎｍに成膜する。次に、Ａｌ−Ｎｄ合金膜にレジストパターンを形成した後、公知のリン酸＋硝酸を含む溶液を用いてＡｌ−Ｎｄ合金膜をエッチングする。最後に、レジストパターンを除去し、ゲート電極２、補助容量電極３およびゲート配線４を形成する。

次に、図３中の（Ｂ）に示すように、ＳｉＮ_ｘ、ＳｉＯ_ｘ、ＳｉＯ_ｘＮ_ｙ等からなるゲート絶縁膜５、ａ−Ｓｉまたはｐ−Ｓｉからなる半導体能動膜６、ｎ型ａ−Ｓｉまたはｎ型ｐ−Ｓｉからなるオーミックコンタクト膜７を形成するための薄膜を、プラズマＣＶＤ（Chemical Vapor Deposition）法により連続して成膜する。次に、第２のフォトリソグラフィプロセスにより、上記ＣＶＤ膜上のＴＦＴおよび後工程でソース配線９を形成する領域にレジストパターンを形成する。厳密には、レジストパターンは、ソース配線９を形成する領域よりもやや広い領域に形成される。また、ＴＦＴ形成領域とソース配線９形成領域とは、連続している。次に、上記半導体能動膜６およびオーミックコンタクト膜７用の薄膜をドライエッチングすることにより、上記レジストパターンで被覆されていない領域を除去する。最後に、感光性レジストを除去し、純水を用いて洗浄する。以上により、半導体能動膜６およびオーミックコンタクト膜７を形成する。なお、ゲート絶縁膜６は、全体に亘って残存する。

好適な実施例としては、ＣＶＤ法により、ゲート絶縁膜５用の薄膜としてＳｉＮ_ｘ膜を厚さ４００ｎｍに、半導体能動膜６用の薄膜としてａ−Ｓｉ膜を厚さ１５０ｎｍに、オーミックコンタクト膜７用の薄膜としてＰをドーパントとして添加したｎ型ａ−Ｓｉ膜を厚さ３０ｎｍに成膜する。次に、上記ＣＶＤ膜上にレジストパターンを形成した後、公知のフッ素系ガス（例えば、ＳＦ_６とＯ_２の混合ガスまたはＣＦ_４とＯ_２の混合ガス）を用いて半導体能動膜６およびオーミックコンタクト膜７用の薄膜をドライエッチングする。最後に、レジストパターンを除去し、半導体能動膜６およびオーミックコンタクト膜７を形成する。

次に、図３中の（Ｃ）に示すように、ドレイン電極兼画素電極８ａおよびソース電極８ｂを形成するための透明導電膜８およびソース配線９ｂを形成するための図４に示す第２の金属膜９を、スパッタリング、真空蒸着等の方法により連続して成膜する。次に、第３のフォトリソグラフィプロセスにより、ドレイン電極兼画素電極８ａ、ソース電極８ｂ、ソース配線９ｂ、ＴＦＴチャネル部１０を形成する。

好適な実施例としては、公知のＡｒガスを用いたＤＣマグネトロンスパッタリング法により、透明導電膜としてＩＴＯ膜を厚さ１００ｎｍに、第２の金属膜としてＡｌ−０．２ｍｏｌ％Ｎｄ合金膜を厚さ２００ｎｍに成膜する。以下に、第３のフォトリソグラフィプロセスについて、図４を用いて、詳細に説明する。

図４（ａ）の状態にするために、まず、第２の金属膜９上にノボラック樹脂系のポジ型レジストをスピンコータにより約１．６μｍの厚さで塗布し、１２０℃で約９０秒間のプレベークを行う。次に、ソース配線９ｂおよびソース電極８ｂ形成用のレジストパターン１４ｂを形成するため、第１の露光を行う。続けて、ドレイン電極兼画素電極８ａ形成用のレジストパターン１４ａを形成するため、第２の露光を行う。レジストパターン１４ａは完全に除去せず、薄く残存させるため、第２の露光は第１の露光の約４０％の露光量でハーフ露光を行う。

この二段階露光を行い、有機アルカリ系の現像液で現像した後、１２０℃で約１８０秒間のポストベークを行うと、図４(ａ)に示すように、膜厚の異なるレジストパターン１４ａおよび１４ｂが形成される。厚いレジストパターン１４ｂは、第３のフォトリソグラフィプロセス後に残存する第２の金属膜上に形成され、一方、薄いレジストパターン１４ａは第３のフォトリソグラフィプロセスにおいて除去される第２の金属膜上に形成される。本実施の形態１におけるレジストパターン１４ａの膜厚は約０．４μｍ、レジストパターン１４ｂの膜厚は約１．６μｍとなるようなレジストパターンを用いた。なお、本実施の形態では、上記のように二段露光としたが、例えば、レジストパターン１４ａに位置するパターンの光透過量が４０％となるハーフトーンパターンマスクを用い、一括露光してもよい。このハーフトーンパターンマスクは、露光に用いる波長領域（通常３５０〜４５０ｎｍ）の光透過量を低減するフィルター膜をマスクの所望の部分に形成するか、回折現象を利用してスリット形状のパターンをマスクの所望の部分に形成してもよい。ハーフトーンパターンマスクを用いた一括露光により製造工程を簡略化できる。

次に、図４(ａ)に示すレジストパターンで、公知のリン酸＋硝酸を含む溶液を用い、第２の金属膜９たるＡｌ−Ｎｄ膜をエッチングし、図４（ｂ）の状態とする。続けて、公知の塩酸＋硝酸を含む溶液を用い、透明導電膜８たるＩＴＯ膜をエッチングし、図４（ｃ）の状態とする。ここで、ＩＴＯ膜に代わり、非晶質ＩＴＯ膜、ＩＺＯ膜またはＩＴＺＯ膜を用いた場合、弱酸たるシュウ酸によりエッチングできるため、他の配線・電極までエッチングするおそれがなく、生産性が向上する。さらに続けて、公知のフッ素系ガスを用い、オーミックコンタクト膜７をエッチングし、図４（ｄ）の状態とする。以上により、レジストパターン１４ａおよび１４ｂの間に、ＴＦＴチャネル部１０を形成する。本発明においては、薄いレジストパターン１４ａを除去する工程がＴＦＴチャネル部１０形成後であるため、ＴＦＴのチャネル長の制御が容易である。具体的には、従来の製造方法に比べ、露光前のレジスト膜厚およびレジスト膜質の均一性、ハーフトーン露光での最適露光量、レジスト現像の均一性、レジスト除去工程での均一性等の制御について、厳密性が要求されず、生産性が向上する。

次に、公知の酸素プラズマを用いたレジストアッシングにより、レジストパターン１４ａを除去し、図４（ｅ）の状態とする。このとき、レジストパターン１４ｂはレジストパターン１４ａより厚いため、完全に除去されず、残存する。次に、公知の燐酸＋硝酸を含む溶液を用い、レジストパターン１４ａ除去により露出した第２の金属膜９たるＡｌ−Ｎｄ膜をエッチングし、図４（ｆ）の状態とする。次に、レジストパターン１４ｂを除去し、図４（ｇ）の状態とする。以上の通り、第３のフォトリソグラフィプロセスにより、ドレイン電極兼画素電極８ａ、ソース電極８ｂ、ソース配線９ｂ、ＴＦＴチャネル部１０を形成する。

次に、図３中の（Ｄ）に示すように、ＳｉＮ_ｘ、ＳｉＯ_ｘ、ＳｉＯ_ｘＮ_ｙ等からなるパッシベーション膜１１を形成するための薄膜をプラズマＣＶＤ法により成膜する。次に、第４のフォトリソグラフィプロセスにより、上記ＣＶＤ膜上にレジストパターンを形成する。次に、上記パッシベーション膜１１およびゲート絶縁膜５用の薄膜をドライエッチングすることにより、上記レジストパターンで被覆されていない領域を除去する。最後に、感光性レジストを除去し、純水を用いて洗浄する。以上により、少なくとも第１の金属膜表面まで貫通するコンタクトホールと、第２の金属膜９の表面または透明導電膜８の表面まで貫通するコンタクトホールとを形成する。

好適な実施例としては、ＣＶＤ法により、パッシベーション膜１１用の薄膜としてＳｉＮ_ｘ膜を厚さ３００ｎｍに成膜する。次に、上記ＣＶＤ膜上にレジストパターンを形成した後、公知のフッ素系ガス（例えば、ＳＦ_６とＯ_２の混合ガスまたはＣＦ_４とＯ_２の混合ガス）を用いてパッシベーション膜１１用の薄膜をドライエッチングする。最後に、レジストパターンを除去し、図２に示すゲート端子部コンタクトホール１２およびソース端子部コンタクトホール１３を形成する。

以上のように製造されたアクティブマトリクス型ＴＦＴアレイ基板は、カラーフィルターや対向電極を有する対向基板（不図示）とスペーサーを介して、一対の基板として貼り合わされ、その間隙に液晶が注入される。この液晶層が挟持された液晶パネルをバックライトユニットに取り付けることにより、液晶表示装置が製造される。

実施の形態２
次に、上記実施の形態１のＴＦＴアクティブマトリクス基板とは異なる実施の形態について説明する。なお、以下の説明において、上記実施の形態１と同一の構成部材は、同一の符号を付し、適宜その説明を省略する。

図５は、本実施の形態２にかかるＴＦＴアクティブマトリクス基板の画像表示領域の一画素分の平面図である。図６は、図５中のＹ−Ｙ'切断断面図，並びにＴＦＴアクティブマトリクス基板の画像表示領域の外側に形成される信号入力端子部の断面図（図５においては、当該部分は不図示）である。本実施の形態２にかかるＴＦＴアクティブマトリクス基板は、以下の相違点を除く基本的構成は上記実施の形態１にかかるＴＦＴアクティブマトリクス基板と同様である。

本実施の形態２では、ドレイン電極兼画素電極８ａ上の一部に画素反射電極９ａが形成されている点が、上記実施の形態１と異なる。この画素反射電極９ａはソース電極９ｂと同一の第２の金属膜９から形成されたものである。本実施の形態２にかかるＴＦＴアクティブマトリクス基板は、半透過型の液晶表示装置に用いられる。なお、画素反射電極９ａ上および画素透過部上（ドレイン電極兼画素電極８ａ上において画素電極画素反射電極９ａが形成されていない領域）に形成されているパッシベーション膜１１の一部または全部を除去してもよい。パッシベーション膜１１除去により、液晶表示装置の光反射特性や光透過特性が向上する。

本実施の形態２にかかるＴＦＴアクティブマトリクス基板の製造方法は、上記実施の形態１にかかるＴＦＴアクティブマトリクス基板の製造方法と基本的に同様であるが、画素反射電極９ａを形成する第３のフォトリソグラフィプロセスが異なる。以下に、第３のフォトリソグラフィプロセスについて、図７を用いて、詳細に説明する。

上記実施の形態１と同様の方法により、図７(ａ)に示すように、膜厚の異なるレジストパターン１４ａおよび１４ｂを形成する。厚いレジストパターン１４ｂは、第３のフォトリソグラフィプロセス後に残存する第２の金属膜上に形成され、一方、薄いレジストパターン１４ａは第３のフォトリソグラフィプロセスにおいて除去される第２の金属膜上に形成される。具体的には、レジストパターン１４ａの膜厚は約０．４μｍであり、レジストパターン１４ｂの膜厚は約１．６μｍとなるようなレジストパターンを用いた。

次に、図７(ａ)に示すレジストパターンで、公知のリン酸＋硝酸を含む溶液を用い、第２の金属膜９たるＡｌ−Ｎｄ膜をエッチングし、図７（ｂ）の状態とする。続けて、公知の塩酸＋硝酸を含む溶液を用い、透明導電膜８たるＩＴＯ膜をエッチングし、図７（ｃ）の状態とする。さらに続けて、公知のフッ素系ガスを用い、オーミックコンタクト膜７をエッチングし、図７（ｄ）の状態とする。以上により、ＴＦＴチャネル部１０を形成する。本発明においては、薄いレジストパターン１４ａを除去する工程がＴＦＴチャネル部１０形成後であるため、ＴＦＴのチャネル長の制御が容易である。具体的には、従来の製造方法に比べ、露光前のレジスト膜厚およびレジスト膜質の均一性、ハーフトーン露光での最適露光量、レジスト現像の均一性、レジスト除去工程での均一性等の制御について、厳密性が要求されず、生産性が向上する。

次に、公知の酸素プラズマを用いたレジストアッシングにより、レジストパターン１４ａを除去し、図７（ｅ）の状態とする。このとき、レジストパターン１４ｂはレジストパターン１４ａより厚いため、完全に除去されず、残存する。本実施の形態２では、上記実施の形態１と異なり、第２の金属膜９上の画素反射電極９ａが形成される領域にもレジストパターン１４ｂを残存させる。次に、公知の燐酸＋硝酸を含む溶液を用い、レジストパターン１４ａ除去により露出した第２の金属膜９たるＡｌ−Ｎｄ膜をエッチングし、図７（ｆ）の状態とする。次に、レジストパターン１４ｂを除去し、図４（ｇ）の状態とする。以上の通り、第３のフォトリソグラフィプロセスにより、ドレイン電極兼画素電極８ａ、ソース電極８ｂ、ソース配線９ｂ、ＴＦＴチャネル部１０に加え、画素反射電極９ａを形成する。

上記の実施の形態１および２に示したように、本発明においては、薄いレジストパターン１４ａを除去する工程が、ＴＦＴチャネル部１０形成後であるため、ＴＦＴのチャネル長の制御が容易である。これにより、同一液晶パネル内におけるチャネル長のばらつきが低減し、すわなち、ＴＦＴ特性のばらつきが低減し、生産性が向上する。特に、実施の形態２のように、ドレイン電極上に第２の金属膜９を残存させることにより、ドレイン電極上とソース電極上とのレジストの厚さを同じにすることもできる。すなわち、ＴＦＴチャネル部近傍にハーフトーン露光を用いる必要がなくなり、ＴＦＴのチャネル長の制御がさらに容易になる。

また、上述の通り、Ａｌを主成分とする金属膜を電極・配線に用いる場合、当該Ａｌ膜と下層のオーミックコンタクト膜および上層の透明電極層との接続部にＴｉ、Ｃｒ、Ｍｏ等の高融点金属膜を形成し、例えば、Ｃｒ／Ａｌ／Ｃｒの３層構造とする必要があった。本発明にかかるアクティブマトリクス型ＴＦＴアレイ基板では、実施の形態１および２に示したとおり、第２の金属膜９たるＡｌ合金膜と下層のオーミックコンタクト膜７の間に透明導電膜８が形成されているため、ＡｌとＳｉの相互拡散が防止でき、かつ、Ａｌ膜の下層の高融点金属の形成が不要である。なお、ＩＴＯ、ＩＺＯ、ＩＴＺＯ等の透明導電膜とＡｌ膜の接触抵抗を増大させるＡｌＯ_ｘはＡｌ膜上に透明導電膜を形成する場合に形成され、透明導電膜上にＡｌ膜を形成する場合には形成されない。すなわち、本発明の構成により接触抵抗を低減でき、コンタクト特性を向上することができる。一方、ゲート電極２などを構成する第１の金属膜上および第２の金属膜９上には、いずれも透明導電膜８は形成されていないため、Ａｌ膜の上層の高融点金属の形成が不要である。すなわち、Ａｌを主成分とする金属膜単層構造とすることができる。これにより、従来の３層構造に比べ、大幅に製造工程を簡略化でき、生産性が向上する。もちろん、本発明においても、密着力、接触抵抗、腐食性等の観点から、Ａｌ膜と透明導電膜の間に高融点金属を形成してもよい。

上記の実施の形態１および２では、第１および第２の金属膜をＡｌ−Ｎｄ合金膜としたが、Ｃｒ、Ｍｏまたはこれらを主成分とする金属膜とすることにより、信頼性が向上する。また、第２の金属膜９たるＡｌ−Ｎｄ合金膜において、Ｎｄに代わり、Ｆｅ、Ｃｏ、Ｎｉ等の８族元素を少なくとも１種類以上添加することにより、Ａｌ膜とＩＴＯ膜とが電気的に接続した状態における、アルカリ現像液中でのＩＴＯ還元腐食を防止でき、生産性が向上する。さらに、Ｎを添加した場合も同様の効果が得られ、８族元素と合わせて添加すれば、より効果的である。

さらに、第２の金属膜９にＡｌよりも低抵抗のＣｕを主成分とする金属膜を用いることもできる。これにより、液晶表示装置のさらなる大型化や高精細化が可能となる。ＣｕにＭｏを添加すると、密着性を向上することができる。Ｃｕ膜の場合、エッチング制御が困難であり、配線両側の断面形状が悪いため、チャネル長の制御が特に困難であった。本発明により、Ｃｕ膜を用いた場合にも、チャネル長の制御を容易にできる。

また、実施の形態２における画素反射電極９ａ、すなわち、第２の金属膜９にＡｌよりも低抵抗かつ反射特性に優れるＡｇを主成分とする金属膜を用いることもできる。これにより、光学特性および電気特性に優れた半透過型液晶表示装置が可能となる。例えば、特許文献１に記載のソース配線の製造方法にＡｇ膜を適用すると、コンタクトホール形成時ドライエッチングのプラズマによって、ソース配線のＡｇ膜が消失するおそれがあったため、実現できなかった。本発明では、ソース配線９ｂ下には、必ず透明導電膜８が存在するため、図８（ａ）に示すように、Ａｇ膜が消失しても、その下の透明導電膜８がソース端子パッドとすることができる。また、図８（ｂ）に示すように、ソース配線９ｂでなく、透明導電膜８のみをソース端子パッドとしてもよい。この場合、極めて耐食性に優れたソース端子パッドとなる。さらに、ＡｇにＰｄ、Ｃｕ、Ｍｏ、Ｎｄ、Ｒｕ、Ｇｅ、Ａｕ、ＳｎＯ_ｘのうち少なくとも１種類以上を添加すると、密着性を向上することができる。

さらに、本発明も含め、４枚マスクプロセスは、ソース配線、ソース電極、ドレイン電極のパターニングに、通常の２倍のエッチングを要し、特に、サイドエッチング量の多い配線材料では、ソース配線の断線が非常に多い。本発明にかかる液晶表示装置では、透明導電膜８がソース配線９ｂ下全体に形成されているため、ソース配線９ｂが断線しても、導通が確保される。したがって、生産性が劇的に向上する。

本実施の形態１にかかるアクティブマトリクス型ＴＦＴアレイ基板を示す平面図である。 本実施の形態１にかかるアクティブマトリクス型ＴＦＴアレイ基板を示す断面図である。 本実施の形態１にかかるアクティブマトリクス型ＴＦＴアレイ基板の製造工程を示すフローチャートである。 本実施の形態１にかかるアクティブマトリクス型ＴＦＴアレイ基板の製造工程を示す断面図である。 本実施の形態２にかかるアクティブマトリクス型ＴＦＴアレイ基板を示す平面図である。 本実施の形態２にかかるアクティブマトリクス型ＴＦＴアレイ基板を示す断面図である。 本実施の形態２にかかるアクティブマトリクス型ＴＦＴアレイ基板の製造工程を示すフローチャートである。 本発明にかかるソース端子パッドを示す断面図である。

符号の説明

１ 透明絶縁基板
２ ゲート電極
３ 補助容量共通電極
４ ゲート配線
５ ゲート絶縁膜
６ 半導体能動膜
７ オーミックコンタクト膜
８ 透明導電膜
８ａ ドレイン電極兼画素電極
８ｂ ソース電極
９ 第２の金属膜
９ａ 画素反射電極
９ｂ ソース配線
１０ ＴＦＴチャネル部
１１ パッシベーション膜（層間絶縁膜）
１２ ゲート端子パッド
１３ ソース端子パッド
１４ａ レジストパターン
１４ｂ １４ａより薄いレジストパターン

Claims (15)

1. 透明絶縁基板上に第１の金属膜からなるゲート電極およびゲート配線と、
   前記ゲート電極およびゲート配線を覆うゲート絶縁膜と、
   前記ゲート絶縁膜上に形成された半導体層と、
   前記半導体層上に形成されたソース電極、ドレイン電極と、
   透明導電膜からなる画素電極とを備えたアクティブマトリクス型ＴＦＴアレイ基板であって、
   前記ソース電極または前記ドレイン電極のうち、少なくとも一方は前記透明導電膜からなり、その上に第２の金属膜を備えるアクティブマトリクス型ＴＦＴアレイ基板。
2. 前記半導体層は半導体能動膜およびオーミックコンタクト膜を備えることを特徴とする請求項１に記載のアクティブマトリクス型ＴＦＴアレイ基板。
3. 前記ソース電極および前記ドレイン電極が、いずれも前記透明導電膜からなり、その上に前記第２の金属膜を備えることを特徴とする請求項１または２に記載のアクティブマトリクス型ＴＦＴアレイ基板。
4. 前記透明導電膜はＩｎ_２Ｏ_３、ＳｎＯ_２、ＺｎＯのうち少なくともいずれか１つを含有することを特徴とする請求項１〜３のいずれか１項に記載のアクティブマトリクス型ＴＦＴアレイ基板。
5. 前記第２の金属膜がＣｒ、Ｍｏ、Ｔｉ、Ｔａ、Ｗのうち少なくともいずれか１つの金属元素を主成分とする金属膜を含むことを特徴とする請求項１〜４のいずれか１項に記載のアクティブマトリクス型ＴＦＴアレイ基板。
6. 前記第２の金属膜がＡｌを主成分とする金属膜を含むことを特徴とする請求項１〜４のいずれか１項に記載のアクティブマトリクス型ＴＦＴアレイ基板。
7. 前記第２の金属膜がＣｕを主成分とする金属膜を含むことを特徴とする請求項１〜４のいずれか１項に記載のアクティブマトリクス型ＴＦＴアレイ基板。
8. 前記第２の金属膜がＡｇを主成分とする金属膜を含むことを特徴とする請求項１〜４のいずれか１項に記載のアクティブマトリクス型ＴＦＴアレイ基板。
9. 請求項１〜８のいずれか１項に記載のアクティブマトリクス型ＴＦＴアレイ基板を備えた液晶表示装置。
10. 第１のフォトリソグラフィプロセスにより、透明絶縁基板上に形成された第１の金属膜からゲート電極およびゲート配線を形成する工程と、
    前記ゲート電極を覆うゲート絶縁膜および半導体層を順次形成し、第２のフォトリソグラフィプロセスにより前記半導体層をパターニングする工程と、
    透明導電膜および第２の金属膜を順次形成し、第３のフォトリソグラフィプロセスにおいて、画素電極部の少なくとも一部に他の領域より薄いレジストパターンを形成し、前記第２の金属膜、前記透明導電膜および前記半導体層のオーミックコンタクト膜をエッチングし、ＴＦＴチャネル部を形成した後、前記薄いレジストパターンを除去することにより露出した前記第２の金属膜をエッチングする工程と、
    パッシベーション膜を形成し、第４のフォトリソグラフィプロセスにより、前記ゲート絶縁膜と前記パッシベーション膜とに前記第１の金属膜表面にまで貫通するコンタクトホールと、前記パッシベーション膜に前記透明導電膜または前記第２の金属膜表面にまで貫通するコンタクトホールとを形成する工程とを備えるアクティブマトリクス型ＴＦＴアレイ基板の製造方法。
11. 前記透明導電膜はＩｎ_２Ｏ_３、ＳｎＯ_２、ＺｎＯのうち少なくともいずれか１つを含有することを特徴とする請求項１０に記載のアクティブマトリクス型ＴＦＴアレイ基板の製造方法。
12. 前記第２の金属膜がＣｒ、Ｍｏ、Ｔｉ、Ｔａ、Ｗのうち少なくともいずれか１つの金属元素を主成分とする金属膜を含むことを特徴とする請求項１０または１１に記載のアクティブマトリクス型ＴＦＴアレイ基板の製造方法。
13. 前記第２の金属膜がＡｌを主成分とする金属膜を含むことを特徴とする請求項１０または１１に記載のアクティブマトリクス型ＴＦＴアレイ基板の製造方法。
14. 前記第２の金属膜がＣｕを主成分とする金属膜を含むことを特徴とする請求項１０または１１に記載のアクティブマトリクス型ＴＦＴアレイ基板の製造方法。
15. 前記第２の金属膜がＡｇを主成分とする金属膜を含むことを特徴とする請求項１０または１１に記載のアクティブマトリクス型ＴＦＴアレイ基板の製造方法。

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