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WO2020049690A1 - アクティブマトリクス基板の製造方法及びアクティブマトリクス基板 - Google Patents

アクティブマトリクス基板の製造方法及びアクティブマトリクス基板 Download PDF

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WO2020049690A1
WO2020049690A1 PCT/JP2018/033058 JP2018033058W WO2020049690A1 WO 2020049690 A1 WO2020049690 A1 WO 2020049690A1 JP 2018033058 W JP2018033058 W JP 2018033058W WO 2020049690 A1 WO2020049690 A1 WO 2020049690A1
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WO
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active matrix
matrix substrate
semiconductor film
region
transistor
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PCT/JP2018/033058
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English (en)
French (fr)
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貴翁 斉藤
昌彦 三輪
庸輔 神崎
屹 孫
雅貴 山中
誠二 金子
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Priority to US17/273,287 priority patent/US12041820B2/en
Priority to PCT/JP2018/033058 priority patent/WO2020049690A1/ja
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    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/1201—Manufacture or treatment

Definitions

  • the present invention relates to a method for manufacturing an active matrix substrate and an active matrix substrate.
  • an active matrix type display device in which each pixel is provided with a current driving type display element together with a switch element such as a thin film transistor (TFT: Thin Film Transistor) for individually controlling the electro-optical element for each pixel.
  • a switch element such as a thin film transistor (TFT: Thin Film Transistor) for individually controlling the electro-optical element for each pixel.
  • TFT Thin Film Transistor
  • a driving TFT for an organic EL display device performs gradation control in which a voltage is changed and a gradation is controlled by a magnitude of a flowing current (for example, see Patent Document 1).
  • the present invention provides a method of manufacturing an active matrix substrate and an active matrix substrate that can increase the S value of the IV characteristic (gradient of the characteristic waveform is gentle), which is advantageous for gradation control. Aim.
  • the semiconductor of the base inorganic insulating film By roughening the surface (surface) on the film side (forming irregularities), the semiconductor film formed thereon is also roughened, and the crystal arrangement of the semiconductor film is broken. Then, the resistance in the semiconductor film increases, so that the current hardly flows even when the same voltage is applied, that is, the characteristic waveform of the IV characteristic has a gentle slope.
  • the present inventor has found that when manufacturing an active matrix substrate, a resist is applied on the base inorganic insulating film when forming the base inorganic insulating film, and the first ashing process is performed. By forming an uneven surface on the surface of the resist, and then performing the second ashing process and the etching process on the underlying inorganic insulating film, it has been found that the surface of the underlying inorganic insulating film can be roughened. . By doing so, it becomes possible to roughen the surface of the semiconductor film following the rough surface of the base inorganic insulating film when forming the semiconductor film.
  • the present invention is based on such knowledge, and provides the following active matrix substrate manufacturing method and active matrix substrate.
  • a step of forming a base inorganic insulating film on a substrate and a step of forming a semiconductor film on the base inorganic insulating film Performing the step of: patterning the semiconductor film; forming a gate insulating film on the semiconductor film; forming a gate metal film on the gate insulating film; Patterning a gate electrode from the first step, wherein the step of forming the underlying inorganic insulating film comprises: applying a resist on the underlying inorganic insulating film; An ashing process for forming an uneven surface on the surface of the resist by ashing, and a second ashing process and the base inorganic material subsequent to the ashing process.
  • the surface is roughened following the rough surface of the underlying inorganic insulating film.
  • the active matrix substrate according to the present invention is an active matrix substrate in which a base inorganic insulating film, a semiconductor film, a gate insulating film, and a gate electrode are formed in this order on a substrate.
  • the base inorganic insulating film has a roughened region and a flattened region, the roughened region is formed on a rougher surface than the flattened region, and the semiconductor overlaps with the roughened region.
  • the surface of the film is roughened following the rough surface of the base inorganic insulating film.
  • the base inorganic insulating film has a flattened region, and a roughened region is formed in a region of the flattened region overlapping with all of the semiconductor films forming transistors.
  • An embodiment including a roughened region patterning step for patterning can be exemplified.
  • a mode in which the roughened region is formed so as to overlap with all the semiconductor films forming a transistor can be exemplified.
  • the gate electrode includes an interlayer film and a source electrode in order from a side opposite to the substrate, and the roughened region overlaps at least the semiconductor film overlapping the gate electrode.
  • the semiconductor film is formed, is electrically connected to the source electrode via a contact hole formed in the gate insulating film and the interlayer film, and at least the contact hole and the planarized region overlap each other. it can.
  • a driving transistor including a semiconductor film in which the gate electrode overlaps the roughened region and at least partially overlaps the roughened region, the flattened region And a writing transistor in which the gate electrode overlaps with the writing transistor via the semiconductor film.
  • the active matrix substrate according to the present invention includes a pixel circuit having a driving transistor and a writing transistor, and the gate electrode and the roughened region in the semiconductor film forming the driving transistor in the pixel circuit. In the semiconductor film forming the writing transistor, the gate electrode and the flattened region overlap each other.
  • the method of manufacturing an active matrix substrate according to the present invention at least a part of the planarization is performed between the writing transistor and the light emitting control transistor formed of the continuous semiconductor film and the light emitting control transistor and the writing transistor.
  • An embodiment including a step of providing the semiconductor film so as to overlap with a region can be exemplified.
  • the write transistor and the light emission control transistor are formed of a continuous semiconductor film, and at least a part of the semiconductor film between the light emission control transistor and the write transistor is the flattened region. Can be exemplified.
  • an embodiment including a step of providing a light emission control transistor having the semiconductor film in which the gate electrode and the planarized region overlap with each other can be exemplified.
  • a mode in which the gate electrode and the planarized region overlap with each other in the semiconductor film forming the light emission control transistor can be exemplified.
  • the method for manufacturing an active matrix substrate according to the present invention can be exemplified by an embodiment including a step of providing an initialization transistor for a drive transistor having the semiconductor film, wherein the gate electrode and the roughened region overlap each other.
  • a mode in which the gate electrode and the roughened region overlap in the semiconductor film forming the initialization transistor for the driving transistor can be exemplified.
  • the method for manufacturing an active matrix substrate according to the present invention can be exemplified by an embodiment including a step of providing an initialization transistor for a drive transistor having the semiconductor film, all of which overlaps with the roughened region.
  • the semiconductor film forming the initialization transistor for the driving transistor may be exemplified by a mode in which the semiconductor film entirely overlaps a roughened region.
  • the method for manufacturing an active matrix substrate according to the present invention can be exemplified by an embodiment including a step of providing a threshold voltage compensation transistor having the semiconductor film where the gate electrode and the roughened region overlap each other.
  • a mode in which the gate electrode and the roughened region overlap in the semiconductor film forming the threshold voltage compensation transistor can be exemplified.
  • a method for manufacturing an active matrix substrate according to the present invention can be exemplified by an embodiment including a step of providing a threshold voltage compensating transistor having the semiconductor film, all of which overlaps the roughened region.
  • the semiconductor film forming the threshold voltage compensating transistor may be exemplified by a mode in which the semiconductor film entirely overlaps a roughened region.
  • the present invention it is possible to increase the S value of the IV characteristic (gradient of the characteristic waveform is gentle), which is advantageous for gradation control.
  • FIG. 1 is a schematic cross-sectional view showing an example of the structure of a part of the active matrix substrate in the organic EL display device according to the present embodiment.
  • FIG. 2A is a process drawing of a method for manufacturing an active matrix substrate of a reference example.
  • FIG. 2B is a process drawing of the method for manufacturing the active matrix substrate of the reference example.
  • FIG. 2C is a process drawing of the method for manufacturing the active matrix substrate of the reference example.
  • FIG. 3A is an enlarged plan photograph of the portion ⁇ shown in FIG. 2B of the base inorganic insulating film formed on the substrate.
  • FIG. 3B is an enlarged cross-sectional photograph of the portion ⁇ shown in FIG. 2B of the base inorganic insulating film formed on the substrate.
  • FIG. 3A is an enlarged plan photograph of the portion ⁇ shown in FIG. 2B of the base inorganic insulating film formed on the substrate.
  • FIG. 3B is an enlarged cross-sectional photograph of the portion ⁇
  • FIG. 4A is a flowchart of manufacturing the active matrix substrate according to the first embodiment.
  • FIG. 4B is a flowchart of manufacturing the active matrix substrate according to the first embodiment.
  • FIG. 4C is a flowchart of manufacturing the active matrix substrate according to the first embodiment.
  • FIG. 5A is a process chart of manufacturing the active matrix substrate according to the first embodiment.
  • FIG. 5B is a process chart for manufacturing the active matrix substrate according to the first embodiment.
  • FIG. 5C is a process drawing of the manufacture of the active matrix substrate according to the first embodiment.
  • FIG. 5D is a process drawing of the manufacture of the active matrix substrate according to the first embodiment.
  • FIG. 5E is a view showing a step of manufacturing the active matrix substrate according to the first embodiment.
  • FIG. 5F is a process drawing for manufacturing the active matrix substrate according to the first embodiment.
  • FIG. 5G is a view showing the step of manufacturing the active matrix substrate according to the first embodiment.
  • FIG. 5H is a view showing a step of manufacturing the active matrix substrate according to the first embodiment.
  • FIG. 6A is an enlarged plan photograph of the portion ⁇ shown in FIG. 5B of the resist that has been subjected to the first ashing process.
  • FIG. 6B is an enlarged cross-sectional photograph of the portion ⁇ shown in FIG. 5B of the resist subjected to the first ashing process.
  • FIG. 7A is an enlarged plan photograph of a portion ⁇ shown in FIG. 5C of the base inorganic insulating film subjected to the second ashing process and the resist process.
  • FIG. 7B is an enlarged cross-sectional photograph of the portion ⁇ shown in FIG. 5C of the base inorganic insulating film subjected to the second ashing process and the resist process.
  • FIG. 8 is a plan view showing the base inorganic insulating film roughened in the step shown in FIG. 5C together with the semiconductor film, the gate electrode, and the contact hole.
  • FIG. 9A is a flowchart of manufacturing the active matrix substrate according to the second embodiment.
  • FIG. 9B is a flowchart of manufacturing the active matrix substrate according to the second embodiment.
  • FIG. 9C is a flowchart of manufacturing the active matrix substrate according to the second embodiment.
  • FIG. 10A is a process diagram of a roughened region portion in manufacturing the active matrix substrate according to the second embodiment.
  • FIG. 10B is a process drawing of the roughened region in the manufacture of the active matrix substrate according to the second embodiment.
  • FIG. 10C is a process diagram of a roughened region portion in manufacturing the active matrix substrate according to the second embodiment.
  • FIG. 10D is a process drawing of the roughened region in the manufacture of the active matrix substrate according to the second embodiment.
  • FIG. 10E is a view showing the step of the roughened region in the manufacture of the active matrix substrate according to the second embodiment.
  • FIG. 10F is a process drawing of the roughened region in the manufacture of the active matrix substrate according to the second embodiment.
  • FIG. 10G is a process diagram of the roughened region in the manufacture of the active matrix substrate according to the second embodiment.
  • FIG. 10H is a process diagram of a roughened region portion in manufacturing the active matrix substrate according to the second embodiment.
  • FIG. 10I is a process diagram of a roughened region portion in manufacturing the active matrix substrate according to the second embodiment.
  • FIG. 11 is a plan view showing the underlying inorganic insulating film roughened in the step shown in FIG. 10D together with the semiconductor film, the gate electrode, and the contact hole.
  • FIG. 12 is a plan view showing an example of a part of a pixel circuit in an active matrix type organic EL display device.
  • FIG. 13 is a circuit diagram of the pixel circuit shown in FIG.
  • FIG. 14A is a process drawing of a roughened region portion in manufacturing the active matrix substrate according to the third embodiment.
  • FIG. 14B is a process drawing of the roughened region in the manufacture of the active matrix substrate according to the third embodiment.
  • FIG. 14C is a process drawing of the roughened region in the manufacture of the active matrix substrate according to the third embodiment.
  • FIG. 14D is a view showing the step of the roughened region in the manufacture of the active matrix substrate according to the third embodiment.
  • FIG. 14E is a view showing the step of the roughened region in the manufacture of the active matrix substrate according to the third embodiment.
  • FIG. 14F is a process drawing of the roughened region in the manufacture of the active matrix substrate according to the third embodiment.
  • FIG. 14G is a process drawing of the roughened region in the manufacture of the active matrix substrate according to the third embodiment.
  • FIG. 14H is a process drawing of a roughened region portion in manufacturing the active matrix substrate according to the third embodiment.
  • FIG. 14I is a process diagram of the roughened region in the manufacture of the active matrix substrate according to the third embodiment.
  • FIG. 15 is a plan view showing the base inorganic insulating film roughened in the step shown in FIG. 14D together with the semiconductor film, the gate electrode, and the contact hole.
  • FIG. 16A is a process diagram of a flattened region portion in manufacturing the active matrix substrate according to the third embodiment.
  • FIG. 16B is a process chart of the flattened region in the manufacture of the active matrix substrate according to the third embodiment.
  • FIG. 16C is a process diagram of a flattened region portion in manufacturing the active matrix substrate according to the third embodiment.
  • FIG. 16A is a process diagram of a flattened region portion in manufacturing the active matrix substrate according to the third embodiment.
  • FIG. 16B is a process chart of the flattened region in the manufacture of the active matrix substrate according
  • FIG. 16D is a view showing the step of the planarization region in the manufacture of the active matrix substrate according to the third embodiment.
  • FIG. 16E is a view showing the step of the planarization region in the manufacture of the active matrix substrate according to the third embodiment.
  • FIG. 16F is a view showing the step of the planarization region in the manufacture of the active matrix substrate according to the third embodiment.
  • FIG. 16G is a view showing the step of the flattened region in the manufacture of the active matrix substrate according to the third embodiment.
  • FIG. 16H is a view showing the step of the flattening region in the manufacture of the active matrix substrate according to the third embodiment.
  • FIG. 16I is a process diagram of a flattened region portion in manufacturing the active matrix substrate according to the third embodiment.
  • FIG. 17 is a plan view showing the base inorganic insulating film roughened in the step shown in FIG. 16D together with the semiconductor film, the gate electrode, and the contact hole.
  • FIG. 1 is a schematic cross-sectional view showing an example of a partial structure of an active matrix substrate 10 in an organic EL display device 100 according to the present embodiment.
  • the active matrix substrate 10 includes a substrate 11, a base inorganic insulating film 12 (base coat film), a semiconductor film 13 (oxide semiconductor film), a gate insulating film 14, a gate electrode 15, and an interlayer film 16 (interlayer insulating film). ), Source electrodes 18 and 18, and a drain electrode (not shown).
  • the semiconductor film 13 includes source regions 13a, 13a, a drain region (not shown), and a channel region 13b. Further, contact holes 17, 17 are formed in the interlayer film 16, and the source electrodes 18, 18 are connected to the source regions 13 a, 13 a of the semiconductor film 13 via the contact holes 17, 17.
  • the substrate 11 is a plate-like member that holds each part of the active matrix substrate 10, and is made of, for example, glass or polyimide resin.
  • the base inorganic insulating film 12 is a film made of an insulating material on the substrate 11.
  • the base inorganic insulating film 12 includes a base inorganic insulating film lower layer 121, a base inorganic insulating film intermediate layer 122, and a base inorganic insulating film upper layer 123.
  • the base inorganic insulating film lower layer 121 is made of SiO 2
  • the base inorganic insulating film intermediate layer 122 is made of SiN x
  • the base inorganic insulating film upper layer 123 is made of SiO 2 .
  • the semiconductor film 13 is formed on the base inorganic insulating film 12 and is made of an oxide-based semiconductor material.
  • the source regions 13a, 13a are regions of the semiconductor film 13 that overlap with the source electrodes 18, 18.
  • the drain region (not shown) is a region of the semiconductor film 13 that overlaps with a drain electrode (not shown).
  • the channel region 13b is a region of the semiconductor film 13 that overlaps with the gate electrode 15. A specific example of the semiconductor film 13 will be described later.
  • the gate insulating film 14 is a film made of an insulating material on the semiconductor film 13, and is made of, for example, SiO 2 , SiN x , SiO x N y (x> y), SiN x O y (x> y), or the like.
  • a single-layer film or a stacked film using a material can be used.
  • the gate electrode 15 is a film made of a conductive material formed on the base inorganic insulating film 12 and the gate insulating film 14, and is made of a gate metal film.
  • the gate metal film include, for example, a metal film containing an element selected from materials such as Al, W, Mo, Ta, Cr, Cu, and Ti, and an alloy film containing these elements as components. be able to.
  • the interlayer film 16 is a film made of an insulating material provided on the gate insulating film 14 and the gate electrode 15, and is, for example, SiO 2 , SiN x , SiO x N y (x> y), SiN x O y ( A single-layer film or a stacked film using a material such as x> y) can be used.
  • a known capacitor wiring or the like can be formed between the first layer and the second layer.
  • the contact holes 17, 17 are holes formed in the interlayer film 16 and the gate insulating film 14 so as to reach the semiconductor film 13 from the surface of the interlayer film 16, and the insides are filled with source electrodes 18, 18, respectively. I have.
  • the source electrodes 18 are films made of a conductive material formed in a region on the interlayer film 16 which covers the contact holes 17.
  • the drain electrode (not shown) is a film made of a conductive material formed on the interlayer film 16 in a region covering the contact hole (not shown).
  • the source electrodes 18 and the drain electrode (not shown) are composed of a source metal film and a drain metal film.
  • Specific examples of the source metal film and the drain metal film include, for example, a single-layer film, a stacked film, and an alloy film using a material such as Ti, Al, Mo, Ta, W, and Cu.
  • Examples of the laminated film include Ti / Al / Ti and Ti / Al / Mo.
  • the oxide semiconductor material included in the semiconductor film 13 may be an amorphous oxide semiconductor or a crystalline oxide semiconductor having a crystalline portion.
  • the crystalline oxide semiconductor include a polycrystalline oxide semiconductor, a microcrystalline oxide semiconductor, and a crystalline oxide semiconductor in which the c-axis is substantially perpendicular to the layer surface.
  • the semiconductor film 13 may have a laminated structure of two or more layers.
  • the semiconductor film 13 may include an amorphous oxide semiconductor film and a crystalline oxide semiconductor film.
  • a plurality of crystalline oxide semiconductor films having different crystal structures may be included.
  • a plurality of amorphous oxide semiconductor films may be included.
  • the semiconductor film 13 may include, for example, at least one metal element among In, Ga, and Zn.
  • the semiconductor film 13 includes, for example, an In—Ga—Zn—O-based semiconductor (eg, indium gallium zinc oxide).
  • Such a semiconductor film 13 can be formed from an oxide semiconductor film including an In-Ga-Zn-O-based semiconductor.
  • the In—Ga—Zn—O-based semiconductor may be amorphous or crystalline.
  • a crystalline In-Ga-Zn-O-based semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface is preferable.
  • crystal structure of a crystalline In—Ga—Zn—O-based semiconductor is disclosed in, for example, JP-A-2014-007399, JP-A-2012-134475, and JP-A-2014-209727. ing. For reference, all of the disclosures in JP-A-2012-134475 and JP-A-2014-209727 are incorporated herein.
  • a TFT having an In-Ga-Zn-O-based semiconductor film has high mobility (more than 20 times that of an a-Si TFT) and low leakage current (less than 1/100 that of an a-Si TFT),
  • a drive TFT for example, a TFT included in a drive circuit provided on the same substrate as a display region around a display region including a plurality of pixels
  • a pixel TFT TFT provided in a pixel
  • the oxide semiconductor film may include another oxide semiconductor instead of the In-Ga-Zn-O-based semiconductor.
  • the oxide semiconductor film (specifically, In 2 O 3 -SnO 2 -ZnO; InSnZnO) In-Sn-Zn-O -based semiconductor may contain.
  • the In—Sn—Zn—O-based semiconductor is a ternary oxide of In (indium), Sn (tin), and Zn (zinc).
  • the oxide semiconductor film includes an In-Al-Zn-O-based semiconductor, an In-Al-Sn-Zn-O-based semiconductor, a Zn-O-based semiconductor, an In-Zn-O-based semiconductor, and a Zn-Ti-O-based semiconductor.
  • Mg x Zn 1-x O magnesium zinc oxide
  • Cd x Zn 1-x O cadmium zinc oxide
  • Cd x Zn 1-x O cadmium zinc oxide
  • the method of manufacturing the active matrix substrate 10 includes a step of forming a base inorganic insulating film 12 on a substrate 11 (PI substrate) by a plasma CVD method, and a step of forming a semiconductor on the base inorganic insulating film 12.
  • a step of forming the film 13 a step of patterning the semiconductor film 13 (semiconductor film patterning step), a step of forming the gate insulating film 14 on the semiconductor film 13 (gate insulating film forming step)
  • the method includes a step of forming a gate metal film on the insulating film 14 (gate metal film forming step) and a step of patterning the gate electrode 15 from the gate metal film (gate electrode patterning step).
  • the base inorganic insulating film 12 is, for example, a single-layer film of silicon nitride [SiO x N y (x> y)], silicon oxide (SiO x ), silicon oxynitride [SiN x O y (x> y)], or the like. It is composed of a laminated film.
  • the base inorganic insulating film 12 is not particularly limited. For example, a stacked film having a silicon nitride (SiN x ) film as a lower layer and a silicon oxide (SiO x ) film as an upper layer may be formed.
  • the organic EL display device 100 it is presently required to manufacture a TFT having a large S value of the IV characteristic (gradient of a characteristic waveform is gentle) which is advantageous for gradation control.
  • FIGS. 2A to 2C are process diagrams showing each process of the method of manufacturing the active matrix substrate 10X of the reference example.
  • 3A and 3B are an enlarged plan photograph and an enlarged cross-sectional photograph, respectively, of the portion ⁇ shown in FIG. 2B of the base inorganic insulating film 12 formed on the substrate 11.
  • a base inorganic insulating film 12 is formed on a substrate 11.
  • the underlying inorganic insulating film 12 is subjected to an etching process or an ashing process.
  • the film is uniformly reduced as shown in FIGS. 3A and 3B. Therefore, as shown in FIG. 2C, even if the semiconductor film 13 is formed on the base inorganic insulating film 12, it is not possible to make the semiconductor film 13 have a rough surface (forming irregularities) such that the crystal arrangement of the semiconductor film 13 is broken. Can not.
  • the step of forming the base inorganic insulating film 12 is a step of applying a resist 19 (resist film) on the base inorganic insulating film 12 (resist coating step).
  • a resist 19 resist film
  • resist coating step An ashing process for forming an uneven surface on the surface of the resist 19 by the first ashing process (see FIG. 5B, etc.), and a second ashing process and a base after the ashing process.
  • a surface roughening step see FIG.
  • a resist 19 is applied on the base inorganic insulating film 12, and the surface of the resist 19 is roughened (irregular surface) by the first ashing process. Is formed, and a second ashing process and an etching process for the underlying inorganic insulating film 12 are performed. By doing so, the surface of the base inorganic insulating film 12 can be roughened (roughened).
  • the semiconductor film 13 is formed, the surface of the semiconductor film 13 is roughened (irregularized) following the rough surface (irregular surface) of the underlying inorganic insulating film 12 to change the crystal arrangement of the semiconductor film 13. Can be broken.
  • the resistance in the semiconductor film 13 increases, and the current hardly flows even when the same voltage is applied, that is, the characteristic waveform of the IV characteristic goes in a direction in which the slope becomes gentle. Therefore, the S value of the IV characteristic, which is advantageous for gradation control, can be increased (the slope of the characteristic waveform is made gentler).
  • the active matrix substrate 10 according to the first embodiment can be manufactured as follows.
  • FIGS. 4A to 4C are flowcharts showing steps of manufacturing the active matrix substrate 10 according to the first embodiment.
  • 5A to 5H are process diagrams showing each process of manufacturing the active matrix substrate 10 according to the first embodiment.
  • 6A and 6B are an enlarged plan photograph and an enlarged sectional photograph, respectively, of the portion ⁇ shown in FIG. 5B of the resist 19 subjected to the first ashing process.
  • 7A and 7B are an enlarged plan photograph and an enlarged cross-sectional photograph, respectively, of the ⁇ portion shown in FIG. 5C of the base inorganic insulating film 12 subjected to the second ashing process and the resist process.
  • FIG. 8 is a plan view showing the underlying inorganic insulating film 12 roughened in the step shown in FIG. 5C, together with the semiconductor film 13, the gate electrode 15, and the contact holes 17. In FIG. 8, the hatched lines indicate the roughened area 12a.
  • a polyimide (PI) film is applied on a substrate such as glass (S101 in FIG. 4A), and after curing the polyimide (PI) film, a buffer inorganic film is formed (S102), and the polyimide (P1) film is applied again. (S103) and curing, and peeling from the base material, the flexible substrate 11 is obtained. In the case where the substrate 11 does not need to have flexibility, flat glass can be used as the substrate 11. Thereafter, a base inorganic insulating film 12 (first inorganic insulating film) is formed on the substrate 11 (S104).
  • a resist 19 (photoresist) is applied on the base inorganic insulating film 12 by a slit coater (S105).
  • the thickness of the resist 19 may be, for example, 1 ⁇ m to 2 ⁇ m.
  • the resist 19 is subjected to a first gas plasma (O 2 plasma) ashing process (first ashing process) (S106).
  • first gas plasma O 2 plasma
  • the pressure in the chamber in the plasma apparatus is, for example, 500 mT to 3000 mT
  • the power of the high frequency power supply for generating inductively coupled plasma is, for example, 1000 kW to 5000 kW
  • the oxygen gas flow rate is For example, it can be set to 1000 sccm to 5000 sccm.
  • the processing time can be, for example, 20 seconds to 180 seconds.
  • a second gas plasma (mixed gas plasma of O 2 and CF 4 ) ashing process (second ashing process) is performed on the underlying inorganic insulating film 12. Then, plasma etching is performed (S107). By doing so, an uneven shape is formed on the surface of the base inorganic insulating film 12.
  • the pressure in the chamber of the plasma apparatus is, for example, 10 mT to 3000 mT
  • the power of the high frequency power supply for inductively coupled plasma generation is, for example, 1000 kW to 15,000 kW
  • the flow rate of oxygen gas is, for example, 1000 sccm to 5000 sccm
  • the flow rate of CF4 gas can be, for example, 100 sccm to 5000 sccm.
  • the processing time can be, for example, 60 seconds to 300 seconds.
  • the resist is also stripped, but a wet resist stripping step may be provided after the second ashing process in order to remove the resist residue. After the second ashing process, the resist may be removed.
  • an amorphous silicon (a-Si) film 13x is formed on the underlying inorganic insulating film 12 by a plasma CVD method (S108).
  • a plasma CVD method a plasma CVD method
  • the uneven shape of the surface of the underlying inorganic insulating film 12 is also reflected on the surface of the amorphous silicon film 13x.
  • the amorphous silicon film 13x formed by the plasma CVD method contains hydrogen, the amorphous silicon film 13x is heated at a heating temperature of about 400 ° C. to reduce the hydrogen concentration in the amorphous silicon film 13x ( Dehydrogenation treatment) (S109).
  • the amorphous silicon film 13x is converted into a crystalline silicon semiconductor film by excimer laser irradiation (S110).
  • the thickness of the crystalline silicon semiconductor film can be, for example, 30 nm or more and 70 nm or less.
  • ⁇ Semiconductor film patterning process> A photoresist (resist film) is applied (S111), and the crystalline silicon semiconductor film is patterned by photolithography into an island-like crystalline silicon semiconductor film (here, a polysilicon film) as shown in FIG. 5E. (S112 in FIG. 4B).
  • the dehydrogenation treatment is performed by heating the island-shaped crystalline silicon semiconductor film.
  • the heat treatment is performed in a nitrogen atmosphere at a heating temperature of 400 ° C., for example.
  • the amorphous oxide semiconductor film is converted into a crystalline oxide semiconductor (semiconductor film 13) by an excimer laser annealing method.
  • a gate insulating film 14 (second inorganic insulating film) (thickness: for example, 50 nm or more and 130 nm or less) is formed by a plasma CVD method so as to cover the island-shaped crystalline silicon semiconductor film.
  • the film is formed (S113).
  • a gate metal film is formed by a sputtering method (S114).
  • the gate metal film include a metal film including an element selected from materials such as Al, W, Mo, Ta, Cr, Cu, and Ti, and an alloy film including these elements as components.
  • Ti / Al / Ti or Ti / Al / Mo can be used.
  • the N + channel type TFT is doped with impurities such as phosphorus in the N + channel type TFT using the gate electrode 15 as a mask.
  • impurities such as B (boron) are doped at a high concentration by an ion doping method, an ion implantation method or the like (S117).
  • an impurity is implanted into the crystalline silicon semiconductor film in the form of an island to form a first impurity implanted region (not shown) (first impurity doping step).
  • a resist mask (not shown) is formed, and an impurity is further implanted into a part of the first impurity implantation region by using the resist mask as a doping mask to form a source region 13a, 13a and a drain region (not shown) (doped region). ) (Second impurity doping step).
  • a region in which impurities are not implanted in the second impurity doping step in the first impurity implantation region is an LDD (Lightly Doped Drain) region. Further, a region of the island-shaped crystalline silicon semiconductor film, into which no impurity is implanted in the two impurity doping steps, becomes an active region (channel region 13b).
  • a third inorganic insulating film constituting the interlayer film 16 is formed by a plasma CVD method (S118).
  • the third inorganic insulating film for example, an embodiment in which a single-layer film or a stacked film of silicon nitride, silicon oxide, silicon oxynitride, or the like can be given.
  • a metal film (M3) is formed on the third inorganic insulating film by a sputtering method (S119).
  • the metal film include a metal film containing an element selected from materials such as Al, W, Mo, Ta, Cr, Cu, and Ti, and an alloy film containing these elements as components. In the case of using a laminated film, for example, Ti / Al / Ti, Ti / Al / Mo, or the like can be used.
  • a photoresist (resist film) is applied (S120), and the wiring is patterned by photolithography (S121).
  • a fourth inorganic insulating film constituting the interlayer film 16 is formed by a plasma CVD method (S122).
  • a plasma CVD method S122
  • the fourth inorganic insulating film for example, an embodiment in which a single-layer film or a stacked film of silicon nitride, silicon oxide, silicon oxynitride, or the like can be given.
  • a photoresist (resist film) is applied (S124), and the interlayer film 16 (fourth inorganic insulating film / third inorganic insulating film) / gate insulating film is formed by photolithography as shown in FIGS. 5H and 8.
  • the contact holes 17, 17 are patterned on the film 14 (second inorganic insulating film) (S125).
  • a source metal film is formed by a sputtering method or the like (S126).
  • the source metal film for example, a single-layer film, a laminated film, or an alloy film using a material such as Ti, Al, Mo, Ta, W, or Cu can be given.
  • the laminated film include Ti / Al / Ti and Ti / Al / Mo.
  • a photoresist (resist film) is applied (S127), and the source metal film is patterned by photolithography to form source electrodes 18, 18, a drain electrode (not shown), and a source wiring (not shown). (S128).
  • a flattening film is applied (S129).
  • the flattening film include a polyimide resin film and an acrylic resin film.
  • a metal film for an anode electrode is formed on the flattening film by a sputtering method (S130).
  • the metal film for an anode electrode is made of, for example, a laminated film of ITO (Indium Tin Oxide) and Ag (silver) or an alloy containing Ag, and may have an embodiment having light reflectivity.
  • a photoresist (resist film) is applied (S131), and an anode electrode (not shown) is patterned by photolithography.
  • anode electrode (not shown) is patterned by photolithography.
  • the active matrix substrate 10 is obtained.
  • the underlying inorganic insulating film 12 has a flattened region 12b (see FIG. 11 described later).
  • a step of patterning the roughened region 12a (see FIG. 11) in a region of the flattened region 12b that overlaps with all of the semiconductor films 13 forming transistors is included.
  • a base inorganic insulating film 12, a semiconductor film 13, a gate insulating film 14, and a gate electrode 15 are formed on a substrate 11 in this order.
  • the base inorganic insulating film 12 has a roughened region 12a and a flattened region 12b.
  • the roughened region 12a is formed on a rougher surface than the flattened region 12b.
  • the surface of the semiconductor film 13 overlapping the roughened region 12a is roughened following the roughened surface of the base inorganic insulating film 12.
  • the roughened region 12a is formed so as to overlap with all the semiconductor films 13 forming a transistor. By doing so, the active matrix substrate 10 can be easily manufactured.
  • FIGS. 9A to 9C are flowcharts showing steps of manufacturing the active matrix substrate 10 according to the second embodiment.
  • 10A to 10I are process diagrams showing the roughened region 12a in each process of manufacturing the active matrix substrate 10 according to the second embodiment.
  • FIG. 11 is a plan view showing the base inorganic insulating film 12 roughened in the step shown in FIG. 10D, together with the semiconductor film 13, the gate electrode 15, and the contact holes 17. Note that, in FIG. 11, the oblique lines indicate the roughened region 12a, and the rest indicate the flattened region 12b.
  • FIGS. 10B, 10C, and 10E to 10I correspond to FIGS. 5A, 5B, and 5D of the manufacturing method according to the first embodiment, respectively.
  • 5H are substantially the same as the steps shown in FIG. 5H.
  • the flowchart shown in FIG. 9A is different from the flowchart shown in FIG. 4A of the manufacturing method according to the first embodiment in that S201 is provided instead of S105, and S202 is provided between S107 and S108. Is substantially similar to the flowcharts of FIGS. 4A to 4C. Therefore, the steps shown in FIGS. 10A and 10D and S201 and S202 shown in FIG. 9A will be mainly described.
  • a polyimide (PI) film is applied on a base material such as glass (S101 in FIG. 9A), and after curing the polyimide (PI) film, a buffer inorganic film is formed (S102 in FIG. 9A). 9) A film is applied (S103 in FIG. 9A), cured, and peeled from the base material to obtain a flexible substrate 11. In the case where the substrate 11 does not need to have flexibility, flat glass can be used as the substrate 11. Thereafter, a base inorganic insulating film 12 (first inorganic insulating film) is formed on the substrate 11 (S104 in FIG. 9A).
  • the thickness of the resist 19 may be, for example, 1 ⁇ m to 2 ⁇ m.
  • FIG. 12 is a plan view showing an example of a part of the pixel circuits 20 in the active matrix type organic EL display device 100.
  • reference numerals M1, M2, M3, M4, M5, and M6 denote a source array, a gate array, a wiring (capacitance wiring array), a roughened base coat (base inorganic insulating film 12), and a semiconductor film 13, respectively.
  • FIG. 13 is a circuit diagram of the pixel circuit 20 shown in FIG.
  • the pixel circuit 20 includes an organic EL element OLED, a drive transistor initialization transistor T1, a threshold voltage compensation transistor T2, a write transistor T3, a drive transistor T4, a power supply control transistor T5, a light emission control. It includes a transistor T6, a light-emitting element initialization transistor T7, and a capacitor C1.
  • the pixel circuit 20 includes a scanning line scan [n] (current scanning line) (n is an integer of 2 or more), a scanning line scan [n-1] immediately before the current scanning line scan [n] (previous scanning line), The emission line em [n], the data line data, the high-level power line ELVDD, the low-level power line ELVSS, and the initialization line Vini [n] are connected.
  • the drive transistor initialization transistor T1 is provided between the gate terminal of the drive transistor T4 and the initialization line Vini [n], and the gate terminal is connected to the previous scan line scan [n-1].
  • the drive transistor initialization transistor T1 initializes the gate potential of the drive transistor T4 in accordance with the selection of the previous scanning line scan [n-1].
  • the threshold voltage compensating transistor T2 is provided between the gate terminal and the drain terminal of the driving transistor T4, and the gate terminal is connected to the current scanning line scan [n].
  • the threshold voltage compensation transistor T2 makes the drive transistor T4 diode-connected according to the selection of the current scanning line scan [n].
  • the write transistor T3 has a gate terminal connected to the current scanning line scan [n], and a source terminal connected to the data line data.
  • the write transistor T3 supplies a data voltage to the drive transistor T4 according to the selection of the current scan line scan [n].
  • the drive transistor T4 has a source terminal connected to the drain terminal of the write transistor T3, and supplies a drive current corresponding to the source-gate voltage held by the capacitor C1 to the light emission control transistor T6.
  • the power supply control transistor T5 is provided between the high-level power supply line ELVDD and the source terminal of the drive transistor T4, and has a gate terminal connected to the emission line em [n].
  • the power supply control transistor T5 supplies a high-level power supply potential to the source terminal of the drive transistor T4 according to the selection of the emission line em [n].
  • the light emission control transistor T6 is provided between the drain terminal of the drive transistor T4 and the organic EL element OLED, and has a gate terminal connected to the emission line em [n].
  • the light emission control transistor T6 transmits a drive current to the organic EL element OLED according to the selection of the emission line em.
  • the organic EL element OLED has an anode terminal connected to the drain terminal of the drive transistor T4, and a cathode terminal connected to the low-level power line ELVSS.
  • the organic EL element OLED emits light at a luminance according to the drive current.
  • the initialization transistor T1 for the driving transistor is used.
  • the threshold voltage compensating transistor T2 also has a surface area (roughness) that overlaps with the gate electrode 15.
  • the doping region (functioning as a wiring) of the initialization transistor T1 for the driving transistor and the threshold voltage compensating transistor T2 also has a region overlapping with the gate electrode 15 as a roughened region 12a (uneven region).
  • the roughened region 12a can be used as a resistor.
  • the wiring length can be increased.
  • the gate electrode 15 includes an interlayer film 16 and a source electrode 18 in order from the side opposite to the substrate 11.
  • the roughened region 12 a is formed so as to overlap at least the semiconductor film 13 overlapping the gate electrode 15.
  • the semiconductor film 13 is electrically connected to the source electrode 18 via a contact hole 17 formed in the gate insulating film 14 and the interlayer film 16, and at least the contact hole 17 and the planarization region 12b overlap. By doing so, the roughened region 12 a can be partially formed in the base inorganic insulating film 12.
  • a doped region of LTPS polycrystalline low-temperature polysilicon
  • a wiring specifically, a wiring connecting a source terminal and a drain terminal between different TFTs of the pixel circuit 20.
  • a rough surface is not provided in such a wiring.
  • the driving transistor T4 the power supply control transistor T5
  • the writing transistor T3 the driving transistor T4
  • the driving transistor initialization transistor T1 the threshold voltage compensation transistor T2
  • threshold voltage compensation transistor T2-drive transistor T4 drive transistor T4-light emission control transistor T6 can be exemplified.
  • FIGS. 14A to 14I are process diagrams showing the roughened region 12a in each step of manufacturing the active matrix substrate 10 according to the third embodiment.
  • FIG. 15 is a plan view showing the underlying inorganic insulating film 12 roughened in the step shown in FIG. 14D together with the semiconductor film 13, the gate electrode 15 and the contact holes 17.
  • 16A to 16I are process diagrams showing the flattened region 12b in each process of manufacturing the active matrix substrate 10 according to the third embodiment.
  • FIG. 17 is a plan view showing the base inorganic insulating film 12 roughened in the step shown in FIG. 16D, together with the semiconductor film 13, the gate electrode 15, and the contact holes 17.
  • 15 and 17, hatched lines indicate the roughened region 12a, and other portions indicate the flattened region 12b.
  • the flow showing each step of manufacturing the active matrix substrate 10 according to the third embodiment is substantially the same as the flow showing each step of manufacturing the active matrix substrate 10 according to the second embodiment shown in FIGS. 9A to 9C. It is.
  • Each step of manufacturing the active matrix substrate 10 according to the third embodiment shown in FIGS. 14B to 14I and FIGS. 16B to 16I is performed in the same manner as in the active matrix substrate 10 according to the second embodiment shown in FIGS. 10B to 10I. It is substantially the same as each manufacturing step. Therefore, the steps shown in FIGS. 14A and 16A will be described.
  • the drive transistor T4 is roughened (roughened) as in S201 of the second embodiment, and as shown in FIG. 16A, the other transistors are roughened (roughened). Unevenness) does not occur.
  • transistors in a display region (pixel region) are roughened (roughened), and transistors in a GDM (Gate Driver Monolithic) region or an SSD (Source Shared Driving) region are not roughened (roughened).
  • the gate electrode 15 and the roughened region 12a overlap.
  • Providing a pixel circuit 20 having The active matrix substrate 10 according to the second and third embodiments includes a pixel circuit 20 having a driving transistor T4 and a writing transistor T3.
  • the gate electrode 15 and the roughened region 12a overlap, and in the semiconductor film 13 forming the writing transistor T3, the gate electrode 15 and the flattened region 12b are formed. Overlap with. In this way, in the active matrix substrate 10, the semiconductor film 13 overlaps the gate electrode 15 and the roughened region 12 a in a state where the write transistor T ⁇ b> 3 in which the semiconductor film 13 overlaps the gate electrode 15 and the planarized region 12 b is provided.
  • a transistor T4 can be provided.
  • An intervening step includes providing a semiconductor film 13 at least partially (all or partly) of which overlaps with the planarization region 12b.
  • the write transistor T3 and the light emission control transistor T6 are formed of a continuous semiconductor film 13, and the semiconductor film between the light emission control transistor T6 and the write transistor T3 At least a part (all or part) of 13 overlaps with the flattened region 12b. In this manner, the semiconductor film 13 overlapping the flattening region 12b can be formed between the light emission control transistor T6 and the writing transistor T3 in the active matrix substrate 10.
  • the method for manufacturing the active matrix substrate 10 according to the second and third embodiments includes the step of providing the light emission control transistor T6 having the semiconductor film 13 in which the gate electrode 15 and the planarization region 12b overlap.
  • the gate electrode 15 and the flattened region 12b overlap in the semiconductor film 13 forming the emission control transistor T6.
  • the flattened region 12b formed between the light emission control transistor T6 and the write transistor T3 in the active matrix substrate 10 can be used for the light emission control transistor T6.
  • the step of providing the drive transistor initialization transistor T1 having the semiconductor film 13 where the gate electrode 15 and the roughened region 12a overlap is provided.
  • the gate electrode 15 and the roughened region 12a overlap in the semiconductor film 13 forming the drive transistor initialization transistor T1.
  • a region where the semiconductor film 13 overlaps the gate electrode 15 and the roughened region 12a can be used as the drive transistor initialization transistor T1.
  • the method for manufacturing the active matrix substrate 10 according to the second and third embodiments includes the step of providing the drive transistor initialization transistor T1 having the semiconductor film 13 and all of which overlaps the roughened region 12a.
  • the semiconductor film 13 forming the initialization transistor T1 for the driving transistor in the semiconductor film 13 forming the initialization transistor T1 for the driving transistor, the semiconductor film 13 entirely overlaps the roughened region 12a. In this way, a region where the semiconductor film 13 entirely overlaps the roughened region 12a can be used as the drive transistor initialization transistor T1.
  • the method of manufacturing the active matrix substrate 10 according to the second and third embodiments includes the step of providing the threshold voltage compensating transistor T2 having the semiconductor film 13 where the gate electrode 15 and the roughened region 12a overlap.
  • the gate electrode 15 and the roughened region 12a overlap in the semiconductor film 13 forming the threshold voltage compensation transistor T2.
  • a region where the semiconductor film 13 overlaps the gate electrode 15 and the roughened region 12a can be used as the threshold voltage compensation transistor T2.
  • the method of manufacturing the active matrix substrate 10 according to the second and third embodiments includes the step of providing the threshold voltage compensating transistor T2 having the semiconductor film 13 that all overlaps the roughened region 12a.
  • the semiconductor film 13 forming the threshold voltage compensating transistor T2 in the semiconductor film 13 forming the threshold voltage compensating transistor T2, the semiconductor film 13 entirely overlaps the roughened region 12a. By doing so, a region where the semiconductor film 13 entirely overlaps the roughened region 12a can be used as the threshold voltage compensation transistor T2.
  • the organic EL element not only the organic EL element but also a display element to be used is not limited as long as luminance and transmittance are controlled by current.
  • the current control display element include an OLED (Organic Light Emitting Diode: organic light emitting diode) and an inorganic light emitting diode (QLED: Quantum dot Light Emitting Diode: quantum dot light emitting diode).
  • the present invention relates to a method for manufacturing an active matrix substrate and an active matrix substrate, and more particularly, to increasing the S value of an IV characteristic (gradient of a characteristic waveform is gentle) which is advantageous for gradation control. Applicable to application.

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Abstract

アクティブマトリクス基板の製造方法において、下地無機絶縁膜を成膜する工程は、下地無機絶縁膜の上にレジストを塗布する工程と、第１アッシング処理によって、レジストの表面に凹凸面を形成するアッシング処理工程と、アッシング処理工程に続いて、第２アッシング処理及び下地無機絶縁膜のエッチング処理をすることによって、下地無機絶縁膜の表面を粗面化する粗面化工程と、を含む。半導体膜を成膜する工程において、半導体膜の少なくとも一部は下地無機絶縁膜の粗面にならって表面が粗面化する。

Description

アクティブマトリクス基板の製造方法及びアクティブマトリクス基板
　本発明は、アクティブマトリクス基板の製造方法及びアクティブマトリクス基板に関する。
　マトリクスに配置された画素を構成する表示素子には、電流駆動型の有機ＥＬ（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子がよく知られている。近年においては、表示装置が組み込まれたディスプレイを大型化かつ薄型化できると共に、表示される画像の鮮やかさに注目されて、画素に有機ＥＬ素子を含んだ有機ＥＬ表示装置の開発が盛んに行われている。
　特に、電流駆動型の表示素子を、個別に制御する薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）等のスイッチ素子と共に各画素に設け、画素ごとに電気光学素子を制御するアクティブマトリクス型の表示装置とされることが多い。アクティブマトリクス型の表示装置とすることによって、パッシブ型の表示装置よりも高精細な画像表示を行うことができるからである。
　有機ＥＬ表示装置用の駆動ＴＦＴは、電圧を変化させて、流れる電流の大きさにより階調を制御する階調制御を行う（例えば特許文献１参照）。
　この階調制御では、Ｉ－Ｖ特性のＳ値が小さくなるに従って、特性波形の傾斜が急峻になり、階調制御に不利となる一方、Ｓ値が大きくなるに従って、特性波形の傾斜が緩やかになり、階調制御に有利となる。現在、階調制御に有利であるＩ－Ｖ特性のＳ値が大きい（特性波形の傾斜が緩やかな）ＴＦＴの作成が要求されている。
特開平０９－３０５１３９号公報
　そこで、本発明は、階調制御に有利であるＩ－Ｖ特性のＳ値を大きく（特性波形の傾斜を緩やかに）することができるアクティブマトリクス基板の製造方法及びアクティブマトリクス基板を提供することを目的とする。
　本発明者の知見によれば、基板上に、下地無機絶縁膜と、半導体膜と、ゲート絶縁膜と、ゲート電極とがこの順で形成されたアクティブマトリクス基板においては、下地無機絶縁膜の半導体膜側の面（表面）を粗面にする（凹凸を形成する）ことによって、その上に形成される半導体膜も粗面化して半導体膜の結晶の配列が崩される。そうすると、半導体膜内の抵抗が上昇し、同じ電圧をかけても電流が流れ難い、すなわちＩ－Ｖ特性の特性波形の傾斜が緩やかになる方向に行く。
　ところで、下地無機絶縁膜の半導体膜側の面（表面）に対して、通常のエッチング処理又はアッシング処理を行っても、均一に膜減りしてしまい、半導体膜の結晶の配列が崩される程度の粗面にする（凹凸を形成する）ことはできない。
　この点に関し、本発明者は、鋭意研鑽を重ねた結果、アクティブマトリクス基板を製造する場合において、下地無機絶縁膜を成膜にあたり、下地無機絶縁膜の上にレジストを塗布し、第１アッシング処理によって、レジストの表面に凹凸面を形成し、さらに、第２アッシング処理及び下地無機絶縁膜のエッチング処理を行うと、下地無機絶縁膜の表面を粗面化することが可能となることを見出した。こうすることで、半導体膜を成膜するにあたり、半導体膜の表面を下地無機絶縁膜の粗面にならって粗面化させることが可能となる。
　本発明は、かかる知見に基づくものであり、次のアクティブマトリクス基板の製造方法及びアクティブマトリクス基板を提供する。
　（１）アクティブマトリクス基板の製造方法
　本発明に係るアクティブマトリクス基板の製造方法は、基板上に、下地無機絶縁膜を成膜する工程と、前記下地無機絶縁膜の上に、半導体膜を成膜する工程と、前記半導体膜をパターニングする工程と、前記半導体膜の上にゲート絶縁膜を成膜する工程と、前記ゲート絶縁膜の上にゲート金属膜を成膜する工程と、前記ゲート金属膜からゲート電極をパターニングする工程と、を含むアクティブマトリクス基板の製造方法であって、前記下地無機絶縁膜を成膜する工程は、前記下地無機絶縁膜の上にレジストを塗布する工程と、第１アッシング処理によって、前記レジストの表面に凹凸面を形成するアッシング処理工程と、前記アッシング処理工程に続いて、第２アッシング処理及び前記下地無機絶縁膜のエッチング処理をすることによって、前記下地無機絶縁膜の表面を粗面化する粗面化工程と、を含み、前記半導体膜を成膜する工程において、前記半導体膜の少なくとも一部は前記下地無機絶縁膜の粗面にならって表面が粗面化することを特徴とする。
　（２）アクティブマトリクス基板
　本発明に係るアクティブマトリクス基板は、基板上に、下地無機絶縁膜と、半導体膜と、ゲート絶縁膜と、ゲート電極とがこの順で形成されたアクティブマトリクス基板であって、前記下地無機絶縁膜は粗面化領域と平坦化領域とを有し、前記粗面化領域は前記平坦化領域よりも粗面に形成されており、前記粗面化領域と重畳する前記半導体膜の表面は前記下地無機絶縁膜の粗面にならって粗面化していることを特徴とする。
　本発明に係るアクティブマトリクス基板の製造方法において、前記下地無機絶縁膜は平坦化領域を有し、前記平坦化領域のうちのトランジスタを形成する前記半導体膜すべてと重畳する領域に粗面化領域をパターニングする粗面化領域パターニング工程を含む態様を例示できる。本発明に係るアクティブマトリクス基板において、前記粗面化領域はトランジスタを形成する前記半導体膜すべてと重畳するように形成される態様を例示できる。
　本発明に係るアクティブマトリクス基板の製造方法において、少なくとも前記ゲート電極と重畳する前記半導体膜と重畳する、前記粗面化領域をパターニングする粗面化領域パターニング工程と、前記平坦化領域と前記半導体膜のドープ領域の少なくとも一部とが重畳するように前記半導体膜のドープ領域をパターニング形成するドープ領域パターニング工程と、を含む態様を例示できる。本発明に係るアクティブマトリクス基板において、前記ゲート電極の前記基板とは反対側面から順に層間膜、ソース電極を含み、前記粗面化領域は少なくとも前記ゲート電極に重畳する前記半導体膜と重畳するように形成され、前記半導体膜は前記ゲート絶縁膜及び前記層間膜に形成されたコンタクトホールを介して前記ソース電極と電気的に接続され、少なくとも前記コンタクトホールと前記平坦化領域とは重畳する態様を例示できる。
　本発明に係るアクティブマトリクス基板の製造方法において、前記ゲート電極と前記粗面化領域とが重畳し、前記粗面化領域と少なくとも一部が重畳する半導体膜を有する駆動トランジスタと、前記平坦化領域と前記ゲート電極とが前記半導体膜を介して重畳する書き込みトランジスタと、を有する画素回路を設ける工程を含む態様を例示できる。本発明に係るアクティブマトリクス基板において、駆動トランジスタと、書き込みトランジスタと、を有する画素回路を備え、前記画素回路のうち、前記駆動トランジスタを形成する前記半導体膜において、前記ゲート電極と前記粗面化領域とは重畳し、前記書き込みトランジスタを形成する前記半導体膜において、前記ゲート電極と前記平坦化領域とは重畳する態様を例示できる。
　本発明に係るアクティブマトリクス基板の製造方法において、一続きの前記半導体膜で形成される書き込みトランジスタ及び発光制御トランジスタと、前記発光制御トランジスタと前記書き込みトランジスタとの間に、少なくとも一部が前記平坦化領域と重畳する、前記半導体膜を設ける工程を含む態様を例示できる。本発明に係るアクティブマトリクス基板において、書き込みトランジスタ及び発光制御トランジスタは一続きの前記半導体膜で形成され、前記発光制御トランジスタと前記書き込みトランジスタとの間の前記半導体膜の少なくとも一部は前記平坦化領域と重畳する態様を例示できる。
　本発明に係るアクティブマトリクス基板の製造方法において、前記ゲート電極と前記平坦化領域とが重畳する前記半導体膜を有する発光制御トランジスタを設ける工程を含む態様を例示できる。本発明に係るアクティブマトリクス基板において、前記発光制御トランジスタを形成する前記半導体膜において、前記ゲート電極と前記平坦化領域とは重畳する態様を例示できる。
　本発明に係るアクティブマトリクス基板の製造方法において、前記ゲート電極と前記粗面化領域とが重畳する、前記半導体膜を有する駆動トランジスタ用初期化トランジスタを設ける工程を含む態様を例示できる。本発明に係るアクティブマトリクス基板において、駆動トランジスタ用初期化トランジスタを形成する前記半導体膜において、前記ゲート電極と前記粗面化領域は重畳する態様を例示できる。
　本発明に係るアクティブマトリクス基板の製造方法において、すべて前記粗面化領域と重畳する、前記半導体膜を有する駆動トランジスタ用初期化トランジスタを設ける工程を含む態様を例示できる。本発明に係るアクティブマトリクス基板において、前記駆動トランジスタ用初期化トランジスタを形成する前記半導体膜において、該半導体膜はすべて粗面化領域と重畳する態様を例示できる。
　本発明に係るアクティブマトリクス基板の製造方法において、前記ゲート電極と前記粗面化領域が重畳する、前記半導体膜を有する閾値電圧補償トランジスタを設ける工程を含む態様を例示できる。本発明に係るアクティブマトリクス基板において、閾値電圧補償トランジスタを形成する前記半導体膜において、前記ゲート電極と前記粗面化領域は重畳する態様を例示できる。
　本発明に係るアクティブマトリクス基板の製造方法において、すべて前記粗面化領域と重畳する、前記半導体膜を有する閾値電圧補償トランジスタを設ける工程を含む態様を例示できる。本発明に係るアクティブマトリクス基板において、前記閾値電圧補償トランジスタを形成する前記半導体膜において、該半導体膜はすべて粗面化領域と重畳する態様を例示できる。
　本発明によると、階調制御に有利であるＩ－Ｖ特性のＳ値を大きく（特性波形の傾斜を緩やかに）することが可能となる。
図１は、本実施の形態に係る有機ＥＬ表示装置におけるアクティブマトリクス基板の一部の構造の一例を示す模式断面図である。 図２Ａは、参考例のアクティブマトリクス基板の製造方法の工程図である。 図２Ｂは、参考例のアクティブマトリクス基板の製造方法の工程図である。 図２Ｃは、参考例のアクティブマトリクス基板の製造方法の工程図である。 図３Ａは、基板上に成膜した下地無機絶縁膜の図２Ｂに示すα部分の拡大平面写真である。 図３Ｂは、基板上に成膜した下地無機絶縁膜の図２Ｂに示すα部分の拡大断面写真である。 図４Ａは、第１実施形態に係るアクティブマトリクス基板の製造のフロー図である。 図４Ｂは、第１実施形態に係るアクティブマトリクス基板の製造のフロー図である。 図４Ｃは、第１実施形態に係るアクティブマトリクス基板の製造のフロー図である。 図５Ａは、第１実施形態に係るアクティブマトリクス基板の製造の工程図である。 図５Ｂは、第１実施形態に係るアクティブマトリクス基板の製造の工程図である。 図５Ｃは、第１実施形態に係るアクティブマトリクス基板の製造の工程図である。 図５Ｄは、第１実施形態に係るアクティブマトリクス基板の製造の工程図である。 図５Ｅは、第１実施形態に係るアクティブマトリクス基板の製造の工程図である。 図５Ｆは、第１実施形態に係るアクティブマトリクス基板の製造の工程図である。 図５Ｇは、第１実施形態に係るアクティブマトリクス基板の製造の工程図である。 図５Ｈは、第１実施形態に係るアクティブマトリクス基板の製造の工程図である。 図６Ａは、第１アッシング処理を施したレジストの図５Ｂに示すβ部分の拡大平面写真である。 図６Ｂは、第１アッシング処理を施したレジストの図５Ｂに示すβ部分の拡大断面写真である。 図７Ａは、第２アッシング処理及びレジスト処理を施した下地無機絶縁膜の図５Ｃに示すγ部分の拡大平面写真である。 図７Ｂは、第２アッシング処理及びレジスト処理を施した下地無機絶縁膜の図５Ｃに示すγ部分の拡大断面写真である。 図８は、図５Ｃに示す工程において粗面化された下地無機絶縁膜を半導体膜、ゲート電極及びコンタクトホールと共に示す平面図である。 図９Ａは、第２実施形態に係るアクティブマトリクス基板の製造のフロー図である。 図９Ｂは、第２実施形態に係るアクティブマトリクス基板の製造のフロー図である。 図９Ｃは、第２実施形態に係るアクティブマトリクス基板の製造のフロー図である。 図１０Ａは、第２実施形態に係るアクティブマトリクス基板の製造における粗面化領域部分の工程図である。 図１０Ｂは、第２実施形態に係るアクティブマトリクス基板の製造における粗面化領域部分の工程図である。 図１０Ｃは、第２実施形態に係るアクティブマトリクス基板の製造における粗面化領域部分の工程図である。 図１０Ｄは、第２実施形態に係るアクティブマトリクス基板の製造における粗面化領域部分の工程図である。 図１０Ｅは、第２実施形態に係るアクティブマトリクス基板の製造における粗面化領域部分の工程図である。 図１０Ｆは、第２実施形態に係るアクティブマトリクス基板の製造における粗面化領域部分の工程図である。 図１０Ｇは、第２実施形態に係るアクティブマトリクス基板の製造における粗面化領域部分の工程図である。 図１０Ｈは、第２実施形態に係るアクティブマトリクス基板の製造における粗面化領域部分の工程図である。 図１０Ｉは、第２実施形態に係るアクティブマトリクス基板の製造における粗面化領域部分の工程図である。 図１１は、図１０Ｄに示す工程において粗面化された下地無機絶縁膜を半導体膜、ゲート電極及びコンタクトホールと共に示す平面図である。 図１２は、アクティブマトリクス型の有機ＥＬ表示装置における一部の画素回路の一例を示す平面図である。 図１３は、図１２に示す画素回路の回路図である。 図１４Ａは、第３実施形態に係るアクティブマトリクス基板の製造における粗面化領域部分の工程図である。 図１４Ｂは、第３実施形態に係るアクティブマトリクス基板の製造における粗面化領域部分の工程図である。 図１４Ｃは、第３実施形態に係るアクティブマトリクス基板の製造における粗面化領域部分の工程図である。 図１４Ｄは、第３実施形態に係るアクティブマトリクス基板の製造における粗面化領域部分の工程図である。 図１４Ｅは、第３実施形態に係るアクティブマトリクス基板の製造における粗面化領域部分の工程図である。 図１４Ｆは、第３実施形態に係るアクティブマトリクス基板の製造における粗面化領域部分の工程図である。 図１４Ｇは、第３実施形態に係るアクティブマトリクス基板の製造における粗面化領域部分の工程図である。 図１４Ｈは、第３実施形態に係るアクティブマトリクス基板の製造における粗面化領域部分の工程図である。 図１４Ｉは、第３実施形態に係るアクティブマトリクス基板の製造における粗面化領域部分の工程図である。 図１５は、図１４Ｄに示す工程において粗面化された下地無機絶縁膜を半導体膜、ゲート電極及びコンタクトホールと共に示す平面図である。 図１６Ａは、第３実施形態に係るアクティブマトリクス基板の製造における平坦化領域部分の工程図である。 図１６Ｂは、第３実施形態に係るアクティブマトリクス基板の製造における平坦化領域部分の工程図である。 図１６Ｃは、第３実施形態に係るアクティブマトリクス基板の製造における平坦化領域部分の工程図である。 図１６Ｄは、第３実施形態に係るアクティブマトリクス基板の製造における平坦化領域部分の工程図である。 図１６Ｅは、第３実施形態に係るアクティブマトリクス基板の製造における平坦化領域部分の工程図である。 図１６Ｆは、第３実施形態に係るアクティブマトリクス基板の製造における平坦化領域部分の工程図である。 図１６Ｇは、第３実施形態に係るアクティブマトリクス基板の製造における平坦化領域部分の工程図である。 図１６Ｈは、第３実施形態に係るアクティブマトリクス基板の製造における平坦化領域部分の工程図である。 図１６Ｉは、第３実施形態に係るアクティブマトリクス基板の製造における平坦化領域部分の工程図である。 図１７は、図１６Ｄに示す工程において粗面化された下地無機絶縁膜を半導体膜、ゲート電極及びコンタクトホールと共に示す平面図である。
　以下、本発明に係る実施の形態を、図を参照しながら詳しく説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
　［アクティブマトリクス基板の構成］
　図１は、本実施の形態に係る有機ＥＬ表示装置１００におけるアクティブマトリクス基板１０の一部の構造の一例を示す模式断面図である。
　アクティブマトリクス基板１０は、基板１１と、下地無機絶縁膜１２（ベースコート膜）と、半導体膜１３（酸化物半導体膜）と、ゲート絶縁膜１４と、ゲート電極１５と、層間膜１６（層間絶縁膜）と、ソース電極１８，１８と、ドレイン電極（不図示）を有している。また、半導体膜１３は、ソース領域１３ａ，１３ａと、ドレイン領域（不図示）と、チャネル領域１３ｂとを含んでいる。また、層間膜１６にはコンタクトホール１７，１７が形成されており、ソース電極１８，１８は、コンタクトホール１７，１７を介して半導体膜１３のソース領域１３ａ，１３ａと接続されている。
　基板１１は、アクティブマトリクス基板１０の各部を保持する平板状の部材であり、例えば、ガラスやポリイミド樹脂等で構成される。
　下地無機絶縁膜１２は、基板１１上に絶縁性材料で構成された膜である。この例では、下地無機絶縁膜１２は、下地無機絶縁膜下層１２１、下地無機絶縁膜中間層１２２、下地無機絶縁膜上層１２３からなっている。下地無機絶縁膜下層１２１は、ＳｉＯ２で構成され、下地無機絶縁膜中間層１２２は、ＳｉＮｘで構成され、下地無機絶縁膜上層１２３は、ＳｉＯ２で構成されている。
　半導体膜１３は、下地無機絶縁膜１２上に形成されており、酸化物系の半導体材料で構成されている。ソース領域１３ａ，１３ａは、半導体膜１３のうちソース電極１８，１８と重畳している領域である。ドレイン領域（不図示）は、半導体膜１３のうちドレイン電極（不図示）と重畳している領域である。チャネル領域１３ｂは、半導体膜１３のうちゲート電極１５と重畳する領域である。半導体膜１３の具体例については後述する。
　ゲート絶縁膜１４は、半導体膜１３上に絶縁性材料で構成された膜であり、例えばＳｉＯ２、ＳｉＮｘ、ＳｉＯｘＮｙ（ｘ＞ｙ）、ＳｉＮｘＯｙ（ｘ＞ｙ）等の材料を用いた単層膜や積層膜を用いることができる。
　ゲート電極１５は、下地無機絶縁膜１２及びゲート絶縁膜１４上に形成された導電性材料からなる膜であり、ゲート金属膜で構成されている。ゲート金属膜の具体例としては、例えば、Ａｌ、Ｗ、Ｍｏ、Ｔａ、Ｃｒ、Ｃｕ、Ｔｉ等の材料から選ばれた元素を含む金属膜、又は、これらの元素を成分とする合金膜を挙げることができる。
　層間膜１６は、ゲート絶縁膜１４及びゲート電極１５上に設けられた絶縁性材料からなる膜であり、例えば、ＳｉＯ２、ＳｉＮｘ、ＳｉＯｘＮｙ（ｘ＞ｙ）、ＳｉＮｘＯｙ（ｘ＞ｙ）等の材料を用いた単層膜や積層膜を用いることができる。層間膜１６を多層構造とする場合、１層目と２層目との間に公知の容量配線等を形成することができる。
　コンタクトホール１７，１７は、層間膜１６の表面から半導体膜１３まで到達するように層間膜１６及びゲート絶縁膜１４に形成された孔であり、内部にはそれぞれソース電極１８，１８が充填されている。
　ソース電極１８，１８は、層間膜１６上でコンタクトホール１７，１７を覆う領域に形成された導電性材料からなる膜である。ドレイン電極（不図示）は、層間膜１６上でコンタクトホール（不図示）を覆う領域に形成された導電性材料からなる膜である。ソース電極１８，１８及びドレイン電極（不図示）は、ソース金属膜及びドレイン金属膜で構成されている。ソース金属膜及びドレイン金属膜の具体例としては、例えば、Ｔｉ、Ａｌ、Ｍｏ、Ｔａ、Ｗ、Ｃｕ等の材料を用いた単層膜や積層膜、合金膜を挙げることができる。積層膜としては、Ｔｉ／Ａｌ／ＴｉやＴｉ／Ａｌ／Ｍｏ等を例示できる。
　半導体膜１３に含まれる酸化物半導体材料は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などを例示できる。
　半導体膜１３は、２層以上の積層構造を有していてもよい。半導体膜１３が積層構造を有する場合には、半導体膜１３は、非晶質酸化物半導体膜と結晶質酸化物半導体膜とを含んでいてもよい。あるいは、結晶構造の異なる複数の結晶質酸化物半導体膜を含んでいてもよい。また、複数の非晶質酸化物半導体膜を含んでいてもよい。
　非晶質酸化物半導体及び上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体膜の構成などは、例えば特開２０１４－００７３９９号公報に記載されている。参考のために、特開２０１４－００７３９９号公報の開示内容の全てを本明細書に援用する。
　半導体膜１３は、例えば、Ｉｎ、Ｇａ及びＺｎのうち少なくとも１種の金属元素を含んでもよい。本実施形態では、半導体膜１３は、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、Ｇａ及びＺｎの割合（組成比）は特に限定されず、例えば、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。このような半導体膜１３は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む酸化物半導体膜から形成され得る。
　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体が好ましい。
　なお、結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４－００７３９９号公報、特開２０１２－１３４４７５号公報、特開２０１４－２０９７２７号公報などに開示されている。参考のために、特開２０１２－１３４４７５号公報及び特開２０１４－２０９７２７号公報の開示内容の全てを本明細書に援用する。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体膜を有するＴＦＴは、高い移動度（ａ－ＳｉＴＦＴに比べ２０倍超）及び低いリーク電流（ａ－ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴ（例えば、複数の画素を含む表示領域の周辺に、表示領域と同じ基板上に設けられる駆動回路に含まれるＴＦＴ）及び画素ＴＦＴ（画素に設けられるＴＦＴ）として好適に用いられる。
　酸化物半導体膜は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えば、酸化物半導体膜は、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体（具体的にはＩｎ２Ｏ３－ＳｎＯ２－ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）及びＺｎ（亜鉛）の三元系酸化物である。あるいは、酸化物半導体膜は、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｏ系半導体、Ｉｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｔｉ－Ｏ系半導体、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｏ系半導体、Ｚｒ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ａｌ－Ｇａ－Ｚｎ－Ｏ系半導体、Ｇａ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｚｎ－Ｓｎ－Ｏ系半導体、ＩｎＧａＯ３（ＺｎＯ）５、酸化マグネシウム亜鉛（ＭｇｘＺｎ１－ｘＯ）、酸化カドミウム亜鉛（ＣｄｘＺｎ１－ｘＯ）などを含んでいてもよい。
　［アクティブマトリクス基板の製造方法］
　本実施の形態に係るアクティブマトリクス基板１０の製造方法は、基板１１（ＰＩ基板）上に、プラズマＣＶＤ法により下地無機絶縁膜１２を成膜する工程と、下地無機絶縁膜１２の上に、半導体膜１３を成膜する工程と、半導体膜１３をパターニングする工程（半導体膜パターニング工程）と、半導体膜１３の上にゲート絶縁膜１４を成膜する工程（ゲート絶縁膜成膜工程）と、ゲート絶縁膜１４の上にゲート金属膜を成膜する工程（ゲート金属膜成膜工程）と、ゲート金属膜からゲート電極１５をパターニングする工程（ゲート電極パターニング工程）と、を含んでいる。
　下地無機絶縁膜１２は、例えば、窒化シリコン〔ＳｉＯｘＮｙ（ｘ＞ｙ）〕、酸化シリコン（ＳｉＯｘ）、酸窒化シリコン〔ＳｉＮｘＯｙ（ｘ＞ｙ）〕等の単層膜又は積層膜により構成されている。下地無機絶縁膜１２は、特に限定されないが、例えば、窒化シリコン（ＳｉＮｘ）膜を下層、酸化シリコン（ＳｉＯｘ）膜を上層とする積層膜を形成してもよい。
　ところで、有機ＥＬ表示装置１００においては、現在、階調制御に有利であるＩ－Ｖ特性のＳ値が大きい（特性波形の傾斜が緩やかな）ＴＦＴの作成が要求されている。
　図２Ａから図２Ｃは、参考例のアクティブマトリクス基板１０Ｘの製造方法の各工程を示す工程図である。図３Ａ及び図３Ｂは、それぞれ、基板１１上に成膜した下地無機絶縁膜１２の図２Ｂに示すα部分の拡大平面写真及び拡大断面写真である。
　アクティブマトリクス基板１０Ｘの製造方法では、まず、図２Ａに示すように、基板１１上に、下地無機絶縁膜１２を成膜する。次に、図２Ｂに示すように、下地無機絶縁膜１２に対してエッチング処理又はアッシング処理を行う。このように、下地無機絶縁膜１２に対して、通常のエッチング処理又はアッシング処理を行っても、図３Ａ及び図３Ｂに示すように、均一に膜減りしてしまう。従って、図２Ｃに示すように、下地無機絶縁膜１２上に半導体膜１３を成膜しても、半導体膜１３の結晶の配列が崩される程度の粗面にする（凹凸を形成する）ことはできない。
　（第１実施形態）
　この点、第１実施形態に係るアクティブマトリクス基板１０において、下地無機絶縁膜１２を成膜する工程は、下地無機絶縁膜１２の上にレジスト１９（レジスト膜）を塗布する工程（レジスト塗布工程）（後述する図５Ａ等参照）と、第１アッシング処理によって、レジスト１９の表面に凹凸面を形成するアッシング処理工程（図５Ｂ等参照）と、アッシング処理工程に続いて、第２アッシング処理及び下地無機絶縁膜１２のエッチング処理をすることによって、下地無機絶縁膜１２の表面を粗面化（凹凸化）する粗面化工程（図５Ｃ等参照）と、を含んでいる。そして、半導体膜１３を成膜する半導体膜成膜工程（図５Ｅ等参照）において、半導体膜１３の少なくとも一部（全部又は一部）は下地無機絶縁膜１２の粗面（凹凸面）にならって表面が粗面化（凹凸化）する。
　第１実施形態によれば、下地無機絶縁膜１２を成膜するにあたり、下地無機絶縁膜１２の上にレジスト１９を塗布し、第１アッシング処理によって、レジスト１９の表面に粗面（凹凸面）を形成し、さらに、第２アッシング処理及び下地無機絶縁膜１２のエッチング処理をする。こうすることで、下地無機絶縁膜１２の表面を粗面化（凹凸化）することができる。これにより、半導体膜１３を成膜するにあたり、半導体膜１３の表面を下地無機絶縁膜１２の粗面（凹凸面）にならって粗面化（凹凸化）して半導体膜１３の結晶の配列を崩すことができる。そうすると、半導体膜１３内の抵抗が上昇し、同じ電圧をかけても電流が流れ難い、すなわちＩ－Ｖ特性の特性波形の傾斜が緩やかになる方向に行く。従って、階調制御に有利であるＩ－Ｖ特性のＳ値を大きく（特性波形の傾斜を緩やかに）することができる。
　具体的には、第１実施形態に係るアクティブマトリクス基板１０は、次のように製造することができる。
　図４Ａから図４Ｃは、第１実施形態に係るアクティブマトリクス基板１０の製造の各工程を示すフロー図である。図５Ａから図５Ｈは、第１実施形態に係るアクティブマトリクス基板１０の製造の各工程を示す工程図である。図６Ａ及び図６Ｂは、それぞれ、第１アッシング処理を施したレジスト１９の図５Ｂに示すβ部分の拡大平面写真及び拡大断面写真である。図７Ａ及び図７Ｂは、それぞれ、第２アッシング処理及びレジスト処理を施した下地無機絶縁膜１２の図５Ｃに示すγ部分の拡大平面写真及び拡大断面写真である。また、図８は、図５Ｃに示す工程において粗面化された下地無機絶縁膜１２を半導体膜１３、ゲート電極１５及びコンタクトホール１７と共に示す平面図である。なお、図８において斜線は粗面化領域１２ａを示している。
　＜下地無機絶縁膜成膜工程＞
　ガラス等の基材上にポリイミド（ＰＩ）膜を塗布し（図４ＡのＳ１０１）、ポリイミド（ＰＩ）膜を硬化した後にバッファ無機膜を成膜し（Ｓ１０２）、再度ポリイミド（Ｐ１）膜の塗布（Ｓ１０３）と硬化を行って基材から剥がして可撓性を有する基板１１を得る。基板１１として可撓性を有する必要が無い場合には、平板状のガラスを基板１１として用いることもできる。その後、基板１１上に下地無機絶縁膜１２（第１無機絶縁膜）を成膜する（Ｓ１０４）。
　＜レジスト塗布工程＞
　図５Ａに示すように、下地無機絶縁膜１２上にスリットコーターによりレジスト１９（フォトレジスト）を塗布する（Ｓ１０５）。レジスト１９の厚さは、例えば、１μｍ～２μｍを挙げることができる。
　＜アッシング処理工程＞
　図５Ｂ、図６Ａ及び図６Ｂに示すように、レジスト１９に対して第１ガスプラズマ（Ｏ２プラズマ）アッシング処理（第１アッシング処理）を施す（Ｓ１０６）。基板サイズが、例えば、７３０ｍｍ×９２０ｍｍにおいて、プラズマ装置内のチャンバー内の圧力は、例えば、５００ｍＴ～３０００ｍＴ、誘導結合プラズマ生成用の高周波電源のパワーは、例えば、１０００ｋＷ～５０００ｋＷ、酸素ガス流量は、例えば、１０００ｓｃｃｍ～５０００ｓｃｃｍとすることができる。処理時間は、例えば、２０ｓｅｃ～１８０ｓｅｃとすることができる。
　＜粗面化工程＞
　更に、図５Ｃ、図７Ａ及び図７Ｂに示すように、下地無機絶縁膜１２に対して、第２ガスプラズマ（Ｏ２とＣＦ４との混合ガスプラズマ）アッシング処理（第２アッシング処理）すると共に、プラズマエッチングを行う（Ｓ１０７）。こうすることによって、下地無機絶縁膜１２の表面に凹凸形状を形成する。プラズマ装置内のチャンバー内の圧力は、例えば、１０ｍＴ～３０００ｍＴ、誘導結合プラズマ生成用の高周波電源のパワーは、例えば、１０００ｋＷ～１５０００ｋＷ、酸素ガスの流量は、例えば、１０００ｓｃｃｍ～５０００ｓｃｃｍ、ＣＦ４ガスの流量は、例えば、１００ｓｃｃｍ～５０００ｓｃｃｍとすることができる。処理時間は、例えば、６０ｓｅｃ～３００ｓｅｃとすることができる。ここで、第２アッシング処理では、レジスト剥離も兼ねるが、レジスト残渣を除去するために、第２アッシング処理後にウェットのレジスト剥離工程を設けてもよい。また、第２アッシング処理の後、レジスト剥離をしてもよい。
　＜半導体膜成膜工程＞
　まず、図５Ｄに示すように、下地無機絶縁膜１２上にプラズマＣＶＤ法によりアモルファスシリコン（ａ－Ｓｉ）膜１３ｘを成膜する（Ｓ１０８）。このとき、下地無機絶縁膜１２の表面の凹凸形状がアモルファスシリコン膜１３ｘの表面にも反映される。ここで、プラズマＣＶＤ法により形成したアモルファスシリコン膜１３ｘには水素が含まれているため、加熱温度約４００℃でアモルファスシリコン膜１３ｘを加熱してアモルファスシリコン膜１３ｘ中の水素濃度を低減する処理（脱水素処理）を行う（Ｓ１０９）。
　更に、アモルファスシリコン膜１３ｘをエキシマレーザー照射によって結晶質シリコン半導体膜にする（Ｓ１１０）。結晶質シリコン半導体膜の厚さは、例えば、３０ｎｍ以上７０ｎｍ以下を挙げることができる。
　＜半導体膜パターニング工程＞
　フォトレジスト（レジスト膜）を塗布し（Ｓ１１１）、フォトリソグラフィー法により、図５Ｅに示すように、結晶質シリコン半導体膜を、島状の結晶質シリコン半導体膜（ここではポリシリコン膜）にパターニングする（図４ＢのＳ１１２）。島状の結晶質シリコン半導体膜を加熱処理することによって脱水素化処理を行う。加熱処理は、窒素雰囲気中で、加熱温度は、例えば、４００℃である。アモルファス酸化物半導体膜をエキシマレーザーアニール法によって結晶質酸化物半導体（半導体膜１３）にする。
　＜ゲート絶縁膜成膜工程＞
　次に、図５Ｆに示すように、島状の結晶質シリコン半導体膜を覆うようにプラズマＣＶＤ法によりゲート絶縁膜１４（第２無機絶縁膜）（厚さ：例えば、５０ｎｍ以上１３０ｎｍ以下）を成膜する（Ｓ１１３）。ゲート絶縁膜１４としては、例えば、ＳｉＮｘ膜を挙げることができる。
　＜ゲート金属膜成膜工程＞
　次に、図示を省略したが、スパッタ法により、ゲート金属膜を成膜する（Ｓ１１４）。ゲート金属膜は、例えば、Ａｌ、Ｗ、Ｍｏ、Ｔａ、Ｃｒ、Ｃｕ、Ｔｉ等の材料から選ばれた元素を含む金属膜、又は、これらの元素を成分とする合金膜を挙げることができる。ゲート金属膜を積層膜で構成する場合には、例えば、Ｔｉ／Ａｌ／Ｔｉ又はＴｉ／Ａｌ／Ｍｏ等を挙げることができる。
　＜ゲート電極パターニング工程＞
　次に、フォトレジスト（レジスト膜）を塗布し（Ｓ１１５）、フォトリソグラフィー法により、図５Ｇに示すように、ゲート電極１５をパターニングする（Ｓ１１６）。
　＜不純物ドープ処理工程＞
　次に、半導体膜１３のソース領域１３ａ，１３ａ及びドレイン領域（不図示）を形成するため、ゲート電極１５をマスクとして、半導体膜１３に対して、Ｎ＋チャネル型ＴＦＴではリン（燐）等の不純物を、Ｐチャネル型ＴＦＴではＢ（ホウ素）等の不純物をイオンドーピング法、イオン注入法等により高濃度にドーピングする（Ｓ１１７）。
　具体的には、ゲート電極１５をドーピングマスクとして島状の結晶質シリコン半導体膜に不純物を注入し、第１不純物注入領域（図示せず）を形成する（第１の不純物ドーピング工程）。次いで、不図示のレジストマスクを形成し、これをドーピングマスクとして用いて、第１不純物注入領域の一部に不純物をさらに注入し、ソース領域１３ａ，１３ａ及びドレイン領域（図示せず）（ドープ領域）を形成する（第２の不純物ドーピング工程）。
　第１不純物注入領域のうち２回目の不純物ドーピング工程で不純物が注入されなかった領域がＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）領域となる。また、島状の結晶質シリコン半導体膜のうち２回の不純物ドーピング工程でいずれも不純物が注入されなかった領域が活性領域（チャネル領域１３ｂ）となる。
　＜第３無機絶縁膜成膜工程＞
　次に、プラズマＣＶＤ法により層間膜１６を構成する第３無機絶縁膜を成膜する（Ｓ１１８）。第３無機絶縁膜は、例えば、窒化シリコン、酸化シリコン、酸窒化シリコン等の単層膜又は積層膜により構成されている態様を挙げることができる。
　＜配線パターニング工程＞
　第３無機絶縁膜上にスパッタ法により金属膜（Ｍ３）を成膜する（Ｓ１１９）。金属膜は、例えば、Ａｌ、Ｗ、Ｍｏ、Ｔａ、Ｃｒ、Ｃｕ、Ｔｉ等の材料から選ばれた元素を含む金属膜、又は、これらの元素を成分とする合金膜が挙げられる。積層膜で構成する場合には、例えば、Ｔｉ／Ａｌ／ＴｉやＴｉ／Ａｌ／Ｍｏ等を挙げることができる。次に、フォトレジスト（レジスト膜）を塗布し（Ｓ１２０）、フォトリソグラフィー法により、配線をパターニング形成する（Ｓ１２１）。
　＜第４無機絶縁膜成膜工程＞
　次に、プラズマＣＶＤ法により層間膜１６を構成する第４無機絶縁膜を成膜する（Ｓ１２２）。第４無機絶縁膜は、例えば、窒化シリコン、酸化シリコン、酸窒化シリコン等の単層膜又は積層膜により構成されている態様を挙げることができる。
　＜水素化工程＞
　次に、加熱温度約４００℃でアニールによる島状の結晶質シリコン半導体膜の水素化処理（加熱処理）を行う。
　＜コンタクトホールパターニング工程＞
　次に、フォトレジスト（レジスト膜）を塗布し（Ｓ１２４）、フォトリソグラフィー法により、図５Ｈ及び図８に示すように、層間膜１６（第４無機絶縁膜／第３無機絶縁膜）／ゲート絶縁膜１４（第２無機絶縁膜）に対してコンタクトホール１７，１７をパターニングする（Ｓ１２５）。
　＜ソース電極及びドレイン電極形成工程＞
　スパッタ法等により、ソース金属膜を成膜する（Ｓ１２６）。ソース金属膜は、例えば、Ｔｉ、Ａｌ、Ｍｏ、Ｔａ、Ｗ、Ｃｕ等の材料を用いた単層膜や積層膜、合金膜を挙げることができる。積層膜としては、Ｔｉ／Ａｌ／ＴｉやＴｉ／Ａｌ／Ｍｏ等を例示できる。
次に、フォトレジスト（レジスト膜）を塗布し（Ｓ１２７）、フォトリソグラフィー法により、ソース金属膜をパターニングしてソース電極１８，１８、ドレイン電極（不図示）、ソース配線（不図示）をパターニング形成する（Ｓ１２８）。
　＜平坦化膜塗布工程＞
　次に、平坦化膜を塗布する（Ｓ１２９）。平坦化膜は、例えば、ポリイミド樹脂膜、アクリル系樹脂膜を挙げることができる。
　＜アノード電極用金属膜成膜工程＞
　スパッタ法により平坦化膜上にアノード電極用金属膜を成膜する（Ｓ１３０）。アノード電極用金属膜は、例えば、ＩＴＯ（Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ）とＡｇ（銀）あるいはＡｇを含む合金との積層膜によって構成され、光反射性を有する態様を挙げることができる。
　＜アノード電極パターニング工程＞
　フォトレジスト（レジスト膜）を塗布し（Ｓ１３１）、フォトリソグラフィー法により、アノード電極（図示せず）をパターニングする。かくして、アクティブマトリクス基板１０を得る。
　（第２実施形態）
　第２実施形態に係るアクティブマトリクス基板１０の製造方法において、下地無機絶縁膜１２は平坦化領域１２ｂ（後述する図１１参照）を有している。平坦化領域１２ｂのうちのトランジスタを形成する半導体膜１３すべてと重畳する領域に粗面化領域１２ａ（図１１参照）をパターニングする粗面化領域パターニング工程を含む。
　第２実施形態に係るアクティブマトリクス基板１０は、基板１１上に、下地無機絶縁膜１２と、半導体膜１３と、ゲート絶縁膜１４と、ゲート電極１５とがこの順で形成されている。下地無機絶縁膜１２は粗面化領域１２ａと平坦化領域１２ｂとを有している。粗面化領域１２ａは平坦化領域１２ｂよりも粗面に形成されている。粗面化領域１２ａと重畳する半導体膜１３の表面は下地無機絶縁膜１２の粗面にならって粗面化している。第２実施形態に係るアクティブマトリクス基板１０において、粗面化領域１２ａはトランジスタを形成する半導体膜１３すべてと重畳するように形成される。こうすることで、アクティブマトリクス基板１０を容易に製造することができる。
　図９Ａから図９Ｃは、第２実施形態に係るアクティブマトリクス基板１０の製造の各工程を示すフロー図である。図１０Ａから図１０Ｉは、第２実施形態に係るアクティブマトリクス基板１０の製造の各工程における粗面化領域１２ａ部分を示す工程図である。また、図１１は、図１０Ｄに示す工程において粗面化された下地無機絶縁膜１２を半導体膜１３、ゲート電極１５及びコンタクトホール１７と共に示す平面図である。なお、図１１において斜線は粗面化領域１２ａを、それ以外は平坦化領域１２ｂを示している。
　第２実施形態に係るアクティブマトリクス基板１０の製造方法において、図１０Ｂ、図１０Ｃ、図１０Ｅから図１０Ｉに示す工程は、それぞれ、第１実施形態に係る製造方法の図５Ａ、図５Ｂ、図５Ｄから図５Ｈに示す工程と実質的に同様である。また、図９Ａに示すフロー図は、第１実施形態に係る製造方法の図４Ａに示すフロー図のＳ１０５に代えてＳ２０１を設け、Ｓ１０７とＳ１０８との間にＳ２０２を設けたものであり、その他は図４Ａから図４Ｃのフロー図と実質的に同様である。従って、図１０Ａ及び図１０Ｄに示す工程、図９Ａに示すＳ２０１，Ｓ２０２を中心に説明する。
　＜下地無機絶縁膜成膜工程＞
　ガラス等の基材上にポリイミド（ＰＩ）膜を塗布し（図９ＡのＳ１０１）、ポリイミド（ＰＩ）膜を硬化した後にバッファ無機膜を成膜し（図９ＡのＳ１０２）、再度、ポリイミド（Ｐ１）膜の塗布し（図９ＡのＳ１０３）、硬化を行って基材から剥がして可撓性を有する基板１１を得る。基板１１として可撓性を有する必要が無い場合には、平板状のガラスを基板１１として用いることもできる。その後、基板１１上に下地無機絶縁膜１２（第１無機絶縁膜）を成膜する（図９ＡのＳ１０４）。
　＜レジスト塗布（ハーフ露光工程）＞
　図１０Ａに示すように、下地無機絶縁膜１２上にスリットコーターによりレジスト１９（フォトレジスト）を塗布した後、グレートーンマスクを使ったハーフ露光を行う（Ｓ２０１）。レジスト１９の厚さは、例えば、１μｍ～２μｍを挙げることができる。
　＜レジスト剥離＞
　図１０Ｄに示すように、従来公知の手法でレジスト１９をすべて剥離する（Ｓ２０２）。
　［画素回路］
　次に、アクティブマトリクス型の有機ＥＬ表示装置１００における一部の画素回路２０について説明する。
　図１２は、アクティブマトリクス型の有機ＥＬ表示装置１００における一部の画素回路２０の一例を示す平面図である。なお、図１２において、符号Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６は、それぞれ、ソースアレイ、ゲートアレイ、配線（容量配線アレイ）、粗面化ベースコート（下地無機絶縁膜１２）、半導体膜１３、コンタクトホール１７を示している。また、図１３は、図１２に示す画素回路２０の回路図である。
　図１２及び図１３に示すように、画素回路２０は、有機ＥＬ素子ＯＬＥＤ、駆動トランジスタ用初期化トランジスタＴ１、閾値電圧補償トランジスタＴ２、書き込みトランジスタＴ３、駆動トランジスタＴ４、電源供給制御トランジスタＴ５、発光制御トランジスタＴ６、発光素子用初期化トランジスタＴ７、コンデンサＣ１を含んでいる。
　画素回路２０には、走査線ｓｃａｎ［ｎ］（現走査線）（ｎは２以上の整数）、現走査線ｓｃａｎ［ｎ］の直前の走査線ｓｃａｎ［ｎ－１］（前走査線）、エミッション線ｅｍ［ｎ］、データ線ｄａｔａ、ハイレベル電源線ＥＬＶＤＤ、ローレベル電源線ＥＬＶＳＳ、及び、初期化線Ｖｉｎｉ［ｎ］が接続されている。
　駆動トランジスタ用初期化トランジスタＴ１は、駆動トランジスタＴ４のゲート端子と初期化線Ｖｉｎｉ［ｎ］との間に設けられ、ゲート端子が前走査線ｓｃａｎ［ｎ－１］に接続されている。駆動トランジスタ用初期化トランジスタＴ１は、前走査線ｓｃａｎ［ｎ－１］の選択に応じて駆動トランジスタＴ４のゲート電位を初期化する。
　閾値電圧補償トランジスタＴ２は、駆動トランジスタＴ４のゲート端子とドレイン端子との間に設けられ、ゲート端子が現走査線ｓｃａｎ［ｎ］に接続されている。閾値電圧補償トランジスタＴ２は、現走査線ｓｃａｎ［ｎ］の選択に応じて、駆動トランジスタＴ４をダイオード接続にする。
　書き込みトランジスタＴ３は、ゲート端子が現走査線ｓｃａｎ［ｎ］に接続され、ソース端子がデータ線ｄａｔａに接続されている。書き込みトランジスタＴ３は、現走査線ｓｃａｎ［ｎ］の選択に応じてデータ電圧を駆動トランジスタＴ４に供給する。
　駆動トランジスタＴ４は、ソース端子が書き込みトランジスタＴ３のドレイン端子に接続され、コンデンサＣ１に保持されたソース－ゲート間電圧に応じた駆動電流を発光制御トランジスタＴ６に供給する。
　電源供給制御トランジスタＴ５は、ハイレベル電源線ＥＬＶＤＤと駆動トランジスタＴ４のソース端子との間に設けられ、ゲート端子がエミッション線ｅｍ［ｎ」に接続されている。電源供給制御トランジスタＴ５は、エミッション線ｅｍ［ｎ］の選択に応じてハイレベル電源電位を駆動トランジスタＴ４のソース端子に供給する。
　発光制御トランジスタＴ６は、駆動トランジスタＴ４のドレイン端子と有機ＥＬ素子ＯＬＥＤとの間に設けられ、ゲート端子がエミッション線ｅｍ［ｎ］に接続されている。発光制御トランジスタＴ６は、エミッション線ｅｍの選択に応じて駆動電流を有機ＥＬ素子ＯＬＥＤに伝達する。
　有機ＥＬ素子ＯＬＥＤは、アノード端子が駆動トランジスタＴ４のドレイン端子に接続され、カソード端子がローレベル電源線ＥＬＶＳＳに接続されている。有機ＥＬ素子ＯＬＥＤは、駆動電流に応じた輝度で発光する。
　ここで、駆動トランジスタＴ４のＳ値を小さくするために、下地無機絶縁膜１２において少なくともゲート電極１５と重畳する領域を粗面化（凸凹化）する。他のスイッチングトランジスタ（特に書き込みトランジスタＴ３）はゲート電極１５と重畳する領域が粗面化（凸凹化）しなくてもよいが、コンデンサＣ１のリークを小さくするために、駆動トランジスタ用初期化トランジスタＴ１、閾値電圧補償トランジスタＴ２もゲート電極１５と重畳する領域粗面化（凸凹化）することが好ましい。さらに、駆動トランジスタ用初期化トランジスタＴ１や閾値電圧補償トランジスタＴ２のドープ領域（配線として機能）もゲート電極１５と重畳する領域が粗面化領域１２ａ（凸凹領域）になっていることが好ましい。こうすることで、粗面化領域１２ａを抵抗として利用することができる。例えば、スパッタ法で成膜することで、配線長を長くすることができる。
　（第３実施形態：第２実施形態の変形例）
　第３実施形態に係るアクティブマトリクス基板１０の製造方法において、少なくともゲート電極１５と重畳する半導体膜１３と重畳する、粗面化領域１２ａをパターニングする粗面化領域パターニング工程と、平坦化領域１２ｂと半導体膜１３のドープ領域の少なくとも一部（全部又は一部）とが重畳するように半導体膜１３のドープ領域をパターニング形成するドープ領域パターニング工程と、を含む。第３実施形態に係るアクティブマトリクス基板１０において、ゲート電極１５の基板１１とは反対側面から順に層間膜１６、ソース電極１８を含む。粗面化領域１２ａは少なくともゲート電極１５に重畳する半導体膜１３と重畳するように形成される。半導体膜１３はゲート絶縁膜１４及び層間膜１６に形成されたコンタクトホール１７を介してソース電極１８と電気的に接続され、少なくともコンタクトホール１７と平坦化領域１２ｂとは重畳する。こうすることで、下地無機絶縁膜１２において粗面化領域１２ａを部分的に形成することができる。
　なお、画素回路２０中で、ＬＴＰＳ（多結晶低温ポリシリコン）のドープ領域を配線（具体的には画素回路２０の異なるＴＦＴの間のソース端子とドレイン端子とをつなぐ配線）として用いる場合がある。この場合、かかる配線には、粗面（凸凹面）を設けないことが好ましい。図１２及び図１３に示す回路図では、例えば、異なるＴＦＴの組み合わせとしては、駆動トランジスタＴ４－電源供給制御トランジスタＴ５、書き込みトランジスタＴ３－駆動トランジスタＴ４、駆動トランジスタ用初期化トランジスタＴ１－閾値電圧補償トランジスタＴ２、閾値電圧補償トランジスタＴ２－駆動トランジスタＴ４、駆動トランジスタＴ４－発光制御トランジスタＴ６を例示できる。
　図１４Ａから図１４Ｉは、第３実施形態に係るアクティブマトリクス基板１０の製造の各工程における粗面化領域１２ａ部分を示す工程図である。図１５は、図１４Ｄに示す工程において粗面化された下地無機絶縁膜１２を半導体膜１３、ゲート電極１５及びコンタクトホール１７と共に示す平面図である。図１６Ａから図１６Ｉは、第３実施形態に係るアクティブマトリクス基板１０の製造の各工程における平坦化領域１２ｂ部分を示す工程図である。図１７は、図１６Ｄに示す工程において粗面化された下地無機絶縁膜１２を半導体膜１３、ゲート電極１５及びコンタクトホール１７と共に示す平面図である。なお、図１５及び図１７において斜線は粗面化領域１２ａを、それ以外は平坦化領域１２ｂを示している。
　第３実施形態に係るアクティブマトリクス基板１０の製造の各工程を示すフローは、図９Ａから図９Ｃに示す第２実施形態に係るアクティブマトリクス基板１０の製造の各工程を示すフローと実質的に同じである。また、図１４Ｂから図１４Ｉ及び図１６Ｂから図１６Ｉに示す第３実施形態に係るアクティブマトリクス基板１０の製造の各工程は、図１０Ｂから図１０Ｉに示す第２実施形態に係るアクティブマトリクス基板１０の製造の各工程と実質的に同じである。従って、図１４Ａ及び図１６Ａに示す工程について説明する。
　＜レジスト塗布（ハーフ露光工程）＞
　図１４Ａに示すように、画素内において、第２実施形態のＳ２０１のように、駆動トランジスタＴ４のみ粗面化（凹凸化）し、図１６Ａに示すように、その他のトランジスタでは、粗面化（凹凸化）しない。例えば、表示領域（画素領域）のトランジスタは粗面化（凸凹化）し、ＧＤＭ（Ｇａｔｅ　Ｄｒｉｖｅｒ　Ｍｏｎｏｌｉｔｈｉｃ）領域やＳＳＤ（Ｓｏｕｒｃｅ　Ｓｈａｒｅｄ　Ｄｒｉｖｉｎｇ）領域のトランジスタは粗面化（凸凹化）しない。
　（第２実施形態及び第３実施形態について）
　第２実施形態及び第３実施形態に係るアクティブマトリクス基板１０の製造方法において、ゲート電極１５と粗面化領域１２ａとが重畳している。粗面化領域と少なくとも一部（全部又は一部）が重畳する半導体膜１３を有する駆動トランジスタＴ４と、平坦化領域１２ｂとゲート電極１５とが半導体膜１３を介して重畳する書き込みトランジスタＴ３と、を有する画素回路２０を設ける工程を含む。第２実施形態及び第３実施形態に係るアクティブマトリクス基板１０において、駆動トランジスタＴ４と、書き込みトランジスタＴ３と、を有する画素回路２０を備えている。画素回路２０のうち、駆動トランジスタＴ４を形成する半導体膜１３において、ゲート電極１５と粗面化領域１２ａとは重畳し、書き込みトランジスタＴ３を形成する半導体膜１３において、ゲート電極１５と平坦化領域１２ｂとは重畳する。こうすることで、アクティブマトリクス基板１０において半導体膜１３がゲート電極１５及び平坦化領域１２ｂと重畳した書き込みトランジスタＴ３を設けた状態で半導体膜１３がゲート電極１５及び粗面化領域１２ａと重複する駆動トランジスタＴ４を設けることができる。
　第２実施形態及び第３実施形態に係るアクティブマトリクス基板１０の製造方法において、一続きの半導体膜１３で形成される書き込みトランジスタＴ３及び発光制御トランジスタＴ６と、発光制御トランジスタＴ６と書き込みトランジスタＴ３との間に、少なくとも一部（全部又は一部）が平坦化領域１２ｂと重畳する、半導体膜１３を設ける工程を含む。第２実施形態及び第３実施形態に係るアクティブマトリクス基板１０において、書き込みトランジスタＴ３及び発光制御トランジスタＴ６は一続きの半導体膜１３で形成され、発光制御トランジスタＴ６と書き込みトランジスタＴ３との間の半導体膜１３の少なくとも一部（全部又は一部）は平坦化領域１２ｂと重畳する。こうすることで、アクティブマトリクス基板１０において発光制御トランジスタＴ６と書き込みトランジスタＴ３との間に平坦化領域１２ｂと重複する半導体膜１３を形成することができる。
　第２実施形態及び第３実施形態に係るアクティブマトリクス基板１０の製造方法において、ゲート電極１５と平坦化領域１２ｂとが重畳する半導体膜１３を有する発光制御トランジスタＴ６を設ける工程を含む。第２実施形態及び第３実施形態に係るアクティブマトリクス基板１０において、発光制御トランジスタＴ６を形成する半導体膜１３において、ゲート電極１５と平坦化領域１２ｂとは重畳する。こうすることで、アクティブマトリクス基板１０において発光制御トランジスタＴ６と書き込みトランジスタＴ３との間に形成された平坦化領域１２ｂを発光制御トランジスタＴ６に利用することができる。
　第２実施形態及び第３実施形態に係るアクティブマトリクス基板１０の製造方法において、ゲート電極１５と粗面化領域１２ａとが重畳する、半導体膜１３を有する駆動トランジスタ用初期化トランジスタＴ１を設ける工程を含む。第２実施形態及び第３実施形態に係るアクティブマトリクス基板１０において、駆動トランジスタ用初期化トランジスタＴ１を形成する半導体膜１３において、ゲート電極１５と粗面化領域１２ａは重畳する。こうすることで、駆動トランジスタ用初期化トランジスタＴ１として半導体膜１３がゲート電極１５及び粗面化領域１２ａと重複する領域を利用することができる。
　第２実施形態及び第３実施形態に係るアクティブマトリクス基板１０の製造方法において、すべて粗面化領域１２ａと重畳する、半導体膜１３を有する駆動トランジスタ用初期化トランジスタＴ１を設ける工程を含む。第２実施形態及び第３実施形態に係るアクティブマトリクス基板１０において、駆動トランジスタ用初期化トランジスタＴ１を形成する半導体膜１３において、半導体膜１３はすべて粗面化領域１２ａと重畳する。こうすることで、駆動トランジスタ用初期化トランジスタＴ１として半導体膜１３がすべて粗面化領域１２ａと重複する領域を利用することができる。
　第２実施形態及び第３実施形態に係るアクティブマトリクス基板１０の製造方法において、ゲート電極１５と粗面化領域１２ａが重畳する、半導体膜１３を有する閾値電圧補償トランジスタＴ２を設ける工程を含む。第２実施形態及び第３実施形態に係るアクティブマトリクス基板１０において、閾値電圧補償トランジスタＴ２を形成する半導体膜１３において、ゲート電極１５と粗面化領域１２ａは重畳する。こうすることで、閾値電圧補償トランジスタＴ２として半導体膜１３がゲート電極１５及び粗面化領域１２ａと重複する領域を利用することができる。
　第２実施形態及び第３実施形態に係るアクティブマトリクス基板１０の製造方法において、すべて粗面化領域１２ａと重畳する、半導体膜１３を有する閾値電圧補償トランジスタＴ２を設ける工程を含む。第２実施形態及び第３実施形態に係るアクティブマトリクス基板１０において、閾値電圧補償トランジスタＴ２を形成する半導体膜１３において、半導体膜１３はすべて粗面化領域１２ａと重畳する。こうすることで、閾値電圧補償トランジスタＴ２として半導体膜１３がすべて粗面化領域１２ａと重複する領域を利用することができる。
　（その他の実施の形態）
　本実施の形態では、有機ＥＬ素子だけではなく、電流によって輝度や透過率が制御される表示素子であれば、用いる表示素子は限定されない。電流制御の表示素子としては、例えば、ＯＬＥＤ（Ｏｒｇａｎｉｃ　Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ：有機発光ダイオード）、無機発光ダイオード（ＱＬＥＤ：Ｑｕａｎｔｕｍ　ｄｏｔ　Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ：量子ドット発光ダイオード）等を挙げることができる。
　本発明は、以上説明した実施の形態に限定されるものではなく、他のいろいろな形で実施することができる。そのため、係る実施の形態はあらゆる点で単なる例示にすぎず、限定的に解釈してはならない。本発明の範囲は請求の範囲によって示すものであって、明細書本文には、なんら拘束されない。さらに、請求の範囲の均等範囲に属する変形や変更は、全て本発明の範囲内のものである。
　本発明は、アクティブマトリクス基板の製造方法及びアクティブマトリクス基板に係るものであり、特に、階調制御に有利であるＩ－Ｖ特性のＳ値を大きく（特性波形の傾斜を緩やかに）するための用途に適用できる。
１０　　　　アクティブマトリクス基板
１００　　　有機ＥＬ表示装置
１１　　　　基板
１２　　　　下地無機絶縁膜
１２ａ　　　粗面化領域
１２ｂ　　　平坦化領域
１３　　　　半導体膜
１３ａ　　　ソース領域
１３ｂ　　　チャネル領域
１３ｘ　　　アモルファスシリコン膜
１４　　　　ゲート絶縁膜
１５　　　　ゲート電極
１６　　　　層間膜
１７　　　　コンタクトホール
１８　　　　ソース電極
１９　　　　レジスト
２０　　　　画素回路
Ｃ１　　　　コンデンサ
ＥＬＶＤＤ　ハイレベル電源線
ＥＬＶＳＳ　ローレベル電源線
ＯＬＥＤ　　有機ＥＬ素子
Ｔ１　　　　駆動トランジスタ用初期化トランジスタ
Ｔ２　　　　閾値電圧補償トランジスタ
Ｔ３　　　　書き込みトランジスタ
Ｔ４　　　　駆動トランジスタ
Ｔ５　　　　電源供給制御トランジスタ
Ｔ６　　　　発光制御トランジスタ
Ｔ７　　　　発光素子用初期化トランジスタ
Ｖｉｎｉ　　初期化線
ｄａｔａ　　データ線
ｅｍ　　　　エミッション線

Claims (20)

  1. 　基板上に、下地無機絶縁膜を成膜する工程と、
    　前記下地無機絶縁膜の上に、半導体膜を成膜する工程と、
    　前記半導体膜をパターニングする工程と、
    　前記半導体膜の上にゲート絶縁膜を成膜する工程と、
    　前記ゲート絶縁膜の上にゲート金属膜を成膜する工程と、
    　前記ゲート金属膜からゲート電極をパターニングする工程と、を含むアクティブマトリクス基板の製造方法であって、
    　前記下地無機絶縁膜を成膜する工程は、
    　前記下地無機絶縁膜の上にレジストを塗布する工程と、
    　第１アッシング処理によって、前記レジストの表面に凹凸面を形成するアッシング処理工程と、
    　前記アッシング処理工程に続いて、第２アッシング処理及び前記下地無機絶縁膜のエッチング処理をすることによって、前記下地無機絶縁膜の表面を粗面化する粗面化工程と、を含み、
    　前記半導体膜を成膜する工程において、前記半導体膜の少なくとも一部は前記下地無機絶縁膜の粗面にならって表面が粗面化する
    　ことを特徴とするアクティブマトリクス基板の製造方法。
  2. 　請求項１に記載のアクティブマトリクス基板の製造方法であって、
    　前記下地無機絶縁膜は平坦化領域を有し、
    　前記平坦化領域のうちのトランジスタを形成する前記半導体膜すべてと重畳する領域に粗面化領域をパターニングする粗面化領域パターニング工程を含む
    　ことを特徴とするアクティブマトリクス基板の製造方法。
  3. 　請求項２に記載のアクティブマトリクス基板の製造方法であって、
    　少なくとも前記ゲート電極と重畳する前記半導体膜と重畳する、前記粗面化領域をパターニングする粗面化領域パターニング工程と、
    　前記平坦化領域と前記半導体膜のドープ領域の少なくとも一部とが重畳するように前記半導体膜のドープ領域をパターニング形成するドープ領域パターニング工程と、を含む
    　ことを特徴とするアクティブマトリクス基板の製造方法。
  4. 　請求項２又は請求項３に記載のアクティブマトリクス基板の製造方法であって、
    　前記ゲート電極と前記粗面化領域とが重畳し、前記粗面化領域と少なくとも一部が重畳する半導体膜を有する駆動トランジスタと、
    　前記平坦化領域と前記ゲート電極とが前記半導体膜を介して重畳する書き込みトランジスタと、
    　を有する画素回路を設ける工程を含む
    　ことを特徴とするアクティブマトリクス基板の製造方法。
  5. 　請求項２から請求項４までの何れか１つに記載のアクティブマトリクス基板の製造方法であって、
    　一続きの前記半導体膜で形成される書き込みトランジスタ及び発光制御トランジスタと、前記発光制御トランジスタと前記書き込みトランジスタとの間に、少なくとも一部が前記平坦化領域と重畳する、前記半導体膜を設ける工程を含む
    　ことを特徴とするアクティブマトリクス基板の製造方法。
  6. 　請求項５に記載のアクティブマトリクス基板の製造方法であって、
    　前記ゲート電極と前記平坦化領域とが重畳する前記半導体膜を有する発光制御トランジスタを設ける工程を含む
    　ことを特徴とするアクティブマトリクス基板の製造方法。
  7. 　請求項２から請求項６までの何れか１つに記載のアクティブマトリクス基板の製造方法であって、
    　前記ゲート電極と前記粗面化領域とが重畳する、前記半導体膜を有する駆動トランジスタ用初期化トランジスタを設ける工程を含む
    　ことを特徴とするアクティブマトリクス基板の製造方法。
  8. 　請求項７に記載のアクティブマトリクス基板の製造方法であって、
    　すべて前記粗面化領域と重畳する、前記半導体膜を有する駆動トランジスタ用初期化トランジスタを設ける工程を含む
    　ことを特徴とするアクティブマトリクス基板の製造方法。
  9. 　請求項２から請求項８までの何れか１つに記載のアクティブマトリクス基板の製造方法であって、
    　前記ゲート電極と前記粗面化領域が重畳する、前記半導体膜を有する閾値電圧補償トランジスタを設ける工程を含む
    　ことを特徴とするアクティブマトリクス基板の製造方法。
  10. 　請求項９に記載のアクティブマトリクス基板の製造方法であって、
    　すべて前記粗面化領域と重畳する、前記半導体膜を有する閾値電圧補償トランジスタを設ける工程を含む
    　ことを特徴とするアクティブマトリクス基板の製造方法。
  11. 　基板上に、下地無機絶縁膜と、半導体膜と、ゲート絶縁膜と、ゲート電極とがこの順で形成されたアクティブマトリクス基板であって、
    　前記下地無機絶縁膜は粗面化領域と平坦化領域とを有し、
    　前記粗面化領域は前記平坦化領域よりも粗面に形成されており、前記粗面化領域と重畳する前記半導体膜の表面は前記下地無機絶縁膜の粗面にならって粗面化している
    　ことを特徴とするアクティブマトリクス基板。
  12. 　請求項１１に記載のアクティブマトリクス基板であって、
    　前記粗面化領域はトランジスタを形成する前記半導体膜すべてと重畳するように形成される
    　ことを特徴とするアクティブマトリクス基板。
  13. 　請求項１２に記載のアクティブマトリクス基板であって、
    　前記ゲート電極の前記基板とは反対側面から順に層間膜、ソース電極を含み、
    　前記粗面化領域は少なくとも前記ゲート電極に重畳する前記半導体膜と重畳するように形成され、
    　前記半導体膜は前記ゲート絶縁膜及び前記層間膜に形成されたコンタクトホールを介して前記ソース電極と電気的に接続され、少なくとも前記コンタクトホールと前記平坦化領域とは重畳する
    　ことを特徴とするアクティブマトリクス基板。
  14. 　請求項１２又は請求項１３に記載のアクティブマトリクス基板であって、
    　駆動トランジスタと、書き込みトランジスタと、を有する画素回路を備え、
    　前記画素回路のうち、
    　前記駆動トランジスタを形成する前記半導体膜において、前記ゲート電極と前記粗面化領域とは重畳し、
    　前記書き込みトランジスタを形成する前記半導体膜において、前記ゲート電極と前記平坦化領域とは重畳する
    　ことを特徴とするアクティブマトリクス基板。
  15. 　請求項１２から請求項１４までの何れか１つに記載のアクティブマトリクス基板であって、
    　書き込みトランジスタ及び発光制御トランジスタは一続きの前記半導体膜で形成され、前記発光制御トランジスタと前記書き込みトランジスタとの間の前記半導体膜の少なくとも一部は前記平坦化領域と重畳する
    　ことを特徴とするアクティブマトリクス基板。
  16. 　請求項１５に記載のアクティブマトリクス基板であって、
    　前記発光制御トランジスタを形成する前記半導体膜において、前記ゲート電極と前記平坦化領域とは重畳する
    　ことを特徴とするアクティブマトリクス基板。
  17. 　請求項１２から請求項１６までの何れか１つに記載のアクティブマトリクス基板であって、
    　駆動トランジスタ用初期化トランジスタを形成する前記半導体膜において、前記ゲート電極と前記粗面化領域は重畳する
    　ことを特徴とするアクティブマトリクス基板。
  18. 　請求項１７に記載のアクティブマトリクス基板であって、
    　前記駆動トランジスタ用初期化トランジスタを形成する前記半導体膜において、該半導体膜はすべて粗面化領域と重畳する
    　ことを特徴とするアクティブマトリクス基板。
  19. 　請求項１２から請求項１８までの何れか１つに記載のアクティブマトリクス基板であって、
    　閾値電圧補償トランジスタを形成する前記半導体膜において、前記ゲート電極と前記粗面化領域は重畳する
    　ことを特徴とするアクティブマトリクス基板。
  20. 　請求項１９に記載のアクティブマトリクス基板であって、
    　前記閾値電圧補償トランジスタを形成する前記半導体膜において、該半導体膜はすべて粗面化領域と重畳する
    　ことを特徴とするアクティブマトリクス基板。
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