JP2003273240A - 半導体装置及びその製造方法 - Google Patents
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Abstract
(57)【要約】
【課題】 ｎ型ＦＥＴ及びｐ型ＦＥＴのドレイン電流の
増加（電流駆動能力の向上）を図る。 【解決手段】 半導体基板に形成されたｎ型及びｐ型Ｆ
ＥＴを有する半導体装置の製造であって、前記ｐ型ＦＥ
Ｔのゲート電極と前記半導体基板の素子分離領域との間
の半導体領域を絶縁膜で覆った状態で、前記ｎ型及びｐ
型ＦＥＴ上にこれらのゲート電極を覆うようにして、前
記ｎ型ＦＥＴのチャネル形成領域に引っ張り応力を発生
させる第１の絶縁膜を形成する（ａ）工程と、エッチン
グ処理を施して、前記ｐ型ＦＥＴ上の前記第１の絶縁膜
を選択的に除去する（ｂ）工程と、前記ｎ型及びｐ型Ｆ
ＥＴ上にこれらのゲート電極を覆うようにして、前記ｐ
型ＦＥＴのチャネル形成領域に圧縮応力を発生させる第
２の絶縁膜を形成する（ｃ）工程と、前記ｎ型ＦＥＴ上
の前記第２の絶縁膜を選択的に除去する（ｄ）工程とを
有する。
増加（電流駆動能力の向上）を図る。 【解決手段】 半導体基板に形成されたｎ型及びｐ型Ｆ
ＥＴを有する半導体装置の製造であって、前記ｐ型ＦＥ
Ｔのゲート電極と前記半導体基板の素子分離領域との間
の半導体領域を絶縁膜で覆った状態で、前記ｎ型及びｐ
型ＦＥＴ上にこれらのゲート電極を覆うようにして、前
記ｎ型ＦＥＴのチャネル形成領域に引っ張り応力を発生
させる第１の絶縁膜を形成する（ａ）工程と、エッチン
グ処理を施して、前記ｐ型ＦＥＴ上の前記第１の絶縁膜
を選択的に除去する（ｂ）工程と、前記ｎ型及びｐ型Ｆ
ＥＴ上にこれらのゲート電極を覆うようにして、前記ｐ
型ＦＥＴのチャネル形成領域に圧縮応力を発生させる第
２の絶縁膜を形成する（ｃ）工程と、前記ｎ型ＦＥＴ上
の前記第２の絶縁膜を選択的に除去する（ｄ）工程とを
有する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造技術に関し、特に、同一基板にｎチャネル導電型
電界効果トランジスタ及びｐチャネル導電型電界効果ト
ランジスタを有する半導体装置及びその製造技術に適用
して有効な技術に関するものである。
の製造技術に関し、特に、同一基板にｎチャネル導電型
電界効果トランジスタ及びｐチャネル導電型電界効果ト
ランジスタを有する半導体装置及びその製造技術に適用
して有効な技術に関するものである。
【０００２】
【従来の技術】半導体装置に搭載される電界効果トラン
ジスタとして、例えばＭＩＳＦＥＴ（Ｍetal Ｉnsulato
r Ｓemiconductor Ｆield Ｅffect Ｔransistor）と呼
称される絶縁ゲート型電界効果トランジスタが知られて
いる。このＭＩＳＦＥＴは、高集積化し易いという特徴
を持っていることから、集積回路を構成する回路素子と
して広く用いられている。
ジスタとして、例えばＭＩＳＦＥＴ（Ｍetal Ｉnsulato
r Ｓemiconductor Ｆield Ｅffect Ｔransistor）と呼
称される絶縁ゲート型電界効果トランジスタが知られて
いる。このＭＩＳＦＥＴは、高集積化し易いという特徴
を持っていることから、集積回路を構成する回路素子と
して広く用いられている。
【０００３】ＭＩＳＦＥＴは、ｎチャネル導電型及びｐ
チャネル導電型を問わず、一般的に、チャネル形成領
域、ゲート絶縁膜、ゲート電極、ソース領域及びドレイ
ン領域等を有する構成となっている。ゲート絶縁膜は、
半導体基板の回路形成面（一主面）の素子形成領域に設
けられ、例えば酸化シリコン膜で形成されている。ゲー
ト電極は、半導体基板の回路形成面の素子形成領域上に
ゲート絶縁膜を介在して設けられ、例えば抵抗値を低減
する不純物が導入された多結晶シリコン膜で形成されて
いる。チャネル形成領域は、ゲート電極と対向する半導
体基板の領域（ゲート電極直下）に設けられている。ソ
ース領域及びドレイン領域は、チャネル形成領域のチャ
ネル長方向における両側に設けられた半導体領域（不純
物拡散領域）で形成されている。
チャネル導電型を問わず、一般的に、チャネル形成領
域、ゲート絶縁膜、ゲート電極、ソース領域及びドレイ
ン領域等を有する構成となっている。ゲート絶縁膜は、
半導体基板の回路形成面（一主面）の素子形成領域に設
けられ、例えば酸化シリコン膜で形成されている。ゲー
ト電極は、半導体基板の回路形成面の素子形成領域上に
ゲート絶縁膜を介在して設けられ、例えば抵抗値を低減
する不純物が導入された多結晶シリコン膜で形成されて
いる。チャネル形成領域は、ゲート電極と対向する半導
体基板の領域（ゲート電極直下）に設けられている。ソ
ース領域及びドレイン領域は、チャネル形成領域のチャ
ネル長方向における両側に設けられた半導体領域（不純
物拡散領域）で形成されている。
【０００４】なお、ＭＩＳＦＥＴにおいて、ゲート絶縁
膜が酸化シリコン膜からなるものは、通常、ＭＯＳＦＥ
Ｔ（Ｍetal Ｏxide Ｓemiconductor Ｆield Ｅffect Ｔ
ransistor）と呼ばれている。また、チャネル形成領域
とは、ソース領域とドレイン領域とを結ぶ電流通路（チ
ャネル）が形成される領域を言う。また、電流が半導体
基板の厚さ方向（深さ方向）に流れるものを縦型、電流
が半導体基板の平面方向（表面方向）に流れるものを横
型と呼んでいる。また、ソース領域と、ドレイン領域と
の間（ゲート電極下）のチャネル形成領域に電子のチャ
ネル（導電通路）ができるものをｎ型（又はｎチャネル
導電型）、正孔のチャネルができるものをｐ型（又はｐ
チャネル導電型）と呼んでいる。
膜が酸化シリコン膜からなるものは、通常、ＭＯＳＦＥ
Ｔ（Ｍetal Ｏxide Ｓemiconductor Ｆield Ｅffect Ｔ
ransistor）と呼ばれている。また、チャネル形成領域
とは、ソース領域とドレイン領域とを結ぶ電流通路（チ
ャネル）が形成される領域を言う。また、電流が半導体
基板の厚さ方向（深さ方向）に流れるものを縦型、電流
が半導体基板の平面方向（表面方向）に流れるものを横
型と呼んでいる。また、ソース領域と、ドレイン領域と
の間（ゲート電極下）のチャネル形成領域に電子のチャ
ネル（導電通路）ができるものをｎ型（又はｎチャネル
導電型）、正孔のチャネルができるものをｐ型（又はｐ
チャネル導電型）と呼んでいる。
【０００５】
【発明が解決しようとする課題】ところで、０．１μｍ
レベル時代の超微細ＣＭＩＳ（Ｃomplementary ＭＩ
Ｓ）プロセスでは、新素材の導入、ＭＩＳＦＥＴの短チ
ャネル効果抑制等の理由から低温化が進んでいる。これ
は、素子中にプロセス起因の残留応力を残しやすい。プ
ロセス起因の残留応力は、半導体基板の回路形成面の表
層部、即ちＭＩＳＦＥＴのチャネル形成領域に働く。
レベル時代の超微細ＣＭＩＳ（Ｃomplementary ＭＩ
Ｓ）プロセスでは、新素材の導入、ＭＩＳＦＥＴの短チ
ャネル効果抑制等の理由から低温化が進んでいる。これ
は、素子中にプロセス起因の残留応力を残しやすい。プ
ロセス起因の残留応力は、半導体基板の回路形成面の表
層部、即ちＭＩＳＦＥＴのチャネル形成領域に働く。
【０００６】一般的なＣＭＩＳ（相補型ＭＩＳ）プロセ
スでは、例えば半導体基板の回路形成面上に層間絶縁膜
を形成する場合、ｎチャネル導電型ＭＩＳＦＥＴ及びｐ
チャネル導電型ＭＩＳＦＥＴ上で同一材料を用いてきた
結果、同一チップ内においてＭＩＳＦＥＴのチャネル形
成領域に働く応力はほぼ同じであった。また、通常は、
プロセス的な工夫により、ｎチャネル導電型ＭＩＳＦＥ
Ｔ及びｐチャネル導電型ＭＩＳＦＥＴのチャネル形成領
域に働く応力の低減化を図ってきた。
スでは、例えば半導体基板の回路形成面上に層間絶縁膜
を形成する場合、ｎチャネル導電型ＭＩＳＦＥＴ及びｐ
チャネル導電型ＭＩＳＦＥＴ上で同一材料を用いてきた
結果、同一チップ内においてＭＩＳＦＥＴのチャネル形
成領域に働く応力はほぼ同じであった。また、通常は、
プロセス的な工夫により、ｎチャネル導電型ＭＩＳＦＥ
Ｔ及びｐチャネル導電型ＭＩＳＦＥＴのチャネル形成領
域に働く応力の低減化を図ってきた。
【０００７】また、チャネル形成領域の応力に対するト
ランジスタ特性の変化については、ドレイン電流（Ｉ
ｄ）が流れる方向（ゲート長方向）と同じ向きに応力を
かけた場合、（１）ｎチャネル導電型ＭＩＳＦＥＴのド
レイン電流は、圧縮応力で減少し、引っ張り応力で増加
すること、（２）ｐチャネル導電型ＭＩＳＦＥＴのドレ
イン電流は、圧縮応力で増加し、引っ張り応力で減少す
ることが知られている。
ランジスタ特性の変化については、ドレイン電流（Ｉ
ｄ）が流れる方向（ゲート長方向）と同じ向きに応力を
かけた場合、（１）ｎチャネル導電型ＭＩＳＦＥＴのド
レイン電流は、圧縮応力で減少し、引っ張り応力で増加
すること、（２）ｐチャネル導電型ＭＩＳＦＥＴのドレ
イン電流は、圧縮応力で増加し、引っ張り応力で減少す
ることが知られている。
【０００８】しかし、その変化は高々数％以下であった
（文献：IEEE TRANSACTIONS ON ELECTRON DEVICES .VO
L.38.NO.4.APRIL 1991 p898〜p900 参照）。これは、
例えばゲート長寸法が１μｍのような長寸法のプロセス
世代では、十分高温長時間のアニールがなされていたこ
とにもよる。
（文献：IEEE TRANSACTIONS ON ELECTRON DEVICES .VO
L.38.NO.4.APRIL 1991 p898〜p900 参照）。これは、
例えばゲート長寸法が１μｍのような長寸法のプロセス
世代では、十分高温長時間のアニールがなされていたこ
とにもよる。
【０００９】本発明者等の検討によれば、ＭＩＳＦＥＴ
のゲート長を０．１μｍ付近まで微細化し、プロセスを
低温化すると、残留応力が増大し、チャネル形成領域の
応力によるトランジスタ特性への影響がとても大きくな
ることがわかった。
のゲート長を０．１μｍ付近まで微細化し、プロセスを
低温化すると、残留応力が増大し、チャネル形成領域の
応力によるトランジスタ特性への影響がとても大きくな
ることがわかった。
【００１０】例えば、ＭＩＳＦＥＴの形成後に層間絶縁
膜を兼ねたセルファラインコンタクト用のプラズマＣＶ
Ｄ窒化膜（プラズマＣＶＤ法によって形成される窒化
膜）の形成条件を変えると、膜中の応力が圧縮方向から
引っ張り方向へと大きく変化し、これに応じてＭＩＳＦ
ＥＴのトランジスタ特性も大きく変化することがわかっ
た。これを図２のドレイン電流変動率の膜応力依存性に
示す。但し、図中の応力の値は、ＭＩＳＦＥＴのチャネ
ル形成領域の内部応力を現すものではなく、層間絶縁膜
を被膜した後のウェーハの反りから換算して求めた層間
絶縁膜自身の値である。
膜を兼ねたセルファラインコンタクト用のプラズマＣＶ
Ｄ窒化膜（プラズマＣＶＤ法によって形成される窒化
膜）の形成条件を変えると、膜中の応力が圧縮方向から
引っ張り方向へと大きく変化し、これに応じてＭＩＳＦ
ＥＴのトランジスタ特性も大きく変化することがわかっ
た。これを図２のドレイン電流変動率の膜応力依存性に
示す。但し、図中の応力の値は、ＭＩＳＦＥＴのチャネ
ル形成領域の内部応力を現すものではなく、層間絶縁膜
を被膜した後のウェーハの反りから換算して求めた層間
絶縁膜自身の値である。
【００１１】応力による影響は、前述の文献と同じ傾向
であるが、その大きさが±１０〜２０％と一桁以上大き
くなっている。更に、ｎチャネル導電型ＭＩＳＦＥＴと
ｐチャネル導電型ＭＩＳＦＥＴとでは、膜の応力に応じ
てドレイン電流の増減が明らかに逆の方向を示す。
であるが、その大きさが±１０〜２０％と一桁以上大き
くなっている。更に、ｎチャネル導電型ＭＩＳＦＥＴと
ｐチャネル導電型ＭＩＳＦＥＴとでは、膜の応力に応じ
てドレイン電流の増減が明らかに逆の方向を示す。
【００１２】従って、層間絶縁膜等の形成条件を変えて
内部応力の大きさが変わると、ｎチャネル導電型ＭＩＳ
ＦＥＥＴ及びｐチャネル導電型ＭＩＳＦＥＴのドレイン
電流が相反する動きを示し、両素子のドレイン電流を同
時に向上できないという問題があった。
内部応力の大きさが変わると、ｎチャネル導電型ＭＩＳ
ＦＥＥＴ及びｐチャネル導電型ＭＩＳＦＥＴのドレイン
電流が相反する動きを示し、両素子のドレイン電流を同
時に向上できないという問題があった。
【００１３】また、更に、０．１μｍレベル以降では、
この応力によるドレイン電流の変動が±１０〜２０％以
上にもなり、ｎチャネル導電型ＭＩＳＦＥＴとｐチャネ
ル導電型ＭＩＳＦＥＴとのドレイン電流のバランスが変
化するという問題があった。
この応力によるドレイン電流の変動が±１０〜２０％以
上にもなり、ｎチャネル導電型ＭＩＳＦＥＴとｐチャネ
ル導電型ＭＩＳＦＥＴとのドレイン電流のバランスが変
化するという問題があった。
【００１４】本発明の目的は、ｎチャネル導電型電界効
果トランジスタ及びｐチャネル導電型電界効果トランジ
スタのドレイン電流の増加を図る（電流駆動能力の増加
を図る）ことが可能な技術を提供することにある。本発
明の他の目的は、ｎチャネル導電型電界効果トランジス
タ及びｐチャネル電界効果トランジスタのドレイン電流
比を自由に設定することが可能な技術を提供することに
ある。
果トランジスタ及びｐチャネル導電型電界効果トランジ
スタのドレイン電流の増加を図る（電流駆動能力の増加
を図る）ことが可能な技術を提供することにある。本発
明の他の目的は、ｎチャネル導電型電界効果トランジス
タ及びｐチャネル電界効果トランジスタのドレイン電流
比を自由に設定することが可能な技術を提供することに
ある。
【００１５】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。本発明の主旨は、ｎチャネル導電
型電界効果トランジスタ及びｐチャネル導電型電界効果
トランジスタの各々のチャネル形成領域に働く応力を各
々のドレイン電流が増加する方向に膜の応力によって制
御することである。ｎチャネル導電型電界効果トランジ
スタでは、ドレイン電流の流れ方向（ゲート長方向）に
沿う引っ張り応力がチャネル形成領域に働くことによっ
てドレイン電流が増加する。ｐチャネル導電型電界効果
トランジスタでは、ドレイン電流の流れ方向（ゲート長
方向）に沿う圧縮応力がチャネル形成領域に働くことに
よってドレイン電流が増加する。即ち、ｎチャネル導電
型電界効果トランジスタのチャネル形成領域にドレイン
電流方向の引っ張り応力、ｐチャネル導電型電界効果ト
ランジスタのチャネル形成領域にドレイン電流方向の圧
縮応力が働くように膜の応力によって制御する。例え
ば、以下のようにする。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。本発明の主旨は、ｎチャネル導電
型電界効果トランジスタ及びｐチャネル導電型電界効果
トランジスタの各々のチャネル形成領域に働く応力を各
々のドレイン電流が増加する方向に膜の応力によって制
御することである。ｎチャネル導電型電界効果トランジ
スタでは、ドレイン電流の流れ方向（ゲート長方向）に
沿う引っ張り応力がチャネル形成領域に働くことによっ
てドレイン電流が増加する。ｐチャネル導電型電界効果
トランジスタでは、ドレイン電流の流れ方向（ゲート長
方向）に沿う圧縮応力がチャネル形成領域に働くことに
よってドレイン電流が増加する。即ち、ｎチャネル導電
型電界効果トランジスタのチャネル形成領域にドレイン
電流方向の引っ張り応力、ｐチャネル導電型電界効果ト
ランジスタのチャネル形成領域にドレイン電流方向の圧
縮応力が働くように膜の応力によって制御する。例え
ば、以下のようにする。
【００１６】（１）半導体基板に形成されたｎチャネル
導電型電界効果トランジスタ及びｐチャネル導電型電界
効果トランジスタを有する半導体装置の製造方法であっ
て、前記ｐチャネル導電型電界効果トランジスタのゲー
ト電極と前記半導体基板の素子分離領域との間の半導体
領域を絶縁膜で覆った状態で、前記ｎチャネル導電型電
界効果トランジスタ及び前記ｐチャネル導電型電界効果
トランジスタ上にこれらのゲート電極を覆うようにし
て、前記ｎチャネル導電型電界効果トランジスタのチャ
ネル形成領域に引っ張り応力を発生させる第１の絶縁膜
を形成する（ａ）工程と、エッチング処理を施して、前
記ｐチャネル導電型電界効果トランジスタ上の前記第１
の絶縁膜を選択的に除去する（ｂ）工程と、前記ｎチャ
ネル導電型電界効果トランジスタ及び前記ｐチャネル導
電型電界効果トランジスタ上にこれらのゲート電極を覆
うようにして、前記ｐチャネル導電型電界効果トランジ
スタのチャネル形成領域に圧縮応力を発生させる第２の
絶縁膜を形成する（ｃ）工程と、前記ｎチャネル導電型
電界効果トランジスタ上の前記第２の絶縁膜を選択的に
除去する（ｄ）工程とを有する。
導電型電界効果トランジスタ及びｐチャネル導電型電界
効果トランジスタを有する半導体装置の製造方法であっ
て、前記ｐチャネル導電型電界効果トランジスタのゲー
ト電極と前記半導体基板の素子分離領域との間の半導体
領域を絶縁膜で覆った状態で、前記ｎチャネル導電型電
界効果トランジスタ及び前記ｐチャネル導電型電界効果
トランジスタ上にこれらのゲート電極を覆うようにし
て、前記ｎチャネル導電型電界効果トランジスタのチャ
ネル形成領域に引っ張り応力を発生させる第１の絶縁膜
を形成する（ａ）工程と、エッチング処理を施して、前
記ｐチャネル導電型電界効果トランジスタ上の前記第１
の絶縁膜を選択的に除去する（ｂ）工程と、前記ｎチャ
ネル導電型電界効果トランジスタ及び前記ｐチャネル導
電型電界効果トランジスタ上にこれらのゲート電極を覆
うようにして、前記ｐチャネル導電型電界効果トランジ
スタのチャネル形成領域に圧縮応力を発生させる第２の
絶縁膜を形成する（ｃ）工程と、前記ｎチャネル導電型
電界効果トランジスタ上の前記第２の絶縁膜を選択的に
除去する（ｄ）工程とを有する。
【００１７】（２）半導体基板に形成されたｎチャネル
導電型電界効果トランジスタ及びｐチャネル導電型電界
効果トランジスタを有する半導体装置の製造方法であっ
て、前記ｎチャネル導電型電界効果トランジスタのゲー
ト電極と前記半導体基板の素子分離領域との間の半導体
領域を絶縁膜で覆った状態で、前記ｎチャネル導電型電
界効果トランジスタ及び前記ｐチャネル導電型電界効果
トランジスタ上にこれらのゲート電極を覆うようにし
て、前記ｐチャネル導電型電界効果トランジスタのチャ
ネル形成領域に圧縮応力を発生させる第１の絶縁膜を形
成する（ａ）工程と、エッチング処理を施して、前記ｎ
チャネル導電型電界効果トランジスタ上の前記第１の絶
縁膜を選択的に除去する（ｂ）工程と、前記ｎチャネル
導電型電界効果トランジスタ及び前記ｐチャネル導電型
電界効果トランジスタ上にこれらのゲート電極を覆うよ
うにして、前記ｎチャネル導電型電界効果トランジスタ
のチャネル形成領域に引っ張り応力を発生させる第２の
絶縁膜を選択的に形成する（ｃ）工程と、前記ｐチャネ
ル導電型電界効果トランジスタ上の前記第２の絶縁膜を
選択的に除去する（ｄ）工程とを有する。
導電型電界効果トランジスタ及びｐチャネル導電型電界
効果トランジスタを有する半導体装置の製造方法であっ
て、前記ｎチャネル導電型電界効果トランジスタのゲー
ト電極と前記半導体基板の素子分離領域との間の半導体
領域を絶縁膜で覆った状態で、前記ｎチャネル導電型電
界効果トランジスタ及び前記ｐチャネル導電型電界効果
トランジスタ上にこれらのゲート電極を覆うようにし
て、前記ｐチャネル導電型電界効果トランジスタのチャ
ネル形成領域に圧縮応力を発生させる第１の絶縁膜を形
成する（ａ）工程と、エッチング処理を施して、前記ｎ
チャネル導電型電界効果トランジスタ上の前記第１の絶
縁膜を選択的に除去する（ｂ）工程と、前記ｎチャネル
導電型電界効果トランジスタ及び前記ｐチャネル導電型
電界効果トランジスタ上にこれらのゲート電極を覆うよ
うにして、前記ｎチャネル導電型電界効果トランジスタ
のチャネル形成領域に引っ張り応力を発生させる第２の
絶縁膜を選択的に形成する（ｃ）工程と、前記ｐチャネ
ル導電型電界効果トランジスタ上の前記第２の絶縁膜を
選択的に除去する（ｄ）工程とを有する。
【００１８】（３）前記手段（１）又は（２）におい
て、前記半導体領域を覆う絶縁膜は、前記ゲート電極の
側壁に形成されたサイドウォールスペーサと、前記サイ
ドウォールスペーサを覆うようにして形成された堆積膜
とを含む。
て、前記半導体領域を覆う絶縁膜は、前記ゲート電極の
側壁に形成されたサイドウォールスペーサと、前記サイ
ドウォールスペーサを覆うようにして形成された堆積膜
とを含む。
【００１９】（４）前記手段（１）又は（２）におい
て、前記半導体領域を覆う絶縁膜は、前記ゲート電極の
側壁に形成されたサイドウォールスペーサと、前記サイ
ドウォールスペーサを覆うようにして形成された堆積膜
とを含み、前記半導体領域の表面には、前記サイドウォ
ールスペーサに整合して形成された金属・半導体反応層
が設けられている。
て、前記半導体領域を覆う絶縁膜は、前記ゲート電極の
側壁に形成されたサイドウォールスペーサと、前記サイ
ドウォールスペーサを覆うようにして形成された堆積膜
とを含み、前記半導体領域の表面には、前記サイドウォ
ールスペーサに整合して形成された金属・半導体反応層
が設けられている。
【００２０】（５）前記手段（１）又は（２）におい
て、前記半導体領域を覆う絶縁膜は、前記ゲート電極の
側壁に形成されたサイドウォールスペーサと、前記サイ
ドウォールスペーサと前記素子分離領域との間に形成さ
れた熱酸化膜とを含む。
て、前記半導体領域を覆う絶縁膜は、前記ゲート電極の
側壁に形成されたサイドウォールスペーサと、前記サイ
ドウォールスペーサと前記素子分離領域との間に形成さ
れた熱酸化膜とを含む。
【００２１】（６）前記手段（１）又は（２）におい
て、前記半導体領域を覆う絶縁膜は、前記ゲート電極の
側壁に形成されたサイドウォールスペーサと、前記サイ
ドウォールスペーサと前記素子分離領域との間に形成さ
れた熱酸化膜とを含み、前記半導体領域の表面には、前
記サイドウォールスペーサに整合して形成された金属・
半導体反応層が設けられている。
て、前記半導体領域を覆う絶縁膜は、前記ゲート電極の
側壁に形成されたサイドウォールスペーサと、前記サイ
ドウォールスペーサと前記素子分離領域との間に形成さ
れた熱酸化膜とを含み、前記半導体領域の表面には、前
記サイドウォールスペーサに整合して形成された金属・
半導体反応層が設けられている。
【００２２】（７）前記手段（１）又は（２）におい
て、前記第１及び第２の絶縁膜は、ＬＰ−ＣＶＤ（Ｌow
Ｐressure−Ｃhemical Ｖapor Ｄeposition：減圧気相
化学成長）法、プラズマＣＶＤ法、若しくは枚葉熱ＣＶ
Ｄ法等で形成された窒化シリコン膜である。
て、前記第１及び第２の絶縁膜は、ＬＰ−ＣＶＤ（Ｌow
Ｐressure−Ｃhemical Ｖapor Ｄeposition：減圧気相
化学成長）法、プラズマＣＶＤ法、若しくは枚葉熱ＣＶ
Ｄ法等で形成された窒化シリコン膜である。
【００２３】（８）半導体基板に形成されたｎチャネル
導電型電界効果トランジスタ及びｐチャネル導電型電界
効果トランジスタを有する半導体装置の製造方法であっ
て、前記ｎチャネル導電型及びｐチャネル導電型電界効
果トランジスタのゲート電極と前記半導体基板の素子分
離領域との間の半導体領域上に第１のサイドウォールス
ペーサを形成する（ａ）工程と、前記半導体領域の表面
に前記第１のサイドウォールスペーサに整合して金属・
半導体反応層を形成する（ｂ）工程と、前記金属・半導
体反応層上に前記第１のサイドウォールスペーサに整合
して第２のサイドウォールスペーサを形成する（ｃ）工
程と、前記ｎチャネル導電型及びｐチャネル導電型電界
効果トランジスタ上にこれらのゲート電極を覆うように
して、前記ｎチャネル導電型電界効果トランジスタのチ
ャネル形成領域に引っ張り応力を発生させる第１の絶縁
膜を形成する（ｄ）工程と、エッチング処理を施して、
前記ｐチャネル導電型電界効果トランジスタ上の前記第
１の絶縁膜を選択的に除去する（ｅ）工程と、前記ｎチ
ャネル導電型電界効果トランジスタ及び前記ｐチャネル
導電型電界効果トランジスタ上にこれらのゲート電極を
覆うようにして、前記ｐチャネル導電型電界効果トラン
ジスタのチャネル形成領域に圧縮応力を発生させる第２
の絶縁膜を形成する（ｆ）工程と、前記ｎチャネル導電
型電界効果トランジスタ上の前記第２の絶縁膜を選択的
に除去する（ｇ）工程とを有する。
導電型電界効果トランジスタ及びｐチャネル導電型電界
効果トランジスタを有する半導体装置の製造方法であっ
て、前記ｎチャネル導電型及びｐチャネル導電型電界効
果トランジスタのゲート電極と前記半導体基板の素子分
離領域との間の半導体領域上に第１のサイドウォールス
ペーサを形成する（ａ）工程と、前記半導体領域の表面
に前記第１のサイドウォールスペーサに整合して金属・
半導体反応層を形成する（ｂ）工程と、前記金属・半導
体反応層上に前記第１のサイドウォールスペーサに整合
して第２のサイドウォールスペーサを形成する（ｃ）工
程と、前記ｎチャネル導電型及びｐチャネル導電型電界
効果トランジスタ上にこれらのゲート電極を覆うように
して、前記ｎチャネル導電型電界効果トランジスタのチ
ャネル形成領域に引っ張り応力を発生させる第１の絶縁
膜を形成する（ｄ）工程と、エッチング処理を施して、
前記ｐチャネル導電型電界効果トランジスタ上の前記第
１の絶縁膜を選択的に除去する（ｅ）工程と、前記ｎチ
ャネル導電型電界効果トランジスタ及び前記ｐチャネル
導電型電界効果トランジスタ上にこれらのゲート電極を
覆うようにして、前記ｐチャネル導電型電界効果トラン
ジスタのチャネル形成領域に圧縮応力を発生させる第２
の絶縁膜を形成する（ｆ）工程と、前記ｎチャネル導電
型電界効果トランジスタ上の前記第２の絶縁膜を選択的
に除去する（ｇ）工程とを有する。
【００２４】（９）半導体基板に形成されたｎチャネル
導電型電界効果トランジスタ及びｐチャネル導電型電界
効果トランジスタを有する半導体装置の製造方法であっ
て、前記ｎチャネル導電型及びｐチャネル導電型電界効
果トランジスタのゲート電極と前記半導体基板の素子分
離領域との間の半導体領域上に第１のサイドウォールス
ペーサを形成する（ａ）工程と、前記半導体領域の表面
に前記第１のサイドウォールスペーサに整合して金属・
半導体反応層を形成する（ｂ）工程と、前記金属・半導
体反応層上に前記第１のサイドウォールスペーサに整合
して第２のサイドウォールスペーサを形成する（ｃ）工
程と、前記ｎチャネル導電型及びｐチャネル導電型電界
効果トランジスタ上にこれらのゲート電極を覆うように
して、前記ｐチャネル導電型電界効果トランジスタのチ
ャネル形成領域に圧縮応力を発生させる第１の絶縁膜を
形成する（ｄ）工程と、エッチング処理を施して、前記
ｎチャネル導電型電界効果トランジスタ上の前記第１の
絶縁膜を選択的に除去する（ｅ）工程と、前記ｎチャネ
ル導電型電界効果トランジスタ及び前記ｐチャネル導電
型電界効果トランジスタ上にこれらのゲート電極を覆う
ようにして、前記ｎチャネル導電型電界効果トランジス
タのチャネル形成領域に引っ張り応力を発生させる第２
の絶縁膜を形成する（ｆ）工程と、前記ｐチャネル導電
型電界効果トランジスタ上の前記第２の絶縁膜を選択的
に除去する（ｇ）工程とを有する。
導電型電界効果トランジスタ及びｐチャネル導電型電界
効果トランジスタを有する半導体装置の製造方法であっ
て、前記ｎチャネル導電型及びｐチャネル導電型電界効
果トランジスタのゲート電極と前記半導体基板の素子分
離領域との間の半導体領域上に第１のサイドウォールス
ペーサを形成する（ａ）工程と、前記半導体領域の表面
に前記第１のサイドウォールスペーサに整合して金属・
半導体反応層を形成する（ｂ）工程と、前記金属・半導
体反応層上に前記第１のサイドウォールスペーサに整合
して第２のサイドウォールスペーサを形成する（ｃ）工
程と、前記ｎチャネル導電型及びｐチャネル導電型電界
効果トランジスタ上にこれらのゲート電極を覆うように
して、前記ｐチャネル導電型電界効果トランジスタのチ
ャネル形成領域に圧縮応力を発生させる第１の絶縁膜を
形成する（ｄ）工程と、エッチング処理を施して、前記
ｎチャネル導電型電界効果トランジスタ上の前記第１の
絶縁膜を選択的に除去する（ｅ）工程と、前記ｎチャネ
ル導電型電界効果トランジスタ及び前記ｐチャネル導電
型電界効果トランジスタ上にこれらのゲート電極を覆う
ようにして、前記ｎチャネル導電型電界効果トランジス
タのチャネル形成領域に引っ張り応力を発生させる第２
の絶縁膜を形成する（ｆ）工程と、前記ｐチャネル導電
型電界効果トランジスタ上の前記第２の絶縁膜を選択的
に除去する（ｇ）工程とを有する。
【００２５】（１０）前記手段（８）又は（９）におい
て、前記第１及び第２の絶縁膜は、ＬＰ−ＣＶＤ法、プ
ラズマＣＶＤ法、若しくは枚葉熱ＣＶＤ法等で形成され
た窒化シリコン膜である。
て、前記第１及び第２の絶縁膜は、ＬＰ−ＣＶＤ法、プ
ラズマＣＶＤ法、若しくは枚葉熱ＣＶＤ法等で形成され
た窒化シリコン膜である。
【００２６】（１１）半導体基板に形成されたｎチャネ
ル導電型電界効果トランジスタ及びｐチャネル導電型電
界効果トランジスタを有する半導体装置の製造方法であ
って、引っ張り応力を持つ第１の絶縁膜を前記ｎチャネ
ル導電型電界効果トランジスタ及び前記ｐチャネル導電
型電界効果トランジスタ上にこれらのゲート電極を覆う
ようにして形成する（ａ）工程と、前記第１の絶縁膜の
引っ張り応力よりも絶対値が大きい圧縮応力を持つ第２
の絶縁膜を前記ｎチャネル導電型電界効果トランジスタ
及び前記ｐチャネル導電型電界効果トランジスタ上にこ
れらのゲート電極を覆うようにして形成する（ｂ）工程
と、エッチング処理を施して、前記ｎチャネル導電型電
界効果トランジスタ上の前記第２の絶縁膜を選択的に除
去する（ｃ）工程とを有する。前記第２の絶縁膜の圧縮
応力は、前記第１の絶縁膜の引っ張り応力の２倍以上で
ある。前記第１及び第２の絶縁膜は、ＬＰ−ＣＶＤ法、
プラズマＣＶＤ法、若しくは枚葉熱ＣＶＤ法等で形成さ
れた窒化シリコン膜である。
ル導電型電界効果トランジスタ及びｐチャネル導電型電
界効果トランジスタを有する半導体装置の製造方法であ
って、引っ張り応力を持つ第１の絶縁膜を前記ｎチャネ
ル導電型電界効果トランジスタ及び前記ｐチャネル導電
型電界効果トランジスタ上にこれらのゲート電極を覆う
ようにして形成する（ａ）工程と、前記第１の絶縁膜の
引っ張り応力よりも絶対値が大きい圧縮応力を持つ第２
の絶縁膜を前記ｎチャネル導電型電界効果トランジスタ
及び前記ｐチャネル導電型電界効果トランジスタ上にこ
れらのゲート電極を覆うようにして形成する（ｂ）工程
と、エッチング処理を施して、前記ｎチャネル導電型電
界効果トランジスタ上の前記第２の絶縁膜を選択的に除
去する（ｃ）工程とを有する。前記第２の絶縁膜の圧縮
応力は、前記第１の絶縁膜の引っ張り応力の２倍以上で
ある。前記第１及び第２の絶縁膜は、ＬＰ−ＣＶＤ法、
プラズマＣＶＤ法、若しくは枚葉熱ＣＶＤ法等で形成さ
れた窒化シリコン膜である。
【００２７】（１２）半導体基板に形成されたｎチャネ
ル導電型電界効果トランジスタ及びｐチャネル導電型電
界効果トランジスタを有する半導体装置の製造方法であ
って、圧縮応力を持つ第１の絶縁膜を前記ｎチャネル導
電型電界効果トランジスタ及び前記ｐチャネル導電型電
界効果トランジスタ上にこれらのゲート電極を覆うよう
にして形成する（ａ）工程と、前記第１の絶縁膜の圧縮
応力よりも絶対値が大きい引っ張り応力を持つ第２の絶
縁膜を前記ｎチャネル導電型電界効果トランジスタ及び
前記ｐチャネル導電型電界効果トランジスタ上にこれら
のゲート電極を覆うようにして形成する（ｂ）工程と、
エッチング処理を施して、前記ｐチャネル導電型電界効
果トランジスタ上の前記第２の絶縁膜を選択的に除去す
る（ｃ）工程とを有する。前記第２の絶縁膜の引っ張り
応力は、前記第１の絶縁膜の圧縮応力の２倍以上であ
る。前記第１及び第２の絶縁膜は、ＬＰ−ＣＶＤ法、プ
ラズマＣＶＤ法、若しくは枚葉熱ＣＶＤ法等で形成され
た窒化シリコン膜である。
ル導電型電界効果トランジスタ及びｐチャネル導電型電
界効果トランジスタを有する半導体装置の製造方法であ
って、圧縮応力を持つ第１の絶縁膜を前記ｎチャネル導
電型電界効果トランジスタ及び前記ｐチャネル導電型電
界効果トランジスタ上にこれらのゲート電極を覆うよう
にして形成する（ａ）工程と、前記第１の絶縁膜の圧縮
応力よりも絶対値が大きい引っ張り応力を持つ第２の絶
縁膜を前記ｎチャネル導電型電界効果トランジスタ及び
前記ｐチャネル導電型電界効果トランジスタ上にこれら
のゲート電極を覆うようにして形成する（ｂ）工程と、
エッチング処理を施して、前記ｐチャネル導電型電界効
果トランジスタ上の前記第２の絶縁膜を選択的に除去す
る（ｃ）工程とを有する。前記第２の絶縁膜の引っ張り
応力は、前記第１の絶縁膜の圧縮応力の２倍以上であ
る。前記第１及び第２の絶縁膜は、ＬＰ−ＣＶＤ法、プ
ラズマＣＶＤ法、若しくは枚葉熱ＣＶＤ法等で形成され
た窒化シリコン膜である。
【００２８】（１３）半導体基板に形成されたｎチャネ
ル導電型電界効果トランジスタ及びｐチャネル導電型電
界効果トランジスタを有する半導体装置であって、引っ
張り応力を持つ第１の絶縁膜が、前記ｎチャネル導電型
及びｐチャネル導電型電界効果トランジスタ上にこれら
のゲート電極を覆うようにして形成され、前記第１の絶
縁膜の引っ張り応力よりも絶対値が大きい圧縮応力を持
つ第２の絶縁膜が、前記ｐチャネル導電型電界効果トラ
ンジスタ上にこのゲート電極を覆うようにして選択的に
形成されている。前記第２の絶縁膜の圧縮応力は、前記
第１の絶縁膜の引っ張り応力の２倍以上である。前記第
１及び第２の絶縁膜は、ＬＰ−ＣＶＤ法、プラズマＣＶ
Ｄ法、若しくは枚葉熱ＣＶＤ法等で形成された窒化シリ
コン膜である。
ル導電型電界効果トランジスタ及びｐチャネル導電型電
界効果トランジスタを有する半導体装置であって、引っ
張り応力を持つ第１の絶縁膜が、前記ｎチャネル導電型
及びｐチャネル導電型電界効果トランジスタ上にこれら
のゲート電極を覆うようにして形成され、前記第１の絶
縁膜の引っ張り応力よりも絶対値が大きい圧縮応力を持
つ第２の絶縁膜が、前記ｐチャネル導電型電界効果トラ
ンジスタ上にこのゲート電極を覆うようにして選択的に
形成されている。前記第２の絶縁膜の圧縮応力は、前記
第１の絶縁膜の引っ張り応力の２倍以上である。前記第
１及び第２の絶縁膜は、ＬＰ−ＣＶＤ法、プラズマＣＶ
Ｄ法、若しくは枚葉熱ＣＶＤ法等で形成された窒化シリ
コン膜である。
【００２９】（１４）半導体基板に形成されたｎチャネ
ル導電型電界効果トランジスタ及びｐチャネル導電型電
界効果トランジスタを有する半導体装置であって、圧縮
応力を持つ第１の絶縁膜が、前記ｎチャネル導電型及び
ｐチャネル導電型電界効果トランジスタ上にこれらのゲ
ート電極を覆うようにして形成され、前記第１の絶縁膜
の圧縮応力よりも絶対値が大きい引っ張り応力を持つ第
２の絶縁膜が、前記ｎチャネル導電型電界効果トランジ
スタ上にこのゲート電極を覆うようにして選択的に形成
されている。前記第２の絶縁膜の引っ張り応力は、前記
第１の絶縁膜の圧縮応力の２倍以上である。前記第１及
び第２の絶縁膜は、ＬＰ−ＣＶＤ法、プラズマＣＶＤ
法、若しくは枚葉熱ＣＶＤ法等で形成された窒化シリコ
ン膜である。
ル導電型電界効果トランジスタ及びｐチャネル導電型電
界効果トランジスタを有する半導体装置であって、圧縮
応力を持つ第１の絶縁膜が、前記ｎチャネル導電型及び
ｐチャネル導電型電界効果トランジスタ上にこれらのゲ
ート電極を覆うようにして形成され、前記第１の絶縁膜
の圧縮応力よりも絶対値が大きい引っ張り応力を持つ第
２の絶縁膜が、前記ｎチャネル導電型電界効果トランジ
スタ上にこのゲート電極を覆うようにして選択的に形成
されている。前記第２の絶縁膜の引っ張り応力は、前記
第１の絶縁膜の圧縮応力の２倍以上である。前記第１及
び第２の絶縁膜は、ＬＰ−ＣＶＤ法、プラズマＣＶＤ
法、若しくは枚葉熱ＣＶＤ法等で形成された窒化シリコ
ン膜である。
【００３０】（１５）半導体基板に形成されたｎチャネ
ル導電型電界効果トランジスタ及びｐチャネル導電型電
界効果トランジスタを有する半導体装置の製造方法であ
って、引っ張り応力を持つ絶縁膜を前記ｎチャネル導電
型電界効果トランジスタ及びｐチャネル導電型電界効果
トランジスタ上にこれらのゲート電極を覆うように形成
する工程と、前記ｐチャネル導電型電界効果トランジス
タ上の前記絶縁膜に元素を導入して、前記絶縁膜を前記
ｐチャネル導電型電界効果トランジスタのチャネル形成
領域に圧縮応力を発生させる膜に変換する工程とを有す
る。前記元素は、前記絶縁膜に含まれる元素と同一の元
素である。前記元素の導入は、前記半導体基板に対して
垂直に前記元素をイオン注入する方法、或いは前記半導
体基板に対して斜めに前記元素をイオン注入する方法で
行う。前記絶縁膜は、ＬＰ−ＣＶＤ法、プラズマＣＶＤ
法、若しくは枚葉熱ＣＶＤ法等で形成された窒化シリコ
ン膜である。
ル導電型電界効果トランジスタ及びｐチャネル導電型電
界効果トランジスタを有する半導体装置の製造方法であ
って、引っ張り応力を持つ絶縁膜を前記ｎチャネル導電
型電界効果トランジスタ及びｐチャネル導電型電界効果
トランジスタ上にこれらのゲート電極を覆うように形成
する工程と、前記ｐチャネル導電型電界効果トランジス
タ上の前記絶縁膜に元素を導入して、前記絶縁膜を前記
ｐチャネル導電型電界効果トランジスタのチャネル形成
領域に圧縮応力を発生させる膜に変換する工程とを有す
る。前記元素は、前記絶縁膜に含まれる元素と同一の元
素である。前記元素の導入は、前記半導体基板に対して
垂直に前記元素をイオン注入する方法、或いは前記半導
体基板に対して斜めに前記元素をイオン注入する方法で
行う。前記絶縁膜は、ＬＰ−ＣＶＤ法、プラズマＣＶＤ
法、若しくは枚葉熱ＣＶＤ法等で形成された窒化シリコ
ン膜である。
【００３１】（１６）半導体基板に形成されたｎチャネ
ル導電型電界効果トランジスタ及びｐチャネル導電型電
界効果トランジスタを有する半導体装置であって、前記
ｎチャネル導電型及びｐチャネル導電型電界効果トラン
ジスタ上にこれらのゲート電極を覆うようにして膜が形
成され、前記膜は、前記ｎチャネル導電型電界効果トラ
ンジスタのチャネル形成領域に引っ張り応力を発生させ
る膜応力を持つ第１の部分と、前記ｐチャネル導電型電
界効果トランジスタのチャネル形成領域に圧縮応力を発
生させる膜応力を持つ第２の部分とを有する。前記膜の
第２の部分は、前記第１の部分よりも膜中の元素濃度が
高い。前記膜は、ＬＰ−ＣＶＤ法、プラズマＣＶＤ法、
若しくは枚葉熱ＣＶＤ法等で形成された窒化シリコン膜
である。
ル導電型電界効果トランジスタ及びｐチャネル導電型電
界効果トランジスタを有する半導体装置であって、前記
ｎチャネル導電型及びｐチャネル導電型電界効果トラン
ジスタ上にこれらのゲート電極を覆うようにして膜が形
成され、前記膜は、前記ｎチャネル導電型電界効果トラ
ンジスタのチャネル形成領域に引っ張り応力を発生させ
る膜応力を持つ第１の部分と、前記ｐチャネル導電型電
界効果トランジスタのチャネル形成領域に圧縮応力を発
生させる膜応力を持つ第２の部分とを有する。前記膜の
第２の部分は、前記第１の部分よりも膜中の元素濃度が
高い。前記膜は、ＬＰ−ＣＶＤ法、プラズマＣＶＤ法、
若しくは枚葉熱ＣＶＤ法等で形成された窒化シリコン膜
である。
【００３２】前述した手段によれば、ｎチャネル導電型
電界効果トランジスタのチャネル形成領域に引っ張り応
力、ｐチャネル導電型電界効果トランジスタのチャネル
形成領域に圧縮応力が別々に与えられる結果、図２のよ
うに、ｎチャネル導電型電界効果トランジスタ及びｐチ
ャネル導電型電界効果トランジスタの各チャネル形成領
域に働く応力の大きさに応じて、ｎチャネル導電型電界
効果トランジスタ及びｐチャネル導電型電界効果トラン
ジスタで共にドレイン電流が増加する。
電界効果トランジスタのチャネル形成領域に引っ張り応
力、ｐチャネル導電型電界効果トランジスタのチャネル
形成領域に圧縮応力が別々に与えられる結果、図２のよ
うに、ｎチャネル導電型電界効果トランジスタ及びｐチ
ャネル導電型電界効果トランジスタの各チャネル形成領
域に働く応力の大きさに応じて、ｎチャネル導電型電界
効果トランジスタ及びｐチャネル導電型電界効果トラン
ジスタで共にドレイン電流が増加する。
【００３３】また、ｎチャネル導電型電界効果トランジ
スタ及びｐチャネル導電型電界効果トランジスタのチャ
ネル形成領域に働く応力を個別に制御できるため、ｎチ
ャネル導電型電界効果トランジスタとｐチャネル導電型
電界効果トランジスタとのドレイン電流比を自由に制御
できる。
スタ及びｐチャネル導電型電界効果トランジスタのチャ
ネル形成領域に働く応力を個別に制御できるため、ｎチ
ャネル導電型電界効果トランジスタとｐチャネル導電型
電界効果トランジスタとのドレイン電流比を自由に制御
できる。
【００３４】ここでいくつかの用語について定義する。
電界効果トランジスタのチャネル形成領域に働く引っ張
り応力とは、チャネル形成領域がシリコン（Ｓｉ）の場
合、Ｓｉの格子定数が平衡状態より大きくなる応力を言
う。電界効果トランジスタのチャネル形成領域に働く圧
縮応力とは、チャネル形成領域がシリコン（Ｓｉ）の場
合、Ｓｉの格子定数が平衡状態より小さくなる応力を言
う。膜がもつ引っ張り応力とは、電界効果トランジスタ
のチャネル形成領域に引っ張り応力を発生させる応力を
言う。膜がもつ圧縮応力とは、電界効果トランジスタの
チャネル形成領域に圧縮応力を発生させる応力を言う。
電界効果トランジスタのチャネル形成領域に働く引っ張
り応力とは、チャネル形成領域がシリコン（Ｓｉ）の場
合、Ｓｉの格子定数が平衡状態より大きくなる応力を言
う。電界効果トランジスタのチャネル形成領域に働く圧
縮応力とは、チャネル形成領域がシリコン（Ｓｉ）の場
合、Ｓｉの格子定数が平衡状態より小さくなる応力を言
う。膜がもつ引っ張り応力とは、電界効果トランジスタ
のチャネル形成領域に引っ張り応力を発生させる応力を
言う。膜がもつ圧縮応力とは、電界効果トランジスタの
チャネル形成領域に圧縮応力を発生させる応力を言う。
【００３５】従って、本発明の主旨は、チャネル形成領
域におけるシリコン原子の原子間距離が、ｎチャネル導
電型電界効果トランジスタとｐチャネル導電型電界効果
トランジスタとで異なっている、言い換えると歪みの大
きさが異なっていること、更にはシリコン原子間距離
が、ｐチャネル導電型電界効果トランジスタのチャネル
形成領域よりも、ｎチャネル導電型電界効果トランジス
タのチャネル形成領域で大きいことを意味している。
域におけるシリコン原子の原子間距離が、ｎチャネル導
電型電界効果トランジスタとｐチャネル導電型電界効果
トランジスタとで異なっている、言い換えると歪みの大
きさが異なっていること、更にはシリコン原子間距離
が、ｐチャネル導電型電界効果トランジスタのチャネル
形成領域よりも、ｎチャネル導電型電界効果トランジス
タのチャネル形成領域で大きいことを意味している。
【００３６】本発明の前記並びにその他の目的と新規な
特徴は、本明細書の記述及び添付図面によって明らかに
なるであろう。なお、本発明者は、本発明を成す過程で
新たな問題点を見出した。この問題点については、本発
明を適用した実施の形態と共に説明する。
特徴は、本明細書の記述及び添付図面によって明らかに
なるであろう。なお、本発明者は、本発明を成す過程で
新たな問題点を見出した。この問題点については、本発
明を適用した実施の形態と共に説明する。
【００３７】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。なお、発明の実施の形態を
説明するための全図において、同一機能を有するものは
同一符号を付け、その繰り返しの説明は省略する。ま
た、図面を見易くするため、断面を示すハッチングは一
部省略している。
施の形態を詳細に説明する。なお、発明の実施の形態を
説明するための全図において、同一機能を有するものは
同一符号を付け、その繰り返しの説明は省略する。ま
た、図面を見易くするため、断面を示すハッチングは一
部省略している。
【００３８】（実施形態１）本実施形態１では、電源電
圧が１〜１．５Ｖ、ゲート長が０．１〜０．１４μｍ程
度の相補型ＭＩＳＦＥＴを有する半導体装置に本発明を
適用した例について説明する。
圧が１〜１．５Ｖ、ゲート長が０．１〜０．１４μｍ程
度の相補型ＭＩＳＦＥＴを有する半導体装置に本発明を
適用した例について説明する。
【００３９】図１は、本発明の実施形態１である半導体
装置の概略構成を示す模式的断面図であり、図２は、ド
レイン電流変動率の膜応力依存性を示す特性図であり、
図３及び図４は、電流方向と膜応力方向との関係を示す
模式的平面図及び模式的断面図であり、図５乃至図１９
は、図１の半導体装置の製造工程中における模式的断面
図であり、図２０乃至図２３は、本発明を成す過程で本
発明者によって見出された問題点を説明するための模式
的断面図である。
装置の概略構成を示す模式的断面図であり、図２は、ド
レイン電流変動率の膜応力依存性を示す特性図であり、
図３及び図４は、電流方向と膜応力方向との関係を示す
模式的平面図及び模式的断面図であり、図５乃至図１９
は、図１の半導体装置の製造工程中における模式的断面
図であり、図２０乃至図２３は、本発明を成す過程で本
発明者によって見出された問題点を説明するための模式
的断面図である。
【００４０】図１、図５乃至図１９において、向かって
左側がｎチャネル導電型ＭＩＳＦＥＴ（n-ch MISFET）
であり、右側がｐチャネル導電型ＭＩＳＦＥＴ（p-ch M
ISFET）である。
左側がｎチャネル導電型ＭＩＳＦＥＴ（n-ch MISFET）
であり、右側がｐチャネル導電型ＭＩＳＦＥＴ（p-ch M
ISFET）である。
【００４１】図１に示すように、本実施形態の半導体装
置は、半導体基板として例えば単結晶シリコンからなる
ｐ型シリコン基板（以下、単にｐ型基板と呼ぶ）１を主
体に構成されている。ｐ型基板１の回路形成面（一主
面）はｎＭＩＳ形成領域（第１の素子形成領域）１ｎ及
びｐＭＩＳ形成領域（第２の素子形成領域）１ｐを有
し、このｎＭＩＳ形成領域１ｎ及びｐＭＩＳ形成領域１
ｐは素子分離領域である例えば浅溝アイソレーション
（ＳＧＩ：Ｓhallow Ｇroove Ｉsolation）領域４によ
って互いに区画されている。ｎＭＩＳ形成領域１ｎには
ｐ型ウエル領域２及びｎチャネル導電型ＭＩＳＦＥＴ
（以下、単にｎ型ＭＩＳＦＥＴと呼ぶ）が形成され、ｐ
ＭＩＳ形成領域１ｐにはｎ型ウエル領域３及びｐチャネ
ル導電型ＭＩＳＦＥＴ（以下、単にｐ型ＭＩＳＦＥＴと
呼ぶ）が形成されている。浅溝アイソレーション領域４
は、ｐ型基板１の回路形成面に浅溝を形成し、その後、
浅溝の内部に絶縁膜（例えば酸化シリコン膜）を選択的
に埋め込むことによって形成される。本実施形態のｎ型
及びｐ型ＭＩＳＦＥＴは、電流がｐ型基板１の平面方向
に流れる横型構造になっている。
置は、半導体基板として例えば単結晶シリコンからなる
ｐ型シリコン基板（以下、単にｐ型基板と呼ぶ）１を主
体に構成されている。ｐ型基板１の回路形成面（一主
面）はｎＭＩＳ形成領域（第１の素子形成領域）１ｎ及
びｐＭＩＳ形成領域（第２の素子形成領域）１ｐを有
し、このｎＭＩＳ形成領域１ｎ及びｐＭＩＳ形成領域１
ｐは素子分離領域である例えば浅溝アイソレーション
（ＳＧＩ：Ｓhallow Ｇroove Ｉsolation）領域４によ
って互いに区画されている。ｎＭＩＳ形成領域１ｎには
ｐ型ウエル領域２及びｎチャネル導電型ＭＩＳＦＥＴ
（以下、単にｎ型ＭＩＳＦＥＴと呼ぶ）が形成され、ｐ
ＭＩＳ形成領域１ｐにはｎ型ウエル領域３及びｐチャネ
ル導電型ＭＩＳＦＥＴ（以下、単にｐ型ＭＩＳＦＥＴと
呼ぶ）が形成されている。浅溝アイソレーション領域４
は、ｐ型基板１の回路形成面に浅溝を形成し、その後、
浅溝の内部に絶縁膜（例えば酸化シリコン膜）を選択的
に埋め込むことによって形成される。本実施形態のｎ型
及びｐ型ＭＩＳＦＥＴは、電流がｐ型基板１の平面方向
に流れる横型構造になっている。
【００４２】ｎ型ＭＩＳＦＥＴは、主に、チャネル形成
領域、ゲート絶縁膜５、ゲート電極６、サイドウォール
スペーサ９、ソース領域及びドレイン領域を有する構成
となっている。ソース領域及びドレイン領域は、ｎ型半
導体領域（エクステンション領域）７及びｎ型半導体領
域１０を有する構成となっている。ｎ型半導体領域７は
ゲート電極６に対して自己整合で形成され、ｎ型半導体
領域１０はゲート電極６の側壁に設けられたサイドウォ
ールスペーサ９に対して自己整合で形成されている。ｎ
型半導体領域１０はｎ型半導体領域７よりも高い不純物
濃度で形成されている。
領域、ゲート絶縁膜５、ゲート電極６、サイドウォール
スペーサ９、ソース領域及びドレイン領域を有する構成
となっている。ソース領域及びドレイン領域は、ｎ型半
導体領域（エクステンション領域）７及びｎ型半導体領
域１０を有する構成となっている。ｎ型半導体領域７は
ゲート電極６に対して自己整合で形成され、ｎ型半導体
領域１０はゲート電極６の側壁に設けられたサイドウォ
ールスペーサ９に対して自己整合で形成されている。ｎ
型半導体領域１０はｎ型半導体領域７よりも高い不純物
濃度で形成されている。
【００４３】ｐ型ＭＩＳＦＥＴは、主に、チャネル形成
領域、ゲート絶縁膜５、ゲート電極６、サイドウォール
スペーサ９、ソース領域及びドレイン領域を有する構成
となっている。ソース領域及びドレイン領域は、ｐ型半
導体領域（エクステンション領域）８及びｐ型半導体領
域１１を有する構成となっている。ｐ型半導体領域８は
ゲート電極６に対して自己整合で形成され、ｐ型半導体
領域１１はゲート電極６の側壁に設けられたサイドウォ
ールスペーサ９に対して自己整合で形成されている。ｐ
型半導体領域１１はｐ型半導体領域８よりも高い不純物
濃度で形成されている。
領域、ゲート絶縁膜５、ゲート電極６、サイドウォール
スペーサ９、ソース領域及びドレイン領域を有する構成
となっている。ソース領域及びドレイン領域は、ｐ型半
導体領域（エクステンション領域）８及びｐ型半導体領
域１１を有する構成となっている。ｐ型半導体領域８は
ゲート電極６に対して自己整合で形成され、ｐ型半導体
領域１１はゲート電極６の側壁に設けられたサイドウォ
ールスペーサ９に対して自己整合で形成されている。ｐ
型半導体領域１１はｐ型半導体領域８よりも高い不純物
濃度で形成されている。
【００４４】ゲート電極６、ｎ型半導体領域１０、ｐ型
半導体領域１１の夫々の表面には、低抵抗化を図るため
のシリサイド層（金属・半導体反応層）１２が形成され
ている。ゲート電極６の表面に設けられたシリサイド層
１２、ｎ型半導体領域１０及びｐ型半導体領域１１の表
面に設けられたシリサイド層１２は、ゲート電極６の側
壁に設けられたサイドウォールスペーサ９に対して自己
整合で形成されている。これらのシリサイド層１２は、
例えば、サリサイド（Ｓalicide：Ｓelf Ａligned Ｓil
icide）技術によって形成されている。即ち、本実施形
態のｎ型及びｐ型ＭＩＳＦＥＴは、サリサイド構造にな
っている。
半導体領域１１の夫々の表面には、低抵抗化を図るため
のシリサイド層（金属・半導体反応層）１２が形成され
ている。ゲート電極６の表面に設けられたシリサイド層
１２、ｎ型半導体領域１０及びｐ型半導体領域１１の表
面に設けられたシリサイド層１２は、ゲート電極６の側
壁に設けられたサイドウォールスペーサ９に対して自己
整合で形成されている。これらのシリサイド層１２は、
例えば、サリサイド（Ｓalicide：Ｓelf Ａligned Ｓil
icide）技術によって形成されている。即ち、本実施形
態のｎ型及びｐ型ＭＩＳＦＥＴは、サリサイド構造にな
っている。
【００４５】ｐ型基板１の回路形成面上には、例えば酸
化シリコン膜からなる層間絶縁膜１６が形成されてい
る。層間絶縁膜１６は、ｐ型基板１の回路形成面を覆う
ようにして形成されている。ｎ型ＭＩＳＦＥＴと層間絶
縁膜１６との間には、ｐ型基板１の回路形成面に引っ張
り応力を発生させる膜として第１の窒化膜である例えば
窒化シリコン膜１４ａが形成されている。ｐ型ＭＩＳＦ
ＥＴと層間絶縁膜１６との間には、ｐ型基板１の回路形
成面に圧縮応力を発生させる膜として第２の窒化膜であ
る例えば窒化シリコン膜１４ｂが形成されている。本実
施形態において、窒化シリコン膜１４ａはｎ型ＭＩＳＦ
ＥＴ上にそのゲート電極６を覆うようにして選択的に形
成され、窒化シリコン膜１４ｂはｐ型ＭＩＳＦＥＴ上に
そのゲート電極６を覆うようにして選択的に形成されて
いる。
化シリコン膜からなる層間絶縁膜１６が形成されてい
る。層間絶縁膜１６は、ｐ型基板１の回路形成面を覆う
ようにして形成されている。ｎ型ＭＩＳＦＥＴと層間絶
縁膜１６との間には、ｐ型基板１の回路形成面に引っ張
り応力を発生させる膜として第１の窒化膜である例えば
窒化シリコン膜１４ａが形成されている。ｐ型ＭＩＳＦ
ＥＴと層間絶縁膜１６との間には、ｐ型基板１の回路形
成面に圧縮応力を発生させる膜として第２の窒化膜であ
る例えば窒化シリコン膜１４ｂが形成されている。本実
施形態において、窒化シリコン膜１４ａはｎ型ＭＩＳＦ
ＥＴ上にそのゲート電極６を覆うようにして選択的に形
成され、窒化シリコン膜１４ｂはｐ型ＭＩＳＦＥＴ上に
そのゲート電極６を覆うようにして選択的に形成されて
いる。
【００４６】ｎ型ＭＩＳＦＥＴと窒化シリコン膜１４ａ
との間、並びにｐ型ＭＩＳＦＥＴと窒化シリコン膜１４
ｂとの間には、例えば酸化シリコン膜からなる絶縁膜１
３が形成されている。絶縁膜１３は、ｐ型基板１の回路
形成面上にｎ型及びｐ型ＭＩＳＦＥＴを覆うようにして
形成されている。
との間、並びにｐ型ＭＩＳＦＥＴと窒化シリコン膜１４
ｂとの間には、例えば酸化シリコン膜からなる絶縁膜１
３が形成されている。絶縁膜１３は、ｐ型基板１の回路
形成面上にｎ型及びｐ型ＭＩＳＦＥＴを覆うようにして
形成されている。
【００４７】窒化シリコン膜１４ａと層間絶縁膜１６と
の間には、例えば酸化シリコン膜からなる絶縁膜１５が
形成されている。この絶縁膜１５は、窒化シリコン膜１
４ａ上に、この窒化シリコン膜１４ａを覆うようにして
選択的に形成されている。
の間には、例えば酸化シリコン膜からなる絶縁膜１５が
形成されている。この絶縁膜１５は、窒化シリコン膜１
４ａ上に、この窒化シリコン膜１４ａを覆うようにして
選択的に形成されている。
【００４８】ｎ半導体領域１０及びｐ型半導体領域１１
上には、層間絶縁膜１６の表面からシリサイド層１２に
到達するソース・ドレイン用コンタクト孔１８が形成さ
れ、このソース・ドレイン用コンタクト孔１８の内部に
は導電性プラグ１９が埋め込まれている。ｎ半導体領域
１０及びｐ型半導体領域１１は、シリサイド層１２及び
導電性プラグ１９を介在して、層間絶縁膜１６上を延在
する配線２０と電気的に接続されている。
上には、層間絶縁膜１６の表面からシリサイド層１２に
到達するソース・ドレイン用コンタクト孔１８が形成さ
れ、このソース・ドレイン用コンタクト孔１８の内部に
は導電性プラグ１９が埋め込まれている。ｎ半導体領域
１０及びｐ型半導体領域１１は、シリサイド層１２及び
導電性プラグ１９を介在して、層間絶縁膜１６上を延在
する配線２０と電気的に接続されている。
【００４９】ゲート電極６上には、図示していないが、
層間絶縁膜１６の表面からシリサイド層１２に到達する
ゲート用コンタクト孔が形成され、このゲート用コンタ
クト孔の内部には導電性プラグ１９が埋め込まれてい
る。ゲート電極６は、シリサイド層１２、及びゲート用
コンタクト孔の内部の導電性プラグ１９を介在して、層
間絶縁膜１６上を延在する配線２０と電気的に接続され
ている。
層間絶縁膜１６の表面からシリサイド層１２に到達する
ゲート用コンタクト孔が形成され、このゲート用コンタ
クト孔の内部には導電性プラグ１９が埋め込まれてい
る。ゲート電極６は、シリサイド層１２、及びゲート用
コンタクト孔の内部の導電性プラグ１９を介在して、層
間絶縁膜１６上を延在する配線２０と電気的に接続され
ている。
【００５０】ソース・ドレイン用コンタクト孔１８及び
ゲート用コンタクト孔は、窒化シリコン膜１４ａ及び１
４ｂをエッチングストッパ膜として用いるＳＡＣ(Ｓelf
Ａligned Ｃontact hole)技術によって形成されてい
る。即ち、窒化シリコン膜１４ａ及び１４ｂは、自己整
合コンタクト用絶縁膜として使用されている。
ゲート用コンタクト孔は、窒化シリコン膜１４ａ及び１
４ｂをエッチングストッパ膜として用いるＳＡＣ(Ｓelf
Ａligned Ｃontact hole)技術によって形成されてい
る。即ち、窒化シリコン膜１４ａ及び１４ｂは、自己整
合コンタクト用絶縁膜として使用されている。
【００５１】窒化シリコン膜１４ａ及び１４ｂは、例え
ばプラズマＣＶＤ（Ｃhemical Ｖapor Ｄeposition）法
によって形成されている。この窒化シリコン膜１４ａ及
び１４ｂは、その形成条件（反応ガス、圧力、温度、高
周波電力等）を変えることで、ｐ型基板１の回路形成面
に発生させる応力を制御することが可能である。本実施
形態において、窒化シリコン膜１４ａは、例えば膜形成
時の高周波電力を３００〜４００Ｗと低電力化して、ｐ
型基板１の回路形成面に発生させる応力を引っ張り方向
に制御したものである。窒化シリコン膜１４ｂは、例え
ば膜形成時の高周波電力を６００〜７００Ｗと高電力化
して、ｐ型基板１の回路形成面に発生させる応力を圧縮
方向に制御したものである。
ばプラズマＣＶＤ（Ｃhemical Ｖapor Ｄeposition）法
によって形成されている。この窒化シリコン膜１４ａ及
び１４ｂは、その形成条件（反応ガス、圧力、温度、高
周波電力等）を変えることで、ｐ型基板１の回路形成面
に発生させる応力を制御することが可能である。本実施
形態において、窒化シリコン膜１４ａは、例えば膜形成
時の高周波電力を３００〜４００Ｗと低電力化して、ｐ
型基板１の回路形成面に発生させる応力を引っ張り方向
に制御したものである。窒化シリコン膜１４ｂは、例え
ば膜形成時の高周波電力を６００〜７００Ｗと高電力化
して、ｐ型基板１の回路形成面に発生させる応力を圧縮
方向に制御したものである。
【００５２】このようにして形成された窒化シリコン膜
１４ａには＋７００〜＋８００ＭＰａ程度の引っ張り応
力が存在し、窒化シリコン膜１４ｂには−９００〜−１
０００ＭＰａ程度の圧縮応力が存在するため、ｎ型ＭＩ
ＳＦＥＴのチャネル形成領域には引っ張り応力が発生
し、ｐ型ＭＩＳＦＥＴのチャネル形成領域には圧縮応力
が発生する。この結果、図２に示すように、窒化シリコ
ン膜１４ａ及び１４ｂを被膜していない場合と比較し
て、ｎ型ＭＩＳＦＥＴのドレイン電流は１０〜１５％向
上し、ｐ型ＭＩＳＦＥＴのドレイン電流は１５〜２０％
向上した。なお、これらの応力は、前述のように、主と
して、チャネル形成領域を流れるドレイン電流（Ｉｄ）
の方向（ゲート長方向）と同じ向きにかかる。
１４ａには＋７００〜＋８００ＭＰａ程度の引っ張り応
力が存在し、窒化シリコン膜１４ｂには−９００〜−１
０００ＭＰａ程度の圧縮応力が存在するため、ｎ型ＭＩ
ＳＦＥＴのチャネル形成領域には引っ張り応力が発生
し、ｐ型ＭＩＳＦＥＴのチャネル形成領域には圧縮応力
が発生する。この結果、図２に示すように、窒化シリコ
ン膜１４ａ及び１４ｂを被膜していない場合と比較し
て、ｎ型ＭＩＳＦＥＴのドレイン電流は１０〜１５％向
上し、ｐ型ＭＩＳＦＥＴのドレイン電流は１５〜２０％
向上した。なお、これらの応力は、前述のように、主と
して、チャネル形成領域を流れるドレイン電流（Ｉｄ）
の方向（ゲート長方向）と同じ向きにかかる。
【００５３】ここで、ＭＩＳＦＥＴのチャネル形成領域
に発生する応力について、簡略した図及び本実施形態と
一部異なる符号を用いて説明する。図３及び図４に示す
ＭＩＳＦＥＴは本実施形態と同様にサリサイド構造にな
っており、符号３０はＭＩＳＦＥＴのチャネル形成領
域、符号３１はチャネル形成領域３０を流れるドレイン
電流の方向、符号３２はゲート電極６に整合して形成さ
れた半導体領域、符号３３はサイドウォールスペーサ９
に整合して形成された半導体領域、符号３４はチャネル
形成領域３０に応力を発生させるための膜、符号３５ａ
及び３５ｂは段差部である。
に発生する応力について、簡略した図及び本実施形態と
一部異なる符号を用いて説明する。図３及び図４に示す
ＭＩＳＦＥＴは本実施形態と同様にサリサイド構造にな
っており、符号３０はＭＩＳＦＥＴのチャネル形成領
域、符号３１はチャネル形成領域３０を流れるドレイン
電流の方向、符号３２はゲート電極６に整合して形成さ
れた半導体領域、符号３３はサイドウォールスペーサ９
に整合して形成された半導体領域、符号３４はチャネル
形成領域３０に応力を発生させるための膜、符号３５ａ
及び３５ｂは段差部である。
【００５４】図３及び図４に示すように、ＭＩＳＦＥＴ
は、ゲート電極６の側壁にゲート電極６を囲むようにし
てサイドウォールスペーサ９が設けられた構造になって
いる。ゲート電極６及びサイドウォールスペーサ９は基
板から突出しているため、ゲート電極６及びサイドウォ
ールスペーサ９による段差部（３５ａ，３５ｂ）が形成
されている。このような構造のＭＩＳＦＥＴ上に、その
ゲート電極６を覆うようにして、チャネル形成領域３０
に応力（引っ張り応力、若しくは圧縮応力）を発生させ
る膜３４を形成した場合、ゲート長方向Ｘにおける段差
部３５ａの最下部及びゲート幅方向Ｙにおける段差部３
５ｂの最下部に膜３４による応力が集中するため、ゲー
ト長方向Ｘにおける段差部３５ａの最下部を起点とする
ゲート長方向の膜応力がチャネル形成領域３０に働くと
共に、ゲート幅方向Ｙにおける段差部３５ｂの最下部を
起点とするゲート幅方向の膜応力がチャネル形成領域３
０に働く。即ち、膜３４による応力が引っ張り応力の場
合は、チャネル形成領域３０にゲート長方向及びゲート
幅方向の引っ張り応力が発生し、膜３４による応力が圧
縮応力の場合は、チャネル形成領域３０にゲート長方向
及びゲート幅方向の圧縮応力が発生する。
は、ゲート電極６の側壁にゲート電極６を囲むようにし
てサイドウォールスペーサ９が設けられた構造になって
いる。ゲート電極６及びサイドウォールスペーサ９は基
板から突出しているため、ゲート電極６及びサイドウォ
ールスペーサ９による段差部（３５ａ，３５ｂ）が形成
されている。このような構造のＭＩＳＦＥＴ上に、その
ゲート電極６を覆うようにして、チャネル形成領域３０
に応力（引っ張り応力、若しくは圧縮応力）を発生させ
る膜３４を形成した場合、ゲート長方向Ｘにおける段差
部３５ａの最下部及びゲート幅方向Ｙにおける段差部３
５ｂの最下部に膜３４による応力が集中するため、ゲー
ト長方向Ｘにおける段差部３５ａの最下部を起点とする
ゲート長方向の膜応力がチャネル形成領域３０に働くと
共に、ゲート幅方向Ｙにおける段差部３５ｂの最下部を
起点とするゲート幅方向の膜応力がチャネル形成領域３
０に働く。即ち、膜３４による応力が引っ張り応力の場
合は、チャネル形成領域３０にゲート長方向及びゲート
幅方向の引っ張り応力が発生し、膜３４による応力が圧
縮応力の場合は、チャネル形成領域３０にゲート長方向
及びゲート幅方向の圧縮応力が発生する。
【００５５】しかしながら、ゲート電極６のゲート長方
向Ｘにおける長さは、そのゲート幅方向Ｙにおける長さ
と比較して圧倒的に小さいため、ゲート幅方向Ｙにおけ
る段差部３５ｂの最下部に集中する引っ張り応力、若し
くは圧縮応力によってチャネル形成領域３０に発生する
ゲート幅方向の引っ張り応力、若しくは圧縮応力は極め
て小さい。従って、膜３４によってチャネル形成領域３
０に発生する応力は、実質的に、ゲート長方向の引っ張
り応力、若しくは圧縮応力、言い換えればドレイン電流
方向３１に沿う引っ張り応力、若しくは圧縮応力のみと
見なすことができる。
向Ｘにおける長さは、そのゲート幅方向Ｙにおける長さ
と比較して圧倒的に小さいため、ゲート幅方向Ｙにおけ
る段差部３５ｂの最下部に集中する引っ張り応力、若し
くは圧縮応力によってチャネル形成領域３０に発生する
ゲート幅方向の引っ張り応力、若しくは圧縮応力は極め
て小さい。従って、膜３４によってチャネル形成領域３
０に発生する応力は、実質的に、ゲート長方向の引っ張
り応力、若しくは圧縮応力、言い換えればドレイン電流
方向３１に沿う引っ張り応力、若しくは圧縮応力のみと
見なすことができる。
【００５６】ｐ型ＭＩＳＦＥＴにおいては、チャネル形
成領域３０にゲート幅方向の圧縮応力をかけた場合、ド
レイン電流は減少すると報告されている。膜３４による
チャネル形成領域３０の応力制御では、前述したよう
に、チャネル形成領域３０に発生するゲート幅方向の圧
縮応力は極めて小さいため、ｐ型ＭＩＳＦＥＴのドレイ
ン電流増加を効率良く行うことができる。従って、膜３
４によるチャネル形成領域３０の応力制御は、ｐ型電界
効果トランジスタに対して特に有効である。
成領域３０にゲート幅方向の圧縮応力をかけた場合、ド
レイン電流は減少すると報告されている。膜３４による
チャネル形成領域３０の応力制御では、前述したよう
に、チャネル形成領域３０に発生するゲート幅方向の圧
縮応力は極めて小さいため、ｐ型ＭＩＳＦＥＴのドレイ
ン電流増加を効率良く行うことができる。従って、膜３
４によるチャネル形成領域３０の応力制御は、ｐ型電界
効果トランジスタに対して特に有効である。
【００５７】なお、膜３４の応力によってチャネル形成
領域３０に発生する応力は、膜応力の起点がチャネル形
成領域３０から離れる（遠ざかる）に従って減少するた
め、膜応力の起点は出来るだけチャネル形成領域３０に
近づけることが望ましい。前述の説明では、ゲート電極
６及びサイドウォールスペーサ９による段差部（３５
ａ，３５ｂ）の最下部が膜応力の起点となるが、サイド
ウォールスペーサ９を持たないＭＩＳＦＥＴの場合は、
ゲート電極６の側壁の最下部が膜応力の起点となる。
領域３０に発生する応力は、膜応力の起点がチャネル形
成領域３０から離れる（遠ざかる）に従って減少するた
め、膜応力の起点は出来るだけチャネル形成領域３０に
近づけることが望ましい。前述の説明では、ゲート電極
６及びサイドウォールスペーサ９による段差部（３５
ａ，３５ｂ）の最下部が膜応力の起点となるが、サイド
ウォールスペーサ９を持たないＭＩＳＦＥＴの場合は、
ゲート電極６の側壁の最下部が膜応力の起点となる。
【００５８】次に、本実施形態１の半導体装置の製造に
ついて、図５乃至図１９を用いて説明する。まず、比抵
抗１０Ωｃｍを有する単結晶シリコンからなるｐ型基板
１を準備し、その後、図５に示すように、ｐ型基板１の
回路形成面にｐ型ウエル領域２及びｎ型ウエル領域３を
選択的に形成する。
ついて、図５乃至図１９を用いて説明する。まず、比抵
抗１０Ωｃｍを有する単結晶シリコンからなるｐ型基板
１を準備し、その後、図５に示すように、ｐ型基板１の
回路形成面にｐ型ウエル領域２及びｎ型ウエル領域３を
選択的に形成する。
【００５９】次に、図５に示すように、ｐ型基板１の回
路形成面に、ｎＭＩＳ形成領域（第１の素子形成領域）
１ｎ及びｐＭＩＳ形成領域（第２の素子形成領域）１ｐ
を区画する素子分離領域として、浅溝アイソレーション
領域４を形成する。この浅溝アイソレーション領域４
は、ｐ型基板１の回路形成面に浅溝（例えば３００［ｎ
ｍ］程度の深さの溝）を形成し、その後、ｐ型基板１の
回路形成面上に例えば酸化シリコン膜からなる絶縁膜を
ＣＶＤ法で形成し、その後、絶縁膜が浅溝の内部のみ残
るようにＣＭＰ（化学的機械研磨：Ｃｈemical Ｍechan
ical Ｐolishing）法で平坦化することによって形成さ
れる。
路形成面に、ｎＭＩＳ形成領域（第１の素子形成領域）
１ｎ及びｐＭＩＳ形成領域（第２の素子形成領域）１ｐ
を区画する素子分離領域として、浅溝アイソレーション
領域４を形成する。この浅溝アイソレーション領域４
は、ｐ型基板１の回路形成面に浅溝（例えば３００［ｎ
ｍ］程度の深さの溝）を形成し、その後、ｐ型基板１の
回路形成面上に例えば酸化シリコン膜からなる絶縁膜を
ＣＶＤ法で形成し、その後、絶縁膜が浅溝の内部のみ残
るようにＣＭＰ（化学的機械研磨：Ｃｈemical Ｍechan
ical Ｐolishing）法で平坦化することによって形成さ
れる。
【００６０】次に、図６に示すように、熱処理を施して
ｐ型基板１の回路形成面のｎＭＩＳ形成領域１ｎ及びｐ
ＭＩＳ形成領域１ｐに例えば厚さが２〜３ｎｍ程度の酸
化シリコン膜からなるゲート絶縁膜５を形成し、その
後、ｐ型基板１の回路形成面上の全面に例えば１５０〜
２００ｎｍ程度の厚さの多結晶シリコン膜をＣＶＤ法で
形成し、その後、多結晶シリコン膜にパターンニングを
施してゲート電極６を形成する。多結晶シリコン膜に
は、抵抗値を低減する不純物がその堆積中又は堆積後に
導入される。
ｐ型基板１の回路形成面のｎＭＩＳ形成領域１ｎ及びｐ
ＭＩＳ形成領域１ｐに例えば厚さが２〜３ｎｍ程度の酸
化シリコン膜からなるゲート絶縁膜５を形成し、その
後、ｐ型基板１の回路形成面上の全面に例えば１５０〜
２００ｎｍ程度の厚さの多結晶シリコン膜をＣＶＤ法で
形成し、その後、多結晶シリコン膜にパターンニングを
施してゲート電極６を形成する。多結晶シリコン膜に
は、抵抗値を低減する不純物がその堆積中又は堆積後に
導入される。
【００６１】次に、図６に示すように、ゲート電極６が
形成されていないｐ型ウエル領域２の部分に不純物とし
て例えば砒素（Ａｓ）をイオン打込み法で選択的に導入
して一対のｎ型半導体領域（エクステンション領域）７
を形成し、その後、ゲート電極６が形成されていないｎ
型ウエル領域３の部分に不純物として例えば二フッ化ボ
ロン（ＢＦ２）をイオン打込み法で選択的に導入して一
対のｐ型半導体領域（エクステンション領域）８を形成
する。ｎ型半導体領域７の形成は、ｐＭＩＳ形成領域１
ｐをフォトレジストマスクで覆った状態で行なう。ま
た、ｐ型半導体領域８の形成は、ｎＭＩＳ形成領域１ｎ
をフォトレジストマスクで覆った状態で行なう。砒素の
導入は、加速エネルギー１〜５ＫｅＶ、ドーズ量１〜２
×１０１５／ｃｍ２の条件で行なう。また、二フッ化ボ
ロンの導入は、加速エネルギー１〜５ＫｅＶ、ドーズ量
１〜２×１０１５／ｃｍ２の条件で行なう。ｎ型半導体
領域７及びｐ型半導体領域８は、ゲート電極６に整合し
て形成される。なお、不純物を導入して半導体領域
（７，８）を形成した後、この半導体領域（７，８）を
活性化する熱処理が施される。
形成されていないｐ型ウエル領域２の部分に不純物とし
て例えば砒素（Ａｓ）をイオン打込み法で選択的に導入
して一対のｎ型半導体領域（エクステンション領域）７
を形成し、その後、ゲート電極６が形成されていないｎ
型ウエル領域３の部分に不純物として例えば二フッ化ボ
ロン（ＢＦ２）をイオン打込み法で選択的に導入して一
対のｐ型半導体領域（エクステンション領域）８を形成
する。ｎ型半導体領域７の形成は、ｐＭＩＳ形成領域１
ｐをフォトレジストマスクで覆った状態で行なう。ま
た、ｐ型半導体領域８の形成は、ｎＭＩＳ形成領域１ｎ
をフォトレジストマスクで覆った状態で行なう。砒素の
導入は、加速エネルギー１〜５ＫｅＶ、ドーズ量１〜２
×１０１５／ｃｍ２の条件で行なう。また、二フッ化ボ
ロンの導入は、加速エネルギー１〜５ＫｅＶ、ドーズ量
１〜２×１０１５／ｃｍ２の条件で行なう。ｎ型半導体
領域７及びｐ型半導体領域８は、ゲート電極６に整合し
て形成される。なお、不純物を導入して半導体領域
（７，８）を形成した後、この半導体領域（７，８）を
活性化する熱処理が施される。
【００６２】次に、図６に示すように、ゲート電極６の
側壁に例えばゲート長方向の膜厚が５０〜７０ｎｍ程度
のサイドウォールスペーサ９を形成する。サイドウォー
ルスペーサ９は、ｐ型基板１の回路形成面上の全面に例
えば酸化シリコン膜又は窒化シリコン膜からなる絶縁膜
をＣＶＤ法で形成し、その後、絶縁膜にＲＩＥ（Ｒeact
ive Ｉon Ｅtching）等の異方性エッチングを施すこと
によって形成される。サイドウォールスペーサ９はゲー
ト電極６に整合して形成される。
側壁に例えばゲート長方向の膜厚が５０〜７０ｎｍ程度
のサイドウォールスペーサ９を形成する。サイドウォー
ルスペーサ９は、ｐ型基板１の回路形成面上の全面に例
えば酸化シリコン膜又は窒化シリコン膜からなる絶縁膜
をＣＶＤ法で形成し、その後、絶縁膜にＲＩＥ（Ｒeact
ive Ｉon Ｅtching）等の異方性エッチングを施すこと
によって形成される。サイドウォールスペーサ９はゲー
ト電極６に整合して形成される。
【００６３】次に、図６に示すように、ゲート電極６及
びサイドウォールスペーサ９が形成されていないｐ型ウ
エル領域２の部分に不純物として例えば砒素（Ａｓ）を
イオン打込み法で選択的に導入して一対のｎ型半導体領
域１０を形成し、その後、ゲート電極６及びサイドウォ
ールスペーサ９が形成されていないｎ型ウエル領域３の
部分に不純物として例えば二フッ化ボロン（ＢＦ２）を
イオン打込み法で選択的に導入して一対のｐ型半導体領
域１１を形成する。ｎ型半導体領域１０の形成は、ｐＭ
ＩＳ形成領域１ｐをフォトレジストマスクで覆った状態
で行なう。また、ｐ型半導体領域１１の形成は、ｎＭＩ
Ｓ形成領域１ｎをフォトレジストマスクで覆った状態で
行なう。砒素の導入は、加速エネルギー３５〜４５Ｋｅ
Ｖ、ドーズ量２〜４×１０１５／ｃｍ２の条件で行な
う。また、二フッ化ボロンの導入は、加速エネルギー４
０〜５０ＫｅＶ、ドーズ量２〜４×１０１５／ｃｍ２の
条件で行なう。ｎ型半導体領域１０及びｐ型半導体領域
１１は、サイドウォールスペーサ９に整合して形成され
る。なお、不純物を導入して半導体領域（１０，１１）
を形成した後、この半導体領域（１０，１１）を活性化
するための熱処理が施される。
びサイドウォールスペーサ９が形成されていないｐ型ウ
エル領域２の部分に不純物として例えば砒素（Ａｓ）を
イオン打込み法で選択的に導入して一対のｎ型半導体領
域１０を形成し、その後、ゲート電極６及びサイドウォ
ールスペーサ９が形成されていないｎ型ウエル領域３の
部分に不純物として例えば二フッ化ボロン（ＢＦ２）を
イオン打込み法で選択的に導入して一対のｐ型半導体領
域１１を形成する。ｎ型半導体領域１０の形成は、ｐＭ
ＩＳ形成領域１ｐをフォトレジストマスクで覆った状態
で行なう。また、ｐ型半導体領域１１の形成は、ｎＭＩ
Ｓ形成領域１ｎをフォトレジストマスクで覆った状態で
行なう。砒素の導入は、加速エネルギー３５〜４５Ｋｅ
Ｖ、ドーズ量２〜４×１０１５／ｃｍ２の条件で行な
う。また、二フッ化ボロンの導入は、加速エネルギー４
０〜５０ＫｅＶ、ドーズ量２〜４×１０１５／ｃｍ２の
条件で行なう。ｎ型半導体領域１０及びｐ型半導体領域
１１は、サイドウォールスペーサ９に整合して形成され
る。なお、不純物を導入して半導体領域（１０，１１）
を形成した後、この半導体領域（１０，１１）を活性化
するための熱処理が施される。
【００６４】この工程において、ゲート電極６に整合し
て形成されたｎ型半導体領域７及びサイドウォールスペ
ーサ９に整合して形成されたｎ型半導体領域１０を有す
るソース領域及びドレイン領域が形成される。また、ゲ
ート電極６に整合して形成されたｐ型半導体領域８及び
サイドウォールスペーサ９に整合して形成されたｐ型半
導体領域１１を有するソース領域及びドレイン領域が形
成される。また、横型のｎ型及びｐ型ＭＩＳＦＥＴが形
成される。
て形成されたｎ型半導体領域７及びサイドウォールスペ
ーサ９に整合して形成されたｎ型半導体領域１０を有す
るソース領域及びドレイン領域が形成される。また、ゲ
ート電極６に整合して形成されたｐ型半導体領域８及び
サイドウォールスペーサ９に整合して形成されたｐ型半
導体領域１１を有するソース領域及びドレイン領域が形
成される。また、横型のｎ型及びｐ型ＭＩＳＦＥＴが形
成される。
【００６５】次に、自然酸化膜等を除去してゲート電極
６及び半導体領域（１０，１１）の表面を露出させた
後、図７に示すように、これらの表面上を含むｐ型基板
１の回路形成面上の全面に高融点金属膜として例えばコ
バルト（Ｃｏ）膜１２ａをスパッタ法で形成し、その
後、図８に示すように、熱処理を施し、ゲート電極６の
シリコン（Ｓｉ）とコバルト膜１２ａのＣｏとを反応さ
せてゲート電極６の表面に金属・半導体反応層であるシ
リサイド（ＣｏＳｉｘ）層１２を形成すると共に、半導
体領域（１０，１１）のＳｉとコバルト膜１２ａのＣｏ
とを反応させて半導体領域（１０，１１）の表面にシリ
サイド（ＣｏＳｉｘ）層１２を形成し、その後、図９に
示すように、シリサイド層１２が形成された領域以外の
未反応のコバルト膜１２ａを選択的に除去し、その後、
熱処理を施してシリサイド層１２を活性化する。
６及び半導体領域（１０，１１）の表面を露出させた
後、図７に示すように、これらの表面上を含むｐ型基板
１の回路形成面上の全面に高融点金属膜として例えばコ
バルト（Ｃｏ）膜１２ａをスパッタ法で形成し、その
後、図８に示すように、熱処理を施し、ゲート電極６の
シリコン（Ｓｉ）とコバルト膜１２ａのＣｏとを反応さ
せてゲート電極６の表面に金属・半導体反応層であるシ
リサイド（ＣｏＳｉｘ）層１２を形成すると共に、半導
体領域（１０，１１）のＳｉとコバルト膜１２ａのＣｏ
とを反応させて半導体領域（１０，１１）の表面にシリ
サイド（ＣｏＳｉｘ）層１２を形成し、その後、図９に
示すように、シリサイド層１２が形成された領域以外の
未反応のコバルト膜１２ａを選択的に除去し、その後、
熱処理を施してシリサイド層１２を活性化する。
【００６６】この工程において、ゲート電極６の表面に
設けられたシリサイド層１２及び半導体領域（１０，１
１）の表面に設けられたシリサイド層１２は、サイドウ
ォールスペーサ９に整合して形成される。また、サリサ
イド構造のｎ型及びｐ型ＭＩＳＦＥＴが形成される。
設けられたシリサイド層１２及び半導体領域（１０，１
１）の表面に設けられたシリサイド層１２は、サイドウ
ォールスペーサ９に整合して形成される。また、サリサ
イド構造のｎ型及びｐ型ＭＩＳＦＥＴが形成される。
【００６７】次に、図１０に示すように、ｎ型及びｐ型
ＭＩＳＦＥＴ上を含むｐ型基板１の回路形成面上の全面
に、例えば５〜１０ｎｍ程度の厚さの酸化シリコン膜か
らなる絶縁膜１３をＣＶＤ法で形成する。この工程にお
いて、ゲート電極６のシリサイド層１２、半導体領域
（１０，１１）のシリサイド層１２、並びにサイドウォ
ールスペーサ９等は、絶縁膜１３で覆われる。
ＭＩＳＦＥＴ上を含むｐ型基板１の回路形成面上の全面
に、例えば５〜１０ｎｍ程度の厚さの酸化シリコン膜か
らなる絶縁膜１３をＣＶＤ法で形成する。この工程にお
いて、ゲート電極６のシリサイド層１２、半導体領域
（１０，１１）のシリサイド層１２、並びにサイドウォ
ールスペーサ９等は、絶縁膜１３で覆われる。
【００６８】次に、図１１に示すように、ｎ型及びｐ型
ＭＩＳＦＥＴ上を含むｐ型基板１の回路形成面上の全面
に、絶縁膜として例えば１００〜１２０ｎｍ程度の厚さ
の窒化シリコン膜１４ａをプラズマＣＶＤ法で形成す
る。窒化シリコン膜１４ａの形成は、例えば高周波電力
３５０〜４００Ｗ、或いはチャンバー内圧力３００〜３
５０Ｔｏｒｒの条件で行なう。
ＭＩＳＦＥＴ上を含むｐ型基板１の回路形成面上の全面
に、絶縁膜として例えば１００〜１２０ｎｍ程度の厚さ
の窒化シリコン膜１４ａをプラズマＣＶＤ法で形成す
る。窒化シリコン膜１４ａの形成は、例えば高周波電力
３５０〜４００Ｗ、或いはチャンバー内圧力３００〜３
５０Ｔｏｒｒの条件で行なう。
【００６９】この工程において、ｎ型及びｐ型ＭＩＳＦ
ＥＴは、窒化シリコン膜１４ａで覆われる。また、ゲー
ト電極６のシリサイド層１２、半導体領域（１０，１
１）、並びサイドウォールスペーサ９等は、絶縁膜１３
を介在して窒化シリコン膜１４ａで覆われる。
ＥＴは、窒化シリコン膜１４ａで覆われる。また、ゲー
ト電極６のシリサイド層１２、半導体領域（１０，１
１）、並びサイドウォールスペーサ９等は、絶縁膜１３
を介在して窒化シリコン膜１４ａで覆われる。
【００７０】次に、図１２に示すように、ｎ型及びｐ型
ＭＩＳＦＥＴ上を含むｐ型基板１の回路形成面上の全面
に、例えば５０ｎｍ程度の厚さの酸化シリコン膜からな
る絶縁膜１５をＣＶＤ法で形成する。この工程におい
て、窒化シリコン膜１４ａは、絶縁膜１５で覆われる。
ＭＩＳＦＥＴ上を含むｐ型基板１の回路形成面上の全面
に、例えば５０ｎｍ程度の厚さの酸化シリコン膜からな
る絶縁膜１５をＣＶＤ法で形成する。この工程におい
て、窒化シリコン膜１４ａは、絶縁膜１５で覆われる。
【００７１】次に、図１３に示すように、絶縁膜１５上
に、ｎＭＩＳ形成領域１ｎ（ｎ型ＭＩＳＦＥＴ）上を選
択的に覆うフォトレジストマスクＲＭ１を形成する。
に、ｎＭＩＳ形成領域１ｎ（ｎ型ＭＩＳＦＥＴ）上を選
択的に覆うフォトレジストマスクＲＭ１を形成する。
【００７２】次に、フォトレジストマスクＲＭ１をエッ
チングマスクにしてエッチング処理を施して、図１４に
示すように、ｐＭＩＳ形成領域１ｐ上（ｐ型ＭＩＳＦＥ
Ｔ上）の絶縁膜１５、並びに窒化シリコン膜１４ａを順
次除去する。絶縁膜１５の加工はウエットエッチングで
行い、窒化シリコン膜１４ａの加工は等方性ドライエッ
チングで行う。
チングマスクにしてエッチング処理を施して、図１４に
示すように、ｐＭＩＳ形成領域１ｐ上（ｐ型ＭＩＳＦＥ
Ｔ上）の絶縁膜１５、並びに窒化シリコン膜１４ａを順
次除去する。絶縁膜１５の加工はウエットエッチングで
行い、窒化シリコン膜１４ａの加工は等方性ドライエッ
チングで行う。
【００７３】この工程において、ｎ型ＭＩＳＦＥＴ上に
そのゲート電極６を覆うようにして窒化シリコン膜１４
ａが選択的に形成される。このようにして窒化シリコン
膜１４ａを選択的に形成することにより、窒化シリコン
膜１４ａによってｎ型ＭＩＳＦＥＴのチャネル形成領域
に引っ張り応力を選択的に発生させることができる。
そのゲート電極６を覆うようにして窒化シリコン膜１４
ａが選択的に形成される。このようにして窒化シリコン
膜１４ａを選択的に形成することにより、窒化シリコン
膜１４ａによってｎ型ＭＩＳＦＥＴのチャネル形成領域
に引っ張り応力を選択的に発生させることができる。
【００７４】また、この工程において、ｐ型ＭＩＳＦＥ
Ｔでは、ゲート電極６の表面のシリサイド層１２、ｐ型
半導体領域１１の表面のシリサイド層１２、並びにサイ
ドウォールスペーサ９が絶縁膜１３によって覆われてい
るため、これらのシリサイド層１２並びにサイドウォー
ルスペーサ９が窒化シリコン膜１４ａの加工時のオーバ
ーエッチングによって削られてしまう不具合を抑制する
ことができる。即ち、絶縁膜１３は、窒化シリコン膜１
４ａの加工時におけるエッチングストッパの役割を果た
す。
Ｔでは、ゲート電極６の表面のシリサイド層１２、ｐ型
半導体領域１１の表面のシリサイド層１２、並びにサイ
ドウォールスペーサ９が絶縁膜１３によって覆われてい
るため、これらのシリサイド層１２並びにサイドウォー
ルスペーサ９が窒化シリコン膜１４ａの加工時のオーバ
ーエッチングによって削られてしまう不具合を抑制する
ことができる。即ち、絶縁膜１３は、窒化シリコン膜１
４ａの加工時におけるエッチングストッパの役割を果た
す。
【００７５】なお、この工程において、絶縁膜１３が存
在しなかった場合、窒化シリコン膜１４ａの加工時のオ
ーバーエッチングによって問題が生じる。この問題につ
いては後で詳細に説明する。
在しなかった場合、窒化シリコン膜１４ａの加工時のオ
ーバーエッチングによって問題が生じる。この問題につ
いては後で詳細に説明する。
【００７６】次に、フォトレジストマスクＲＭ１を除去
した後、図１５に示すように、絶縁膜１５上を含むｐ型
基板１の回路形成面上の全面に、絶縁膜として例えば１
００ｎｍ程度の厚さの窒化シリコン膜１４ｂをプラズマ
ＣＶＤ法で形成する。窒化シリコン膜１４ｂの形成は、
例えば高周波電力６００〜７００Ｗ、或いはチャンバー
内圧力５〜１０Ｔｏｒｒの条件で行なう。
した後、図１５に示すように、絶縁膜１５上を含むｐ型
基板１の回路形成面上の全面に、絶縁膜として例えば１
００ｎｍ程度の厚さの窒化シリコン膜１４ｂをプラズマ
ＣＶＤ法で形成する。窒化シリコン膜１４ｂの形成は、
例えば高周波電力６００〜７００Ｗ、或いはチャンバー
内圧力５〜１０Ｔｏｒｒの条件で行なう。
【００７７】この工程において、ｎ型及びｐ型ＭＩＳＦ
ＥＴは、窒化シリコン膜１４ｂで覆われる。また、ｎ型
ＭＩＳＦＥＴ上の窒化シリコン膜１４ａは絶縁膜１５を
介在して窒化シリコン膜１４ｂで覆われる。
ＥＴは、窒化シリコン膜１４ｂで覆われる。また、ｎ型
ＭＩＳＦＥＴ上の窒化シリコン膜１４ａは絶縁膜１５を
介在して窒化シリコン膜１４ｂで覆われる。
【００７８】次に、図１６に示すように、窒化シリコン
膜１４ｂ上に、ｐＭＩＳ形成領域１ｐ（ｐ型ＭＩＳＦＥ
Ｔ）上を選択的に覆うフォトレジストマスクＲＭ２を形
成する。
膜１４ｂ上に、ｐＭＩＳ形成領域１ｐ（ｐ型ＭＩＳＦＥ
Ｔ）上を選択的に覆うフォトレジストマスクＲＭ２を形
成する。
【００７９】次に、フォトレジストマスクＲＭ２をエッ
チングマスクにしてエッチング処理を施して、図１７に
示すように、ｎＭＩＳ形成領域１ｎ上（ｎ型ＭＩＳＦＥ
Ｔ上）の窒化シリコン膜１４ｂを除去する。窒化シリコ
ン膜１４ｂの加工は等方性ドライエッチングで行う。
チングマスクにしてエッチング処理を施して、図１７に
示すように、ｎＭＩＳ形成領域１ｎ上（ｎ型ＭＩＳＦＥ
Ｔ上）の窒化シリコン膜１４ｂを除去する。窒化シリコ
ン膜１４ｂの加工は等方性ドライエッチングで行う。
【００８０】この工程において、ｐ型ＭＩＳＦＥＴ上に
そのゲート電極６を覆うようにして窒化シリコン膜１４
ｂが選択的に形成される。このようにして窒化シリコン
膜１４ｂを選択的に形成することにより、窒化シリコン
膜１４ｂによってｐ型ＭＩＳＦＥＴのチャネル形成領域
に圧縮応力を選択的に発生させることができる。
そのゲート電極６を覆うようにして窒化シリコン膜１４
ｂが選択的に形成される。このようにして窒化シリコン
膜１４ｂを選択的に形成することにより、窒化シリコン
膜１４ｂによってｐ型ＭＩＳＦＥＴのチャネル形成領域
に圧縮応力を選択的に発生させることができる。
【００８１】また、この工程において、ｎ型ＭＩＳＦＥ
Ｔ上の窒化シリコン膜１４ａは絶縁膜１５によって覆わ
れているため、この窒化シリコン膜１４ａが窒化シリコ
ン膜１４ｂの加工時のオーバーエッチングによって削ら
れてしまう不具合を抑制することができる。即ち、絶縁
膜１５は、窒化シリコン膜１４ｂの加工時におけるエッ
チングストッパの役割を果たす。
Ｔ上の窒化シリコン膜１４ａは絶縁膜１５によって覆わ
れているため、この窒化シリコン膜１４ａが窒化シリコ
ン膜１４ｂの加工時のオーバーエッチングによって削ら
れてしまう不具合を抑制することができる。即ち、絶縁
膜１５は、窒化シリコン膜１４ｂの加工時におけるエッ
チングストッパの役割を果たす。
【００８２】次に、フォトレジストマスクＲＭ２を除去
した後、図１８に示すように、ｎ型及びｐ型ＭＩＳＦＥ
Ｔ上を含むｐ型基板１の回路形成面上の全面に例えば酸
化シリコン膜からなる層間絶縁膜１６をプラズマＣＶＤ
法で形成し、その後、層間絶縁膜１６の表面をＣＭＰ法
で平坦化する。
した後、図１８に示すように、ｎ型及びｐ型ＭＩＳＦＥ
Ｔ上を含むｐ型基板１の回路形成面上の全面に例えば酸
化シリコン膜からなる層間絶縁膜１６をプラズマＣＶＤ
法で形成し、その後、層間絶縁膜１６の表面をＣＭＰ法
で平坦化する。
【００８３】次に、図１８に示すように、層間絶縁膜１
６中に、Ａｒ，Ｇｅ，Ｓｉ，Ａｓ，Ｓｂ，Ｉｎ，ＢＦ２
等の不純物１７をイオン打ち込み法で導入して、層間絶
縁膜１６中の結晶性を破壊する。この工程において、層
間絶縁膜１６の応力が緩和されるため、層間絶縁膜１６
の応力がＭＩＳＦＥＴのチャネル形成領域に働く影響を
抑制することができる。なお、層間絶縁膜１６の断面を
観察すると明らかに破壊された跡が残る。
６中に、Ａｒ，Ｇｅ，Ｓｉ，Ａｓ，Ｓｂ，Ｉｎ，ＢＦ２
等の不純物１７をイオン打ち込み法で導入して、層間絶
縁膜１６中の結晶性を破壊する。この工程において、層
間絶縁膜１６の応力が緩和されるため、層間絶縁膜１６
の応力がＭＩＳＦＥＴのチャネル形成領域に働く影響を
抑制することができる。なお、層間絶縁膜１６の断面を
観察すると明らかに破壊された跡が残る。
【００８４】次に、図１９に示すように、半導体領域
（１１，１２）上に、層間絶縁膜１６の表面からシリサ
イド層１２に到達するソース・ドレイン用コンタクト孔
１８を形成する。ソース・ドレイン用コンタクト孔１８
の形成は、窒化シリコン膜（１４ａ，１４ｂ）をエッチ
ングストッパとするＳＡＣ技術で行う。具体的には、ま
ず、半導体領域（１０，１１）と対向する位置にコンタ
クト孔用の開口パターンを持つフォトレジストマスクを
層間絶縁膜１６上に形成し、その後、前記フォトレジス
トマスクをエッチングマスクにして、層間絶縁膜１６、
絶縁膜１５，窒化シリコン膜（１４ａ，１４ｂ）及び絶
縁膜１３に異方性ドライエッチングを順次施す。層間絶
縁膜１６及び絶縁膜１５のエッチングは、窒化シリコン
膜（１４ａ，１４ｂ）に対して選択比がとれる条件で行
う。窒化シリコン膜（１４ａ，１４ｂ）のエッチング
は、絶縁膜１３に対して選択比がとれる条件で行う。絶
縁膜１３のエッチングは、シリサイド層１２、及びｐ型
基板１に対して選択比がとれる条件で行う。なお、絶縁
膜１３のエッチングは、窒化シリコン膜（１４ａ，１４
ｂ）の加工時のオーバーエッチングで行っても良い。
（１１，１２）上に、層間絶縁膜１６の表面からシリサ
イド層１２に到達するソース・ドレイン用コンタクト孔
１８を形成する。ソース・ドレイン用コンタクト孔１８
の形成は、窒化シリコン膜（１４ａ，１４ｂ）をエッチ
ングストッパとするＳＡＣ技術で行う。具体的には、ま
ず、半導体領域（１０，１１）と対向する位置にコンタ
クト孔用の開口パターンを持つフォトレジストマスクを
層間絶縁膜１６上に形成し、その後、前記フォトレジス
トマスクをエッチングマスクにして、層間絶縁膜１６、
絶縁膜１５，窒化シリコン膜（１４ａ，１４ｂ）及び絶
縁膜１３に異方性ドライエッチングを順次施す。層間絶
縁膜１６及び絶縁膜１５のエッチングは、窒化シリコン
膜（１４ａ，１４ｂ）に対して選択比がとれる条件で行
う。窒化シリコン膜（１４ａ，１４ｂ）のエッチング
は、絶縁膜１３に対して選択比がとれる条件で行う。絶
縁膜１３のエッチングは、シリサイド層１２、及びｐ型
基板１に対して選択比がとれる条件で行う。なお、絶縁
膜１３のエッチングは、窒化シリコン膜（１４ａ，１４
ｂ）の加工時のオーバーエッチングで行っても良い。
【００８５】次に、図示していないが、ソース・ドレイ
ン用コンタクト孔１８の形成と同様の方法で、ゲート電
極６上に層間絶縁膜１６の表面からシリサイド層１２に
到達するゲート用コンタクト孔を形成する。
ン用コンタクト孔１８の形成と同様の方法で、ゲート電
極６上に層間絶縁膜１６の表面からシリサイド層１２に
到達するゲート用コンタクト孔を形成する。
【００８６】次に、ソース・ドレイン用コンタクト孔１
８の内部、及びゲート用コンタクト孔の内部に金属等の
導電物を埋め込んで導電性プラグ１９を形成し、その
後、層間絶縁膜１６上に配線２０を形成することによ
り、図１に示す構造となる。
８の内部、及びゲート用コンタクト孔の内部に金属等の
導電物を埋め込んで導電性プラグ１９を形成し、その
後、層間絶縁膜１６上に配線２０を形成することによ
り、図１に示す構造となる。
【００８７】次に、本発明を成す過程で本発明者が見出
した問題点と共に本発明について説明する。ｐ型ＭＩＳ
ＦＥＴ上の窒化シリコン膜１４ａを異方性ドライエッチ
ングで除去した場合、異方性ドライエッチングとしては
サイドウォールスペーサ９の側壁に沿う窒化シリコン膜
１４ａの部分の膜厚が実行的に厚く見えるため、図２０
に示すように、サイドウォールスペーサ９の側壁に窒化
シリコン膜１４ａの一部が残存する。このままの状態
で、ｐＭＩＳＦＥＴ上に窒化シリコン膜１４ｂを形成し
た場合、図２１に示すように、ゲート電極６、サイドウ
ォールスペーサ９及び一部の窒化シリコン膜１４ａによ
る段差部３５ａの最下部に窒化シリコン膜１４ｂの応力
が集中するため、窒化シリコン膜１４ｂの応力の起点が
サイドウォールスペーサ９の側壁に残存する窒化シリコ
ン膜１４ａによってｐ型ＭＩＳＦＥＴのチャネル形成領
域から離れてしまい、窒化シリコン膜１４ｂの膜応力に
よってチャネル形成領域に圧縮応力を発生させる効果が
減少してしまう。また、逆の応力作用を持つ窒化シリコ
ン膜１４ａがサイドウォールスペーサ９の側壁に残存す
るため、窒化シリコン膜１４ｂによってチャネル形成領
域に圧縮応力を発生させる効果が更に減少してしまう。
従って、ｐ型ＭＩＳＦＥＴ上の窒化シリコン膜１４ａの
除去では、段差部にエッチング残りが発生しない等方性
ドライエッチングで行うことが有効である。しかしなが
ら、ｐ型ＭＩＳＦＥＴ上の窒化シリコン膜１４ａを等方
性ドライエッチングで除去した場合、新たな問題が発生
する。
した問題点と共に本発明について説明する。ｐ型ＭＩＳ
ＦＥＴ上の窒化シリコン膜１４ａを異方性ドライエッチ
ングで除去した場合、異方性ドライエッチングとしては
サイドウォールスペーサ９の側壁に沿う窒化シリコン膜
１４ａの部分の膜厚が実行的に厚く見えるため、図２０
に示すように、サイドウォールスペーサ９の側壁に窒化
シリコン膜１４ａの一部が残存する。このままの状態
で、ｐＭＩＳＦＥＴ上に窒化シリコン膜１４ｂを形成し
た場合、図２１に示すように、ゲート電極６、サイドウ
ォールスペーサ９及び一部の窒化シリコン膜１４ａによ
る段差部３５ａの最下部に窒化シリコン膜１４ｂの応力
が集中するため、窒化シリコン膜１４ｂの応力の起点が
サイドウォールスペーサ９の側壁に残存する窒化シリコ
ン膜１４ａによってｐ型ＭＩＳＦＥＴのチャネル形成領
域から離れてしまい、窒化シリコン膜１４ｂの膜応力に
よってチャネル形成領域に圧縮応力を発生させる効果が
減少してしまう。また、逆の応力作用を持つ窒化シリコ
ン膜１４ａがサイドウォールスペーサ９の側壁に残存す
るため、窒化シリコン膜１４ｂによってチャネル形成領
域に圧縮応力を発生させる効果が更に減少してしまう。
従って、ｐ型ＭＩＳＦＥＴ上の窒化シリコン膜１４ａの
除去では、段差部にエッチング残りが発生しない等方性
ドライエッチングで行うことが有効である。しかしなが
ら、ｐ型ＭＩＳＦＥＴ上の窒化シリコン膜１４ａを等方
性ドライエッチングで除去した場合、新たな問題が発生
する。
【００８８】窒化シリコン膜の等方性ドライエッチング
としては、一般的に、ＣＦ４又はＣＦ６等のフッ化ガス
を用いた等方性プラズマエッチングが使用されている。
この等方性プラズマエッチングでは、酸化シリコン膜や
シリサイド層に対しては選択比をとることができるが、
シリコンに対しては選択比をとることができない。
としては、一般的に、ＣＦ４又はＣＦ６等のフッ化ガス
を用いた等方性プラズマエッチングが使用されている。
この等方性プラズマエッチングでは、酸化シリコン膜や
シリサイド層に対しては選択比をとることができるが、
シリコンに対しては選択比をとることができない。
【００８９】酸化シリコン膜からなるサイドウォールス
ペーサ９は、窒化シリコン膜１４ａの等方性プラズマエ
ッチングに対して選択性をもつが、窒化シリコン膜１４
ａの加工時のオーバーエッチングによって若干エッチン
グされるため、サイドウォールスペーサ９の全体の膜厚
がゲート電極６に向かって後退する。一方、ｐ型半導体
領域１１の表面のシリサイド層１２はサイドウォールス
ペーサ９に整合して形成されている。従って、窒化シリ
コン膜１４ａの加工時のオーバーエッチングによるサイ
ドウォールスペーサ９の後退によって、図２２に示すよ
うに、サイドウォールスペーサ９とシリサイド層１２と
の間にシリコンの露出部ａ１が形成されてしまう。窒化
シリコン膜の等方性プラズマエッチングは、シリコンに
対して選択比をとることができないため、窒化シリコン
膜１４ａの加工時のオーバーエッチングによって露出部
１ａからｐ型基板１が削られてしまい、ゲート電極６が
剥がれる等の不具合が発生してしまう。
ペーサ９は、窒化シリコン膜１４ａの等方性プラズマエ
ッチングに対して選択性をもつが、窒化シリコン膜１４
ａの加工時のオーバーエッチングによって若干エッチン
グされるため、サイドウォールスペーサ９の全体の膜厚
がゲート電極６に向かって後退する。一方、ｐ型半導体
領域１１の表面のシリサイド層１２はサイドウォールス
ペーサ９に整合して形成されている。従って、窒化シリ
コン膜１４ａの加工時のオーバーエッチングによるサイ
ドウォールスペーサ９の後退によって、図２２に示すよ
うに、サイドウォールスペーサ９とシリサイド層１２と
の間にシリコンの露出部ａ１が形成されてしまう。窒化
シリコン膜の等方性プラズマエッチングは、シリコンに
対して選択比をとることができないため、窒化シリコン
膜１４ａの加工時のオーバーエッチングによって露出部
１ａからｐ型基板１が削られてしまい、ゲート電極６が
剥がれる等の不具合が発生してしまう。
【００９０】また、シリサイド層１２は、窒化シリコン
膜１４ａの等方性プラズマエッチングに対して選択性を
もつが、窒化シリコン膜１４ａの加工時のオーバーエッ
チングによって若干エッチングされるため、シリサイド
層１２の膜厚が薄くなる。シリサイド層１２は、ＭＩＳ
ＦＥＴの微細化に伴うゲート抵抗の増加やソース・ドレ
イン抵抗の増加を抑制するために、ゲート電極６の表面
やｐ型半導体領域１１の表面に設けられている。従っ
て、窒化シリコン膜１４ａの加工時のオーバーエッチン
グによってシリサイド層１２の膜厚が薄くなると、ＭＩ
ＳＦＥＴの微細化に伴うゲート抵抗の増加やソース・ド
レイン抵抗の増加を抑制する効果が減少してしまう。
膜１４ａの等方性プラズマエッチングに対して選択性を
もつが、窒化シリコン膜１４ａの加工時のオーバーエッ
チングによって若干エッチングされるため、シリサイド
層１２の膜厚が薄くなる。シリサイド層１２は、ＭＩＳ
ＦＥＴの微細化に伴うゲート抵抗の増加やソース・ドレ
イン抵抗の増加を抑制するために、ゲート電極６の表面
やｐ型半導体領域１１の表面に設けられている。従っ
て、窒化シリコン膜１４ａの加工時のオーバーエッチン
グによってシリサイド層１２の膜厚が薄くなると、ＭＩ
ＳＦＥＴの微細化に伴うゲート抵抗の増加やソース・ド
レイン抵抗の増加を抑制する効果が減少してしまう。
【００９１】また、サリサイド構造のｐ型ＭＩＳＦＥＴ
の場合は、シリサイド層１２がエッチングストッパの役
目を果たすため、ゲート電極６においてはシリサイド層
１２下の多結晶シリコン膜、ソース領域及びドレイン領
域においてはシリサイド層１２下のｐ型半導体領域１１
が窒化シリコン膜１４ａの加工時のオーバーエッチング
によって削られてしまうことはないが、ゲート電極６の
表面やｐ型半導体領域１１の表面にシリサイド層１２を
持たない構造の場合は、図２３に示すように、ゲート電
極６の多結晶シリコン膜、ソース領域及びドレイン領域
のｐ型半導体領域１１が削られてしまい、これらの厚さ
が減少してしまうため、ゲート抵抗及びソース・ドレイ
ン抵抗が増加してしまう。ゲート抵抗の増加はスイッチ
ング速度の低下を招き、ソース・ドレイン抵抗の増加は
電流駆動能力の低下を招く。
の場合は、シリサイド層１２がエッチングストッパの役
目を果たすため、ゲート電極６においてはシリサイド層
１２下の多結晶シリコン膜、ソース領域及びドレイン領
域においてはシリサイド層１２下のｐ型半導体領域１１
が窒化シリコン膜１４ａの加工時のオーバーエッチング
によって削られてしまうことはないが、ゲート電極６の
表面やｐ型半導体領域１１の表面にシリサイド層１２を
持たない構造の場合は、図２３に示すように、ゲート電
極６の多結晶シリコン膜、ソース領域及びドレイン領域
のｐ型半導体領域１１が削られてしまい、これらの厚さ
が減少してしまうため、ゲート抵抗及びソース・ドレイ
ン抵抗が増加してしまう。ゲート抵抗の増加はスイッチ
ング速度の低下を招き、ソース・ドレイン抵抗の増加は
電流駆動能力の低下を招く。
【００９２】従って、ｐ型ＭＩＳＦＥＴ上の窒化シリコ
ン膜１４ａの除去は、段差部にエッチング残りが発生し
ない等方性ドライエッチングで行うことが有効である
が、窒化シリコン膜１４ａの加工を等方性ドライエッチ
ングで行うためには、前述の問題を解決する必要があ
る。
ン膜１４ａの除去は、段差部にエッチング残りが発生し
ない等方性ドライエッチングで行うことが有効である
が、窒化シリコン膜１４ａの加工を等方性ドライエッチ
ングで行うためには、前述の問題を解決する必要があ
る。
【００９３】本発明者の検討によれば、サイドウォール
スペーサ９の後退に関する問題は、ｎ型及びｐ型ＭＩＳ
ＦＥＴ上に、これらのゲート電極６を覆うようにして窒
化シリコン膜１４ａを形成する前に、少なくともｐ型半
導体領域１１におけるシリサイド層１２のサイドウォー
ルスペーサ側の端部上をエッチングストッパとして機能
する絶縁膜で覆っておくことにより解決することができ
る。
スペーサ９の後退に関する問題は、ｎ型及びｐ型ＭＩＳ
ＦＥＴ上に、これらのゲート電極６を覆うようにして窒
化シリコン膜１４ａを形成する前に、少なくともｐ型半
導体領域１１におけるシリサイド層１２のサイドウォー
ルスペーサ側の端部上をエッチングストッパとして機能
する絶縁膜で覆っておくことにより解決することができ
る。
【００９４】また、シリサイド層１２の削れに関する問
題は、ｎ型及びｐ型ＭＩＳＦＥＴ上にこれらのゲート電
極６を覆うようにして窒化シリコン膜１４ａを形成する
前に、シリサイド層１２の全体をエッチングストッパと
して機能する絶縁膜で覆っておくことにより解決するこ
とができる。
題は、ｎ型及びｐ型ＭＩＳＦＥＴ上にこれらのゲート電
極６を覆うようにして窒化シリコン膜１４ａを形成する
前に、シリサイド層１２の全体をエッチングストッパと
して機能する絶縁膜で覆っておくことにより解決するこ
とができる。
【００９５】また、シリサイド層１２をもたない構造に
関する問題は、ｎ型及びｐ型ＭＩＳＦＥＴ上にこれらの
ゲート電極６を覆うようにして窒化シリコン膜１４ａを
形成する前に、ゲート電極６の表面やｐ型半導体領域１
１の表面をエッチングストッパとして機能する絶縁膜で
覆っておくことにより解決することができる。絶縁膜と
しては、窒化シリコン膜１４ａの等方性プラズマエッチ
ングに対して選択性をもつもの、例えば酸化シリコン膜
が望ましい。
関する問題は、ｎ型及びｐ型ＭＩＳＦＥＴ上にこれらの
ゲート電極６を覆うようにして窒化シリコン膜１４ａを
形成する前に、ゲート電極６の表面やｐ型半導体領域１
１の表面をエッチングストッパとして機能する絶縁膜で
覆っておくことにより解決することができる。絶縁膜と
しては、窒化シリコン膜１４ａの等方性プラズマエッチ
ングに対して選択性をもつもの、例えば酸化シリコン膜
が望ましい。
【００９６】前述の実施形態１では、図１０及び図１１
に示すように、窒化シリコン膜１４ａを形成する前に、
酸化シリコン膜からなる絶縁膜１３をＣＶＤ法で形成し
ている。ＣＶＤ法、即ち堆積法で絶縁膜１３を形成する
場合、ｐ型ＭＩＳＦＥＴ上において、ゲート電極６の表
面のシリサイド層１２、ｐ型半導体領域１１の表面のシ
リサイド層１２、ｐ型半導体領域１１の表面におけるシ
リサイド層１２のサイドウォール９側の端部、並びにサ
イドウォールスペーサ９を絶縁膜１３で覆うことができ
る。
に示すように、窒化シリコン膜１４ａを形成する前に、
酸化シリコン膜からなる絶縁膜１３をＣＶＤ法で形成し
ている。ＣＶＤ法、即ち堆積法で絶縁膜１３を形成する
場合、ｐ型ＭＩＳＦＥＴ上において、ゲート電極６の表
面のシリサイド層１２、ｐ型半導体領域１１の表面のシ
リサイド層１２、ｐ型半導体領域１１の表面におけるシ
リサイド層１２のサイドウォール９側の端部、並びにサ
イドウォールスペーサ９を絶縁膜１３で覆うことができ
る。
【００９７】従って、ｐ型ＭＩＳＦＥＴ上の窒化シリコ
ン膜１４ｂの除去は、図１４に示すように、ゲート電極
６の表面のシリサイド層１２、ｐ型半導体領域１１の表
面のシリサイド層１２、ｐ型半導体領域１１の表面にお
けるシリサイド層１２のサイドウォール９側の端部、並
びにサイドウォールスペーサ９を絶縁膜１３で覆った状
態で行われるため、サイドウォールスペーサ９の後退に
関する問題、シリサイド層１２の削れに関する問題を一
気に解決することができる。
ン膜１４ｂの除去は、図１４に示すように、ゲート電極
６の表面のシリサイド層１２、ｐ型半導体領域１１の表
面のシリサイド層１２、ｐ型半導体領域１１の表面にお
けるシリサイド層１２のサイドウォール９側の端部、並
びにサイドウォールスペーサ９を絶縁膜１３で覆った状
態で行われるため、サイドウォールスペーサ９の後退に
関する問題、シリサイド層１２の削れに関する問題を一
気に解決することができる。
【００９８】このように、本実施形態１によれば、ｎ型
ＭＩＳＦＥＴのチャネル形成領域に引っ張り応力、ｐ型
ＭＩＳＦＥＴのチャネル形成領域に圧縮応力が別々に与
えられる結果、ｎ型ＭＩＳＦＥＴ及びｐ型ＭＩＳＦＥＴ
の各チャネル形成領域に働く応力の大きさに応じて、ｎ
型ＭＩＳＦＥＴ及びｐ型ＭＩＳＦＥＴで共にドレイン電
流が増加する。
ＭＩＳＦＥＴのチャネル形成領域に引っ張り応力、ｐ型
ＭＩＳＦＥＴのチャネル形成領域に圧縮応力が別々に与
えられる結果、ｎ型ＭＩＳＦＥＴ及びｐ型ＭＩＳＦＥＴ
の各チャネル形成領域に働く応力の大きさに応じて、ｎ
型ＭＩＳＦＥＴ及びｐ型ＭＩＳＦＥＴで共にドレイン電
流が増加する。
【００９９】また、ｎ型ＭＩＳＦＥＴ及びｐ型ＭＩＳＦ
ＥＴのチャネル形成領域に働く応力を個別に制御できる
ため、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴとのドレイ
ン電流比を自由に制御できる。
ＥＴのチャネル形成領域に働く応力を個別に制御できる
ため、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴとのドレイ
ン電流比を自由に制御できる。
【０１００】また、ｎ型ＭＩＳＦＥＴ及びｐ型ＭＩＳＦ
ＥＴのドレイン電流を同時に増加することができるた
め、ｎ型及びｐ型ＭＩＳＦＥＴを有する半導体装置の高
速化を図ることができる。
ＥＴのドレイン電流を同時に増加することができるた
め、ｎ型及びｐ型ＭＩＳＦＥＴを有する半導体装置の高
速化を図ることができる。
【０１０１】また、ｐ型ＭＩＳＦＥＴ上の窒化シリコン
膜１４ａを等方性ドライエッチングで除去する時に生じ
る、サイドウォールスペーサ９の後退に関する問題やシ
リサイド層１２の削れに関する問題を解決することがで
きるため、製造歩留まり及び信頼性が高い半導体装置を
提供することができる。
膜１４ａを等方性ドライエッチングで除去する時に生じ
る、サイドウォールスペーサ９の後退に関する問題やシ
リサイド層１２の削れに関する問題を解決することがで
きるため、製造歩留まり及び信頼性が高い半導体装置を
提供することができる。
【０１０２】なお、窒化シリコン膜の形成方法を変えて
膜応力を変える方法としては、前記実施形態の高周波電
力を変える方法の他に、下記の方法があげられる。 （１）原料ガスを変える方法として、窒化シリコン膜１
４ａの形成にはＳｉＨ４とＮＨ３とＮ２を使用し、窒化
シリコン膜１４ｂの形成にはＮＨ３を除いてＳｉＨ４と
Ｎ２を使用する、（２）形成温度を変える方法として、
窒化シリコン膜１４ｂの形成時よりも、窒化シリコン膜
１４ａの形成時の温度を高くする、（３）圧力を変える
方法として、窒化シリコン膜１４ｂの形成時よりも、窒
化シリコン膜１４ａの形成時の圧力を高くする、などで
ある。むろん、前記いずれの組み合わせを複合させても
よい。要はいかに窒化シリコン膜１４ａを引っ張り応力
側に、窒化シリコン膜１４ｂを圧縮応力側にするかが重
要である。
膜応力を変える方法としては、前記実施形態の高周波電
力を変える方法の他に、下記の方法があげられる。 （１）原料ガスを変える方法として、窒化シリコン膜１
４ａの形成にはＳｉＨ４とＮＨ３とＮ２を使用し、窒化
シリコン膜１４ｂの形成にはＮＨ３を除いてＳｉＨ４と
Ｎ２を使用する、（２）形成温度を変える方法として、
窒化シリコン膜１４ｂの形成時よりも、窒化シリコン膜
１４ａの形成時の温度を高くする、（３）圧力を変える
方法として、窒化シリコン膜１４ｂの形成時よりも、窒
化シリコン膜１４ａの形成時の圧力を高くする、などで
ある。むろん、前記いずれの組み合わせを複合させても
よい。要はいかに窒化シリコン膜１４ａを引っ張り応力
側に、窒化シリコン膜１４ｂを圧縮応力側にするかが重
要である。
【０１０３】また、枚葉熱ＣＶＤ法を用いた窒化膜の形
成方法としては、膜形成時の圧力を下げるほど、また温
度を高くするほど膜応力を引っ張り側にでき、窒化シリ
コン膜１４ａに好適である。
成方法としては、膜形成時の圧力を下げるほど、また温
度を高くするほど膜応力を引っ張り側にでき、窒化シリ
コン膜１４ａに好適である。
【０１０４】図２４は、本発明の実施形態１の変形例で
ある半導体装置の製造工程中における模式的断面図であ
る。図２４において、向かって左側がｎ型ＭＩＳＦＥＴ
であり、右側がｐ型ＭＩＳＦＥＴである。
ある半導体装置の製造工程中における模式的断面図であ
る。図２４において、向かって左側がｎ型ＭＩＳＦＥＴ
であり、右側がｐ型ＭＩＳＦＥＴである。
【０１０５】前述の実施形態１では、窒化シリコン膜１
４ｂよりも先に窒化シリコン膜１４ａを形成する例につ
いて説明したが、図２４に示すように、窒化シリコン膜
１４ａよりも先に窒化シリコン膜１４ｂを形成しても良
い。このような場合においても、ｎ型ＭＩＳＦＥＴのチ
ャネル形成領域に引っ張り応力、ｐ型ＭＩＳＦＥＴのチ
ャネル形成領域に圧縮応力を別々に与えることができる
ため、ｎ型及びｐ型ＭＩＳＦＥＴのドレイン電流を同時
に増加することができる。
４ｂよりも先に窒化シリコン膜１４ａを形成する例につ
いて説明したが、図２４に示すように、窒化シリコン膜
１４ａよりも先に窒化シリコン膜１４ｂを形成しても良
い。このような場合においても、ｎ型ＭＩＳＦＥＴのチ
ャネル形成領域に引っ張り応力、ｐ型ＭＩＳＦＥＴのチ
ャネル形成領域に圧縮応力を別々に与えることができる
ため、ｎ型及びｐ型ＭＩＳＦＥＴのドレイン電流を同時
に増加することができる。
【０１０６】また、ｎ型ＭＩＳＦＥＴ上の窒化シリコン
膜１４ｂを等方性プラズマエッチングで除去する際、ゲ
ート電極６の表面のシリサイド層１２、ｎ型半導体領域
１０の表面のシリサイド層１２、ｎ型半導体領域１０の
表面におけるシリサイド層１２のサイドウォール９側の
端部、並びにサイドウォールスペーサ９を絶縁膜１３で
覆った状態で行うことにより、サイドウォールスペーサ
９の後退に関する問題、シリサイド層１２の削れに関す
る問題を生じることなく、ｎ型ＭＩＳＦＥＴ上の窒化シ
リコン膜１４ｂを等方性プラズマエッチングで除去する
ことができる。
膜１４ｂを等方性プラズマエッチングで除去する際、ゲ
ート電極６の表面のシリサイド層１２、ｎ型半導体領域
１０の表面のシリサイド層１２、ｎ型半導体領域１０の
表面におけるシリサイド層１２のサイドウォール９側の
端部、並びにサイドウォールスペーサ９を絶縁膜１３で
覆った状態で行うことにより、サイドウォールスペーサ
９の後退に関する問題、シリサイド層１２の削れに関す
る問題を生じることなく、ｎ型ＭＩＳＦＥＴ上の窒化シ
リコン膜１４ｂを等方性プラズマエッチングで除去する
ことができる。
【０１０７】なお、実施形態１及びその変形例では、酸
化シリコン膜からなる絶縁膜１３を窒化シリコン膜１４
ａの加工時のエッチングストッパとして用いた例につい
て説明したが、これに限定されるものではなく、窒化シ
リコン膜１４ａの等方性ドライエッチングに対して選択
比がとれるものであれば他の絶縁膜を用いてもよい。
化シリコン膜からなる絶縁膜１３を窒化シリコン膜１４
ａの加工時のエッチングストッパとして用いた例につい
て説明したが、これに限定されるものではなく、窒化シ
リコン膜１４ａの等方性ドライエッチングに対して選択
比がとれるものであれば他の絶縁膜を用いてもよい。
【０１０８】（実施形態２）図２５は、本発明の実施形
態２である半導体装置の概略構成を示す模式的断面図で
あり、図２６及び図２７は、本発明の実施形態２である
半導体装置の製造工程中における模式的断面図である。
図２５乃至図２７において、向かって左側がｎ型ＭＩＳ
ＦＥＴであり、右側がｐ型ＭＩＳＦＥＴである。図２５
に示すように、本実施形態２の半導体装置は、前述の実
施形態１においてエッチングストッパとして使用された
絶縁膜１３を除去した構成となっている。
態２である半導体装置の概略構成を示す模式的断面図で
あり、図２６及び図２７は、本発明の実施形態２である
半導体装置の製造工程中における模式的断面図である。
図２５乃至図２７において、向かって左側がｎ型ＭＩＳ
ＦＥＴであり、右側がｐ型ＭＩＳＦＥＴである。図２５
に示すように、本実施形態２の半導体装置は、前述の実
施形態１においてエッチングストッパとして使用された
絶縁膜１３を除去した構成となっている。
【０１０９】前述の実施形態１のように絶縁膜１３を残
した場合（図１８参照）、ゲート電極６、サイドウォー
ルスペーサ９及び絶縁膜１３による段差部３５ａの最下
部に窒化シリコン膜（１４ａ，１４ｂ）の応力が集中す
るため、窒化シリコン膜（１４ａ，１４ｂ）の応力の起
点がサイドウォールスペーサ９の側壁に残存する絶縁膜
１３によってＭＩＳＦＥＴのチャネル形成領域から離れ
てしまい、窒化シリコン膜（１４ａ，１４ｂ）の膜応力
によってチャネル形成領域に応力を発生させる効果が減
少してしまう。従って、絶縁膜１３は出来るだけ除去す
ることが望ましい。
した場合（図１８参照）、ゲート電極６、サイドウォー
ルスペーサ９及び絶縁膜１３による段差部３５ａの最下
部に窒化シリコン膜（１４ａ，１４ｂ）の応力が集中す
るため、窒化シリコン膜（１４ａ，１４ｂ）の応力の起
点がサイドウォールスペーサ９の側壁に残存する絶縁膜
１３によってＭＩＳＦＥＴのチャネル形成領域から離れ
てしまい、窒化シリコン膜（１４ａ，１４ｂ）の膜応力
によってチャネル形成領域に応力を発生させる効果が減
少してしまう。従って、絶縁膜１３は出来るだけ除去す
ることが望ましい。
【０１１０】但し、実施形態１のように、窒化シリコン
膜１４ｂよりも先に窒化シリコン膜１４ａを形成する場
合には、ｐ型ＭＩＳＦＥＴ上の窒化シリコン膜１４ａを
除去する工程において絶縁膜１３が必要であり、実施形
態１の変形例のように、窒化シリコン膜１４ａよりも先
に窒化シリコン膜１４ｂを形成する場合には、ｎ型ＭＩ
ＳＦＥＴ上の窒化シリコン膜１４ｂを除去する工程にお
いて絶縁膜１３が必要であるため、これらの工程を考慮
して絶縁膜１３を除去する。
膜１４ｂよりも先に窒化シリコン膜１４ａを形成する場
合には、ｐ型ＭＩＳＦＥＴ上の窒化シリコン膜１４ａを
除去する工程において絶縁膜１３が必要であり、実施形
態１の変形例のように、窒化シリコン膜１４ａよりも先
に窒化シリコン膜１４ｂを形成する場合には、ｎ型ＭＩ
ＳＦＥＴ上の窒化シリコン膜１４ｂを除去する工程にお
いて絶縁膜１３が必要であるため、これらの工程を考慮
して絶縁膜１３を除去する。
【０１１１】窒化シリコン膜１４ｂよりも先に窒化シリ
コン膜１４ａを形成する場合、ｎ型ＭＩＳＦＥＴ上の絶
縁膜１３の除去は、図２６に示すように、窒化シリコン
膜１４ａを形成する工程の前に行い、ｐ型ＭＩＳＦＥＴ
上の絶縁膜１３の除去は、図２７に示すように、ｐ型Ｍ
ＩＳＦＥＴ上の窒化シリコン膜１４ａを除去した後に行
う。
コン膜１４ａを形成する場合、ｎ型ＭＩＳＦＥＴ上の絶
縁膜１３の除去は、図２６に示すように、窒化シリコン
膜１４ａを形成する工程の前に行い、ｐ型ＭＩＳＦＥＴ
上の絶縁膜１３の除去は、図２７に示すように、ｐ型Ｍ
ＩＳＦＥＴ上の窒化シリコン膜１４ａを除去した後に行
う。
【０１１２】窒化シリコン膜１４ａよりも先に窒化シリ
コン膜１４ｂを形成する場合、ｐ型ＭＩＳＦＥＴ上の絶
縁膜１３の除去は、窒化シリコン膜１４ｂを形成する工
程の前に行い、ｎ型ＭＩＳＦＥＴ上の絶縁膜１３の除去
は、ｎ型ＭＩＳＦＥＴ上の窒化シリコン膜１４ｂを除去
した後に行う。ｎ型ＭＩＳＦＥＴ上の絶縁膜１３の除去
は、ｐ型ＭＩＳＦＥＴ上を例えばフォトレジストマスク
等で覆った状態で行い、ｐ型ＭＩＳＦＥＴ上の絶縁膜１
３の除去は、ｎ型ＭＩＳＦＥＴ上を例えばフォトレジス
トマスク等で覆った状態で行う。
コン膜１４ｂを形成する場合、ｐ型ＭＩＳＦＥＴ上の絶
縁膜１３の除去は、窒化シリコン膜１４ｂを形成する工
程の前に行い、ｎ型ＭＩＳＦＥＴ上の絶縁膜１３の除去
は、ｎ型ＭＩＳＦＥＴ上の窒化シリコン膜１４ｂを除去
した後に行う。ｎ型ＭＩＳＦＥＴ上の絶縁膜１３の除去
は、ｐ型ＭＩＳＦＥＴ上を例えばフォトレジストマスク
等で覆った状態で行い、ｐ型ＭＩＳＦＥＴ上の絶縁膜１
３の除去は、ｎ型ＭＩＳＦＥＴ上を例えばフォトレジス
トマスク等で覆った状態で行う。
【０１１３】ｎ型ＭＩＳＦＥＴ上、若しくはｐ型ＭＩＳ
ＦＥＴ上の絶縁膜１３の除去は、段差部にエッチング残
りが発生しない等方性ドライエッチングで行うことが望
ましい。酸化シリコン膜からなる絶縁膜１３の等方性ド
ライエッチングとしては、一般的に、ＣＦ４にＨ２ガス
を混合したガス、或いはＣＦ３ガスを用いた等方性プラ
ズマエッチングが使用されている。この等方性プラズマ
エッチングでは、シリコンやシリサイド層に対して十分
に選択比をとることができるため、ｐ基板１、シリサイ
ド層１２、並びにサイドウォールスペーサ９等が大きく
削られてしまう様なことはない。
ＦＥＴ上の絶縁膜１３の除去は、段差部にエッチング残
りが発生しない等方性ドライエッチングで行うことが望
ましい。酸化シリコン膜からなる絶縁膜１３の等方性ド
ライエッチングとしては、一般的に、ＣＦ４にＨ２ガス
を混合したガス、或いはＣＦ３ガスを用いた等方性プラ
ズマエッチングが使用されている。この等方性プラズマ
エッチングでは、シリコンやシリサイド層に対して十分
に選択比をとることができるため、ｐ基板１、シリサイ
ド層１２、並びにサイドウォールスペーサ９等が大きく
削られてしまう様なことはない。
【０１１４】なお、本実施形態２では、ｎ型ＭＩＳＦＥ
Ｔ上及びｐ型ＭＩＳＦＥＴ上の両方の絶縁膜１３を除去
する例について説明したが、何れか一方の絶縁膜１３を
残すようにしても良い。
Ｔ上及びｐ型ＭＩＳＦＥＴ上の両方の絶縁膜１３を除去
する例について説明したが、何れか一方の絶縁膜１３を
残すようにしても良い。
【０１１５】（実施形態３）図２８は、本発明の実施形
態３である半導体装置の製造工程中における模式的断面
図である。図２８において、向かって左側がｎ型ＭＩＳ
ＦＥＴであり、右側がｐ型ＭＩＳＦＥＴである。
態３である半導体装置の製造工程中における模式的断面
図である。図２８において、向かって左側がｎ型ＭＩＳ
ＦＥＴであり、右側がｐ型ＭＩＳＦＥＴである。
【０１１６】前述の実施形態１では、堆積法で形成され
た酸化シリコン膜からなる絶縁膜１３を窒化シリコン膜
１４ａの加工時のエッチングストッパとして用いた例に
ついて説明したが、本実施形態３では、熱酸化法で形成
された酸化シリコン膜からなる絶縁膜２１を窒化シリコ
ン膜１４ａの加工時のエッチングストッパとして用いて
いる。熱酸化法による絶縁膜２１の形成は、サリサイド
構造のｎ型及びｐ型ＭＩＳＦＥＴを形成する工程の後で
あって、窒化シリコン膜１４ａ及び１４ｂを形成する工
程の前に行う。
た酸化シリコン膜からなる絶縁膜１３を窒化シリコン膜
１４ａの加工時のエッチングストッパとして用いた例に
ついて説明したが、本実施形態３では、熱酸化法で形成
された酸化シリコン膜からなる絶縁膜２１を窒化シリコ
ン膜１４ａの加工時のエッチングストッパとして用いて
いる。熱酸化法による絶縁膜２１の形成は、サリサイド
構造のｎ型及びｐ型ＭＩＳＦＥＴを形成する工程の後で
あって、窒化シリコン膜１４ａ及び１４ｂを形成する工
程の前に行う。
【０１１７】熱酸化法では、図２８に示すように、ゲー
ト電極６の表面のシリサイド層１２上、及び半導体領域
（１０，１１）の表面のシリサイド層１２上にこれらの
シリサイド層１２を覆うようにして絶縁膜２１を選択的
に形成することができる。従って、前述の実施形態１の
ように、窒化シリコン膜１４ｂよりも先に窒化シリコン
膜１４ａを形成する場合や、前述の実施形態１の変形例
のように、窒化シリコン膜１４ａよりも先に窒化シリコ
ン膜１４ｂを形成する場合においても、窒化シリコン膜
（１４ａ，１４ｂ）を等方性ドライエッチングで加工す
る時に生じる不具合を絶縁膜２１で抑制することができ
る。
ト電極６の表面のシリサイド層１２上、及び半導体領域
（１０，１１）の表面のシリサイド層１２上にこれらの
シリサイド層１２を覆うようにして絶縁膜２１を選択的
に形成することができる。従って、前述の実施形態１の
ように、窒化シリコン膜１４ｂよりも先に窒化シリコン
膜１４ａを形成する場合や、前述の実施形態１の変形例
のように、窒化シリコン膜１４ａよりも先に窒化シリコ
ン膜１４ｂを形成する場合においても、窒化シリコン膜
（１４ａ，１４ｂ）を等方性ドライエッチングで加工す
る時に生じる不具合を絶縁膜２１で抑制することができ
る。
【０１１８】（実施形態４）図２９は、本発明の実施形
態４である半導体装置の製造工程中における模式的断面
図である。図２９において、向かって左側がｎ型ＭＩＳ
ＦＥＴであり、右側がｐ型ＭＩＳＦＥＴである。
態４である半導体装置の製造工程中における模式的断面
図である。図２９において、向かって左側がｎ型ＭＩＳ
ＦＥＴであり、右側がｐ型ＭＩＳＦＥＴである。
【０１１９】前述の実施形態１では、堆積法で形成され
た酸化シリコン膜からなる絶縁膜１３を窒化シリコン膜
１４ａの加工時のエッチングストッパとして用いた例に
ついて説明したが、本実施形態４では、サイドウォール
スペーサ９の側壁に形成された酸化シリコン膜からなる
サイドウォールスペーサ２２を窒化シリコン膜１４ａの
加工時のエッチングストッパとして用いている。サイド
ウォールスペーサ２２の形成は、サリサイド構造のｎ型
及びｐ型ＭＩＳＦＥＴを形成する工程の後であって、窒
化シリコン膜１４ａ及び１４ｂを形成する工程の前に行
う。サイドウォールスペーサ２２は、サイドウォールス
ペーサ９と同様の方法で形成される。
た酸化シリコン膜からなる絶縁膜１３を窒化シリコン膜
１４ａの加工時のエッチングストッパとして用いた例に
ついて説明したが、本実施形態４では、サイドウォール
スペーサ９の側壁に形成された酸化シリコン膜からなる
サイドウォールスペーサ２２を窒化シリコン膜１４ａの
加工時のエッチングストッパとして用いている。サイド
ウォールスペーサ２２の形成は、サリサイド構造のｎ型
及びｐ型ＭＩＳＦＥＴを形成する工程の後であって、窒
化シリコン膜１４ａ及び１４ｂを形成する工程の前に行
う。サイドウォールスペーサ２２は、サイドウォールス
ペーサ９と同様の方法で形成される。
【０１２０】このように、サイドウォールスペーサ９の
側壁に酸化シリコン膜からなるサイドウォールスペーサ
２２を形成することにより、半導体領域（１０，１１）
の表面におけるシリサイド層１２のサイドウォールスペ
ーサ９側の端部、並びにサイドウォールスペーサ９をサ
イドウォールスペーサ２２で覆うことができるため、前
述の実施形態１のように、窒化シリコン膜１４ｂよりも
先に窒化シリコン膜１４ａを形成する場合や、前述の実
施形態１の変形例のように、窒化シリコン膜１４ａより
も先に窒化シリコン膜１４ｂを形成する場合において
も、窒化シリコン膜（１４ａ，１４ｂ）を等方性ドライ
エッチングで加工する時に生じる不具合、特にサイドウ
ォールスペーサ９の後退に関する不具合をサイドウォー
ルスペーサ２２で抑制することができる。
側壁に酸化シリコン膜からなるサイドウォールスペーサ
２２を形成することにより、半導体領域（１０，１１）
の表面におけるシリサイド層１２のサイドウォールスペ
ーサ９側の端部、並びにサイドウォールスペーサ９をサ
イドウォールスペーサ２２で覆うことができるため、前
述の実施形態１のように、窒化シリコン膜１４ｂよりも
先に窒化シリコン膜１４ａを形成する場合や、前述の実
施形態１の変形例のように、窒化シリコン膜１４ａより
も先に窒化シリコン膜１４ｂを形成する場合において
も、窒化シリコン膜（１４ａ，１４ｂ）を等方性ドライ
エッチングで加工する時に生じる不具合、特にサイドウ
ォールスペーサ９の後退に関する不具合をサイドウォー
ルスペーサ２２で抑制することができる。
【０１２１】なお、本実施形態４では、酸化シリコン膜
からなるサイドウォールスペーサ２２を窒化シリコン膜
（１４ａ，１４ｂ）の加工時のエッチングストッパとし
て用いた例について説明したが、これに限定されるもの
ではなく、窒化シリコン膜（１４ａ，１４ｂ）の加工時
の等方性ドライエッチングに対して選択比がとれるもの
であれば他の絶縁膜を用いてもよい。
からなるサイドウォールスペーサ２２を窒化シリコン膜
（１４ａ，１４ｂ）の加工時のエッチングストッパとし
て用いた例について説明したが、これに限定されるもの
ではなく、窒化シリコン膜（１４ａ，１４ｂ）の加工時
の等方性ドライエッチングに対して選択比がとれるもの
であれば他の絶縁膜を用いてもよい。
【０１２２】（実施形態５）図３０は、本発明の実施形
態５である半導体装置の概略構成を示す模式的断面図で
ある。図３０において、向かって左側がｎ型ＭＩＳＦＥ
Ｔであり、右側がｐ型ＭＩＳＦＥＴである。
態５である半導体装置の概略構成を示す模式的断面図で
ある。図３０において、向かって左側がｎ型ＭＩＳＦＥ
Ｔであり、右側がｐ型ＭＩＳＦＥＴである。
【０１２３】前述の実施形態１では、サリサイド構造の
相補型ＭＩＳＦＥＴを有する半導体装置に本発明を適用
した例について説明したが、本実施形態５では、シリサ
イド層を持たない相補型ＭＩＳＦＥＴを有する半導体装
置に本発明を適用した例について説明する。
相補型ＭＩＳＦＥＴを有する半導体装置に本発明を適用
した例について説明したが、本実施形態５では、シリサ
イド層を持たない相補型ＭＩＳＦＥＴを有する半導体装
置に本発明を適用した例について説明する。
【０１２４】図３０に示すように、本実施形態５の半導
体装置は、基本的に前述の実施形態１と同様の構成にな
っており、ｎ型及びｐ型ＭＩＳＦＥＴの構造が異なって
いる。即ち、本実施形態５のｎ型及びｐ型ＭＩＳＦＥＴ
は、ゲート電極６の表面、並びに半導体領域（１０，１
１）の表面にシリサイド層を持たない構造になってい
る。本実施形態５の半導体装置は、シリサイド層を形成
する工程を除いて前述の実施形態１で説明した方法で形
成されている。
体装置は、基本的に前述の実施形態１と同様の構成にな
っており、ｎ型及びｐ型ＭＩＳＦＥＴの構造が異なって
いる。即ち、本実施形態５のｎ型及びｐ型ＭＩＳＦＥＴ
は、ゲート電極６の表面、並びに半導体領域（１０，１
１）の表面にシリサイド層を持たない構造になってい
る。本実施形態５の半導体装置は、シリサイド層を形成
する工程を除いて前述の実施形態１で説明した方法で形
成されている。
【０１２５】ｐ型ＭＩＳＦＥＴ上の窒化シリコン膜１４
ａを等方性ドライエッチングで除去する際、実施形態１
のようにｐ型ＭＩＳＦＥＴがサリサイド構造の場合は、
シリサイド層１２がエッチングストッパの役目を果たす
ため、ゲート電極６においてはシリサイド層１２下の多
結晶シリコン膜、ソース領域及びドレイン領域において
はシリサイド層１２下のｐ型半導体領域１１が窒化シリ
コン膜１４ａの加工時のオーバーエッチングによって削
られてしまうことはないが、本実施形態５のようにｐ型
ＭＩＳＦＥＴがゲート電極６の表面やｐ型半導体領域１
１の表面にシリサイド層１２を持たない構造の場合は、
図２３に示すように、ゲート電極６の多結晶シリコン
膜、ソース領域及びドレイン領域のｐ型半導体領域１１
が削られてしまう。
ａを等方性ドライエッチングで除去する際、実施形態１
のようにｐ型ＭＩＳＦＥＴがサリサイド構造の場合は、
シリサイド層１２がエッチングストッパの役目を果たす
ため、ゲート電極６においてはシリサイド層１２下の多
結晶シリコン膜、ソース領域及びドレイン領域において
はシリサイド層１２下のｐ型半導体領域１１が窒化シリ
コン膜１４ａの加工時のオーバーエッチングによって削
られてしまうことはないが、本実施形態５のようにｐ型
ＭＩＳＦＥＴがゲート電極６の表面やｐ型半導体領域１
１の表面にシリサイド層１２を持たない構造の場合は、
図２３に示すように、ゲート電極６の多結晶シリコン
膜、ソース領域及びドレイン領域のｐ型半導体領域１１
が削られてしまう。
【０１２６】このような問題は、窒化シリコン膜１４ａ
を形成する工程の前に、ゲート電極６上、並びにｐ型半
導体領域１１上をエッチングストッパとして機能する絶
縁膜１３で覆っておくことにより解決することができ
る。
を形成する工程の前に、ゲート電極６上、並びにｐ型半
導体領域１１上をエッチングストッパとして機能する絶
縁膜１３で覆っておくことにより解決することができ
る。
【０１２７】本実施形態５ではエッチングストッパとし
て絶縁膜１３を用いている。この絶縁膜１３は堆積法で
形成されている。堆積法は、ゲート電極６上及びｐ型半
導体領域１１上を一括して絶縁膜１３で覆うことができ
るため、ゲート電極６及びｐ型半導体領域１１の削れを
同時に抑制できる。
て絶縁膜１３を用いている。この絶縁膜１３は堆積法で
形成されている。堆積法は、ゲート電極６上及びｐ型半
導体領域１１上を一括して絶縁膜１３で覆うことができ
るため、ゲート電極６及びｐ型半導体領域１１の削れを
同時に抑制できる。
【０１２８】なお、本実施形態５では、窒化シリコン膜
１４ｂよりも先に窒化シリコン膜１４ａを形成する例に
ついて説明したが、窒化シリコン膜１４ａよりも先に窒
化シリコン膜１４ｂを形成する場合においても、同様の
効果が得られる。
１４ｂよりも先に窒化シリコン膜１４ａを形成する例に
ついて説明したが、窒化シリコン膜１４ａよりも先に窒
化シリコン膜１４ｂを形成する場合においても、同様の
効果が得られる。
【０１２９】また、本実施形態５では、エッチングスト
ッパとして絶縁膜１３を用いた例について説明したが、
熱酸化法で形成した絶縁膜２１をエッチングストッパと
して用いる場合においても、同様の効果が得られる。
ッパとして絶縁膜１３を用いた例について説明したが、
熱酸化法で形成した絶縁膜２１をエッチングストッパと
して用いる場合においても、同様の効果が得られる。
【０１３０】また、本実施形態５のシリサイド層を持た
ないＭＩＳＦＥＴは、例えば、前述した実施形態１〜４
のシリサイド層を持つＭＩＳＦＥＴと同一基板上に形成
され、ソース領域又はドレイン領域と基板との間の（接
合）リーク電流を低減したいＭＩＳＦＥＴ及び回路を構
成する。即ち、接合リーク電流を低減する必要のあるＭ
ＩＳＦＥＴを本実施形態５のシリサイド層を持たないＭ
ＩＳＦＥＴで構成し、高速動作を必要とするＭＩＳＦＥ
Ｔを実施形態１〜４のシリサイド層を持つＭＩＳＦＥＴ
で形成する。これにより、低消費電力化及び高速動作が
図れる。
ないＭＩＳＦＥＴは、例えば、前述した実施形態１〜４
のシリサイド層を持つＭＩＳＦＥＴと同一基板上に形成
され、ソース領域又はドレイン領域と基板との間の（接
合）リーク電流を低減したいＭＩＳＦＥＴ及び回路を構
成する。即ち、接合リーク電流を低減する必要のあるＭ
ＩＳＦＥＴを本実施形態５のシリサイド層を持たないＭ
ＩＳＦＥＴで構成し、高速動作を必要とするＭＩＳＦＥ
Ｔを実施形態１〜４のシリサイド層を持つＭＩＳＦＥＴ
で形成する。これにより、低消費電力化及び高速動作が
図れる。
【０１３１】また、絶縁膜１３は、シリサイド層を持た
ないＭＩＳＦＥＴ及びシリサイド層を持つＭＩＳＦＥＴ
上に同一工程で堆積することができるので、製造工程を
増やさずに低消費電力及び高速動作が可能な半導体装置
を形成することができる。
ないＭＩＳＦＥＴ及びシリサイド層を持つＭＩＳＦＥＴ
上に同一工程で堆積することができるので、製造工程を
増やさずに低消費電力及び高速動作が可能な半導体装置
を形成することができる。
【０１３２】また、シリサイド層を持つＭＩＳＦＥＴと
シリサイド層を持たないＭＩＳＦＥＴとを同一基板に形
成する場合、シリサイド層を持つＭＩＳＦＥＴにおいて
は、図２５に示すように、エッチングストッパとして機
能する絶縁膜１３を設けない構造とし、シリサイド層を
持たないＭＩＳＦＥＴにおいては、図３０に示すよう
に、エッチングストッパとして機能する絶縁膜１３を設
けた構造としても良い。
シリサイド層を持たないＭＩＳＦＥＴとを同一基板に形
成する場合、シリサイド層を持つＭＩＳＦＥＴにおいて
は、図２５に示すように、エッチングストッパとして機
能する絶縁膜１３を設けない構造とし、シリサイド層を
持たないＭＩＳＦＥＴにおいては、図３０に示すよう
に、エッチングストッパとして機能する絶縁膜１３を設
けた構造としても良い。
【０１３３】この場合、シリサイド層を持つＭＩＳＦＥ
Ｔ上の絶縁膜１３の除去は、シリサイド層を持つＭＩＳ
ＦＥＴのチャネル形成領域に応力を発生させる第１の膜
を先に形成するか、それともシリサイド層を持たないＭ
ＩＳＦＥＴのチャネル形成領域に応力を発生させる第２
の膜を先に形成するかで異なる。例えば、シリサイド層
を持つＭＩＳＦＥＴがｎ型、シリサイド層を持たないＭ
ＩＳＦＥＴがｐ型の場合、第１の膜（窒化シリコン膜１
４ａ）を先に形成する場合は、図２６（図中右側のｐ型
ＭＩＳＦＥＴをシリサイド層を持たないｐ型ＭＩＳＦＥ
Ｔに置き換えて参照）に示すように、窒化シリコン膜１
４ａを形成する工程の前に、シリサイド層を持つＭＩＳ
ＦＥＴ上の絶縁膜１３を選択的に除去し、第２の膜（窒
化シリコン膜１４ｂ）を先に形成する場合は、シリサイ
ド層を持つＭＩＳＦＥＴ上の窒化シリコン膜１４ｂを選
択的に除去する工程の後であって、窒化シリコン膜１４
ａを形成する工程の前に、シリサイド層を持つＭＩＳＦ
ＥＴ上の絶縁膜１３を選択的に除去する。また、シリサ
イド層を持つＭＩＳＦＥＴがｐ型、シリサイド層を持た
ないＭＩＳＦＥＴがｎ型の場合も、同様にして、シリサ
イド層を持つＭＩＳＦＥＴ上の絶縁膜１３を選択的に除
去する。
Ｔ上の絶縁膜１３の除去は、シリサイド層を持つＭＩＳ
ＦＥＴのチャネル形成領域に応力を発生させる第１の膜
を先に形成するか、それともシリサイド層を持たないＭ
ＩＳＦＥＴのチャネル形成領域に応力を発生させる第２
の膜を先に形成するかで異なる。例えば、シリサイド層
を持つＭＩＳＦＥＴがｎ型、シリサイド層を持たないＭ
ＩＳＦＥＴがｐ型の場合、第１の膜（窒化シリコン膜１
４ａ）を先に形成する場合は、図２６（図中右側のｐ型
ＭＩＳＦＥＴをシリサイド層を持たないｐ型ＭＩＳＦＥ
Ｔに置き換えて参照）に示すように、窒化シリコン膜１
４ａを形成する工程の前に、シリサイド層を持つＭＩＳ
ＦＥＴ上の絶縁膜１３を選択的に除去し、第２の膜（窒
化シリコン膜１４ｂ）を先に形成する場合は、シリサイ
ド層を持つＭＩＳＦＥＴ上の窒化シリコン膜１４ｂを選
択的に除去する工程の後であって、窒化シリコン膜１４
ａを形成する工程の前に、シリサイド層を持つＭＩＳＦ
ＥＴ上の絶縁膜１３を選択的に除去する。また、シリサ
イド層を持つＭＩＳＦＥＴがｐ型、シリサイド層を持た
ないＭＩＳＦＥＴがｎ型の場合も、同様にして、シリサ
イド層を持つＭＩＳＦＥＴ上の絶縁膜１３を選択的に除
去する。
【０１３４】（実施形態６）図３１は、本発明の実施形
態６である半導体装置の概略構成を示す模式的断面図で
あり、図３２乃至図３５は、本発明の実施形態６である
半導体装置の製造工程中における模式的断面図である。
図３１乃至図３５において、向かって左側がｎ型ＭＩＳ
ＦＥＴであり、右側がｐ型ＭＩＳＦＥＴである。
態６である半導体装置の概略構成を示す模式的断面図で
あり、図３２乃至図３５は、本発明の実施形態６である
半導体装置の製造工程中における模式的断面図である。
図３１乃至図３５において、向かって左側がｎ型ＭＩＳ
ＦＥＴであり、右側がｐ型ＭＩＳＦＥＴである。
【０１３５】本実施形態６は、ｎ型ＭＩＳＦＥＴのチャ
ネル形成領域に引っ張り応力を発生させる膜上に、ｐ型
ＭＩＳＦＥＴのチャネル形成領域に圧縮応力を発生させ
る膜を重ねて、ｎ型及びｐ型ＭＩＳＦＥＴのドレイン電
流の増加を狙ったものである。
ネル形成領域に引っ張り応力を発生させる膜上に、ｐ型
ＭＩＳＦＥＴのチャネル形成領域に圧縮応力を発生させ
る膜を重ねて、ｎ型及びｐ型ＭＩＳＦＥＴのドレイン電
流の増加を狙ったものである。
【０１３６】図３１に示すように、ｎ型及びｐ型ＭＩＳ
ＦＥＴは、窒化シリコン膜１４ａで覆われている。ま
た、ｐ型ＭＩＳＦＥＴは、窒化シリコン膜１４ｂで覆わ
れている。即ち、ｎ型ＭＩＳＦＥＴ上には窒化シリコン
膜１４ａのみが存在し、ｐ型ＭＩＳＦＥＴ上には窒化シ
リコン膜１４ａ及び１４ｂが存在している。
ＦＥＴは、窒化シリコン膜１４ａで覆われている。ま
た、ｐ型ＭＩＳＦＥＴは、窒化シリコン膜１４ｂで覆わ
れている。即ち、ｎ型ＭＩＳＦＥＴ上には窒化シリコン
膜１４ａのみが存在し、ｐ型ＭＩＳＦＥＴ上には窒化シ
リコン膜１４ａ及び１４ｂが存在している。
【０１３７】ｎ型ＭＩＳＦＥＴ上には窒化シリコン膜１
４ａのみが存在しているため、ｎ型ＭＩＳＦＥＴのチャ
ネル形成領域には窒化シリコン膜１４ａの引っ張り応力
のみが加わるが、ｐ型ＭＩＳＦＥＴ上には窒化シリコン
膜１４ａ及び１４ｂが存在しているため、ｐ型ＭＩＳＦ
ＥＴのチャネル形成領域には窒化シリコン膜１４ａの引
っ張り応力及び窒化シリコン膜１４ｂの圧縮応力が加わ
る。従って、少なくとも窒化シリコン膜１４ａの引っ張
り応力よりも絶対値が大きい圧縮応力をもつ窒化シリコ
ン膜１４ｂを用いるこで、ｐ型ＭＩＳＦＥＴのチャネル
形成領域に圧縮応力を発生させることができる。
４ａのみが存在しているため、ｎ型ＭＩＳＦＥＴのチャ
ネル形成領域には窒化シリコン膜１４ａの引っ張り応力
のみが加わるが、ｐ型ＭＩＳＦＥＴ上には窒化シリコン
膜１４ａ及び１４ｂが存在しているため、ｐ型ＭＩＳＦ
ＥＴのチャネル形成領域には窒化シリコン膜１４ａの引
っ張り応力及び窒化シリコン膜１４ｂの圧縮応力が加わ
る。従って、少なくとも窒化シリコン膜１４ａの引っ張
り応力よりも絶対値が大きい圧縮応力をもつ窒化シリコ
ン膜１４ｂを用いるこで、ｐ型ＭＩＳＦＥＴのチャネル
形成領域に圧縮応力を発生させることができる。
【０１３８】なお、本実施形態６では、圧縮応力を持つ
窒化シリコン膜１４ｂが引っ張り応力を持つ窒化シリコ
ン膜１４ａよりも上層に形成されているため、ｐ型ＭＩ
ＳＦＥＴのチャネル形成領域に対する膜応力の起点は、
窒化シリコン膜１４ａよりも窒化シリコン膜１４ｂの方
が遠くなっている。従って、このような場合には、窒化
シリコン膜１４ａの引っ張り応力よりも絶対値が２倍以
上の圧縮応力をもつ窒化シリコン膜１４ｂを用いること
が望ましい。
窒化シリコン膜１４ｂが引っ張り応力を持つ窒化シリコ
ン膜１４ａよりも上層に形成されているため、ｐ型ＭＩ
ＳＦＥＴのチャネル形成領域に対する膜応力の起点は、
窒化シリコン膜１４ａよりも窒化シリコン膜１４ｂの方
が遠くなっている。従って、このような場合には、窒化
シリコン膜１４ａの引っ張り応力よりも絶対値が２倍以
上の圧縮応力をもつ窒化シリコン膜１４ｂを用いること
が望ましい。
【０１３９】次に、本実施形態６の半導体装置の製造に
ついて、図３２乃至図３５を用いて説明する。図３２に
示すように、前述の実施形態１と同様のプロセスで、サ
リサイド構造のｎ型及びｐ型ＭＩＳＦＥＴを形成する。
ついて、図３２乃至図３５を用いて説明する。図３２に
示すように、前述の実施形態１と同様のプロセスで、サ
リサイド構造のｎ型及びｐ型ＭＩＳＦＥＴを形成する。
【０１４０】次に、図３３に示すように、ｎ型及びｐ型
ＭＩＳＦＥＴ上を含むｐ型基板１の回路形成面上の全面
に、例えば１００〜１２０ｎｍ程度の厚さの窒化シリコ
ン膜１４ａをプラズマＣＶＤ法で形成する。窒化シリコ
ン膜１４ａの形成は、例えば高周波電力３５０〜４００
Ｗの条件で行なう。
ＭＩＳＦＥＴ上を含むｐ型基板１の回路形成面上の全面
に、例えば１００〜１２０ｎｍ程度の厚さの窒化シリコ
ン膜１４ａをプラズマＣＶＤ法で形成する。窒化シリコ
ン膜１４ａの形成は、例えば高周波電力３５０〜４００
Ｗの条件で行なう。
【０１４１】次に、図３４に示すように、ｎ型及びｐ型
ＭＩＳＦＥＴ上を含むｐ型基板１上の全面に、例えば５
０ｎｍ程度の厚さの酸化シリコン膜からなる絶縁膜１５
をＣＶＤ法で形成し、その後、ｎ型及びｐ型ＭＩＳＦＥ
Ｔ上を含むｐ型基板１上の全面に、例えば１００〜２０
０ｎｍ程度の厚さの窒化シリコン膜１４ｂをプラズマＣ
ＶＤ法で形成する。窒化シリコン膜１４ｂの形成は、例
えば高周波電力６００〜７００Ｗの条件で行なう。
ＭＩＳＦＥＴ上を含むｐ型基板１上の全面に、例えば５
０ｎｍ程度の厚さの酸化シリコン膜からなる絶縁膜１５
をＣＶＤ法で形成し、その後、ｎ型及びｐ型ＭＩＳＦＥ
Ｔ上を含むｐ型基板１上の全面に、例えば１００〜２０
０ｎｍ程度の厚さの窒化シリコン膜１４ｂをプラズマＣ
ＶＤ法で形成する。窒化シリコン膜１４ｂの形成は、例
えば高周波電力６００〜７００Ｗの条件で行なう。
【０１４２】この工程において、最終的にｐ型ＭＩＳＦ
ＥＴのチャネル形成領域に圧縮応力が発生するように、
少なくとも窒化シリコン膜１４ａの引っ張り応力よりも
絶対値が大きい圧縮応力を持つ窒化シリコン膜１４ｂを
形成する。本実施形態では、窒化シリコン膜１４ａの引
っ張り応力よりも絶対値が２倍以上の圧縮応力をもつよ
うに窒化シリコン膜１４ｂを形成した。
ＥＴのチャネル形成領域に圧縮応力が発生するように、
少なくとも窒化シリコン膜１４ａの引っ張り応力よりも
絶対値が大きい圧縮応力を持つ窒化シリコン膜１４ｂを
形成する。本実施形態では、窒化シリコン膜１４ａの引
っ張り応力よりも絶対値が２倍以上の圧縮応力をもつよ
うに窒化シリコン膜１４ｂを形成した。
【０１４３】次に、窒化シリコン膜１４ｂ上に、ｐ型Ｍ
ＩＳＦＥＴ上を選択的に覆うフォトレジストマスクＲＭ
３を形成し、その後、フォトレジストマスクＲＭ３をエ
ッチングマスクにしてエッチング処理を施して、図３５
に示すように、ｎ型ＭＩＳＦＥＴ上の窒化シリコン膜１
４ｂを除去する。窒化シリコン膜１４ｂの加工は等方性
ドライエッチングで行う。この後、フォトレジストマス
クＲＭ３を除去することにより、図３１に示す状態とな
る。
ＩＳＦＥＴ上を選択的に覆うフォトレジストマスクＲＭ
３を形成し、その後、フォトレジストマスクＲＭ３をエ
ッチングマスクにしてエッチング処理を施して、図３５
に示すように、ｎ型ＭＩＳＦＥＴ上の窒化シリコン膜１
４ｂを除去する。窒化シリコン膜１４ｂの加工は等方性
ドライエッチングで行う。この後、フォトレジストマス
クＲＭ３を除去することにより、図３１に示す状態とな
る。
【０１４４】このように、ｎ型及びｐ型ＭＩＳＦＥＴ上
に窒化シリコン膜１４ａを形成し、その後、ｐ型ＭＩＳ
ＦＥＴ上に、窒化シリコン膜１４ａの引っ張り応力より
も絶対値が大きい圧縮応力を持つ窒化シリコン膜１４ｂ
を選択的に形成することにより、ｐ型ＭＩＳＦＥＴのチ
ャネル形成領域に圧縮応力を発生させることができるた
め、本実施形態においても、ｎ型ＭＩＳＦＥＴ及びｐ型
ＭＩＳＦＥＴのドレイン電流を同時に増加することがで
きる。
に窒化シリコン膜１４ａを形成し、その後、ｐ型ＭＩＳ
ＦＥＴ上に、窒化シリコン膜１４ａの引っ張り応力より
も絶対値が大きい圧縮応力を持つ窒化シリコン膜１４ｂ
を選択的に形成することにより、ｐ型ＭＩＳＦＥＴのチ
ャネル形成領域に圧縮応力を発生させることができるた
め、本実施形態においても、ｎ型ＭＩＳＦＥＴ及びｐ型
ＭＩＳＦＥＴのドレイン電流を同時に増加することがで
きる。
【０１４５】また、本実施形態６では、ｐ型ＭＩＳＦＥ
Ｔ上の窒化シリコン膜１４ａの除去を行っていないた
め、前述の実施形態１のようにエッチングストッパとし
て機能する絶縁膜１３を形成する必要がない。従って、
前述の実施形態１と比較して製造工程数を簡略化でき
る。
Ｔ上の窒化シリコン膜１４ａの除去を行っていないた
め、前述の実施形態１のようにエッチングストッパとし
て機能する絶縁膜１３を形成する必要がない。従って、
前述の実施形態１と比較して製造工程数を簡略化でき
る。
【０１４６】なお、本実施形態６では、ｎ型及びｐ型Ｍ
ＩＳＦＥＴ上を覆う窒化シリコン膜１４ａの後に、ｐ型
ＭＩＳＦＥＴ上のみを覆う窒化シリコン膜１４ｂを形成
した例について説明したが、ｐ型ＭＩＳＦＥＴ上のみを
覆う窒化シリコン膜１４ｂは、ｎ型及びｐ型ＭＩＳＦＥ
Ｔ上を覆う窒化シリコン膜１４ａの前に形成しても良
い。但し、この場合は、前述の実施形態１のように、窒
化シリコン膜１４ｂの加工時にエッチングストッパとし
て機能する絶縁膜が必要となる。
ＩＳＦＥＴ上を覆う窒化シリコン膜１４ａの後に、ｐ型
ＭＩＳＦＥＴ上のみを覆う窒化シリコン膜１４ｂを形成
した例について説明したが、ｐ型ＭＩＳＦＥＴ上のみを
覆う窒化シリコン膜１４ｂは、ｎ型及びｐ型ＭＩＳＦＥ
Ｔ上を覆う窒化シリコン膜１４ａの前に形成しても良
い。但し、この場合は、前述の実施形態１のように、窒
化シリコン膜１４ｂの加工時にエッチングストッパとし
て機能する絶縁膜が必要となる。
【０１４７】図３６は、本発明の実施形態６の変形例で
ある半導体装置の概略構成を示す模式的断面図である。
図３６において、向かって左側がｎ型ＭＩＳＦＥＴであ
り、右側がｐ型ＭＩＳＦＥＴである。
ある半導体装置の概略構成を示す模式的断面図である。
図３６において、向かって左側がｎ型ＭＩＳＦＥＴであ
り、右側がｐ型ＭＩＳＦＥＴである。
【０１４８】前述の実施形態６では、ｎ型及びｐ型ＭＩ
ＳＦＥＴ上に引っ張り応力を持つ窒化シリコン膜１４ａ
を形成し、更に、ｐ型ＭＩＳＦＥＴ上に、窒化シリコン
膜１４ａの引っ張り応力よりも絶対値が大きい圧縮応力
を持つ窒化シリコン膜１４ｂを選択的に形成して、ｎ型
及びｐ型ＭＩＳＦＥＴのドレイン電流を同時に増加させ
た例について説明したが、図３６に示すように、ｎ型及
びｐ型ＭＩＳＦＥＴ上に圧縮応力を持つ窒化シリコン膜
１４ｂを形成し、更に、ｎ型ＭＩＳＦＥＴ上に、窒化シ
リコン膜１４ｂの圧縮応力よりも絶対値が大きい引っ張
り応力を持つ窒化シリコン膜１４ａを選択的に形成して
も良い。このような場合においても、ｎ型ＭＩＳＦＥＴ
及びｐ型ＭＩＳＦＥＴのドレイン電流を同時に増加する
ことができる。
ＳＦＥＴ上に引っ張り応力を持つ窒化シリコン膜１４ａ
を形成し、更に、ｐ型ＭＩＳＦＥＴ上に、窒化シリコン
膜１４ａの引っ張り応力よりも絶対値が大きい圧縮応力
を持つ窒化シリコン膜１４ｂを選択的に形成して、ｎ型
及びｐ型ＭＩＳＦＥＴのドレイン電流を同時に増加させ
た例について説明したが、図３６に示すように、ｎ型及
びｐ型ＭＩＳＦＥＴ上に圧縮応力を持つ窒化シリコン膜
１４ｂを形成し、更に、ｎ型ＭＩＳＦＥＴ上に、窒化シ
リコン膜１４ｂの圧縮応力よりも絶対値が大きい引っ張
り応力を持つ窒化シリコン膜１４ａを選択的に形成して
も良い。このような場合においても、ｎ型ＭＩＳＦＥＴ
及びｐ型ＭＩＳＦＥＴのドレイン電流を同時に増加する
ことができる。
【０１４９】なお、図３６では、ｎ型及びｐ型ＭＩＳＦ
ＥＴ上を覆う窒化シリコン膜１４ｂの後に、ｎ型ＭＩＳ
ＦＥＴ上のみを覆う窒化シリコン膜１４ａを形成した例
について図示しているが、ｎ型ＭＩＳＦＥＴ上のみを覆
う窒化シリコン膜１４ａは、ｎ型及びｐ型ＭＩＳＦＥＴ
上を覆う窒化シリコン膜１４ｂの前に形成しても良い。
但し、この場合は、前述の実施形態１のように、窒化シ
リコン膜１４ｂの加工時にエッチングストッパとして機
能する絶縁膜が必要となる。
ＥＴ上を覆う窒化シリコン膜１４ｂの後に、ｎ型ＭＩＳ
ＦＥＴ上のみを覆う窒化シリコン膜１４ａを形成した例
について図示しているが、ｎ型ＭＩＳＦＥＴ上のみを覆
う窒化シリコン膜１４ａは、ｎ型及びｐ型ＭＩＳＦＥＴ
上を覆う窒化シリコン膜１４ｂの前に形成しても良い。
但し、この場合は、前述の実施形態１のように、窒化シ
リコン膜１４ｂの加工時にエッチングストッパとして機
能する絶縁膜が必要となる。
【０１５０】（実施形態７）図３７は、本発明の実施形
態７である半導体装置の概略構成を示す模式的断面図で
あり、図３８及び図３９は、本発明の実施形態７である
半導体装置の製造工程中における模式的断面図である。
図３７乃至図３９において、向かって左側がｎ型ＭＩＳ
ＦＥＴであり、右側がｐ型ＭＩＳＦＥＴである。本実施
形態７は、１つの窒化シリコン膜で、ｎ型及びｐ型ＭＩ
ＳＦＥＴのドレイン電流の増加を狙ったものである。
態７である半導体装置の概略構成を示す模式的断面図で
あり、図３８及び図３９は、本発明の実施形態７である
半導体装置の製造工程中における模式的断面図である。
図３７乃至図３９において、向かって左側がｎ型ＭＩＳ
ＦＥＴであり、右側がｐ型ＭＩＳＦＥＴである。本実施
形態７は、１つの窒化シリコン膜で、ｎ型及びｐ型ＭＩ
ＳＦＥＴのドレイン電流の増加を狙ったものである。
【０１５１】図３７に示すように、ｎ型及びｐ型ＭＩＳ
ＦＥＴは、１つの窒化シリコン膜２４で覆われている。
窒化シリコン膜２４は、ｎ型ＭＩＳＦＥＴのチャネル形
成領域に引っ張り応力を発生させる第１の部分２４ａ
と、ｐ型ＭＩＳＦＥＴのチャネル形成領域に圧縮応力を
発生させる第２の部分２４ｂとを有し、第１の部分２４
ａはｎ型ＭＩＳＦＥＴ上にそのゲート電極６を覆うよう
にして形成され、第２の部分２４ｂはｐ型ＭＩＳＦＥＴ
上にそのゲート電極６を覆うようにして形成されてい
る。第２の部分２４ｂは、Ｓｉ及びＮの元素濃度が第１
の部分２４ａよりも高くなっている。以下、本実施形態
７の半導体装置の製造について、図３８及び図３７を用
いて説明する。
ＦＥＴは、１つの窒化シリコン膜２４で覆われている。
窒化シリコン膜２４は、ｎ型ＭＩＳＦＥＴのチャネル形
成領域に引っ張り応力を発生させる第１の部分２４ａ
と、ｐ型ＭＩＳＦＥＴのチャネル形成領域に圧縮応力を
発生させる第２の部分２４ｂとを有し、第１の部分２４
ａはｎ型ＭＩＳＦＥＴ上にそのゲート電極６を覆うよう
にして形成され、第２の部分２４ｂはｐ型ＭＩＳＦＥＴ
上にそのゲート電極６を覆うようにして形成されてい
る。第２の部分２４ｂは、Ｓｉ及びＮの元素濃度が第１
の部分２４ａよりも高くなっている。以下、本実施形態
７の半導体装置の製造について、図３８及び図３７を用
いて説明する。
【０１５２】前述の実施形態１と同様のプロセスで、サ
リサイド構造のｎ型及びｐ型ＭＩＳＦＥＴを形成した
後、図３８に示すように、ｎ型及びｐ型ＭＩＳＦＥＴ上
を含むｐ型基板１の回路形成面上の全面に、ｎ型ＭＩＳ
ＦＥＴのチャネル形成領域に引っ張り応力を発生させる
窒化シリコン膜２４をプラズマＣＶＤ法で形成する。窒
化シリコン膜２４の形成は、例えば高周波電力３５０〜
４００Ｗの条件で行なう。
リサイド構造のｎ型及びｐ型ＭＩＳＦＥＴを形成した
後、図３８に示すように、ｎ型及びｐ型ＭＩＳＦＥＴ上
を含むｐ型基板１の回路形成面上の全面に、ｎ型ＭＩＳ
ＦＥＴのチャネル形成領域に引っ張り応力を発生させる
窒化シリコン膜２４をプラズマＣＶＤ法で形成する。窒
化シリコン膜２４の形成は、例えば高周波電力３５０〜
４００Ｗの条件で行なう。
【０１５３】次に、ｎ型ＭＩＳＦＥＴ上を覆い、かつｐ
型ＭＩＳＦＥＴ上に開口を有するフォトレジストマスク
ＲＭ４を窒化シリコン膜２４上に形成し、その後、図３
９に示すように、フォトレジストマスクＲＭ４をマスク
にして、フォトレジストマスクＲＭ４から露出する窒化
シリコン膜２４中（ｐ型ＭＩＳＦＥＴ上の窒化シリコン
膜２４中）に、Ｓｉ及びＮの元素をイオン打ち込み法で
導入する。イオン打ち込みは、膜の深さ方向全般にわた
ってこれらの元素が導入されるように、深さ方向におけ
る元素濃度のピーク値（Ｒｐ）が膜厚の１／２程度とな
る加速エネルギー、ドース量が１×１０１５／ｃｍ２以
上の条件で行う。この工程において、第１の部分２４ａ
と、この第１の部分２４ａよりも元素濃度が高い第２の
部分２４ｂとを有する窒化シリコン膜２４が形成され
る。
型ＭＩＳＦＥＴ上に開口を有するフォトレジストマスク
ＲＭ４を窒化シリコン膜２４上に形成し、その後、図３
９に示すように、フォトレジストマスクＲＭ４をマスク
にして、フォトレジストマスクＲＭ４から露出する窒化
シリコン膜２４中（ｐ型ＭＩＳＦＥＴ上の窒化シリコン
膜２４中）に、Ｓｉ及びＮの元素をイオン打ち込み法で
導入する。イオン打ち込みは、膜の深さ方向全般にわた
ってこれらの元素が導入されるように、深さ方向におけ
る元素濃度のピーク値（Ｒｐ）が膜厚の１／２程度とな
る加速エネルギー、ドース量が１×１０１５／ｃｍ２以
上の条件で行う。この工程において、第１の部分２４ａ
と、この第１の部分２４ａよりも元素濃度が高い第２の
部分２４ｂとを有する窒化シリコン膜２４が形成され
る。
【０１５４】次に、フォトレジストマスクＲＭ４を除去
した後、熱処理を施して窒化シリコン膜２４の第２の部
分２４ｂを活性化する。この工程において、窒化シリコ
ン膜２４の第２の部分２４ｂが体積膨張し、第２の部分
２４ｂがｐ型ＭＩＳＦＥＴのチャネル形成領域に圧縮応
力を発生させる膜に変換する。従って、図３７に示すよ
うに、窒化シリコン膜２４は、ｎ型ＭＩＳＦＥＴのチャ
ネル形成領域に引っ張り応力を発生させる第１の部分２
４ａと、ｐ型ＭＩＳＦＥＴのチャネル形成領域に圧縮応
力を発生させる第２の部分２４ｂとを有する構成とな
る。
した後、熱処理を施して窒化シリコン膜２４の第２の部
分２４ｂを活性化する。この工程において、窒化シリコ
ン膜２４の第２の部分２４ｂが体積膨張し、第２の部分
２４ｂがｐ型ＭＩＳＦＥＴのチャネル形成領域に圧縮応
力を発生させる膜に変換する。従って、図３７に示すよ
うに、窒化シリコン膜２４は、ｎ型ＭＩＳＦＥＴのチャ
ネル形成領域に引っ張り応力を発生させる第１の部分２
４ａと、ｐ型ＭＩＳＦＥＴのチャネル形成領域に圧縮応
力を発生させる第２の部分２４ｂとを有する構成とな
る。
【０１５５】このようにして窒化シリコン膜２４を形成
することにより、本実施形態７においても、ｎ型ＭＩＳ
ＦＥＴ及びｐ型ＭＩＳＦＥＴのドレイン電流を同時に増
加することができる。
することにより、本実施形態７においても、ｎ型ＭＩＳ
ＦＥＴ及びｐ型ＭＩＳＦＥＴのドレイン電流を同時に増
加することができる。
【０１５６】また、本実施形態７では、ｐ型ＭＩＳＦＥ
Ｔ上の窒化シリコン膜２４の除去を行っていないため、
前述の実施形態１のようにエッチングストッパとして機
能する絶縁膜１３を形成する必要がない。従って、前述
の実施形態１と比較して製造工程数を簡略化できる。
Ｔ上の窒化シリコン膜２４の除去を行っていないため、
前述の実施形態１のようにエッチングストッパとして機
能する絶縁膜１３を形成する必要がない。従って、前述
の実施形態１と比較して製造工程数を簡略化できる。
【０１５７】また、本実施形態７では、ｎ型及びｐ型Ｍ
ＩＳＦＥＴのドレイン電流が増加するように１つの窒化
シリコン膜２４で制御できるため、前述の実施形態１と
比較して、窒化シリコン膜の被膜工程が１回で済む。従
って、窒化シリコン膜の被膜工程とその加工工程を省略
でき、製造工程を簡略化できる。
ＩＳＦＥＴのドレイン電流が増加するように１つの窒化
シリコン膜２４で制御できるため、前述の実施形態１と
比較して、窒化シリコン膜の被膜工程が１回で済む。従
って、窒化シリコン膜の被膜工程とその加工工程を省略
でき、製造工程を簡略化できる。
【０１５８】図４０は、本発明の実施形態７の変形例で
ある半導体装置の製造工程中における模式的断面図であ
る。前述の実施形態７では、Ｓｉ及びＮの元素を導入す
る方法として、ｐ型基板１に対して垂直に元素をイオン
注入する方法を適用した場合を示したが、図４０に示す
ように、ｐ型基板１に対して斜めに元素をイオン注入す
る方法を適用しても良い。この場合、サイドウォールス
ペーサ９の側壁を覆っている窒化シリコン膜２４のゲー
ト側壁部分（段差部分）にも元素を導入することができ
る。この結果、より一層の圧縮応力発生効果を得ること
ができる。
ある半導体装置の製造工程中における模式的断面図であ
る。前述の実施形態７では、Ｓｉ及びＮの元素を導入す
る方法として、ｐ型基板１に対して垂直に元素をイオン
注入する方法を適用した場合を示したが、図４０に示す
ように、ｐ型基板１に対して斜めに元素をイオン注入す
る方法を適用しても良い。この場合、サイドウォールス
ペーサ９の側壁を覆っている窒化シリコン膜２４のゲー
ト側壁部分（段差部分）にも元素を導入することができ
る。この結果、より一層の圧縮応力発生効果を得ること
ができる。
【０１５９】（実施形態８）図４１は、本発明の実施形
態８である半導体装置の概略構成を示す模式的断面図で
ある。本実施形態８は、縦型ダブルゲート構造の相補型
ＭＩＳＦＥＴを有する半導体装置に本発明を適用した例
である。
態８である半導体装置の概略構成を示す模式的断面図で
ある。本実施形態８は、縦型ダブルゲート構造の相補型
ＭＩＳＦＥＴを有する半導体装置に本発明を適用した例
である。
【０１６０】図４１に示すように、本実施形態８の半導
体装置は、ＳＯＩ（Ｓilicon ＯnＩnsulator）構造の半
導体基板（以下、単に基板と呼ぶ）４０を主体に構成さ
れている。基板４０は、例えば、半導体層４０ａと、こ
の半導体層４０ａ上に設けられた絶縁層４０ｂと、この
絶縁層４０ｂ上に設けられた半導体層４０ｃとを有する
構成になっている。半導体層４０ａ及び４０ｃは例えば
単結晶シリコンからなり、絶縁層４０ｂは例えば酸化シ
リコンからなる。
体装置は、ＳＯＩ（Ｓilicon ＯnＩnsulator）構造の半
導体基板（以下、単に基板と呼ぶ）４０を主体に構成さ
れている。基板４０は、例えば、半導体層４０ａと、こ
の半導体層４０ａ上に設けられた絶縁層４０ｂと、この
絶縁層４０ｂ上に設けられた半導体層４０ｃとを有する
構成になっている。半導体層４０ａ及び４０ｃは例えば
単結晶シリコンからなり、絶縁層４０ｂは例えば酸化シ
リコンからなる。
【０１６１】半導体層４０ｃは、複数の素子形成部に分
割され、各素子形成部にｎ型ＭＩＳＦＥＴ、若しくはｐ
型ＭＩＳＦＥＴが形成されている。ｎ型ＭＩＳＦＥＴが
形成される半導体層４０ｃにはｐ型ウエル領域２が設け
られ、ｐ型ＭＩＳＦＥＴが形成される半導体層４０ｃに
はｎ型ウエル領域３が設けられている。各半導体層４０
ｃは、絶縁層４０ｂ上に設けられた絶縁膜４１で周囲を
囲まれ、互いに絶縁分離されている。
割され、各素子形成部にｎ型ＭＩＳＦＥＴ、若しくはｐ
型ＭＩＳＦＥＴが形成されている。ｎ型ＭＩＳＦＥＴが
形成される半導体層４０ｃにはｐ型ウエル領域２が設け
られ、ｐ型ＭＩＳＦＥＴが形成される半導体層４０ｃに
はｎ型ウエル領域３が設けられている。各半導体層４０
ｃは、絶縁層４０ｂ上に設けられた絶縁膜４１で周囲を
囲まれ、互いに絶縁分離されている。
【０１６２】本実施形態８のｎ型及びｐ型ＭＩＳＦＥＴ
は、チャネル形成領域として使用される半導体層４０ｃ
を基板４０の平面方向（表面方向）から２つのゲート電
極６で挟み込んだダブルゲート構造になっている。ま
た、ｎ型及びｐ型ＭＩＳＦＥＴは、ドレイン電流が基板
４０の厚さ方向に流れる縦型構造になっている。
は、チャネル形成領域として使用される半導体層４０ｃ
を基板４０の平面方向（表面方向）から２つのゲート電
極６で挟み込んだダブルゲート構造になっている。ま
た、ｎ型及びｐ型ＭＩＳＦＥＴは、ドレイン電流が基板
４０の厚さ方向に流れる縦型構造になっている。
【０１６３】ｎ型ＭＩＳＦＥＴのチャネル形成領域に引
っ張り応力を発生させる窒化シリコン膜１４ａは、ｎ型
ＭＩＳＦＥＴ上にその２つのゲート電極６を覆うように
して形成され、ｐ型ＭＩＳＦＥＴのチャネル形成領域に
圧縮応力を発生させる窒化シリコン膜１４ｂは、ｐ型Ｍ
ＩＳＦＥＴ上にその２つのゲート電極６を覆うようにし
て形成されている。
っ張り応力を発生させる窒化シリコン膜１４ａは、ｎ型
ＭＩＳＦＥＴ上にその２つのゲート電極６を覆うように
して形成され、ｐ型ＭＩＳＦＥＴのチャネル形成領域に
圧縮応力を発生させる窒化シリコン膜１４ｂは、ｐ型Ｍ
ＩＳＦＥＴ上にその２つのゲート電極６を覆うようにし
て形成されている。
【０１６４】本実施形態８において、ｎ型及びｐ型ＭＩ
ＳＦＥＴは、チャネル形成領域として使用される半導体
層４０ｃを基板４０の平面方向から２つのゲート電極６
で挟み込んだダブルゲート構造になっているため、窒化
シリコン膜による応力の影響が倍増し、ドレイン電流増
加割合もシングルゲート構造の従来型より増加する。
ＳＦＥＴは、チャネル形成領域として使用される半導体
層４０ｃを基板４０の平面方向から２つのゲート電極６
で挟み込んだダブルゲート構造になっているため、窒化
シリコン膜による応力の影響が倍増し、ドレイン電流増
加割合もシングルゲート構造の従来型より増加する。
【０１６５】（実施形態９）図４２は、本発明の実施形
態９である半導体装置の概略構成を示す模式的平面図で
あり、図４３は、図４２のＡ−Ａ線に沿う模式的断面図
である。本実施形態９は、横型ダブルゲート構造の相補
型ＭＩＳＦＥＴを有する半導体装置に本発明を適用した
例である。
態９である半導体装置の概略構成を示す模式的平面図で
あり、図４３は、図４２のＡ−Ａ線に沿う模式的断面図
である。本実施形態９は、横型ダブルゲート構造の相補
型ＭＩＳＦＥＴを有する半導体装置に本発明を適用した
例である。
【０１６６】図４２及び図４３に示すように、本実施形
態９のｎ型及びｐ型ＭＩＳＦＥＴは、チャネル形成領域
として使用される半導体層４０ｃを基板４０の平面方向
から２つのゲート電極６で挟み込んだダブルゲート構造
になっている。また、ｎ型及びｐ型ＭＩＳＦＥＴは、ド
レイン電流が半導体基板４０の平面方向に流れる横型構
造になっている。
態９のｎ型及びｐ型ＭＩＳＦＥＴは、チャネル形成領域
として使用される半導体層４０ｃを基板４０の平面方向
から２つのゲート電極６で挟み込んだダブルゲート構造
になっている。また、ｎ型及びｐ型ＭＩＳＦＥＴは、ド
レイン電流が半導体基板４０の平面方向に流れる横型構
造になっている。
【０１６７】ｎ型ＭＩＳＦＥＴのチャネル形成領域に引
っ張り応力を発生させる窒化シリコン膜１４ａは、ｎ型
ＭＩＳＦＥＴ上にその２つのゲート電極６を覆うように
して形成され、ｐ型ＭＩＳＦＥＴのチャネル形成領域に
圧縮応力を発生させる窒化シリコン膜１４ｂは、ｐ型Ｍ
ＩＳＦＥＴ上にその２つのゲート電極６を覆うようにし
て形成されている。
っ張り応力を発生させる窒化シリコン膜１４ａは、ｎ型
ＭＩＳＦＥＴ上にその２つのゲート電極６を覆うように
して形成され、ｐ型ＭＩＳＦＥＴのチャネル形成領域に
圧縮応力を発生させる窒化シリコン膜１４ｂは、ｐ型Ｍ
ＩＳＦＥＴ上にその２つのゲート電極６を覆うようにし
て形成されている。
【０１６８】本実施形態９において、ｎ型及びｐ型ＭＩ
ＳＦＥＴは、チャネル形成領域として使用される半導体
層４０ｃを基板４０の平面方向から２つのゲート電極６
で挟み込んだダブルゲート構造になっているため、窒化
シリコン膜による応力の影響が倍増し、ドレイン電流増
加割合もシングルゲート構造の従来型より増加する。
ＳＦＥＴは、チャネル形成領域として使用される半導体
層４０ｃを基板４０の平面方向から２つのゲート電極６
で挟み込んだダブルゲート構造になっているため、窒化
シリコン膜による応力の影響が倍増し、ドレイン電流増
加割合もシングルゲート構造の従来型より増加する。
【０１６９】（実施形態１０）図４４は、本発明の実施
形態１０である半導体装置の概略構成を示す模式的断面
図である。本実施形態１０は、横型ダブルゲート構造の
相補型ＭＩＳＦＥＴを有する半導体装置に本発明を適用
した例である。
形態１０である半導体装置の概略構成を示す模式的断面
図である。本実施形態１０は、横型ダブルゲート構造の
相補型ＭＩＳＦＥＴを有する半導体装置に本発明を適用
した例である。
【０１７０】図４４に示すように、本実施形態１０の半
導体装置は、例えばｐ型基板１主体に構成されている。
ｐ型基板１の主面上には半導体層４２が設けられてい
る。半導体層４２は、複数の素子形成部に分割され、各
素子形成部にｎ型ＭＩＳＦＥＴ、若しくはｐ型ＭＩＳＦ
ＥＴが形成されている。ｎ型ＭＩＳＦＥＴが形成される
半導体層４２にはｐ型ウエル領域２が設けられ、ｐ型Ｍ
ＩＳＦＥＴが形成される半導体層４２にはｎ型ウエル領
域３が設けられている。各半導体層４２は、ｐ型基板１
上に設けられた絶縁膜４１で周囲を囲まれ、互いに絶縁
分離されている。
導体装置は、例えばｐ型基板１主体に構成されている。
ｐ型基板１の主面上には半導体層４２が設けられてい
る。半導体層４２は、複数の素子形成部に分割され、各
素子形成部にｎ型ＭＩＳＦＥＴ、若しくはｐ型ＭＩＳＦ
ＥＴが形成されている。ｎ型ＭＩＳＦＥＴが形成される
半導体層４２にはｐ型ウエル領域２が設けられ、ｐ型Ｍ
ＩＳＦＥＴが形成される半導体層４２にはｎ型ウエル領
域３が設けられている。各半導体層４２は、ｐ型基板１
上に設けられた絶縁膜４１で周囲を囲まれ、互いに絶縁
分離されている。
【０１７１】本実施形態１０のｎ型及びｐ型ＭＩＳＦＥ
Ｔは、チャネル形成領域として使用される半導体層４２
をｐ型基板１の厚さ方向に２つのゲート電極６で挟み込
んだダブルゲート構造になっている。また、ｎ型及びｐ
型ＭＩＳＦＥＴは、ドレイン電流が基板４０の平面方向
に流れる横型構造になっている。
Ｔは、チャネル形成領域として使用される半導体層４２
をｐ型基板１の厚さ方向に２つのゲート電極６で挟み込
んだダブルゲート構造になっている。また、ｎ型及びｐ
型ＭＩＳＦＥＴは、ドレイン電流が基板４０の平面方向
に流れる横型構造になっている。
【０１７２】ｎ型ＭＩＳＦＥＴは、そのチャネル形成領
域に引っ張り応力を発生させる２つの窒化シリコン膜１
４ａでｐ型基板１の厚さ方向から挟み込まれている。一
方の窒化シリコン膜１４ａは、ｐ型基板１とｎ型ＭＩＳ
ＦＥＴとの間に設けられ、他方の窒化シリコン膜１４ａ
は、ｎ型ＭＩＳＦＥＴ上を覆うようにして設けられてい
る。
域に引っ張り応力を発生させる２つの窒化シリコン膜１
４ａでｐ型基板１の厚さ方向から挟み込まれている。一
方の窒化シリコン膜１４ａは、ｐ型基板１とｎ型ＭＩＳ
ＦＥＴとの間に設けられ、他方の窒化シリコン膜１４ａ
は、ｎ型ＭＩＳＦＥＴ上を覆うようにして設けられてい
る。
【０１７３】ｐ型ＭＩＳＦＥＴは、そのチャネル形成領
域に圧縮応力を発生させる２つの窒化シリコン膜１４ｂ
でｐ型基板１の厚さ方向から挟み込まれている。一方の
窒化シリコン膜１４ｂは、ｐ型基板１とｐ型ＭＩＳＦＥ
Ｔとの間に設けられ、他方の窒化シリコン膜１４ｂは、
ｐ型ＭＩＳＦＥＴ上を覆うようにして設けられている。
域に圧縮応力を発生させる２つの窒化シリコン膜１４ｂ
でｐ型基板１の厚さ方向から挟み込まれている。一方の
窒化シリコン膜１４ｂは、ｐ型基板１とｐ型ＭＩＳＦＥ
Ｔとの間に設けられ、他方の窒化シリコン膜１４ｂは、
ｐ型ＭＩＳＦＥＴ上を覆うようにして設けられている。
【０１７４】本実施形態１０において、ｎ型及びｐ型Ｍ
ＩＳＦＥＴは、チャネル形成領域として使用される半導
体層４０ｃを基板４０の深さ方向から２つのゲート電極
６で挟み込んだダブルゲート構造になっており、しかも
２つの窒化シリコン膜で覆われているため、窒化シリコ
ン膜による応力の影響が倍増し、ドレイン電流増加割合
もシングルゲート構造の従来型より増加する。
ＩＳＦＥＴは、チャネル形成領域として使用される半導
体層４０ｃを基板４０の深さ方向から２つのゲート電極
６で挟み込んだダブルゲート構造になっており、しかも
２つの窒化シリコン膜で覆われているため、窒化シリコ
ン膜による応力の影響が倍増し、ドレイン電流増加割合
もシングルゲート構造の従来型より増加する。
【０１７５】以上、本発明者によってなされた発明を、
前記実施の形態に基づき具体的に説明したが、本発明
は、前記実施の形態に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
勿論である。
前記実施の形態に基づき具体的に説明したが、本発明
は、前記実施の形態に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
勿論である。
【０１７６】例えば、ＳＲＡＭ（Ｓtatic Ｒandom Ａcc
ess Ｍemory）、ＤＲＡＭ（Ｄynamic Ｒandom Ａccess
Ｍemory）、フラッシュメモリ等のメモリシステムを含
む製品において、少なくともそのメモリシステムの周辺
回路やロジック回路に本発明の構造を適用すると、より
高性能のメモリ製品を得ることができる。
ess Ｍemory）、ＤＲＡＭ（Ｄynamic Ｒandom Ａccess
Ｍemory）、フラッシュメモリ等のメモリシステムを含
む製品において、少なくともそのメモリシステムの周辺
回路やロジック回路に本発明の構造を適用すると、より
高性能のメモリ製品を得ることができる。
【０１７７】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。本発明によれば、ｎチャネル導電型
電界効果トランジスタ及びｐチャネル導電型電界効果ト
ランジスタのドレイン電流の増加（電流駆動能力の向
上）を図ることが可能となる。また、本発明によれば、
ｎチャネル導電型電界効果トランジスタ及びｐチャネル
導電型電界効果トランジスタのドレイン電流比を自由に
設定することが可能となる。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。本発明によれば、ｎチャネル導電型
電界効果トランジスタ及びｐチャネル導電型電界効果ト
ランジスタのドレイン電流の増加（電流駆動能力の向
上）を図ることが可能となる。また、本発明によれば、
ｎチャネル導電型電界効果トランジスタ及びｐチャネル
導電型電界効果トランジスタのドレイン電流比を自由に
設定することが可能となる。
【図１】本発明の実施形態１である半導体装置の概略構
成を示す模式的断面図である。
成を示す模式的断面図である。
【図２】ドレイン電流変動率の膜応力依存性を示す特性
図である。
図である。
【図３】電流方向と膜応力方向の関係を示す模式的断面
図である。
図である。
【図４】電流方向と膜応力方向の関係を示す模式的平面
図である。
図である。
【図５】本発明の実施形態１である半導体装置の製造工
程中における模式的断面図である。
程中における模式的断面図である。
【図６】図５に続く半導体装置の製造工程中における模
式的断面図である。
式的断面図である。
【図７】図６に続く半導体装置の製造工程中における模
式的断面図である。
式的断面図である。
【図８】図７に続く半導体装置の製造工程中における模
式的断面図である。
式的断面図である。
【図９】図８に続く半導体装置の製造工程中における模
式的断面図である。
式的断面図である。
【図１０】図９に続く半導体装置の製造工程中における
模式的断面図である。
模式的断面図である。
【図１１】図１０に続く半導体装置の製造工程中におけ
る模式的断面図である。
る模式的断面図である。
【図１２】図１１に続く半導体装置の製造工程中におけ
る模式的断面図である。
る模式的断面図である。
【図１３】図１２に続く半導体装置の製造工程中におけ
る模式的断面図である。
る模式的断面図である。
【図１４】図１３に続く半導体装置の製造工程中におけ
る模式的断面図である。
る模式的断面図である。
【図１５】図１４に続く半導体装置の製造工程中におけ
る模式的断面図である。
る模式的断面図である。
【図１６】図１５に続く半導体装置の製造工程中におけ
る模式的断面図である。
る模式的断面図である。
【図１７】図１６に続く半導体装置の製造工程中におけ
る模式的断面図である。
る模式的断面図である。
【図１８】図１７に続く半導体装置の製造工程中におけ
る模式的断面図である。
る模式的断面図である。
【図１９】図１８に続く半導体装置の製造工程中におけ
る模式的断面図である。
る模式的断面図である。
【図２０】本発明を成す過程で本発明者によって見出さ
れた問題点を説明するための模式的断面図である。
れた問題点を説明するための模式的断面図である。
【図２１】本発明を成す過程の中で本発明者によって見
出された問題点を説明するための模式的断面図である。
出された問題点を説明するための模式的断面図である。
【図２２】本発明を成す過程の中で本発明者によって見
出された問題点を説明するための模式的断面図である。
出された問題点を説明するための模式的断面図である。
【図２３】本発明を成す過程の中で本発明者によって見
出された問題点を説明するための模式的断面図である。
出された問題点を説明するための模式的断面図である。
【図２４】本発明の実施形態１の変形例を示す模式的断
面図である。
面図である。
【図２５】本発明の実施形態２である半導体装置の概略
構成を示す模式的断面図である。
構成を示す模式的断面図である。
【図２６】本発明の実施形態２である半導体装置の製造
工程中における模式的断面図である。
工程中における模式的断面図である。
【図２７】本発明の実施形態２である半導体装置の製造
工程中における模式的断面図である。
工程中における模式的断面図である。
【図２８】本発明の実施形態３である半導体装置の製造
工程中における模式的断面図である。
工程中における模式的断面図である。
【図２９】本発明の実施形態４である半導体装置の製造
工程中における模式的断面図である。
工程中における模式的断面図である。
【図３０】本発明の実施形態５である半導体装置の概略
構成を示す模式的断面図である。
構成を示す模式的断面図である。
【図３１】本発明の実施形態６である半導体装置の概略
構成を示す模式的断面図である。
構成を示す模式的断面図である。
【図３２】本発明の実施形態６である半導体装置の製造
工程中における模式的断面図である。
工程中における模式的断面図である。
【図３３】図３２に続く半導体装置の製造工程中におけ
る模式的断面図である。
る模式的断面図である。
【図３４】図３３に続く半導体装置の製造工程中におけ
る模式的断面図である。
る模式的断面図である。
【図３５】図３４に続く半導体装置の製造工程中におけ
る模式的断面図である。
る模式的断面図である。
【図３６】本発明の実施形態６の変形例を示す模式的断
面図である。
面図である。
【図３７】本発明の実施形態７である半導体装置の概略
構成を示す模式的断面図である。
構成を示す模式的断面図である。
【図３８】本発明の実施形態７である半導体装置の製造
工程中における模式的断面図である。
工程中における模式的断面図である。
【図３９】図３８に続く半導体装置の製造工程中におけ
る模式断面図である。
る模式断面図である。
【図４０】本発明の実施形態７の変形例を示す模式的断
面図である。
面図である。
【図４１】本発明の実施形態８である半導体装置の概略
構成を示す模式的断面図である。
構成を示す模式的断面図である。
【図４２】本発明の実施形態９である半導体装置の概略
構成を示す模式的平面図である。
構成を示す模式的平面図である。
【図４３】図４２のＡ−Ａ線に沿う模式的断面図であ
る。
る。
【図４４】本発明の実施形態１０である半導体装置の概
略構成を示す模式的断面図である。
略構成を示す模式的断面図である。
１…ｐ型半導体基板、２…ｐ型ウエル領域、３…ｎ型ウ
エル領域、４…浅溝アイソレーション領域、５…ゲート
絶縁膜、６…ゲート電極、７，１０…ｎ型半導体領域、
８，１１…ｐ型半導体領域、９…サイドウォールスペー
サ、１２…シリサイド層、１２ａ…高融点金属膜、１３
…絶縁膜、１４ａ，１４ｂ…窒化シリコン膜、１５…絶
縁膜、１６…層間絶縁膜、１７…不純物、１８…ソース
・ドレイン用コンタクト孔、１９…導電性プラグ、２０
…配線、２１…絶縁膜、２２…サイドウォールスペー
サ、２４…窒化シリコン膜、２４ａ…第１の部分、２４
ｂ…第２の部分、３０…チャネル形成領域、３１…ドレ
イン電流方向、３２，３３…半導体領域、３４…膜、３
５ａ，３５ｂ…段差部、Ｘ…ゲート長方向、Ｙ…ゲート
幅方向、４０…半導体基板、４０ａ…半導体層、４０ｂ
…絶縁層、４０ｃ…半導体層、４１…絶縁膜。
エル領域、４…浅溝アイソレーション領域、５…ゲート
絶縁膜、６…ゲート電極、７，１０…ｎ型半導体領域、
８，１１…ｐ型半導体領域、９…サイドウォールスペー
サ、１２…シリサイド層、１２ａ…高融点金属膜、１３
…絶縁膜、１４ａ，１４ｂ…窒化シリコン膜、１５…絶
縁膜、１６…層間絶縁膜、１７…不純物、１８…ソース
・ドレイン用コンタクト孔、１９…導電性プラグ、２０
…配線、２１…絶縁膜、２２…サイドウォールスペー
サ、２４…窒化シリコン膜、２４ａ…第１の部分、２４
ｂ…第２の部分、３０…チャネル形成領域、３１…ドレ
イン電流方向、３２，３３…半導体領域、３４…膜、３
５ａ，３５ｂ…段差部、Ｘ…ゲート長方向、Ｙ…ゲート
幅方向、４０…半導体基板、４０ａ…半導体層、４０ｂ
…絶縁層、４０ｃ…半導体層、４１…絶縁膜。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１４年３月２２日（２００２．３．２
２）
２）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０１２９
【補正方法】変更
【補正内容】
【０１２９】また、本実施形態５では、エッチングスト
ッパとして絶縁膜１３を用いた例について説明したが、
熱酸化法で形成した絶縁膜２１をエッチングストッパと
して用いる場合においても、同様の効果が得られる。ま
た、本実施形態５では、エッチングストッパとして機能
する絶縁膜１３を残す例について説明したが、絶縁膜１
３は実施形態２のように除去しても良い。
ッパとして絶縁膜１３を用いた例について説明したが、
熱酸化法で形成した絶縁膜２１をエッチングストッパと
して用いる場合においても、同様の効果が得られる。ま
た、本実施形態５では、エッチングストッパとして機能
する絶縁膜１３を残す例について説明したが、絶縁膜１
３は実施形態２のように除去しても良い。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図２７
【補正方法】変更
【補正内容】
【図２７】
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 鉢嶺 清太
東京都小平市上水本町５丁目22番１号 株
式会社日立超エル・エス・アイ・システム
ズ内
(72)発明者 清水 昭博
東京都小平市上水本町５丁目22番１号 株
式会社日立超エル・エス・アイ・システム
ズ内
(72)発明者 大木 長斗司
東京都小平市上水本町５丁目22番１号 株
式会社日立超エル・エス・アイ・システム
ズ内
(72)発明者 酒井 哲
東京都青梅市新町六丁目16番地の３ 株式
会社日立製作所デバイス開発センタ内
(72)発明者 山本 直樹
東京都国分寺市東恋ヶ窪一丁目280番地
株式会社日立製作所中央研究所内
Ｆターム(参考） 5F048 AA08 AB01 AB03 AC03 AC04
BA01 BA16 BB02 BB05 BB08
BB12 BC06 BD07 BE03 BF06
BG14 DA25 DA27
5F140 AA08 AA09 AA39 AB03 AC32
BA01 BC06 BE07 BF04 BF11
BF18 BG08 BG12 BG30 BG34
BG52 BG53 BH14 BH15 BJ01
BJ08 BK02 BK13 BK21 BK27
BK29 BK34 CB04 CB08 CC00
CC01 CC03 CC08 CC12 CE07
CF04
Claims (41)
- 【請求項１】半導体基板に形成されたｎチャネル導電型
電界効果トランジスタ及びｐチャネル導電型電界効果ト
ランジスタを有する半導体装置の製造方法であって、 前記ｐチャネル導電型電界効果トランジスタのゲート電
極と前記半導体基板の素子分離領域との間の半導体領域
を絶縁膜で覆った状態で、前記ｎチャネル導電型電界効
果トランジスタ及び前記ｐチャネル導電型電界効果トラ
ンジスタ上にこれらのゲート電極を覆うようにして、前
記ｎチャネル導電型電界効果トランジスタのチャネル形
成領域に引っ張り応力を発生させる第１の絶縁膜を形成
する（ａ）工程と、 エッチング処理を施して、前記ｐチャネル導電型電界効
果トランジスタ上の前記第１の絶縁膜を選択的に除去す
る（ｂ）工程と、 前記ｎチャネル導電型電界効果トランジスタ及び前記ｐ
チャネル導電型電界効果トランジスタ上にこれらのゲー
ト電極を覆うようにして、前記ｐチャネル導電型電界効
果トランジスタのチャネル形成領域に圧縮応力を発生さ
せる第２の絶縁膜を形成する（ｃ）工程と、 前記ｎチャネル導電型電界効果トランジスタ上の前記第
２の絶縁膜を選択的に除去する（ｄ）工程とを有するこ
とを特徴とする半導体装置の製造方法。 - 【請求項２】半導体基板に形成されたｎチャネル導電型
電界効果トランジスタ及びｐチャネル導電型電界効果ト
ランジスタを有する半導体装置の製造方法であって、 前記ｎチャネル導電型電界効果トランジスタのゲート電
極と前記半導体基板の素子分離領域との間の半導体領域
を絶縁膜で覆った状態で、前記ｎチャネル導電型電界効
果トランジスタ及び前記ｐチャネル導電型電界効果トラ
ンジスタ上にこれらのゲート電極を覆うようにして、前
記ｐチャネル導電型電界効果トランジスタのチャネル形
成領域に圧縮応力を発生させる第１の絶縁膜を形成する
（ａ）工程と、 エッチング処理を施して、前記ｎチャネル導電型電界効
果トランジスタ上の前記第１の絶縁膜を選択的に除去す
る（ｂ）工程と、 前記ｎチャネル導電型電界効果トランジスタ及び前記ｐ
チャネル導電型電界効果トランジスタ上にこれらのゲー
ト電極を覆うようにして、前記ｎチャネル導電型電界効
果トランジスタのチャネル形成領域に引っ張り応力を発
生させる第２の絶縁膜を選択的に形成する（ｃ）工程
と、 前記ｐチャネル導電型電界効果トランジスタ上の前記第
２の絶縁膜を選択的に除去する（ｄ）工程とを有するこ
とを特徴とする半導体装置の製造方法。 - 【請求項３】請求項１又は２に記載の半導体装置の製造
方法において、 前記半導体領域を覆う絶縁膜は、前記ゲート電極の側壁
に形成されたサイドウォールスペーサと、前記サイドウ
ォールスペーサを覆うようにして形成された堆積膜とを
含むことを特徴とする半導体装置の製造方法。 - 【請求項４】請求項１又は２に記載の半導体装置の製造
方法において、 前記半導体領域を覆う絶縁膜は、前記ゲート電極の側壁
に形成されたサイドウォールスペーサと、前記サイドウ
ォールスペーサを覆うようにして形成された堆積膜とを
含み、 前記半導体領域の表面には、前記サイドウォールスペー
サに整合して形成された金属・半導体反応層が設けられ
ていることを特徴とする半導体装置の製造方法。 - 【請求項５】請求項１又は２に記載の半導体装置の製造
方法において、 前記半導体領域を覆う絶縁膜は、前記ゲート電極の側壁
に形成されたサイドウォールスペーサと、前記サイドウ
ォールスペーサと前記素子分離領域との間に形成された
熱酸化膜とを含むことを特徴とする半導体装置の製造方
法。 - 【請求項６】請求項１又は２に記載の半導体装置の製造
方法において、 前記半導体領域を覆う絶縁膜は、前記ゲート電極の側壁
に形成されたサイドウォールスペーサと、前記サイドウ
ォールスペーサと前記素子分離領域との間に形成された
熱酸化膜とを含み、 前記半導体領域の表面には、前記サイドウォールスペー
サに整合して形成された金属・半導体反応層が設けられ
ていることを特徴とする半導体装置の製造方法。 - 【請求項７】請求項１又は２に記載の半導体装置の製造
方法において、前記（ｂ）工程は、等方性エッチングで
行うことを特徴とする半導体装置の製 造方法。 - 【請求項８】請求項１又は２に記載の半導体装置の製造
方法において、 前記（ｄ）工程は、等方性エッチングで行うことを特徴
とする半導体装置の製造方法。 - 【請求項９】請求項１又は２に記載の半導体装置の製造
方法において、 前記第１及び第２の絶縁膜は、窒化シリコン膜からなる
自己整合コンタクト用絶縁膜であることを特徴とする半
導体装置の製造方法。 - 【請求項１０】請求項１に記載の半導体装置の製造方法
において、 （ａ）工程の後であって、前記（ｂ）工程の前に、前記
第１の絶縁膜上に絶縁膜を形成する工程を有し、 前記（ｂ）工程は、前記ｐチャネル導電型電界効果トラ
ンジスタ上の前記絶縁膜を選択的に除去する工程を含む
ことを特徴とする半導体装置の製造方法。 - 【請求項１１】請求項１に記載の半導体装置の製造方法
において、 前記半導体領域を覆う絶縁膜は、前記ゲート電極の側壁
に形成されたサイドウォールスペーサと、前記サイドウ
ォールスペーサを覆うようにして形成された堆積膜とを
含み、 前記（ｂ）工程の後であって、前記（ｃ）工程の前に、
前記ｐチャネル導電型電界効果トランジスタ側における
前記堆積膜を除去する工程を有することを特徴とする半
導体装置の製造方法。 - 【請求項１２】請求項１に記載の半導体装置の製造方法
において、 前記半導体領域を覆う絶縁膜は、前記ゲート電極の側壁
に形成されたサイドウォールスペーサと、前記サイドウ
ォールスペーサを覆うようにして形成された堆積膜とを
含み、 前記堆積膜を形成する工程の後であって、前記（ａ）工
程の前に、前記ｎチャネル導電型電界効果トランジスタ
側における前記堆積膜を除去する工程を有することを特
徴とする半導体装置の製造方法。 - 【請求項１３】請求項２に記載の半導体装置の製造方法
において、 （ａ）工程の後であって、前記（ｂ）工程の前に、前記
第１の絶縁膜上に絶縁膜を形成する工程を有し、 前記（ｂ）工程は、前記ｎチャネル導電型電界効果トラ
ンジスタ上の前記絶縁膜を選択的に除去する工程を含む
ことを特徴とする半導体装置の製造方法。 - 【請求項１４】請求項２に記載の半導体装置の製造方法
において、 前記半導体領域を覆う絶縁膜は、前記ゲート電極の側壁
に形成されたサイドウォールスペーサと、前記サイドウ
ォールスペーサを覆うようにして形成された堆積膜とを
含み、 前記（ｂ）工程の後であって、前記（ｃ）工程の前に、
前記ｎチャネル導電型電界効果トランジスタ側における
前記堆積膜を除去する工程を有することを特徴とする半
導体装置の製造方法。 - 【請求項１５】請求項２に記載の半導体装置の製造方法
において、 前記半導体領域を覆う絶縁膜は、前記ゲート電極の側壁
に形成されたサイドウォールスペーサと、前記サイドウ
ォールスペーサを覆うようにして形成された堆積膜とを
含み、 前記堆積膜を形成する工程の後であって、前記（ａ）工
程の前に、前記ｐチャネル導電型電界効果トランジスタ
側における前記堆積膜を除去する工程を有することを特
徴とする半導体装置の製造方法。 - 【請求項１６】半導体基板に形成されたｎチャネル導電
型電界効果トランジスタ及びｐチャネル導電型電界効果
トランジスタを有する半導体装置の製造方法であって、 前記ｎチャネル導電型及びｐチャネル導電型電界効果ト
ランジスタのゲート電極と前記半導体基板の素子分離領
域との間の半導体領域上に前記ゲート電極に整合して第
１のサイドウォールスペーサを形成する（ａ）工程と、 前記半導体領域の表面に前記第１のサイドウォールスペ
ーサに整合して金属・半導体反応層を形成する（ｂ）工
程と、 前記金属・半導体反応層上に前記第１のサイドウォール
スペーサに整合して第２のサイドウォールスペーサを形
成する（ｃ）工程と、 前記ｎチャネル導電型及びｐチャネル導電型電界効果ト
ランジスタ上にこれらのゲート電極を覆うようにして、
前記ｎチャネル導電型電界効果トランジスタのチャネル
形成領域に引っ張り応力を発生させる第１の絶縁膜を形
成する（ｄ）工程と、 エッチング処理を施して、前記ｐチャネル導電型電界効
果トランジスタ上の前記第１の絶縁膜を選択的に除去す
る（ｅ）工程と、 前記ｎチャネル導電型電界効果トランジスタ及び前記ｐ
チャネル導電型電界効果トランジスタ上にこれらのゲー
ト電極を覆うようにして、前記ｐチャネル導電型電界効
果トランジスタのチャネル形成領域に圧縮応力を発生さ
せる第２の絶縁膜を形成する（ｆ）工程と、 前記ｎチャネル導電型電界効果トランジスタ上の前記第
２の絶縁膜を選択的に除去する（ｇ）工程とを有するこ
とを特徴とする半導体装置の製造方法。 - 【請求項１７】半導体基板に形成されたｎチャネル導電
型電界効果トランジスタ及びｐチャネル導電型電界効果
トランジスタを有する半導体装置の製造方法であって、 前記ｎチャネル導電型及びｐチャネル導電型電界効果ト
ランジスタのゲート電極と前記半導体基板の素子分離領
域との間の半導体領域上に前記ゲート電極に整合して第
１のサイドウォールスペーサを形成する（ａ）工程と、 前記半導体領域の表面に前記第１のサイドウォールスペ
ーサに整合して金属・半導体反応層を形成する（ｂ）工
程と、 前記金属・半導体反応層上に前記第１のサイドウォール
スペーサに整合して第２のサイドウォールスペーサを形
成する（ｃ）工程と、 前記ｎチャネル導電型及びｐチャネル導電型電界効果ト
ランジスタ上にこれらのゲート電極を覆うようにして、
前記ｐチャネル導電型電界効果トランジスタのチャネル
形成領域に圧縮応力を発生させる第１の絶縁膜を形成す
る（ｄ）工程と、 エッチング処理を施して、前記ｎチャネル導電型電界効
果トランジスタ上の前記第１の絶縁膜を選択的に除去す
る（ｅ）工程と、 前記ｎチャネル導電型電界効果トランジスタ及び前記ｐ
チャネル導電型電界効果トランジスタ上にこれらのゲー
ト電極を覆うようにして、前記ｎチャネル導電型電界効
果トランジスタのチャネル形成領域に引っ張り応力を発
生させる第２の絶縁膜を形成する（ｆ）工程と、 前記ｐチャネル導電型電界効果トランジスタ上の前記第
２の絶縁膜を選択的に除去する（ｇ）工程とを有するこ
とを特徴とする半導体装置の製造方法。 - 【請求項１８】請求項１６又は１７に記載の半導体装置
の製造方法において、 前記（ｅ）工程は、等方性エッチングで行うことを特徴
とする半導体装置の製造方法。 - 【請求項１９】請求項１６又は１７に記載の半導体装置
の製造方法において、 前記第１及び第２の絶縁膜は、窒化シリコン膜からなる
自己整合コンタクト用絶縁膜であることを特徴とする半
導体装置の製造方法。 - 【請求項２０】 半導体基板に形成されたｎチャネル導
電型電界効果トランジスタ及びｐチャネル導電型電界効
果トランジスタを有する半導体装置の製造方法であっ
て、 引っ張り応力を持つ第１の絶縁膜を前記ｎチャネル導電
型電界効果トランジスタ及び前記ｐチャネル導電型電界
効果トランジスタ上にこれらのゲート電極を覆うように
して形成する（ａ）工程と、 前記第１の絶縁膜の引っ張り応力よりも絶対値が大きい
圧縮応力を持つ第２の絶縁膜を前記ｎチャネル導電型電
界効果トランジスタ及び前記ｐチャネル導電型電界効果
トランジスタ上にこれらのゲート電極を覆うようにして
形成する（ｂ）工程と、 エッチング処理を施して、前記ｎチャネル導電型電界効
果トランジスタ上の前記第２の絶縁膜を選択的に除去す
る（ｃ）工程とを有することを特徴とする半導体装置の
製造方法。 - 【請求項２１】請求項２０に記載の半導体装置の製造方
法において、 前記第２の絶縁膜の圧縮応力は、前記第１の絶縁膜の引
っ張り応力の２倍以上であることを特徴とする半導体装
置の製造方法。 - 【請求項２２】請求項２０に記載の半導体装置の製造方
法において、 前記（ｃ）工程は、等方性エッチングで行うことを特徴
とする半導体装置の製造方法。 - 【請求項２３】請求項２０に記載の半導体装置の製造方
法において、 前記（ａ）工程は、前記（ｂ）工程の前に実施すること
を特徴とする半導体装置の製造方法。 - 【請求項２４】請求項２０に記載の半導体装置の製造方
法において、 前記第１及び第２の絶縁膜は、窒化シリコン膜からなる
自己整合コンタクト用絶縁膜であることを特徴とする半
導体装置の製造方法。 - 【請求項２５】半導体基板に形成されたｎチャネル導電
型電界効果トランジスタ及びｐチャネル導電型電界効果
トランジスタを有する半導体装置の製造方法であって、 圧縮応力を持つ第１の絶縁膜を前記ｎチャネル導電型電
界効果トランジスタ及び前記ｐチャネル導電型電界効果
トランジスタ上にこれらのゲート電極を覆うようにして
形成する（ａ）工程と、 前記第１の絶縁膜の圧縮応力よりも絶対値が大きい引っ
張り応力を持つ第２の絶縁膜を前記ｎチャネル導電型電
界効果トランジスタ及び前記ｐチャネル導電型電界効果
トランジスタ上にこれらのゲート電極を覆うようにして
形成する（ｂ）工程と、 エッチング処理を施して、前記ｐチャネル導電型電界効
果トランジスタ上の前記第２の絶縁膜を選択的に除去す
る（ｃ）工程とを有することを特徴とする半導体装置の
製造方法。 - 【請求項２６】請求項２５に記載の半導体装置の製造方
法において、 前記第２の絶縁膜の引っ張り応力は、前記第１の絶縁膜
の圧縮応力の２倍以上であることを特徴とする半導体装
置の製造方法。 - 【請求項２７】請求項２５に記載の半導体装置の製造方
法において、 前記（ｃ）工程は、等方性エッチングで行うことを特徴
とする半導体装置の製造方法。 - 【請求項２８】請求項２５に記載の半導体装置の製造方
法において、 前記（ａ）工程は、前記（ｂ）工程の前に実施すること
を特徴とする半導体装置の製造方法。 - 【請求項２９】請求項２５に記載の半導体装置の製造方
法において、 前記第１及び第２の絶縁膜は、窒化シリコン膜からなる
自己整合コンタクト用絶縁膜であることを特徴とする半
導体装置の製造方法。 - 【請求項３０】半導体基板に形成されたｎチャネル導電
型電界効果トランジスタ及びｐチャネル導電型電界効果
トランジスタを有する半導体装置であって、 引っ張り応力を持つ第１の絶縁膜が、前記ｎチャネル導
電型及びｐチャネル導電型電界効果トランジスタ上にこ
れらのゲート電極を覆うようにして形成され、 前記第１の絶縁膜の引っ張り応力よりも絶対値が大きい
圧縮応力を持つ第２の絶縁膜が、前記ｐチャネル導電型
電界効果トランジスタ上にこのゲート電極を覆うように
して選択的に形成されていることを特徴とする半導体装
置。 - 【請求項３１】請求項３０に記載の半導体装置におい
て、 前記第２の絶縁膜の圧縮応力は、前記第１の絶縁膜の引
っ張り応力の２倍以上であることを特徴とする半導体装
置。 - 【請求項３２】半導体基板に形成されたｎチャネル導電
型電界効果トランジスタ及びｐチャネル導電型電界効果
トランジスタを有する半導体装置であって、 圧縮応力を持つ第１の絶縁膜が、前記ｎチャネル導電型
及びｐチャネル導電型電界効果トランジスタ上にこれら
のゲート電極を覆うようにして形成され、 前記第１の絶縁膜の圧縮応力よりも絶対値が大きい引っ
張り応力を持つ第２の絶縁膜が、前記ｎチャネル導電型
電界効果トランジスタ上にこのゲート電極を覆うように
して選択的に形成されていることを特徴とする半導体装
置。 - 【請求項３３】請求項３２に記載の半導体装置におい
て、 前記第２の絶縁膜の引っ張り応力は、前記第１の絶縁膜
の圧縮応力の２倍以上であることを特徴とする半導体装
置。 - 【請求項３４】請求項３０又は３２に記載の半導体装置
において、 前記第１及び第２の絶縁膜は、窒化シリコン膜であるこ
とを特徴とする半導体装置。 - 【請求項３５】半導体基板に形成されたｎチャネル導電
型電界効果トランジスタ及びｐチャネル導電型電界効果
トランジスタを有する半導体装置の製造方法であって、 引っ張り応力を持つ絶縁膜を前記ｎチャネル導電型電界
効果トランジスタ及びｐチャネル導電型電界効果トラン
ジスタ上にこれらのゲート電極を覆うように形成する工
程と、 前記ｐチャネル導電型電界効果トランジスタ上の前記絶
縁膜に元素を導入して、前記絶縁膜を前記ｐチャネル導
電型電界効果トランジスタのチャネル形成領域に圧縮応
力を発生させる膜に変換する工程とを有することを特徴
とする半導体装置の製造方法。 - 【請求項３６】請求項３５に記載の半導体装置の製造方
法において、 元素は、前記絶縁膜に含まれる元素と同一の元素である
ことを特徴とする半導体装置の製造方法。 - 【請求項３７】請求項３５に記載の半導体装置の製造方
法において、 前記変換工程は、前記元素導入の後、熱処理を施す工程
を有し、前記膜の体積膨張を用いることを特徴とする半
導体装置の製造方法。 - 【請求項３８】請求項３５に記載の半導体装置の製造方
法において、 前記絶縁膜は、窒化シリコン膜からなる自己整合コンタ
クト用絶縁膜であることを特徴とする半導体装置の製造
方法。 - 【請求項３９】半導体基板に形成されたｎチャネル導電
型電界効果トランジスタ及びｐチャネル導電型電界効果
トランジスタを有する半導体装置であって、 前記ｎチャネル導電型及びｐチャネル導電型電界効果ト
ランジスタ上にこれらのゲート電極を覆うようにして膜
が形成され、 前記膜は、前記ｎチャネル導電型電界効果トランジスタ
のチャネル形成領域に引っ張り応力を発生させる膜応力
を持つ第１の部分と、前記ｐチャネル導電型電界効果ト
ランジスタのチャネル形成領域に圧縮応力を発生させる
膜応力を持つ第２の部分とを有し、 前記膜の第２の部分は、前記第１の部分よりも膜中の元
素濃度が高いことを特徴とする半導体装置。 - 【請求項４０】請求項３８に記載の半導体装置におい
て、 前記膜は、窒化シリコン膜からなる自己整合コンタクト
用絶縁膜であることを特徴とする半導体装置。 - 【請求項４１】半導体基板に形成された第１の電界効果
トランジスタであって、そのゲート電極の側壁に設けら
れたサイドウォールスペーサと前記半導体基板の素子分
離領域との間の半導体領域上にシリサイド層を持つ第１
の電界効果トランジスタと、 前記半導体基板に形成された第２の電界効果トランジス
タであって、そのゲート電極の側壁に設けられたサイド
ウォールスペーサと前記半導体基板の素子分離領域との
間の半導体領域上にシリサイド層を持たない第２の電界
効果トランジスタと、 前記第１の電界効果トランジスタのチャネル形成領域に
応力を発生させる第１の絶縁膜であって、前記第１の電
界効果トランジスタ上に、そのゲート電極を覆うように
して形成された第１の絶縁膜と、 前記第２の電界効果トランジスタのチャネル形成領域に
応力を発生させる第２の絶縁膜であって、前記第２の電
界効果トランジスタ上に、そのゲート電極を覆うように
して形成された第２の絶縁膜とを有し、 前記第２の電界効果トランジスタの半導体領域と前記第
２の絶縁膜との間には第３の絶縁膜が設けられ、 前記第１の電界効果トランジスタのシリサイド層と前記
第１の絶縁膜との間には、前記第３の絶縁膜が設けられ
てないことを特徴とする半導体装置。
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