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Gebiet der vorliegenden Erfindung
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Die
vorliegende Erfindung bezieht sich auf das Ausbilden integrierter
Schaltkreise und insbesondere auf das Ausbilden von Feldeffekttransistoren,
die zur Verbesserung der Ladungsträgerbeweglichkeit ein Kanalgebiet
mit einer festgelegten intrinsischen elastischen Spannung aufweisen.
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Beschreibung des Stands der
Technik
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Integrierte
Schaltkreise umfassen eine große Anzahl
einzelner Schaltkreiselemente wie beispielsweise Transistoren, Kondensatoren
und Widerstände.
Diese Elemente werden intern miteinander verbunden, um komplexe
Schaltkreise wie Speichervorrichtungen, Logikbausteine und Mikroprozessoren auszubilden.
Die Leistung integrierter Schaltkreise kann verbessert werden, indem
die Anzahl funktionaler Elemente im Schaltkreis erhöht wird,
um seinen Funktionsumfang zu erweitern und/oder indem die Arbeitsgeschwindigkeit
der Schaltkreiselemente erhöht
wird. Eine Verringerung der Strukturgrößen ermöglicht es, eine größere Anzahl
von Schaltkreiselementen auf der gleichen Fläche auszubilden, wodurch eine
Erweiterung des Funktionsumfangs des Schaltkreises ermöglicht wird,
und führt
auch zu verringerten Signalausbreitungszeiten, wodurch eine Erhöhung der
Arbeitsgeschwindigkeit von Schaltkreiselementen ermöglicht wird.
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Feldeffekttransistoren
werden als Schaltglieder in integrierten Schaltkreisen verwendet.
Sie ermöglichen
es, einen Strom zu steuern, der durch ein Kanalgebiet fließt, das
zwischen einem Sourcegebiet und einem Draingebiet angeordnet ist.
Das Sourcegebiet und das Draingebiet sind stark dotiert. In Transistoren
vom n-Typ sind das Source- und das Draingebiet mit einer Dotiersubstanz
vom n-Typ dotiert. Umgekehrt sind in Transistoren vom p-Typ das
Source- und das Draingebiet mit einer Dotiersubstanz vom p-Typ dotiert.
Die Dotierung des Kanalgebiets ist zur Dotierung des Sourcegebiets
und des Draingebiets invers. Die Leitfähigkeit des Kanalgebiets wird von
einer Gatespannung gesteuert, die an einer Gateelektrode, die über dem
Kanalgebiet ausgebildet und von diesem durch eine dünne isolierende
Schicht getrennt ist, anliegt. In Abhängigkeit von der Gatespannung
kann das Kanalgebiet zwischen einem leitfähigen "Ein"-Zustand
und einem im Wesentlichen nichtleitenden "Aus"-Zustand
geschaltet werden.
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Das
Sourcegebiet, das Draingebiet und die Gateelektrode eines Feldeffekttranssitors
in einem integrierten Schaltkreis sind durch Kontaktöffnungen, die
in einer Schicht aus einem Zwischenschichtdielektrikum über dem
Transistor ausgebildet sind, mit anderen Schaltkreiselementen verbunden.
Da das Source- und Draingebiet und die Gateelektrode unterschiedliche
Höhen haben
und eine Oberfläche
des Zwischenschichtdielektrikums im Wesentlichen flach ist, haben
die einzelnen Kontaktöffnungen
unterschiedliche Tiefen. Beim Ausbilden der Kontaktöffnungen
wird auf dem Zwischenschichtdielektrikum eine Maske, die die Teile
des Zwischenschichtdielektrikums, in denen die Kontaktöffnungen
ausgebildet werden sollen, freilässt,
ausgebildet. Anschließend wird
ein anisotroper Ätzprozess
durchgeführt.
Um zu vermeiden, dass ein im Ätzprozess
verwendetes Ätzmittel
den Transistor schädigt,
wird zwischen dem Transistor und dem Zwischenschichtdielektrikum eine Ätzstoppschicht
bereitgestellt. Das Ätzmittel
ist dafür
ausgelegt, selektiv das Zwischenschichtdielektrikum zu entfernen
und ein Material der Ätzstoppschicht
im Wesentlichen unversehrt zu lassen. Dadurch endet unabhängig von
der Höhe
des Strukturelements unter der Kontaktöffnung der Ätzvorgang, sobald die Ätzfront
die Ätzstoppschicht
erreicht.
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Es
ist wichtig, eine hohe Leitfähigkeit
des Kanalgebiets im "Ein"-Zustand aufrecht
zu erhalten, wenn die Größe von Feldeffekttransistoren
verringert wird. Die Leitfähigkeit
des Kanalgebiets im "Ein"-Zustand hängt von
der Konzentration der Dotiersubstanz im Kanalgebiet, der Beweglichkeit
der Ladungsträger,
der Ausdehnung des Kanalgebiets in der Breitenrichtung des Transistors
und dem Abstand zwischen dem Sourcegebiet und dem Draingebiet, der üblicherweise
als "Kanallänge" bezeichnet wird, ab.
Während
eine Verringerung der Breite des Kanalgebiets zu einer Verringerung
der Kanalleitfähigkeit führt, verbessert
eine Verringerung der Kanallänge die
Kanalleitfähigkeit.
Eine Erhöhung
der Ladungsträgerbeweglichkeit
führt zu
einer Zunahme der Kanalleitfähigkeit.
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Wenn
die Strukturgrößen verringert
werden, verringert sich auch die Ausdehnung des Kanalgebiets in
der Breitenrichtung. Eine Verringerung der Kanallänge führt zu einer
Vielzahl damit verbundener Probleme. Zunächst müssen fortschrittliche Techniken
der Fotolithografie und des Ätzens
bereitgestellt werden, um zuverlässig
und reproduzierbar Transistoren mit kleinen Kanallängen zu
erzeugen. Außerdem
werden im Sourcegebiet und im Draingebiet hochkomplizierte Dotierprofile
benötigt,
und zwar sowohl in der Vertikalrichtung als auch in der Längsrichtung,
um einen niedrigen Flächenwiderstand
und einen niedrigen Kontaktwiderstand in Kombination mit einer gewünschten
Steuerbarkeit des Kanals bereitzustellen. Außerdem kann eine Verringerung
der Kanallänge
zur Folge haben, dass es notwendig wird, die Tiefe des Sourcegebiets
und des Draingebiets bezüglich
der von der Gateisolierschicht und dem Kanalgebiet gebildeten Grenzfläche zu verringern,
was in manchen Ansätzen
dadurch erreicht werden kann, dass erhöhte Source- und Draingebiete,
die mit einer festgelegten Verschiebung zur Gateelektrode ausgebildet
sind, gebildet werden.
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Im
Hinblick auf die Probleme, die mit einer weiteren Verringerung der
Kanallänge
verbunden sind, wurde vorgeschlagen, die Leistung von Feldeffekttransistoren
auch durch Erhöhen
der Ladungsträgerbeweglichkeit
im Kanalgebiet zu verbessern. Im Prinzip können mindestens zwei Ansätze verfolgt werden,
um die Ladungsträgerbeweglichkeit
zu erhöhen.
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Erstens
kann die Konzentration der Dotiersubstanz im Kanalgebiet verringert
werden. Dadurch verringert sich die Wahrscheinlichkeit von Streuvorgängen von
Ladungsträgern
im Kanalgebiet, was zu einer Erhöhung
der Leitfähigkeit
des Kanalgebiets führt.
Eine Verringerung der Konzentration der Dotiersubstanz im Kanalgebiet
beeinflusst die Schwellenspannung der Transistorvorrichtung jedoch
erheblich. Dies macht die Verringerung der Konzentration der Dotiersubstanz
zu einem weniger attraktiven Ansatz.
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Zweitens
kann durch Erzeugen einer elastischen Zug- oder Druckspannung die
Gitterstruktur im Kanalgebiet verändert werden. Dies führt zu einer veränderten
Beweglichkeit der Elektronen bzw. Löcher. Eine Zugspannung im Kanalgebiet
erhöht
die Beweglichkeit der Elektronen. Je nach der Stärke der elastischen Zugspannung
kann eine Zunahme der Elektronenbeweglichkeit um bis zu 20% oder
mehr erreicht werden. In einem Transistor vom n-Typ führt dies
zu einer entsprechenden Zunahme der Leitfähigkeit des Kanalgebiets. Umgekehrt
kann eine elastische Druckspannung im Kanalgebiet die Beweglichkeit
der Löcher
vergrößern, und
somit das Potenzial für
eine Verbesserung der Leistung von Transistoren vom p-Typ bereitstellen.
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In
einem Verfahren zum Ausbilden von Feldeffekttransistoren mit verspannten
Kanalgebieten nach dem Stand der Technik wird eine Schicht, die eine
Legierung aus Silizium und Germanium bzw. eine Legierung aus Silizium
und Kohlenstoff enthält, in
das Kanalgebiet eingebracht, um eine elastische Zug- oder Druckspannung
zu erzeugen. Alternativ kann eine solche spannungserzeugende Schicht
unter dem Kanalgebiet vorgesehen sein.
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Ein
Problem, das bei dem Verfahren zum Ausbilden von Feldeffekttransistoren
mit verspannten Kanalgebieten nach dem Stand der Technik auftritt
ist, dass das Ausbilden der spannungserzeugenden Schicht eine erhebliche
Veränderung
konventioneller und wohl etablierter Techniken, die zum Ausbilden
von Feldeffekttransistoren verwendet werden, erfordert. Beispielsweise
müssen
zusätzliche
Techniken des epitaktischen Aufwachsens entwickelt und im Verfahrensfluss
realisiert werden, um die spannungserzeugenden Schichten auszubilden.
Dadurch wird die Komplexität
des Ausbildens der Transistoren im Vergleich zum Ausbilden von Transistoren
ohne spannungserzeugende Schichten in oder unter dem Kanalgebiet
deutlich erhöht.
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Die
Patentanmeldungsveröffentlichung
US 2004/0104405 A1 offenbart das Abscheiden einer ersten und einer
zweiten verspannten Schicht über einem
ersten und einem zweiten Transistorelement. Die erste und die zweite
verspannte Schicht wird nachfolgend selektiv entfernt, sodass über dem
ersten und zweiten Transistorelement jeweils nur eine der verspannten
Schichten dauerhaft verbleibt.
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SHIMIZU,
A.; et al.: Local Mechanical-Stress Control (LMC): A New Technique
for CMOS-Performance Enhancement. In: Technical Digest of International
Electron Devices Meeting (IEDM), 2001, S. 433–436, offenbart Verfahren zum
selektiven Modifizieren von Stressschichten auf Transistorstrukturen hinsichtlich
ihrer intrinsischen elastischen Verspannung mittels Ionenimplantation.
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Die
Patentanmeldungsveröffentlichung
US 2004/0142545 A1 offenbart ein Verfahren, um einen Transistor
durch Abscheiden einer intrinsisch verspannten Schicht als Spacerschicht, Ätzstoppschicht und/oder
Dielektrikumsschicht hinsichtlich seiner elektrischen Eigenschaften
zu verbessern.
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Die
Patentanmeldungsveröffentlichung
US 2004/0159834 A1 offenbart die Anwendung von verspannten Silizium-Germanium-Schichten
unterhalb und von verspannten Deckschichten oberhalb einer Silizium-Schicht
eines MOSFET.
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Im
Hinblick auf das oben erwähnte
Problem besteht ein Bedarf nach einem Verfahren, das es ermöglicht,
gewünschte
elastische Spannungsbedingungen in einem Feldeffekttransistor zu
erzeugen, ohne dass dazu grundsätzliche Änderungen
des Herstellungsprozesses erforderlich wären.
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Zusammenfassung der Erfindung
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Gemäß einer
veranschaulichenden Ausführungsform
der vorliegenden Erfindung umfasst ein Verfahren zum Ausbilden einer
Halbleiterstruktur Bereitstellen eines Substrats. Das Substrat umfasst
ein erstes Transistorelement und ein zweites Transistorelement.
Eine erste verspannte Schicht wird über dem ersten Transistorelement
und dem zweiten Transistorelement ausgebildet. Die erste verspannte Schicht
weist eine erste vorbestimmte intrinsische elastische Spannung auf.
Eine erste dielektrische Schicht wird über dem ersten Transistorelement
ausgebildet. Die erste dielektrische Schicht bedeckt das zweite
Transistorelement nicht. Eine zweite verspannte Schicht wird über der
ersten dielektrischen Schicht und dem zweiten Transistorelement
ausgebildet. Die zweite verspannte Schicht weist eine zweite vorbestimmte
intrinsische elastische Spannung auf, die von der ersten vorbestimmten
intrinsischen elastischen Spannung verschieden ist. Eine zweite dielektrische
Schicht wird über
dem Substrat ausgebildet. Die erste dielektrische Schicht und die
zweite dielektrische Schicht werden planarisiert.
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Gemäß einer
weiteren veranschaulichenden Ausführungsform der vorliegenden
Erfindung umfasst ein Verfahren zum Ausbilden einer Halbleiterstruktur
Bereitstellen eines Substrats. Das Substrat umfasst ein erstes Transistorelement
mit einem ersten Kanalgebiet und ein zweites Transistorelement mit
einem zweiten Kanalgebiet. Eine erste verspannte Schicht wird über dem
ersten Transistorelement und dem zweiten Transistorelement ausgebildet.
Die erste verspannte Schicht weist eine erste vorbestimmte intrinsische
elastische Spannung auf. Eine zweite verspannte Schicht wird über dem
ersten Transistorelement und dem zweiten Transistorelement ausgebildet.
Die zweite verspannte Schicht weist eine zweite vorbestimmte intrinsische
elastische Spannung auf. Ein Teil der zweiten verspannten Schicht,
der sich über
dem ersten Transistorelement befindet, wird selektiv entfernt. Das
zweite Kanalgebiet ist im Wesentlichen unverspannt und das erste Kanalgebiet
ist verspannt. Das Verfahren umfasst ferner das Abscheiden einer
dielektrischen Schicht über
dem Substrat, wobei über
dem zweiten Transistorelement, die dielektrischen Schicht über der
ersten verspannten Schicht und über
der zweiten verspannten Schicht abgeschieden wird.
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Gemäß noch einer
weiteren veranschaulichenden Ausführungsform der vorliegenden
Erfindung umfasst eine Halbleiterstruktur ein Substrat. Das Substrat
umfasst ein erstes Transistorelement mit einem ersten Kanalgebiet
und ein zweites Transistorelement mit einem zweiten Kanalgebiet.
Eine erste verspannte Schicht wird über dem ersten Transistorelement
und dem zweiten Transistorelement ausgebildet. Die erste verspannte
Schicht weist eine erste vorbestimmte intrinsische elastische Spannung auf.
Eine zweite verspannte Schicht wird über dem zweiten Transistorelement
ausgebildet. Die zweite verspannte Schicht weist eine zweite vorbestimmte intrinsische
elastische Spannung auf. Die zweite verspannte Schicht bedeckt das
erste Transistorelement nicht. Das zweite Kanalgebiet ist im Wesentlichen
unverspannt und das erste Kanalgebiet ist verspannt. Die Halbleiterstruktur
umfasst ferner eine dielektrische Schicht, die zumindest über dem
zweiten Transistorelement, über
der ersten verspannten Schicht und über der zweiten verspannten
Schicht ausgebildet ist.
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Kurze Beschreibung der Zeichnungen
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Weitere
Ausführungsformen
der vorliegenden Erfindung sind in den beigefügten Patentansprüchen definiert
und werden anhand der folgenden ausführ lichen Beschreibung deutlicher,
wenn diese mit Bezug auf die beigefügten Zeichnungen gelesen wird;
es zeigen
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1 eine
schematische Querschnittsansicht einer Halbleiterstruktur;
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2a–2e schematische
Querschnittsansichten einer Halbleiterstruktur in Stadien eines Herstellungsprozesses
gemäß einer
Ausführungsform
der vorliegenden Erfindung; und
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3a und 3b schematische
Querschnittsansichten einer Halbleiterstruktur in Stadien eines
Herstellungsprozesses gemäß einer
weiteren Ausführungsform
der vorliegenden Erfindung.
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Ausführliche Beschreibung
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Obwohl
die vorliegende Erfindung mit Bezug auf die Ausführungsformen, die in der folgenden
ausführlichen
Beschreibung und in den Zeichnungen veranschaulicht werden, beschrieben
wird, sollte verstanden werden, dass die folgende ausführliche
Beschreibung und die Zeichnungen nicht beabsichtigen, die vorliegende
Erfindung auf die speziellen veranschaulichenden Ausführungsformen,
die offenbart werden, zu beschränken,
sondern dass die beschriebenen veranschaulichenden Ausführungsformen
lediglich Beispiele für
die verschiedenen Aspekte der vorliegenden Erfindung, deren Umfang
durch die beigefügten
Patentansprüche
definiert wird, geben.
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Die
vorliegende Erfindung ermöglicht
das Ausbilden einer Halbleiterstruktur mit Transistoren, deren Kanalgebiete
unterschiedlichen mechanischen Spannungen ausgesetzt sind. Insbesondere
kann das Kanalgebiet eines Transistors in der Halbleiterstruktur
einer elastischen Zugspannung ausgesetzt sein, während das Kanalgebiet eines
anderen Transistors einer elastischen Druckspannung ausgesetzt sein
kann. In anderen Ausführungsformen
kann das Kanalgebiet des ersten Transistors verspannt sein, während das
Kanalgebiet des zweiten Transistors im Wesentlichen unverspannt
ist.
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Die
elastische Spannung in den Kanalgebieten der Transistoren kann erzeugt
werden, indem über
den Transistoren verspannte Schichten mit einer vorbestimmten elastischen Spannung
ausgebildet werden. In einigen Ausführungsformen der vorliegenden
Erfindung können
die verspannten Schichten beim Ausbilden von Kontaktöffnungen
durch eine Schicht aus einem Zwischenschichtdielektrikum, die über den
Transistoren ausgebildet wird, als Ätzstoppschichten verwendet
werden.
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Weitere
veranschaulichende Ausführungsformen
der vorliegenden Erfindung werden nun mit Bezug auf die Zeichnungen
ausführlicher
erklärt.
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1 zeigt
eine schematische Querschnittsansicht einer Halbleiterstruktur 1.
Die Halbleiterstruktur 1 umfasst ein Substrat 2.
Das Substrat 2 umfasst ein erstes Transistorelement 3 und
zweites Transistorelement 4. Flache Isoliergräben 5, 6, 7 isolieren die
Transistorelemente 3, 4 elektrisch voneinander und
von anderen Schaltkreiselementen in der Halbleiterstruktur 1.
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Das
erste Transistorelement 3 umfasst ein aktives Gebiet 8.
In dem aktiven Gebiet 8 sind ein Sourcegebiet 14 und
ein Draingebiet 15 neben einem Kanalgebiet 28 ausgebildet. Über dem
Kanalgebiet 28 ist eine Gateelektrode 12, die
von dem aktiven Gebiet 8 durch eine Gateisolierschicht 10 getrennt ist,
ausgebildet. Neben der Gateelektrode 12 sind Seitenwandabstandhalter 18, 19 ausgebildet.
Das Sourcegebiet 14 umfasst ein Metallsilizidgebiet 22. Entsprechend
umfasst das Draingebiet 15 ein Metallsilizidgebiet 23.
Ein weiteres Metallsilizidgebiet 24 ist in der Gateelektrode 12 ausgebildet.
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Ähnlich wie
das erste Transistorelement 3 umfasst das zweite Transistorelement 4 ein
aktives Gebiet 9, ein Sourcegebiet 16, ein Draingebiet 17,
ein Kanalgebiet 29, eine Gateelektrode 13, eine
Gateisolierschicht 11, Seitenwandabstandhalter 20, 21 und Metallsilizidgebiete 25, 26, 27,
die in dem Sourcegebiet 16 bzw. dem Draingebiet 17 bzw.
der Gateelektrode 13 ausgebildet sind.
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Ein
Verfahren zum Ausbilden der Halbleiterstruktur 1 wird mit
Bezug auf 1 beschrieben. Zuerst werden
die isoliergräben 5, 6, 7 und
die aktiven Gebiete 8, 9 im Substrat 2 ausgebildet.
Anschließend werden
die Gateisolierschichten 10, 11 und die Gateelektroden 12, 13 über dem
Substrat 2 ausgebildet. Dies kann mit Hilfe fortschrittlicher
Techniken der Ionenimplantation, Oxidation, Abscheidung und Fotolithografie
geschehen. Anschließend
werden Ionen einer Dotiersubstanz in die Sourcegebiete 14, 16 und die Draingebiete 15, 17 implantiert.
Anschließend werden
neben den Gateelektroden 12, 13 die Seitenwandabstandhalter 18, 19, 20, 21 ausgebildet,
was durch konformes Abscheiden einer Schicht aus einem Abstandhaltermaterial über dem
Substrat 2 und Durchführen
eines anisotropen Ätzprozesses
geschehen kann, wie die Fachleute wissen. Danach werden die Sourcegebiete 14, 16 und
die Draingebiete 15, 17 durch eine weitere Implantation
von Ionen einer Dotiersubstanz fertiggestellt. Bei dieser Implantation
schützen
die Seitenwandabstandhalter 18, 19, 20, 21 Teile
der Sourcegebiete 14, 16 und der Draingebiete 15, 17 neben
den Gateelektroden 12, 13 davor, mit Ionen bestrahlt
zu werden. Deshalb umfassen die Source- und Draingebiete Sourceerweiterungen
bzw. Drainerweiterungen, die flacher als der Rest der Source- und
Draingebiete sind. Ab schließend werden
die Metallsilizidgebiete 22, 23, 24, 25, 26, 27 ausgebildet,
indem über
dem Substrat 2 eine Metallschicht abgeschieden wird und
die Halbleiterstruktur 1 annealt wird, um eine chemische
Reaktion zwischen dem Metall und dem Silizium in den Sourcegebieten 14, 16,
den Draingebieten 15, 17 und den Gateelektroden 12, 13 in
Gang zu setzen.
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In
einigen Ausführungsformen
der vorliegenden Erfindung ist eines der Transistorelemente 3, 4 ein
Transistor vom p-Typ, während
das andere der Transistorelemente 3, 4 ein Transistor
vom n-Typ ist. In solchen Ausführungsformen
wird bei jedem der Ionenimplantationsprozesse, die beim Ausbilden
der Sourcegebiete 14, 16 und der Draingebiete 15, 17 durchgeführt werden,
eines der Transistorelemente 3, 4 mit einer ersten
Maske (nicht gezeigt) abgedeckt. Anschließend wird die Halbleiterstruktur 1 mit
Ionen einer ersten Dotiersubstanz, beispielsweise einer Dotiersubstanz
vom p-Typ, wie etwa Bor (B), bestrahlt. Anschließend wird die erste Maske entfernt und
das andere Transistorelement mit einer zweiten Maske (nicht gezeigt)
abgedeckt. Daraufhin wird die Halbleiterstruktur 1 mit
Ionen einer zweiten Dotiersubstanz, beispielsweise einer Dotiersubstanz
vom n-Typ, wie etwa Arsen (As), bestrahlt.
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Weitere
Stadien eines Verfahrens zum Ausbilden einer Halbleiterstruktur
gemäß der vorliegenden
Erfindung sind in den 2a bis 2e gezeigt.
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Zuerst
wird eine Halbleiterstruktur 1, wie oben mit Bezug auf 1 beschrieben,
bereitgestellt. Über
dem ersten Transistorelement 3 und dem zweiten Transistorelement 4 wird
eine erste verspannte Schicht 201 ausgebildet. Die erste
verspannte Schicht 201 weist eine erste vorbestimmte intrinsische
elastische Spannung auf.
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Die
erste verspannte Schicht 201 kann mit verschiedenartigen
Techniken ausgebildet werden, beispielsweise mit Hilfe plasmaverstärkter chemischer
Dampfabscheidung.
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Die
plasmaverstärkte
chemische Dampfabscheidung ist ein Verfahren zum Abscheiden eines Materials
auf einer Abscheideoberfläche.
Beim Ausbilden der Schicht 201 kann die Abscheideoberfläche Oberflächen der
Sourcegebiete 14, 16, der Draingebiete 15, 17,
der Gateelektroden 12, 13, der Seitenwandabstandshalter 18, 19, 20, 21 und
der flachen Isoliergräben 5, 6, 7 umfassen.
Das abgeschiedene Material wird als Produkt einer chemischen Reaktion zwischen
gasförmigen
Ausgangsstoffen, die auf oder in der Nähe der Abscheideoberfläche stattfindet,
gebildet. Die festen Produkte der Reaktion werden auf der Abscheideoberfläche abgeschieden.
Die chemische Reaktion findet in einem Plasma statt, das beispielsweise
mit Hilfe einer Glimmentladung erzeugt werden kann. Die Glimmentladung
kann durch Anlegen einer Wechselspannung mit Radiofrequenz zwischen
zwei Elektroden, von denen eine nahe an der Halbleiterstruktur 1 angebracht
ist, erzeugt werden. Zusätzlich
zu der Wechselspannung mit Radiofrequenz kann eine Gleichspannung
oder eine Wechselspannung niedriger Frequenz, die als "Vorspannung" bezeichnet wird,
zwischen den Elektroden angelegt werden.
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In
der Glimmentladung werden Moleküle
der gasförmigen
Ausgangsstoffe in verschiedenartige Teilchensorten, etwa Radikale,
Ionen, Atome und Moleküle
in angeregten Zuständen,
zerlegt. Diese Teilchen treffen auf der Abscheideoberfläche auf
und werden chemisch an die Abscheideoberfläche gebunden. Dadurch wird
eine Schicht aus einem Material auf der Abscheideoberfläche abgeschieden.
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Die
erste vorbestimmte intrinsische elastische Spannung kann durch die
Bedingungen, unter denen die erste verspannte Schicht 201 abgeschieden
wird, bestimmt sein. Im Allgemeinen hängt die erste vorbestimmte
elastische Spannung von der Gasmischung, der Abscheidungsrate, der
Temperatur, der Wechselspannung mit Radiofrequenz und der Vorspannung
ab. Die Stärke
der elastischen Zug- oder Druckspannung in der Schicht 201 kann
beispielsweise dadurch angepasst werden, dass einer oder mehrere
dieser Parameter variiert werden. Insbesondere kann die Vorspannung
variiert werden, um so ein Ionenbombardement während des Abscheideprozesses
anzupassen, und dadurch eine elastische Zug- oder Druckspannung
in der ersten verspannten Schicht 201 zu erzeugen. In einer
veranschaulichenden Ausführungsform
kann die Schicht 201 eine intrinsische elastische Spannung mit
einem Betrag im Bereich von ungefähr 300 MPa bis ungefähr 800 MPa
aufweisen und eine Dicke im Bereich von ungefähr 40 nm bis ungefähr 100 nm oder
mehr haben.
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Die
erste verspannte Schicht 201 kann ein dielektrisches Material,
beispielsweise Siliziumnitrid, umfassen. Eine elastische Zugspannung
in der ersten verspannten Schicht 201 kann, wenn diese
Siliziumnitrid enthält,
erzeugt werden, indem die Vorspannung deutlich verringert oder ausgeschaltet
wird. Andererseits erzeugt eine mäßig hohe Vorspannung eine elastische
Druckspannung in der ersten verspannten Schicht 201.
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Nach
dem Ausbilden der ersten verspannten Schicht 201 wird eine
erste dielektrische Schicht 202 über der Halbleiterstruktur 1 abgeschieden.
Eine Dicke der ersten dielektrischen Schicht 202 kann größer als
eine Höhe
der von der ersten verspannten Schicht 201 bedeckten Gateeelektroden 12, 13 sein. Wegen
der Topologie der darunter liegenden Halbleiterstruktur 1 ist
eine Oberfläche
der ersten dielektrischen Schicht 202 uneben. Insbesondere
weist die erste dielektrische Schicht 202 Höcker über den
Gateelektroden 12, 13 auf.
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Die
erste dielektrische Schicht 202 kann mit Hilfe chemischer
Dampfabscheidung, plasmaverstärkter
chemischer Dampfabscheidung oder anderer den Fachleuten bekannter
Abscheidungsprozesse abgeschieden werden.
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Die
erste dielektrische Schicht 202 kann Siliziumdioxid umfassen.
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2b zeigt
eine schematische Querschnittsansicht der Halbleiterstruktur 1 in
einem späteren Stadium
des Herstellungsprozesses.
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Die
erste dielektrische Schicht 202 wird durch Entfernen eines
Teils der ersten dielektrischen Schicht 202, der sich über dem
zweiten Transistorelement 4 befindet, bemustert. Dies kann
mit Hilfe den Fachleuten bekannter fotolithographischer Techniken und Ätz techniken
geschehen. Nach dem Bemustern bedeckt die erste dielektrische Schicht 202 das
zweite Transistorelement 4 nicht.
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Ein
Teil der ersten verspannten Schicht 201, der sich über dem
zweiten Transistorelement 4 befindet, kann nach dem Bemustern
der ersten dielektrischen Schicht 202 entfernt werden.
Dies kann mit Hilfe eines Ätzprozesses
geschehen. In einer Ausführungsform
dient die erste dielektrische Schicht 202 als eine Maske,
die einen Teil der ersten verspannten Schicht 201, der
sich über
dem ersten Transistorelement 3 befindet, davor schützt, einem Ätzmittel
ausgesetzt zu werden.
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Der Ätzprozess
kann ein Aussetzen der Halbleiterstruktur 1 an ein Ätzmittel,
das dafür
ausgelegt ist, selektiv das Material der ersten verspannten Schicht 201 zu
entfernen und das Material der ersten dielektrischen Schicht 202 und
die Materialien der flachen Isoliergräben 6, 7,
der Seitenwandabstandshalter 18, 19 und der Metallsilizidgebiete 24, 27 im
Wesentlichen unversehrt zu lassen, umfassen.
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In
anderen Ausführungsformen
der vorliegenden Erfindung kann die erste verspannte Schicht 201 eine
dünne Linerschicht
(nicht gezeigt) umfassen, die zwischen der Schicht 201 und
dem ersten Transistorelement 3 und dem zweiten Transistorelement 4 ausgebildet
ist. Die Linerschicht kann als Ätzstoppschicht,
die das erste Transistorelement 3 und das zweite Transistorelement 4 davor
schützt,
von dem Ätzmittel
angegriffen zu werden, wirken und/oder anzeigen, wann der Teil der
ersten verspannten Schicht über
dem zweiten Transistorelement entfernt ist.
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In
weiteren Ausführungsformen
der vorliegenden Erfindung wird die erste verspannte Schicht 201 sowohl
auf dem ersten Transistorelement 3 als auch auf dem zweiten
Transistorelement 4 gelassen.
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Eine
zweite verspannte Schicht 203 wird über der ersten dielektrischen
Schicht 202 und den zweiten Transistorelement 4 ausgebildet.
Die zweite verspannte Schicht 203 weist eine zweite vorbestimmte
elastische Spannung auf. Teile 203a, 203c der
zweiten verspannten Schicht befinden sich über der ersten dielektrischen
Schicht 202 bzw. dem zweiten Transistorelement 4.
Ein weiterer Teil 203b der zweiten verspannten Schicht 203 befindet
sich über einem
Rand der ersten dielektrischen Schicht 202. Der Rand der ersten
dielektrischen Schicht 202 wird beim Bemustern der ersten
dielektrischen Schicht 202, das durchgeführt wird,
um das zweite Transistorelement 4 freizulegen, ausgebildet.
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Die
zweite verspannte Schicht kann ein dielektrisches Material, beispielsweise
Siliziumnitrid, umfassen.
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Das
Ausbilden der zweiten verspannten Schicht 203 kann einen
nichtkonformen Abscheideprozess, der dafür ausgelegt ist, eine verspannte Schicht
eines Materials über
der ersten dielektrischen Schicht 202 und dem zweiten Transistorelement 4 abzuscheiden,
umfassen.
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Bei
der nichtkonformen Abscheidung hängt eine
Dicke der abgeschiedenen Materialschicht, die in einer Richtung
senkrecht zum darunter liegenden Teil der Abscheideoberfläche gemessen
wird, von der Steigung des darunter liegenden Teils der Abscheideoberfläche ab.
Insbesondere ist eine Dicke schwach geneigter Teile der zweiten
verspannten Schicht 203, etwa der Teile 203a, 203c,
größer als eine
Dicke des über
dem steilen Rand der ersten dielektrischen Schicht 202 ausgebildeten
Teils 203b.
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Eine
nichtkonforme Abscheidung kann durchgeführt werden, indem bei der plasmaverstärkten chemischen
Dampfabscheidung eine mäßig hohe
Vorspannung angelegt wird, wobei die Elektrode nahe der Halbleiterstruktur 1 negativ
geladen ist. Dadurch werden Ionen im Plasma in einer zur Oberfläche des
Substrats 2 senkrechten Richtungbeschleunigt. Die Bewegung
der Ionen in der zum Substrat 2 senkrechten Richtung führt zu einem
Materialtransport in dieser Richtung. Das transportierte Material
wird vorzugsweise auf schwach geneigten Teilen der Halbleiterstruktur 1 abgeschieden.
Deshalb hat die zweite verspannte Schicht 203 auf den schwach geneigten
Teilen eine größere Dicke
als auf den steilen Teilen der Halbleiterstruktur 1. In
einer veranschaulichenden Ausführungsform
der vorliegenden Erfindung können
Teile der zweiten verspannten Schicht 203 über schwach
geneigten Teilen der Halbleiterstruktur eine Dicke im Bereich von
ungefähr
40 nm bis ungefähr
100 nm oder mehr haben. Teile der zweiten verspannten Schicht 203 über steilen
Bereichen der Halbleiterstruktur 1 können eine Dicke im Bereich
von ungefähr
20 nm bis ungefähr
80 nm oder mehr haben.
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Die
zweite vorbestimmte elastische Spannung kann eine Zugspannung oder
eine Druckspannung sein. In Ausführungsformen
der vorliegenden Erfindung, in denen die erste vorbestimmte elastische
Spannung eine Zugspannung ist, kann die zweite vorbestimmte elastische
Spannung eine Druckspannung sein. Das Erzeugen einer Zugspannung
in der ersten verspannten Schicht und einer Druckspannung in der
zweiten verspannten Schicht ist besonders vorteilhaft, wenn das
Material der zweiten verspannten Schicht nichtkonform abgeschieden wird,
da die mäßig hohe
Vorspannung, die in der nichtkonformen Abscheidung verwendet wird,
die Erzeugung einer intrinsischen Zugspannung begünstigen
kann. Insbesondere ist das dann der Fall, wenn die zweite verspannte
Schicht Siliziumnitrid umfasst. Ein Betrag der zweiten vorbestimmten
elastischen Spannung kann sich in einem Bereich von ungefähr 300 MPa
bis ungefähr
800 MPa befinden.
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Ein
weiteres Stadium des Herstellungsprozesses ist in 2c gezeigt.
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Es
kann ein isotroper Ätzprozess,
der dafür ausgelegt
ist, den Teil 203b der zweiten verspannten Schicht, der
sich über
dem Rand der ersten dielektrischen Schicht 202 befindet,
im Wesentlichen zu entfernen, durchgeführt werden.
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Beim
isotropen Ätzen
ist eine Rate, mit der Material entfernt wird, von der Steigung
der geätzten Oberfläche im Wesentlichen
unabhängig.
Teile 203a und 203c der zweiten verspannten Schicht 203 werden
im Wesentlichen mit der gleichen Rate geätzt wie der Teil 203b,
der sich über
dem Rand der ersten dielektrischen Schicht 202 befindet.
Da der Teil 203b der zweiten verspannten Schicht dünner als
die Teile 203a, 203c ist, wird er somit schneller
entfernt als die Teile 203a, 203c. Der Ätzprozess
wird beendet, sobald der Teil 203b im Wesentlichen entfernt
ist. Deshalb bleiben Teile der Bereiche 203a und 203c auf der
Halbleiterstruktur 1. Der Materialverlust in den Bereichen 203a, 203c kann
im Voraus berücksichtigt werden,
indem die abgeschiedene Dicke der zweiten verspannten Schicht 203 entsprechend
vergrößert wird.
In einer veranschaulichenden Ausführungsform der vorliegenden
Erfindung kann der Ätzprozess
dafür ausgelegt
sein, einen Teil der zweiten verspannten Schicht mit einer Dicke
im Bereich von ungefähr 20
nm bis ungefähr
50 nm oder mehr zu entfernen.
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In
einigen Ausführungsformen
der vorliegenden Erfindung kann das isotrope Ätzen Teile der zweiten verspannten
Schicht 203 entfernen, die sich über den Seitenwandabstandhaltern 20, 21 befinden und
eine größere Steigung
als beispielsweise Teile, die sich über dem Sourcegebiet 16 und
dem Draingebiet 17 des zweiten Transistorelements 4 befinden, aufweisen.
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In
anderen Ausführungsformen
der vorliegenden Erfindung wird kein Ätzprozess durchgeführt und
der Teil 203b der zweiten verspannten Schicht 203 wird
auf der Halbleiterstruktur 1 gelassen. In solchen Ausführungsformen
muss die Abscheidung der zweiten verspannten Schicht 203 nicht
nichtkonform sein. Stattdessen kann die zweite verspannte Schicht 203 konform
abgeschieden werden.
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2d zeigt
eine schematische Querschnittsansicht der Halbleiterstruktur 1 in
einem weiteren Stadium des Herstellungsprozesses.
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Eine
zweite dielektrische Schicht 204 wird über dem Substrat 1 ausgebildet. Ähnlich wie
die erste dielektrische Schicht 202 kann die zweite dielektrische
Schicht 204 durch chemische Dampfabscheidung, plasmaverstärkte chemische
Dampfabscheidung oder irgendein anderes den Fachleuten bekanntes
Abscheidungsverfahren ausgebildet werden. Eine Dicke der zweiten
dielektrischen Schicht 204 ist größer als eine Höhe der Gateelektroden 12, 13 des
ersten Transistorelements 12 und des zweiten Transistorelements 13.
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Die
zweite dielektrische Schicht 204 kann aus dem gleichen
Material ausgebildet werden wie die erste dielektrische Schicht 202.
Insbesondere können
sowohl die erste dielektrische Schicht 202 als auch die
zweite dielektrische Schicht 204 Siliziumdioxid enthalten.
In anderen Ausführungsformen
der vorliegenden Erfindung können
jedoch die erste dielektrische Schicht 202 und die zweite
dielektrische Schicht unterschiedliche Materialien enthalten.
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Die
zweite dielektrische Schicht 204 bedeckt den Teil 203a der
zweiten verspannten Schicht 203 und das zweite Transistorelement 4,
das von dem Teil 203c der zweiten verspannten Schicht 203 bedeckt ist.
In Ausführungsformen
der vorliegenden Erfindung, in denen der Teil 203b der
zweiten verspannten Schicht, der den Rand der ersten die lektrischen Schicht 202 bedeckt,
entfernt wird, grenzt die zweite dielektrische Schicht 204 an
die erste dielektrische Schicht 202 an. Wegen der Topografie
der ersten dielektrischen Schicht 202 und des zweiten Transistorelements 4 ist
eine Oberfläche
der zweiten dielektrischen Schicht uneben. Insbesondere umfasst
die Oberfläche
der zweiten dielektrischen Schicht 204 einen Höcker über der
Gateelektrode 13 des zweiten Transistorelements 4 und
eine Erhöhung über dem ersten
Transistorelement 3, wo sich die erste dielektrische Schicht 202 und
der Teil 203a der ersten dielektrischen Schicht 203 unter
der zweiten dielektrischen Schicht 204 befinden.
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Eine
schematische Querschnittsansicht der Halbleiterstruktur 201 in
noch einem weiteren Stadium des Herstellungsprozesses ist in 2e gezeigt.
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Die
erste dielektrische Schicht 202 und die zweite dielektrische
Schicht 204 werden planarisiert. Dies kann mit Hilfe chemisch-mechanischen
Polierens geschehen. Beim chemisch-mechanischen Polieren wird die
Halbleiterstruktur 1 relativ zu einem Polierkissen bewegt.
Einer Grenzfläche
zwischen der Halbleiterstruktur 1 und dem Polierkissen
wird ein Poliermittel zugeführt.
Das Poliermittel umfasst eine chemische Verbindung, die mit dem
Material oder den Materialien auf der Oberfläche der Halbleiterstruktur 1 reagiert.
Das Reaktionsprodukt wird durch Schleifmittel, die im Poliermittel
und/oder im Polierkissen enthalten sind, entfernt.
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Beim
Planarisieren werden ein Teil der zweiten dielektrischen Schicht 204,
der sich über
der ersten dielektrischen Schicht 202 befindet, der Teil 203a der
zweiten verspannten Schicht 203 und der Höcker der
ersten dielektrischen Schicht 202 über der Gateelektrode 12 des
ersten Transistorelements 3 entfernt. Nach der Planarisierung
haben die erste dielektrische Schicht 202 und die zweite
dielektrische Schicht 204 eine gemeinsame flache Oberfläche.
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In
Ausführungsformen
der vorliegenden Erfindung, in denen die erste dielektrische Schicht 202 und
die zweite dielektrische Schicht 204 aus dem gleichen Material
gebildet werden und der Teil 203b der zweiten verspannten
Schicht 203 entfernt wird, ist die Halbleiterstruktur von
einer kontinuierlichen dielektrischen Schicht mit einer flachen
Oberfläche, ähnlich den
den Fachleuten bekannten Zwischenschichtdielektrika, bedeckt.
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Deshalb
können
für die
weitere Bearbeitung der Halbleiterstruktur 1 bekannte Verfahren
vorteilhafterweise im Wesentlichen unverändert verwendet werden.
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Nach
der Planarisierung werden in der ersten dielektrischen Schicht 202 Kontaktöffnungen 205, 206, 207 ausgebildet.
In der zweiten dielektrischen Schicht 204 werden Kontaktöffnungen 208, 209, 210 ausgebildet.
Dies kann, wie den Fachleuten wohlbekannt, durch fotolithografisches
Ausbilden einer Maske über
der ersten dielektrischen Schicht 202 und der zweiten dielektrischen
Schicht, die Teile der dielektrischen Schichten 202, 204,
in denen die Kontaktöffnungen 205–210 ausgebildet
werden sollen, freilässt,
geschehen. Anschließend
wird ein anisotroper Ätzprozess,
der dafür
ausgelegt ist, selektiv das Material der ersten dielektrischen Schicht 202 und das
Material der zweiten dielektrischen Schicht 204 zu entfernen,
während
eine Ätzrate
der ersten verspannten Schicht 201 und der zweiten verspannten Schicht 203 deutlich
niedriger ist, durchgeführt.
Dadurch wird das Entfernen von Material in der ersten verspannten
Schicht 201 oder der zweiten verspannten Schicht 203 zuverlässig angehalten.
Somit dienen die verspannten Schichten 201, 203 als Ätzstoppschichten.
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Anschließend wird
ein Ätzprozess
durchgeführt,
der dafür
ausgelegt ist, die erste verspannte Schicht 201 und/oder
die zweite verspannte Schicht zu entfernen.
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Der Ätzprozess
kann ein Aussetzen der Halbleiterstruktur 1 an ein Ätzmittel,
das dafür
ausgelegt ist, selektiv das Material der ersten verspannten Schicht 201 und
der zweiten verspannten Schicht 203 zu entfernen und das
Silizid in den Metallsilizidgebieten 22, 23, 24, 25, 26, 27 und
das Material der ersten dielektrischen Schicht 202 und
der zweiten dielektrischen Schicht 204 im Wesentlichen
unversehrt zu lassen.
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In
anderen Ausführungsformen
der vorliegenden Erfindung können
die erste verspannte Schicht 201 und/oder die zweite verspannte
Schicht 203 an ihrer Unterseite eine dünne Linerschicht (nicht gezeigt)
umfassen, die die verspannten Schichten von dem ersten Transistorelement 3 und
dem zweiten Transistorelement 4 trennt. Die Linerschicht
kann als Ätzstoppschicht,
die die Transistorelemente 3, 4 davor schützt, durch
den Ätzprozess
angegriffen zu werden, wirken und/oder anzeigen, wann die erste verspannte
Schicht 201 und/oder die zweite verspannte Schicht 203 vom
Boden der Kontaktöffnungen 205–210 entfernt
sind.
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Abschließend können die
Kontaktöffnungen 205–210 mit
einem elektrisch leitfähigen
Material, das ein Metall wie beispielsweise Wolfram enthalten kann,
gefüllt
werden. Wenn sie mit dem elektrisch leitfähigen Material gefüllt ist,
stellt die Kontaktöffnung 205 elektrischen
Kontakt zum Sourcegebiet 14 her, stellt die Kontaktöffnung 206 elektrischen
Kontakt zur Gateelektrode 12 her und stellt die Kontaktöffnung 207 elektrischen
Kontakt zum Draingebiet 15 her. Entsprechend stellt die
Kontaktöffnung 208 elektrischen
Kontakt zum Sourcegebiet 16 her, stellt die Kontaktöffnung 209 elektrischen
Kontakt zur Gateelektrode 13 her und stellt die Kontaktöffnung 210 elektrischen
Kontakt zum Draingebiet 17 her.
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In
Ausführungsformen
der vorliegenden Erfindung, in denen ein Teil der ersten verspannten Schicht 201,
der sich über
dem zweiten Transistorelement 4 befindet, nach dem Ausbilden
der ersten dielektrischen Schicht entfernt wird, ist nach Beendigung
des oben beschriebenen Verfahrens das erste Transistorelement 3 von
der ersten verspannten Schicht 201 bedeckt und das zweite
Transistorelement 4 von der zweiten verspannten Schicht 203 bedeckt.
In anderen Ausführungsformen,
in denen die erste verspannte Schicht 201 auf dem zweiten
Transistorelement 4 gelassen wird, ist das erste Transistorelement 3 von
der ersten verspannten Schicht bedeckt, während das zweite Transistorelement 4 sowohl
von der ersten verspannten Schicht 201 als auch von der
zweiten verspannten Schicht 203 bedeckt ist.
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Wegen
den intrinsischen elastischen Spannungen in der ersten verspannten
Schicht 201 und der zweiten verspannten Schicht 203 üben diese Schichten
elastische Kräfte
auf die Transistorelemente 3, 4 aus. Da die erste
verspannte Schicht 201 und die zweite verspannte Schicht 203 große Flächen des
ersten Transistorelements 3 und des zweiten Transistorelements 4 bedecken,
können
diese elastischen Kräfte
die elastische Spannung in den Transistorelementen 3, 4 und
insbesondere die elastische Spannung in den Kanalgebieten 28, 29 verändern. Die
elastische Spannung im Kanalgebiet 28 des ersten Transistorelements 3 wird
von der ersten vorbestimmten intrinsischen elastischen Spannung der
ersten verspannten Schicht 201 beeinflusst.
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In
Ausführungsformen
der vorliegenden Erfindung, in denen die erste verspannte Schicht 201 von
dem zweiten Transistorelement 4 entfernt wird, wird die
elastische Spannung im Kanalgebiet 29 des zweiten Transistorelements 4 von
der zweiten vorbestimmten intrinsischen elastischen Spannung der zweiten
verspannten Schicht 203 beeinflusst. Deshalb steht das
Kanalgebiet 28 unter einer elastischen Zugspannung und
das Kanalgebiet 29 unter einer elastischen Druckspannung,
wenn die erste vorbestimmte intrinsische elastische Spannung eine
Zugspannung und die zweite vorbestimmte intrinsische elastische
Spannung eine Druckspannung ist. Eine erste vorbestimmte intrinsische
elastische Spannung, die eine Zugspannung ist, verbessert die Beweglichkeit
der Elektronen im Kanalgebiet 28, was besonders vorteilhaft
ist, wenn das erste Transistorelement 3 ein Transistor
vom n-Typ ist. Eine zweite vorbestimmte intrinsische elastische
Spannung, die eine Druckspannung ist, verbessert die Beweglichkeit
der Löcher
im Kanalgebiet 29, was besonders vorteilhaft ist, wenn
das zweite Transistorelement ein Transistor vom p-Typ ist. Umgekehrt
sind eine erste vorbestimmte intrinsische elastische Spannung, die eine
Druckspannung ist, und zweite vorbestimmte intrinsische elastische
Spannung, die eine Zugspannung ist, vorteilhaft, wenn das erste
Transistorelement 3 ein Transistor vom p-Typ und das zweite
Transistorelement 4 ein Transistor vom n-Typ ist.
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In
anderen Ausführungsformen,
in denen das zweite Transistorelement 4 sowohl von der
ersten verspannten Schicht 201 als auch von der zweiten
verspannten Schicht 203 bedeckt ist, beeinflusst sowohl
die erste vorbestimmte intrinsische elastische Spannung als auch
die zweite vorbestimmte intrinsische elastische Spannung die elastische
Spannung im Kanalgebiet 29. Wenn von der ersten und der zweiten
vorbestimmten intrinsischen elastischen Spannung eine eine Zugspannung
und die andere eine Druckspannung ist, kann der Einfluss der zweiten
vorbestimmten intrinsischen elastischen Spannung den Einfluss der
ersten vorbestimmten elastischen Spannung vollständig oder teilweise kompensieren,
so dass das Kanalgebiet 29 unter einer erheblich schwächeren elastischen
Spannung steht als das Kanalgebiet 28. In einigen Ausführungsformen der
vorliegenden Erfindung ist das Kanalgebiet 28 verspannt,
während
das Kanalgebiet 29 im Wesentlichen unverspannt ist.
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Die
erste vorbestimmte intrinsische elastische Spannung und die zweite
vorbestimmte intrinsische elastische Spannung können gesteuert werden, um die
elastische Spannung in jedem der Kanalgebiete 28, 29 anzupassen.
Hierfür
können
bekannte Verfahren zum Messen der elastischen Spannung im Kanalgebiet
eines Feldeffekttransistors, wie beispielsweise die Röntgenbeugung,
verwendet werden. Mehrere Halbleiterstrukturen ähnlich der Halbleiterstruktur 1 werden
ausgebildet. Beim Ausbilden jeder dieser Halbleiterstrukturen werden
beim Abscheiden der ersten verspannten Schicht 201 und/oder
der zweiten verspannten Schicht 203 unterschiedliche Parameter
verwendet, um verschiedene Werte der ersten vorbestimmten intrinsischen
elastischen Spannung und der zweiten vorbestimmten intrinsischen
elastischen Spannung zu erhalten. Anschließend wird die elastische Spannung
in den Kanalgebieten von Feldeffekttransistoren in jeder der Halbleiterstrukturen
gemessen, um die erste und die zweite vorbestimmte intrinsische
elastische Spannung mit der elastischen Spannung in den Kanalgebieten
in Beziehung zu setzen. Auf Grundlage der Beziehung zwischen der
intrinsischen elastischen Spannung in den Schichten 201, 203 und
der elastischen Spannung in den Kanalgebieten können Werte der ersten vorbestimmten
intrinsischen elastischen Spannung und der zweiten vorbestimmten
intrinsischen elastischen Spannung bestimmt werden, die in jedem
der Kanalgebiete 28, 29 eine jeweils gewünschte elastische
Spannung ergeben.
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In
anderen Ausführungsformen
der vorliegenden Erfindung können
die erste und die zweite vorbestimmte intrinsische elastische Spannung
gesteuert werden, um in jedem der Kanalgebiete 28, 29 eine
jeweilige Ladungsträgerbeweglichkeit
anzupassen. Hierfür
können
mehrere Halbleiterstrukturen ähnlich
der Halbleiterstruktur 1 ausgebildet werden, von denen
jede eine andere erste vorbestimmte elastische Spannung und/oder
eine andere zweite vorbestimmte intrinsische elastische Spannung
als die anderen Halbleiterstrukturen aufweist. Anschließend wird
die Ladungsträgerbeweglichkeit
in den Kanalgebieten der Transistorelemente in jeder der Halbleiterstrukturen
mit den Fachleuten bekannten Verfahren gemessen und eine Beziehung
zwischen der ersten und der zweiten vorbestimmten elastischen Spannung
und der Ladungsträgerbeweglichkeit
bestimmt. Mit dieser Beziehung können
Werte der ersten vorbestimmten intrinsischen elastischen Spannung
und der zweiten vorbestimmten intrinsischen elastischen Spannung,
die eine gewünschte
Ladungsträgerbeweglichkeit
ergeben, bestimmt werden.
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In
der vorliegenden Erfindung wird eine elastische Spannung in den
Kanalgebieten von Feldeffekttransistoren mit Hilfe der ersten verspannten Schicht 201 und
der zweiten verspannten Schicht 203 erzeugt, die beim Ausbilden
von Kontaktöffnungen
als Ätzstoppschichten
verwendet werden können
und somit Ätzstoppschichten,
die in konventionellen Verfahren zum Ausbilden eines Feldeffekttransistors
verwendet werden, ersetzen können.
Vorteilhafterweise erfordert das Bereitstellen der ersten verspannten
Schicht 201 und der zweiten verspannten Schicht 203 im
Vergleich zu in der Technik bekannten Verfahren keine wesentlichen Änderungen
des Ausbildens des ersten Transistorelements 3 und des zweiten
Transistorelements 4.
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Ein
Verfahren zum Ausbilden einer Halbleiterstruktur gemäß einer
weiteren Ausführungsform der
vorliegenden Erfindung wird mit Bezug auf die 3a und 3b beschrieben.
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Eine
Halbleiterstruktur 1, wie oben mit Bezug auf 1 beschrieben,
wird bereitgestellt. Über
der Halbleiterstruktur 1 wird eine erste verspannte Schicht 301 mit
einer ersten vorbestimmten intrinsischen elastischen Spannung ausgebildet.
Eine zweite verspannte Schicht 302 mit einer zweiten vorbestimmten
intrinsischen elastischen Spannung wird über der ersten verspannten
Schicht 301 abgeschieden. Die zweite verspannte Schicht 302 umfasst
einen Teil 302a über
dem ersten Transistorelement 3 und einen Teil 302b über dem
zweiten Transistorelement 4.
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Ähnlich wie
die erste verspannte Schicht 201 und die zweite verspannte
Schicht 203 in den oben mit Bezug auf die 2a–2e beschriebenen Ausführungsformen
der vorliegenden Erfindung können
die verspannten Schichten 301, 302 mit verschiedenartigen
Techniken, beispielsweise mit Hilfe plasmaverstärkter chemischer Dampfabscheidung, abgeschieden
werden. Die erste vorbestimmte intrinsische elastische Spannung
und die zweite vorbestimmte intrinsische elastische Spannung können durch
Verändern
eines oder mehrerer Parameter, die die Zusammensetzung der gasförmigen Ausgangsstoffe
und/oder die Abscheiderate und/oder die Temperatur und/oder die
Wechselspannung mit Radiofrequenz und/oder die Vorspannung umfassen,
gesteuert werden.
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Das
erste Transistorelement 3 kann ein Transistor vom n-Typ
sein. Das zweite Transistorelement 4 kann ein Transistor
vom p-Typ sein. Die erste vorbestimmte intrinsische elastische Spannung
kann eine Zugspannung sein und die zweite vorbestimmte intrinsische
elastische Spannung kann eine Druckspannung sein.
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Über dem
zweiten Transistorelement 3 wird eine Maske 303 ausgebildet.
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Die
Maske 303 kann einen Fotoresist enthalten. Wie den Fachleuten
wohlbekannt, kann eine Maske, die einen Fotoresist enthält, ausgebildet
werden, indem der Fotoresist auf die Halbleiterstruktur 1 aufgebracht
wird, der Fotoresist durch eine Lithografiemaske belichtet wird
und entweder die beim Belichten beleuchteten oder die nicht beleuchteten
Bereiche in einem Entwickler aufgelöst werden.
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In
anderen Ausführungsformen
kann die Maske 303 eine Hardmask ähnlich der ersten dielektrischen
Schicht 202 in der mit Bezug auf 2a–2e beschriebenen
Ausführungsform umfassen.
Die Hardmask kann ausgebildet werden, indem ähnlich wie beim Ausbilden der
ersten dielektrischen Schicht 202 eine Schicht aus einem
dielektrischen Material, beispielsweise Siliziumdioxid, abgeschieden
und mit Hilfe bekannter Techniken des Ätzens und der Fotolithografie
bemustert wird. Die Oberfläche
der Maske 303 muss nicht, wie in 3a gezeigt,
im Wesentlichen flach sein, sondern kann uneben sein. Insbesondere
kann die Maske 303 einen Höcker über dem ersten Transistorelement 3 aufweisen.
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Anschließend wird
der Teil 302a der zweiten verspannten Schicht 302 mit
Hilfe eines Ätzprozesses
entfernt. Dies kann geschehen, indem die Halbleiterstruktur 1 einem Ätzmittel
ausgesetzt wird, das dafür
ausgelegt ist, selektiv ein Material der zweiten verspannten Schicht 302 zu
entfernen und die Materialien der Maske 303 und der ersten
verspannten Schicht 301 im Wesentlichen unversehrt zu lassen.
In anderen Ausführungsformen
der vorliegenden Erfindung kann die zweite verspannte Schicht 302 eine dünne Linerschicht
(nicht gezeigt) umfassen, die an ihrer Unterseite auf der ersten
verspannten Schicht 301 ausgebildet ist. Die Linerschicht
kann als Ätzstoppschicht
wirken, die die erste verspannte Schicht 301 vor einem
im Ätzprozess
verwendeten Ätzmittel schützt und/oder
anzeigt, wann der Teil 302a der zweiten verspannten Schicht 302 entfernt
ist.
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Die
Maske 303 kann nach dem Entfernen des Teils 302a der
zweiten verspannten Schicht 302 entfernt werden. In Ausführungsformen
der vorliegenden Erfindung, in denen die Maske 303 eine Hardmask
ist, kann die Maske 303 auf der Halbleiterstruktur verbleiben.
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Über dem
Substrat 2 wird eine dielektrische Schicht 304 abgeschieden.
Die dielektrische Schicht 304 kann mit Hilfe bekannter
Verfahren, wie etwa der chemischen Dampfabscheidung oder der plasmaverstärkten chemischen
Dampfabscheidung, abgeschieden werden. Die dielektrische Schicht 304 kann Siliziumdioxid
umfassen.
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In
Ausführungsformen
der vorliegenden Erfindung, in denen die Maske 303 auf
der Halbleiterstruktur 1 gelassen wird, kann die dielektrische Schicht 304 aus
im Wesentlichen dem gleichen Material ausgebildet werden wie die
Maske 303. Dadurch wird die Maske 303 in die dielektrische
Schicht 304 eingebaut und bildet mit dieser eine Einheit. Dementsprechend
kann eine Dicke der dielektrischen Schicht 304 über dem
zweiten Transistorelement 4 größer als eine Dicke der dielektrischen Schicht 304 über dem
ersten Transistorelement 3 sein. Deshalb ist eine Oberfläche der
dielektrischen Schicht 304 uneben.
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Eine
Unebenheit der Oberfläche
der dielektrischen Schicht 304 kann auch wegen der Anwesenheit
der Gateelektroden 12, 13 auf der Oberfläche des
Substrats 3 entstehen. Eine Dicke eines Teils der dielektrischen
Schicht 304, der auf den Gateelektroden 12, 13 abgeschieden
wird, kann in Wesentlichen gleich einer Dicke eines Teils der dielektrischen Schicht 304,
der beispielsweise auf den Sourcegebieten 14, 16 und
den Draingebieten 15, 17 abgeschieden wird, sein.
Deshalb kann die dielektrische Schicht 304 Höcker über den
Gateelektroden 12, 13 aufweisen.
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Die
dielektrische Schicht 304 wird planarisiert, um eine ebene
Oberfläche
der dielektrischen Schicht 304 zu erhalten. Dies kann mit
Hilfe chemisch-mechanischen Polierens geschehen.
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Durch
die dielektrische Schicht 304, die erste verspannte Schicht 301 und/oder
die zweite verspannte Schicht 302 werden Kontaktöffnungen 305, 306, 307, 308, 309, 310 ausgebildet.
Das Ausbilden der Kontaktöffnungen
kann mit Hilfe von Ätztechniken, ähnlich denen,
die in der oben mit Bezug auf die 2a–2e beschriebenen
Ausführungsform
der vorliegenden Erfindung beim Ausbilden der Kontaktöffnungen 205–210 verwendet
werden, geschehen, wobei die erste verspannte Schicht 301 und
die zweite verspannte Schicht 302 als Ätzstoppschichten verwendet
werden. Anschließend
werden die Kontaktöffnungen 305–310 mit
einem elektrisch leitfähigen Material,
beispielsweise einem Metall (nicht gezeigt) gefüllt. Wenn sie mit dem elektrisch
leitfähigen
Material gefüllt
sind, stellen die Kontaktöffnungen 305, 306 und 307 elektrischen
Kontakt zum Sourcegebiet 14, zur Gateelektrode 12 und
zum Draingebiet 15 des ersten Transistorelements 3 her.
Entsprechend stellen die Kontaktöffnungen 308, 309 und 310 elektrischen
Kontakt zum Sourcegebiet 16, zur Gateelektrode 13 und
zum Draingebiet 17 des zweiten Transistorelements 4 her.
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Nach
Beendigung des oben beschriebenen Verfahrens ist das erste Transistorelement 3 von
der ersten verspannten Schicht 301 bedeckt. Das zweite Transistorelement 4 ist
von der ersten verspannten Schicht 301 und der zweiten
verspannten Schicht 302 bedeckt. Die erste vorbestimmte
intrinsische elastische Spannung in der ersten verspannten Schicht 301 und
die zweite vorbestimmte intrinsische elastische Spannung in der
zweiten verspannten Schicht 302 erzeugen elastische Kräfte, die
auf die Transistorelemente 3, 4, und insbesondere
auf die Kanalgebiete 28, 29 wirken. Die elastische
Spannung im Kanalgebiet 28 des ersten Transistorelements 3 wird
von der ersten vorbestimmten intrinsischen elastischen Spannung
beeinflusst. Die elastische Spannung im Kanalgebiet 29 des
zweiten Transistorelements 4 wird sowohl von der ersten
vorbestimmten intrinsischen elastischen Spannung als auch von der
zweiten vorbestimmten intrinsischen elastischen Spannung beeinflusst.
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Ähnlich wie
in der oben mit Bezug auf die 2a–2e beschriebenen
Ausführungsform können die
erste vorbestimmte elastische Spannung und die zweite vorbestimmte
elastische Spannung gesteuert werden, um in jedem der Kanalgebiete 28, 29 eine
gewünschte
elastische Spannung zu erhalten oder um in jedem der Kanalgebiete 28, 29 eine gewünschte Ladungsträgerbeweglichkeit
zu erhalten.
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Die
erste vorbestimmte intrinsische elastische Spannung kann eine Zugspannung
sein und die zweite vorbestimmte elastische Spannung kann eine Druckspannung
sein. Die vorbestimmten intrinsischen elastischen Spannungen können so
ausgelegt sein, dass das Kanalgebiet 28 unter einer Zugspannung
steht, während
das Kanalgebiet 29 im Wesentlichen unverspannt ist. Dadurch
wird die Beweglichkeit der Löcher
im Kanalgebiet 29 im Vergleich zu der in einem Transistorelement
mit einem im Wesentlichen unverspannten Kanalgebiet verbessert.
In Ausführungsformen
der vorliegenden Erfindung, in denen das erste Transistorelement 3 ein
Transistor vom n-Typ ist, ist dies besonders vorteilhaft.
-
In
anderen Ausführungsformen
der vorliegenden Erfindung können
die erste vorbestimmte elastische Spannung und die zweite vorbestimmte elastische
Spannung so ausgelegt sein, dass das Kanalgebiet 28 unter
einer Druckspannung steht, während
das Kanalgebiet 29 im Wesentlichen unverspannt ist.
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Das
erste Transistorelement 3 und das zweite Transistorelement 4 müssen sich
nicht, wie in den 1, 2a–2e, 3a und 3b gezeigt, nahe
beieinander befinden. In anderen Ausführungsformen der vorliegenden
Erfindung können
die Transistorelemente 3, 4 in verschiedenen Bereichen
des Substrats 2 vorgesehen sein. In einigen Ausführungsformen
der vorliegenden Erfindung umfasst das Substrat 2 einen
Halbleiterwafer mit mehreren Chips. In solchen Ausführungsformen
können
das erste Transistorelement 3 und das zweite Transistorelement 4 auf
dem gleichen Chip oder auf verschiedenen Chips vorgesehen sein.