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TWI666681B - 半導體功率元件及其製造方法 - Google Patents

半導體功率元件及其製造方法 Download PDF

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TWI666681B
TWI666681B TW107124782A TW107124782A TWI666681B TW I666681 B TWI666681 B TW I666681B TW 107124782 A TW107124782 A TW 107124782A TW 107124782 A TW107124782 A TW 107124782A TW I666681 B TWI666681 B TW I666681B
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唐松年
Sung Nien Tang
陳和泰
Ho Tai Chen
許修文
Hsiu Wen Hsu
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帥群微電子股份有限公司
Super Group Semiconductor Co., Ltd.
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Abstract

本發明公開一種半導體功率元件及其製造方法。半導體功率元件的製造方法包括下列步驟：形成半導體層於基材上，半導體層內已至少形成一基體區以及一位於基體區內的源極區，源極區連接於半導體層的一上表面，且源極區的邊緣與基體區的邊緣之間定義出一通道區；形成一閘極堆疊結構於半導體層上，並在一垂直方向上和通道區重疊；形成至少一間隔部，以覆蓋閘極堆疊結構的側壁面，其中，間隔部覆蓋源極區的一部分，且源極區的另一部分分暴露於上表面；以間隔部以及閘極堆疊結構為遮罩，執行一自對準矽化製程，以形成一接觸源極區的矽化物層；以及形成一內連線路結構於半導體層上，其中，內連線路結構至少包括一層間介電層以及一電性連接源極區的源極導電層。其中，矽化物層由源極導電層下方朝閘極堆疊結構的方向延伸至層間介電層下方。

Description

半導體功率元件及其製造方法
本發明涉及一種半導體功率元件及其製造方法，特別是涉及一種垂直式雙擴散金氧半場效電晶體及其製造方法。
對於現有的半導體功率元件而言，如：水平式雙擴散電晶體(Lateral Double-diffused MOSFET,LDMOSFET)以及垂直式雙擴散電晶體(Vertical Double-diffused MOSFET,VDMOSFET)，崩潰電壓(breakdown voltage)以及導通電阻(on-resistance)是較重要的參數，其中導通電阻會影響半導體功率元件的導通損耗(conducting loss)。
以垂直式雙擴散電晶體為例，一般會通過提高半導體功率元件的漂移區的載子濃度，來使導通電阻降低。然而，增加漂移區的載子濃度，卻又可能導致半導體功率元件的崩潰電壓降低。
本發明所欲解決的其中一技術問題在於，如何在不影響半導體功率元件的崩潰電壓的情況下，進一步降低半導體功率元件的導通電阻。
為了解決上述的技術問題，本發明所採用的其中一技術方案是，提供一種半導體功率元件的製造方法。前述的製造方法是先形成一半導體層於一基材上，其中，半導體層內至少具有一基體區以及一位於基體區內的源極區，源極區連接於半導體層的一上表面，且源極區的邊緣與基體區的邊緣之間定義出一通道區。之 後，形成一閘極堆疊結構於半導體層上，並在一垂直方向上和通道區重疊。形成至少一間隔部，以覆蓋閘極堆疊結構的側壁面，其中，間隔部覆蓋源極區的一部分，且源極區的另一部分暴露於上表面。隨後，以間隔部以及閘極堆疊結構為遮罩，執行一自對準矽化製程，以形成一接觸源極區的矽化物層。之後，形成一內連線路結構於半導體層上，其中，內連線路結構至少包括一層間介電層以及一電性連接源極區的源極導電層。矽化物層由源極導電層下方朝閘極堆疊結構的方向延伸至層間介電層下方。
本發明所採用的另一技術方案是，提供一種半導體功率元件，其包括基材、半導體層、閘極堆疊結構、間隔部、矽化物層以及內連線路結構。半導體層設置於基材上，並且半導體層內至少具有一基體區以及一位於基體區內的源極區，源極區連接於半導體層的一上表面，且源極區的邊緣與基體區的邊緣之間定義出一通道區。閘極堆疊結構設置於半導體層的上表面上，並在一垂直方向上重疊於通道區。間隔部設置於半導體層上，並覆蓋閘極堆疊結構的側壁面，其中，間隔部覆蓋源極區的一部分。矽化物層接觸源極區。內連線路結構包括一層間介電層以及一源極導電層。層間介電層具有至少一源極接觸開口，且源極導電層設置於層間介電層上，並通過源極接觸開口接觸矽化物層，以電性連接於源極區。矽化物層由源極導電層下方朝閘極堆疊結構的方向延伸至層間介電層下方。
本發明的有益效果在於，本發明所提供的半導體功率元件及其製造方法，其通過“在形成內連線路結構之前，先形成覆蓋閘極堆疊結構的側壁面的間隔部，以及進行自對準矽化製程”的技術手段，可以縮減矽化物層至通道區之間的最短距離。由於矽化物的電阻值通常會比源極區本身的電阻值更低，因此縮減矽化物與通道區之間的距離，可進一步降低半導體功率元件的導通電阻。
為使能更進一步瞭解本發明的特徵及技術內容，請參閱以下 有關本發明的詳細說明與附圖，然而所提供的附圖僅用於提供參考與說明，並非用來對本發明加以限制。
M1‧‧‧半導體功率元件
10‧‧‧基材
11‧‧‧半導體層
AR‧‧‧元件區
TR‧‧‧終端區
11a‧‧‧上表面
110‧‧‧漂移區
111‧‧‧基體區
112‧‧‧源極區
113‧‧‧通道區
12‧‧‧閘極堆疊結構
120‧‧‧閘絕緣層
121‧‧‧閘極
122‧‧‧遮罩層
122H‧‧‧延伸開口
12A‧‧‧第一部分
12B‧‧‧第二部分
13S‧‧‧間隔部
14‧‧‧矽化物層
15‧‧‧層間介電層
15S‧‧‧源極接觸開口
15G‧‧‧閘極接觸開口
16‧‧‧源極導電層
17‧‧‧閘極導電層
12’‧‧‧初始閘極堆疊結構
120’‧‧‧閘絕緣材料層
121’‧‧‧初始閘極層
122’‧‧‧初始遮罩層
13’‧‧‧介電材料層
D‧‧‧最大厚度
H‧‧‧最大高度
14’‧‧‧導電層
15’‧‧‧層間介電材料層
S100~S140‧‧‧流程步驟
圖1繪示本發明其中一實施例的半導體功率元件的流程圖。
圖2A為本發明一實施例的半導體功率元件在製造流程中的局部剖面示意圖。
圖2B為本發明一實施例的半導體功率元件在製造流程中的局部剖面示意圖。
圖2C為本發明一實施例的半導體功率元件在製造流程中的局部剖面示意圖。
圖2D為本發明一實施例的半導體功率元件在製造流程中的局部剖面示意圖。
圖2E為本發明一實施例的半導體功率元件在製造流程中的局部剖面示意圖。
圖2F為本發明一實施例的半導體功率元件在製造流程中的局部剖面示意圖。
圖2G為本發明一實施例的半導體功率元件在製造流程中的局部剖面示意圖。
圖2H為本發明一實施例的半導體功率元件在製造流程中的局部剖面示意圖。
圖3A為本發明一實施例的半導體功率元件在製造流程中的局部剖面示意圖。
圖3B為本發明一實施例的半導體功率元件在製造流程中的局部俯視示意圖。
圖3C為圖3B的半導體功率元件沿著線IIIC-IIIC的局部剖面示意圖。
圖3D為圖3B的半導體功率元件沿著線IIID-IIID的局部剖面示意圖。
圖4A為本發明一實施例的半導體功率元件在製造流程中的局部俯視示意圖。
圖4B為圖4A的半導體功率元件沿著線IVB-IVB的局部剖面示意圖。
圖4C為圖4A的半導體功率元件沿著線IVC-IVC的局部剖面示意圖。
請參閱圖1。圖1為本發明一實施例的半導體功率元件的製造方法的流程圖。
在步驟S100中，形成半導體層於基材上。接著，在步驟S110中，形成一閘極堆疊結構於半導體層上。隨後，在步驟S120中，形成至少一間隔部，以覆蓋閘極堆疊結構的側壁面。在步驟S130中，以間隔部以及閘極堆疊結構為遮罩，執行一自對準矽化製程。之後，形成一接觸所述源極區的矽化物層，在步驟S140中，形成一內連線路結構於半導體層上。
如上所述，在本實施例中，在形成內連線路結構的步驟之前，會先形成覆蓋閘極堆疊結構的側壁面的間隔部，以及執行自對準矽化製程。以下將詳細說明半導體功率元件的製造方法中的具體步驟。
請參照圖1以及圖2A，圖2A顯示本發明一實施例的半導體功率元件在步驟S100中的局部剖面示意圖。
半導體層11位於基材10上，其中半導體層11具有一遠離基材10的上表面11a。
基材10具有高濃度的第一型導電性雜質，以作為半導體功率元件的汲極區(drain)。前述的第一型導電性雜質可以是N型或P型導電性雜質。基材10可以是矽、碳化矽或者是其他半導體材料。
假設基材10為碳化矽基材，N型導電性雜質為五價元素離子，例如磷離子或砷離子，而P型導電性雜質為三價元素離子，例如硼離子、鋁離子或鎵離子。
半導體層11的材料可以和基材10相同，並具有和基材10相同的導電型。但是，半導體層11的摻雜濃度低於基材10的摻雜濃度。以NMOS電晶體為例，基材10具有高濃度的N型摻雜(N+)，而半導體層11具有低濃度的N型摻雜(N-)。以PMOS電晶體為例，基材10與半導體層11則分別具有高濃度的P型摻雜(P+ doping)以及低濃度的P型摻雜(P- doping)。
相較於矽，碳化矽的能隙(band gap)較寬，且具有較佳的導熱性。另外，由碳化矽所製作的半導體功率元件具有較快的切換速度、較低的電力損耗以及較高的耐壓。因此，在本實施例中，基材10與半導體層11的材料都是碳化矽。
須說明的是，半導體層11可被定義出元件區以及終端區，圖2A繪示的是半導體功率元件的元件區的局部剖面示意圖。
另外，在圖2A的實施例中，藉由在不同區域摻雜不同濃度及不同類型的導電性雜質，半導體層11可被區分為漂移區110(drift region)、基體區111(body region)及源極區112(source region)。基體區111與源極區112較靠近於半導體層11的上表面11a，也就是形成於半導體層11的上半部。
在一實施例中，對半導體層11進行一基體摻雜製程，以形成基體區111，前述的基體摻雜製程是在半導體層11中摻雜第二型導電性雜質。須說明的是，基體區111分布於元件區以及終端區內。
之後，對半導體層11進行一源極摻雜製程，以形成源極區112。前述的源極摻雜製程是在基體區111內摻雜高濃度的第一型導電性雜質，且源極區112的掺雜濃度會大於基體區111的摻雜濃度。
也就是說，源極區112是形成於基體區111內，且位於元件區。另外，源極區112會通過基體區111和漂移區110分隔，以定義出至少一通道區113。進一步而言，通道區113是位於源極區112的其中一邊緣與基體區111的其中一邊緣之間，並鄰近於半導體層11的上表面11a。
在圖2A中，兩個基體區111通過漂移區110彼此分隔，並分別和兩個源極區112定義出兩個通道區113。
接著，進行圖1的步驟S110。參照圖2B至圖2D，顯示本發明實施例形成閘極堆疊結構於半導體層11上的詳細流程。
如圖2B所示，先形成一閘絕緣材料層120’以及一初始閘極層121’於半導體層11的上表面11a。閘絕緣材料層120’與初始閘極層121’會覆蓋半導體層11的整個上表面11a。
閘絕緣材料層120’的材料可以是氮化物或氧化物，如：氧化矽、氧化鋁、氮化矽、氮氧化矽或者是其他適合的介電材料。
初始閘極層121’被形成於閘絕緣材料層120’上，以通過閘絕緣材料層120’和半導體層11隔離。初始閘極層121’的材料為導電材料，例如是重摻雜多晶矽或者是其他金屬或合金。在一實施例中，初始閘極層121’的厚度比閘絕緣材料層120’的厚度大。
請參照圖2C，在本實施例的製造方法中，還進一步形成初始遮罩層122’於初始閘極層121’上。據此，閘絕緣材料層120’、初始閘極層121’以及初始遮罩層122’形成一初始閘極堆疊結構12’。初始遮罩層122’的材料可以是氮化物或者氧化物，本發明並不限制。在一實施例中，初始遮罩層122’的厚度會等於或者大於初始閘極層121’的厚度。
請參照圖2D，圖案化初始閘極堆疊結構12’，以形成閘極堆疊結構12。須說明的是，閘極堆疊結構12會具有位於元件區的第一部分12A以及位於終端區的第二部分12B。因此，圖2D只繪示閘極堆疊結構12的第一部分12A的剖面示意圖，來進行說明。
具體而言，可以通過對前述的閘絕緣材料層120’、初始閘極層121’以及初始遮罩層122’進行乾蝕刻或濕蝕刻，來形成閘極堆疊結構。
據此，閘極堆疊結構12會包括閘絕緣層120、閘極121以及覆蓋於閘極121上的遮罩層122。通過蝕刻，以去除一部分閘絕緣材料層120’之後，形成閘絕緣層120。相似地，閘極121是通過蝕刻初始閘極層121’而形成，而遮罩層122是通過蝕刻初始遮罩層122’而形成。在本實施例中，閘絕緣層120、閘極121以及遮罩層122會具有大致相同的寬度。
閘極堆疊結構12會在一垂直方向上和源極區112與基體區111部分重疊。在圖2D中，兩個源極區112分別連接於閘極堆疊結構12兩相反側，且閘極堆疊結構與兩個通道區113重疊。進一步而言，閘極堆疊結構12會和通道區113在垂直方向上重疊，以控制半導體功率元件的開啟與關閉。
以NMOS電晶體為例，當閘極121被施加正偏壓時，電子會累積在通道區113，從而在通道區113產生電流，以使NMOS電晶體被開啟。據此，當閘極121被施加負偏壓時，NMOS電晶體被關閉。
另外，閘極堆疊結構12並不會完全覆蓋源極區112，而會使源極區112被局部地暴露於半導體層11的上表面11a，以製作用以使源極區112與閘極121電性連接於一外部控制電路的內連線路結構。
接著，進行圖1的步驟S120。參照圖2E至圖2F，顯示形成間隔部的詳細流程。如圖2E所示，先形成一介電材料層13’覆蓋半導體層11的上表面11a以及閘極堆疊結構12的外表面(包括側壁面以及頂面)。
介電材料層13’可以是氮化物層或者是氧化物層，例如：氧化矽層、氮化矽層、氧化鋁層、氮氧化矽層等等，本發明並不限制。 另外，介電材料層13’的厚度大約是介於50奈米至500奈米。
接著，如圖2F所示，執行一蝕刻步驟，以去除覆蓋閘極堆疊結構12上以及位於上表面11a的一部分介電材料層13’，以形成間隔部13S。具體而言，覆蓋於閘極堆疊結構12的頂面以及覆蓋半導體層11的上表面11a上的一部分介電材料層13’會被去除，而只留下覆蓋閘極堆疊結構12的側壁面的介電材料層，而形成間隔部13S。
在本實施例中，是通過執行乾蝕刻步驟，自對準形成間隔部13S。由於乾蝕刻對於向下蝕刻的速率會遠高於側向蝕刻的速率，因此可以確保在去除位於閘極堆疊結構12的頂面以及半導體層11的上表面11a上的部分介電材料層時，保留位於閘極堆疊結構12的側壁面的介電材料層。
據此，間隔部13S在平行於閘極堆疊結構12的一寬度方向上具有一最大厚度D，且最大厚度D和介電材料層13’的厚度大致相同。在一實施例中，因此，間隔部13S的最大厚度D介於50奈米至500奈米。如圖2F所示，間隔部13S還具有一最大高度H，也就是間隔部13S的頂端相對於半導體層11的上表面11a之間的垂直距離。在本實施例中，間隔部13S的最大高度H和閘極堆疊結構12的高度大致相同。另外，間隔部13S在平行於閘極堆疊結構12的一寬度方向上的厚度是由下向上遞減。也就是說，靠近於半導體層11的間隔部13S的厚度會大於遠離半導體層11的間隔部13S的厚度。間隔部13S會覆蓋源極區112的一部分，且源極區112的另一部分暴露於半導體層11的上表面11a。
須說明的是，在本發明實施例的製造方法中，通過形成間隔部13S來定義出後續要形成矽化物的位置。請繼續參照圖1的步驟S130，以及圖2G至圖2H，其顯示以間隔部13S以及閘極堆疊結構12為遮罩，執行一自對準矽化製程的詳細流程。
如圖2G所示，先形成導電層14’全面地覆蓋半導體層11的 上表面11a、間隔部13S以及閘極堆疊結構12。導電層14’的材料可以是鎢、鈦、鈷、鉭、鎳、鈀或其任意組合。
接著，如圖2H所示，執行一熱處理於導電層，以促使一部分導電層14’與半導體層11反應而形成矽化物層14。另外一部分覆蓋於閘極堆疊結構12以及間隔部13S上的導電層14’並反應。因此，在後續步驟中，會將未反應的導電層14’去除。
須說明的是，在一實施例中，閘極121為重摻雜多晶矽。若導電層14’直接接觸閘極121，並在執行熱處理時和閘極121產生矽化反應，熱處理的高溫可能會導致閘極121熔融而變形。
因此，本實施例中，覆蓋於閘極堆疊結構12的導電層14’，會通過遮罩層122和閘極121相互隔絕。如此，在執行熱處理時，遮罩層122可保護閘極121，以避免導電層14’和閘極121產生矽化反應。
接著，請繼續參照圖1的步驟S140，圖3A至圖3D以及圖4A至圖4C，其繪示形成內連線路結構於半導體層11上的詳細流程。
請先參照圖3A，首先，形成一層間介電材料層15’全面地覆蓋矽化物層14、間隔部13S以及閘極堆疊結構12。層間介電材料層15’的材料可以選擇硼磷矽玻璃(BPSG)，磷矽玻璃(PSG)、氧化物、氮化物或其組合。
接著，請一併參照圖3B至圖3D。圖3B為本發明一實施例的半導體功率元件在步驟S140的局部俯視示意圖，圖3C為圖3B的半導體功率元件沿著線IIIC-IIIC的局部剖面示意圖，且圖3D為圖3B的半導體功率元件沿著線IIID-IIID的局部剖面示意圖。
先說明的是，如前所述，半導體層11被定義出元件區AR以及終端區TR，且閘極堆疊結構12具有位於元件區AR內的一第一部分12A，以及位於終端區TR內的一第二部分12B，如圖3B所示。
在圖3B中，層間介電材料層15’被圖案化，以形成具有至少一源極接觸開口15S以及至少一閘極接觸開口15G的層間介電層15。在一實施例中，閘極接觸開口15G與源極接觸開口15S都是在圖案化層間介電材料層15’的步驟中被定義出來。
另外，在本實施例中，閘極接觸開口15G是對應於閘極堆疊結構12的第二部分12B，因此閘極接觸開口15G是位於終端區TR內。在其他實施例中，閘極接觸開口15G也可以位於元件區AR內。
如圖3B與圖3C所示，源極接觸開口15S是位於元件區AR內，以矽化物層14會通過源極接觸開口15S而被暴露。要說明的是，只要能使源極區112與閘極121電性連接於外部控制線路，本發明並不限制源極接觸開口15S與閘極接觸開口15G的位置。
另外，如圖3B與圖3D所示，在圖案化層間介電材料層15’的步驟之後，本發明實施例的製造方法還進一步包括：通過閘極接觸開口15G去除一部分遮罩層122，以暴露閘極121。也就是說，遮罩層122具有一和閘極接觸開口15G連通的延伸開口122H。
請繼續參照圖4A至圖4C。圖4A為本發明一實施例的半導體功率元件在製造流程中的局部俯視示意圖，圖4B為圖4A的半導體功率元件沿著線IVB-IVB的局部剖面示意圖。圖4C為圖4A的半導體功率元件沿著線IVC-IVC的局部剖面示意圖。
如圖4A所示，將源極導電層16與閘極導電層17形成於半導體層11上，以分別電性連接於源極區112以及閘極121。源極導電層16與閘極導電層17可以在相同的製程中完成。另外，閘極導電層17與源極導電層16彼此分隔設置。
如圖4A以及圖4B所示，源極導電層16被形成於元件區AR，並填入源極接觸開口15S內，以電性連接源極區112。進一步而言，源極導電層16是通過矽化物層14而電性連接於源極區112。如圖4C所示，閘極導電層17位於閘極接觸開口15G以及延伸開 口122H內，以電性連接閘極121。
值得注意的是，在本發明實施例中，層間介電層15會覆蓋一部分的矽化物層14。進一步而言，矽化物層14是由源極導電層16下方朝閘極堆疊結構12的方向延伸至層間介電層15下方，直到接觸間隔部13S。
由於矽化物層14的電阻值通常會比源極區112本身的電阻值更低，因此矽化物層14和通道區113之間的水平距離越遠，半導體功率元件M1的導通電阻越大。因此，在本實施例中，矽化物層14和通道區113之間的最短距離和間隔部13S的最大厚度D相關。
須說明的是，現有技術中，在製作半導體功率元件的內連線路時，通常是先形成介電層之後，再對介電層蝕刻，以定義出分別對應於源極區與閘極的多個接觸窗，之後，才通過自對準金屬矽化製程，以分別在源極區以及閘極分別形成矽化物層(silicide)。然而，由於製程限制，由於受到介電層的阻隔，無法使更大面積的源極區112上方形成矽化物層。因此，矽化物層與通道區113之間的最短距離難以縮減至低於500奈米，也使現有半導體功率元件的導通電阻無法進一步降低。
相較之下，本發明是在執行自對準矽化製程之前，直接以間隔部定義形成矽化物層14的位置，之後才形成內連線路結構。如此，可以使矽化物層14和通道區113之間的最短距離縮減至100至200奈米，從而可進一步降低半導體功率元件M1的導通電阻，並減少導通損失。
基於上述，如圖4A至4C，本發明實施例也提供一半導體功率元件M1，其包括基材10、半導體層11、閘極堆疊結構12、間隔部13S、矽化物層14以及內連線路結構。
半導體層11設置於基材10上，且半導體層11內至少具有一基體區111以及一位於基體區111內的源極區112。源極區112連接於半導體層11的上表面11a，且源極區112的邊緣與基體區111 的邊緣之間定義出通道區113。半導體層11被定義出一元件區AR以及一終端區TR。
閘極堆疊結構12設置於半導體層11上，且閘極堆疊結構12在一垂直方向重疊於通道區113。如上所述，閘極堆疊結構12包括閘絕緣層120、閘極121以及一覆蓋於閘極121上的遮罩層122。另外，閘極堆疊結構具有一位於元件區AR內的第一部分12A以及一位於終端區TR內的第二部分12B。
間隔部13S設置於半導體層11上，並覆蓋閘極堆疊結構12的側壁面。間隔部13S在平行於閘極堆疊結構12的一寬度方向上具有一最大厚度，且最大厚度介於50奈米至500奈米。
矽化物層14接觸源極區112，並且矽化物層14和通道區113之間的最短距離是介於100至200奈米。
內連線路結構包括層間介電層15、源極導電層16以及閘極導電層17。層間介電層15具有源極接觸開口15S以及閘極接觸開口15G，其中，閘極接觸開口15G對應於閘極堆疊結構12的第二部分12B。
源極導電層16設置於層間介電層15上，並通過源極接觸開口15S接觸矽化物層14，以電性連接於源極區112。在本實施例中，矽化物層14由源極導電層16下方朝閘極堆疊結構12的方向延伸至層間介電層15下方。也就是說，層間介電層15與源極導電層16都會和矽化物層14在垂直方向上重疊，而間隔部13S下方則沒有矽化物層14。
閘極導電層17也設置於層間介電層15上，並通過閘極接觸開口15G以及遮罩層122的延伸開口122H電性連接於閘極121。本實施例中，閘極導電層17是位於終端區TR內，並和源極導電層16分隔設置。
綜合上述，本發明的有益效果在於本發明技術方案所提供的半導體功率元件及其製造方法，其通過“在形成內連線路結構之 前，先形成覆蓋閘極堆疊結構12的側壁面的間隔部13S，以及進行自對準矽化製程”的技術手段，可以縮減矽化物層14至通道區113之間的最短距離。由於矽化物層14的電阻值通常會比源極區112本身的電阻值更低，因此縮減矽化物層14與通道區113之間的距離，可進一步降低半導體功率元件M1的導通電阻。
另外，在本發明實施例的半導體功率元件中，閘極121可通過遮罩層122來與在自對準矽化製程中所形成的導電層14’阻隔，以避免閘極121因熱處理的高溫以及矽化反應而被熔融或變形。
以上所公開的內容僅為本發明的優選可行實施例，並非因此侷限本發明的申請專利範圍，所以凡是運用本發明說明書及附圖內容所做的等效技術變化，均包含於本發明的申請專利範圍內。

Claims (14)

  1. 一種半導體功率元件的製造方法，其包括：形成一半導體層於一基材上，其中，所述半導體層內至少具有一基體區以及一位於所述基體區內的源極區，所述源極區連接於所述半導體層的一上表面，且所述源極區與所述基體區之間定義出一通道區；形成一閘極堆疊結構於所述半導體層上，並在一垂直方向上和所述通道區重疊；形成至少一間隔部，以覆蓋所述閘極堆疊結構的側壁面，其中，所述間隔部覆蓋所述源極區的一部分，且所述源極區的另一部分暴露於所述上表面；以所述間隔部以及所述閘極堆疊結構為遮罩，執行一自對準矽化製程，以形成一接觸所述源極區的矽化物層；以及形成一內連線路結構於所述半導體層上，其中，所述內連線路結構至少包括一層間介電層以及一電性連接所述源極區的源極導電層；其中，所述矽化物層由所述源極導電層下方朝所述閘極堆疊結構的方向延伸至所述層間介電層下方。
  2. 如請求項1所述的製造方法，其中，形成所述閘極堆疊結構的步驟還進一步包括：依序形成一閘絕緣材料層、一初始閘極層以及一初始遮罩層於所述半導體層的所述上表面，以形成一初始閘極堆疊結構；以及圖案化所述初始閘極堆疊結構，以形成所述閘極堆疊結構，其中，所述閘極堆疊結構局部地暴露所述源極區。
  3. 如請求項1所述的製造方法，其中，所述閘極堆疊結構包括一閘絕緣層、一閘極以及一覆蓋於所述閘極上的遮罩層。
  4. 如請求項3所述的製造方法，其中，形成所述內連線路結構的步驟包括：形成一層間介電材料層全面地覆蓋所述矽化物層、所述間隔部以及所述閘極堆疊結構；圖案化所述層間介電材料層，以形成具有至少一源極接觸開口的所述層間介電層，其中，所述矽化物層通過所述源極接觸開口而被暴露；以及形成一源極導電層於所述源極接觸開口內，以通過接觸所述矽化物層電性連接所述源極區。
  5. 如請求項4所述的製造方法，其中，所述層間介電層還具有一閘極接觸開口，所述閘極接觸開口與所述源極接觸開口都是在圖案化所述層間介電材料層的步驟中形成，且形成所述內連線路結構的步驟還進一步包括：在圖案化所述層間介電材料層的步驟之後，通過所述閘極接觸開口去除一部分所述遮罩層，以暴露所述閘極；以及形成一閘極導電層於所述閘極接觸開口內，以使所述閘極導電層電性連接所述閘極，其中，所述閘極導電層與所述源極導電層彼此分隔設置。
  6. 如請求項5所述的製造方法，其中，所述半導體層被定義出一元件區以及一終端區，所述閘極堆疊結構具有位於所述元件區內的一第一部分，以及位於所述終端區內的一第二部分，且所述閘極接觸開口是對應於所述第二部分。
  7. 如請求項1所述的製造方法，其中，形成所述間隔部的步驟包括：形成一介電材料層覆蓋所述半導體層的所述上表面以及所述閘極堆疊結構；以及執行一蝕刻步驟，以去除覆蓋所述閘極堆疊結構上以及位於所述上表面上的一部分介電材料層，以形成所述間隔部。
  8. 如請求項1所述的製造方法，其中，所述間隔部在平行於所述閘極堆疊結構的一寬度方向上的厚度是由下向上遞減。
  9. 如請求項1所述的製造方法，其中，所述自對準矽化製程的步驟包括：形成一導電層全面地覆蓋所述半導體層的所述上表面、所述間隔部以及所述閘極堆疊結構；執行一熱處理於所述導電層，以促使一部分所述導電層與所述半導體層反應而形成所述矽化物層；以及去除未反應的所述導電層。
  10. 一種半導體功率元件，其包括：一基材；一半導體層，其設置於所述基材上，其中，所述半導體層內至少具有一基體區以及一位於所述基體區內的源極區，所述源極區連接於所述半導體層的一上表面，且所述源極區的邊緣與所述基體區的邊緣之間定義出一通道區；一閘極堆疊結構，其設置於所述半導體層的所述上表面上，其中，所述閘極堆疊結構在一垂直方向上重疊於所述通道區；一間隔部，其設置於所述半導體層上，並覆蓋所述閘極堆疊結構的側壁面，其中，所述間隔部覆蓋所述源極區的一部分；一矽化物層，其接觸所述源極區；以及一內連線路結構，其包括一層間介電層以及一源極導電層，所述層間介電層具有至少一源極接觸開口，所述源極導電層設置於所述層間介電層上，並通過所述源極接觸開口接觸所述矽化物層，以電性連接於所述源極區；其中，所述矽化物層由所述源極導電層下方朝所述閘極堆疊結構的方向延伸至所述層間介電層下方。
  11. 如請求項10所述的半導體功率元件，其中，所述閘極堆疊結構包括一閘絕緣層、一閘極以及一覆蓋於所述閘極上的遮罩層。
  12. 如請求項11所述的半導體功率元件，其中，所述半導體層被定義出一元件區以及一終端區，所述閘極堆疊結構具有一位於所述元件區內的第一部分以及一位於所述終端區內的第二部分，且所述層間介電層還具有一對應於所述第二部分的閘極接觸開口。
  13. 如請求項12所述的半導體功率元件，其中，所述第二部分的所述遮罩層具有一和所述閘極接觸開口連通的延伸開口，且所述內連線路結構還包括一閘極導電層，所述閘極導電層設置於所述終端區內，並通過所述閘極接觸開口以及所述延伸開口電性連接於所述閘極。
  14. 如請求項10所述的半導體功率元件，所述間隔部在平行於所述閘極堆疊結構的一寬度方向上的厚度是由下向上遞減。
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