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JP2009038103A - 半導体装置の製造方法と半導体装置 - Google Patents

半導体装置の製造方法と半導体装置 Download PDF

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JP2009038103A JP2007199144A JP2007199144A JP2009038103A JP 2009038103 A JP2009038103 A JP 2009038103A JP 2007199144 A JP2007199144 A JP 2007199144A JP 2007199144 A JP2007199144 A JP 2007199144A JP 2009038103 A JP2009038103 A JP 2009038103A
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輝 小倉
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博 森岡
Kazuo Kawamura
和郎 川村
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Abstract

【課題】
ＣＭＯＳ装置の製造工程におけるコンタクト不良発生を抑制する。
【解決手段】
半導体装置の製造方法は、（ａ）Ｓｉ基板に、ｎ型の第１の活性領域、ｐ型の第２の活性領域を形成する工程と、（ｂ）活性領域に、第１、第２のゲート電極構造、第１、第２のソース・ドレイン領域をそれぞれ形成する工程と、（ｃ）第１のソース／ドレイン領域に、凹部を形成する工程と、（ｄ）凹部にＳｉ−Ｇｅを含むｐ型の圧縮応力を有する半導体エピタキシャル層を形成する工程と、（ｅ）半導体基板上に引張応力を有する窒化シリコンのエッチストッパ膜、層間絶縁膜を形成する工程と、（ｆ）層間絶縁膜、エッチストッパ膜を貫通して、コンタクト孔をエッチングする工程と、（ｇ）半導体基板上方に酸素を含むプラズマを発生する工程と、（ｈ）コンタクト孔に導電性プラグを埋め込む工程と、を有する。
【選択図】 図１−３

Description

本発明は、半導体装置の製造方法と半導体装置に関し、特に応力印加機構を有するＭＯＳトランジスタを含む半導体装置の製造方法と半導体装置に関する。なお、半導体活性領域上に、ゲート絶縁膜と導電体の積層を含むゲート電極を有する電界効果トランジスタをＭＯＳトランジスタと呼ぶ。
シリコン半導体集積回路の集積度向上、動作速度向上のために微細化が進められてきた。微細化と共にＭＯＳトランジスタのゲート長は短縮化されている。ゲート長６５ｎｍ以下では、微細化で性能向上を期待することに限界が見えてきた。
微細化以外で、ＭＯＳトランジスタの性能向上を行う技術として、歪（応力印加）によってキャリアの移動度を向上する歪トランジスタが注目されている。ＭＯＳトランジスタのチャネル領域に応力を印加して歪を発生させ、電子やホールの移動度を上げることにより、オン電流を向上する。
ｎチャネル（Ｎ）ＭＯＳトランジスタは引っ張り応力により電子の移動度が向上する。ｐチャネル（Ｐ）ＭＯＳトランジスタは、圧縮応力によりホールの移動度が向上する。
特開２００３−８６７０８号は、Ｓｉ（００１）面上，〈１１０〉方向にゲート長方向を配置した場合，ＮＭＯＳはゲート長方向の引張歪みに対してオン電流が増大し、ゲート幅方向の引張歪みに対してオン電流が増大し、ＰＭＯＳはゲート長方向の引張歪みに対してオン電流は減少し（ゲート長方向の圧縮歪みに対してオン電流は増大し），ゲート幅方向の引張歪みに対してオン電流は増大することを開示している。特開２００３−８６７０８号は、さらにＮＭＯＳ領域上方には引張応力膜でコンタクトエッチストッパ膜を形成し、ＰＭＯＳ領域上方には圧縮応力膜でコンタクトエッチストッパ膜を形成し、ＣＭＯＳ全体の特性を向上させること、コンタクトエッチストッパ膜の面積によって応力を調整することを開示する。
特開２００３−８６７０８号公報 ＮＭＯＳトランジスタの場合、ソース／ドレイン領域をＳｉ基板より格子定数の小さいシリコン−カーボン（Ｓｉ−Ｃ）混晶（Ｃを添加したＳｉ）で形成すると、チャネルのＳｉ結晶に引っ張り応力が印加され、電子の移動度が大きくなる。 K. Ang et al:IEDM Tech. Dig., 2004, p.1069 ＰＭＯＳトランジスタの場合、ソース／ドレイン領域をＳｉ基板より格子定数の大きいシリコン−ゲルマニウム（Ｓｉ−Ｇｅ）混晶で形成すると、チャネルのＳｉ結晶に圧縮応力が印加され、ホールの移動度が大きくなる。 T. Ghani et al: IEDM Tech. Dig., 2003, p.978 Y. S. Kim et al: Proceedings of ESSDERC 2005, p.305 ＭＯＳトランジスタのチャネルに応力を印加することにより、キャリアの移動度を増大し、ＭＯＳトランジスタの性能を向上させることができる。ＮＭＯＳトランジスタは引っ張り応力で電子の移動度が増大し、ＰＭＯＳトランジスタは圧縮応力でホールの移動度が増大する。
ＰＭＯＳトランジスタのソース／ドレイン領域をエッチングで掘り下げて、Ｓｉ−Ｇｅ結晶を成長し、ＮＭＯＳトランジスタのソース／ドレイン領域をエッチングで掘り下げて、Ｓｉ−Ｃ結晶を成長すれば、ＰＭＯＳ，ＮＭＯＳそれぞれにおいて望ましい応力を印加できるが、製造プロセスは複雑化する。より簡便な製造プロセスが望まれる。
そこで、ＰＭＯＳトランジスタのソース／ドレイン領域をエッチングで掘り下げて、Ｓｉ−Ｇｅ結晶を成長して圧縮応力を印加し、シリサイド層を形成した後、コンタクトエッチストッパとして引張応力を有する窒化膜を堆積し、ＮＭＯＳトランジスタに引張応力を印加する構造が研究されている。
ＰＭＯＳのソース／ドレインにはＳｉ−Ｇｅ混晶を埋め込み、ＮＭＯＳ上には引張応力窒化シリコン膜を形成したＣＭＯＳ半導体装置において、多くのコンタクト不良が発生した。
本発明の目的は、ＰＭＯＳトランジスタにはＳｉ−Ｇｅを含むエピタキシャル層を埋め込み、ＮＭＯＳトランジスタ上には引っ張り応力窒化シリコン膜を形成する半導体装置の製造工程におけるコンタクト不良発生を抑制することである。
本発明の１観点によれば、
（ａ）Ｓｉ表面を有する半導体基板に、ｎ型の第１の活性領域、ｐ型の第２の活性領域を形成する工程と、
（ｂ）前記第１、第２の活性領域に、第１、第２のゲート電極構造、および第１、第２のソース／ドレイン領域をそれぞれ形成する工程と、
（ｃ）前記第１のソース／ドレイン領域に、凹部を形成する工程と、
（ｄ）前記凹部にＳｉ−Ｇｅ含有層を形成する工程と、
（ｅ）前記Ｓｉ-Ｇｅ含有層上に窒化シリコン膜、層間絶縁膜を形成する工程と、
（ｆ）前記層間絶縁膜、前記窒化シリコン膜をエッチングして、コンタクト孔を形成する工程と、
（ｇ）工程（ｆ）に続き、前記半導体基板を酸素プラズマに晒す工程と、
（ｈ）前記コンタクト孔に導電材を埋め込んでプラグを形成する工程と、
を有する半導体装置の製造方法
が提供される。
本発明の他の観点によれば、
ｎ型の第１の活性領域、ｐ型の第２の活性領域を含む半導体基板と、
前記第１の活性領域上に形成された第１のゲート電極構造と、前記第１のゲート電極構造両側の前記第１の活性領域に形成された第２導電型の第１のソース／ドレイン領域と、前記第１のソース／ドレイン領域に形成された凹部と、前記凹部に形成されたＳｉ−Ｇｅ含有層とを有する第１のＭＯＳトランジスタと、
前記第２の活性領域上に形成された第２のゲート電極構造と、前記第２のゲート電極構造両側の前記第２の活性領域に形成された第１導電型の第２のソース／ドレイン領域と、を有する第２のＭＯＳトランジスタと、
前記第１、第２のＭＯＳトランジスタを覆う酸化シリコンライナと、その上に形成された窒化シリコン膜と、その上に形成された層間絶縁膜と、
前記層間絶縁膜、窒化シリコン膜、酸化シリコンライナを貫通する導電性プラグ、
を有する半導体装置
が提供される。
コンタクト不良発生が抑制できる。
以下、図面を参照して本発明の実施例を説明する。
図１Ａ〜１Ｍは、第１の実施例による半導体装置の製造方法の主要工程を示す半導体基板の概略断面図である。
シリコン基板に、活性領域を画定する素子分離領域を形成する。素子分離領域は、例えばシャロートレンチアイソレーション（ＳＴＩ）により形成する。
図１Ａに示すように、シリコン基板１表面上に、酸化シリコン膜２ａを介して素子分離領域上に開口を有する窒化シリコン膜パターン２ｂを形成し、開口内のシリコン基板１をエッチングして、例えば深さ２４０ｎｍ〜３５０ｎｍのトレンチＴを形成する。
図１Ｂに示すように、高密度プラズマ（ＨＤＰ）ＣＶＤによりトレンチ内を酸化シリコン膜３で埋め込む。基板表面上に堆積した不要な酸化シリコン膜を化学機械研磨（ＣＭＰ）により研磨、除去する。このＣＭＰの際、窒化シリコン膜パターン２ｂがストッパとして機能する。ＣＭＰ後、窒化シリコン膜２ｂを例えば熱燐酸により除去する。さらに、酸化シリコン膜２ａを希フッ酸等により除去する。このようにして、ＳＴＩによる素子分離領域３を形成することができる。素子分離領域３を形成した後、レジストマスクにより領域を分け、ｐ型不純物をイオン注入してＮＭＯＳトランジスタ領域にｐ型ウエルＰＷ、ｎ型不純物をイオン注入してＰＭＯＳトランジスタ領域にｎ型ウエルＮＷを形成する。
図１Ｃに示すように、活性領域表面上の酸化シリコン膜を希フッ酸等により除去し、新たに熱酸化を行い、例えば厚さ１ｎｍ〜１５ｎｍのゲート絶縁膜４を形成する。複数種類の厚さのゲート絶縁膜を形成する場合は、例えば一番厚いゲート絶縁膜を形成し、一部エッチングで除去し、二番目に厚いゲート絶縁膜を形成する、というようにエッチングと熱酸化の工程を繰り返す。酸化シリコン膜に窒素を導入してもよい。酸化シリコン膜上に誘電率の高い他の絶縁体膜を積層してもよい。このゲート絶縁膜４の上に、例えば厚さ７５〜１２０ｎｍ程度のポリシリコン層５を形成し、ゲート電極層とする。ポリシリコン層５の上に、ゲート電極形状のホトレジストパターンＰＲを形成し、その下のポリシリコン層５を異方性エッチングによりパターニングし、ゲート電極５を形成する。ゲート絶縁膜４もエッチングしてもよい。その後ホトレジストパターンはアッシング等により除去する。ＰＭＯＳトランジスタ領域を覆うホトレジストパターンを形成し、ｎ型不純物をイオン注入してｎ型エクステンション領域Ｅｘｎを形成する。例えば、Ａｓを加速エネルギ５ｋｅＶ、ドーズ量１×１０１５ｃｍ−３（１Ｅ１５と表記する）でイオン注入する。ＮＭＯＳトランジスタ領域を覆うホトレジストパターンを形成し、ＰＭＯＳトランジスタ領域に、ｐ型不純物をイオン注入してｐ型エクステンション領域Ｅｘｐを形成する。例えば、ｐ型不純物、Ｂを加速エネルギ５ｋｅＶ、ドーズ量１Ｅ１５でイオン注入し、ｐ型エクステンション領域Ｅｘｐを形成する。
図１Ｄに示すように、ゲート電極を覆って、基板上に窒化シリコン膜等の絶縁膜からなるサイドウォールスペーサＳＷを形成する。例えばジクロルシランＳｉＨ2Ｃｌ２とアンモニアＮＨ３をソースガスとし、温度６００℃〜８００℃の熱ＣＶＤにより厚さ１５ｎｍ〜 ７５ｎｍの窒化シリコン膜６を、ゲート電極構造を覆って基板上に堆積する。なお、窒化シリコン膜に代え、酸化シリコン膜としても、酸化シリコン膜と窒化シリコン膜の積層等としてもよい。酸化シリコン膜は、例えばテトラエトキシシラン（ＴＥＯＳ）と酸素をソースガスとし、温度５５０℃〜７００℃の熱ＣＶＤにより堆積できる。ハイドロフルオロカーボンをエッチングガスとしたリアクティブイオンエッチング（ＲＩＥ）により、窒化シリコン膜６を異方性エッチングし、ゲート電極構造側壁上にサイドウォールスペーサＳＷを残す。
レジストマスクでＮＭＯＳ領域を覆い、ｐ型不純物、例えばＢをｐ型エクステンション領域より深く、高濃度にイオン注入し、ソース／ドレイン領域Ｓ／Ｄｐを形成する。また、レジストマスクでＰＭＯＳ領域を覆い、ＮＭＯＳトランジスタ領域にｎ型不純物、例えばＰをｎ型エクステンション領域より深く、高濃度にイオン注入し、ソース／ドレイン領域Ｓ／Ｄｎを形成する。
図１Ｅに示すように、例えば高密度プラズマ化学気相堆積（ＨＤＰ−ＣＶＤ）により酸化シリコン膜１１を厚さ約４０ｎｍ堆積する。ＮＭＯＳ領域を覆うレジストパターンを形成し、ＰＭＯＳ領域の酸化シリコン膜１１をエッチング除去する。この酸化シリコン膜１１はＳｉ基板をエッチングし、さらにＳｉ−Ｇｅ層をエピタキシャル成長する時のマスクとして機能するハードマスクである。ＨＤＰ以外の方法で形成してもよい。
酸化シリコン膜１１をエッチングマスクとし、ＰＭＯＳ領域で、基板のＳｉをエッチングする。例えば、ＨＢｒをエッチングガスとし、ＲＩＥにより深さ約３５ｎｍのエッチングを行う。続いてＨＣｌを用いたケミカルエッチ等により、Ｓｉ表面を清浄化する。このようにして、凹部１２を形成する。
図１Ｆに示すように、減圧熱ＣＶＤにより、ＰＭＯＳトランジスタ領域の凹部１２に露出したシリコン表面上にＳｉ−Ｇｅ又はＳｉ−Ｇｅ−Ｃのエピタキシャル成長を行い、エピタキシャル層１３を形成する。例えば、成膜温度は５００℃〜８００℃とし、ＳｉＨ２Ｃｌ２（Ｓｉのソースガス）を流量５０ｓｃｃｍ〜３００ｓｃｃｍ、ＧｅＨ４（Ｇｅのソースガス）を流量５０ｓｃｃｍ〜３００ｓｃｃｍ、ＨＣｌガスを流量３０ｓｃｃｍ〜３００ｓｃｃｍ、他にＨ２ガスを流す。Ｓｉ−Ｇｅ−Ｃエピタキシャル成長時には、例えばＳｉＨ３（ＣＨ３）（Ｃのソースガス）も流量２ｓｃｃｍ〜５０ｓｃｃｍ程度流す。成長時に、ジボラン等Ｂのソースガスも流して、ｐ型不純物Ｂもドープする。ＣＶＤ成膜室内の圧力は、例えば１００Ｐａ〜５０００Ｐａとする。
Ｓｉ−ＧｅのＧｅ組成は５〜４０ａｔ％とするのがよい。Ｃを少し添加すると、歪量は下がるが、熱安定性が上がる。バランスの良い組成のＳｉ−Ｇｅ−Ｃを用いるのも有効である。
エピタキシャル成長は、Ｓｉ表面にのみ生じ、絶縁物表面には生じない。初め凹部１２表面に沿って成長が進み、サイドウォールスペーサＳＷを回りこんで、隆起した表面を有するようにエピタキシャル層が成長する。その後、エッチング、エピタキシャル成長のマスクとして用いた酸化シリコン膜１１は除去する。
ＳｉソースガスとしてＳｉＨ２Ｃｌ２の代わりに、ＳｉＨ４、Ｓｉ２Ｈ６、Ｓｉ３Ｈ８、Ｓｉ３Ｃｌ６を用いてもよい。ＨＣｌの代わりにＣｌ２を用いてもよい。ＧｅＨ４の代わりに、ＧｅＨ２Ｃｌ２を用いてもよい。
なお、ソース／ドレイン領域のエッチング工程でＰＭＯＳトランジスタのポリシリコンゲート電極もエッチされるが、Ｓｉ−Ｇｅ成長工程でポリシリコン上にも多結晶Ｓｉ−Ｇｅが成長する。一旦形成された窪みは埋め戻される。
図１Ｇに示すように、Ｓｉ表面およびエピタキシャル層１３表面にＮｉＳｉシリサイド層１６を形成する。例えば、厚さ１０ｎｍ〜２０ｎｍのＮｉ層をスパッタリングで堆積し、４５０℃以下の温度でアニールすることによってニッケルモノシリサイド（ＮｉＳｉ）層１６に変換する。４５０℃を越えると、高抵抗のニッケルダイシリサイドが形成され、スパイク状の成長を生じることがある。未反応Ｎｉ層は、過酸化水素と硫酸の混合液等によりウォッシュアウトする。
図１Ｈに示すように、エピタキシャル成長工程、シリサイド形成工程を経た基板上に酸化シリコンライナ２１を形成する。酸化シリコンライナは、本実施例で追加した構成要素である。成膜条件は、例えば、以下の通りである。
成膜方法：プラズマＣＶＤ、
成膜装置：平行平板型プラズマ装置
ソースガス：ＳｉＨ４，Ｎ２Ｏ
基板温度：４５０℃未満、
膜厚：１０ｎｍ〜２０ｎｍ、
４５０℃以上の温度では、Ｎｉシリサイドが高抵抗になる可能性がある。厚さ１０ｎｍ以下の酸化シリコン膜をＰＥ−ＣＶＤで成長することは困難である。酸化シリコン膜の厚さが２０ｎｍを越えると、基板に有効に応力を印加することが困難になる。
図１Ｉに示すように、酸化シリコンライナ２１の上に、引張応力を有する窒化シリコンのエッチストッパ膜２２を堆積する。成膜条件は、例えば、以下の通りである。
成膜方法：プラズマＣＶＤ、
成膜装置：平行平板プラズマ装置
ソースガス：ＳｉＨ４，ＮＨ３，Ｎ２
基板温度：４５０℃未満、
膜厚：４０ｎｍ〜９０ｎｍ、
図１Ｊに示すように、エッチストッパ膜２２の上に、酸化膜で層間絶縁膜２３を形成する。例えば、成膜条件は、以下の通りである。
成膜方法：プラズマＣＶＤ
成膜装置：誘導結合（ＩＣＰ）プラズマチャンバ
ソースガス：ＰＨ３，ＳｉＨ４，Ｏ２
基板温度：４５０℃未満、
膜材料：ＰＳＧ
膜厚：５００ｎｍ〜７００ｎｍ、
この後、ＰＳＧ膜をＣＭＰで平坦化し、層間絶縁膜２３表面を平らにする。
層間絶縁膜２３の上にコンタクト孔の開口を有するレジストパターンＰＲ２を形成する。シリコン基板をエッチング装置の反応室内に装荷する。レジストパターンＰＲ２をエッチングマスクとし、エッチストッパ層２２をエッチストッパとして、層間絶縁膜２３をエッチングしてコンタクト孔を形成する。エッチング条件は、例えば以下の通りである。
エッチング方法：リアクティブイオンエッチング
エッチング装置：容量結合（マグネトロンＲＩＥ）プラズマチャンバ、
エッチングガス：Ｃ４Ｆ６，Ａｒ，Ｏ２
層間絶縁膜２３のエッチングが終了した後、酸素ガスを導入し、アッシングでレジストパターンＰＲ２を除去する。さらに後処理として、アッシングでは除去できなかったコンタクトホール内に付着しているフロロカーボン等を燐酸アンモニウムで完全に除去する。
コンタクト孔が形成された層間絶縁膜２３をエッチングマスクとして、エッチストッパ層２２のエッチングを行なう。エッチング条件は、例えば以下の通りである。
エッチング方法：リアクティブイオンエッチング、
エッチング装置：容量結合（マグネトロンＲＩＥ）プラズマチャンバ、
エッチングガス：ＣＨ３ＦとＯ２の混合ガス、
エッチングガスは、さらにＡｒやＣＦ４を加えてもよい。ＣＨ３ＦとＯ２の混合比率はＣＨ３Ｆ：Ｏ２＝１：１〜１：２が適切である。
エッチストッパ層２２のエッチングの後、酸化シリコンライナ２１のエッチングを行なう。コンタクト孔の底面にＮｉＳｉ層１６が露出する。エッチング条件は、例えば以下の通りである。
エッチング方法：リアクティブイオンエッチング、
エッチング装置：容量結合（マグネトロンＲＩＥ）プラズマチャンバ、
エッチングガス：Ｃ４Ｆ８とＡｒとＯ２の混合ガス、
エッチングガスは、さらにＣＦ４やＣＨＦ３を加えてもよい。Ａｒは４００ｓｃｃｍ〜８００ｓｃｃｍ、Ｃ４Ｆ８は３ｓｃｃｍ〜１０ｓｃｃｍ、Ｏ２は１ｓｃｃｍ〜５ｓｃｃｍの流量で行うのが適切である。
図１Ｋに示すように、同一反応室内で短時間酸素プラズマ２４を発生させる（Ｏ２フラッシュプラズマと呼ぶ）。Ｏ２フラッシュプラズマ処理は、本実施例で導入した処理である。例えばプラズマ条件は以下の通りである。
処理装置：マグネトロンＲＩＥプラズマチャンバ、
圧力：４０ｍＴｏｒｒ〜１５０ｍＴｏｒｒ、
ＲＦパワー：１００Ｗ〜５００Ｗ，
ガス：Ｏ２：９０ｓｃｃｍ〜３００ｓｃｃｍ、
電極温度：−１０℃〜５０℃、
ギャップ：２７ｍｍ〜４７ｍｍ。
以下に述べる実験例においては、
圧力：９０ｍＴｏｒｒ、
ＲＦパワー：２００Ｗ，
ガス：Ｏ２、流量：１８０ｓｃｃｍ、
電極温度：２５℃、
ギャップ：２７ｍｍ、
とした。処理時間を変えてその効果を調べた。
層間絶縁膜２３のエッチングから、Ｏ２フラッシュプラズマ処理まで、シリコン基板は同一反応室内の真空（ないし減圧）雰囲気中に保たれるのが好ましい。
本実施例では、アッシングを行なうのみでなく、Ｏ２フラッシュプラズマ処理を追加したことになる。
図１Ｌに示すように、リン酸アンモニウム液２５でウェット処理を行ない、アッシングで除去できなかったフロロカーボン等の残渣を除去する。
図１Ｍに示すように、コンタクト孔にバリアメタル層としてＴｉＮ層をスパッタリングで堆積し、その上にＷＦ６／Ｈ２ガスの還元反応ＣＶＤでＷ層を形成してコンタクト孔を埋め戻す。層間絶縁膜２３上の不要金属層をＣＭＰで除去して、導電性プラグ２６を形成する。
さらに、酸化シリコンの層間絶縁膜２８を堆積し、配線用トレンチを形成し、ＴａＮ等のバリア層とＣｕシード層をスパッタリングした後、Ｃｕメッキを行い、不要部をＣＭＰで除去して、シングルダマシン銅配線２７を形成する。さらに、スピンオングラス（ナノクリスタルシリカ）の層間絶縁膜２９を形成し、配線溝とビア孔をエッチングし、デュアルダマシン銅配線３０を埋め込む。
このようにして、Ｗプラグと銅２層配線を備えた半導体装置を得る。なお、配線は必要に応じて任意の層数形成できる。
上述の第１の実施例においては、窒化シリコンエッチストッパ膜の下に酸化シリコンライナを敷き、コンタクト孔形成後フラッシュＯ２プラズマ処理を行なった。窒化シリコンエッチストッパ膜下の酸化シリコンライナなし、かつフラッシュＯ２プラズマ処理無しの参考例を作成し、チェーンコンタクトでコンタクト抵抗を測定した。
図２Ａ，２Ｂは、参考例によるストレス窒化シリコン膜単層を用い、Ｏ２フラッシュプラズマ処理を行なわなかった場合のＰＭＯＳのゲートおよびＮＭＯＳのゲートのチェーンコンタクト抵抗（横軸）とその発生確率（縦軸）を示すグラフである。複数枚のウエハを真空（低圧）雰囲気から取り出し、順にアッシング処理を行なった結果を示している。ｐ＋ポリにおいては、処理順による変化は比較的に小さかったが、ｎ＋ポリにおいては、処理順依存性が大きく表れた。
図２Ｃ，２Ｄは、第１の実施例に従い、ストレス窒化シリコン膜の下に酸化シリコン膜を形成し、さらにＯ２フラッシュプラズマ処理を行なったＰＭＯＳのゲート（ｐ＋ポリ）およびＮＭＯＳのゲート（ｎ＋ポリ）のサンプルのチェーンコンタクト抵抗（横軸）とその発生確率（縦軸）を示すグラフである。図２Ｃのｐ＋ポリにおいて、処理順依存性は小さい。図２Ｄのｎ＋ポリにおいて、図２Ｂと較べると、明らかに処理順依存性は小さい。チェーンコンタクト抵抗の増大が抑制されていることが判る。
図２Ｅは、フラッシュＯ２プラズマ処理の時間を０秒（処理なし）から６０秒まで変化させ、エッチング装置から取り出した後、アッシング装置に挿入するまでの大気中放置時間を０時間から６時間まで変化させた時の、コンタクト抵抗を示す。各図中、横軸は抵抗を、縦軸はシグマで表わした確率を示す。ＮＭＯＳトランジスタのゲートコンタクト（Ｇ）とソース／ドレインコンタクト（ＳＤ）の特性を示す。なお、コンタクト孔内に露出するＮｉＳｉは、酸化しやすい材料である。
放置時間が６時間の場合、処理時間０秒でも、６０秒でもＮＭＯＳのコンタクト抵抗は高くなってしまう。放置時間が０時間（真空雰囲気を保った場合）、処理時間０秒で、僅かコンタクト抵抗上昇が認められ、処理時間を２０秒、４０秒と増加するとコンタクト抵抗は低減していく。即ち、フラッシュＯ２プラズマ処理により、コンタクト抵抗増加を抑制する効果が認められる。但し、処理時間６０秒では再びコンタクト抵抗が増加する。処理時間２０秒で、放置時間を０時間から２時間、４時間と増加すると、コンタクト抵抗はかなり増大する。２０秒の処理時間は、効果は有るが不十分といえる。処理時間６０秒は、放置時間０時間でもコンタクト抵抗が増大しており、フラッシュＯ２プラズマ処理によって、ＮｉＳｉ表面が酸化している可能性を示している。
処理時間４０秒は、放置時間に依存せず、コンタクト抵抗が低い。フラッシュＯ２プラズマ処理により、コンタクト孔の特性が安定化したと考えられる。フラッシュＯ２プラズマ処理の好適な量は、i線用レジストのアッシング量に換算すると、３０５ｎｍ〜４６３ｎｍであった。
上述の第１の実施例においては、窒化シリコンエッチストッパ膜の下に酸化シリコンライナを敷き、コンタクト孔形成後フラッシュＯ２プラズマ処理を行なった。
図３Ａ，３Ｂ，３Ｃは、第１の実施例の酸化シリコンライナを省略した、第２の実施例による簡略化した処理を示す。
第１の実施例における図１Ａ〜１Ｈの工程を行い、Ｓｉ−Ｇｅ混晶を埋め込み、ＮｉＳｉ層を形成する。
図３Ａに示すように、ＮｉＳｉ層１６を覆って、シリコン基板上に窒化シリコンのエッチストッパ２２を形成する。
図３Ｂに示すように、エッチストッパ２２の上に層間絶縁膜２３を形成し、その上にホトレジストパターンＰＲ２を形成する。ホトレジストパターンＰＲ２をエッチングマスクとし、エッチストッパ２２をエッチングストッパとして、層間絶縁膜２３のエッチングを行い、ホトレジストパターンＰＲ２は除去する。コンタクト孔を形成した層間絶縁膜２３をマスクとして、エッチストッパ２２のエッチングを行なう。
図３Ｃに示すように、エッチング終了後同一反応室内で酸素プラズマ２４を発生させ、フラッシュＯ２プラズマ処理を行なう。
第２の実施例によっても、コンタクト抵抗増大を抑制できた。
図４Ａ，４Ｂは、第３の実施例による処理を示す。第１の実施例の図１Ａ〜１Ｈに示す工程を、酸化シリコンライナ２１のエッチングを除いて行う。ＮｉＳｉ層１６は酸化シリコンライナ２１に覆われた状態を保つ。
図４Ａに示すように、エッチング反応室内で酸素プラズマ２４を発生させ、フラッシュＯ２プラズマ処理を行なう。その後、後処理を行ない、スパッタリングチャンバにシリコン基板を搬入する。
図４Ｂに示すように、スパッタリングチャンバ内でまずＡｒプラズマを発生させ、ＲＦスパッタ処理により、コンタクト孔内に残っている酸化シリコンライナ２１の除去を行なう。ＲＦスパッタ処理の条件は、例えば、以下の通りである。
反応室：誘導結合型プラズマ（ＩＣＰ）チャンバ、
ガス：Ａｒ／１００ｓｃｃｍ〜２０ｓｃｃｍ、
圧力：３ｍＴｏｒｒ〜１ｍＴｏｒｒ、
ＲＦパワー：上部電極／下部電極＝７５０Ｗ／２００Ｗ〜２５０Ｗ，
処理時間：３秒〜２０秒。
その後導電性プラグ形成、上部配線形成の工程を第１の実施例同様に行う。
第３の実施例が、最も安定して、コンタクト抵抗増加の抑制効果を示した。
以上、実施例に沿って本発明を説明したが、本発明はこれらに限らない。例えば種々の変更、置換、改良、組み合わせ等が可能なことは、当業者に自明であろう。
以下、本発明の特徴を付記する。
（付記１）
（ａ）Ｓｉ表面を有する半導体基板に、ｎ型の第１の活性領域、ｐ型の第２の活性領域を形成する工程と、
（ｂ）前記第１、第２の活性領域に、第１、第２のゲート電極構造及び第１、第２のソース／ドレイン領域をそれぞれ形成する工程と、
（ｃ）前記第１のソース／ドレイン領域に、凹部を形成する工程と、
（ｄ）前記凹部にＳｉ−Ｇｅ含有層を形成する工程と、
（ｅ）前記Ｓｉ-Ｇｅ含有層上に窒化シリコン膜、層間絶縁膜を形成する工程と、
（ｆ）前記層間絶縁膜、前記窒化シリコン膜をエッチングして、コンタクト孔を形成する工程と、
（ｇ）工程（ｆ）に続き、前記半導体基板を酸素プラズマに晒す工程と、
（ｈ）前記コンタクト孔に導電材を埋め込んでプラグを形成する工程と、
を有する半導体装置の製造方法。
（付記２）
前記窒化シリコン膜は、引張応力を有することを特徴とする付記１記載の半導体装置の製造方法。
（付記３）
工程（ｆ）は、
（ｆ−１）前記層間絶縁膜上に開口を有するホトレジストパターンを形成する工程と、
（ｆ−２）前記ホトレジストパターンをマスクとし、前記窒化シリコン膜をストッパとして、前記層間絶縁膜をエッチングする工程と、
（ｆ−３）工程（ｆ−２）の後、前記ホトレジストパターンを除去する工程と、
（ｆ−４）次いで前記層間絶縁膜をマスクとして、前記窒化シリコン膜をエッチングする工程と、
を含む付記２記載の半導体装置の製造方法。
（付記４）
（ｉ）工程（ｄ）と（ｅ）の間に、前記Ｓｉ−Ｇｅ層表面及び前記第２のソース／ドレイン領域上に金属シリサイド層を形成する工程、
をさらに含む付記３記載の半導体装置の製造方法。
（付記５）前記プラグは、ＴｉＮ層とＷ層からなり、前記ＴｉＮ層はスパッタ法で形成されることを特徴とする付記１乃至４のいずれか１項に記載の半導体装置の製造方法。
（付記６）
（ｋ）工程（ｄ）と（ｅ）の間に、前記半導体基板上に厚さ２０ｎｍ以下の酸化シリコン膜を形成する工程、
をさらに含む付記３〜５のいずれか１項記載の半導体装置の製造方法。
（付記７）
工程（ｆ−４）は、さらに前記酸化シリコン膜もエッチングする付記６記載の半導体装置の製造方法。
（付記８）
工程（ｈ）は、前処理として前記半導体基板をＡｒガスプラズマに晒す工程を有する付記６記載の半導体装置の製造方法。
（付記９）
Ｓｉ表面を有する半導体基板に、ゲート電極、ソース領域、及びドレイン領域を有するトランジスタを形成する工程と、
前記トランジスタを覆うように窒化シリコン膜を堆積する工程と、
前記窒化シリコン膜上に層間絶縁膜を堆積する工程と、
前記層間絶縁膜上にレジストパターンを形成する工程と、
前記層間絶縁膜をエッチングして、コンタクト孔を形成する工程と、
前記レジストパターンを除去する工程と、
前記窒化シリコン膜をエッチングする工程と、
前記半導体基板を酸素プラズマに晒す工程と、
前記コンタクト孔に導電材を埋め込む工程と、
を有する半導体装置の製造方法。
（付記１０）
前記トランジスタを形成する工程において、前記ソース領域及び前記ドレイン領域上に金属シリサイドを形成する工程をさらに含む付記９記載の半導体装置の製造方法。
（付記１１）
前記窒化シリコン膜を堆積する工程の前に、前記半導体基板全面に酸化シリコン膜を堆積する工程をさらに含む付記９または１０記載の半導体装置の製造方法。
（付記１２）
Ｓｉ表面を有する半導体基板に、ゲート電極、ソース領域、及びドレイン領域を有するトランジスタを形成する工程と、
前記ソース領域及び前記ドレイン領域に凹部を形成する工程と、
前記凹部にＳｉ−Ｇｅ含有層を形成する工程と、
前記Ｓｉ-Ｇｅ含有層上に窒化シリコン膜及び層間絶縁膜を堆積する工程と、
前記層間絶縁膜及び前記窒化シリコン膜をエッチングして、コンタクト孔を形成する工程と、
前記半導体基板を酸素プラズマに晒す工程と、
前記コンタクト孔に導電材を埋め込む工程と、
を有する半導体装置の製造方法。
（付記１３）
前記コンタクト孔を形成する工程は、
前記層間絶縁膜上にレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記層間絶縁膜をエッチングする工程と、
前記レジストパターンを除去する工程と、
前記窒化シリコン膜をエッチングする工程と、
を含む付記１２記載の半導体装置の製造方法。
（付記１４）
前記トランジスタを形成する工程において、前記Ｓｉ−Ｇｅ含有層上に金属シリサイドを形成する工程をさらに含む付記１２または１３記載の半導体装置の製造方法。
（付記１５）
前記窒化シリコン膜を堆積する工程の前に、前記半導体基板全面に酸化シリコン膜を堆積する工程をさらに含む付記１２〜１４のいずれか１項記載の半導体装置の製造方法。
（付記１６）
ｎ型の第１の活性領域、ｐ型の第２の活性領域を含む半導体基板と、
前記第１の活性領域上に形成された第１のゲート電極構造と、前記第１のゲート電極構造両側の前記第１の活性領域に形成された第２導電型の第１のソース／ドレイン領域と、前記第１のソース／ドレイン領域に形成された凹部と、前記凹部に形成されたＳｉ−Ｇｅ含有層とを有する第１のＭＯＳトランジスタと、
前記第２の活性領域上に形成された第２のゲート電極構造と、前記第２のゲート電極構造両側の前記第２の活性領域に形成された第１導電型の第２のソース／ドレイン領域と、を有する第２のＭＯＳトランジスタと、
前記第１、第２のＭＯＳトランジスタを覆う酸化シリコン膜と、その上に形成された窒化シリコン膜と、その上に形成された層間絶縁膜と、
前記層間絶縁膜、窒化シリコン膜、酸化シリコン膜を貫通する導電性プラグ、
を有する半導体装置。
（付記１７）
前記窒化シリコン膜は引張り応力を有することを特徴とする付記１６に記載の半導体装置。
（付記１８）
前記第２のＭＯＳトランジスタのシリコン表面および前記第１のＭＯＳトランジスタのＳｉ−Ｇｅ層表面に形成されたＮｉＳｉ層をさらに含み、前記導電性プラグは前記ＮｉＳｉ層にコンタクトすることを特長とするし、付記１６又は１７に記載の半導体装置。
（付記１９）
前記酸化シリコン膜は、２０ｎｍ以下の厚さを有することを特長とする付記１６乃至１９のいずれか１項に記載の半導体装置。
／ ／ ／ 図１Ａ〜１Ｍは、第１の実施例による半導体装置の製造方法の主要工程を示す半導体基板の断面図である。 図２Ａ〜２ＤはＰＭＯＳおよびＮＭＯＳのゲートのチェーンコンタクトを用いて測定したコンタクト抵抗の変化を示すグラフである。 図２Ｅは、第１の実施例により作成した半導体装置の実験結果を示すグラフである。 図３Ａ，３Ｂ，３Ｃは、第２の実施例による半導体装置の製造方法の主要工程を示す半導体基板の断面図である。 図４Ａ、４Ｂは、第３の実施例による半導体装置の製造方法の主要工程を示す半導体基板の断面図である。
符号の説明
１ 半導体（Ｓｉ）基板
２ エッチングマスク
２ａ 酸化シリコン膜、
２ｂ 窒化シリコン膜、
３ 素子分離領域（ＳＴＩ）
４ ゲート絶縁膜
５ ゲート電極（ポリシリコン層）
６ サイドウォールスペーサ用絶縁膜（窒化シリコン膜）
１１ 酸化シリコン膜
１２ 凹部
１３ Ｓｉ−Ｇｅエピタキシャル層
２１ 酸化シリコンライナ
２２ 窒化シリコン膜（エッチストッパ）
２４ 酸素プラズマ
ＰＷ ｐ型ウェル
ＮＷ ｎ型ウェル
Ｅｘ エクステンション領域
Ｓ／Ｄソース／ドレイン領域
ＳＷ サイドウォールスペーサ

Claims (11)

  1. （ａ）Ｓｉ表面を有する半導体基板に、ｎ型の第１の活性領域、ｐ型の第２の活性領域を形成する工程と、
    （ｂ）前記第１、第２の活性領域に、第１、第２のゲート電極構造、および第１、第２のソース／ドレイン領域をそれぞれ形成する工程と、
    （ｃ）前記第１のソース／ドレイン領域に、凹部を形成する工程と、
    （ｄ）前記凹部にＳｉ−Ｇｅ含有層を形成する工程と、
    （ｅ）前記Ｓｉ-Ｇｅ含有層上に窒化シリコン膜、層間絶縁膜を形成する工程と、
    （ｆ）前記層間絶縁膜、前記窒化シリコン膜をエッチングして、コンタクト孔を形成する工程と、
    （ｇ）工程（ｆ）に続き、前記半導体基板を酸素プラズマに晒す工程と、
    （ｈ）前記コンタクト孔に導電材を埋め込んでプラグを形成する工程と、
    を有する半導体装置の製造方法。
  2. 前記窒化シリコン膜は、引張応力を有することを特徴とする請求項１記載の半導体装置の製造方法。
  3. 工程（ｆ）は、
    （ｆ−１）前記層間絶縁膜上に開口を有するホトレジストパターンを形成する工程と、
    （ｆ−２）前記ホトレジストパターンをマスクとし、前記窒化シリコン膜をストッパとして、前記層間絶縁膜をエッチングする工程と、
    （ｆ−３）工程（ｆ−２）の後、前記ホトレジストパターンを除去する工程と、
    （ｆ−４）次いで前記層間絶縁膜をマスクとして、前記窒化シリコン膜をエッチングする工程と、
    を含む請求項２記載の半導体装置の製造方法。
  4. （ｉ）工程（ｄ）と（ｅ）の間に、前記Ｓｉ−Ｇｅ層表面にＮｉＳｉ層を形成する工程、
    をさらに含む請求項３記載の半導体装置の製造方法。
  5. 前記プラグは、ＴｉＮ層とＷ層からなり、前記ＴｉＮ層はスパッタ法で形成されることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
  6. （ｋ）工程（ｄ）と（ｅ）の間に、前記半導体基板上に厚さ２０ｎｍ以下の酸化シリコン膜を形成する工程、
    をさらに含む請求項３〜５のいずれか１項記載の半導体装置の製造方法。
  7. 工程（ｆ−４）は、さらに前記酸化シリコン膜もエッチングする請求項６記載の半導体装置の製造方法。
  8. 工程（ｈ）は、前処理としてＡｒプラズマに前記半導体基板を晒す請求項６記載の半導体装置の製造方法。
  9. Ｓｉ表面を有する半導体基板に、ゲート電極、ソース領域、及びドレイン領域を有するトランジスタを形成する工程と、
    前記トランジスタを覆うように窒化シリコン膜及び層間絶縁膜を堆積する工程と、
    前記層間絶縁膜上にレジストパターンを形成する工程と、
    前記レジストパターンをマスクとして前記層間絶縁膜をエッチングし、その後前記レジストパターンを除去する工程と、
    前記窒化シリコン膜をエッチングして、コンタクト孔を形成する工程と、
    前記半導体基板を酸素プラズマに晒す工程と、
    前記コンタクト孔に導電材を埋め込む工程と、
    を有する半導体装置の製造方法。
  10. Ｓｉ表面を有する半導体基板に、ゲート電極、ソース領域、及びドレイン領域を有するトランジスタを形成する工程と、
    前記ソース領域及び前記ドレイン領域に、凹部を形成する工程と、
    前記凹部にＳｉ−Ｇｅ含有層を形成する工程と、
    前記Ｓｉ-Ｇｅ含有層上に窒化シリコン膜を堆積する工程と、
    前記窒化シリコン膜をエッチングして、コンタクト孔を形成する工程と、
    前記半導体基板を酸素プラズマに晒す工程と、
    前記コンタクト孔に導電材を埋め込む工程と、
    を有する半導体装置の製造方法。
  11. ｎ型の第１の活性領域、ｐ型の第２の活性領域を含む半導体基板と、
    前記第１の活性領域上に形成された第１のゲート電極構造と、前記第１のゲート電極構造両側の前記第１の活性領域に形成された第２導電型の第１のソース／ドレイン領域と、前記第１のソース／ドレイン領域に形成された凹部と、前記凹部に形成されたＳｉ−Ｇｅ含有層とを有する第１のＭＯＳトランジスタと、
    前記第２の活性領域上に形成された第２のゲート電極構造と、前記第２のゲート電極構造両側の前記第２の活性領域に形成された第１導電型の第２のソース／ドレイン領域と、を有する第２のＭＯＳトランジスタと、
    前記第１、第２のＭＯＳトランジスタを覆う酸化シリコンライナと、その上に形成された窒化シリコン膜と、その上に形成された層間絶縁膜と、
    前記層間絶縁膜、窒化シリコン膜、酸化シリコンライナを貫通する導電性プラグ、
    を有する半導体装置。
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