JP4899241B2 - 不揮発性半導体記憶装置およびその動作方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、メモリトランジスタのチャネル形成領域とゲート電極との間のゲート絶縁膜の内部に、平面的に離散化された電荷蓄積手段（例えば、ＭＯＮＯＳ型やＭＮＯＳ型における窒化膜内の電荷トラップ、トップ絶縁膜と窒化膜との界面近傍の電荷トラップ、或いは小粒径導電体等）を有し、当該電荷蓄積手段に対し電荷を電気的に注入して蓄積し又は引き抜くことを基本動作とする不揮発性半導体記憶装置と、その動作方法とに関する。
【０００２】
【従来の技術】
不揮発性半導体メモリは、大容量で小型の情報記録媒体として期待されているが、近年、情報ネットワークの広帯域化とともにネットワークの伝送速度（たとえば搬送波周波数：１００ＭＨｚ）と同等の書き込み速度が要求されるようになってきている。このため、不揮発性半導体メモリに対し、スケーリング性が良好で従来の１００μｓ／セルの書き込み速度より１桁またはそれ以上の書き込み速度の向上が要求されている。
【０００３】
不揮発性半導体メモリは、電荷を保持する電荷蓄積手段（浮遊ゲート）が平面的に連続したＦＧ(Floating Gate) 型のほかに、電荷蓄積手段が平面的に離散化された、例えばＭＯＮＯＳ(Metal-Oxide-Nitride-Oxide Semiconductor) 型などがある。
【０００４】
ＭＯＮＯＳ型不揮発性半導体メモリでは、電荷保持を主体的に担っている窒化膜〔Ｓｉx Ｎy （０＜ｘ＜１、０＜ｙ＜１）〕膜中またはトップ酸化膜と窒化膜との界面のキャリアトラップが空間的に（即ち、面方向および膜厚方向に）離散化して拡がっているために、電荷保持特性が、トンネル絶縁膜（ボトム絶縁膜）厚のほかに、Ｓｉx Ｎy 膜中のキャリアトラップに捕獲される電荷のエネルギー的および空間的な分布に依存する。
【０００５】
このトンネル絶縁膜に局所的にリーク電流パスが発生した場合、ＦＧ型では多くの電荷がリークパスを通ってリークして電荷保持特性が低下しやすいのに対し、ＭＯＮＯＳ型では、電荷蓄積手段が空間的に離散化されているため、リークパス周辺の局所的な電荷がリークパスを通して局所的にリークするに過ぎず、記憶素子全体の電荷保持特性が低下しにくい。
このため、ＭＯＮＯＳ型においては、トンネル絶縁膜の薄膜化による電荷保持特性の低下の問題はＦＧ型ほど深刻ではない。したがって、ゲート長が極めて短い微細メモリトランジスタにおけるトンネル絶縁膜のスケーリング性は、ＭＯＮＯＳ型の方がＦＧ型よりも優れている。
また、平面的に離散化したキャリアトラップの分布平面に対し電荷が局所的に注入された場合、その電荷はＦＧ型のように平面内および膜厚方向に拡散することなく保持される。
【０００６】
ＭＯＮＯＳ型不揮発性メモリで微細メモリセルを実現するにはディスターブ特性の改善が重要であり、そのためにはトンネル絶縁膜を通常の膜厚（１．６ｎｍ〜２．０ｎｍ）より厚く設定する必要が生じている。トンネル絶縁膜を比較的厚膜化した場合、書き込み速度は０．１〜１０ｍｓ程度で未だ十分でない。
つまり、従来のＭＯＮＯＳ型等の不揮発性メモリでは、信頼性（たとえば、データ保持特性、リードディスターブ特性あるいはデータ書換え特性など）を十分に満足させた場合、書き込み速度は１００μｓが限界である。
【０００７】
書き込み速度だけを考えると高速化も可能であるが、今度は信頼性および低電圧化が十分にできない。たとえば、チャネルホットエレクトロン（ＣＨＥ）をソース側から注入するソースサイド注入型ＭＯＮＯＳトランジスタが報告されたが（IEEE Electron Device Letter 19, 1998, pp153 ）、このソースサイド注入型ＭＯＮＯＳトランジスタでは、動作電圧が書き込み時１２Ｖ、消去時１４Ｖと高いうえ、リードディスターブ特性およびデータ書換え特性などの信頼性が十分でない。
【０００８】
その一方、従来のＣＨＥ注入方式によって電荷を離散的なトラップの一部に注入できることに着目して、電荷蓄積手段のソース側とドレイン側に独立に２値情報を書き込むことにより１メモリセルあたり２ビットを記録可能な技術が報告された。たとえば“Extended Abstract of the 1999 International Conference on Solid State Devices and Materials, Tokyo, 1999, pp.522-523”では、ソースとドレイン間の電圧印加方向を入れ換えて２ビット情報をＣＨＥ注入により書き込み、読み出し時には、書き込み時と逆方向に所定電圧をソースとドレイン間に印加する、いわゆる“リバースリード”方法によって書き込み時間が短く蓄積電荷量が少ない場合でも２ビット情報を確実に読み出すことを可能としている。
また、消去はホットホール注入によって行っている。
この技術によって、書き込み時間の高速化とビットコストの大幅な低減が可能となった。
【０００９】
さらに、最近になって、２ビット／セルの記憶が可能なスプリットゲート型のＭＯＮＯＳ型不揮発性メモリが提案された（“Twin MONOS Cell with Dual Control Gates ”,2000 Symposium on VLSI Technology Digest of Technical Papers, pp122-123）。
このＭＯＮＯＳ型不揮発性メモリでは、スプリットゲート構造を採用することにより、ゲート電極以外にコントロールゲート電極を設け、書き込みの高速化等を試みている。この書き込みの原理は、基本的にチャネルホットエレクトロン（ＣＨＥ）注入であり、ドレイン周辺の不純物濃度をチャネル中央部と比較して相対的に高くすることにより、ホットエレクトロンの注入効率を大幅に改善している。
【００１０】
【発明が解決しようとする課題】
ところが、この従来のＣＨＥ注入タイプのＭＯＮＯＳ型または２ビット／セル記憶が可能なＭＯＮＯＳ型不揮発性メモリでは、チャネル内を電子を加速して高エネルギー電子（ホットエレクトロン）を発生させることから、ソースとドレイン間に酸化膜のバリア３．２ｅＶより大きな電圧、実際には４．５Ｖ程度の電圧印加が必要であり、このソース・ドレイン間電圧を低減することは困難である。このため、書き込み時におけるパンチスルー効果が制限となってゲート長のスケーリングが難しいという課題がある。
【００１１】
また、ＣＨＥ注入方式では、電荷蓄積手段への電荷注入効率が１×１０- 6 〜１×１０- 5 程度と低いため、書き込み時に数百μＡの電流を必要とし、その結果、一括して並列書き込み可能なメモリセル数を大きくできないという課題もある。これに対し、最近発表されたスプリットゲート型のセルでは、書き込み時の電流を１０μＡ／セルと低減しているが、周辺部のチャージポンプ回路の電流制限により１ｋビット以上のメモリセルを並列に書き込むことは難しい。
【００１２】
また、これら３つのＣＨＥ注入方式のセルでは、メモリトランジスタのチャネルに電流を流して書き込みを行うため、前記した２ビット記録を目的としてドレイン側とソース側に同時に書き込みを行うことができないという課題がある。
【００１３】
さらに、前記した２ビット記録可能なメモリセルおよびスプリットゲート型のメモリセルでは、局部的な消去を行う必要性からソースまたはドレイン側からホットホールを、ＦＮトンネルリングまたはバンド間トンネル電流を利用して注入する消去方法が採用されている。この消去方法では、ホットホールの通過による酸化膜質の劣化が懸念されるため、信頼性、とくにデータ書き換え特性の低下は避けられない。
このため、従来のＭＯＮＯＳ型の不揮発性メモリでは、ホットホールを用いた消去を行う限り、ボトム酸化膜厚の最適化による性能向上は望めない。
【００１４】
本発明の目的は、ＭＯＮＯＳ型など平面的に離散化されたキャリアトラップ等の電荷蓄積手段に電荷を蓄積させて基本動作するメモリトランジスタにおいて、とくに電荷蓄積手段の分布領域の一部に対し電荷を注入して複数ビットを記憶する際に、パンチスルーを抑制しながら少ない電流で極めて高速に書き込みができ、かつ、ゲート長およびゲート絶縁膜厚のスケーリング性が良好な不揮発性半導体記憶装置と、その動作方法を提供することである。
【００１５】
【課題を解決するための手段】
本発明の第１の観点に係る不揮発性半導体記憶装置は、ｎ型半導体からなるチャネル形成領域と、ｐ型半導体からなり上記チャネル形成領域を挟む２つのソース・ドレイン領域と、上記チャネル形成領域上に設けられたゲート絶縁膜と、上記ゲート絶縁膜上に設けられたゲート電極と、上記チャネル形成領域に対向した面内および膜厚方向に離散化されて上記ゲート絶縁膜内に形成され、動作時にバンド間トンネル電流に起因したホットエレクトロンが上記ソース・ドレイン領から注入される電荷蓄積手段とを有し、上記チャネル形成領域、上記ソース・ドレイン領域、上記ゲート絶縁膜および上記ゲート電極を有するメモリトランジスタのゲート長が、上記ホットエレクトロンを上記２つのソース・ドレイン領域の一方と他方の双方から上記電荷蓄積手段に注入して１ビット記憶をさせたときに、一方の上記ソース・ドレイン領域から注入されたホットエレクトロンの保持領域と他方の上記ソース・ドレイン領域から注入されたホットエレクトロンの保持領域との少なくとも一部が上記ゲート絶縁膜内で合体するゲート長以下である。
【００１６】
本発明では１メモリセル当たりの記憶ビット数は１ビット／セルである。
【００２０】
この不揮発性半導体記憶装置では、分離ソース線型、仮想接地線型など、ソース・ドレイン領域の一方に接続された共通線と、ソース・ドレイン領域の他方に接続された共通線とが独立に制御可能なＮＯＲ型メモリセル方式が好適である。
分離ソース線型では、ソース・ドレイン領域の一方が接続された共通線を第１共通線、ソース・ドレイン領域の他方が接続された共通線を第２共通線という。
その場合、第１および第２共通線がそれぞれ階層化されていてもよい。いわゆるＡＮＤ型では、メモリブロック内の内部接続線としての第１および第２副線に対しメモリトランジスタが並列接続されている。
【００２１】
本発明の第２の観点に係る不揮発性半導体記憶装置の動作方法は、ｎ型半導体からなるチャネル形成領域と、ｐ型半導体からなり上記チャネル形成領域を挟む２つのソース・ドレイン領域と、上記チャネル形成領域上に設けられ、上記チャネル形成領域に対向した面内および膜厚方向に離散化された電荷蓄積手段を内部に含むゲート絶縁膜と、当該ゲート絶縁膜上に設けられたゲート電極と
を有する不揮発性半導体記憶装置の動作方法であって、書き込み時に、正のバイアス電圧を上記ゲート電極に印加し、バンド間トンネル電流に起因したホットエレクトロンを上記２つのソース・ドレイン領域の一方と他方の双方から上記電荷蓄積手段に注入して１ビットの情報を記憶させ、当該ホットエレクトロンの注入により、一方の上記ソース・ドレイン領域から注入されたホットエレクトロンの保持領域と、他方の上記ソース・ドレイン領域から注入されたホットエレクトロンの保持領域との少なくとも一部を、上記ゲート絶縁膜内で合体させる。
【００２２】
この動作方法は、１ビット／セル記憶を行う。１ビット／セル記憶の場合、上記一方のソース・ドレイン領域から注入されたホットエレクトロンの保持領域と、上記他方のソース・ドレイン領域から注入されたホットエレクトロンの保持領域との少なくとも一部が、上記ゲート絶縁膜内で合体する。具体的に、たとえば、上記チャネル形成領域、上記ソース・ドレイン領域、上記ゲート絶縁膜および上記ゲート電極を有するメモリトランジスタのゲート長が、上記２つのホットエレクトロンの保持領域の少なくとも一部で合体が起こるゲート長以下である。
【００２３】
本発明では、書き込み時に、上記ソース・ドレイン領域と上記ゲート電極との間に所定の書き込み電圧を印加する。
前記したようにゲート電極が第１〜第３ゲート電極からなる場合、上記メモリトランジスタがワード方向とビット方向とに複数配置されているメモリセルアレイに対する書き込みにおいて、好適に、上記第１，第２記憶領域の一方に書き込むときは、他方側の上記第１，第２ゲート電極を電気的にフローティング状態とするか、または上記チャネル形成領域に対し０Ｖあるいは逆極性の電圧を上記他方側の第１または第２ゲート電極に印加する。
また、上記チャネル形成領域、上記ソース・ドレイン領域、上記ゲート絶縁膜および上記ゲート電極を有したメモリトランジスタがワード方向とビット方向とに複数配置され、ワード方向の複数のメモリトランジスタごとに上記ゲート電極がワード線により共通に接続されているメモリセルアレイに対する書き込みにおいて、好適に、動作対象のメモリトランジスタが接続されていない非選択ワード線に０Ｖ、あるいは上記チャネル形成領域に対し逆極性のバイアス電圧を印加する。
【００２４】
一方、上記チャネル形成領域、上記ソース・ドレイン領域、上記ゲート絶縁膜および上記ゲート電極を有したメモリトランジスタがワード方向とビット方向とに複数配置され、ビット方向の複数のメモリトランジスタごとに上記ソース・ドレイン領域の一方が第１共通線により接続され、上記ソース・ドレイン領域の他方が第２共通線により接続されているメモリセルアレイに対する書き込みにおいて、好適に、動作対象のメモリトランジスタが接続されている第１および／または第２共通線に所定の電圧を印加し、動作対象のメモリトランジスタが接続されていない第１および第２共通線に０Ｖまたは上記所定電圧と逆極性の電圧を印加する。
【００２５】
本発明では、上記ソース・ドレイン領域がワード方向のセル間で分離している場合（分離ソース線ＮＯＲ型）、あるいは、上記ソース・ドレイン領域がワード方向のセル間で共通の場合（バーチャルグランド（ＶＧ）型）でも第１記憶領域上の第１ゲート電極と第２領域上の第２ゲート電極が分離している場合に、同一ワード線に接続されたメモリセルを１回の動作で一括して書き込みできる。
すなわち、上記チャネル形成領域、上記ソース・ドレイン領域、上記ゲート絶縁膜および上記ゲート電極を有したメモリトランジスタがワード方向とビット方向とに複数配置され、ワード方向の複数のメモリトランジスタごとに上記ゲート電極がワード線により共通に接続されているメモリセルアレイに対する書き込みにおいて、好適に、同一ワード線に接続した全てのメモリトランジスタについて、ホットエレクトロンを注入する上記第１，第２記憶領域に対応した全ての上記ソース・ドレイン領域に所定の電圧を印加し、ホットエレクトロンの注入を行わない他の上記第１，第２記憶領域に対応した上記ソース・ドレイン領域を電気的フローティング状態とし、上記同一ワード線に、上記ソース・ドレイン領域に印加する上記所定電圧との差が所定の書き込み電圧となる電圧を印加し、上記同一ワード線に接続した全てのメモリトランジスタについての書き込みを１回の動作で並列に行う。この場合、書き込みに要する電流は１ｎＡ／セルと、従来のＣＨＥ注入書き込み方法に対して十分に低くなるため、１０ｋビット以上の書き込みを並列に行うことができる。
【００２６】
前記したゲート電極が第１〜第３ゲート電極からなる場合の読み出しでは、好適に、読み出し対象の記憶領域側がソースとなるように上記２つのソース・ドレイン領域間に所定の読み出しドレイン電圧を印加し、上記第３ゲート電極に所定の電圧を印加し、上記第１ゲート電極および／または上記第２ゲート電極に、上記第３ゲート電極の印加電圧と同じ極性の所定の読み出しゲート電圧を印加する。
【００２７】
消去時に、好適に、上記ソース・ドレイン領域から注入され上記電荷蓄積手段に保持されているエレクトロンを、直接トンネル効果またはＦＮトンネル効果を用いて上記ソース・ドレイン領域側に引き抜く。
あるいは、上記ソース・ドレイン領域から注入され上記電荷蓄積手段にチャネル方向の両側に離れて保持されているエレクトロンを、直接トンネル効果またはＦＮトンネル効果を用いて個別にあるいは一括して基板側に引き抜く。
【００２８】
この不揮発性半導体記憶装置およびその動作方法は、電荷蓄積手段がチャネル形成領域に対向した面内および膜厚方向に離散化された、たとえばＭＯＮＯＳ型、いわゆるナノ結晶などの小粒径導電体を有する微細粒子型などに好適である。
【００２９】
この不揮発性半導体記憶装置およびその動作方法では、２ビット／セルの書き込みでは、たとえばバンド間トンネル電流に起因したホットエレクトロンを、ソース・ドレイン領域から電荷蓄積手段に注入する。
より詳しくは、ソース・ドレイン領域がｐ型不純物領域からなるとすると、ゲート電極（第１，第２ゲート電極）への正バイアスの印加によって、ソース・ドレイン領域の表面部がｎ化して反転層が形成される。したがって、ｐｎ接合に高いバイアス電圧が印加され、これにより反転層部分でエネルギーバンドの曲がりが急峻となる。ｐ型不純物領域表面の深い空乏化が進むと、その部分では実効的なバンドギャップが減少しているため、価電子帯と伝導帯間でバンド間トンネル電流が発生する。バンド間トンネルした電子は、電界加速によりホットエレクトロンとなるが、その運動量（大きさと方向）が維持されて酸化膜のエネルギー障壁より高いエネルギーを持つために、当該エネルギー障壁を越えて電荷蓄積手段に局所的に注入される。すなわち、一方のソース・ドレイン領域と第１ゲート電極間の電圧を大きくするとホットエレクトロンが電荷蓄積手段の第１記憶領域に注入されて保持され、他方のソース・ドレイン領域と第２ゲート電極間の電圧を大きくするとホットエレクトロンが電荷蓄積手段の第２記憶領域に注入されて保持される。電荷蓄積手段の第１，第２記憶領域間には、ホットエレクトロンが注入されない第３の領域が介在するので、この２ビット情報に対応した電荷は確実に峻別される。
このとき、バンド間トンネル電流に起因したホットエレクトロンは、たとえば１×１０-2〜１×１０-3程度の高い効率で電荷蓄積手段に注入される。このため、１ビット当たりの書き込み電流が、従来のＣＨＥ注入方式の１／１０4 以下に低減できる。この場合、１０ｋ個以上のメモリトランジスタに並列書き込みが可能となり、一括して書き込み可能なメモリセル数（書き込みのバンド幅）が増大する。また、同一ワード線に接続されたメモリトランジスタ（１ページ）を１回の動作で書き込み可能となる。
前記した２ビット／セルの書き込み方法では、２つのソース・ドレイン領域のうちオープンとしないで書き込み電圧を印加した側に書き込みが行われる。
したがって、読み出し時には、この書き込み電圧を印加した側のソース・ドレイン領域がソースとなるように読み出しドレイン電圧を印加する。このとき、２つのソース・ドレイン領域のうち高電圧側の蓄積電荷の有無はピンチオフ効果によりチャネル電界に殆ど影響せず、低電圧側の蓄積電荷の有無の影響をうけてチャネル電界が変化する。このため、当該メモリトランジスタのしきい値電圧は、低電圧側の蓄積電荷の有無を反映したものとなる。
【００３０】
また、２ビット／セル書き込みに最適なメモリトランジスタ構造としては、たとえば電荷蓄積手段（キャリアトラップ等）を含むゲート絶縁膜をチャネル方向両側に第１，第２記憶領域に分離して、その間の第３の領域には電荷蓄積手段を含まない単一材料の絶縁膜とする。この場合、中央の第３の領域部分がＭＯＳ構造のコントロールトランジスタとして機能する。
この構造では、コントロールトランジスタのしきい値電圧を予め一定の範囲に制御しておくことで、一定の電流で読み出しが行える。すなわち、ｐチャネル型のメモリセルを仮定すると、コントロールトランジスタがない場合、書き込み時にエレクトロンの注入が過剰に行われメモリトランジスタのしきい値電圧が大きく低下すると、読み出し時の電流量がばらつく上、電流消費も無駄が多い。ところが、本発明ではＭＯＳ構造のコントロールトランジスタが存在するため、メモリトランジスタのしきい値電圧が大きく低下し読み出し電流が増大しようとすると、コントロールトランジスタがカットオフし、リミッタとして機能する。このため、このメモリセルではコントロールトランジスタのしきい値電圧により読み出し電流の上限が制御でき、無駄な電流消費がない。
【００３１】
また、１ビット／セルの書き込みでは、２つのソース・ドレイン領域双方から書き込みを行うことができる。その場合、ソース・ドレイン領域からの電荷注入箇所はそれそれ局所的であるが、ソース・ドレイン領域の設計において注入部分の面積を大きくなるように最適化することにより、ゲート長がたとえば１００ｎｍ以下と短い場合、電荷蓄積手段の分布面内で、一方のソース・ドレイン領域側からの電荷注入領域と、他方のソース・ドレイン領域側からの電荷注入領域が中央で少なくとも一部が合体し、ほぼ全面に対し電荷注入が行われる。このため、当該メモリトランジスタのしきい値電圧が大きく低下する。このような書き込みでは、電荷蓄積手段分布面内のほぼ全域に電荷が注入されることから、必要なしきい値電圧変化を得るための書き込み時間は、たとえば１０μｓ以下と、従来の並列書き込みが可能なメモリセルと比較して１桁以上短くなる。
【００３２】
消去時には、たとえばソース・ドレイン領域に正電圧を印加し、ソース側またはドレイン側の蓄積電荷を直接トンネル効果またはＦＮトンネル効果を用いて基板側に引く抜く。何れのトンネル効果を用いても、ブロック一括消去が可能である。
本発明では、基本的にスプリットゲート型のメモリセルと同様のオペレーションが可能であるため、過剰消去または過剰書き込みがされ難い。
【００３３】
【発明の実施の形態】
第１実施形態
図１に、第１実施形態に係る不揮発性メモリ装置の要部回路構成を示す。図２に、ＮＯＲ型メモリセルアレイの平面図を、図３に図２のＢ−Ｂ’線に沿った断面側から見た鳥瞰図を示す。
【００３４】
この不揮発性メモリ装置では、ビット線（第１共通線）が主ビット線（第１主線）と副ビット線（第１副線）に階層化され、ソース線（第２共通線）が主ソース線（第２主線）と副ソース線（第２副線）に階層化されている。
主ビット線ＭＢＬ１にセレクトトランジスタＳ１１を介して副ビット線ＳＢＬ１が接続され、主ビット線ＭＢＬ２にセレクトトランジスタＳ２１を介して副ビット線ＳＢＬ２が接続されている。また、主ソース線ＭＳＬ１にセレクトトランジスタＳ１２を介して副ソース線ＳＳＬ１が接続され、主ソース線ＭＳＬ２にセレクトトランジスタＳ２２を介して副ソース線ＳＳＬ２が接続されている。
【００３５】
副ビット線ＳＢＬ１と副ソース線ＳＳＬ１との間に、メモリトランジスタＭ１１〜Ｍ１ｎ（たとえば、ｎ＝６４）が並列接続され、副ビット線ＳＢＬ２と副ソース線ＳＳＬ２との間に、メモリトランジスタＭ２１〜Ｍ２ｎが並列接続されている。この互いに並列に接続されたｎ個のメモリトランジスタと、２つのセレクトトランジスタ（Ｓ１１とＳ１２、又は、Ｓ２１とＳ２２）とにより、メモリセルアレイを構成する単位ブロックが構成される。
【００３６】
ワード方向に隣接するメモリトランジスタＭ１１，Ｍ２１，…の各ゲートがワード線ＷＬ１に接続されている。同様に、メモリトランジスタＭ１２，Ｍ２２，…の各ゲートがワード線ＷＬ２に接続され、また、メモリトランジスタＭ１ｎ，Ｍ２ｎ，…の各ゲートがワード線ＷＬｎに接続されている。
ワード方向に隣接するセレクトトランジスタＳ１１，…は選択線ＳＧ１１により制御され、セレクトトランジスタＳ２１，…は選択線ＳＧ２１により制御される。同様に、ワード方向に隣接するセレクトトランジスタＳ１２，…は選択線ＳＧ１２により制御され、セレクトトランジスタＳ２２，…は選択線ＳＧ２２により制御される。
【００３７】
この微細ＮＯＲ型セルアレイでは、図３に示すように、半導体基板ＳＵＢの表面にｎウエルＷが形成されている。ｎウエルＷは、トレンチに絶縁物を埋め込んでなり平行ストライプ状に配置された素子分離絶縁層ＩＳＯにより、ワード方向に絶縁分離されている。
【００３８】
素子分離絶縁層ＩＳＯにより分離された各ｎウエル部分が、メモリトランジスタの能動領域となる。能動領域内の幅方向両側で、互いの距離をおいた平行ストライプ状にｐ型不純物が高濃度に導入され、これにより、本発明の“ソース・ドレイン領域”をなす副ビット線ＳＢＬ１，ＳＢＬ２（以下、ＳＢＬと表記）および副ソース線ＳＳＬ１，ＳＳＬ２（以下、ＳＳＬと表記）が形成されている。
副ビット線ＳＢＬおよび副ソース線ＳＳＬ上に絶縁膜を介して直交して、各ワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，…（以下、ＷＬと表記）が等間隔に配線されている。これらのワード線ＷＬは、内部に電荷蓄積手段を含む絶縁膜を介してｐウエルＷ上および素子分離絶縁層ＩＳＯ上に接している。
副ビット線ＳＢＬと副ソース線ＳＳＬとの間のｎウエルＷの部分と、各ワード線ＷＬとの交差部分がメモリトランジスタのチャネル形成領域となり、そのチャネル形成領域に接する副ビット線部分がドレイン、副ソース線部分がソースとして機能する。
【００３９】
ワード線ＷＬの上面および側壁は、オフセット絶縁層およびサイドウォール絶縁層（本例では、通常の層間絶縁層でも可）により覆われている。
これら絶縁層には、所定間隔で副ビット線ＳＢＬに達するビットコンタクトＢＣと、副ソース線ＳＳＬに達するソースコンタクトＳＣとが形成されている。これらのコンタクトＢＣ，ＳＣは、たとえば、ビット方向のメモリトランジスタ６４個ごとに設けられている。
また、絶縁層上を、ビットコンタクトＢＣ上に接触する主ビット線ＭＢＬ１，ＭＢＬ２，…（以下、ＭＢＬと表記）と、ソースコンタクトＳＣ上に接触する主ソース線ＭＳＬ１，ＭＳＬ２，…（以下、ＭＳＬと表記）が交互に、平行ストライプ状に形成されている。
【００４０】
この微細ＮＯＲ型セルアレイは、第１共通線（ビット線）および第２共通線（ソース線）が階層化され、メモリセルごとにビットコンタクトＢＣおよびソースコンタクトＳＣを形成する必要がない。したがって、コンタクト抵抗自体のバラツキは基本的にない。ビットコンタクトＢＣおよびソースコンタクトＳＣは、たとえば６４個のメモリセルごとに設けられるが、このプラグ形成を自己整合的に行わないときは、オフセット絶縁層およびサイドウォール絶縁層は必要ない。すなわち、通常の層間絶縁膜を厚く堆積してメモリトランジスタを埋め込んだ後、通常のフォトリソグラフィとエッチングによりコンタクトを開口する。
【００４１】
副線（副ビット線，副ソース線）を不純物領域で構成した疑似コンタクトレス構造として無駄な空間が殆どないことから、各層の形成をウエハプロセス限界の最小線幅Ｆで行った場合、８Ｆ2 に近い非常に小さいセル面積で製造できる。
さらに、ビット線とソース線が階層化されており、セレクトトランジスタＳ１１又はＳ２１が非選択の単位ブロックにおける並列メモリトランジスタ群を主ビット線ＭＢＬ１またはＭＢＬ２から切り離すため、主ビット線の容量が著しく低減され、高速化、低消費電力化に有利である。また、セレクトトランジスタＳ１２またはＳ２２の働きで、副ソース線を主ソース線から切り離して、低容量化することができる。
なお、更なる高速化のためには、副ビット線ＳＢＬおよび副ソース線ＳＳＬをシリサイドを張りつけた不純物領域で形成し、主ビット線ＭＢＬおよび主ソース線ＭＳＬをメタル配線とするとよい。
【００４２】
図４に、メモリトランジスタのワード方向の拡大断面図を示す。
図４において、副ビット線ＳＢＬと副ソース線ＳＳＬとの間に挟まれ、ワード線ＷＬが交差する部分が、当該メモリトランジスタのチャネル形成領域となる。
【００４３】
チャネル形成領域上には、ゲート絶縁膜１０を介してメモリトランジスタのゲート電極（ワード線ＷＬ）が積層されている。ワード線ＷＬは、一般に、ｐ型またはｎ型の不純物が高濃度に導入されて導電化されたポリシリコン(doped poly-Si) 、又はdoped poly-Si と高融点金属シリサイドとの積層膜からなる。このワード線ＷＬの実効部分、すなわちソース・ドレイン間距離に相当するチャネル方向の長さ（ゲート長）は、０．１μｍ以下、たとえば８０ｎｍ〜９０ｎｍ程度である。
【００４４】
本実施形態におけるゲート絶縁膜１０は、下層から順に、ボトム絶縁膜１１，窒化膜１２，トップ絶縁膜１３から構成されている。
ボトム絶縁膜１１は、たとえば、酸化膜を形成し、これを窒化処理して用いる。ボトム絶縁膜１１の膜厚は、使用用途に応じて２．５ｎｍから６．０ｎｍの範囲内で決めることができ、ここでは２．７ｎｍ〜３．５ｎｍに設定されている。
【００４５】
窒化膜１２は、たとえば６．０ｎｍの窒化シリコン（Ｓｉx Ｎy （０＜ｘ＜１，０＜ｙ＜１））膜から構成されている。この窒化膜１２は、たとえば減圧ＣＶＤ（ＬＰ−ＣＶＤ）により作製され、膜中にキャリアトラップが多く含まれている。窒化膜１２は、フレンケルプール型（ＦＰ型）の電気伝導特性を示す。
【００４６】
トップ絶縁膜１３は、窒化膜１２との界面近傍に深いキャリアトラップを高密度に形成する必要があり、このため、例えば成膜後の窒化膜を熱酸化して形成される。トップ絶縁膜１３をＨＴＯ（High Temperature chemical vapor deposited Oxide)法により形成したＳｉＯ2 膜としてもよい。トップ絶縁膜１３がＣＶＤで形成された場合は熱処理によりこのトラップが形成される。トップ絶縁膜１３の膜厚は、ゲート電極（ワード線ＷＬ）からのホールの注入を有効に阻止してデータ書換可能な回数の低下防止を図るために、最低でも３．０ｎｍ、好ましくは３．５ｎｍ以上が必要である。
【００４７】
このような構成のメモリトランジスタの製造においては、まず、用意した半導体基板ＳＵＢに対し素子分離絶縁層ＩＳＯおよびｎウエルＷを形成した後に、副ビット線ＳＢＬおよび副ソース線ＳＳＬとなる不純物領域をイオン注入法により形成する。また、しきい値電圧調整用のイオン注入等を必要に応じて行う。
【００４８】
つぎに、半導体基板ＳＵＢ上にゲート絶縁膜１０を成膜する。
具体的に、たとえば、短時間高温熱処理法（ＲＴＯ法）により１０００℃，１０ｓの熱処理を行い、酸化シリコン膜（ボトム絶縁膜１１）を形成する。
つぎに、ボトム絶縁膜１１上にＬＰ−ＣＶＤ法により窒化シリコン膜（窒化膜１２）を、最終膜厚が６ｎｍとなるように、これより厚めに堆積する。このＣＶＤは、たとえば、ジクロロシラン（ＤＣＳ）とアンモニアを混合したガスを用い、基板温度７３０℃で行う。
形成した窒化シリコン膜表面を熱酸化法により酸化して、たとえば３．５ｎｍの酸化シリコン膜（トップ絶縁膜１３）を形成する。この熱酸化は、たとえばＨ2 Ｏ雰囲気中で炉温度９５０℃で４０分程度行う。これにより、トラップレベル（窒化シリコン膜の伝導帯からのエネルギー差）が２．０ｅＶ以下の程度の深いキャリアトラップが約１〜２×１０13／ｃｍ2 の密度で形成される。また、窒化膜１２が１ｎｍに対し熱酸化シリコン膜（トップ絶縁膜１３）が１．５ｎｍ形成され、この割合で下地の窒化膜厚が減少し、窒化膜１２の最終膜厚が６ｎｍとなる。
【００４９】
ゲート電極（ワード線ＷＬ）となる導電膜とオフセット絶縁層（不図示）との積層膜を積層させ、この積層膜を一括して同一パターンにて加工する。
続いて、サイドウォール絶縁層とともに自己整合コンタクトを形成し、自己整合コンタクトにより表出する副ビット線ＳＢＬおよび副ソース線ＳＳＬ上に、ビットコンタクトＢＣおよびソースコンタクトＳＣを形成する。
その後、これらプラグ周囲を層間絶縁膜で埋め込み、層間絶縁膜上に主ビット線ＭＢＬおよび主ソース線ＭＳＬを形成した後、必要に応じて行う層間絶縁層を介した上層配線の形成およびオーバーコート成膜とパッド開口工程等を経て、当該不揮発性メモリセルアレイを完成させる。
【００５０】
つぎに、このような構成の不揮発性メモリのバイアス設定例および動作について、メモリトランジスタＭ１１にデータを書き込む場合を例に説明する。
図５は、書き込み時のバイアス設定条件を示す回路図、図６は読み出し時のバイアス設定条件を示す回路図、図７は消去時のバイアス設定条件を示す回路図である。また、図８は書き込み動作を示す素子断面図、図９は消去動作を示す素子断面図である。
【００５１】
書き込み時に、図５に示すように、選択ワード線ＷＬ１に所定の正電圧、例えば６．０Ｖを印加する。選択主ビット線ＭＢＬ１，選択主ソース線ＭＳＬ１および選択線ＳＧ１１，ＳＧ１２に所定の負電圧、たとえば−５．０Ｖを印加する。また、非選択ワード線ＷＬ２〜ＷＬｎに所定の書き込み禁止電圧、たとえば０Ｖを印加し、非選択主ビット線ＭＢＬ２，非選択主ソース線ＭＳＬ２および基板（ｎウエルＷ）に０Ｖを印加する。このとき、選択線ＳＧ２１，ＳＧ２２を、電源電圧ＶCCで保持する。
これにより、選択副ビット線ＳＢＬ１および選択副ソース線ＳＳＬ１に−５Ｖが伝達され、非選択副ビット線ＳＢＬ２および非選択副ソース線ＳＳＬ２に０Ｖが伝達される。
【００５２】
この書き込み条件下、書き込み対象のメモリトランジスタＭ１１において、選択ワード線ＷＬ１に印加された正電圧により、副ビット線ＳＢＬ１および副ソース線ＳＳＬ１をなすｐ型不純物領域の表面が深い空乏状態となり、エネルギーバンドの曲がりが急峻となる。このときバンド間トンネル効果により電子が価電子帯より伝導帯にトンネルし、ｐ型不純物領域側に流れる。発生したエレクトロンは、チャネル形成領域の中央部側に若干ドリフトして、そこで電界加速され、その一部がホットエレクトロンとなる。このｐ型不純物領域端で発生した高エネルギー電荷（ホットエレクトロン）は、その運動量（方向と大きさ）を維持しながら殆ど運動エネルギーを失うことなく効率よく、しかも高速に電荷蓄積手段であるキャリアトラップに注入される。
【００５３】
副ビット線ＳＢＬ１をなすｐ型不純物領域からの電荷注入、副ソース線ＳＳＬ１をなすｐ型不純物領域からの電荷注入は、それぞれ局所的である。ところが、本実施形態におけるメモリトランジスタのゲート長が１００ｎｍ以下と短いため、図８に示すように、電荷蓄積手段の分布面内で、ＳＢＬ側からの電荷注入領域１４ａと、ＳＳＬ側からの電荷注入領域１４ｂが中央で合体し、ほぼチャネル形成領域全面に対しエレクトロン注入が行われる。このため、当該メモリトランジスタＭ１１のしきい値電圧が大きく低下し、書き込みがなされる。すなわち、本実施形態では、ゲート長が短いほど、電荷蓄積手段のチャネルに対向した全面に効率的にエレクトロンが注入される。
【００５４】
一方、同じブロック内の非選択メモリトランジスタＭ１２，…では、ゲートとソースまたはドレインとの間に５Ｖしか電圧がかからない。また、他のブロック内の非選択メモリトランジスタＭ２１，Ｍ２２，…では、ゲートとソースまたはドレインとの間に０Ｖまたは６Ｖ程度しか電圧がかからない。したがって、電荷蓄積手段にエレクトロンが注入されず、有効に書き込みが禁止される。
【００５５】
この書き込み方法では、電荷の電界加速方向と注入方向がほぼ一致するため、従来のＣＨＥ注入方式より電荷の注入効率が高い。また、チャネル自体は形成せずに書き込みを行うため、電流消費が少なくてすむ。ホール電流自体は小さいが、このように電荷蓄積手段分布面内のほぼ全域に電荷が注入されることから、必要なしきい値電圧変化を得るための書き込み時間は、たとえば１０μｓ以下と従来より１桁以上短くなる。
【００５６】
以上の書き込み動作では、書き込みをすべき選択セルを含むブロックと、書き込みを禁止すべきブロックをバイアス条件により設定した。
本実施形態では、全てのブロックを選択し、ワード線ＷＬ１に連なるセルを一括してページ書き込みすることができる。その際、上記した注入効率の改善によってビット当たりの書き込み電流が桁違いに小さくなり、従来のＣＨＥ注入方式では１バイト（Ｂ）程度であった一括並列書き込み可能なセル数が、本実施形態では１キロバイト（ｋＢ）以上と格段に大きくなる。
【００５７】
読み出しでは、ページ読み出しを基本とする。
図６に示すように、主ビット線ＭＢＬ１，ＭＢＬ１２，…を接地した状態で、主ソース線に所定の負電圧、たとえば−１．０Ｖを印加する。また、非選択ワード線ＷＬ２，ＷＬ３，…に所定の読み出し禁止電圧、たとえば０Ｖを印加し、主ビット線ＭＢＬ１，ＭＢＬ２，および基板（ｎウエルＷ）に０Ｖを印加する。また、全ての選択線ＳＧ１１，ＳＧ２１，ＳＧ１２，ＳＧ２２を電源電圧ＶCCで保持する。この状態で、読み出し対象のワード線ＷＬ１に所定の読み出しワード線電圧、たとえば−２．０Ｖを印加する。
これにより、ワード線ＷＬ１に接続されたメモリトランジスタＭ１１，Ｍ２１，…が書き込み状態に応じてオンまたはオフする。すなわち、電荷蓄積手段に電子が蓄積されていない消去状態のメモリトランジスタはチャネルが形成され、電荷蓄積手段に電子が蓄積された書き込み状態のメモリトランジスタではチャネルが形成されない。そして、メモリトランジスタがオンした場合のみ主ビット線電圧が変化する。この電圧変化を図示しないセンスアンプ等で増幅して読み出す。
【００５８】
消去は、チャネル全面から、ＦＮトンネリングまたは直接トンネリングを用いて電子を注入することにより行う。
たとえば電荷蓄積手段に保持された電子をチャネル全面から直接トンネリングを用て全ブロックを一括消去する場合、図７に示すように、全てのワード線ＷＬ１，ＷＬ２，…に−５Ｖ、全ての主ビット線ＭＢＬ１，ＭＢＬ２、全ての主ソース線ＭＳＬ１，ＭＳＬ２および基板（ｎウエルＷ）に５Ｖを印加する。このとき、全ての選択線ＳＧ１１，ＳＧ２１，ＳＧ１２，ＳＧ２２を電源電圧ＶCCで保持する。
【００５９】
これにより、図９に示すように、電荷蓄積手段であるキャリアトラップに保持されていた電子が基板側にチャネル全面から引き抜かれ、しきい値電圧が上昇して消去が行われる。この電子引き抜きによる消去は１０ｍｓ程度まで低減でき、従来の直接トンネル効果によるホール注入消去時間の典型値１００ｍｓに比べ１桁以上改善された。また、従来のホール注入による消去では、書き込みに比べ電荷がボトム絶縁膜を通過する時間が長いため絶縁膜質の劣化が懸念されるが、本発明では、消去はとくに電子引き抜きを用いるため、信頼性が高い。
【００６０】
第１実施形態に係りゲート長が９０ｎｍ程度と短いメモリトランジスタに対し、ソース・ドレイン両側からホットエレクトロンの局所注入を行った場合、十分なしきい値電圧の低下が得られることが分かった。このため、ゲート長を９０ｎｍと短くすることでエレクトロン注入領域が電荷蓄積手段のチャネル対向面全域に及ぶことが、しきい値電圧の低下に大きく寄与していると推測される。
以上より、ゲート長が９０ｎｍのＭＯＮＯＳトランジスタで、書き込み速度１０μｓが達成された。
【００６１】
書き込み状態、消去状態のメモリトランジスタの電流−電圧特性について検討した。
この結果、ドレイン電圧−１. ０Ｖでの非選択セルからのオフリーク電流値は、約１ｎＡと小さかった。この場合の読み出し電流は１０μＡ以上であるため、非選択セルの誤読み出しが生じることはない。したがって、ゲート長９０ｎｍのＭＯＮＯＳ型メモリトランジスタにおいて読み出し時のパンチスルー耐圧のマージンは十分あることが分かった。
また、リードディスターブ特性も評価したが、３×１０8 ｓ以上時間経過後でも読み出しが可能であることが分かった。
【００６２】
データ書き換え回数は、キャリアトラップが離散化されているため良好で、１×１０6 回を満足することが分かった。
また、データ保持特性は、１×１０6 回のデータ書き換え後で８５℃，１０年を満足した。
以上より、ゲート長９０ｎｍのＭＯＮＯＳ型不揮発性メモリトランジスタとして十分な特性が得られていることを確かめることができた。
【００６３】
第１実施形態に係る不揮発性メモリ装置では、前記したように、バンド間トンネル起因ホットエレクトロン電流による書き込みを行うため注入効率がＣＨＥ注入と比較して２〜３桁改善され、高速書き込みが可能である。また、ホットホール注入ではなく、電子の引き抜きにより消去を行うため、ホール注入消去による絶縁膜質の劣化が抑制される。
【００６４】
第２実施形態
第２実施形態では、ゲート絶縁膜内の電荷蓄積手段の分布領域の一部に書き込みを行う場合、また、書き込み時にビット線および／またはソース線を選択することにより１回で２ビット／セルの書き込みを行う場合に関する。
第２実施形態に係る不揮発性メモリ装置は、メモリセルアレイ構造および素子構造は第１実施形態と同様であり、本実施形態においても図１〜図４が適用される。ただし、本実施形態においては、図４に示す構造のメモリトランジスタのゲート長が、第１実施形態の場合より長く、０．２５μｍ以下、たとえば０．１８μｍである。
また、図５〜図７のバイアス条件を示す図も、下記のように一部の設定条件の変更があるが、基本的には適用される。
【００６５】
図１０に、本実施形態に係るＭＯＮＯＳ型メモリトランジスタにおいて、副ソース線ＳＳＬ側に書き込みを行った様子を示す。
図５のメモリトランジスタＭ１１に書き込みを行う場合、制御線ＳＧ１１をたとえば０Ｖに変更し、ｐチャネル型のセレクトトランジスタＳ１１をカットオフさせる。他のバイアス条件は図５と同じとする。この結果、メモリトランジスタＭ１１が接続された副ビット線ＳＢＬ１が電気的にフローティング状態となり、その電位が上昇するため副ビット線ＳＢＬ１とゲート電極（選択ワード線ＷＬ１）との間に有効な電圧が印加されない。一方、副ソース線ＳＳＬ１と選択ワード線ＷＬ１との間には、前記したように１１Ｖ程度の書き込み電圧が印加され、これにより、ゲート絶縁膜１０の副ソース線ＳＳＬ１側の領域（第１記憶領域）に局所的にバンド間トンネル電流に起因したホットエレクトロンが注入され、この第１記憶領域に局所的に保持される。
【００６６】
逆に、副ビット線ＳＢＬ１側の領域に書き込みを行いたい場合は、セレクトトランジスタＳ１１はオンさせ、制御線ＳＧ１２の印加電圧をハイレベルにしてｐチャネル型のセレクトトランジスタＳ１２をカットオフさせ、これにより副ソース線ＳＳＬ１をフローティング状態とする。これにより、ゲート絶縁膜１０の副ビット線ＳＢＬ１側の領域（第２記憶領域）に局所的にバンド間トンネル電流に起因したホットエレクトロンが注入され、この第２記憶領域に局所的に保持される。図１１に、第１，第２記憶領域に独立にデータを書き込んだ状態のメモリトランジスタを示す。第１，第２記憶領域間に、ホットエレクトロンが注入されない第３の領域が存在し、これにより２ビットのデータが確実に峻別される。
【００６７】
読み出しでは、読み出し対象の電荷が蓄積された第１または第２記憶領域がホール供給側（ソース側）となるように、ソース・ドレイン電圧（主ビット線ＭＢＬ１および出力ソース線ＭＳＬ１の電圧）の印加方向を決める。たとえば図６に示すバイアス条件において、主ソース線ＭＳＬ１の印加電圧を−１．５Ｖに変更し、ソース側、すなわち副ビット線ＳＢＬ１側の第２記憶領域のデータを読み出すことができる。
逆に、副ソース線ＳＳＬ１側の第１記憶領域のデータを読み出すときは、主ビット線ＭＢＬ１を低い電圧、たとえば−１．５Ｖとし、主ソース線ＭＳＬ１を高い電圧、たとえば接地電圧にする。
このようにソース・ドレイン電圧方向を、第１，第２記憶領域の何れの保持データを読み出すかに応じて切り換えることにより、２ビット／セルの記憶データを独立に読み出すことが可能となる。なお、２ビットセルを微細化した場合、ドレイン電圧−１．０Ｖで、ゲート電圧等はゲート長が０．２μｍの場合とほぼ同一となる。
消去は、第１実施形態と同様である。
【００６８】
第２実施形態では、第１実施形態と同様にバンド間トンネル電流に起因したホットエレクトロン電流により書き込みを行うため、通常のＣＨＥ注入の場合と比較して注入効率が３桁以上改善され、高速書き込みが可能となった。また、第１実施形態よりゲート長をある程度長くすることにより、ゲート絶縁膜１０のチャネル方向領域端の第１，第２記憶領域に独立に２ビットの記憶データ保持が可能となった。さらに、読み出しでは、ソースとドレイン間の印加電圧方向を切り換えることにより、１つのメモリセル当たり２ビットの記憶データを確実に読み出すことができる。また、本構造の２ビット／セル記憶のＭＯＮＯＳでは、中央のＭＯＳ構造のコントロールトランジスタのゲート長を短くする場合、トランジスタの形状、実効ゲート長あるいは不純物プロファイルを最適化することにより、ゲート長は０．１μｍまたはそれ以下まで微細化が可能である。
【００６９】
以下、第３〜第６実施形態に、第１，第２実施形態のメモリセルアレイの構成およびパターンの変更例について説明する。
【００７０】
第３実施形態
図１２は、第３実施形態に係る分離ソース線ＮＯＲ型の不揮発性半導体メモリのメモリセルアレイの概略構成を示す回路図である。
【００７１】
この不揮発性メモリ装置では、ＮＯＲ型メモリセルアレイの各メモリセルがメモリトランジスタ１個で構成されている。図１２に示すように、メモリトランジスタＭ１１〜Ｍ２２が行列状に配置され、これらトランジスタ間がワード線、ビット線および分離型ソース線によって配線されている。
すなわち、ビット方向に隣接するメモリトランジスタＭ１１およびＭ１２の各ドレインがビット線ＢＬ１に接続され、各ソースがソース線ＳＬ１に接続されている。同様に、ビット方向に隣接するメモリトランジスタＭ２１およびＭ２２の各ドレインがビット線ＢＬ２に接続され、各ソースがソース線ＳＬ２に接続されている。
また、ワード方向に隣接するメモリトランジスタＭ１１とＭ２１の各ゲートがワード線ＷＬ１に接続され、同様に、ワード方向に隣接するメモリトランジスタＭ１２とＭ２２の各ゲートがワード線ＷＬ２に接続されている。
メモリセルアレイ全体では、このようなセル配置およびセル間接続が繰り返されている。
【００７２】
図１３は、第３実施形態に係る微細ＮＯＲ型セルアレイの概略平面図である。また、図１４は、図１３のＡ−Ａ’線に沿った断面側から見た鳥瞰図である。
【００７３】
この微細ＮＯＲ型メモリセルアレイでは、図１４に示すように、ｎ型半導体基板ＳＵＢ（ｎウエルでも可）の表面にトレンチまたはＬＯＣＯＳなどから素子分離絶縁層ＩＳＯが形成されている。素子分離絶縁層ＩＳＯは、図１３に示すように、ビット方向（図１２の縦方向）に長い平行ストライプ状に配置されている。素子分離絶縁層ＩＳＯにほぼ直交して、各ワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，…が等間隔に配線されている。このワード線は、第１実施形態と同様、ボトム絶縁膜，窒化膜，トップ絶縁膜からなるゲート絶縁膜上に積層したポリシリコン等のゲート電極から構成されている。
【００７４】
各素子分離絶縁層ＩＳＯの間隔内の能動領域において、各ワード線の離間スペースに、基板ＳＵＢと逆導電型の不純物が高濃度に導入されてソース不純物領域Ｓとドレイン不純物領域Ｄとが交互に形成されている。このソース不純物領域Ｓとドレイン不純物領域Ｄは、その大きさがワード方向（図１２の横方向）には素子分離絶縁層ＩＳＯの間隔のみで規定され、ビット方向にはワード線間隔のみで規定される。したがって、ソース不純物領域Ｓとドレイン不純物領域Ｄは、その大きさと配置のばらつきに関しマスク合わせの誤差が殆ど導入されないことから、極めて均一に形成されている。
【００７５】
ワード線の上部および側壁は、絶縁層で覆われている。すなわち、ワード線ＷＬ１，ＷＬ２，…の上部に同じパターンにてオフセット絶縁層が配置され、オフセット絶縁層、その下のゲート電極（ワード線）およびゲート絶縁膜からなる積層パターンの両側壁に、サイドウォール絶縁層が形成されている。このオフセット絶縁層およびサイドウォール絶縁層により、各ワード線同士のスペース部分に、ワード線に沿って細長い自己整合コンタクトホールが開口されている。
【００７６】
ソース不純物領域Ｓまたはドレイン不純物領域Ｄに一部重なるように、自己整合コンタクトホール内に導電性材料が互い違いに埋め込まれ、これによりビットコンタクトＢＣおよびソースコンタクトＳＣが形成されている。
これらコンタクトＢＣ，ＳＣの形成では、自己整合コンタクトホール全域を埋め込むように導電材料を堆積し、その上に、エッチングマスク用のレジストパターンを形成する。このとき、レジストパターンを自己整合コンタクトホールの幅より一回り大きくし、また、一部を素子分離絶縁層ＩＳＯに重ねる。そして、このレジストパターンをマスクとしてレジストパターン周囲の導電材料をエッチングにより除去する。これにより、２種類のコンタクトＢＣ，ＳＣが同時に形成される。
【００７７】
図示しない絶縁膜でコンタクト周囲の凹部が埋め込まれている。
この絶縁膜上を、ビットコンタクトＢＣ上に接触するビット線ＢＬ１，ＢＬ２，…と、ソースコンタクトＳＣ上に接触するソース線ＳＬ１，…が交互に、平行ストライプ状に形成されている。
【００７８】
この微細ＮＯＲ型セルアレイは、そのビット線またはソース線に対するコンタクト形成が、自己整合コンタクトホールの形成と、プラグの形成により達成される。自己整合コンタクトホールの形成では、ワード線との絶縁分離が達成されるとともに、ソース不純物領域Ｓまたはドレイン不純物領域Ｄの表出面が均一に形成される。そして、ビットコンタクトＢＣおよびソースコンタクトＳＣの形成は、この自己整合コンタクトホール内のソース不純物領域Ｓまたはドレイン不純物領域Ｄの表出面に対して行う。したがって、各プラグの基板接触面は、そのビット方向のサイズがほぼ自己整合コンタクトホールの形成により決められ、その分、コンタクト面積のバラツキは小さい。
【００７９】
ビットコンタクトＢＣまたはソースコンタクトＳＣと、ワード線との絶縁分離が容易である。すなわち、ワード線形成時に一括してオフセット絶縁層を形成しておき、その後、絶縁膜の成膜と、全面エッチング（エッチバック）を行うだけでサイドウォール絶縁層が形成される。
また、ビットコンタクトＢＣとソースコンタクトＳＣ、さらに、ビット線とソース線が同一階層の導電層をパターンニングして形成されるため、配線構造が極めて簡素であり、工程数も少なく、製造コストを低く抑えるのに有利な構造となっている。
しかも、無駄な空間が殆どないことから、各層の形成をウエハプロセス限界の最小線幅Ｆで行った場合、８Ｆ2 に近い非常に小さいセル面積で製造できる。
【００８０】
第３実施形態に係るＭＯＮＯＳ型メモリトランジスタの素子構造は、基本的な構造は第１，第２実施形態と同様である。ただし、この第３実施形態におけるメモリトランジスタでは、ソース不純物領域Ｓとドレイン不純物領域Ｄとの対向方向（チャネル方向）とワード線ＷＬの配線方向が直交する。したがって、ゲート長は、ほぼワード線幅で決まる。
【００８１】
このような構成のメモリトランジスタの製造においては、ソースとドレインとなる不純物領域Ｓ，Ｄの形成をワード線の形成後に行うことが、第１実施形態と大きく異なる。すなわち、第１実施形態と同様に、素子分離絶縁層ＩＳＯ，ゲート絶縁膜１０およびゲート電極膜の成膜と加工を行った後に、形成したパターンと自己整合的にソース不純物領域Ｓおよびドレイン不純物領域Ｄを、イオン注入法により形成する。
【００８２】
続いて、図１４のメモリセルアレイ構造とするために、サイドウォール絶縁層とともに自己整合コンタクトホールを形成し、自己整合コンタクトホールにより表出するソースおよびドレイン不純物領域Ｓ，Ｄ上にビットコンタクトＢＣおよびソースコンタクトＳＣを形成する。
その後、これらコンタクト周囲を層間絶縁膜で埋め込み、層間絶縁膜上にビット線およびソース線を形成した後、必要に応じて行う層間絶縁層を介した上層配線の形成およびオーバーコート成膜とパッド開口工程等を経て、当該不揮発性メモリセルアレイを完成させる。
【００８３】
第１，第２実施形態では、副ビット線ＳＢＬおよび副ソース線ＳＳＬにセレクトトランジスタを介してトランジスタのソース・ドレイン不純物領域に伝達した。
本実施形態では、第１，第２実施形態で副ビット線ＳＢＬおよび副ソース線ＳＳＬに伝達した電圧を、ビット線ＢＬおよびソース線ＳＬに直に印加する。これにより、第１，第２実施形態と同様な動作、すなわち書き込み，読み出しおよび消去が可能となる。各トランジスタにおける電荷の注入等のされ方は第１，第２実施形態と同様であり、ここでの説明は省略する。
【００８４】
なお、本実施形態の変形として、ソース線および／またはビット線を第１実施形態と同様にして半導体不純物領域から構成し、３２〜１２８個のメモリセルごとにコンタクトを介して、この不純物領域をそれぞれメタル配線に接続させた場合でも、第１，第２実施形態と同様な効果が得られる。
【００８５】
第４実施形態
第４実施形態は、上記した第３実施形態のメモリセルアレイ構造の変形に関する。
図１５は、自己整合技術と蛇行ソース線を用いた微細ＮＯＲ型メモリセルアレイの概略平面図である。
【００８６】
このＮＯＲ型セルアレイでは、図示せぬｎウエルの表面に縦帯状のトレンチまたはＬＯＣＯＳなど素子分離絶縁層ＩＳＯが等間隔でビット方向（図１５の縦方向）に配置されている。素子分離絶縁層ＩＳＯにほぼ直交して、各ワード線ＷＬm-2 ，ＷＬm-1 ，ＷＬm ，ＷＬm+1 が等間隔に配線されている。このワード線構造は、前述の実施形態と同様に、ボトム絶縁膜，窒化膜，トップ絶縁膜及びゲート電極の積層膜から構成されている。
【００８７】
各素子分離絶縁層の間隔内の能動領域において、各ワード線の離間スペースに、例えばｎ型不純物が高濃度に導入されてソース不純物領域Ｓとドレイン不純物領域Ｄとが交互に形成されている。このソース不純物領域Ｓとドレイン不純物領域Ｄは、その大きさがワード方向（図１５の横方向）には素子分離絶縁層ＩＳＯの間隔のみで規定され、ビット方向にはワード線間隔のみで規定される。したがって、ソース不純物領域Ｓとドレイン不純物領域Ｄは、その大きさと配置のばらつきに関しマスク合わせの誤差が殆ど導入されないことから、極めて均一に形成されている。
【００８８】
各ワード線の周囲は、サイドウォール絶縁層を形成するだけで、ソース不純物領域Ｓとドレイン不純物領域Ｄとに対し、ビット線接続用のコンタクトホールとソース線接続用のコンタクトホールとが２度のセルフアラインコンタクト技術を同時に転用しながら形成される。しかも、上記プロセスはフォトマスクが不要となる。したがって、先に述べたようにソース不純物領域Ｓとドレイン不純物領域Ｄの大きさや配置が均一な上に、これに対して２次元的に自己整合して形成されるビット線またはソース線接続用のコンタクトホールの大きさも極めて均一となる。また、上記コンタクトホールはソース不純物領域Ｓとドレイン不純物領域Ｄの面積に対し、ほぼ最大限の大きさを有している。
【００８９】
その上でビット方向に配線されているソース線ＳＬn-1 ，ＳＬn ，ＳＬn+1 （以下、ＳＬと表記）は、ドレイン不純物領域Ｄを避けながら素子分離絶縁層ＩＳＯ上とソース不純物領域Ｓ上に蛇行して配置され、上記ソース線接続用のコンタクトホールを介して、下層の各ソース不純物領域Ｓに接続されている。ソース線ＳＬ上には、第２の層間絶縁膜を介してビット線ＢＬn-1 ，ＢＬn ，ＢＬn+1 （以下、ＢＬと表記）が等間隔で配線されている。このビット線ＢＬは、能動領域上方に位置し、ビット線接続用のコンタクトホールを介して、下層の各ドレイン不純物領域Ｄに接続されている。
【００９０】
このような構成のセルパターンでは、上記したように、ソース不純物領域Ｓとドレイン不純物領域Ｄの形成がマスク合わせの影響を受けにくく、また、ビット線接続用のコンタクトホールとソース線接続用のコンタクトホールが、２度のセルフアライン技術を一括転用して形成されることから、コンタクトホールがセル面積縮小の制限要素とはならず、ウエハプロセス限界の最小線幅Ｆでソース配線等ができ、しかも、無駄な空間が殆どないことから、６Ｆ2 に近い非常に小さいセル面積が実現できる。
【００９１】
第５実施形態
第５実施形態は、いわゆる仮想接地型と称される、共通ソース線ＮＯＲ型の不揮発性メモリ装置に関する。
図１６は、仮想接地ＮＯＲ型のメモリセルアレイ構成を示す回路図である。また、図１７は、仮想接地ＮＯＲ型のメモリセルアレイの概略平面図である。
【００９２】
このメモリセルアレイでは、図１２のようにソース線が分離されておらず、共通化されている。この共通化されたソース線は隣りのメモリセルを動作させるときはビット線として機能する。したがって、このメモリセルアレイでは、ビット方向の配線は全て“ビット線”と称する。
各ビット線ＢＬ１〜ＢＬ３は、図１７に示すように、半導体の不純物領域からなる拡散層配線（副ビット線ＳＢＬ１，ＳＢＬ２，…）と、図示しないビットコンタクトを介して各副ビット線ＳＢＬ１，ＳＢＬ２，…に接続されたメタル配線（主ビット線ＭＢＬ１，ＭＢＬ２，…）とからなる。
このメモリセルアレイのパターンでは、素子分離絶縁層ＩＳＯが全くなく、その分、第１〜第４実施形態のメモリセルアレイよりセル面積が縮小されている。
なお、その１本おき、たとえばビット線ＢＬ１とＢＬ３を、図示しないビットコンタクトを介して上層のメタル配線に接続させてもよい。
【００９３】
本実施形態では、第１，第２実施形態で副ビット線ＳＢＬおよび副ソース線ＳＳＬに伝達した電圧を、主ビット線ＭＢＬおよび主ソース線ＳＬに直に印加する。これにより、第１，第２実施形態と同様な動作、すなわち書き込み，読み出しおよび消去が可能となる。各トランジスタにおける電荷の注入等のされ方は第１実施形態と同様であり、ここでの説明は省略する。
仮想接地ＮＯＲ型では、ソース線が共通化されているため、一般に、ワード方向に隣接したメモリトランジスタへの誤書き込みが問題となる。しかし、第１実施形態に仮想接地ＮＯＲ型を適用した場合、ソース側とドレイン側双方から電荷注入して初めて大きなしきい値電圧変化となることから、ワード方向に隣接した非選択メモリトランジスタは誤書き込みされにくいという利点がある。
【００９４】
第６実施形態
第６実施形態は、いわゆるＦＧ型におけるＨｉＣＲ型と同様の、共通ソース線ＮＯＲ型の不揮発性メモリ装置に関する。
図１８は、第６実施形態に係わるメモリセルアレイの概略平面図である。なお、メモリセルアレイの回路図は、第５実施形態と同様であり図１６が適用される。
【００９５】
このメモリセルアレイでは、図１８のように、ワード方向に隣接する２つのメモリトランジスタ間でソース線（主ソース線ＭＳＬおよび副ソース線ＳＳＬ）が共通に設けられている。したがって、素子分離絶縁層ＩＳＯは、副線（副ビット線ＳＢＬｎ，ＳＢＬｎ＋１および副ソース線ＳＳＬ）３本ごとに設けられている。
このメモリセルアレイのパターンでは、第１〜第４実施形態と比較すると素子分離絶縁層ＩＳＯが少なく、その分、第１〜第４実施形態のメモリセルアレイよりセル面積が縮小されている。
【００９６】
本実施形態では、第１，第２実施形態で副ビット線ＳＢＬおよび副ソース線ＳＳＬに伝達した電圧を、主ビット線ＭＢＬおよび主ソース線ＳＬに直に印加する。これにより、第１，第２実施形態と同様な動作、すなわち書き込み，読み出しおよび消去が可能となる。各トランジスタにおける電荷の注入等のされ方は第１実施形態と同様であり、ここでの説明は省略する。
また、仮想接地ＮＯＲ型と同様、ソース側とドレイン側双方から電荷注入して初めて大きなしきい値電圧変化となることから、ワード方向に隣接した非選択メモリトランジスタは誤書き込みされにくいという利点がある。
【００９７】
以下、第２実施形態より更に２ビット／セル書き込みに適した構造のメモリセルを有する実施形態を説明する。
【００９８】
第７実施形態
第７実施形態は、２ビット／セル書き込みが容易な分離ソース線ＮＯＲ型の不揮発性メモリに関する。
図１９に、メモリセルアレイの４セル分の回路図を示す。なお、このメモリセルアレイは、図１のメモリセルアレイの要部を拡大し、あるいは図１２に対応するものである。また、図２０に、第７実施形態に係るメモリトランジスタの構造を断面図により示す。
【００９９】
図２０に示すメモリトランジスタは、その電荷保持機能を有するゲート絶縁膜が、副ビット線ＳＢＬｉ側のゲート絶縁膜１０ａと、副ビット線ＳＢＬｉ＋１側のゲート絶縁膜１０ｂとから構成されている。両ゲート絶縁膜１０ａ，１０ｂは、チャネル中央部上の単層のゲート絶縁膜１４を挟んで空間的に分離されている。
両ゲート絶縁膜１０ａ，１０ｂそれぞれが、第１実施形態におけるゲート絶縁膜１０と同様の膜構造を有する。すなわち、ゲート絶縁膜１０ａは、下層から順に、ボトム絶縁膜１１ａ，窒化膜１２ａ，トップ絶縁膜１３ａから構成されている。同様に、ゲート絶縁膜１０ｂは、下層から順に、ボトム絶縁膜１１ｂ，窒化膜１２ｂ，トップ絶縁膜１３ｂから構成されている。
ボトム絶縁膜１１ａ，１１ｂ，窒化膜１２ａ，１２ｂ，トップ絶縁膜１３ａ，１３ｂそれぞれは、第１実施形態におけるボトム絶縁膜１１，窒化膜１２，トップ絶縁膜１３と同様の材料、膜厚で、同様の成膜法により形成される。
【０１００】
ここで、ゲート絶縁膜１０ｂの窒化膜１２ｂを中心とした領域を“第１記憶領域Ｒ１”、ゲート絶縁膜１０ａの窒化膜１２ａを中心とした領域を“第２記憶領域Ｒ２”、ゲート絶縁膜部分を“第３の領域Ｒ３”という。
本実施形態では、電荷蓄積手段（キャリアトラップ）の分布領域（第１記憶領域Ｒ１および第２記憶領域Ｒ２）が空間的に分離され、その間の領域（第３の領域Ｒ３）が単一材料の絶縁膜からなる。このため、互いに離れた２つのメモリ領域を有するメモリトランジスタと、その２つのメモリ領域間に形成され、メモリトランジスタとゲート電極が共通なＭＯＳ構造のコントロールトランジスタが一体的に集積化された素子構造となっている。
【０１０１】
この構造の利点は種々ある。その一つは、電荷注入範囲が限定されることで、過剰の電荷注入がされにくいことにある。また、他の利点は、詳細は後述するが、可変しきい値電圧素子であるメモリトランジスタのほかに、しきい値電圧が一定なＭＯＳ型のコントロールトランジスタによりチャネルのＯＮ／ＯＦＦが制御できる点にある。さらに、高温保持時に、蓄積電荷が横方向に拡散しないので信頼性に優れる点も大きな利点である。
【０１０２】
両端のゲート絶縁膜１０ａ，１０ｂ間のゲート絶縁膜１４は、たとえばＣＶＤ法により形成した酸化シリコン膜からなり、両端のゲート絶縁膜間を埋め込むように形成されている。
【０１０３】
このゲート絶縁膜構造の種々ある形成方法の一例では、まず、第１実施形態と同様に全面にボトム絶縁膜，窒化膜，トップ絶縁膜の積層膜を形成した後、チャネル中央部上で、この積層膜を一部エッチングにより除去する。これにより、ゲート絶縁膜１０ａ，１０ｂが空間的に分離して形成される。全面に酸化シリコン膜を厚く堆積させ、酸化シリコン膜表面からエッチバックを行う。そして、ゲート絶縁膜１０ａ，１０ｂ上の絶縁膜が除去され、ゲート絶縁膜１０ａ，１０ｂ間がゲート絶縁膜１４で埋まった段階でエッチバックを停止すると、当該ゲート絶縁膜構造が完成する。なお、このエッチバック時のオーバエッチングを防止すため、ゲート絶縁膜１０ａ，１０ｂ上に予めにエッチングストッパ膜、たとえば窒化シリコン膜を薄く形成してもよい。
その後は、第１実施形態と同様にしてワード線ＷＬの形成工程等を経て、当該メモリトランジスタを完成させる。
【０１０４】
つぎに、このような構成の不揮発性メモリの動作について、ワード線ＷＬ１に接続された複数のメモリトランジスタＭ１１，Ｍ２１，…を例に説明する。
図２１（Ａ）は、書き込み時のバイアス設定条件を示す回路図、図２１（Ｂ）は書き込み動作を示す素子断面図、図２２（Ａ），（Ｂ）は読み出し時のバイアス設定条件を示す回路図、図２３（Ａ）は消去時のバイアス設定条件を示す回路図、図２３（Ｂ）消去動作を示す素子断面図である。
【０１０５】
書き込みは、同一ワード線（ここでは、ＷＬ１）に連なるメモリセルに対し並列に一括して行う。
図２１に示すように、メモリトランジスタの第１，第２記憶領域Ｒ１，Ｒ２のどちらに書き込みを行うかによって、副ビット線ＳＢＬ１，ＳＢＬ２，…および副ソース線ＳＳＬ１，ＳＳＬ２，…の電圧印加の設定パターンを決める。すなわち、図２１の例では、メモリトランジスタＭ１１の第１記憶領域Ｒ１と、メモリトランジスタＭ２１の第１，第２記憶領域Ｒ１，Ｒ２とにホットエレクトロン注入を行うこととし、それに対応して副ビット線ＳＢＬ１，ＳＢＬ２と副ソース線ＳＳＬ２に、所定の負電圧、たとえば−５Ｖ程度の電圧を印加する。ホットエレクトロン注入を行わない残りの副線、ここでは副ソース線ＳＳＬ１はオープンとし、電気的フローティング状態とする。
また、選択ワード線ＷＬ１に所定の正電圧、たとえば６Ｖを印加し、他の非選択ワード線ＷＬ２〜ＷＬｎに所定の書き込み禁止電圧、たとえば０Ｖを印加し、基板（ｎウエルＷ）に０Ｖを印加する。
【０１０６】
この書き込み条件下、書き込み対象行の複数のメモリトランジスタにおいて、選択ワード線ＷＬ１に印加された正電圧により、所定の負電圧（−５Ｖ）が印加された副ビット線ＳＢＬ１，ＳＢＬ２および副ソース線ＳＳＬ２をなすｐ型不純物領域の表面が深い空乏状態となり、その結果、第１，第２実施形態と同様な原理により、ホットエレクトロンが効率よく、しかも高速に電荷蓄積手段であるキャリアトラップに注入される。
この結果、メモリトランジスタしきい値電圧が、消去状態のＶthe ＝−２．５Ｖ〜−２．３Ｖから減少して、書き込み状態のＶthp （≧−０．５Ｖ）に変化する。
【０１０７】
一方、非選択行のメモリトランジスタＭ１２，２２，…では、ゲートとソースまたはドレインとの間に６Ｖ程度しか電圧がかからない。したがって、電荷蓄積手段にホットエレクトロンが注入されず、有効に書き込みが禁止される。
【０１０８】
この書き込み方法では、電荷の電界加速方向と注入方向がほぼ一致するため、従来のＣＨＥ注入方式より電荷の注入効率が高い。また、チャネル自体は形成せずに書き込みを行うため、電流消費が少なくてすむ。電流自体は小さいが、このように電荷蓄積手段分布面内のほぼ全域に電荷が注入されることから、必要なしきい値電圧変化を得るための書き込み時間は、たとえば１０μｓ以下と従来より１桁以上短くなる。
また、この書き込みでは、副ビット線ＳＢＬ１をなすｐ型不純物領域からの電荷注入、副ソース線ＳＳＬ１をなすｐ型不純物領域からの電荷注入は、それぞれ局所的である。すなわち、本実施形態では、電荷を注入できる領域が第１記憶領域Ｒ１または第２記憶領域Ｒ２に限定されるため、過剰の書き込みが防止できる。
【０１０９】
さらに、副線ＳＢＬ，ＳＳＬへの印加電圧の組合せを設定しワード線を立ち下げるだけの１回の動作でページ書き込みができる。その際、上記した注入効率の改善によってビット当たりの書き込み電流が桁違いに小さくなり、従来のＣＨＥ注入方式では１バイト（Ｂ）程度であった一括並列書き込み可能なセル数が、本実施形態では１キロバイト（ｋＢ）以上と格段に大きくなる。
なお、ページ書き込みを行わない場合は、書き込みをすべき選択セル列と、書き込みを禁止すべき非選択セル列をバイアス条件により区別し、その選択セル列のみに対する書き込みも可能である。
【０１１０】
読み出しでは、ページ読み出しを基本とする。
第２記憶領域Ｒ２のビットを読み出す場合、図２２（Ａ）に示すように、副ビット線ＳＢＬ１，ＳＢＬ２，…に所定のドレイン電圧、たとえば−１．５Ｖを印加し、副ソース線ＳＳＬ１，ＳＳＬ２，…および基板に０Ｖを印加する。また、非選択ワード線ＷＬ２，ＷＬ３，…に所定の読み出し禁止電圧、たとえば０Ｖを印加する。この状態で、読み出し対象のワード線ＷＬ１に所定の読み出しゲート電圧、たとえば−４．５Ｖを印加する。
これにより、ワード線ＷＬ１に接続されたメモリトランジスタＭ２１，…の第２記憶領域Ｒ２が書き込み状態の場合、そのメモリトランジスタＭ２１がオンし、読み出し電流ＩR が図のように流れて副ビット線電圧が変化する。一方、第２記憶領域Ｒ２が書き込み状態でないメモリトランジスタＭ１１は、しきい値電圧が高いままでありオフ状態を維持する。
その後、オンしたメモリトランジスタを介してプリチャージ電荷がソース線に流れた副ビット線ＳＢＬ２等の電圧変化を、図示しないセンスアンプ等で増幅して読み出す。
第１記憶領域Ｒ１の読み出しは、ドレイン電圧−１．５Ｖを上記とは逆方向に印加することで達成される。
【０１１１】
ところで、チャネル中央部にＭＯＳ型コントロールトランジスタがない第２実施形態のトランジスタ構造では、書き込み時にエレクトロンの注入が過剰に行われメモリトランジスタのしきい値電圧が大きく低下すると、読み出し時の電流量がばらつく上、電流消費も無駄が多い。
【０１１２】
本実施形態のようにチャネル中央部（第３の領域Ｒ３）にＭＯＳトランジスタが形成された構造では、第３の領域Ｒ３におけるＭＯＳトランジスタのしきい値電圧Ｖth(MOS) が、たとえば−０．５Ｖ〜−０．７Ｖ程度に予め設定されている。このため、メモリトランジスタに過剰書き込みがされている場合でも、その影響を読み出し時に受けない。なぜなら、メモリトランジスタのしきい値電圧が大きく低下し読み出し電流が増大しようとすると、ＭＯＳ型のコントロールトランジスタがカットオフしリミッタとして機能するからである。したがって、このメモリセルではセレクトトランジスタのしきい値電圧制御を通して読み出し電流の上限が制御でき、無駄な電流消費がないという利点がある。
【０１１３】
消去は、第１，第２実施形態と同様、チャネル全面、ＦＮトンネリングまたは直接トンネリングを用いてチャネル全面から電子を引き抜くことにより行う。
直接トンネリングを用て全ブロックを一括消去する場合、たとえば図２３（Ａ）に示すように、全てのワード線ＷＬ１，ＷＬ２，…に−５Ｖ、全ての副ビット線ＳＢＬ１，ＳＢＬ２，…、全ての副ソース線ＳＳＬ１，ＳＳＬ２，…および基板（ｐウエルＷ）に５Ｖを印加する。
【０１１４】
これにより、図２３（Ｂ）に示すように、電荷蓄積手段に保持されていた電子が基板側に引き抜かれ、しきい値電圧が上昇して消去が行われる。この電子引き抜きによる消去時間は１０ｍｓ程度まで低減でき、従来の直接トンネル効果によるホール注入消去時間の典型値１００ｍｓに比べ１桁以上改善された。また、従来のホール注入による消去では、書き込みに比べ電荷がボトム絶縁膜を通過する時間が長いため絶縁膜質の劣化が懸念されるが、本発明では消去は電子引き抜きを用いるため、信頼性が高い。
【０１１５】
以上の書き込み、読み出しおよび消去のオペレーションを用いて、メモリセルの信頼性データを調べた。この結果、データ書き換え特性、データ保持特性およびリードディスターブ特性に関して、データ書き換え１×１０6 回以上、データ保持が１０年、リードディスターブ特性が１０年は保証できることが分かった。また、データ保持特性は、１×１０6 回のデータ書き換え後でも８５℃，１０年を満足した。
なお、本構造の２ビット／セル記憶のＭＯＮＯＳでは、中央のＭＯＳ構造のコントロールトランジスタのゲート長を短くする場合、トランジスタの形状、実効ゲート長あるいは不純物プロファイルを最適化することにより、ゲート長は０．１μｍまたはそれ以下まで微細化が可能である。
【０１１６】
第８実施形態
第８実施形態は、２ビット／セル書き込みが容易な仮想接地ＮＯＲ型の不揮発性メモリに関する。
【０１１７】
図２４は、第８実施形態に係るメモリセルアレイの構成例を示す回路図である。
このメモリセルアレイは、基本的には、第５実施形態と同様の仮想接地ＮＯＲ型のメモリセルアレイである。だだし、このメモリセルアレイでは、各メモリトランジスタに、ソース・ドレイン不純物領域側からチャネル形成領域に一部重なるようにコントロールゲートが設けられている。
そして、ビット方向に連なるメモリトランジスタＭ１１，Ｍ１２，…の一方のコントロールゲートを共通接続する制御線ＣＬ１ａ，他方のコントロールゲートを共通接続する制御線ＣＬ１ｂ，他の列に属しビット方向に連なるメモリトランジスタＭ２１，Ｍ２２，…の一方のコントロールゲートを共通接続する制御線ＣＬ２ａ，他方のコントロールゲートを共通接続する制御線ＣＬ２ｂ，…が設けられている。各制御線は、ワード線とは独立に制御される。
【０１１８】
図２４においては、各制御線がチャネル形成領域に一部重なることによって、中央のメモリトランジスタをはさんで両側にＭＯＳ構造のコントロールトランジスタが形成されている。
【０１１９】
図２５に、第８実施形態に係るトランジスタ構造の例を示す。
このメモリトランジスタにおいて、チャネル形成領域の中央部に、下層からボトム絶縁膜１１，窒化膜１２，トップ絶縁膜１３からなるゲート絶縁膜１０を介してメモリトランジスタのゲート電極１５が積層されている。このゲート電極１５は、図示しないワード線ＷＬをなす上層配線層に接続され、ワード方向のメモリセル間で共通に接続されている。
【０１２０】
一方、メモリトランジスタのチャネル方向両側の副ビット線ＳＢＬｉ，ＳＢＬｉ＋１上に、コントロールトランジスタのゲート絶縁膜１６ａが形成されている。そのゲート絶縁膜１６ａ上に、コントロールゲートＣＧが形成されている。コントロールゲートＣＧとゲート電極１５との間は、スペーサ絶縁層１６ｂにより絶縁分離されている。
【０１２１】
このメモリセルの形成では、たとえば、ゲート絶縁膜１０とゲート電極１５となる導電膜を全面に形成した後、ゲート電極のパターンニング時に、ゲート絶縁膜１０を上層から順次加工する。つぎに、このパターンをゲート絶縁膜１６ａで覆う。スペーサ絶縁膜１６ｂをゲート絶縁膜１６ａより厚くする場合は、さらに同種の絶縁膜を積み増しした後、異方性エッチングする。これにより、ゲート電極の側壁側にスペーサ絶縁層１６ｂが形成される。コントロールゲートＣＧとなる導電膜を堆積し、この導電膜を異方性エッチングして、サイドウォール状に残し、これにより、コントロールゲートＣＧを形成する。
【０１２２】
このようにして形成されたトランジスタの書き込み動作では、前記した他の実施形態と同様にページ書き込みを行う。バイアス条件は、基本的に第７実施形態と同様である。
ただし、この第８実施形態では、ビット線がワード方向に隣接した２メモリセル間で共通となっているため、メモリトランジスタの第１記憶領域Ｒ１，第２記憶領域Ｒ２に書き込みを行うか否かは、コントロールトランジスタのコントロールゲートＣＧの電圧により制御する。すなわち、ビット線ＢＬ１，ＢＬ２，…は全て−５Ｖの電圧を印加しておき、書き込みを行う側のコントロールゲートＣＧのみ所定の正電圧、たとえば６Ｖを印加する。これにより、この正電圧印加のコントロールゲートＣＧ下では、ｐ型不純物領域が深い空乏状態となり、エネルギーバンドの曲がりが急峻となる。このときバンド間トンネル効果により電子が価電子帯より伝導帯にトンネルし、ｐ型不純物領域側に流れる。発生したエレクトロンは、チャネル形成領域の中央部側に若干ドリフトして、そこで、より強電界を及ぼしているゲート電極１５により電界加速され、その一部がホットエレクトロンとなる。このｐ型不純物領域端で発生した高エネルギー電荷（ホットエレクトロン）は、その運動量（方向と大きさ）を維持しながら殆ど運動エネルギーを失うことなく効率よく、しかも高速に電荷蓄積手段であるキャリアトラップに注入される。
この結果、メモリトランジスタしきい値電圧が、消去状態のＶthe ＝−２．５Ｖ〜−２．３Ｖから減少して、書き込み状態のＶthp （≧−０．５Ｖ）に変化する。
【０１２３】
一方、書き込みを行いたくない側のコントロールゲートＣＧは、０Ｖまたは−５Ｖ程度の負電圧を印加する。このコントロールゲートＣＧ下のｐ型不純物領域は、エネルギーバンドの曲がりが急峻とならず、したがってホットエレクトロンが発生し得ず、有効に書き込みが禁止される。
【０１２４】
この書き込み方法では、第７実施形態と同様の効果、すなわちページ書き込みを、電荷の注入効率が高くて高速に、しかも少ない電流消費で達成できる。
【０１２５】
読み出しでは、ページ読み出しを基本とし、基本的な印加バイアス値、すなわちドレイン側に−１．５Ｖ、ソース側に０Ｖ、そしてゲートに−４．５Ｖを印加する事自体は第７実施形態と同様である。
ただし、本実施形態では、このビット方向の共通線（ビット線ＢＬ１，ＢＬ２，…）がワード方向に隣接した２メモリセル間で共通化されている。このため、第６実施形態と同様に、ビット方向の共通線に対し−１．５Ｖと０Ｖを交互に印加すると、−１．５Ｖを印加した共通線（ビット線）に、これに接続した２メモリセル分のデータが読み出されてしまいデータ判別が不可能となってしまう。そこで、一方のメモリセルは、コントロールゲートＣＧをオンさせてチャネルをカットフしておく必要がある。すなわち、１回の読み出し動作で、１列ごとにしか読み出せない。第１記憶領域Ｒ１，第２記憶領域Ｒ２の読み出しで２回の動作を必要とするため、結局、１ページの読み出しに４回の動作サイクルを要することなる。
【０１２６】
消去は、前記した他の実施形態と同様である。
【０１２７】
第９実施形態
第９実施形態は、２ビット／セル書き込みが容易な分離ソース線ＮＯＲ型の他のメモリ素子例に関する。
【０１２８】
図２６は、第９実施形態に係るメモリセルアレイの構成例を示す回路図である。
このメモリセルアレイでは、各メモリセルにおいて、中央がビット方向の制御線ＣＬ１，ＣＬ２，…に接続されたＭＯＳ構造のコントロールトランジスタとなっており、その両側それぞれに、ゲートがワード線ＷＬ１，ＷＬ２，…に接続されたメモリトランジスタが形成されている。
【０１２９】
図２７（Ａ）に、第９実施形態に係るメモリセルの第１の構造例を示す。
このメモリセル構造は、第７実施形態（図２０）に示すメモリセル構造と比べると、第１記憶領域Ｒ１，第２記憶領域Ｒ２および第３の領域Ｒ３ごとにゲート電極が分離して設けられている。すなわち、チャネル形成領域中央部上に形成されコントロールゲートＣＧと、そのコントロールゲートＣＧと絶縁分離され、チャネル方向両側に設けられ、ワード線ＷＬに接続されたゲート電極１５ａ，１５ｂとを有する。
コントロールゲートＣＧは、ソース側とドレイン側で空間的に分離された２つのゲート積層パターン、すなわちゲート電極１５ａとゲート絶縁膜１０ａとの積層パターンと、ゲート電極１５ｂとゲート絶縁膜１０ｂとの積層パターンとの間に、ゲート絶縁膜１７を介して埋め込まれている。
【０１３０】
このメモリセルの種々ある形成法の一例においては、たとえば、ゲート絶縁膜１０ａ，１０ｂとゲート電極１５ａ，１５ｂとなる導電膜を全面に形成した後、２つのゲート電極１５ａ，１５ｂのパターンニング時に、ゲート絶縁膜１０ａ，１０ｂを一括して加工する。これにより、副ビット線ＳＢＬｉ側と、副ビット線ＳＢＬｉ＋１側に空間的に分離して、２つのゲート電極１５ａ，１５ｂとゲート絶縁膜１０ａ，１０ｂの積層パターンが形成される。その後、全面に絶縁膜１７とコントロールゲートＣＧとなる導電膜とを堆積し、これらの膜をエッチバックする。これにより、２つのゲート電極１５ａ，１５ｂとゲート絶縁膜１０ａ，１０ｂの積層パターン間に、ゲート絶縁膜１７とコントロールゲートＣＧが埋め込まれるように形成される。
【０１３１】
このように形成されたメモリセルでは、第７実施形態と同様に過剰書き込みの影響を低減するために、チャネル形成領域中央部に、ワード線に接続されたＭＯＳ型のコントロールトランジスタが形成されている。このコントロールトランジスタのしきい値電圧は、たとえば−０．５Ｖ〜−０．７Ｖに設定される。また、ビット線ＢＬｉ，ＢＬｉ＋１をなす不純物領域上に、電荷蓄積手段を含み電荷保持能力を有したＯＮＯ膜タイプのゲート絶縁膜１０ａ，１０ｂを介してゲート電極１５ａ，１５ｂが配置され、これによりメモリトランジスタが形成されている。
【０１３２】
図２７（Ｂ）に、第９実施形態に係るメモリセルの第２の構造例を示す。
前記した図２７（Ａ）ではゲート電極１５ａ，１５ｂが２つに分離されていたが、このメモリセル構造ではメモリトランジスタのゲート電極１８が、単一の導電材料から一体に形成されている。このゲート電極１８は図２６におけるワード線ＷＬを構成し、ＯＮＯタイプのゲート絶縁膜１０を間に挟んで、中央のコントロールゲートＣＧ上に交差している。このため、ＯＮＯタイプのゲート絶縁膜１０は、コントロールゲートＣＧとソース・ドレイン領域（ビット線ＢＬｉまたはＢＬｉ＋１）との間のチャネル形成領域部分上にそれぞれ接触している。このゲート絶縁膜１０のチャネル形成領域に接触した部分が第１，第２記憶領域Ｒ１，Ｒ２となる。また、コントロールゲートＣＧの下のゲート絶縁膜１７は単層の絶縁膜からなり、この単層の絶縁膜が電荷保持能力を有しない第３の領域Ｒ３となる。
【０１３３】
この第２の構造のメモリセルは、電荷保持能力を有したＯＮＯタイプのゲート絶縁膜１０を２つに分離する必要がない。すなわち、ｐ型不純物領域（ビット線ＢＬｉ，ＢＬｉ＋１）が形成されたｎウエルＷ上に、コントロールゲートのゲート積層パターン（１７，ＣＧ）をビット方向に長く形成した後、ゲート絶縁膜１０を第１実施形態と同様な方法によって成膜し、ゲート電極１８となる導電膜を堆積し、この導電膜とゲート絶縁膜１０をワード方向に長いパターンに一括して加工する。したがって、製造プロセスが簡素化でき、作りやすいという利点がある。
なお、コントロールゲートＣＧをゲート電極とする中央のコントロールトランジスタと、その両側のメモリトランジスタとのしきい値電圧差を設けるには、コントロールゲートＣＧを形成するまえにコントロールトランジスタのしきい値電圧を設定するイオン注入をチャネル形成領域に対して行い、コントロールゲートＣＧを形成した後に再びイオン注入を行って、メモリトランジスタのしきい値電圧を調整することで実現できる。したがって、このしきい値電圧設定も容易である。
【０１３４】
図２７（Ａ）または（Ｂ）のメモリセルの書き込み動作では、第７実施形態と同様にページ書き込みを行う。バイアス条件は、基本的に第７実施形態と同様である。
第９実施形態では、第７実施形態と同様、ビット線がワード方向に隣接した２メモリセル間で分離しており、メモリトランジスタの第１記憶領域Ｒ１，第２記憶領域Ｒ２に書き込みを行うか否かは、ビット線電圧を−５Ｖとするか、オープンとするかにより制御する。最初に全てのワード線ＷＬに６Ｖの電圧を印加しておき、書き込みを行う側のビット線のみ、オープン状態から、たとえば−５Ｖ程度の所定の負電圧を印加する。この電圧印加の順序は、ワード線への電圧印加が先で、ビット線への電圧印加が後であってもよい。
これにより、正電圧印加のゲート電極１５ａ，１５ｂ（または１８）下では、−５Ｖを印加したｐ型不純物領域が深い空乏状態となり、前記した他の実施形態と同様な原理により、ホットエレクトロンが効率よく、しかも高速に電荷蓄積手段であるキャリアトラップに注入される。
この結果、メモリトランジスタしきい値電圧が、消去状態のＶthe から減少し、書き込み状態のＶthp に変化する。
【０１３５】
このときコントロール線ＣＬは所定の負電圧が印加されていることから、ｐ型不純物領域（副ビット線ＳＢＬｉ，ＳＢＬｉ＋１）から伸びる空乏層を抑制して、チャネル中央部が空乏化されない。このため、第９実施形態では、第７実施形態と比較してパンチスルー耐性が強くなっている。
【０１３６】
この書き込み方法では、他の実施形態と同様の効果、すなわちページ書き込みを、電荷の注入効率が高くて高速に、しかも少ない電流消費で達成できる。また、電荷注入が局所的に行え、過剰書き込みが防止できる。
【０１３７】
読み出しは、第７実施形態と同様に、ページ読み出しを基本とし、基本的な印加バイアス値、すなわちドレイン側に−１．５Ｖ、ソース側に０Ｖ、コントロールトランジスタのゲート（コントロールゲートＣＧ）に−８Ｖ、そしてメモリトランジスタのゲート（ワード線ＷＬ）に−４．５Ｖを印加することで達成できる。
【０１３８】
なお、この読み出しにおいても、第７実施形態と同様、ＭＯＳ型のトランジスタを設けたことにより、そのしきい値電圧制御を通して読み出し電流の上限が制御でき、無駄な電流消費がないという利点がある。
【０１３９】
消去は、他の実施形態と同様に行う。なお、本構造の２ビット／セル記憶のＭＯＮＯＳでは、中央のＭＯＳ構造のコントロールトランジスタのゲート長を短くする場合、トランジスタの形状、実効ゲート長あるいは不純物プロファイルを最適化することにより、ゲート長は０．１μｍまたはそれ以下まで微細化が可能である。
【０１４０】
以下、第１０、第１１実施形態に、第１〜第９実施形態のメモリトランジスタ構造の変形例を示す。
【０１４１】
第１０実施形態
第１０実施形態は、メモリトランジスタの電荷蓄積手段としてゲート絶縁膜中に埋め込まれ例えば１０ナノメータ以下の粒径を有する多数の互いに絶縁されたＳｉナノ結晶を用いた不揮発性半導体記憶装置（以下、Ｓｉナノ結晶型という）に関する。
【０１４２】
図２８は、このＳｉナノ結晶型メモリトランジスタの素子構造を示す断面図である。
本実施形態のＳｉナノ結晶型不揮発性メモリでは、そのゲート絶縁膜２０が、ボトム絶縁膜２１、その上の電荷蓄積手段としてのＳｉナノ結晶２２、およびＳｉナノ結晶２２を覆う酸化膜２３とからなる。
その他の構成、即ち半導体基板、チャネル形成領域、ウエルＷ、ソース線ＭＳＬ，ＳＳＬ、ビット線ＢＬ，ＭＳＬ，ＳＢＬ、ワード線ＷＬは、第１〜第８実施形態と同様である。
【０１４３】
Ｓｉナノ結晶２２は、そのサイズ（直径）が、好ましくは１０ｎｍ以下、例えば４．０ｎｍ程度であり、個々のＳｉナノ結晶同士が酸化膜２３で空間的に、例えば４ｎｍ程度の間隔で分離されている。
本例におけるボトム絶縁膜２１は、電荷蓄積手段（Ｓｉナノ結晶２２）が基板側に近いこととの関係で、第１実施形態よりやや厚く、使用用途に応じて２．６ｎｍから５．０ｎｍまでの範囲内で適宜選択できる。ここでは、４．０ｎｍ程度の膜厚とした。
【０１４４】
このような構成のメモリトランジスタの製造では、ボトム絶縁膜２１の成膜後、例えばＬＰ−ＣＶＤ法でボトム絶縁膜２１の上に、複数のＳｉナノ結晶２２を形成する。また、Ｓｉナノ結晶２２を埋め込むように、酸化膜２３を、例えば７ｎｍほどＬＰ−ＣＶＤにより成膜する。このＬＰ−ＣＶＤでは、原料ガスがＤＣＳとＮ2 Ｏの混合ガス、基板温度が例えば７００℃とする。このときＳｉナノ結晶２２は酸化膜２３に埋め込まれ、酸化膜２３表面が平坦化される。平坦化が不十分な場合は、新たに平坦化プロセス（例えばＣＭＰ等）を行うとよい。その後、ワード線となる導電膜を成膜し、ゲート積層膜を一括してパターンニングする工程を経て、当該Ｓｉナノ結晶型メモリトランジスタを完成させる。
【０１４５】
このように形成されたＳｉナノ結晶２２は、平面方向に離散化されたキャリアトラップとして機能する。そのトラップレベルは、周囲の酸化シリコンとのバンド不連続値で推定可能で、その推定値では約３．１ｅＶ程度とされる。この大きさの個々のＳｉナノ結晶２２は、数個の注入電子を保持できる。なお、Ｓｉナノ結晶２２を更に小さくして、これに単一電子を保持させてもよい。
【０１４６】
第１１実施形態
第１１実施形態は、メモリトランジスタの電荷蓄積手段として絶縁膜中に埋め込まれ互いに分離した多数の微細分割型フローティングゲートを用いた不揮発性半導体記憶装置（以下、微細分割ＦＧ型という）に関する。
【０１４７】
図２９は、この微細分割ＦＧ型メモリトランジスタの素子構造を示す断面図である。
本実施形態の微細分割ＦＧ型不揮発性メモリでは、メモリトランジスタがＳＯＩ基板に形成され、そのゲート絶縁膜３０が、ボトム絶縁膜３１、その上の電荷蓄積手段としての微細分割型フローティングゲート３２、および微細分割型フローティングゲート３２を埋め込む酸化膜３３とからなる。
この微細分割フローティングゲート３２は、第１０実施形態のＳｉナノ結晶２２とともに本発明でいう“小粒径導電体”の具体例に該当する。
【０１４８】
ＳＯＩ基板としては、酸素イオンをシリコン基板に高濃度にイオン注入し基板表面より深い箇所に埋込酸化膜を形成したＳＩＭＯＸ（Separation by Implanted Oxygen）基板や、一方のシリコン基板表面に酸化膜を形成し他の基板と張り合わせた張合せ基板などが用いられる。このような方法によって形成され図２９に示したＳＯＩ基板は、半導体基板ＳＵＢ、分離酸化膜３４およびシリコン層３５とから構成され、シリコン層３５内に、副ソース線ＳＳＬ（ソース不純物領域Ｓ）、副ビット線ＳＢＬ（ドレイン不純物領域Ｄ）が設けられている。両不純物領域間がチャネル形成領域となる。
なお、半導体基板ＳＵＢに代えて、ガラス基板、プラスチック基板、サファイア基板等を用いてもよい。
【０１４９】
微細分割フローティングゲート３２は、通常のＦＧ型のフローティングゲートを、その高さが例えば５．０ｎｍ程度で、直径が例えば８ｎｍまでの微細なポリＳｉドットに加工したものである。
本例におけるボトム絶縁膜３１は、第１実施形態よりやや厚いが、通常のＦＧ型に比べると格段に薄く形成され、使用用途に応じて２．５ｎｍから４．０ｎｍまでの範囲内で適宜選択できる。ここでは、最も薄い２．５ｎｍの膜厚とした。
【０１５０】
このような構成のメモリトランジスタの製造では、ＳＯＩ基板上にボトム絶縁膜３１を成膜した後、例えばＬＰ−ＣＶＤ法で、ボトム絶縁膜３１の上にポリシリコン膜（最終膜厚：５ｎｍ）を成膜する。このＬＰ−ＣＶＤでは、原料ガスがＤＣＳとアンモニアの混合ガス、基板温度が例えば６５０℃とする。つぎに、例えば電子ビーム露光法を用いて、ポリシリコン膜を直径が例えば８ｎｍまでの微細なポリＳｉドットに加工する。このポリＳｉドットは、微細分割型フローティングゲート３２（電荷蓄積手段）として機能する。その後、微細分割型フローティングゲート３２を埋め込むように、酸化膜３３を、例えば９ｎｍほどＬＰ−ＣＶＤにより成膜する。このＬＰ−ＣＶＤでは、原料ガスがＤＣＳとＮ2 Ｏの混合ガス、基板温度が例えば７００℃とする。この時、微細分割型フローティングゲート３２は酸化膜３３に埋め込まれ、酸化膜３３表面が平坦化される。平坦化が不十分な場合は、新たに平坦化プロセス（例えばＣＭＰ等）を行うとよい。その後、ワード線ＷＬとなる導電膜を成膜し、ゲート積層膜を一括してパターンニングする工程を経て、当該微細分割ＦＧ型メモリトランジスタを完成させる。
【０１５１】
このようにＳＯＩ基板を用い、フローティングゲートが微細に分割されることについては、素子を試作して特性を評価した結果、予想通りの良好な特性が得られることを確認した。
【０１５２】
変形例
以上述べてきた第１〜第１１実施形態において、さらに種々の変形が可能である。
【０１５３】
上記した実施形態では、消去をＦＮトンネリングまたは直接トンネリングを用いたがチャネルホットホール注入を用いて、局所的に蓄積されている電子を消去することも可能である。
【０１５４】
とくに図示しないＤＩＮＯＲ型など、他のＮＯＲ型セルに対し本発明が適用できる。
【０１５５】
本発明における“平面的に離散化された電荷蓄積手段”は、窒化膜バルクのキャリアトラップおよび酸化膜と窒化膜界面付近に形成されたキャリアトラップを含むことから、ゲート絶縁膜がＮＯ(Nitride-Oxide) 膜なるＭＮＯＳ型であっても本発明が適用できる。
【０１５６】
本発明は、スタンドアロン型の不揮発性メモリのほか、ロジック回路と同一基板上に集積化したエンベデッド型の不揮発性メモリに対しても適用可能である。
【０１５７】
【発明の効果】
本発明に係る不揮発性半導体記憶装置およびその動作方法によれば、書き込み時に、たとえばバンド間トンネル電流に起因したホットエレクトロンによって、効率よく、しかも高速に平面的に離散化された電荷蓄積手段に電荷を注入することができる。この書き込みはチャネルを形成せずに行うため、従来のＣＨＥ注入のようにパンチスルーの発生が要因でゲート長を短くできないという不利益は解消する。むしろ、この書き込みでは、ゲート長を短くすればするだけ大きなしきい値電圧変化が得られ、より高速書き込みが可能となる。
【０１５８】
一方、２ビット／セル記憶の場合は、電荷注入箇所が局所的で過剰書き込みが防止でき、また高温での電荷拡散が防止でき、信頼性が高い。また、チャネルを形成しないで書き込みを行うため、いわゆるＡＮＤ型，仮想接地型などの各種ＮＯＲ型メモリセルアレイにおいて、ページ書き込みが低電流で、かつ１回の動作サイクルで完了する。このため、１ｋＢ以上の並列書き込みが可能になり、書き込みバンド幅がＣＨＥ注入に比較して格段に向上する。
【０１５９】
以上より、本発明によって、スケーリング性に優れた高速で、大容量の不揮発性半導体記憶装置を実現することができる。
【図面の簡単な説明】
【図１】第１実施形態に係る不揮発性メモリ装置のメモリセルアレイ構成を示す回路図である。
【図２】第１実施形態に係るＮＯＲ型メモリセルアレイの平面図である。
【図３】第１実施形態に係るＮＯＲ型メモリセルアレイについて、図２のＢ−Ｂ’線に沿った断面側から見た鳥瞰図である。
【図４】第１実施形態に係るメモリトランジスタのワード方向の拡大断面図である。
【図５】第１実施形態に係るメモリトランジスタの書き込み時のバイアス条件を示す回路図である。
【図６】第１実施形態に係るメモリトランジスタの読み出し時のバイアス条件を示す回路図である。
【図７】第１実施形態に係るメモリトランジスタの消去時のバイアス条件を示す回路図である。
【図８】第１実施形態に係るメモリトランジスタの書き込み動作を示すワード方向の拡大断面図である。
【図９】第１実施形態に係るメモリトランジスタの消去動作を示すワード方向の拡大断面図である。
【図１０】第２実施形態に係るメモリトランジスタの片側書き込み（１ビット書き込み）状態を示す断面図である。
【図１１】第２実施形態に係るメモリトランジスタの両側書き込み（２ビット書き込み）状態を示す断面図である。
【図１２】第３実施形態に係る不揮発性メモリ装置のメモリセルアレイ構成を示す回路図である。
【図１３】第３実施形態に係る分離ソース線ＮＯＲ型メモリセルアレイの平面図である。
【図１４】第３実施形態に係る分離ソース線ＮＯＲ型メモリセルアレイについて、図１３のＡ−Ａ’線に沿った断面側から見た鳥瞰図である。
【図１５】第４実施形態に係る分離ソース線ＮＯＲ型メモリセルアレイの平面図である。
【図１６】第５実施形態に係る不揮発性メモリ装置のメモリセルアレイ構成を示す回路図である。
【図１７】第５実施形態に係る共通ソース線ＮＯＲ型メモリセルアレイの平面図である。
【図１８】第６実施形態に係る共通ソース線ＮＯＲ型メモリセルアレイの平面図である。
【図１９】第７実施形態に係る分離ソース線ＮＯＲ型メモリセルアレイを４セル分示す回路図である。
【図２０】第７実施形態に係るメモリトランジスタの構造を示す断面図である。
【図２１】（Ａ）は第７実施形態に係るメモリセルアレイの書き込み時のバイアス設定条件を示す回路図、（Ｂ）は書き込み動作を示す素子断面図である。
【図２２】（Ａ），（Ｂ）は、第７実施形態に係るメモリセルアレイの読み出し時のバイアス設定条件を示す回路図である。
【図２３】（Ａ）は第７実施形態に係るメモリセルアレイの消去時のバイアス設定条件を示す回路図、（Ｂ）は消去動作を示す素子断面図である。
【図２４】第８実施形態に係る仮想接地ＮＯＲ型メモリセルアレイの構成を示す等価回路図である。
【図２５】第８実施形態に係るメモリトランジスタの構造を示す断面図である。
【図２６】第９実施形態に係る仮想接地ＮＯＲ型メモリセルアレイの構成を示す等価回路図である。
【図２７】（Ａ）は第９実施形態に係るメモリセルの第１の構造例を示す断面図、（Ｂ）は第２の構造例を示す断面図である。
【図２８】第１０実施形態に係るＳｉナノ結晶型メモリトランジスタのワード方向の断面図である。
【図２９】第１１実施形態に係る微細分割ＦＧ型メモリトランジスタのワード方向の断面図である。
【符号の説明】
１０，１４，１６ａ，１６ｂ，１７，２０，３０…ゲート絶縁膜、１１，１１ａ，１１ｂ，２１，３１…ボトム絶縁膜、１２，１２，１２ｂ…窒化膜、１３，１３，１３ｂ…トップ絶縁膜、１５，１５ａ，１５ｂ，１８…ゲート電極、２２…Ｓｉナノ結晶、２３，３３…酸化膜、３２…微細分割型フローティングゲート、３４…分離酸化膜、３５…シリコン層、ＳＵＢ…半導体基板、Ｗ…ｎウエル、Ｓ…ソース不純物領域、Ｄ…ドレイン不純物領域、ＩＳＯ…素子分離絶縁層、Ｍ１１等…メモリトランジスタ、Ｓ１１等…セレクトトランジスタ、ＢＬ１等…ビット線、ＭＢＬ１等…主ビット線、ＳＢＬ１等…副ビット線、ＳＬ１等…ソース線、ＭＳＬ１等…主ソース線、ＳＳＬ１等…副ソース線、ＷＬ１等…ワード線、ＳＧ１１等…選択線、ＣＧ…コントロールゲート、ＣＬ…コントロール線、ＢＣ…ビットコンタクト、ＳＣ…ソースコンタクト。
【発明の属する技術分野】
本発明は、メモリトランジスタのチャネル形成領域とゲート電極との間のゲート絶縁膜の内部に、平面的に離散化された電荷蓄積手段（例えば、ＭＯＮＯＳ型やＭＮＯＳ型における窒化膜内の電荷トラップ、トップ絶縁膜と窒化膜との界面近傍の電荷トラップ、或いは小粒径導電体等）を有し、当該電荷蓄積手段に対し電荷を電気的に注入して蓄積し又は引き抜くことを基本動作とする不揮発性半導体記憶装置と、その動作方法とに関する。
【０００２】
【従来の技術】
不揮発性半導体メモリは、大容量で小型の情報記録媒体として期待されているが、近年、情報ネットワークの広帯域化とともにネットワークの伝送速度（たとえば搬送波周波数：１００ＭＨｚ）と同等の書き込み速度が要求されるようになってきている。このため、不揮発性半導体メモリに対し、スケーリング性が良好で従来の１００μｓ／セルの書き込み速度より１桁またはそれ以上の書き込み速度の向上が要求されている。
【０００３】
不揮発性半導体メモリは、電荷を保持する電荷蓄積手段（浮遊ゲート）が平面的に連続したＦＧ(Floating Gate) 型のほかに、電荷蓄積手段が平面的に離散化された、例えばＭＯＮＯＳ(Metal-Oxide-Nitride-Oxide Semiconductor) 型などがある。
【０００４】
ＭＯＮＯＳ型不揮発性半導体メモリでは、電荷保持を主体的に担っている窒化膜〔Ｓｉx Ｎy （０＜ｘ＜１、０＜ｙ＜１）〕膜中またはトップ酸化膜と窒化膜との界面のキャリアトラップが空間的に（即ち、面方向および膜厚方向に）離散化して拡がっているために、電荷保持特性が、トンネル絶縁膜（ボトム絶縁膜）厚のほかに、Ｓｉx Ｎy 膜中のキャリアトラップに捕獲される電荷のエネルギー的および空間的な分布に依存する。
【０００５】
このトンネル絶縁膜に局所的にリーク電流パスが発生した場合、ＦＧ型では多くの電荷がリークパスを通ってリークして電荷保持特性が低下しやすいのに対し、ＭＯＮＯＳ型では、電荷蓄積手段が空間的に離散化されているため、リークパス周辺の局所的な電荷がリークパスを通して局所的にリークするに過ぎず、記憶素子全体の電荷保持特性が低下しにくい。
このため、ＭＯＮＯＳ型においては、トンネル絶縁膜の薄膜化による電荷保持特性の低下の問題はＦＧ型ほど深刻ではない。したがって、ゲート長が極めて短い微細メモリトランジスタにおけるトンネル絶縁膜のスケーリング性は、ＭＯＮＯＳ型の方がＦＧ型よりも優れている。
また、平面的に離散化したキャリアトラップの分布平面に対し電荷が局所的に注入された場合、その電荷はＦＧ型のように平面内および膜厚方向に拡散することなく保持される。
【０００６】
ＭＯＮＯＳ型不揮発性メモリで微細メモリセルを実現するにはディスターブ特性の改善が重要であり、そのためにはトンネル絶縁膜を通常の膜厚（１．６ｎｍ〜２．０ｎｍ）より厚く設定する必要が生じている。トンネル絶縁膜を比較的厚膜化した場合、書き込み速度は０．１〜１０ｍｓ程度で未だ十分でない。
つまり、従来のＭＯＮＯＳ型等の不揮発性メモリでは、信頼性（たとえば、データ保持特性、リードディスターブ特性あるいはデータ書換え特性など）を十分に満足させた場合、書き込み速度は１００μｓが限界である。
【０００７】
書き込み速度だけを考えると高速化も可能であるが、今度は信頼性および低電圧化が十分にできない。たとえば、チャネルホットエレクトロン（ＣＨＥ）をソース側から注入するソースサイド注入型ＭＯＮＯＳトランジスタが報告されたが（IEEE Electron Device Letter 19, 1998, pp153 ）、このソースサイド注入型ＭＯＮＯＳトランジスタでは、動作電圧が書き込み時１２Ｖ、消去時１４Ｖと高いうえ、リードディスターブ特性およびデータ書換え特性などの信頼性が十分でない。
【０００８】
その一方、従来のＣＨＥ注入方式によって電荷を離散的なトラップの一部に注入できることに着目して、電荷蓄積手段のソース側とドレイン側に独立に２値情報を書き込むことにより１メモリセルあたり２ビットを記録可能な技術が報告された。たとえば“Extended Abstract of the 1999 International Conference on Solid State Devices and Materials, Tokyo, 1999, pp.522-523”では、ソースとドレイン間の電圧印加方向を入れ換えて２ビット情報をＣＨＥ注入により書き込み、読み出し時には、書き込み時と逆方向に所定電圧をソースとドレイン間に印加する、いわゆる“リバースリード”方法によって書き込み時間が短く蓄積電荷量が少ない場合でも２ビット情報を確実に読み出すことを可能としている。
また、消去はホットホール注入によって行っている。
この技術によって、書き込み時間の高速化とビットコストの大幅な低減が可能となった。
【０００９】
さらに、最近になって、２ビット／セルの記憶が可能なスプリットゲート型のＭＯＮＯＳ型不揮発性メモリが提案された（“Twin MONOS Cell with Dual Control Gates ”,2000 Symposium on VLSI Technology Digest of Technical Papers, pp122-123）。
このＭＯＮＯＳ型不揮発性メモリでは、スプリットゲート構造を採用することにより、ゲート電極以外にコントロールゲート電極を設け、書き込みの高速化等を試みている。この書き込みの原理は、基本的にチャネルホットエレクトロン（ＣＨＥ）注入であり、ドレイン周辺の不純物濃度をチャネル中央部と比較して相対的に高くすることにより、ホットエレクトロンの注入効率を大幅に改善している。
【００１０】
【発明が解決しようとする課題】
ところが、この従来のＣＨＥ注入タイプのＭＯＮＯＳ型または２ビット／セル記憶が可能なＭＯＮＯＳ型不揮発性メモリでは、チャネル内を電子を加速して高エネルギー電子（ホットエレクトロン）を発生させることから、ソースとドレイン間に酸化膜のバリア３．２ｅＶより大きな電圧、実際には４．５Ｖ程度の電圧印加が必要であり、このソース・ドレイン間電圧を低減することは困難である。このため、書き込み時におけるパンチスルー効果が制限となってゲート長のスケーリングが難しいという課題がある。
【００１１】
また、ＣＨＥ注入方式では、電荷蓄積手段への電荷注入効率が１×１０- 6 〜１×１０- 5 程度と低いため、書き込み時に数百μＡの電流を必要とし、その結果、一括して並列書き込み可能なメモリセル数を大きくできないという課題もある。これに対し、最近発表されたスプリットゲート型のセルでは、書き込み時の電流を１０μＡ／セルと低減しているが、周辺部のチャージポンプ回路の電流制限により１ｋビット以上のメモリセルを並列に書き込むことは難しい。
【００１２】
また、これら３つのＣＨＥ注入方式のセルでは、メモリトランジスタのチャネルに電流を流して書き込みを行うため、前記した２ビット記録を目的としてドレイン側とソース側に同時に書き込みを行うことができないという課題がある。
【００１３】
さらに、前記した２ビット記録可能なメモリセルおよびスプリットゲート型のメモリセルでは、局部的な消去を行う必要性からソースまたはドレイン側からホットホールを、ＦＮトンネルリングまたはバンド間トンネル電流を利用して注入する消去方法が採用されている。この消去方法では、ホットホールの通過による酸化膜質の劣化が懸念されるため、信頼性、とくにデータ書き換え特性の低下は避けられない。
このため、従来のＭＯＮＯＳ型の不揮発性メモリでは、ホットホールを用いた消去を行う限り、ボトム酸化膜厚の最適化による性能向上は望めない。
【００１４】
本発明の目的は、ＭＯＮＯＳ型など平面的に離散化されたキャリアトラップ等の電荷蓄積手段に電荷を蓄積させて基本動作するメモリトランジスタにおいて、とくに電荷蓄積手段の分布領域の一部に対し電荷を注入して複数ビットを記憶する際に、パンチスルーを抑制しながら少ない電流で極めて高速に書き込みができ、かつ、ゲート長およびゲート絶縁膜厚のスケーリング性が良好な不揮発性半導体記憶装置と、その動作方法を提供することである。
【００１５】
【課題を解決するための手段】
本発明の第１の観点に係る不揮発性半導体記憶装置は、ｎ型半導体からなるチャネル形成領域と、ｐ型半導体からなり上記チャネル形成領域を挟む２つのソース・ドレイン領域と、上記チャネル形成領域上に設けられたゲート絶縁膜と、上記ゲート絶縁膜上に設けられたゲート電極と、上記チャネル形成領域に対向した面内および膜厚方向に離散化されて上記ゲート絶縁膜内に形成され、動作時にバンド間トンネル電流に起因したホットエレクトロンが上記ソース・ドレイン領から注入される電荷蓄積手段とを有し、上記チャネル形成領域、上記ソース・ドレイン領域、上記ゲート絶縁膜および上記ゲート電極を有するメモリトランジスタのゲート長が、上記ホットエレクトロンを上記２つのソース・ドレイン領域の一方と他方の双方から上記電荷蓄積手段に注入して１ビット記憶をさせたときに、一方の上記ソース・ドレイン領域から注入されたホットエレクトロンの保持領域と他方の上記ソース・ドレイン領域から注入されたホットエレクトロンの保持領域との少なくとも一部が上記ゲート絶縁膜内で合体するゲート長以下である。
【００１６】
本発明では１メモリセル当たりの記憶ビット数は１ビット／セルである。
【００２０】
この不揮発性半導体記憶装置では、分離ソース線型、仮想接地線型など、ソース・ドレイン領域の一方に接続された共通線と、ソース・ドレイン領域の他方に接続された共通線とが独立に制御可能なＮＯＲ型メモリセル方式が好適である。
分離ソース線型では、ソース・ドレイン領域の一方が接続された共通線を第１共通線、ソース・ドレイン領域の他方が接続された共通線を第２共通線という。
その場合、第１および第２共通線がそれぞれ階層化されていてもよい。いわゆるＡＮＤ型では、メモリブロック内の内部接続線としての第１および第２副線に対しメモリトランジスタが並列接続されている。
【００２１】
本発明の第２の観点に係る不揮発性半導体記憶装置の動作方法は、ｎ型半導体からなるチャネル形成領域と、ｐ型半導体からなり上記チャネル形成領域を挟む２つのソース・ドレイン領域と、上記チャネル形成領域上に設けられ、上記チャネル形成領域に対向した面内および膜厚方向に離散化された電荷蓄積手段を内部に含むゲート絶縁膜と、当該ゲート絶縁膜上に設けられたゲート電極と
を有する不揮発性半導体記憶装置の動作方法であって、書き込み時に、正のバイアス電圧を上記ゲート電極に印加し、バンド間トンネル電流に起因したホットエレクトロンを上記２つのソース・ドレイン領域の一方と他方の双方から上記電荷蓄積手段に注入して１ビットの情報を記憶させ、当該ホットエレクトロンの注入により、一方の上記ソース・ドレイン領域から注入されたホットエレクトロンの保持領域と、他方の上記ソース・ドレイン領域から注入されたホットエレクトロンの保持領域との少なくとも一部を、上記ゲート絶縁膜内で合体させる。
【００２２】
この動作方法は、１ビット／セル記憶を行う。１ビット／セル記憶の場合、上記一方のソース・ドレイン領域から注入されたホットエレクトロンの保持領域と、上記他方のソース・ドレイン領域から注入されたホットエレクトロンの保持領域との少なくとも一部が、上記ゲート絶縁膜内で合体する。具体的に、たとえば、上記チャネル形成領域、上記ソース・ドレイン領域、上記ゲート絶縁膜および上記ゲート電極を有するメモリトランジスタのゲート長が、上記２つのホットエレクトロンの保持領域の少なくとも一部で合体が起こるゲート長以下である。
【００２３】
本発明では、書き込み時に、上記ソース・ドレイン領域と上記ゲート電極との間に所定の書き込み電圧を印加する。
前記したようにゲート電極が第１〜第３ゲート電極からなる場合、上記メモリトランジスタがワード方向とビット方向とに複数配置されているメモリセルアレイに対する書き込みにおいて、好適に、上記第１，第２記憶領域の一方に書き込むときは、他方側の上記第１，第２ゲート電極を電気的にフローティング状態とするか、または上記チャネル形成領域に対し０Ｖあるいは逆極性の電圧を上記他方側の第１または第２ゲート電極に印加する。
また、上記チャネル形成領域、上記ソース・ドレイン領域、上記ゲート絶縁膜および上記ゲート電極を有したメモリトランジスタがワード方向とビット方向とに複数配置され、ワード方向の複数のメモリトランジスタごとに上記ゲート電極がワード線により共通に接続されているメモリセルアレイに対する書き込みにおいて、好適に、動作対象のメモリトランジスタが接続されていない非選択ワード線に０Ｖ、あるいは上記チャネル形成領域に対し逆極性のバイアス電圧を印加する。
【００２４】
一方、上記チャネル形成領域、上記ソース・ドレイン領域、上記ゲート絶縁膜および上記ゲート電極を有したメモリトランジスタがワード方向とビット方向とに複数配置され、ビット方向の複数のメモリトランジスタごとに上記ソース・ドレイン領域の一方が第１共通線により接続され、上記ソース・ドレイン領域の他方が第２共通線により接続されているメモリセルアレイに対する書き込みにおいて、好適に、動作対象のメモリトランジスタが接続されている第１および／または第２共通線に所定の電圧を印加し、動作対象のメモリトランジスタが接続されていない第１および第２共通線に０Ｖまたは上記所定電圧と逆極性の電圧を印加する。
【００２５】
本発明では、上記ソース・ドレイン領域がワード方向のセル間で分離している場合（分離ソース線ＮＯＲ型）、あるいは、上記ソース・ドレイン領域がワード方向のセル間で共通の場合（バーチャルグランド（ＶＧ）型）でも第１記憶領域上の第１ゲート電極と第２領域上の第２ゲート電極が分離している場合に、同一ワード線に接続されたメモリセルを１回の動作で一括して書き込みできる。
すなわち、上記チャネル形成領域、上記ソース・ドレイン領域、上記ゲート絶縁膜および上記ゲート電極を有したメモリトランジスタがワード方向とビット方向とに複数配置され、ワード方向の複数のメモリトランジスタごとに上記ゲート電極がワード線により共通に接続されているメモリセルアレイに対する書き込みにおいて、好適に、同一ワード線に接続した全てのメモリトランジスタについて、ホットエレクトロンを注入する上記第１，第２記憶領域に対応した全ての上記ソース・ドレイン領域に所定の電圧を印加し、ホットエレクトロンの注入を行わない他の上記第１，第２記憶領域に対応した上記ソース・ドレイン領域を電気的フローティング状態とし、上記同一ワード線に、上記ソース・ドレイン領域に印加する上記所定電圧との差が所定の書き込み電圧となる電圧を印加し、上記同一ワード線に接続した全てのメモリトランジスタについての書き込みを１回の動作で並列に行う。この場合、書き込みに要する電流は１ｎＡ／セルと、従来のＣＨＥ注入書き込み方法に対して十分に低くなるため、１０ｋビット以上の書き込みを並列に行うことができる。
【００２６】
前記したゲート電極が第１〜第３ゲート電極からなる場合の読み出しでは、好適に、読み出し対象の記憶領域側がソースとなるように上記２つのソース・ドレイン領域間に所定の読み出しドレイン電圧を印加し、上記第３ゲート電極に所定の電圧を印加し、上記第１ゲート電極および／または上記第２ゲート電極に、上記第３ゲート電極の印加電圧と同じ極性の所定の読み出しゲート電圧を印加する。
【００２７】
消去時に、好適に、上記ソース・ドレイン領域から注入され上記電荷蓄積手段に保持されているエレクトロンを、直接トンネル効果またはＦＮトンネル効果を用いて上記ソース・ドレイン領域側に引き抜く。
あるいは、上記ソース・ドレイン領域から注入され上記電荷蓄積手段にチャネル方向の両側に離れて保持されているエレクトロンを、直接トンネル効果またはＦＮトンネル効果を用いて個別にあるいは一括して基板側に引き抜く。
【００２８】
この不揮発性半導体記憶装置およびその動作方法は、電荷蓄積手段がチャネル形成領域に対向した面内および膜厚方向に離散化された、たとえばＭＯＮＯＳ型、いわゆるナノ結晶などの小粒径導電体を有する微細粒子型などに好適である。
【００２９】
この不揮発性半導体記憶装置およびその動作方法では、２ビット／セルの書き込みでは、たとえばバンド間トンネル電流に起因したホットエレクトロンを、ソース・ドレイン領域から電荷蓄積手段に注入する。
より詳しくは、ソース・ドレイン領域がｐ型不純物領域からなるとすると、ゲート電極（第１，第２ゲート電極）への正バイアスの印加によって、ソース・ドレイン領域の表面部がｎ化して反転層が形成される。したがって、ｐｎ接合に高いバイアス電圧が印加され、これにより反転層部分でエネルギーバンドの曲がりが急峻となる。ｐ型不純物領域表面の深い空乏化が進むと、その部分では実効的なバンドギャップが減少しているため、価電子帯と伝導帯間でバンド間トンネル電流が発生する。バンド間トンネルした電子は、電界加速によりホットエレクトロンとなるが、その運動量（大きさと方向）が維持されて酸化膜のエネルギー障壁より高いエネルギーを持つために、当該エネルギー障壁を越えて電荷蓄積手段に局所的に注入される。すなわち、一方のソース・ドレイン領域と第１ゲート電極間の電圧を大きくするとホットエレクトロンが電荷蓄積手段の第１記憶領域に注入されて保持され、他方のソース・ドレイン領域と第２ゲート電極間の電圧を大きくするとホットエレクトロンが電荷蓄積手段の第２記憶領域に注入されて保持される。電荷蓄積手段の第１，第２記憶領域間には、ホットエレクトロンが注入されない第３の領域が介在するので、この２ビット情報に対応した電荷は確実に峻別される。
このとき、バンド間トンネル電流に起因したホットエレクトロンは、たとえば１×１０-2〜１×１０-3程度の高い効率で電荷蓄積手段に注入される。このため、１ビット当たりの書き込み電流が、従来のＣＨＥ注入方式の１／１０4 以下に低減できる。この場合、１０ｋ個以上のメモリトランジスタに並列書き込みが可能となり、一括して書き込み可能なメモリセル数（書き込みのバンド幅）が増大する。また、同一ワード線に接続されたメモリトランジスタ（１ページ）を１回の動作で書き込み可能となる。
前記した２ビット／セルの書き込み方法では、２つのソース・ドレイン領域のうちオープンとしないで書き込み電圧を印加した側に書き込みが行われる。
したがって、読み出し時には、この書き込み電圧を印加した側のソース・ドレイン領域がソースとなるように読み出しドレイン電圧を印加する。このとき、２つのソース・ドレイン領域のうち高電圧側の蓄積電荷の有無はピンチオフ効果によりチャネル電界に殆ど影響せず、低電圧側の蓄積電荷の有無の影響をうけてチャネル電界が変化する。このため、当該メモリトランジスタのしきい値電圧は、低電圧側の蓄積電荷の有無を反映したものとなる。
【００３０】
また、２ビット／セル書き込みに最適なメモリトランジスタ構造としては、たとえば電荷蓄積手段（キャリアトラップ等）を含むゲート絶縁膜をチャネル方向両側に第１，第２記憶領域に分離して、その間の第３の領域には電荷蓄積手段を含まない単一材料の絶縁膜とする。この場合、中央の第３の領域部分がＭＯＳ構造のコントロールトランジスタとして機能する。
この構造では、コントロールトランジスタのしきい値電圧を予め一定の範囲に制御しておくことで、一定の電流で読み出しが行える。すなわち、ｐチャネル型のメモリセルを仮定すると、コントロールトランジスタがない場合、書き込み時にエレクトロンの注入が過剰に行われメモリトランジスタのしきい値電圧が大きく低下すると、読み出し時の電流量がばらつく上、電流消費も無駄が多い。ところが、本発明ではＭＯＳ構造のコントロールトランジスタが存在するため、メモリトランジスタのしきい値電圧が大きく低下し読み出し電流が増大しようとすると、コントロールトランジスタがカットオフし、リミッタとして機能する。このため、このメモリセルではコントロールトランジスタのしきい値電圧により読み出し電流の上限が制御でき、無駄な電流消費がない。
【００３１】
また、１ビット／セルの書き込みでは、２つのソース・ドレイン領域双方から書き込みを行うことができる。その場合、ソース・ドレイン領域からの電荷注入箇所はそれそれ局所的であるが、ソース・ドレイン領域の設計において注入部分の面積を大きくなるように最適化することにより、ゲート長がたとえば１００ｎｍ以下と短い場合、電荷蓄積手段の分布面内で、一方のソース・ドレイン領域側からの電荷注入領域と、他方のソース・ドレイン領域側からの電荷注入領域が中央で少なくとも一部が合体し、ほぼ全面に対し電荷注入が行われる。このため、当該メモリトランジスタのしきい値電圧が大きく低下する。このような書き込みでは、電荷蓄積手段分布面内のほぼ全域に電荷が注入されることから、必要なしきい値電圧変化を得るための書き込み時間は、たとえば１０μｓ以下と、従来の並列書き込みが可能なメモリセルと比較して１桁以上短くなる。
【００３２】
消去時には、たとえばソース・ドレイン領域に正電圧を印加し、ソース側またはドレイン側の蓄積電荷を直接トンネル効果またはＦＮトンネル効果を用いて基板側に引く抜く。何れのトンネル効果を用いても、ブロック一括消去が可能である。
本発明では、基本的にスプリットゲート型のメモリセルと同様のオペレーションが可能であるため、過剰消去または過剰書き込みがされ難い。
【００３３】
【発明の実施の形態】
第１実施形態
図１に、第１実施形態に係る不揮発性メモリ装置の要部回路構成を示す。図２に、ＮＯＲ型メモリセルアレイの平面図を、図３に図２のＢ−Ｂ’線に沿った断面側から見た鳥瞰図を示す。
【００３４】
この不揮発性メモリ装置では、ビット線（第１共通線）が主ビット線（第１主線）と副ビット線（第１副線）に階層化され、ソース線（第２共通線）が主ソース線（第２主線）と副ソース線（第２副線）に階層化されている。
主ビット線ＭＢＬ１にセレクトトランジスタＳ１１を介して副ビット線ＳＢＬ１が接続され、主ビット線ＭＢＬ２にセレクトトランジスタＳ２１を介して副ビット線ＳＢＬ２が接続されている。また、主ソース線ＭＳＬ１にセレクトトランジスタＳ１２を介して副ソース線ＳＳＬ１が接続され、主ソース線ＭＳＬ２にセレクトトランジスタＳ２２を介して副ソース線ＳＳＬ２が接続されている。
【００３５】
副ビット線ＳＢＬ１と副ソース線ＳＳＬ１との間に、メモリトランジスタＭ１１〜Ｍ１ｎ（たとえば、ｎ＝６４）が並列接続され、副ビット線ＳＢＬ２と副ソース線ＳＳＬ２との間に、メモリトランジスタＭ２１〜Ｍ２ｎが並列接続されている。この互いに並列に接続されたｎ個のメモリトランジスタと、２つのセレクトトランジスタ（Ｓ１１とＳ１２、又は、Ｓ２１とＳ２２）とにより、メモリセルアレイを構成する単位ブロックが構成される。
【００３６】
ワード方向に隣接するメモリトランジスタＭ１１，Ｍ２１，…の各ゲートがワード線ＷＬ１に接続されている。同様に、メモリトランジスタＭ１２，Ｍ２２，…の各ゲートがワード線ＷＬ２に接続され、また、メモリトランジスタＭ１ｎ，Ｍ２ｎ，…の各ゲートがワード線ＷＬｎに接続されている。
ワード方向に隣接するセレクトトランジスタＳ１１，…は選択線ＳＧ１１により制御され、セレクトトランジスタＳ２１，…は選択線ＳＧ２１により制御される。同様に、ワード方向に隣接するセレクトトランジスタＳ１２，…は選択線ＳＧ１２により制御され、セレクトトランジスタＳ２２，…は選択線ＳＧ２２により制御される。
【００３７】
この微細ＮＯＲ型セルアレイでは、図３に示すように、半導体基板ＳＵＢの表面にｎウエルＷが形成されている。ｎウエルＷは、トレンチに絶縁物を埋め込んでなり平行ストライプ状に配置された素子分離絶縁層ＩＳＯにより、ワード方向に絶縁分離されている。
【００３８】
素子分離絶縁層ＩＳＯにより分離された各ｎウエル部分が、メモリトランジスタの能動領域となる。能動領域内の幅方向両側で、互いの距離をおいた平行ストライプ状にｐ型不純物が高濃度に導入され、これにより、本発明の“ソース・ドレイン領域”をなす副ビット線ＳＢＬ１，ＳＢＬ２（以下、ＳＢＬと表記）および副ソース線ＳＳＬ１，ＳＳＬ２（以下、ＳＳＬと表記）が形成されている。
副ビット線ＳＢＬおよび副ソース線ＳＳＬ上に絶縁膜を介して直交して、各ワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，…（以下、ＷＬと表記）が等間隔に配線されている。これらのワード線ＷＬは、内部に電荷蓄積手段を含む絶縁膜を介してｐウエルＷ上および素子分離絶縁層ＩＳＯ上に接している。
副ビット線ＳＢＬと副ソース線ＳＳＬとの間のｎウエルＷの部分と、各ワード線ＷＬとの交差部分がメモリトランジスタのチャネル形成領域となり、そのチャネル形成領域に接する副ビット線部分がドレイン、副ソース線部分がソースとして機能する。
【００３９】
ワード線ＷＬの上面および側壁は、オフセット絶縁層およびサイドウォール絶縁層（本例では、通常の層間絶縁層でも可）により覆われている。
これら絶縁層には、所定間隔で副ビット線ＳＢＬに達するビットコンタクトＢＣと、副ソース線ＳＳＬに達するソースコンタクトＳＣとが形成されている。これらのコンタクトＢＣ，ＳＣは、たとえば、ビット方向のメモリトランジスタ６４個ごとに設けられている。
また、絶縁層上を、ビットコンタクトＢＣ上に接触する主ビット線ＭＢＬ１，ＭＢＬ２，…（以下、ＭＢＬと表記）と、ソースコンタクトＳＣ上に接触する主ソース線ＭＳＬ１，ＭＳＬ２，…（以下、ＭＳＬと表記）が交互に、平行ストライプ状に形成されている。
【００４０】
この微細ＮＯＲ型セルアレイは、第１共通線（ビット線）および第２共通線（ソース線）が階層化され、メモリセルごとにビットコンタクトＢＣおよびソースコンタクトＳＣを形成する必要がない。したがって、コンタクト抵抗自体のバラツキは基本的にない。ビットコンタクトＢＣおよびソースコンタクトＳＣは、たとえば６４個のメモリセルごとに設けられるが、このプラグ形成を自己整合的に行わないときは、オフセット絶縁層およびサイドウォール絶縁層は必要ない。すなわち、通常の層間絶縁膜を厚く堆積してメモリトランジスタを埋め込んだ後、通常のフォトリソグラフィとエッチングによりコンタクトを開口する。
【００４１】
副線（副ビット線，副ソース線）を不純物領域で構成した疑似コンタクトレス構造として無駄な空間が殆どないことから、各層の形成をウエハプロセス限界の最小線幅Ｆで行った場合、８Ｆ2 に近い非常に小さいセル面積で製造できる。
さらに、ビット線とソース線が階層化されており、セレクトトランジスタＳ１１又はＳ２１が非選択の単位ブロックにおける並列メモリトランジスタ群を主ビット線ＭＢＬ１またはＭＢＬ２から切り離すため、主ビット線の容量が著しく低減され、高速化、低消費電力化に有利である。また、セレクトトランジスタＳ１２またはＳ２２の働きで、副ソース線を主ソース線から切り離して、低容量化することができる。
なお、更なる高速化のためには、副ビット線ＳＢＬおよび副ソース線ＳＳＬをシリサイドを張りつけた不純物領域で形成し、主ビット線ＭＢＬおよび主ソース線ＭＳＬをメタル配線とするとよい。
【００４２】
図４に、メモリトランジスタのワード方向の拡大断面図を示す。
図４において、副ビット線ＳＢＬと副ソース線ＳＳＬとの間に挟まれ、ワード線ＷＬが交差する部分が、当該メモリトランジスタのチャネル形成領域となる。
【００４３】
チャネル形成領域上には、ゲート絶縁膜１０を介してメモリトランジスタのゲート電極（ワード線ＷＬ）が積層されている。ワード線ＷＬは、一般に、ｐ型またはｎ型の不純物が高濃度に導入されて導電化されたポリシリコン(doped poly-Si) 、又はdoped poly-Si と高融点金属シリサイドとの積層膜からなる。このワード線ＷＬの実効部分、すなわちソース・ドレイン間距離に相当するチャネル方向の長さ（ゲート長）は、０．１μｍ以下、たとえば８０ｎｍ〜９０ｎｍ程度である。
【００４４】
本実施形態におけるゲート絶縁膜１０は、下層から順に、ボトム絶縁膜１１，窒化膜１２，トップ絶縁膜１３から構成されている。
ボトム絶縁膜１１は、たとえば、酸化膜を形成し、これを窒化処理して用いる。ボトム絶縁膜１１の膜厚は、使用用途に応じて２．５ｎｍから６．０ｎｍの範囲内で決めることができ、ここでは２．７ｎｍ〜３．５ｎｍに設定されている。
【００４５】
窒化膜１２は、たとえば６．０ｎｍの窒化シリコン（Ｓｉx Ｎy （０＜ｘ＜１，０＜ｙ＜１））膜から構成されている。この窒化膜１２は、たとえば減圧ＣＶＤ（ＬＰ−ＣＶＤ）により作製され、膜中にキャリアトラップが多く含まれている。窒化膜１２は、フレンケルプール型（ＦＰ型）の電気伝導特性を示す。
【００４６】
トップ絶縁膜１３は、窒化膜１２との界面近傍に深いキャリアトラップを高密度に形成する必要があり、このため、例えば成膜後の窒化膜を熱酸化して形成される。トップ絶縁膜１３をＨＴＯ（High Temperature chemical vapor deposited Oxide)法により形成したＳｉＯ2 膜としてもよい。トップ絶縁膜１３がＣＶＤで形成された場合は熱処理によりこのトラップが形成される。トップ絶縁膜１３の膜厚は、ゲート電極（ワード線ＷＬ）からのホールの注入を有効に阻止してデータ書換可能な回数の低下防止を図るために、最低でも３．０ｎｍ、好ましくは３．５ｎｍ以上が必要である。
【００４７】
このような構成のメモリトランジスタの製造においては、まず、用意した半導体基板ＳＵＢに対し素子分離絶縁層ＩＳＯおよびｎウエルＷを形成した後に、副ビット線ＳＢＬおよび副ソース線ＳＳＬとなる不純物領域をイオン注入法により形成する。また、しきい値電圧調整用のイオン注入等を必要に応じて行う。
【００４８】
つぎに、半導体基板ＳＵＢ上にゲート絶縁膜１０を成膜する。
具体的に、たとえば、短時間高温熱処理法（ＲＴＯ法）により１０００℃，１０ｓの熱処理を行い、酸化シリコン膜（ボトム絶縁膜１１）を形成する。
つぎに、ボトム絶縁膜１１上にＬＰ−ＣＶＤ法により窒化シリコン膜（窒化膜１２）を、最終膜厚が６ｎｍとなるように、これより厚めに堆積する。このＣＶＤは、たとえば、ジクロロシラン（ＤＣＳ）とアンモニアを混合したガスを用い、基板温度７３０℃で行う。
形成した窒化シリコン膜表面を熱酸化法により酸化して、たとえば３．５ｎｍの酸化シリコン膜（トップ絶縁膜１３）を形成する。この熱酸化は、たとえばＨ2 Ｏ雰囲気中で炉温度９５０℃で４０分程度行う。これにより、トラップレベル（窒化シリコン膜の伝導帯からのエネルギー差）が２．０ｅＶ以下の程度の深いキャリアトラップが約１〜２×１０13／ｃｍ2 の密度で形成される。また、窒化膜１２が１ｎｍに対し熱酸化シリコン膜（トップ絶縁膜１３）が１．５ｎｍ形成され、この割合で下地の窒化膜厚が減少し、窒化膜１２の最終膜厚が６ｎｍとなる。
【００４９】
ゲート電極（ワード線ＷＬ）となる導電膜とオフセット絶縁層（不図示）との積層膜を積層させ、この積層膜を一括して同一パターンにて加工する。
続いて、サイドウォール絶縁層とともに自己整合コンタクトを形成し、自己整合コンタクトにより表出する副ビット線ＳＢＬおよび副ソース線ＳＳＬ上に、ビットコンタクトＢＣおよびソースコンタクトＳＣを形成する。
その後、これらプラグ周囲を層間絶縁膜で埋め込み、層間絶縁膜上に主ビット線ＭＢＬおよび主ソース線ＭＳＬを形成した後、必要に応じて行う層間絶縁層を介した上層配線の形成およびオーバーコート成膜とパッド開口工程等を経て、当該不揮発性メモリセルアレイを完成させる。
【００５０】
つぎに、このような構成の不揮発性メモリのバイアス設定例および動作について、メモリトランジスタＭ１１にデータを書き込む場合を例に説明する。
図５は、書き込み時のバイアス設定条件を示す回路図、図６は読み出し時のバイアス設定条件を示す回路図、図７は消去時のバイアス設定条件を示す回路図である。また、図８は書き込み動作を示す素子断面図、図９は消去動作を示す素子断面図である。
【００５１】
書き込み時に、図５に示すように、選択ワード線ＷＬ１に所定の正電圧、例えば６．０Ｖを印加する。選択主ビット線ＭＢＬ１，選択主ソース線ＭＳＬ１および選択線ＳＧ１１，ＳＧ１２に所定の負電圧、たとえば−５．０Ｖを印加する。また、非選択ワード線ＷＬ２〜ＷＬｎに所定の書き込み禁止電圧、たとえば０Ｖを印加し、非選択主ビット線ＭＢＬ２，非選択主ソース線ＭＳＬ２および基板（ｎウエルＷ）に０Ｖを印加する。このとき、選択線ＳＧ２１，ＳＧ２２を、電源電圧ＶCCで保持する。
これにより、選択副ビット線ＳＢＬ１および選択副ソース線ＳＳＬ１に−５Ｖが伝達され、非選択副ビット線ＳＢＬ２および非選択副ソース線ＳＳＬ２に０Ｖが伝達される。
【００５２】
この書き込み条件下、書き込み対象のメモリトランジスタＭ１１において、選択ワード線ＷＬ１に印加された正電圧により、副ビット線ＳＢＬ１および副ソース線ＳＳＬ１をなすｐ型不純物領域の表面が深い空乏状態となり、エネルギーバンドの曲がりが急峻となる。このときバンド間トンネル効果により電子が価電子帯より伝導帯にトンネルし、ｐ型不純物領域側に流れる。発生したエレクトロンは、チャネル形成領域の中央部側に若干ドリフトして、そこで電界加速され、その一部がホットエレクトロンとなる。このｐ型不純物領域端で発生した高エネルギー電荷（ホットエレクトロン）は、その運動量（方向と大きさ）を維持しながら殆ど運動エネルギーを失うことなく効率よく、しかも高速に電荷蓄積手段であるキャリアトラップに注入される。
【００５３】
副ビット線ＳＢＬ１をなすｐ型不純物領域からの電荷注入、副ソース線ＳＳＬ１をなすｐ型不純物領域からの電荷注入は、それぞれ局所的である。ところが、本実施形態におけるメモリトランジスタのゲート長が１００ｎｍ以下と短いため、図８に示すように、電荷蓄積手段の分布面内で、ＳＢＬ側からの電荷注入領域１４ａと、ＳＳＬ側からの電荷注入領域１４ｂが中央で合体し、ほぼチャネル形成領域全面に対しエレクトロン注入が行われる。このため、当該メモリトランジスタＭ１１のしきい値電圧が大きく低下し、書き込みがなされる。すなわち、本実施形態では、ゲート長が短いほど、電荷蓄積手段のチャネルに対向した全面に効率的にエレクトロンが注入される。
【００５４】
一方、同じブロック内の非選択メモリトランジスタＭ１２，…では、ゲートとソースまたはドレインとの間に５Ｖしか電圧がかからない。また、他のブロック内の非選択メモリトランジスタＭ２１，Ｍ２２，…では、ゲートとソースまたはドレインとの間に０Ｖまたは６Ｖ程度しか電圧がかからない。したがって、電荷蓄積手段にエレクトロンが注入されず、有効に書き込みが禁止される。
【００５５】
この書き込み方法では、電荷の電界加速方向と注入方向がほぼ一致するため、従来のＣＨＥ注入方式より電荷の注入効率が高い。また、チャネル自体は形成せずに書き込みを行うため、電流消費が少なくてすむ。ホール電流自体は小さいが、このように電荷蓄積手段分布面内のほぼ全域に電荷が注入されることから、必要なしきい値電圧変化を得るための書き込み時間は、たとえば１０μｓ以下と従来より１桁以上短くなる。
【００５６】
以上の書き込み動作では、書き込みをすべき選択セルを含むブロックと、書き込みを禁止すべきブロックをバイアス条件により設定した。
本実施形態では、全てのブロックを選択し、ワード線ＷＬ１に連なるセルを一括してページ書き込みすることができる。その際、上記した注入効率の改善によってビット当たりの書き込み電流が桁違いに小さくなり、従来のＣＨＥ注入方式では１バイト（Ｂ）程度であった一括並列書き込み可能なセル数が、本実施形態では１キロバイト（ｋＢ）以上と格段に大きくなる。
【００５７】
読み出しでは、ページ読み出しを基本とする。
図６に示すように、主ビット線ＭＢＬ１，ＭＢＬ１２，…を接地した状態で、主ソース線に所定の負電圧、たとえば−１．０Ｖを印加する。また、非選択ワード線ＷＬ２，ＷＬ３，…に所定の読み出し禁止電圧、たとえば０Ｖを印加し、主ビット線ＭＢＬ１，ＭＢＬ２，および基板（ｎウエルＷ）に０Ｖを印加する。また、全ての選択線ＳＧ１１，ＳＧ２１，ＳＧ１２，ＳＧ２２を電源電圧ＶCCで保持する。この状態で、読み出し対象のワード線ＷＬ１に所定の読み出しワード線電圧、たとえば−２．０Ｖを印加する。
これにより、ワード線ＷＬ１に接続されたメモリトランジスタＭ１１，Ｍ２１，…が書き込み状態に応じてオンまたはオフする。すなわち、電荷蓄積手段に電子が蓄積されていない消去状態のメモリトランジスタはチャネルが形成され、電荷蓄積手段に電子が蓄積された書き込み状態のメモリトランジスタではチャネルが形成されない。そして、メモリトランジスタがオンした場合のみ主ビット線電圧が変化する。この電圧変化を図示しないセンスアンプ等で増幅して読み出す。
【００５８】
消去は、チャネル全面から、ＦＮトンネリングまたは直接トンネリングを用いて電子を注入することにより行う。
たとえば電荷蓄積手段に保持された電子をチャネル全面から直接トンネリングを用て全ブロックを一括消去する場合、図７に示すように、全てのワード線ＷＬ１，ＷＬ２，…に−５Ｖ、全ての主ビット線ＭＢＬ１，ＭＢＬ２、全ての主ソース線ＭＳＬ１，ＭＳＬ２および基板（ｎウエルＷ）に５Ｖを印加する。このとき、全ての選択線ＳＧ１１，ＳＧ２１，ＳＧ１２，ＳＧ２２を電源電圧ＶCCで保持する。
【００５９】
これにより、図９に示すように、電荷蓄積手段であるキャリアトラップに保持されていた電子が基板側にチャネル全面から引き抜かれ、しきい値電圧が上昇して消去が行われる。この電子引き抜きによる消去は１０ｍｓ程度まで低減でき、従来の直接トンネル効果によるホール注入消去時間の典型値１００ｍｓに比べ１桁以上改善された。また、従来のホール注入による消去では、書き込みに比べ電荷がボトム絶縁膜を通過する時間が長いため絶縁膜質の劣化が懸念されるが、本発明では、消去はとくに電子引き抜きを用いるため、信頼性が高い。
【００６０】
第１実施形態に係りゲート長が９０ｎｍ程度と短いメモリトランジスタに対し、ソース・ドレイン両側からホットエレクトロンの局所注入を行った場合、十分なしきい値電圧の低下が得られることが分かった。このため、ゲート長を９０ｎｍと短くすることでエレクトロン注入領域が電荷蓄積手段のチャネル対向面全域に及ぶことが、しきい値電圧の低下に大きく寄与していると推測される。
以上より、ゲート長が９０ｎｍのＭＯＮＯＳトランジスタで、書き込み速度１０μｓが達成された。
【００６１】
書き込み状態、消去状態のメモリトランジスタの電流−電圧特性について検討した。
この結果、ドレイン電圧−１. ０Ｖでの非選択セルからのオフリーク電流値は、約１ｎＡと小さかった。この場合の読み出し電流は１０μＡ以上であるため、非選択セルの誤読み出しが生じることはない。したがって、ゲート長９０ｎｍのＭＯＮＯＳ型メモリトランジスタにおいて読み出し時のパンチスルー耐圧のマージンは十分あることが分かった。
また、リードディスターブ特性も評価したが、３×１０8 ｓ以上時間経過後でも読み出しが可能であることが分かった。
【００６２】
データ書き換え回数は、キャリアトラップが離散化されているため良好で、１×１０6 回を満足することが分かった。
また、データ保持特性は、１×１０6 回のデータ書き換え後で８５℃，１０年を満足した。
以上より、ゲート長９０ｎｍのＭＯＮＯＳ型不揮発性メモリトランジスタとして十分な特性が得られていることを確かめることができた。
【００６３】
第１実施形態に係る不揮発性メモリ装置では、前記したように、バンド間トンネル起因ホットエレクトロン電流による書き込みを行うため注入効率がＣＨＥ注入と比較して２〜３桁改善され、高速書き込みが可能である。また、ホットホール注入ではなく、電子の引き抜きにより消去を行うため、ホール注入消去による絶縁膜質の劣化が抑制される。
【００６４】
第２実施形態
第２実施形態では、ゲート絶縁膜内の電荷蓄積手段の分布領域の一部に書き込みを行う場合、また、書き込み時にビット線および／またはソース線を選択することにより１回で２ビット／セルの書き込みを行う場合に関する。
第２実施形態に係る不揮発性メモリ装置は、メモリセルアレイ構造および素子構造は第１実施形態と同様であり、本実施形態においても図１〜図４が適用される。ただし、本実施形態においては、図４に示す構造のメモリトランジスタのゲート長が、第１実施形態の場合より長く、０．２５μｍ以下、たとえば０．１８μｍである。
また、図５〜図７のバイアス条件を示す図も、下記のように一部の設定条件の変更があるが、基本的には適用される。
【００６５】
図１０に、本実施形態に係るＭＯＮＯＳ型メモリトランジスタにおいて、副ソース線ＳＳＬ側に書き込みを行った様子を示す。
図５のメモリトランジスタＭ１１に書き込みを行う場合、制御線ＳＧ１１をたとえば０Ｖに変更し、ｐチャネル型のセレクトトランジスタＳ１１をカットオフさせる。他のバイアス条件は図５と同じとする。この結果、メモリトランジスタＭ１１が接続された副ビット線ＳＢＬ１が電気的にフローティング状態となり、その電位が上昇するため副ビット線ＳＢＬ１とゲート電極（選択ワード線ＷＬ１）との間に有効な電圧が印加されない。一方、副ソース線ＳＳＬ１と選択ワード線ＷＬ１との間には、前記したように１１Ｖ程度の書き込み電圧が印加され、これにより、ゲート絶縁膜１０の副ソース線ＳＳＬ１側の領域（第１記憶領域）に局所的にバンド間トンネル電流に起因したホットエレクトロンが注入され、この第１記憶領域に局所的に保持される。
【００６６】
逆に、副ビット線ＳＢＬ１側の領域に書き込みを行いたい場合は、セレクトトランジスタＳ１１はオンさせ、制御線ＳＧ１２の印加電圧をハイレベルにしてｐチャネル型のセレクトトランジスタＳ１２をカットオフさせ、これにより副ソース線ＳＳＬ１をフローティング状態とする。これにより、ゲート絶縁膜１０の副ビット線ＳＢＬ１側の領域（第２記憶領域）に局所的にバンド間トンネル電流に起因したホットエレクトロンが注入され、この第２記憶領域に局所的に保持される。図１１に、第１，第２記憶領域に独立にデータを書き込んだ状態のメモリトランジスタを示す。第１，第２記憶領域間に、ホットエレクトロンが注入されない第３の領域が存在し、これにより２ビットのデータが確実に峻別される。
【００６７】
読み出しでは、読み出し対象の電荷が蓄積された第１または第２記憶領域がホール供給側（ソース側）となるように、ソース・ドレイン電圧（主ビット線ＭＢＬ１および出力ソース線ＭＳＬ１の電圧）の印加方向を決める。たとえば図６に示すバイアス条件において、主ソース線ＭＳＬ１の印加電圧を−１．５Ｖに変更し、ソース側、すなわち副ビット線ＳＢＬ１側の第２記憶領域のデータを読み出すことができる。
逆に、副ソース線ＳＳＬ１側の第１記憶領域のデータを読み出すときは、主ビット線ＭＢＬ１を低い電圧、たとえば−１．５Ｖとし、主ソース線ＭＳＬ１を高い電圧、たとえば接地電圧にする。
このようにソース・ドレイン電圧方向を、第１，第２記憶領域の何れの保持データを読み出すかに応じて切り換えることにより、２ビット／セルの記憶データを独立に読み出すことが可能となる。なお、２ビットセルを微細化した場合、ドレイン電圧−１．０Ｖで、ゲート電圧等はゲート長が０．２μｍの場合とほぼ同一となる。
消去は、第１実施形態と同様である。
【００６８】
第２実施形態では、第１実施形態と同様にバンド間トンネル電流に起因したホットエレクトロン電流により書き込みを行うため、通常のＣＨＥ注入の場合と比較して注入効率が３桁以上改善され、高速書き込みが可能となった。また、第１実施形態よりゲート長をある程度長くすることにより、ゲート絶縁膜１０のチャネル方向領域端の第１，第２記憶領域に独立に２ビットの記憶データ保持が可能となった。さらに、読み出しでは、ソースとドレイン間の印加電圧方向を切り換えることにより、１つのメモリセル当たり２ビットの記憶データを確実に読み出すことができる。また、本構造の２ビット／セル記憶のＭＯＮＯＳでは、中央のＭＯＳ構造のコントロールトランジスタのゲート長を短くする場合、トランジスタの形状、実効ゲート長あるいは不純物プロファイルを最適化することにより、ゲート長は０．１μｍまたはそれ以下まで微細化が可能である。
【００６９】
以下、第３〜第６実施形態に、第１，第２実施形態のメモリセルアレイの構成およびパターンの変更例について説明する。
【００７０】
第３実施形態
図１２は、第３実施形態に係る分離ソース線ＮＯＲ型の不揮発性半導体メモリのメモリセルアレイの概略構成を示す回路図である。
【００７１】
この不揮発性メモリ装置では、ＮＯＲ型メモリセルアレイの各メモリセルがメモリトランジスタ１個で構成されている。図１２に示すように、メモリトランジスタＭ１１〜Ｍ２２が行列状に配置され、これらトランジスタ間がワード線、ビット線および分離型ソース線によって配線されている。
すなわち、ビット方向に隣接するメモリトランジスタＭ１１およびＭ１２の各ドレインがビット線ＢＬ１に接続され、各ソースがソース線ＳＬ１に接続されている。同様に、ビット方向に隣接するメモリトランジスタＭ２１およびＭ２２の各ドレインがビット線ＢＬ２に接続され、各ソースがソース線ＳＬ２に接続されている。
また、ワード方向に隣接するメモリトランジスタＭ１１とＭ２１の各ゲートがワード線ＷＬ１に接続され、同様に、ワード方向に隣接するメモリトランジスタＭ１２とＭ２２の各ゲートがワード線ＷＬ２に接続されている。
メモリセルアレイ全体では、このようなセル配置およびセル間接続が繰り返されている。
【００７２】
図１３は、第３実施形態に係る微細ＮＯＲ型セルアレイの概略平面図である。また、図１４は、図１３のＡ−Ａ’線に沿った断面側から見た鳥瞰図である。
【００７３】
この微細ＮＯＲ型メモリセルアレイでは、図１４に示すように、ｎ型半導体基板ＳＵＢ（ｎウエルでも可）の表面にトレンチまたはＬＯＣＯＳなどから素子分離絶縁層ＩＳＯが形成されている。素子分離絶縁層ＩＳＯは、図１３に示すように、ビット方向（図１２の縦方向）に長い平行ストライプ状に配置されている。素子分離絶縁層ＩＳＯにほぼ直交して、各ワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，…が等間隔に配線されている。このワード線は、第１実施形態と同様、ボトム絶縁膜，窒化膜，トップ絶縁膜からなるゲート絶縁膜上に積層したポリシリコン等のゲート電極から構成されている。
【００７４】
各素子分離絶縁層ＩＳＯの間隔内の能動領域において、各ワード線の離間スペースに、基板ＳＵＢと逆導電型の不純物が高濃度に導入されてソース不純物領域Ｓとドレイン不純物領域Ｄとが交互に形成されている。このソース不純物領域Ｓとドレイン不純物領域Ｄは、その大きさがワード方向（図１２の横方向）には素子分離絶縁層ＩＳＯの間隔のみで規定され、ビット方向にはワード線間隔のみで規定される。したがって、ソース不純物領域Ｓとドレイン不純物領域Ｄは、その大きさと配置のばらつきに関しマスク合わせの誤差が殆ど導入されないことから、極めて均一に形成されている。
【００７５】
ワード線の上部および側壁は、絶縁層で覆われている。すなわち、ワード線ＷＬ１，ＷＬ２，…の上部に同じパターンにてオフセット絶縁層が配置され、オフセット絶縁層、その下のゲート電極（ワード線）およびゲート絶縁膜からなる積層パターンの両側壁に、サイドウォール絶縁層が形成されている。このオフセット絶縁層およびサイドウォール絶縁層により、各ワード線同士のスペース部分に、ワード線に沿って細長い自己整合コンタクトホールが開口されている。
【００７６】
ソース不純物領域Ｓまたはドレイン不純物領域Ｄに一部重なるように、自己整合コンタクトホール内に導電性材料が互い違いに埋め込まれ、これによりビットコンタクトＢＣおよびソースコンタクトＳＣが形成されている。
これらコンタクトＢＣ，ＳＣの形成では、自己整合コンタクトホール全域を埋め込むように導電材料を堆積し、その上に、エッチングマスク用のレジストパターンを形成する。このとき、レジストパターンを自己整合コンタクトホールの幅より一回り大きくし、また、一部を素子分離絶縁層ＩＳＯに重ねる。そして、このレジストパターンをマスクとしてレジストパターン周囲の導電材料をエッチングにより除去する。これにより、２種類のコンタクトＢＣ，ＳＣが同時に形成される。
【００７７】
図示しない絶縁膜でコンタクト周囲の凹部が埋め込まれている。
この絶縁膜上を、ビットコンタクトＢＣ上に接触するビット線ＢＬ１，ＢＬ２，…と、ソースコンタクトＳＣ上に接触するソース線ＳＬ１，…が交互に、平行ストライプ状に形成されている。
【００７８】
この微細ＮＯＲ型セルアレイは、そのビット線またはソース線に対するコンタクト形成が、自己整合コンタクトホールの形成と、プラグの形成により達成される。自己整合コンタクトホールの形成では、ワード線との絶縁分離が達成されるとともに、ソース不純物領域Ｓまたはドレイン不純物領域Ｄの表出面が均一に形成される。そして、ビットコンタクトＢＣおよびソースコンタクトＳＣの形成は、この自己整合コンタクトホール内のソース不純物領域Ｓまたはドレイン不純物領域Ｄの表出面に対して行う。したがって、各プラグの基板接触面は、そのビット方向のサイズがほぼ自己整合コンタクトホールの形成により決められ、その分、コンタクト面積のバラツキは小さい。
【００７９】
ビットコンタクトＢＣまたはソースコンタクトＳＣと、ワード線との絶縁分離が容易である。すなわち、ワード線形成時に一括してオフセット絶縁層を形成しておき、その後、絶縁膜の成膜と、全面エッチング（エッチバック）を行うだけでサイドウォール絶縁層が形成される。
また、ビットコンタクトＢＣとソースコンタクトＳＣ、さらに、ビット線とソース線が同一階層の導電層をパターンニングして形成されるため、配線構造が極めて簡素であり、工程数も少なく、製造コストを低く抑えるのに有利な構造となっている。
しかも、無駄な空間が殆どないことから、各層の形成をウエハプロセス限界の最小線幅Ｆで行った場合、８Ｆ2 に近い非常に小さいセル面積で製造できる。
【００８０】
第３実施形態に係るＭＯＮＯＳ型メモリトランジスタの素子構造は、基本的な構造は第１，第２実施形態と同様である。ただし、この第３実施形態におけるメモリトランジスタでは、ソース不純物領域Ｓとドレイン不純物領域Ｄとの対向方向（チャネル方向）とワード線ＷＬの配線方向が直交する。したがって、ゲート長は、ほぼワード線幅で決まる。
【００８１】
このような構成のメモリトランジスタの製造においては、ソースとドレインとなる不純物領域Ｓ，Ｄの形成をワード線の形成後に行うことが、第１実施形態と大きく異なる。すなわち、第１実施形態と同様に、素子分離絶縁層ＩＳＯ，ゲート絶縁膜１０およびゲート電極膜の成膜と加工を行った後に、形成したパターンと自己整合的にソース不純物領域Ｓおよびドレイン不純物領域Ｄを、イオン注入法により形成する。
【００８２】
続いて、図１４のメモリセルアレイ構造とするために、サイドウォール絶縁層とともに自己整合コンタクトホールを形成し、自己整合コンタクトホールにより表出するソースおよびドレイン不純物領域Ｓ，Ｄ上にビットコンタクトＢＣおよびソースコンタクトＳＣを形成する。
その後、これらコンタクト周囲を層間絶縁膜で埋め込み、層間絶縁膜上にビット線およびソース線を形成した後、必要に応じて行う層間絶縁層を介した上層配線の形成およびオーバーコート成膜とパッド開口工程等を経て、当該不揮発性メモリセルアレイを完成させる。
【００８３】
第１，第２実施形態では、副ビット線ＳＢＬおよび副ソース線ＳＳＬにセレクトトランジスタを介してトランジスタのソース・ドレイン不純物領域に伝達した。
本実施形態では、第１，第２実施形態で副ビット線ＳＢＬおよび副ソース線ＳＳＬに伝達した電圧を、ビット線ＢＬおよびソース線ＳＬに直に印加する。これにより、第１，第２実施形態と同様な動作、すなわち書き込み，読み出しおよび消去が可能となる。各トランジスタにおける電荷の注入等のされ方は第１，第２実施形態と同様であり、ここでの説明は省略する。
【００８４】
なお、本実施形態の変形として、ソース線および／またはビット線を第１実施形態と同様にして半導体不純物領域から構成し、３２〜１２８個のメモリセルごとにコンタクトを介して、この不純物領域をそれぞれメタル配線に接続させた場合でも、第１，第２実施形態と同様な効果が得られる。
【００８５】
第４実施形態
第４実施形態は、上記した第３実施形態のメモリセルアレイ構造の変形に関する。
図１５は、自己整合技術と蛇行ソース線を用いた微細ＮＯＲ型メモリセルアレイの概略平面図である。
【００８６】
このＮＯＲ型セルアレイでは、図示せぬｎウエルの表面に縦帯状のトレンチまたはＬＯＣＯＳなど素子分離絶縁層ＩＳＯが等間隔でビット方向（図１５の縦方向）に配置されている。素子分離絶縁層ＩＳＯにほぼ直交して、各ワード線ＷＬm-2 ，ＷＬm-1 ，ＷＬm ，ＷＬm+1 が等間隔に配線されている。このワード線構造は、前述の実施形態と同様に、ボトム絶縁膜，窒化膜，トップ絶縁膜及びゲート電極の積層膜から構成されている。
【００８７】
各素子分離絶縁層の間隔内の能動領域において、各ワード線の離間スペースに、例えばｎ型不純物が高濃度に導入されてソース不純物領域Ｓとドレイン不純物領域Ｄとが交互に形成されている。このソース不純物領域Ｓとドレイン不純物領域Ｄは、その大きさがワード方向（図１５の横方向）には素子分離絶縁層ＩＳＯの間隔のみで規定され、ビット方向にはワード線間隔のみで規定される。したがって、ソース不純物領域Ｓとドレイン不純物領域Ｄは、その大きさと配置のばらつきに関しマスク合わせの誤差が殆ど導入されないことから、極めて均一に形成されている。
【００８８】
各ワード線の周囲は、サイドウォール絶縁層を形成するだけで、ソース不純物領域Ｓとドレイン不純物領域Ｄとに対し、ビット線接続用のコンタクトホールとソース線接続用のコンタクトホールとが２度のセルフアラインコンタクト技術を同時に転用しながら形成される。しかも、上記プロセスはフォトマスクが不要となる。したがって、先に述べたようにソース不純物領域Ｓとドレイン不純物領域Ｄの大きさや配置が均一な上に、これに対して２次元的に自己整合して形成されるビット線またはソース線接続用のコンタクトホールの大きさも極めて均一となる。また、上記コンタクトホールはソース不純物領域Ｓとドレイン不純物領域Ｄの面積に対し、ほぼ最大限の大きさを有している。
【００８９】
その上でビット方向に配線されているソース線ＳＬn-1 ，ＳＬn ，ＳＬn+1 （以下、ＳＬと表記）は、ドレイン不純物領域Ｄを避けながら素子分離絶縁層ＩＳＯ上とソース不純物領域Ｓ上に蛇行して配置され、上記ソース線接続用のコンタクトホールを介して、下層の各ソース不純物領域Ｓに接続されている。ソース線ＳＬ上には、第２の層間絶縁膜を介してビット線ＢＬn-1 ，ＢＬn ，ＢＬn+1 （以下、ＢＬと表記）が等間隔で配線されている。このビット線ＢＬは、能動領域上方に位置し、ビット線接続用のコンタクトホールを介して、下層の各ドレイン不純物領域Ｄに接続されている。
【００９０】
このような構成のセルパターンでは、上記したように、ソース不純物領域Ｓとドレイン不純物領域Ｄの形成がマスク合わせの影響を受けにくく、また、ビット線接続用のコンタクトホールとソース線接続用のコンタクトホールが、２度のセルフアライン技術を一括転用して形成されることから、コンタクトホールがセル面積縮小の制限要素とはならず、ウエハプロセス限界の最小線幅Ｆでソース配線等ができ、しかも、無駄な空間が殆どないことから、６Ｆ2 に近い非常に小さいセル面積が実現できる。
【００９１】
第５実施形態
第５実施形態は、いわゆる仮想接地型と称される、共通ソース線ＮＯＲ型の不揮発性メモリ装置に関する。
図１６は、仮想接地ＮＯＲ型のメモリセルアレイ構成を示す回路図である。また、図１７は、仮想接地ＮＯＲ型のメモリセルアレイの概略平面図である。
【００９２】
このメモリセルアレイでは、図１２のようにソース線が分離されておらず、共通化されている。この共通化されたソース線は隣りのメモリセルを動作させるときはビット線として機能する。したがって、このメモリセルアレイでは、ビット方向の配線は全て“ビット線”と称する。
各ビット線ＢＬ１〜ＢＬ３は、図１７に示すように、半導体の不純物領域からなる拡散層配線（副ビット線ＳＢＬ１，ＳＢＬ２，…）と、図示しないビットコンタクトを介して各副ビット線ＳＢＬ１，ＳＢＬ２，…に接続されたメタル配線（主ビット線ＭＢＬ１，ＭＢＬ２，…）とからなる。
このメモリセルアレイのパターンでは、素子分離絶縁層ＩＳＯが全くなく、その分、第１〜第４実施形態のメモリセルアレイよりセル面積が縮小されている。
なお、その１本おき、たとえばビット線ＢＬ１とＢＬ３を、図示しないビットコンタクトを介して上層のメタル配線に接続させてもよい。
【００９３】
本実施形態では、第１，第２実施形態で副ビット線ＳＢＬおよび副ソース線ＳＳＬに伝達した電圧を、主ビット線ＭＢＬおよび主ソース線ＳＬに直に印加する。これにより、第１，第２実施形態と同様な動作、すなわち書き込み，読み出しおよび消去が可能となる。各トランジスタにおける電荷の注入等のされ方は第１実施形態と同様であり、ここでの説明は省略する。
仮想接地ＮＯＲ型では、ソース線が共通化されているため、一般に、ワード方向に隣接したメモリトランジスタへの誤書き込みが問題となる。しかし、第１実施形態に仮想接地ＮＯＲ型を適用した場合、ソース側とドレイン側双方から電荷注入して初めて大きなしきい値電圧変化となることから、ワード方向に隣接した非選択メモリトランジスタは誤書き込みされにくいという利点がある。
【００９４】
第６実施形態
第６実施形態は、いわゆるＦＧ型におけるＨｉＣＲ型と同様の、共通ソース線ＮＯＲ型の不揮発性メモリ装置に関する。
図１８は、第６実施形態に係わるメモリセルアレイの概略平面図である。なお、メモリセルアレイの回路図は、第５実施形態と同様であり図１６が適用される。
【００９５】
このメモリセルアレイでは、図１８のように、ワード方向に隣接する２つのメモリトランジスタ間でソース線（主ソース線ＭＳＬおよび副ソース線ＳＳＬ）が共通に設けられている。したがって、素子分離絶縁層ＩＳＯは、副線（副ビット線ＳＢＬｎ，ＳＢＬｎ＋１および副ソース線ＳＳＬ）３本ごとに設けられている。
このメモリセルアレイのパターンでは、第１〜第４実施形態と比較すると素子分離絶縁層ＩＳＯが少なく、その分、第１〜第４実施形態のメモリセルアレイよりセル面積が縮小されている。
【００９６】
本実施形態では、第１，第２実施形態で副ビット線ＳＢＬおよび副ソース線ＳＳＬに伝達した電圧を、主ビット線ＭＢＬおよび主ソース線ＳＬに直に印加する。これにより、第１，第２実施形態と同様な動作、すなわち書き込み，読み出しおよび消去が可能となる。各トランジスタにおける電荷の注入等のされ方は第１実施形態と同様であり、ここでの説明は省略する。
また、仮想接地ＮＯＲ型と同様、ソース側とドレイン側双方から電荷注入して初めて大きなしきい値電圧変化となることから、ワード方向に隣接した非選択メモリトランジスタは誤書き込みされにくいという利点がある。
【００９７】
以下、第２実施形態より更に２ビット／セル書き込みに適した構造のメモリセルを有する実施形態を説明する。
【００９８】
第７実施形態
第７実施形態は、２ビット／セル書き込みが容易な分離ソース線ＮＯＲ型の不揮発性メモリに関する。
図１９に、メモリセルアレイの４セル分の回路図を示す。なお、このメモリセルアレイは、図１のメモリセルアレイの要部を拡大し、あるいは図１２に対応するものである。また、図２０に、第７実施形態に係るメモリトランジスタの構造を断面図により示す。
【００９９】
図２０に示すメモリトランジスタは、その電荷保持機能を有するゲート絶縁膜が、副ビット線ＳＢＬｉ側のゲート絶縁膜１０ａと、副ビット線ＳＢＬｉ＋１側のゲート絶縁膜１０ｂとから構成されている。両ゲート絶縁膜１０ａ，１０ｂは、チャネル中央部上の単層のゲート絶縁膜１４を挟んで空間的に分離されている。
両ゲート絶縁膜１０ａ，１０ｂそれぞれが、第１実施形態におけるゲート絶縁膜１０と同様の膜構造を有する。すなわち、ゲート絶縁膜１０ａは、下層から順に、ボトム絶縁膜１１ａ，窒化膜１２ａ，トップ絶縁膜１３ａから構成されている。同様に、ゲート絶縁膜１０ｂは、下層から順に、ボトム絶縁膜１１ｂ，窒化膜１２ｂ，トップ絶縁膜１３ｂから構成されている。
ボトム絶縁膜１１ａ，１１ｂ，窒化膜１２ａ，１２ｂ，トップ絶縁膜１３ａ，１３ｂそれぞれは、第１実施形態におけるボトム絶縁膜１１，窒化膜１２，トップ絶縁膜１３と同様の材料、膜厚で、同様の成膜法により形成される。
【０１００】
ここで、ゲート絶縁膜１０ｂの窒化膜１２ｂを中心とした領域を“第１記憶領域Ｒ１”、ゲート絶縁膜１０ａの窒化膜１２ａを中心とした領域を“第２記憶領域Ｒ２”、ゲート絶縁膜部分を“第３の領域Ｒ３”という。
本実施形態では、電荷蓄積手段（キャリアトラップ）の分布領域（第１記憶領域Ｒ１および第２記憶領域Ｒ２）が空間的に分離され、その間の領域（第３の領域Ｒ３）が単一材料の絶縁膜からなる。このため、互いに離れた２つのメモリ領域を有するメモリトランジスタと、その２つのメモリ領域間に形成され、メモリトランジスタとゲート電極が共通なＭＯＳ構造のコントロールトランジスタが一体的に集積化された素子構造となっている。
【０１０１】
この構造の利点は種々ある。その一つは、電荷注入範囲が限定されることで、過剰の電荷注入がされにくいことにある。また、他の利点は、詳細は後述するが、可変しきい値電圧素子であるメモリトランジスタのほかに、しきい値電圧が一定なＭＯＳ型のコントロールトランジスタによりチャネルのＯＮ／ＯＦＦが制御できる点にある。さらに、高温保持時に、蓄積電荷が横方向に拡散しないので信頼性に優れる点も大きな利点である。
【０１０２】
両端のゲート絶縁膜１０ａ，１０ｂ間のゲート絶縁膜１４は、たとえばＣＶＤ法により形成した酸化シリコン膜からなり、両端のゲート絶縁膜間を埋め込むように形成されている。
【０１０３】
このゲート絶縁膜構造の種々ある形成方法の一例では、まず、第１実施形態と同様に全面にボトム絶縁膜，窒化膜，トップ絶縁膜の積層膜を形成した後、チャネル中央部上で、この積層膜を一部エッチングにより除去する。これにより、ゲート絶縁膜１０ａ，１０ｂが空間的に分離して形成される。全面に酸化シリコン膜を厚く堆積させ、酸化シリコン膜表面からエッチバックを行う。そして、ゲート絶縁膜１０ａ，１０ｂ上の絶縁膜が除去され、ゲート絶縁膜１０ａ，１０ｂ間がゲート絶縁膜１４で埋まった段階でエッチバックを停止すると、当該ゲート絶縁膜構造が完成する。なお、このエッチバック時のオーバエッチングを防止すため、ゲート絶縁膜１０ａ，１０ｂ上に予めにエッチングストッパ膜、たとえば窒化シリコン膜を薄く形成してもよい。
その後は、第１実施形態と同様にしてワード線ＷＬの形成工程等を経て、当該メモリトランジスタを完成させる。
【０１０４】
つぎに、このような構成の不揮発性メモリの動作について、ワード線ＷＬ１に接続された複数のメモリトランジスタＭ１１，Ｍ２１，…を例に説明する。
図２１（Ａ）は、書き込み時のバイアス設定条件を示す回路図、図２１（Ｂ）は書き込み動作を示す素子断面図、図２２（Ａ），（Ｂ）は読み出し時のバイアス設定条件を示す回路図、図２３（Ａ）は消去時のバイアス設定条件を示す回路図、図２３（Ｂ）消去動作を示す素子断面図である。
【０１０５】
書き込みは、同一ワード線（ここでは、ＷＬ１）に連なるメモリセルに対し並列に一括して行う。
図２１に示すように、メモリトランジスタの第１，第２記憶領域Ｒ１，Ｒ２のどちらに書き込みを行うかによって、副ビット線ＳＢＬ１，ＳＢＬ２，…および副ソース線ＳＳＬ１，ＳＳＬ２，…の電圧印加の設定パターンを決める。すなわち、図２１の例では、メモリトランジスタＭ１１の第１記憶領域Ｒ１と、メモリトランジスタＭ２１の第１，第２記憶領域Ｒ１，Ｒ２とにホットエレクトロン注入を行うこととし、それに対応して副ビット線ＳＢＬ１，ＳＢＬ２と副ソース線ＳＳＬ２に、所定の負電圧、たとえば−５Ｖ程度の電圧を印加する。ホットエレクトロン注入を行わない残りの副線、ここでは副ソース線ＳＳＬ１はオープンとし、電気的フローティング状態とする。
また、選択ワード線ＷＬ１に所定の正電圧、たとえば６Ｖを印加し、他の非選択ワード線ＷＬ２〜ＷＬｎに所定の書き込み禁止電圧、たとえば０Ｖを印加し、基板（ｎウエルＷ）に０Ｖを印加する。
【０１０６】
この書き込み条件下、書き込み対象行の複数のメモリトランジスタにおいて、選択ワード線ＷＬ１に印加された正電圧により、所定の負電圧（−５Ｖ）が印加された副ビット線ＳＢＬ１，ＳＢＬ２および副ソース線ＳＳＬ２をなすｐ型不純物領域の表面が深い空乏状態となり、その結果、第１，第２実施形態と同様な原理により、ホットエレクトロンが効率よく、しかも高速に電荷蓄積手段であるキャリアトラップに注入される。
この結果、メモリトランジスタしきい値電圧が、消去状態のＶthe ＝−２．５Ｖ〜−２．３Ｖから減少して、書き込み状態のＶthp （≧−０．５Ｖ）に変化する。
【０１０７】
一方、非選択行のメモリトランジスタＭ１２，２２，…では、ゲートとソースまたはドレインとの間に６Ｖ程度しか電圧がかからない。したがって、電荷蓄積手段にホットエレクトロンが注入されず、有効に書き込みが禁止される。
【０１０８】
この書き込み方法では、電荷の電界加速方向と注入方向がほぼ一致するため、従来のＣＨＥ注入方式より電荷の注入効率が高い。また、チャネル自体は形成せずに書き込みを行うため、電流消費が少なくてすむ。電流自体は小さいが、このように電荷蓄積手段分布面内のほぼ全域に電荷が注入されることから、必要なしきい値電圧変化を得るための書き込み時間は、たとえば１０μｓ以下と従来より１桁以上短くなる。
また、この書き込みでは、副ビット線ＳＢＬ１をなすｐ型不純物領域からの電荷注入、副ソース線ＳＳＬ１をなすｐ型不純物領域からの電荷注入は、それぞれ局所的である。すなわち、本実施形態では、電荷を注入できる領域が第１記憶領域Ｒ１または第２記憶領域Ｒ２に限定されるため、過剰の書き込みが防止できる。
【０１０９】
さらに、副線ＳＢＬ，ＳＳＬへの印加電圧の組合せを設定しワード線を立ち下げるだけの１回の動作でページ書き込みができる。その際、上記した注入効率の改善によってビット当たりの書き込み電流が桁違いに小さくなり、従来のＣＨＥ注入方式では１バイト（Ｂ）程度であった一括並列書き込み可能なセル数が、本実施形態では１キロバイト（ｋＢ）以上と格段に大きくなる。
なお、ページ書き込みを行わない場合は、書き込みをすべき選択セル列と、書き込みを禁止すべき非選択セル列をバイアス条件により区別し、その選択セル列のみに対する書き込みも可能である。
【０１１０】
読み出しでは、ページ読み出しを基本とする。
第２記憶領域Ｒ２のビットを読み出す場合、図２２（Ａ）に示すように、副ビット線ＳＢＬ１，ＳＢＬ２，…に所定のドレイン電圧、たとえば−１．５Ｖを印加し、副ソース線ＳＳＬ１，ＳＳＬ２，…および基板に０Ｖを印加する。また、非選択ワード線ＷＬ２，ＷＬ３，…に所定の読み出し禁止電圧、たとえば０Ｖを印加する。この状態で、読み出し対象のワード線ＷＬ１に所定の読み出しゲート電圧、たとえば−４．５Ｖを印加する。
これにより、ワード線ＷＬ１に接続されたメモリトランジスタＭ２１，…の第２記憶領域Ｒ２が書き込み状態の場合、そのメモリトランジスタＭ２１がオンし、読み出し電流ＩR が図のように流れて副ビット線電圧が変化する。一方、第２記憶領域Ｒ２が書き込み状態でないメモリトランジスタＭ１１は、しきい値電圧が高いままでありオフ状態を維持する。
その後、オンしたメモリトランジスタを介してプリチャージ電荷がソース線に流れた副ビット線ＳＢＬ２等の電圧変化を、図示しないセンスアンプ等で増幅して読み出す。
第１記憶領域Ｒ１の読み出しは、ドレイン電圧−１．５Ｖを上記とは逆方向に印加することで達成される。
【０１１１】
ところで、チャネル中央部にＭＯＳ型コントロールトランジスタがない第２実施形態のトランジスタ構造では、書き込み時にエレクトロンの注入が過剰に行われメモリトランジスタのしきい値電圧が大きく低下すると、読み出し時の電流量がばらつく上、電流消費も無駄が多い。
【０１１２】
本実施形態のようにチャネル中央部（第３の領域Ｒ３）にＭＯＳトランジスタが形成された構造では、第３の領域Ｒ３におけるＭＯＳトランジスタのしきい値電圧Ｖth(MOS) が、たとえば−０．５Ｖ〜−０．７Ｖ程度に予め設定されている。このため、メモリトランジスタに過剰書き込みがされている場合でも、その影響を読み出し時に受けない。なぜなら、メモリトランジスタのしきい値電圧が大きく低下し読み出し電流が増大しようとすると、ＭＯＳ型のコントロールトランジスタがカットオフしリミッタとして機能するからである。したがって、このメモリセルではセレクトトランジスタのしきい値電圧制御を通して読み出し電流の上限が制御でき、無駄な電流消費がないという利点がある。
【０１１３】
消去は、第１，第２実施形態と同様、チャネル全面、ＦＮトンネリングまたは直接トンネリングを用いてチャネル全面から電子を引き抜くことにより行う。
直接トンネリングを用て全ブロックを一括消去する場合、たとえば図２３（Ａ）に示すように、全てのワード線ＷＬ１，ＷＬ２，…に−５Ｖ、全ての副ビット線ＳＢＬ１，ＳＢＬ２，…、全ての副ソース線ＳＳＬ１，ＳＳＬ２，…および基板（ｐウエルＷ）に５Ｖを印加する。
【０１１４】
これにより、図２３（Ｂ）に示すように、電荷蓄積手段に保持されていた電子が基板側に引き抜かれ、しきい値電圧が上昇して消去が行われる。この電子引き抜きによる消去時間は１０ｍｓ程度まで低減でき、従来の直接トンネル効果によるホール注入消去時間の典型値１００ｍｓに比べ１桁以上改善された。また、従来のホール注入による消去では、書き込みに比べ電荷がボトム絶縁膜を通過する時間が長いため絶縁膜質の劣化が懸念されるが、本発明では消去は電子引き抜きを用いるため、信頼性が高い。
【０１１５】
以上の書き込み、読み出しおよび消去のオペレーションを用いて、メモリセルの信頼性データを調べた。この結果、データ書き換え特性、データ保持特性およびリードディスターブ特性に関して、データ書き換え１×１０6 回以上、データ保持が１０年、リードディスターブ特性が１０年は保証できることが分かった。また、データ保持特性は、１×１０6 回のデータ書き換え後でも８５℃，１０年を満足した。
なお、本構造の２ビット／セル記憶のＭＯＮＯＳでは、中央のＭＯＳ構造のコントロールトランジスタのゲート長を短くする場合、トランジスタの形状、実効ゲート長あるいは不純物プロファイルを最適化することにより、ゲート長は０．１μｍまたはそれ以下まで微細化が可能である。
【０１１６】
第８実施形態
第８実施形態は、２ビット／セル書き込みが容易な仮想接地ＮＯＲ型の不揮発性メモリに関する。
【０１１７】
図２４は、第８実施形態に係るメモリセルアレイの構成例を示す回路図である。
このメモリセルアレイは、基本的には、第５実施形態と同様の仮想接地ＮＯＲ型のメモリセルアレイである。だだし、このメモリセルアレイでは、各メモリトランジスタに、ソース・ドレイン不純物領域側からチャネル形成領域に一部重なるようにコントロールゲートが設けられている。
そして、ビット方向に連なるメモリトランジスタＭ１１，Ｍ１２，…の一方のコントロールゲートを共通接続する制御線ＣＬ１ａ，他方のコントロールゲートを共通接続する制御線ＣＬ１ｂ，他の列に属しビット方向に連なるメモリトランジスタＭ２１，Ｍ２２，…の一方のコントロールゲートを共通接続する制御線ＣＬ２ａ，他方のコントロールゲートを共通接続する制御線ＣＬ２ｂ，…が設けられている。各制御線は、ワード線とは独立に制御される。
【０１１８】
図２４においては、各制御線がチャネル形成領域に一部重なることによって、中央のメモリトランジスタをはさんで両側にＭＯＳ構造のコントロールトランジスタが形成されている。
【０１１９】
図２５に、第８実施形態に係るトランジスタ構造の例を示す。
このメモリトランジスタにおいて、チャネル形成領域の中央部に、下層からボトム絶縁膜１１，窒化膜１２，トップ絶縁膜１３からなるゲート絶縁膜１０を介してメモリトランジスタのゲート電極１５が積層されている。このゲート電極１５は、図示しないワード線ＷＬをなす上層配線層に接続され、ワード方向のメモリセル間で共通に接続されている。
【０１２０】
一方、メモリトランジスタのチャネル方向両側の副ビット線ＳＢＬｉ，ＳＢＬｉ＋１上に、コントロールトランジスタのゲート絶縁膜１６ａが形成されている。そのゲート絶縁膜１６ａ上に、コントロールゲートＣＧが形成されている。コントロールゲートＣＧとゲート電極１５との間は、スペーサ絶縁層１６ｂにより絶縁分離されている。
【０１２１】
このメモリセルの形成では、たとえば、ゲート絶縁膜１０とゲート電極１５となる導電膜を全面に形成した後、ゲート電極のパターンニング時に、ゲート絶縁膜１０を上層から順次加工する。つぎに、このパターンをゲート絶縁膜１６ａで覆う。スペーサ絶縁膜１６ｂをゲート絶縁膜１６ａより厚くする場合は、さらに同種の絶縁膜を積み増しした後、異方性エッチングする。これにより、ゲート電極の側壁側にスペーサ絶縁層１６ｂが形成される。コントロールゲートＣＧとなる導電膜を堆積し、この導電膜を異方性エッチングして、サイドウォール状に残し、これにより、コントロールゲートＣＧを形成する。
【０１２２】
このようにして形成されたトランジスタの書き込み動作では、前記した他の実施形態と同様にページ書き込みを行う。バイアス条件は、基本的に第７実施形態と同様である。
ただし、この第８実施形態では、ビット線がワード方向に隣接した２メモリセル間で共通となっているため、メモリトランジスタの第１記憶領域Ｒ１，第２記憶領域Ｒ２に書き込みを行うか否かは、コントロールトランジスタのコントロールゲートＣＧの電圧により制御する。すなわち、ビット線ＢＬ１，ＢＬ２，…は全て−５Ｖの電圧を印加しておき、書き込みを行う側のコントロールゲートＣＧのみ所定の正電圧、たとえば６Ｖを印加する。これにより、この正電圧印加のコントロールゲートＣＧ下では、ｐ型不純物領域が深い空乏状態となり、エネルギーバンドの曲がりが急峻となる。このときバンド間トンネル効果により電子が価電子帯より伝導帯にトンネルし、ｐ型不純物領域側に流れる。発生したエレクトロンは、チャネル形成領域の中央部側に若干ドリフトして、そこで、より強電界を及ぼしているゲート電極１５により電界加速され、その一部がホットエレクトロンとなる。このｐ型不純物領域端で発生した高エネルギー電荷（ホットエレクトロン）は、その運動量（方向と大きさ）を維持しながら殆ど運動エネルギーを失うことなく効率よく、しかも高速に電荷蓄積手段であるキャリアトラップに注入される。
この結果、メモリトランジスタしきい値電圧が、消去状態のＶthe ＝−２．５Ｖ〜−２．３Ｖから減少して、書き込み状態のＶthp （≧−０．５Ｖ）に変化する。
【０１２３】
一方、書き込みを行いたくない側のコントロールゲートＣＧは、０Ｖまたは−５Ｖ程度の負電圧を印加する。このコントロールゲートＣＧ下のｐ型不純物領域は、エネルギーバンドの曲がりが急峻とならず、したがってホットエレクトロンが発生し得ず、有効に書き込みが禁止される。
【０１２４】
この書き込み方法では、第７実施形態と同様の効果、すなわちページ書き込みを、電荷の注入効率が高くて高速に、しかも少ない電流消費で達成できる。
【０１２５】
読み出しでは、ページ読み出しを基本とし、基本的な印加バイアス値、すなわちドレイン側に−１．５Ｖ、ソース側に０Ｖ、そしてゲートに−４．５Ｖを印加する事自体は第７実施形態と同様である。
ただし、本実施形態では、このビット方向の共通線（ビット線ＢＬ１，ＢＬ２，…）がワード方向に隣接した２メモリセル間で共通化されている。このため、第６実施形態と同様に、ビット方向の共通線に対し−１．５Ｖと０Ｖを交互に印加すると、−１．５Ｖを印加した共通線（ビット線）に、これに接続した２メモリセル分のデータが読み出されてしまいデータ判別が不可能となってしまう。そこで、一方のメモリセルは、コントロールゲートＣＧをオンさせてチャネルをカットフしておく必要がある。すなわち、１回の読み出し動作で、１列ごとにしか読み出せない。第１記憶領域Ｒ１，第２記憶領域Ｒ２の読み出しで２回の動作を必要とするため、結局、１ページの読み出しに４回の動作サイクルを要することなる。
【０１２６】
消去は、前記した他の実施形態と同様である。
【０１２７】
第９実施形態
第９実施形態は、２ビット／セル書き込みが容易な分離ソース線ＮＯＲ型の他のメモリ素子例に関する。
【０１２８】
図２６は、第９実施形態に係るメモリセルアレイの構成例を示す回路図である。
このメモリセルアレイでは、各メモリセルにおいて、中央がビット方向の制御線ＣＬ１，ＣＬ２，…に接続されたＭＯＳ構造のコントロールトランジスタとなっており、その両側それぞれに、ゲートがワード線ＷＬ１，ＷＬ２，…に接続されたメモリトランジスタが形成されている。
【０１２９】
図２７（Ａ）に、第９実施形態に係るメモリセルの第１の構造例を示す。
このメモリセル構造は、第７実施形態（図２０）に示すメモリセル構造と比べると、第１記憶領域Ｒ１，第２記憶領域Ｒ２および第３の領域Ｒ３ごとにゲート電極が分離して設けられている。すなわち、チャネル形成領域中央部上に形成されコントロールゲートＣＧと、そのコントロールゲートＣＧと絶縁分離され、チャネル方向両側に設けられ、ワード線ＷＬに接続されたゲート電極１５ａ，１５ｂとを有する。
コントロールゲートＣＧは、ソース側とドレイン側で空間的に分離された２つのゲート積層パターン、すなわちゲート電極１５ａとゲート絶縁膜１０ａとの積層パターンと、ゲート電極１５ｂとゲート絶縁膜１０ｂとの積層パターンとの間に、ゲート絶縁膜１７を介して埋め込まれている。
【０１３０】
このメモリセルの種々ある形成法の一例においては、たとえば、ゲート絶縁膜１０ａ，１０ｂとゲート電極１５ａ，１５ｂとなる導電膜を全面に形成した後、２つのゲート電極１５ａ，１５ｂのパターンニング時に、ゲート絶縁膜１０ａ，１０ｂを一括して加工する。これにより、副ビット線ＳＢＬｉ側と、副ビット線ＳＢＬｉ＋１側に空間的に分離して、２つのゲート電極１５ａ，１５ｂとゲート絶縁膜１０ａ，１０ｂの積層パターンが形成される。その後、全面に絶縁膜１７とコントロールゲートＣＧとなる導電膜とを堆積し、これらの膜をエッチバックする。これにより、２つのゲート電極１５ａ，１５ｂとゲート絶縁膜１０ａ，１０ｂの積層パターン間に、ゲート絶縁膜１７とコントロールゲートＣＧが埋め込まれるように形成される。
【０１３１】
このように形成されたメモリセルでは、第７実施形態と同様に過剰書き込みの影響を低減するために、チャネル形成領域中央部に、ワード線に接続されたＭＯＳ型のコントロールトランジスタが形成されている。このコントロールトランジスタのしきい値電圧は、たとえば−０．５Ｖ〜−０．７Ｖに設定される。また、ビット線ＢＬｉ，ＢＬｉ＋１をなす不純物領域上に、電荷蓄積手段を含み電荷保持能力を有したＯＮＯ膜タイプのゲート絶縁膜１０ａ，１０ｂを介してゲート電極１５ａ，１５ｂが配置され、これによりメモリトランジスタが形成されている。
【０１３２】
図２７（Ｂ）に、第９実施形態に係るメモリセルの第２の構造例を示す。
前記した図２７（Ａ）ではゲート電極１５ａ，１５ｂが２つに分離されていたが、このメモリセル構造ではメモリトランジスタのゲート電極１８が、単一の導電材料から一体に形成されている。このゲート電極１８は図２６におけるワード線ＷＬを構成し、ＯＮＯタイプのゲート絶縁膜１０を間に挟んで、中央のコントロールゲートＣＧ上に交差している。このため、ＯＮＯタイプのゲート絶縁膜１０は、コントロールゲートＣＧとソース・ドレイン領域（ビット線ＢＬｉまたはＢＬｉ＋１）との間のチャネル形成領域部分上にそれぞれ接触している。このゲート絶縁膜１０のチャネル形成領域に接触した部分が第１，第２記憶領域Ｒ１，Ｒ２となる。また、コントロールゲートＣＧの下のゲート絶縁膜１７は単層の絶縁膜からなり、この単層の絶縁膜が電荷保持能力を有しない第３の領域Ｒ３となる。
【０１３３】
この第２の構造のメモリセルは、電荷保持能力を有したＯＮＯタイプのゲート絶縁膜１０を２つに分離する必要がない。すなわち、ｐ型不純物領域（ビット線ＢＬｉ，ＢＬｉ＋１）が形成されたｎウエルＷ上に、コントロールゲートのゲート積層パターン（１７，ＣＧ）をビット方向に長く形成した後、ゲート絶縁膜１０を第１実施形態と同様な方法によって成膜し、ゲート電極１８となる導電膜を堆積し、この導電膜とゲート絶縁膜１０をワード方向に長いパターンに一括して加工する。したがって、製造プロセスが簡素化でき、作りやすいという利点がある。
なお、コントロールゲートＣＧをゲート電極とする中央のコントロールトランジスタと、その両側のメモリトランジスタとのしきい値電圧差を設けるには、コントロールゲートＣＧを形成するまえにコントロールトランジスタのしきい値電圧を設定するイオン注入をチャネル形成領域に対して行い、コントロールゲートＣＧを形成した後に再びイオン注入を行って、メモリトランジスタのしきい値電圧を調整することで実現できる。したがって、このしきい値電圧設定も容易である。
【０１３４】
図２７（Ａ）または（Ｂ）のメモリセルの書き込み動作では、第７実施形態と同様にページ書き込みを行う。バイアス条件は、基本的に第７実施形態と同様である。
第９実施形態では、第７実施形態と同様、ビット線がワード方向に隣接した２メモリセル間で分離しており、メモリトランジスタの第１記憶領域Ｒ１，第２記憶領域Ｒ２に書き込みを行うか否かは、ビット線電圧を−５Ｖとするか、オープンとするかにより制御する。最初に全てのワード線ＷＬに６Ｖの電圧を印加しておき、書き込みを行う側のビット線のみ、オープン状態から、たとえば−５Ｖ程度の所定の負電圧を印加する。この電圧印加の順序は、ワード線への電圧印加が先で、ビット線への電圧印加が後であってもよい。
これにより、正電圧印加のゲート電極１５ａ，１５ｂ（または１８）下では、−５Ｖを印加したｐ型不純物領域が深い空乏状態となり、前記した他の実施形態と同様な原理により、ホットエレクトロンが効率よく、しかも高速に電荷蓄積手段であるキャリアトラップに注入される。
この結果、メモリトランジスタしきい値電圧が、消去状態のＶthe から減少し、書き込み状態のＶthp に変化する。
【０１３５】
このときコントロール線ＣＬは所定の負電圧が印加されていることから、ｐ型不純物領域（副ビット線ＳＢＬｉ，ＳＢＬｉ＋１）から伸びる空乏層を抑制して、チャネル中央部が空乏化されない。このため、第９実施形態では、第７実施形態と比較してパンチスルー耐性が強くなっている。
【０１３６】
この書き込み方法では、他の実施形態と同様の効果、すなわちページ書き込みを、電荷の注入効率が高くて高速に、しかも少ない電流消費で達成できる。また、電荷注入が局所的に行え、過剰書き込みが防止できる。
【０１３７】
読み出しは、第７実施形態と同様に、ページ読み出しを基本とし、基本的な印加バイアス値、すなわちドレイン側に−１．５Ｖ、ソース側に０Ｖ、コントロールトランジスタのゲート（コントロールゲートＣＧ）に−８Ｖ、そしてメモリトランジスタのゲート（ワード線ＷＬ）に−４．５Ｖを印加することで達成できる。
【０１３８】
なお、この読み出しにおいても、第７実施形態と同様、ＭＯＳ型のトランジスタを設けたことにより、そのしきい値電圧制御を通して読み出し電流の上限が制御でき、無駄な電流消費がないという利点がある。
【０１３９】
消去は、他の実施形態と同様に行う。なお、本構造の２ビット／セル記憶のＭＯＮＯＳでは、中央のＭＯＳ構造のコントロールトランジスタのゲート長を短くする場合、トランジスタの形状、実効ゲート長あるいは不純物プロファイルを最適化することにより、ゲート長は０．１μｍまたはそれ以下まで微細化が可能である。
【０１４０】
以下、第１０、第１１実施形態に、第１〜第９実施形態のメモリトランジスタ構造の変形例を示す。
【０１４１】
第１０実施形態
第１０実施形態は、メモリトランジスタの電荷蓄積手段としてゲート絶縁膜中に埋め込まれ例えば１０ナノメータ以下の粒径を有する多数の互いに絶縁されたＳｉナノ結晶を用いた不揮発性半導体記憶装置（以下、Ｓｉナノ結晶型という）に関する。
【０１４２】
図２８は、このＳｉナノ結晶型メモリトランジスタの素子構造を示す断面図である。
本実施形態のＳｉナノ結晶型不揮発性メモリでは、そのゲート絶縁膜２０が、ボトム絶縁膜２１、その上の電荷蓄積手段としてのＳｉナノ結晶２２、およびＳｉナノ結晶２２を覆う酸化膜２３とからなる。
その他の構成、即ち半導体基板、チャネル形成領域、ウエルＷ、ソース線ＭＳＬ，ＳＳＬ、ビット線ＢＬ，ＭＳＬ，ＳＢＬ、ワード線ＷＬは、第１〜第８実施形態と同様である。
【０１４３】
Ｓｉナノ結晶２２は、そのサイズ（直径）が、好ましくは１０ｎｍ以下、例えば４．０ｎｍ程度であり、個々のＳｉナノ結晶同士が酸化膜２３で空間的に、例えば４ｎｍ程度の間隔で分離されている。
本例におけるボトム絶縁膜２１は、電荷蓄積手段（Ｓｉナノ結晶２２）が基板側に近いこととの関係で、第１実施形態よりやや厚く、使用用途に応じて２．６ｎｍから５．０ｎｍまでの範囲内で適宜選択できる。ここでは、４．０ｎｍ程度の膜厚とした。
【０１４４】
このような構成のメモリトランジスタの製造では、ボトム絶縁膜２１の成膜後、例えばＬＰ−ＣＶＤ法でボトム絶縁膜２１の上に、複数のＳｉナノ結晶２２を形成する。また、Ｓｉナノ結晶２２を埋め込むように、酸化膜２３を、例えば７ｎｍほどＬＰ−ＣＶＤにより成膜する。このＬＰ−ＣＶＤでは、原料ガスがＤＣＳとＮ2 Ｏの混合ガス、基板温度が例えば７００℃とする。このときＳｉナノ結晶２２は酸化膜２３に埋め込まれ、酸化膜２３表面が平坦化される。平坦化が不十分な場合は、新たに平坦化プロセス（例えばＣＭＰ等）を行うとよい。その後、ワード線となる導電膜を成膜し、ゲート積層膜を一括してパターンニングする工程を経て、当該Ｓｉナノ結晶型メモリトランジスタを完成させる。
【０１４５】
このように形成されたＳｉナノ結晶２２は、平面方向に離散化されたキャリアトラップとして機能する。そのトラップレベルは、周囲の酸化シリコンとのバンド不連続値で推定可能で、その推定値では約３．１ｅＶ程度とされる。この大きさの個々のＳｉナノ結晶２２は、数個の注入電子を保持できる。なお、Ｓｉナノ結晶２２を更に小さくして、これに単一電子を保持させてもよい。
【０１４６】
第１１実施形態
第１１実施形態は、メモリトランジスタの電荷蓄積手段として絶縁膜中に埋め込まれ互いに分離した多数の微細分割型フローティングゲートを用いた不揮発性半導体記憶装置（以下、微細分割ＦＧ型という）に関する。
【０１４７】
図２９は、この微細分割ＦＧ型メモリトランジスタの素子構造を示す断面図である。
本実施形態の微細分割ＦＧ型不揮発性メモリでは、メモリトランジスタがＳＯＩ基板に形成され、そのゲート絶縁膜３０が、ボトム絶縁膜３１、その上の電荷蓄積手段としての微細分割型フローティングゲート３２、および微細分割型フローティングゲート３２を埋め込む酸化膜３３とからなる。
この微細分割フローティングゲート３２は、第１０実施形態のＳｉナノ結晶２２とともに本発明でいう“小粒径導電体”の具体例に該当する。
【０１４８】
ＳＯＩ基板としては、酸素イオンをシリコン基板に高濃度にイオン注入し基板表面より深い箇所に埋込酸化膜を形成したＳＩＭＯＸ（Separation by Implanted Oxygen）基板や、一方のシリコン基板表面に酸化膜を形成し他の基板と張り合わせた張合せ基板などが用いられる。このような方法によって形成され図２９に示したＳＯＩ基板は、半導体基板ＳＵＢ、分離酸化膜３４およびシリコン層３５とから構成され、シリコン層３５内に、副ソース線ＳＳＬ（ソース不純物領域Ｓ）、副ビット線ＳＢＬ（ドレイン不純物領域Ｄ）が設けられている。両不純物領域間がチャネル形成領域となる。
なお、半導体基板ＳＵＢに代えて、ガラス基板、プラスチック基板、サファイア基板等を用いてもよい。
【０１４９】
微細分割フローティングゲート３２は、通常のＦＧ型のフローティングゲートを、その高さが例えば５．０ｎｍ程度で、直径が例えば８ｎｍまでの微細なポリＳｉドットに加工したものである。
本例におけるボトム絶縁膜３１は、第１実施形態よりやや厚いが、通常のＦＧ型に比べると格段に薄く形成され、使用用途に応じて２．５ｎｍから４．０ｎｍまでの範囲内で適宜選択できる。ここでは、最も薄い２．５ｎｍの膜厚とした。
【０１５０】
このような構成のメモリトランジスタの製造では、ＳＯＩ基板上にボトム絶縁膜３１を成膜した後、例えばＬＰ−ＣＶＤ法で、ボトム絶縁膜３１の上にポリシリコン膜（最終膜厚：５ｎｍ）を成膜する。このＬＰ−ＣＶＤでは、原料ガスがＤＣＳとアンモニアの混合ガス、基板温度が例えば６５０℃とする。つぎに、例えば電子ビーム露光法を用いて、ポリシリコン膜を直径が例えば８ｎｍまでの微細なポリＳｉドットに加工する。このポリＳｉドットは、微細分割型フローティングゲート３２（電荷蓄積手段）として機能する。その後、微細分割型フローティングゲート３２を埋め込むように、酸化膜３３を、例えば９ｎｍほどＬＰ−ＣＶＤにより成膜する。このＬＰ−ＣＶＤでは、原料ガスがＤＣＳとＮ2 Ｏの混合ガス、基板温度が例えば７００℃とする。この時、微細分割型フローティングゲート３２は酸化膜３３に埋め込まれ、酸化膜３３表面が平坦化される。平坦化が不十分な場合は、新たに平坦化プロセス（例えばＣＭＰ等）を行うとよい。その後、ワード線ＷＬとなる導電膜を成膜し、ゲート積層膜を一括してパターンニングする工程を経て、当該微細分割ＦＧ型メモリトランジスタを完成させる。
【０１５１】
このようにＳＯＩ基板を用い、フローティングゲートが微細に分割されることについては、素子を試作して特性を評価した結果、予想通りの良好な特性が得られることを確認した。
【０１５２】
変形例
以上述べてきた第１〜第１１実施形態において、さらに種々の変形が可能である。
【０１５３】
上記した実施形態では、消去をＦＮトンネリングまたは直接トンネリングを用いたがチャネルホットホール注入を用いて、局所的に蓄積されている電子を消去することも可能である。
【０１５４】
とくに図示しないＤＩＮＯＲ型など、他のＮＯＲ型セルに対し本発明が適用できる。
【０１５５】
本発明における“平面的に離散化された電荷蓄積手段”は、窒化膜バルクのキャリアトラップおよび酸化膜と窒化膜界面付近に形成されたキャリアトラップを含むことから、ゲート絶縁膜がＮＯ(Nitride-Oxide) 膜なるＭＮＯＳ型であっても本発明が適用できる。
【０１５６】
本発明は、スタンドアロン型の不揮発性メモリのほか、ロジック回路と同一基板上に集積化したエンベデッド型の不揮発性メモリに対しても適用可能である。
【０１５７】
【発明の効果】
本発明に係る不揮発性半導体記憶装置およびその動作方法によれば、書き込み時に、たとえばバンド間トンネル電流に起因したホットエレクトロンによって、効率よく、しかも高速に平面的に離散化された電荷蓄積手段に電荷を注入することができる。この書き込みはチャネルを形成せずに行うため、従来のＣＨＥ注入のようにパンチスルーの発生が要因でゲート長を短くできないという不利益は解消する。むしろ、この書き込みでは、ゲート長を短くすればするだけ大きなしきい値電圧変化が得られ、より高速書き込みが可能となる。
【０１５８】
一方、２ビット／セル記憶の場合は、電荷注入箇所が局所的で過剰書き込みが防止でき、また高温での電荷拡散が防止でき、信頼性が高い。また、チャネルを形成しないで書き込みを行うため、いわゆるＡＮＤ型，仮想接地型などの各種ＮＯＲ型メモリセルアレイにおいて、ページ書き込みが低電流で、かつ１回の動作サイクルで完了する。このため、１ｋＢ以上の並列書き込みが可能になり、書き込みバンド幅がＣＨＥ注入に比較して格段に向上する。
【０１５９】
以上より、本発明によって、スケーリング性に優れた高速で、大容量の不揮発性半導体記憶装置を実現することができる。
【図面の簡単な説明】
【図１】第１実施形態に係る不揮発性メモリ装置のメモリセルアレイ構成を示す回路図である。
【図２】第１実施形態に係るＮＯＲ型メモリセルアレイの平面図である。
【図３】第１実施形態に係るＮＯＲ型メモリセルアレイについて、図２のＢ−Ｂ’線に沿った断面側から見た鳥瞰図である。
【図４】第１実施形態に係るメモリトランジスタのワード方向の拡大断面図である。
【図５】第１実施形態に係るメモリトランジスタの書き込み時のバイアス条件を示す回路図である。
【図６】第１実施形態に係るメモリトランジスタの読み出し時のバイアス条件を示す回路図である。
【図７】第１実施形態に係るメモリトランジスタの消去時のバイアス条件を示す回路図である。
【図８】第１実施形態に係るメモリトランジスタの書き込み動作を示すワード方向の拡大断面図である。
【図９】第１実施形態に係るメモリトランジスタの消去動作を示すワード方向の拡大断面図である。
【図１０】第２実施形態に係るメモリトランジスタの片側書き込み（１ビット書き込み）状態を示す断面図である。
【図１１】第２実施形態に係るメモリトランジスタの両側書き込み（２ビット書き込み）状態を示す断面図である。
【図１２】第３実施形態に係る不揮発性メモリ装置のメモリセルアレイ構成を示す回路図である。
【図１３】第３実施形態に係る分離ソース線ＮＯＲ型メモリセルアレイの平面図である。
【図１４】第３実施形態に係る分離ソース線ＮＯＲ型メモリセルアレイについて、図１３のＡ−Ａ’線に沿った断面側から見た鳥瞰図である。
【図１５】第４実施形態に係る分離ソース線ＮＯＲ型メモリセルアレイの平面図である。
【図１６】第５実施形態に係る不揮発性メモリ装置のメモリセルアレイ構成を示す回路図である。
【図１７】第５実施形態に係る共通ソース線ＮＯＲ型メモリセルアレイの平面図である。
【図１８】第６実施形態に係る共通ソース線ＮＯＲ型メモリセルアレイの平面図である。
【図１９】第７実施形態に係る分離ソース線ＮＯＲ型メモリセルアレイを４セル分示す回路図である。
【図２０】第７実施形態に係るメモリトランジスタの構造を示す断面図である。
【図２１】（Ａ）は第７実施形態に係るメモリセルアレイの書き込み時のバイアス設定条件を示す回路図、（Ｂ）は書き込み動作を示す素子断面図である。
【図２２】（Ａ），（Ｂ）は、第７実施形態に係るメモリセルアレイの読み出し時のバイアス設定条件を示す回路図である。
【図２３】（Ａ）は第７実施形態に係るメモリセルアレイの消去時のバイアス設定条件を示す回路図、（Ｂ）は消去動作を示す素子断面図である。
【図２４】第８実施形態に係る仮想接地ＮＯＲ型メモリセルアレイの構成を示す等価回路図である。
【図２５】第８実施形態に係るメモリトランジスタの構造を示す断面図である。
【図２６】第９実施形態に係る仮想接地ＮＯＲ型メモリセルアレイの構成を示す等価回路図である。
【図２７】（Ａ）は第９実施形態に係るメモリセルの第１の構造例を示す断面図、（Ｂ）は第２の構造例を示す断面図である。
【図２８】第１０実施形態に係るＳｉナノ結晶型メモリトランジスタのワード方向の断面図である。
【図２９】第１１実施形態に係る微細分割ＦＧ型メモリトランジスタのワード方向の断面図である。
【符号の説明】
１０，１４，１６ａ，１６ｂ，１７，２０，３０…ゲート絶縁膜、１１，１１ａ，１１ｂ，２１，３１…ボトム絶縁膜、１２，１２，１２ｂ…窒化膜、１３，１３，１３ｂ…トップ絶縁膜、１５，１５ａ，１５ｂ，１８…ゲート電極、２２…Ｓｉナノ結晶、２３，３３…酸化膜、３２…微細分割型フローティングゲート、３４…分離酸化膜、３５…シリコン層、ＳＵＢ…半導体基板、Ｗ…ｎウエル、Ｓ…ソース不純物領域、Ｄ…ドレイン不純物領域、ＩＳＯ…素子分離絶縁層、Ｍ１１等…メモリトランジスタ、Ｓ１１等…セレクトトランジスタ、ＢＬ１等…ビット線、ＭＢＬ１等…主ビット線、ＳＢＬ１等…副ビット線、ＳＬ１等…ソース線、ＭＳＬ１等…主ソース線、ＳＳＬ１等…副ソース線、ＷＬ１等…ワード線、ＳＧ１１等…選択線、ＣＧ…コントロールゲート、ＣＬ…コントロール線、ＢＣ…ビットコンタクト、ＳＣ…ソースコンタクト。
Claims (3)
- ｎ型半導体からなるチャネル形成領域と、
ｐ型半導体からなり上記チャネル形成領域を挟む２つのソース・ドレイン領域と、
上記チャネル形成領域上に設けられたゲート絶縁膜と、
上記ゲート絶縁膜上に設けられたゲート電極と、
上記チャネル形成領域に対向した面内および膜厚方向に離散化されて上記ゲート絶縁膜内に形成され、動作時にバンド間トンネル電流に起因したホットエレクトロンが上記ソース・ドレイン領から注入される電荷蓄積手段と
を有し、
上記チャネル形成領域、上記ソース・ドレイン領域、上記ゲート絶縁膜および上記ゲート電極を有するメモリトランジスタのゲート長が、上記ホットエレクトロンを上記２つのソース・ドレイン領域の一方と他方の双方から上記電荷蓄積手段に注入して１ビット記憶をさせたときに、一方の上記ソース・ドレイン領域から注入されたホットエレクトロンの保持領域と他方の上記ソース・ドレイン領域から注入されたホットエレクトロンの保持領域との少なくとも一部が上記ゲート絶縁膜内で合体するゲート長以下である
不揮発性半導体記憶装置。 - ｎ型半導体からなるチャネル形成領域と、
ｐ型半導体からなり上記チャネル形成領域を挟む２つのソース・ドレイン領域と、
上記チャネル形成領域上に設けられ、上記チャネル形成領域に対向した面内および膜厚方向に離散化された電荷蓄積手段を内部に含むゲート絶縁膜と、
当該ゲート絶縁膜上に設けられたゲート電極と
を有する不揮発性半導体記憶装置の動作方法であって、
書き込み時に、正のバイアス電圧を上記ゲート電極に印加し、バンド間トンネル電流に起因したホットエレクトロンを上記２つのソース・ドレイン領域の一方と他方の双方から上記電荷蓄積手段に注入して１ビットの情報を記憶させ、
当該ホットエレクトロンの注入により、一方の上記ソース・ドレイン領域から注入されたホットエレクトロンの保持領域と、他方の上記ソース・ドレイン領域から注入されたホットエレクトロンの保持領域との少なくとも一部を、上記ゲート絶縁膜内で合体させる
不揮発性半導体記憶装置の動作方法。 - 上記チャネル形成領域、上記２つのソース・ドレイン領域、上記ゲート絶縁膜および上記ゲート電極を有するメモリトランジスタのゲート長が、上記１ビットの情報を記憶させる際に２つの上記ホットエレクトロン保持領域の少なくとも一部で合体が起こるゲート長以下である
請求項２記載の不揮発性半導体記憶装置の動作方法。
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