JP2002118184A

JP2002118184A - 不揮発性半導体記憶装置の動作方法

Info

Publication number: JP2002118184A
Application number: JP2000310475A
Authority: JP
Inventors: Akihiro Nakamura; 明弘中村
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2000-10-11
Filing date: 2000-10-11
Publication date: 2002-04-19

Abstract

(57)【要約】【課題】ｐチャネル型のメモリトランジスタについて、
ホール注入による絶縁膜の膜質劣化を極力抑制しなが
ら、記憶情報を確実に読み出す。【解決手段】ｎ型半導体からなるチャネル形成領域と、
ｐ型半導体からなりチャネル形成領域を挟む２つのソー
ス・ドレイン領域Ｓ／Ｄと、チャネル形成領域上のゲー
ト絶縁膜１０およびゲート電極Ｇと、チャネル形成領域
に対向した面内および膜厚方向に離散化されてゲート絶
縁膜１０内に形成された電荷蓄積手段（窒化膜１２を中
心に形成されたキャリアトラップ）とを有する不揮発性
半導体記憶装置に対し、形成したチャネル内を電界加速
して生成したホットホールを電荷蓄積手段に注入して書
き込みを行い、ソース・ドレイン領域Ｓ／Ｄ側でバンド
間トンネル電流に起因したホットエレクトロンを生成
し、当該ホットエレクトロンをホールが保持されている
電荷蓄積手段の分布領域に注入して消去を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリトランジス
タのチャネル形成領域とゲート電極との間のゲート絶縁
膜の内部に、平面的に離散化された電荷蓄積手段（例え
ば、ＭＯＮＯＳ型やＭＮＯＳ型における窒化膜内の電荷
トラップ、トップ絶縁膜と窒化膜との界面近傍の電荷ト
ラップ、或いは小粒径導電体等）を有し、当該電荷蓄積
手段に対し電荷を電気的に注入して蓄積し又は引き抜く
ことを基本動作とする不揮発性半導体記憶装置の動作方
法とに関する。

【０００２】

【従来の技術】不揮発性半導体メモリは、電荷を保持す
る電荷蓄積手段（浮遊ゲート）が平面的に連続したＦＧ
(Floating Gate) 型と、電荷蓄積手段（キャリアトラッ
プ等）が平面的に離散化された、例えばＭＯＮＯＳ(Met
al-Oxide-Nitride-Oxide Semiconductor) 型などに分類
される。また、メモリセルアレイ方式としては、ＤＩＮ
ＯＲ(DIvided bit line NOR)，ソース線が分離されたも
の，あるいはソース線が隣接する２列間で共通なＶＧ(V
ertual Ground)を含むＮＯＲ型、ＮＡＮＤ型など、各種
方式がある。

【０００３】たとえば特開平９−８１５３号公報では、
ｐチャネルのＦＧ型メモリトランジスタを有したＤＩＮ
ＯＲ型メモリセルにおいて、ドレイン領域の表面を空乏
化してバンド間トンネリング（ＢＴＢＴ；Band-To-Band
Tunneling）を用いて生成したホットエレクトロンをフ
ローティングゲートに注入する、ＢＢＨＥ(Band-To-Ban
d tunneling induced hot electron) 書き込み方式が開
示されている（従来技術１）。この従来技術１における
消去では、ＦＮトンネリングにより電子をチャネル全面
に引き抜いている。

【０００４】また、たとえば“Extended Abstract of t
he 1999 International Conferenceon Solid State Dev
ices and Materials, Tokyo, 1999, pp.522-523”で
は、ＭＯＮＯＳ型メモリトランジスタの離散的なトラッ
プの一部にＣＨＥ注入方式によって電荷を注入できるこ
とに着目して、電荷蓄積手段のソース側とドレイン側に
独立に２値情報を書き込むことにより１メモリセルあた
り２ビットを記録可能な技術が報告された（従来技術
２）。この従来技術２では、ソースとドレイン間の電圧
印加方向を入れ換えて２ビット情報をＣＨＥ注入により
書き込み、読み出し時には、書き込み時と逆方向に所定
電圧をソースとドレイン間に印加する、いわゆる“リバ
ースリード”方法によって書き込み時間が短く蓄積電荷
量が少ない場合でも２ビット情報を確実に読み出すこと
を可能としている。また、消去では、ソース側またはド
レイン側でバンド間トンネリング（ＢＴＢＴ）により発
生させたホットホールを、電子が保持された離散的なト
ラップの一部に注入する。この技術によって、書き込み
時間の高速化とビットコストの大幅な低減が可能となっ
た。

【０００５】また、この２ビット／セル記憶の技術をｐ
チャネル型ＭＯＮＯＳトランジスタに適用した技術が、
たとえば“Guide-lines on Flash Memory Cell Selecti
on,'98 SSDM Hiroshima, P138〜P139, Yoshikawa ”に
報告されている（従来技術３）。

【０００６】

【発明が解決しようとする課題】ところが、前記した従
来技術２では、消去時にＢＴＢＴにより発生させたホッ
トホールを注入するため、そのホール注入時にＯＮＯ膜
のボトム絶縁膜の膜質が劣化することが懸念される。

【０００７】また、従来技術１のようにｐチャネル型の
メモリトランジスタにＢＴＢＴにより情報を記憶する場
合、あるいは、従来技術３のようにｐチャネル型のメモ
リトランジスタに２ビット／セルの情報を記憶する場合
において、ｐチャネル型メモリトランジスタのソース側
とドレイン側の一方または双方に局部的に電子を注入す
ると、以下に説明する理由により、その読み出しが行え
ないという課題がある。

【０００８】従来技術１，３では、ソース不純物領域と
ドレイン不純物領域間のｎ型不純物領域（チャネル形成
領域）のうち、その上方に電子が蓄積された端部はディ
プレッション形となる場合がある。このディプレッショ
ン形となったチャネル形成領域の端部は無バイアス時に
電流が流れるオン状態となる。読み出し時には、この端
部側をソース不純物領域とし、もう一方がドレイン不純
物領域となるようにソースとドレイン間にドレイン電圧
を印加する。

【０００９】いま、ソース不純物領域側に電子が蓄積さ
れた“１”記憶を読み出す場合、ゲート電圧を０Ｖから
負側に変化させると、チャネル形成領域のうち電子が蓄
積されたソース側は既にオンしていることから、当該メ
モリトランジスタは、上方に電子が保持されていないチ
ャネル形成領域の中央部分に反転層が形成されて初めて
ターンオン(turn-on) する。一方、読み出し対象の情報
に応じてソース側に電子が蓄積されていない“０”記憶
の場合は、チャネル形成領域全体のしきい値電圧に応じ
て当該メモリトランジスタがターンオンする。ところ
が、“１”記憶の場合にソース側が無バイアスでオンし
ているために、“０”記憶の場合との間で、しきい値電
圧差は得られない。

【００１０】従来技術３の２ビット／セル記憶では、も
う一方の記憶情報を、ソース不純物領域とドレイン不純
物領域が逆となるようにドレイン電圧を印加して読み出
しを行うが、同様な理由で、“０”記憶と“１”記憶で
十分なしきい値電圧差が得られない。このように、ｐチ
ャネル型のメモリトランジスタに局所的に電子を蓄積さ
せて情報を記憶させる場合、片側の記憶情報の読み出し
および、２ビット／セルの確実な読み出しは不可能であ
る。

【００１１】本発明の目的は、ＭＯＮＯＳ型など平面的
に離散化されたキャリアトラップ等の電荷蓄積手段に電
荷を蓄積させて基本動作するｐチャネル型のメモリトラ
ンジスタに対し、ホール注入による絶縁膜の膜質劣化を
極力抑制しながら、記憶情報を確実に読み出すことがで
きる不揮発性半導体記憶装置の動作方法を提供すること
にある。

【００１２】

【課題を解決するための手段】本発明に係る不揮発性半
導体記憶装置の動作方法は、ｎ型半導体からなるチャネ
ル形成領域と、ｐ型半導体からなり上記チャネル形成領
域を挟む２つのソース・ドレイン領域と、上記チャネル
形成領域上に設けられたゲート絶縁膜と、上記ゲート絶
縁膜上に設けられたゲート電極と、上記チャネル形成領
域に対向した面内および膜厚方向に離散化されて上記ゲ
ート絶縁膜内に形成された電荷蓄積手段とを有する不揮
発性半導体記憶装置の動作方法であって、上記チャネル
形成領域にチャネルを形成し、チャネル内を電界加速し
て生成したホットホールを上記電荷蓄積手段に注入して
書き込みを行い、上記ソース・ドレイン領域側でバンド
間トンネル電流に起因したホットエレクトロンを生成
し、当該ホットエレクトロンをホールが保持されている
上記電荷蓄積手段に注入して消去を行う。

【００１３】書き込み時に、好適に、記憶させる情報に
応じて、上記ゲート絶縁膜内の上記電荷蓄積手段の分布
領域のうちドレイン側の一部にホットホールを注入す
る。２ビット／セル記憶の場合、好適に、ソースとドレ
イン間の電圧印加方向を逆とした２度の書き込みによ
り、記憶させる情報に応じて、上記ゲート絶縁膜内の上
記電荷蓄積手段の分布領域の中央のホットホールが注入
されない領域を挟んで一方端部と他方端部に独立にホッ
トホールを注入する。

【００１４】一方で、チャネル長を短くすると上記電荷
蓄積手段の分布領域のほぼ全域にホットホールが注入さ
れるため１ビット／セル記憶となる。この場合、上記２
つのソース・ドレイン領域間のチャネル形成領域の長さ
が、上記書き込み時に上記チャネル形成領域に対向する
上記電荷蓄積手段の分布領域のほぼ全域に上記ホットホ
ールが注入される長さ以下である。この１ビット／セル
記憶の書き込み時に、上記チャネル形成領域の全面から
ＦＮトンネリングを用いて上記電荷蓄積手段にホットホ
ールを注入する。あるいは、いわゆる基板ホットホール
を用いて書き込みを行うこともできる。この場合、上記
不揮発性半導体記憶装置は、ｎ型半導体からなるｎウエ
ルと、ｐ型半導体からなり上記チャネル形成領域および
上記２つのソース・ドレイン領域が形成されたｐウエル
とをさらに有し、書き込み時に、上記ｎウエルと上記ｐ
ウエル間のｐｎ接合に順方向のバイアス電圧を印加して
ｎウエルにマイノリティキャリアであるホットホールを
注入し、当該ホットホールをｎウエルとｐ型のチャネル
形成領域間の電界で加速し、上記電荷蓄積手段に注入す
る。消去時に、好適に、上記バンド間トンネル電流に起
因したホットエレクトロンを上記２つのソース・ドレイ
ン領域の双方から上記電荷蓄積手段に注入するとよい。
なお、片側から上記電荷蓄積手段の分布領域のほぼ全域
にホットエレクトロンが注入できる場合は、その方法に
より消去してもよい。

【００１５】本発明では、また、ソースサイドからチャ
ネルホットホールを注入する書き込み方法も可能であ
る。この場合、上記ゲート電極が、上記書き込み時にホ
ットホールが注入される上記ゲート絶縁膜の記憶領域上
のメモリゲート電極と、ホットホールが注入されない上
記ゲート絶縁膜の他の領域上の制御ゲート電極とを有
し、書き込み時に、上記メモリゲート電極と上記制御ゲ
ート電極との印加電圧を制御して、上記記憶領域に対し
ソース側からホットホールを注入する。

【００１６】本発明に係るゲート絶縁膜構造としては、
いわゆるＭＯＮＯＳ型、ＭＮＯＳ型、ナノ結晶型のほか
に、電荷蓄積機能を持つ膜としてＴａ₂ Ｏ₃ などの窒化
膜以外の高誘電体材料を用いたもの、あるいは電荷蓄積
機能を持つ膜をチャネル形成領域となる半導体上に直接
設けたものなどがある。ＭＯＮＯＳ型、ＭＮＯＳ型の場
合、上記ゲート絶縁膜は、上記チャネル形成領域上のボ
トム絶縁膜と、当該ボトム絶縁膜上の窒化膜または酸化
窒化膜とを含む。ナノ結晶型の場合、上記ゲート絶縁膜
は、上記チャネル形成領域上のボトム絶縁膜と、上記電
荷蓄積手段としてボトム絶縁膜上に形成され互いに絶縁
された小粒径導電体とを含む。電荷蓄積機能を持つ膜と
して窒化膜以外の材料を用いた場合、上記ゲート絶縁膜
は、上記チャネル形成領域を構成する半導体材料より大
きなバンドギャップを有した第１の絶縁膜と、上記第１
の絶縁膜上に形成され、上記第１の絶縁膜より小さなバ
ンドギャップを有し、上記電荷蓄積手段としてのトラッ
プを内部に含む第２の絶縁膜とを含む。電荷蓄積機能を
持つ膜をチャネル形成領域上に直付けした場合、上記ゲ
ート絶縁膜は、上記チャネル形成領域上に形成され、上
記電荷蓄積手段としてのトラップを内部に含む電荷保持
膜と、上記電荷保持膜上の絶縁膜とを含む。

【００１７】このような不揮発性半導体記憶装置の動作
方法では、ゲート絶縁膜内の電荷蓄積手段に対しホット
ホールが注入されて書き込みが行われることから、その
電荷蓄積領域が局部的であっても、その下のチャネル形
成領域部分がディプレッションにならない。したがっ
て、“１”記憶と“０”記憶のしきい値電圧が電荷蓄積
領域以外のチャネル形成領域の閾値より大きくなり、読
み出しが容易である。また、２ビット／セル記憶の場合
は、ソースとドレインの電圧印加方向を逆にした２回の
読み出しにより確実に２値情報が読み出させる。本発明
における書き込みではホットホール注入を用いるが、い
わゆるチャネルホットホール注入、チャネル全面ＦＮト
ンネリングによるホットホール注入、または基板ホット
ホール注入であるため、ホールのもつエネルギーが小さ
い。そのため、本発明における書き込みでは、バンド間
トンネル電流に起因したホットホール注入ほどはボトム
絶縁膜の膜質が劣化しない。

【００１８】

【発明の実施の形態】以下、本発明の実施形態を、ＭＯ
ＮＯＳ型メモリトランジスタからなるメモリセルに本発
明を適用した場合を例に図面を参照しながら説明する。
図１は、メモリトランジスタの基本構造を示す断面図で
ある。このメモリトランジスタは、ｎ型半導体基板また
は基板に支持されたｎ型半導体層（たとえばｎウエル、
ｎ型のＳＯＩ層など）に形成されている。以下、このｎ
型半導体を単に、基板ＳＵＢという。基板ＳＵＢ内の表
面領域に、ｐ型不純物が添加された２つのソース・ドレ
イン領域Ｓ／Ｄが互いに離間して形成されている。２つ
のソース・ドレイン領域Ｓ／Ｄ間の基板表面領域が、当
該メモリトランジスタのチャネル形成領域となる。

【００１９】チャネル形成領域上に、ゲート絶縁膜１０
が形成され、ゲート絶縁膜１０上にゲート電極Ｇが形成
されている。ゲート電極Ｇは、金属、ｎ型の不純物が高
濃度に導入されて導電化されたポリシリコン(doped pol
y-Si) 、またはdoped poly-Si と高融点金属シリサイド
との積層膜からなる。

【００２０】ゲート絶縁膜１０は、下層から順に、ボト
ム絶縁膜１１，窒化膜１２，トップ絶縁膜１３から構成
されている。ボトム絶縁膜１１は、たとえば、酸化珪素
膜を形成し、これを必要に応じて窒化処理して用いる。
ボトム絶縁膜１１の膜厚は、たとえば１ｎｍから１０ｎ
ｍの範囲内で決めることができる。

【００２１】窒化膜１２は、たとえば２〜３ｎｍから１
０ｎｍ程度の窒化珪素ＳｉＮ_x (x＞0)または酸化窒化珪
素ＳｉＯ_x Ｎ_y (x,y＞0)の膜からなる。この窒化膜１２
は、たとえば減圧ＣＶＤ（ＬＰ−ＣＶＤ）により作製さ
れ、膜中にキャリアトラップが多く含まれている。窒化
膜１２は、フレンケルプール型（ＦＰ型）の電気伝導特
性を示す。なお、本発明では、窒化膜１２に代えて電荷
蓄積トラップを有する他の絶縁膜、たとえばＴａ₂ Ｏ₃
膜を選択できる。これらボトム絶縁膜１１および窒化膜
１２（または他の絶縁膜）の条件としては、ボトム絶縁
膜１１が基板ＳＵＢより大きなバンドギャップを有し、
窒化膜１２（または他の絶縁膜）がボトム絶縁膜１１よ
り小さなバンドギャップを有し、かつ電荷蓄積能力を有
していることである。

【００２２】トップ絶縁膜１３は、窒化膜１２との界面
近傍に深いキャリアトラップを高密度に形成する必要が
あり、このため、例えば成膜後の窒化膜を熱酸化して形
成される。トップ絶縁膜１３をＨＴＯ（High Temperatu
re chemical vapor deposited Oxide)法により形成した
ＳｉＯ₂ 膜としてもよい。トップ絶縁膜１３がＣＶＤで
形成された場合は熱処理によりこのトラップが形成され
る。トップ絶縁膜１３の膜厚は、ゲート電極Ｇからのホ
ールの注入を有効に阻止してデータ書換可能な回数の低
下防止を図るために、最低でも３．０ｎｍ、好ましくは
３．５ｎｍ以上が必要である。

【００２３】このような構成のメモリトランジスタの製
造においては、まず、用意した基板ＳＵＢに対し必要に
応じて素子分離絶縁層などを形成した後に、必要に応じ
てしきい値電圧調整用のイオン注入等を行う。

【００２４】つぎに、半導体基板ＳＵＢ上にゲート絶縁
膜１０を成膜する。具体的に、たとえば、短時間高温熱
処理法（ＲＴＯ法）により酸化珪素膜（ボトム絶縁膜１
１）を形成する。また、必要に応じて酸化珪素膜の表面
あるいは全部を熱窒化する。つぎに、ボトム絶縁膜１１
上にＬＰ−ＣＶＤ法により窒化珪素膜または酸化窒化珪
素膜（窒化膜１２）を、最終膜厚より厚めに堆積する。
この窒化膜１２の形成では、たとえば、モノシラン（Ｓ
ｉＨ₄ ），ジクロロシラン（ＳｉＣｌ₂ Ｈ₂），トリク
ロロシラン（ＳｉＣｌ₃ Ｈ），テトラクロロシラン（Ｓ
ｉＣｌ₄ ）などＳｉを含むガス、Ｎ₂ またはＮＨ₃ など
窒素原子を含むガス（および酸素原子を含むガス）を原
料としたＣＶＤ法を用いる。形成した窒化シリコン膜表
面を熱酸化法により酸化して、たとえば３．５ｎｍの酸
化珪素膜（トップ絶縁膜１３）を形成する。これによ
り、トラップレベル（窒化膜の伝導帯からのエネルギー
差）が２．０ｅＶ以下の程度の深いキャリアトラップが
約１×１０¹⁸〜１×１０¹⁹／ｃｍ² の密度で形成され
る。また、窒化膜１２が１ｎｍに対し熱酸化シリコン膜
（トップ絶縁膜１３）が１．６２ｎｍ形成され、この割
合で下地の窒化膜厚が減少し、窒化膜１２が所望の最終
膜厚となる。

【００２５】ゲート電極Ｇとなる導電膜とオフセット絶
縁層（不図示）との積層膜を積層させ、この積層膜を一
括して同一パターンにて加工する。このゲート電極パタ
ーンをマスクとしてｐ型不純物領域をイオン注入し、ソ
ース・ドレイン領域Ｓ／Ｄを形成する。なお、ソース・
ドレイン領域Ｓ／Ｄは、ゲート電極Ｇをマスクとしたイ
オン注入と、ゲート電極Ｇの側面に形成したサイドウォ
ールをマスクとしたイオン注入とにより形成し、ＬＤＤ
構造にしてもよい。その後、図示しないが層間絶縁膜の
成膜、コンタクトホールの形成およびソース・ドレイン
電極の形成等の諸工程を経て当該メモリトランジスタを
完成させる。

【００２６】図２に第１実施形態に係るメモリトランジ
スタの書き込み時を示し、図３に消去時を示す。また、
図４に、書き込み時と消去時のバイアス電圧の印加条件
の一覧表を示す。書き込み時には、基板ＳＵＢおよび各
種ウエルを０Ｖで保持し、２つのソース・ドレイン領域
Ｓ／Ｄの一方に０Ｖのソース電圧Ｖｓを印加し、他方に
−３Ｖ〜−５Ｖのドレイン電圧Ｖｄを印加し、ゲート電
極Ｇに−５Ｖ〜−１０Ｖのゲート電圧Ｖｇを印加する。
これにより、チャネル形成領域の表面に反転層（チャネ
ルＣｈ）が形成され、チャネルＣｈ内をホールがソース
から供給されてドレイン電圧により加速される。このホ
ールは加速電界からエネルギーを受けてドレイン端部付
近でホットホールとなる。ホットホールの一部はボトム
絶縁膜１１のエネルギー障壁を越え、ゲート電極Ｇの電
界により引き寄せられて窒化膜１２を中心に分布したキ
ャリアトラップに注入される。

【００２７】このチャネルホットホール（ＣＨＨ）注入
では、高エネルギー電荷（ホットホール）の発生がドレ
イン側に偏っているため、窒化膜１２を中心とした電荷
蓄積手段（キャリアトラップ）の分布領域の一部にホッ
トホールが注入される。したがって、２ビット／セルの
書き込みが可能であり、その場合には、上記したドレイ
ン電圧Ｖｄとソース電圧Ｖｓを印加するソース・ドレイ
ン領域Ｓ／Ｄを入れ替えて再度、同様に書き込みを行
う。その結果、２ビットの情報を、キャリアトラップの
分布領域の両端部に独立に書き込みできる。キャリアト
ラップの分布領域の両端部にホットホールが注入された
場合、その間の領域はホットホールが注入されない領域
として残る。実効ゲート長に対し注入電荷量を調整する
ことで、ホットホールが注入されない中間領域の長さを
十分にとると、互いの記憶情報が干渉したり、高温保持
時に保持電荷が多少拡散しても記憶情報のぼけが生じな
い。

【００２８】読み出しでは、いわゆるリバースリード法
を用いる。たとえば、読み出し対象のビットが記憶され
た側のソース・ドレイン領域Ｓ／Ｄをソースとして０Ｖ
を印加し、他方のソース・ドレイン領域をドレインとし
て−１．５Ｖを印加し、ゲート電極Ｇに−２Ｖを印加す
る。また、他方のビットを読み出すときは、ソースとド
レインを入れ替えて上記各電圧を印加する。いずれの場
合も、読み出し対象のビットが“１”でしきい値電圧が
高い場合はメモリトランジスタがオンしないし、読み出
し対象のビットが“０”でしきい値電圧が低いときはメ
モリトランジスタがオンしてドレイン電圧が変化する。
このドレイン電圧の変化を、たとえばセンスアンプによ
り増幅して、増幅後の電圧により記憶ビットの“１”，
“０”を判定する。

【００２９】消去では、ＢＢＨＥ注入を用いる。図４に
示すように、基板ＳＵＢおよび各種ウエルを０Ｖで保持
し、消去対象のビットが記憶された側のソース・ドレイ
ン領域Ｓ／Ｄに−３Ｖ〜−５Ｖの負電圧（図ではドレイ
ン電圧Ｖｄ）を印加し、消去対象でないビット側のソー
ス・ドレイン領域Ｓ／Ｄを開放し、その電圧（図ではソ
ース電圧Ｖｓ）をフローティング状態とする。また、ゲ
ート電極Ｇに０Ｖ〜５Ｖの正のゲート電圧Ｖｇを印加す
る。これにより、負電圧Ｖｄを印加したソース・ドレイ
ン領域Ｓ／Ｄをなすｐ型不純物領域の表面が深い空乏状
態となってアバランシェブレークダウンが起こり、ｐ型
不純物領域表面のエネルギーバンドの曲がりが急峻とな
る。このときバンド間トンネル効果により電子が価電子
帯より伝導帯にトンネルし、ｐ型不純物領域側に流れ、
その結果、電子が発生する。発生した電子は、チャネル
形成領域の中央部側に若干ドリフトして、そこで電界加
速され、その一部がホットエレクトロンとなる。このｐ
型不純物領域端で発生した高エネルギー電荷（ホットエ
レクトロン）は、その運動量（方向と大きさ）を維持し
ながら殆ど運動エネルギーを失うことなく効率よく、し
かも高速に電荷蓄積手段であるキャリアトラップに注入
される。他方のビットを消去するときは、その消去側の
ソース・ドレイン領域Ｓ／Ｄに負電圧Ｖｄを印加し、も
う片方を開放とすることで同様にホットエレクトロン注
入による消去が達成される。なお、２つのソース・ドレ
イン領域Ｓ／Ｄの両方に負電圧Ｖｄを印加すると、２ビ
ットが同時に消去できる。

【００３０】第１実施形態では、ｐ型メモリトランジス
タにホール注入して書き込みを行うため、書き込み後
は、ホールを保持した側のチャネル形成領域の端部のし
きい値電圧が、消去時より上昇する。すなわち、このホ
ールを保持した側のチャネル形成領域の端部は、ディプ
レッション化することがなく、そのしきい値電圧が、ホ
ールを保持しない中央側のチャネル形成領域のしきい値
電圧より高くなる。その結果、読み出し時に、中央のチ
ャネル形成領域が先にオン可能となり、その後、ホール
を保持した側のチャネル形成領域の端部がオンし、最終
的にチャネルが形成される。このチャネル形成時のゲー
ト電圧は、ホールの有無により大きく変化し、書き込み
時と消去時のしきい値電圧差（ウインドウ幅）が大きく
なる。以上より、第１実施形態に係る不揮発性メモリの
動作方法では、ｐ型メモリトランジスタに電子を注入し
て書き込みを行う従来の方法において読み出しが行えな
いという課題を解決し、すなわち読み出しができ、２ビ
ット化がしやすいという利点がある。

【００３１】バンド間トンネル電流に起因して発生した
ホットホールを注入するＢＢＨＨ方式（従来技術２の消
去）では、基板とドレイン間の短い空乏層に生じた高電
界でキャリアが加速されるため、高エネルギーのホット
ホールが発生する。これに対し、第１実施形態では、書
き込みにＣＨＨ注入を用いており、電荷の加速距離が長
く相対的に弱い加速電界でもホットホールが生成される
ため、極端にエネルギーが高いホットホールが余り含ま
れていない。したがって、ＣＨＨ注入方式は、ＢＢＨＨ
方式よりボトム絶縁膜１１に与えるダメージを低減でき
る。したがって、電荷保持特性およびリテンション特性
に優れ、信頼性が高いという利点がある。

【００３２】なお、以上の説明ではしきい値電圧が高い
側を書き込み状態とし、低い側を消去状態としたが、逆
の定義であってもよい。

【００３３】第２実施形態第２実施形態では、ゲート電極Ｇの実効部分、すなわち
ソース・ドレイン間距離に相当するチャネル方向の長さ
（実効ゲート長）を０．１μｍ以下、たとえば８０ｎｍ
〜９０ｎｍ程度とする。他の基本的なトランジスタの構
成は図１と同様であり、製造方法も第１実施形態と共通
する。

【００３４】この短ゲート長化に対応して、以下、単ビ
ット／セル記憶の動作を説明する。図５に第２実施形態
に係るメモリトランジスタの書き込み時を示し、図６に
消去時を示す。また、図７に、書き込み時と消去時のバ
イアス電圧の印加条件の一覧表を示す。書き込み時に
は、基板ＳＵＢ、各種ウエルおよび２つのソース・ドレ
イン領域Ｓ／Ｄの双方を０Ｖで保持し、ゲート電極Ｇに
−５Ｖ〜−１０Ｖのゲート電圧Ｖｇを印加する。これに
より、チャネル形成領域の全面からホールがＦＮトンネ
リングにより窒化膜１２を中心として分布するキャリア
トラップに注入される。

【００３５】このチャネル全面のＦＮトンネリングを用
いたホットホール注入では、キャリアトラップの分布領
域のほぼ全域にホールが注入されやすく、その結果、し
きい値電圧が大きく上昇する。

【００３６】読み出しでは、ソース・ドレイン領域Ｓ／
Ｄの一方（ソース）に０Ｖを印加し、他方（ドレイン）
に−１．５Ｖを印加し、ゲート電極Ｇに−２Ｖを印加す
る。ホールが注入されしきい値電圧が高い場合はメモリ
トランジスタがオンしないし、ホールが注入されずしき
い値電圧が低いときはメモリトランジスタがオンしてド
レイン電圧が変化する。このドレイン電圧の変化を、た
とえばセンスアンプにより増幅して、増幅後の電圧によ
り記憶ビットの“１”，“０”を判定する。

【００３７】消去では、ＢＢＨＥ注入を用いる。キャリ
アトラップの分布領域のほぼ全域にホールが注入されて
いるときは、図６に示すように、２つのソース・ドレイ
ン領域Ｓ／Ｄの双方からＢＢＨＥ注入を行うのが望まし
い。すなわち、基板ＳＵＢおよび各種ウエルを０Ｖで保
持し、２つのソース・ドレイン領域Ｓ／Ｄに−３Ｖ〜−
５Ｖの負電圧Ｖｄを印加し、ゲート電極Ｇに０Ｖ〜５Ｖ
の正のゲート電圧Ｖｇを印加する。これにより、第１実
施形態と同様な原理で、バンド間トンネル効果による電
子がホットエレクトロンとなり、電荷蓄積手段であるキ
ャリアトラップに注入される。なお、ゲート長が短く、
片側からのＢＢＨＥ注入で消去が可能な場合は、一方の
ソース・ドレイン領域Ｓ／Ｄを開放し、その電圧をフロ
ーティング状態とすることもできる。

【００３８】図８に、第２実施形態における他の書き込
み方法を示す。この書き込みでは、いわゆる基板ホット
ホールを用いる。基板ホットホールを生成するには、基
板深部のｐｎ接合が必要となる。この不揮発性メモリで
は、基板ＳＵＢ内にｐ型不純物が添加されてｐウエルＰ
Ｗが形成され、ｐウエルＰＷ内の一部にｎ型不純物が添
加されてｎウエルＮＷが形成され、ｎウエルＮＷ内にメ
モリトランジスタが形成さている。他の構成は、図５，
図６の場合と同じである。ｎウエルＮＷ内のチャネル形
成領域を基板バイアスにより空乏化し、ゲート電極Ｇに
所定の負電圧を印加した状態で、この両ウエルＰＷ，Ｎ
Ｗ間のｐｎ接合を順バイアスする。これにより、空乏化
されたチャネル形成領域にホールが供給され、このホー
ルがゲート電極側に電界加速されてホットホールとな
り、窒化膜１２を中心として分布するキャリアトラップ
に注入される。その結果、キャリアトラップの分布領域
のほぼ全域に容易にホットホールが注入され、メモリト
ランジスタのしきい値電圧が大きく上昇する。

【００３９】第２実施形態においては、２ビット／セル
の記憶は出来ないが、ｐチャネル型トランジスタに対す
るホール注入書き込みを用いることから、チャネル形成
領域がディプレッション化することがなく、しきい値電
圧のウインドウ幅が十分大きくとれる。そのため、ｐ型
メモリトランジスタに電子を注入して書き込みを行う従
来の方法に比べ読み出しが容易であるという利点があ
る。また、書き込みに基板ホットホール注入を用いてい
るため、バンド間トンネル電流に起因して発生したホッ
トホールを注入するＢＢＨＨ方式（従来技術２の消去）
と比較すると、ボトム絶縁膜１１に与えるダメージを低
減できる。したがって、電荷保持特性およびリテンショ
ン特性に優れ、信頼性が高いという利点がある。

【００４０】なお、以上の説明ではしきい値電圧が高い
側を書き込み状態とし、低い側を消去状態としたが、逆
の定義であってもよい。

【００４１】第３実施形態第３実施形態では、ソースサイドからのＣＨＨ注入を用
いて書き込みを行う。図９に、第３実施形態に係るメモ
リトランジスタに対する書き込み時を示す。

【００４２】このメモリトランジスタは、ドレイン側の
チャネル形成領域部分およびソース・ドレイン領域Ｓ／
Ｄの上部に、図１と同様に、ボトム絶縁膜１１，窒化膜
１２およびトップ絶縁膜１３からなる３層構造のゲート
絶縁膜１０が形成されているが、ソース側のチャネル形
成領域の残り部分の上部には、電荷蓄積能力を有しない
単層の絶縁膜１４が形成されている。この単層の絶縁膜
１４は、ボトム絶縁膜１１と同じ材料の同じ厚さとする
こともできるが、ゲート電極Ｇのチャネルに対する支配
力を調整するため異なる膜から形成することが望まし
い。また、ゲート電極Ｇは、図９では共通化されている
が、ソース側に制御ゲート電極を設け、制御ゲート電極
とは絶縁分離されたメモリゲート電極を電荷蓄積能力を
有したゲート絶縁膜１０上に設ける構成でもよい。何れ
の構成でも、チャネルを主として制御する制御トランジ
スタと、ホットホール注入を制御するメモリトランジス
タが、等価回路上では直列に接続されたメモリセル構造
となる。

【００４３】このメモリトランジスタは、基本的には第
１実施形態と同様なＣＨＨ注入により書き込みされる。
ただし、第３実施形態では、単層の絶縁膜１４の材料お
よび膜厚を変えることにより、あるいは、制御トランジ
スタとメモリトランジスタの各ゲートに印加する電圧を
変えることにより、チャネルのコンダクタンスを任意に
調整できる。その結果、制御トランジスタとメモリトラ
ンジスタとの境界付近に高い電位勾配を発生させ、より
高い効率でホットホールを、窒化膜１２を中心として分
布するキャリアトラップに注入することができる。した
がって、書き込み速度が向上する。また、制御トランジ
スタとメモリトランジスタのゲートを分離した場合、各
ゲート電極に印加する電圧およびゲート長を制御するこ
とにより窒化膜１２内でホットホールの注入位置を変更
することが可能である。

【００４４】読み出しおよび消去は、第１，第２実施形
態と同様に行う。

【００４５】第３実施形態においても、第１，第２実施
形態と同様の利点、すなわちホール注入書き込みである
ためしきい値電圧のウインドウ幅が大きく読み出しが容
易であり、また、ソースサイドからのＣＨＨ注入を用い
ているためボトム絶縁膜へのダメージが低減するという
利点がる。

【００４６】本発明では、メモリトランジスタの構造は
ＭＯＮＯＳ型に限定されない。たとえば図１において、
トップ絶縁膜１３を省略し窒化膜１２を厚くし、いわゆ
るＭＮＯＳ型としてもよい。また、電荷蓄積能力を有す
る膜、たとえば窒化珪素膜、酸化窒化珪素膜、Ｔａ₂ Ｏ
₃ をチャネル形成領域となる半導体に直接接触させ、そ
の上に図１のトップ絶縁膜１３と同じ機能を持たせた
膜、たとえば熱酸化珪素膜を形成したゲート絶縁膜構造
としてもよい。さらに、ボトム絶縁膜１１上に直径が数
ｎｍのポリシリコンなどの導電材料を分散して形成し、
これを酸化珪素膜内に埋め込んで、離散化された電荷蓄
積手段として用いる、いわゆるナノ結晶型としてもよい
し、ポリシリコンを電子ビームを用いた微細リソグラフ
ィ技術により加工して分離して、これを酸化珪素膜内に
埋め込んで、離散化された電荷蓄積手段として用いるこ
ともできる。

【００４７】

【発明の効果】本発明に係る不揮発性半導体記憶装置の
動作方法によれば、ｐチャネル型のメモリトランジスタ
に対しホール注入による絶縁膜の膜質劣化を極力抑制し
ながら、記憶情報を確実に読み出すことが可能となっ
た。

【図面の簡単な説明】

【図１】実施形態に係るＭＯＮＯＳ型メモリトランジス
タの基本構造を示す断面図である。

【図２】第１実施形態に係るメモリトランジスタの書き
込み時を示す図である。

【図３】第１実施形態に係るメモリトランジスタの消去
時を示す図である。

【図４】第１実施形態に係るメモリトランジスタの書き
込み時と消去時のバイアス電圧の印加条件を示す一覧表
である。

【図５】第２実施形態に係るメモリトランジスタの書き
込み時を示す図である。

【図６】第２実施形態に係るメモリトランジスタの消去
時を示す図である。

【図７】第２実施形態に係るメモリトランジスタの書き
込み時と消去時のバイアス電圧の印加条件を示す一覧表
である。

【図８】第２実施形態に係るメモリトランジスタの他の
書き込み方法を示す図である。

【図９】第３実施形態に係るメモリトランジスタの書き
込み時を示す図である。

【符号の説明】

１０…ゲート絶縁膜、１１…ボトム絶縁膜、１２…窒化
膜、１３…トップ絶縁膜、１４…単層の絶縁膜、ＳＵＢ
…基板、ＰＷ…ｐウエル、ＮＷ…ｎウエル、Ｓ／Ｄ…ソ
ース・ドレイン領域、Ｇ…ゲート電極、Ｖｓ…ソース電
圧、Ｖｄ…ドレイン電圧、Ｖｇ…ゲート電圧。

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5B025 AA03 AB01 AC01 AD08 AE08 5F001 AA14 AA19 AB03 AB08 AC02 AD41 AD61 AE02 AE03 AE08 AF07 5F083 EP17 EP18 EP23 ER02 ER05 ER06 ER11 GA21 NA03 5F101 BA46 BA54 BB04 BB05 BC02 BD22 BD36 BE02 BE05 BE07 BF03

Claims

【特許請求の範囲】

【請求項１】ｎ型半導体からなるチャネル形成領域と、ｐ型半導体からなり上記チャネル形成領域を挟む２つの
ソース・ドレイン領域と、上記チャネル形成領域上に設けられたゲート絶縁膜と、上記ゲート絶縁膜上に設けられたゲート電極と、上記チャネル形成領域に対向した面内および膜厚方向に
離散化されて上記ゲート絶縁膜内に形成された電荷蓄積
手段とを有する不揮発性半導体記憶装置の動作方法であ
って、上記チャネル形成領域にチャネルを形成し、チャネル内
を電界加速して生成したホットホールを上記電荷蓄積手
段に注入して書き込みを行い、上記ソース・ドレイン領域側でバンド間トンネル電流に
起因したホットエレクトロンを生成し、当該ホットエレ
クトロンをホールが保持されている上記電荷蓄積手段に
注入して消去を行う不揮発性半導体記憶装置の動作方
法。
【請求項２】書き込み時に、記憶させる情報に応じて、
上記ゲート絶縁膜内の上記電荷蓄積手段の分布領域のう
ちドレイン側の一部にホットホールを注入する請求項１
記載の不揮発性半導体記憶装置の動作方法。
【請求項３】ソースとドレイン間の電圧印加方向を逆と
した２度の書き込みにより、記憶させる情報に応じて、
上記ゲート絶縁膜内の上記電荷蓄積手段の分布領域の中
央のホットホールが注入されない領域を挟んで一方端部
と他方端部に独立にホットホールを注入する請求項２記
載の不揮発性半導体記憶装置の動作方法。
【請求項４】上記２つのソース・ドレイン領域間のチャ
ネル形成領域の長さが、上記書き込み時に上記チャネル
形成領域に対向する上記電荷蓄積手段の分布領域のほぼ
全域に上記ホットホールが注入される長さ以下である請
求項１記載の不揮発性半導体記憶装置の動作方法。
【請求項５】書き込み時に、上記チャネル形成領域の全
面からＦＮトンネリングを用いて上記電荷蓄積手段にホ
ットホールを注入する請求項４記載の不揮発性半導体記
憶装置の動作方法。
【請求項６】上記不揮発性半導体記憶装置は、ｎ型半導
体からなるｎウエルと、ｐ型半導体からなり上記チャネル形成領域および上記２
つのソース・ドレイン領域が形成されたｐウエルとをさ
らに有し、書き込み時に、上記ｎウエルと上記ｐウエル間のｐｎ接
合にバイアス電圧を印加してホットホールを生成し、当
該ホットホールを上記電荷蓄積手段に注入する請求項４
記載の不揮発性半導体記憶装置の動作方法。
【請求項７】消去時に、上記バンド間トンネル電流に起
因したホットエレクトロンを上記２つのソース・ドレイ
ン領域の双方から上記電荷蓄積手段に注入する請求項４
記載の不揮発性半導体記憶装置の動作方法。
【請求項８】上記ゲート電極が、上記書き込み時にホッ
トホールが注入される上記ゲート絶縁膜の記憶領域上の
メモリゲート電極と、ホットホールが注入されない上記ゲート絶縁膜の他の領
域上の制御ゲート電極とを有し、書き込み時に、上記メモリゲート電極と上記制御ゲート
電極との印加電圧を制御して、上記記憶領域に対しソー
ス側からホットホールを注入する請求項２記載の不揮発
性半導体記憶装置の動作方法。
【請求項９】上記ゲート絶縁膜は、上記チャネル形成領
域上のボトム絶縁膜と、当該ボトム絶縁膜上の窒化膜または酸化窒化膜とを含む
請求項１記載の不揮発性半導体記憶装置の動作方法。
【請求項１０】上記ゲート絶縁膜は、上記チャネル形成
領域上のボトム絶縁膜と、上記電荷蓄積手段としてボトム絶縁膜上に形成され互い
に絶縁された小粒径導電体とを含む請求項１記載の不揮
発性半導体記憶装置の動作方法。
【請求項１１】上記ゲート絶縁膜は、上記チャネル形成
領域を構成する半導体材料より大きなバンドギャップを
有した第１の絶縁膜と、上記第１の絶縁膜上に形成され、上記第１の絶縁膜より
小さなバンドギャップを有し、上記電荷蓄積手段として
のトラップを内部に含む第２の絶縁膜とを含む請求項１
記載の不揮発性半導体記憶装置の動作方法。
【請求項１２】上記ゲート絶縁膜は、上記チャネル形成
領域上に形成され、チャネル形成領域を構成する半導体
材料より大きなバンドギャップを有し、上記電荷蓄積手
段としてのトラップを内部に含む電荷保持膜と、上記電荷保持膜上の絶縁膜とを含む請求項１記載の不揮
発性半導体記憶装置。