CN101814507B - 空乏模式的电荷捕捉快闪装置 - Google Patents
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Abstract
本发明公开了一种空乏模式的电荷捕捉快闪装置，位于一衬底之上，包含多个半导体线(例如与主体接触的鳍状物)。该些半导体线包含掺杂的埋藏通道区域，其可进行空乏模式运作。一储存结构位于该多个半导体在线，包含位于该鳍状物通道区域上的隧穿绝缘层、该隧穿绝缘层上的电荷储存层、以及该电荷储存层上的势垒绝缘层。多个字元线位于该储存结构之上，并跨越半导体线的通道区域，其中多个存储单元位于该字线与该半导体线的多个交叉点上。
Description
技术领域
本发明是关于电荷捕捉存储装置，包含使用于一NAND快闪组态的电荷捕捉存储装置。
背景技术
闪存为一种非易失集成电路存储器；传统闪存是采用浮动栅极存储单元。随着存储装置的密度提升，浮动栅极存储单元之间愈加靠近，储存在相邻浮动栅极中的电荷交互影响即造成问题，因此形成限制，使得采用浮动栅极的闪存密度无法提升。另一种闪存所使用的存储单元称为电荷捕捉存储单元，其采用电荷捕捉层取代浮动栅极。电荷捕捉存储单元是利用电荷捕捉材料，不会如浮动栅极造成个别存储单元之间的相互影响，并且可以应用于高密度的闪存。
典型的电荷储存存储单元包含一场效晶体管(FET)结构，其中包含由通道所分隔的源极与漏极，以及通过介电材料叠层而与通道分离的栅极。其中该介电材料包含隧穿介电层、电荷储存层与势垒介电层。较早的传统设计如SONOS装置，其中源极、漏极与通道形成于硅衬底(S)上，隧穿介电层则由氧化硅(O)形成，电荷储存层由氮化硅形成(N)，势垒介电层由氧化硅(O)形成，而栅极则为多晶硅(S)。此种SONOS装置可实行多种现有的偏压技术，利用电子隧穿进行编程，或者利用空穴隧穿、电子释放来进行擦除。
电荷捕捉存储单元的研究方向之一为NAND型的结构。举例而言，相关研究有Shin e.al.，“A Highly Reliable SONOS-type NAND FlashMemory Cell with Al2O3 or Top Oxide”IEDM，2003(MANOS)以及Shin etal.，“A Novel NAND-type MONOS Memory using 63nm Process Technologyfor a Multi-Gigabit Flash EEPROMs”，IEEE 2005.。
在NAND型结构中，存储单元排成序列，所以读取数据的电流可流经一系列的存储单元。此穿越存储单元的路径限制电流的大小与速度，也同时影响完成读取操作的效率。
本发明的发明人曾参与电荷捕捉存储器的研究，其是使用能带加工(bandgap engineered)电荷捕捉技术，称为BE-SONOS。BE-SONOS存储单元的多种实施例可参见美国专利7,426,440B2(Lue)以及美国专利公开号2007/0029625(Lue et al.)。BE-SONOS的特色为可以在相对低电场的情况下阻止电荷隧穿，而可以在中高电场情况下致能非常有效率的隧穿。BE-SONOS具有耐用与稳定的特性。同时，以下两篇文献亦曾建议在鳍式场效晶体管(FinFET)非易失存储器中使用BE-SONOS技术：美国专利公开号2008/0087946(Hsu et al.)与美国专利公开号2008/0087942(Hsu etal.)
电荷捕捉装置的常见问题之一，即是相较于浮动栅极NAND快闪而言，存储区间通常向上朝向正的VT偏移，并因为此种设计需要较高的通过栅极电压，造成电路设计的困难。已有采用如高功函数栅极与其它技术来使得擦除状态的存储区间为负值，然而，此在较高临界阶级操作的倾向仍然会造成问题。
因此产生需求，希望提供一种可以提升NAND结构的效能，并且容易制作的介电电荷捕捉存储单元。
发明内容
本发明的主要目的在于提供一种集成电路存储装置，包含电荷捕捉存储单元，其设置类似于finFET组态，并具有一掺杂的埋藏通道区域，可供空乏模式操作。因此，对n通道存储单元而言，该埋藏通道具有n型的掺杂物，以为存储单元建立一通常为「开启」的状态。位于该埋藏通道之上的电荷捕捉结构可储存电荷，以诱发一个或多个高阈值电压状态，其具有正阈值电压VT，具有负阈值电压VT(例如通常为开启)的低临界状态。该结构可利用「无结」组态完成，其中该埋藏通道区域延伸作为跨越多个存储单元的连续区域，而不会干扰具有较高掺杂浓度的源极/漏极区域。替代地，可采用源极/漏极区域区域。由于埋藏通道的设计，在传统介电电荷捕捉存储单元中，阈值电压VT向上偏移的状态会被补偿。因此，此处所揭露的存储单元可适用于NAND结构的闪存。
此处揭露的基本存储装置包含为于衬底上的多个半导体线，该多条半导体线包含掺杂的埋藏通道区域，其可供空乏模式运作。一储存结构位于该多条半导体线之上，包含位于该鳍状物的通道区域上的隧穿绝缘层、位于该隧穿绝缘层上的电荷储存层、以及位于该电荷储存层上的势垒绝缘层。多个字元线位于该储存结构之上，并跨越半导体线的通道区域，其中多个存储单元位于该字线与该半导体线的多个交叉点上。在靠近的衬底中，即类似finFET的实施例，衬底包含一半导体主体以及多个半导体线，该多条半导体线包含鳍状物部分的末端隆起，并延伸至该半导体主体之外。利用与该埋藏通道区域导电性质相反的掺杂，该鳍状物的隆起与衬底隔绝。在另一实施例中，该多条半导体线可通过绝缘结构或其它方式与该衬底隔绝。
此处揭露的存储单元包含NAND存储单元，其包含一半导体鳍状物，自衬底延伸，并具有一末端隆起，其中该鳍状物包含沿着该末端隆起(位于其上和/或于该隆起的一侧或双侧)的一埋藏通道区域。该埋藏通道掺杂n型掺杂物，可供空乏模式运作。多个存储单元栅极(例如字线的一部分)设置于该沿着鳍状物末端隆起的埋藏通道区域上，该多个栅极包含第一存储单元栅极以及最后存储单元栅极。介电电荷捕捉位置是位于超过一个(例如16与32)的存储单元栅极之下。电荷捕捉位置包含多层隧穿绝缘结构，一电荷储存层设置于该隧穿绝缘结构之上，以及一势垒绝缘层设置于该电荷储存层之上。一串选择栅极设置于该鳍状物的末端隆起的上，并与该第一存储单元栅极具有间隔，亦在该鳍状的末端隆起的上有一p型通道区域。
通道绝缘结构可为能带加工的绝缘体，以供擦除模式的空穴隧穿之用。能带加工的绝缘体的特性为包含多个材料的组合，以在靠近通道区域的表面处建立相对低的价带能级，同时在该埋藏通道区域的该表面不到2nm的一第一距离处具有一增加的价带能级，以及在该埋藏通道区域的该表面大于该第一距离的一第二距离处具有一降低的价带能级。依据一种能带加工绝缘体的实施例，材料的组合包含一厚度小于2nm的氧化硅底层、厚度小于2.5nm的氮化硅中层、以及厚度小于2.5nm的氧化硅顶层。
本发明的其它目的与优点将详述于下列图式、实施方式与权利要求范围。
附图说明
图1为沿着鳍状物末端隆起所设置的埋藏通道存储单元串行的剖面示意图，其是采自无结的实施例，举例而言是沿着图3的线段2a-2b所绘示。
图2为跨越鳍状物所绘示的埋藏通道存储单元串行剖面示意图，举例而言是沿着图3的线段1a-1b所绘示。
图3为包含埋藏通道存储单元的NAND阵列的布局图。
图4为简化的埋藏通道存储单元串行的另一实施例的剖面图，其中源极/漏极结被注入于字线之间。
图5为两个采用埋藏通道存储单元的NAND串行的电路示意图，其中绘示一编程偏压安排。
图6为埋藏通道存储单元的剖面示意图，其绘示在BE-SONOS的较佳实施例中的数据储存结构。
图7为包含一埋藏通道阵列的集成电路存储装置的简化方块图，其中BE-SONOS存储单元被设置于NAND阵列中。
【主要元件符号说明】
10、35：衬底
10-1、10-2、10-3、10-4：鳍状物
11、37：埋藏通道区域
12：隔绝区域
15、16、17、18：字线
19：数据储存结构
20：层间介电物
21、22、23：绝缘沟道
25：选择线
26：地线
30、31：屏蔽
36：颈部区域
40、41、42、98：栅极
44、45：结
60、76、86：存储单元
61、62：交叉点
75、85、87：晶体管
90：通道
91：源极区域
92：漏极区域
93：空穴隧穿层
94：能带补偿层
95：绝缘层
96：电荷捕捉层
97：势垒介电层
具体实施方式
以下参照图式图1至图7说明本发明的详细实施方式。
图1为沿着半导体主体的鳍状物所绘示的剖面示意图，其中该半导体主体具有四个串行的存储单元，其位于鳍状物与字线15、16、17、18的交叉点。该鳍状物与衬底10的最近边缘耦合，在此实施例中衬底为P型。鳍状物的末端隆起具有埋藏通道(buried-channel)区域11。其掺杂可以供空乏模式操作。因此，n型通道存储单元中，埋藏通道区域11具有n型的掺杂。典型的n型通道掺杂大约为5×1017cm-3至1×1018cm-3，而n型通道的深度大约为30nm。埋藏通道11通过于鳍状物颈部的更高掺杂的隔绝区域12而与p型衬底10隔绝。多条字线15、16、17、18为层间介电物20所覆盖。字线15、16、17、18较佳地由p+型多晶硅形成，或者其它具有相对高功函数的材料，以降低擦除饱和阶层。数据储存结构(例如19)形成于字线15、16、17、18与埋藏通道区域11之间，因此存储单元可形成于交叉点上。在此实施例中，数据储存结构为ONONO结构，其中包含位于埋藏通道区域表面的多层隧穿绝缘层(ONO)，氮化硅电荷捕捉层、以及氧化硅势垒层。电荷储存结构较佳实施例的更多细节可参照图6及稍后的说明。图1中，栅极的长度标示为L，其可对应于字线的宽度，在较佳实施例中为极小的尺寸；代表性的栅极长度为30nm至100nm之间。虽然储存结构(例如19)在图中绘示为分别的叠层，但在其它实施例中，储存结构亦可为连续的覆盖层。
图2为多个半导体主体的鳍状物的剖面示意图，其在本实施例中包含四个鳍状物10-1、10-2、10-3与10-4。在所示范例中，鳍状物亦称为主体接触(body-tied)，其最近边缘与下方衬底10整合。鳍状物的颈部区域12具有p+型的掺杂，以此抑制寄生装置形成于衬底10上的鳍状物之间。如图所示，字线15位于电荷储存结构19之上。绝缘沟道21、22、23分隔个别鳍状物10-1、10-2、10-3与10-4。图2中，鳍状物宽度标示为W，在较佳实施例中其宽度极小，大约在30nm至50nm之间。埋藏通道区域的厚度标示为tch，其大约为30nm。绝缘沟道的厚度标示为t-STI，其大约为300nm。P型绝缘区域12的厚度大约为180nm数量级，其延伸至绝缘沟道表面以外的厚度t2约为30nm，而其位于绝缘沟道表面以下的厚度则以t3表示。采用n型掺杂物的埋藏通道区域中，代表性的掺杂浓度为1017cm3至1018cm3，而绝缘区域的代表性掺杂浓度则约为2×1018cm3。
在另一替代实施例中，可以利用一绝缘层将鳍状物与衬底隔绝，以形成与衬底10分隔的半导体线。
图3提供NAND结构的快闪存储阵列的电路布局架构图，其中包含前述的埋藏通道装置。在此电路布局中，垂直排列于图3中的半导体线10-1、10-2、10-3与10-4为图3中线段2a至2b的剖面图。图2则为图3中线对1a至1b的剖面图。
多个字元线WL1至WL32重叠于多个鳍状物之上，其中字线W32、W31与W30是编号为15、16、17，其对应于类似图1与图2的结构。存储单元60形成于字线W32与半导体线10-2的交叉点。图3绘示一串行选择线SSL25与位于多个字元线WL1至WL32相对侧的地线选择线GSL26。在较佳实施例中，位于SSL25以及GSL26之下的通道区域为p型，因此在鳍状物与SSL25、GSL26的交叉点(例如图标元件61、62)的晶体管是以增强模式运作，其具有正的阈值电压VT。半导体线通过介层孔(未显示)与上方(或下方)的位线与地线分别耦合于SSL25与GSL26相对侧。
在制作过程中，额外的屏蔽(包括区域30、31)可用于分隔SSL与GSL线之下的通道区域与存储单元中建立埋藏通道区域的n型掺杂，同时可允许栅极氧化物的形成，其结构(异于数据储存结构19)，例如可为单层氧化硅或其它栅极绝缘物。亦可能在SSL与GSL晶体管中使用栅极氧化物，其结构与他种实施例中的数据储存结构相同。在SSL/GSL晶体管中使用p型掺杂可为串行选择晶体管维持相对高的阈值电压VT。
图4为另一实施例的半导体线剖面图，其利用源极/漏极掺杂，在栅极40、41、42之间的埋藏通道区域37形成结44、45，以加强半导体线的导电性。如图1所示实施例，具有本体接触的鳍状物包含颈部区域36，该颈部区域36具有p+型掺杂以分隔该埋藏通道区域37与下方的衬底35。然而，如图1所述的无结结构，某些实施例中无须使用该注入，因为该埋藏通道区域的导电性已经足供NAND存储单元的高效能操作。
具有本体接触的鳍状物场效晶体管(body-tied finFET)结构，可依据美国专利公开号2008/0087942来制作，其名称为「Vertical Channel Memoryand Manufacturing Method Thereof and Operating Method Using the Same」，本文提供为参考。依据一种工艺实施例，可先提供一衬底，然后将一第一氮化硅层形成于氮化硅之上。该衬底的设置，是为p型衬底配合n型通道装置，而n型衬底配合p型通道装置。在另一实施例中，可在衬底与第一氮化硅层之间形成一氧化硅垫层。利用光刻工艺形成图案于第一氮化硅层之上，举例而言，可在衬底上定义氮化硅的线条，而这些线条是相对于鳍状物的屏蔽。较佳实施例中，这些氮化硅线条是利用非等向刻蚀的方式或其它方式修整，以形成更多窄线条。稍后，以氮化硅线条为刻蚀掩模，将衬底刻蚀以形成多个鳍状物，其在末端隆起部分具有氧化物垫的线条与氮化硅。将氮化硅填充沉积于隆起部分之间，填充鳍状物之间一部份的沟道，但不要完全填满。此时可采用沉积与回刻蚀的工艺。同时，氧化物垫与氮化硅的线条由鳍状物的末端隆起部分移除。在另一实施例中，可保留鳍状物的末端隆起部分的氧化物垫，为接近末端隆起部分的鳍状物的侧壁定义为通道区域。在下一步骤中，数据储存结构是由沉积一系列的覆盖层所形成，其包含氧化硅、氮化硅、ONONO氧化硅，并覆盖多个鳍状物。字线材料层(例如多晶硅)形成于ONONO覆盖层之上，接着刻蚀该字线层以定义字线，该字线跨越多个鳍状物，并由此在交叉点上建立多个存储单元。
为造成更明显的掺杂特性，可通过形成ONONO覆盖层之前的注入步骤，或者在沉积氧化物垫与第一氮化硅层形成以前另外在硅外延、薄膜成长工艺中采用临场掺杂，即可以延着鳍状物末端隆起部分的淡掺杂结构形成n型埋藏通道区域。在另一实施例中，可先形成ONONO覆盖层，再进行掺杂。在形成ONONO覆盖层后进行注入，通道掺杂物所使用的热预算较低，同时亦具有较佳的掺杂特性。
图5为两个NAND串行的示意图，其制作方法如下。第一串行通过SSL线所控制的SSL晶体管75耦合至位线BL-1。存储单元76-1至76-N是以串联方式耦合，其为对应的字线WL1至WLN所控制。地线选择晶体管77将存储单元76-1至76-N的埋藏通道区域耦合至源极线SL。存储单元86-1至86-N形成第二串行，其通过SSL晶体管85与位线BL-2耦合。地线选择晶体管87将第二NAND串行与源极线SL耦合。
NAND闪存的运作系通过「全部读取」串联的装置串行，例如装置75、76-1至76-N、77，以读取由存储单元76-1至76-N中选定的一存储单元。使用本发明的埋藏通道，即可让埋藏通道发挥埋藏位线的功能，以延着串行将电压分派到各存储单元，同时降低通过栅极的电压(例如低于5V)。由此，编程与读取干扰的特性均可提升。此外，在某些实例中，无须采用如图4所示的额外源极/漏极结。
编程偏压安排如图所示，可产生并施加于如图6所示的集成电路结构。该编程偏压无须利用到复杂的自发编程禁止方法。自发为量子阱与接合点掺杂的复杂方程式，并受到接合点漏电流的严重影响。设计装置时，要通过调整量子阱与接合点的特征，来达成存储单元效能与自发表现之间的平衡，具有相当的难度。因此，非如现有技术中所述的自发技术(其必须采用深空乏以利自发)，在埋藏通道装置中可以轻易地提升位线电位，因为其中所有的n型通道均共同连结。因此，为编程存储单元，例如存储单元76-7，编程电压被加诸于字线WL7，例如约为16V至20V的正向偏压，施加时间约为200μs。位线BL-1为地线。被动电压VPASS被施加于串行上其它所有的字线以及SSL线，其电压约为5V至9V。GSL线为接地电位，其源极线被保持浮动。半导体主体p型阱(p-well)亦为接地。同时，位线BL-2耦合至一抑制电压，例如约6V直接耦合至存储单元86-1至86-N的抑制电压。接受字线WL7的编程电压的存储单元86-7承受最大的编程干扰。目前发现，甚至在编程干扰结束之后，该存储单元仍然会维持0V以下的阈值电压，保存存储单元所需的读取空间。通过此处所揭露的埋藏通道技术，通过电压可以降低，而串行的导电性可提高，以此使得装置可以具有较低的操作电压。
一擦除偏压施加于上述结构，其包括一穿越存储单元的字线与半导体主体的负向偏压，其约为-14V至-18V，施加偏压的时间约为10ms。
欲读取选定的存储单元，是施加相对低的通过电压(如低于5V)于未选定的字线、SSL与GSL。读取偏压施加于选定的字线，其是于存储单元临界状态之间。
图6为使用能带加工介电隧穿层的埋藏通道、空乏模式电荷捕捉存储单元的简化示意图。该存储单元包含一通道90，其包含淡掺杂的n型材料(数量级为5E17cm-3)或未掺杂的材料，位于相对浓掺杂的p型阱中以势垒一p型半导体主体中(数量级为1E17cm-3)的寄生漏电路径，以及源极91及漏极92区域，亦为n型或未掺杂而临接至该通道。
本实施例中的栅极98包含P+多晶硅，亦可采用N+多晶硅。其它实施例的栅极98可利用金属、金属化合物、金属组合物、或金属与金属化合物的组合，例如白金、氮化钽、金属硅化物、铝或其它金属或金属化合物栅极材料。在某些应用中，较佳实施例是采用功函数高于4.5eV的材料。美国专利6,912,163号提供了多种高功函数材料，其可适用于此处说明的栅极终端。这些材料通常利用溅射或者物理气相沉积技术进行沉积，同时可以利用反应离子刻蚀来图案化。
如图6所述的实施例，介电隧穿层包含一复合材料，包括二氧化硅构成的第一层93，亦称为空穴隧穿层，其位于通道90的表面90a之上，举例而言是利用临场蒸镀生成(ISSG)以及选择性的氮化，该氮化是利用后沉积NO退火或者在沉积时加入NO环境。该二氧化硅第一层93的厚度是低于20埃，较佳实施例中是小于13埃。
氮化硅构成的薄层94，亦称为能带补偿层，是位于氧化硅构成的第一层93之上，其利用诸如低压化学气相沉积LPCVD形成，举例而言是利用二氯硅烷(DCS)与NH3前驱物在680℃的环境。在另一种工艺实施例中，能带补偿层包含氮氧化硅，其利用类似工艺与N2O前驱物。氮化硅薄层94的厚度低于30埃，较佳实施例中低于20埃。
二氧化硅所组成的第二层95，亦称为绝缘层，是位于氮化硅层94之上，其是利用诸如LPCVD高温氧化物HTO沉积所形成。二氧化硅的第二层95的厚度低于约30埃，较佳实施例中是低于25埃。
本实施例中的电荷捕捉层96包含氮化硅，其厚度大于50埃，在此实施例中约为70埃，并利用诸如LPCVD的方法形成。亦可采用其它电荷捕捉材料以及结构，举例而言可为氮氧化硅(SixOyNz)、富硅氮化物、富硅氧化物、包含埋藏的纳米粒子的捕捉层等。美国专利申请号2006/02614041A1揭露了多种电荷捕捉层的材料，其名为「Novel LowPower Non-Volatile Memory and Gate Stack」，发明人为Bhattacharyya，公开日为2006年11月23日。
本实施例中的势垒介电层97包含二氧化硅，其是利用热氧化工艺、CVD工艺，或采用上述两种工艺。在此实施例中，厚度约为70埃。亦可采用另一种复合势垒层，其包含高介电系数与中介电系数势垒层。
在本实施例中，第一层93可为1.3nm的二氧化硅，能带补偿层94可为2nm的氮化硅，绝缘层95可为2.5nm的二氧化硅，电荷捕捉层96可为8nm的氮化硅，而势垒介电层97可为7nm的氧化硅。栅极材料可为p+多晶硅(功函数约为5.1eV)。如此的多层结构中，隧穿绝缘层与通道区域的表面接触，其包含一材料的组合，以建立U型反转的价带特性，其在靠近通道区域的表面包含相对低的价带能级(二氧化硅)，同时与通道区域表面的低于2nm的第一距离(例如为1.3nm)增加价带能级(氮化硅)，而在与通道表面的第二距离(例如为3.3nm)降低价带能级(氧化硅)，该第二距离大于该第一距离。其它实施例不一定有清楚界定的各层边界，但仍然制造U型反转的价带特性。
图7为具有埋藏通道阵列的集成电路简化示意图，其中具有本发明所揭露的电荷捕捉存储单元，例如空乏模式的FinFET BE-SONOS NAND闪存。集成电路1650包含存储阵列1600，其使用本发明所述的非易失存储单元，该存储单元位于半导体衬底之上。列译码器1601耦合至多个的字线1602，其是沿存储阵列1600的横列设置。此处所述的存储单元可配置为NAND阵列，在其它实施例中亦可配置为NOR阵列、SOI AND阵列、或其它阵列结构。行译码器1603耦合至多个的位线1604，其是沿着存储阵列1600的纵行排列。地址可由总线1605提供至行译码器1603与列译码器1601。方块1606中的感应放大器与数据输入结构经由数据总线1607耦合至行译码器1603。数据通过数据输入线1611，由输入/输出端传递到集成电路1650，或者由其它内部或外部数据源到达集成电路1650，至方块1606中的数据输入结构。数据亦经由数据输出线1615，由感应放大器1606至集成电路1650上的输入/输出端，或其它集成电路内部或外部的数据终点。偏压调整状态机构1609控制偏压调整的电压1608。例如擦除验证与编程验证电压，以及供编程、擦除、读取存储单元的偏压调整。偏压调整状态机构可施加偏压，以利用+FN隧穿进行编程，其包含位于栅极与通道之间的正电压，或者位于栅极、源极与漏极之一(或两者)的终端之间的正电压，其足以诱发电子隧穿通过隧穿介电结构，进入电荷捕捉结构。同时，该偏压调整状态机构可施加偏压调整，以利用-FN隧穿进行擦除，其包含位于栅极与通道之间的负电压，或者位于栅极、源极与漏极之一(或两者)的终端之间的负电压，其足以诱发空穴隧穿通过隧穿介电结构，进入电荷捕捉结构。
该阵列与其它模块在集成电路的上述组合，例如处理器、存储阵列、可编程逻辑器、专属逻辑器等。
一具有埋藏通道、空乏模式的finFET BE-SONOS装置已如前述。相对于传统闪存的增强模式装置，具有n通道埋藏通道的装置具有n型顶部表面。因此，起始阈值电压VT被降低，其在「通常开启」的模式下运作，同时将降低了擦除与编程状态的临界分布。采用类似finFET的结构，可加强栅极控制能力，同时提供较佳的尺寸效应。此外，由于通道以整体反转模式运作，而非如以传统增强模式采取表面反转，因此该埋藏通道装置提供较佳的读取电流与整体传导特性。此外，整体反转对于finFET末端的角落边缘较不敏感，所以可以获得较佳的一致性与较小的编程与读取势垒。此处所揭露的空乏模式装置可适用于无结的实施例，其可应用于更小的尺寸，而同时因为通道已经是n型，无须在字线之间采用额外的n+型注入。
在NAND快闪存储装置中，装置通常被擦除至负电压VT，而被编程为正电压VT。新空乏模式(通常开启)的埋藏通道、无结的n通道快闪存储装置揭露于此。埋藏通道NAND快闪将编程与擦除P/E VT范围下降到传统表面通道装置的范围以下，同时更适于NAND快闪存储装置设计。由于启始VT较低，故装置可以呈现较快的擦除速度，同时较可避免读取干扰。此外，埋藏通道装置大幅增进了装置的循环承受力，因为埋藏通道对于编程/擦除的接口状态(Dit)产生较不敏感。一淡掺杂的浅n型通道同时可作为埋藏的位线，以及无结结构的源极/漏极。利用类似finFET的结构，即可克服短通道效应。埋藏通道NAND闪存利用直接提升位线电位的方法，利用简单编程禁止，而无须如传统自发方法所需，诱发深空乏。
BE-SONOS型态的电荷捕捉结构为一种较佳实施例(例如，如图6的相关说明所示)，因其提供快速擦除的下一代电荷捕捉装置，同时结合类似finFET的结构，达成完美的短通道控制特性。以下描述埋藏通道装置的部分优势特征，包含：
(1)较快的擦除速度至VT＜0V，同时对称的VT分布区间：由于更低的启始电压VT，自然更容易将装置擦除至VT＜0V。此特性在电荷捕捉装置中特别有用，因为此种装置的擦除速度通常低于浮动栅极装置。VT的分布较低且在埋藏通道装置中更为对称，此等特性有利于NAND闪存的设计。
(2)较大的分布边界：由于较低的启始VT，编程与擦除干扰(在同样的底层氧化区域与应力时间)更能控制在VT＜0V之下，以供较大的无干扰区间所用。此外，低栅极通过电压(＜5V)亦为读取所必须。
(3)无结NAND的理想设计：n型埋藏通道可以作为「埋藏位线」，其将所有装置连接在一起。因此，无须在WL之间制作额外的结。
(4)无须复杂的自发编程禁止方法：自发是利用阱与结掺杂所达成的复杂功能。可参照Suh，et al.，VLSI Symposia，pp.86-87，2006。同时，其亦受到结漏电流的大幅影响。因此，要在存储单元效能与为了自发而进行的阱/结特性调整之间取得平衡，为相当困难的选择。非如必须引入深空乏以造成自发的传统表面通道装置，在埋藏通道装置中，非常轻易地即可提高字线电位(其中所有n型区域均连接在一起)。
(5)延展元件循环承受力：埋藏通道装置的循环承受力大幅提高。此是因为反转通道与表面距离分隔，因此对于循环应力之后产生的表面状态(Dit)较不敏感。因此，VT在P/E环应之后增加的情况就被抑制。
相对于典型的表面通道装置，埋藏通道装置的编程/擦除(P/E)区间基本上是平行地往较低的VT位移。较低的启始VT同时也让擦除速度增加。同时，P/E的VT分布非常对称，而该低擦除的VT分布为NAND flash提供较广的无干扰区间。此外，此处所述的埋藏通道装置可利用多级存储单元(MLC)来完成，因此各装置可储存二位或以上的数据，如此擦除状态具有负VT分布，而该三个或以上的编程状态则有正的VT分布。
在FinFET结构中，埋藏通道装置显示了较表面通道装置更加的元件承受力。
埋藏通道装置将高反转电子密度延伸进入通道中，而表面通道仅具有表面反转。埋藏通道装置对于反转时的接口状态密度较不敏感。
以上说明本发明的较佳实施例，然而本发明并非仅限于该等实施例。各种调整、变化、并更、替换、以及均等的内容，对于本领域技术人员而言均属显而易见，同时均不脱逸于本发明的精神与范畴之外，即如权利要求范围所述。
Claims (17)
1.一种非易失存储装置，其特征在于，包含：
多条半导体线位于一衬底之上，该多条半导体线包含多个埋藏通道区域，其已掺杂供空乏模式的运作；
一储存结构位于该多条半导体线之上，包含一隧穿绝缘层位于该多个埋藏通道区域的鳍状物之上，一电荷储存层位于该隧穿绝缘层上，以及一势垒绝缘层位于该电荷储存层之上；
多条字线位于该储存结构上，且与该多条半导体线的该多个埋藏通道区域交错，其中多个存储单元位于该多条字线与该多条半导体线的多个交叉点上；
其中，该衬底包含一半导体主体，该多条半导体线包含末端隆起，其与多个鳍状物整合并且延伸至该半导体主体之外；该鳍状物的末端隆起具有埋藏通道区域，其掺杂可以供空乏模式操作。
2.根据权利要求1所述的装置，其特征在于，其中该埋藏通道区域具有n型掺杂。
3.根据权利要求1所述的装置，其特征在于，该多个埋藏通道区域掺杂为一第一导电型态，同时包含掺杂的源极/漏极区域位于该字线的相对面的该多个鳍状物上，该掺杂的源极/漏极区域具有该第一导电型态的掺杂，其浓度高于该埋藏通道区域。
4.根据权利要求1所述的装置，其特征在于，一特定存储单元的该隧穿绝缘层与该特定存储单元的该埋藏通道区域的一表面接触，同时包含一材料的组合以建立一相对低的价带能级于接近该埋藏通道区域的该表面处，同时在该埋藏通道区域的该表面不到2nm的一第一距离处具有一增加的价带能级，以及在该埋藏通道区域的该表面大于该第一距离的一第二距离处具有一降低的价带能级。
5.根据权利要求1所述的装置，其特征在于，更包含一绝缘体位于该多条字线的各个字线之间。
6.根据权利要求1所述的装置，其特征在于，更包含一特定鳍状物于该多个鳍状物之中，该特定鳍状物包含一存取晶体管，其具有一通道于该特定鳍状物中，并掺杂供增强模式运作。
7.根据权利要求1所述的装置，其特征在于，该多个存储单元被设置为一NAND阵列。
8.根据权利要求1所述的装置，其特征在于，该多个存储单元的该埋藏通道区域具有n型掺杂，其浓度为低于1×1018/cm3。
9.根据权利要求8所述的装置，其特征在于，更包含多个掺杂绝缘区域于具有p型掺杂的该多个鳍状物中，并具有一浓度位于1×1017/cm3与1×1018/cm3之间，且该衬底具有p型掺杂。
10.根据权利要求1所述的装置，其特征在于，更包含一控制器与多个偏压提供电路，其可执行一编程操作，一擦除操作，与一读取操作，该擦除操作包含施加一负向电压于该字线与一选定存储单元的埋藏通道间，以引发空穴隧穿。
11.一种集成电路存储装置，其特征在于，包含：
一半导体鳍状物，其延伸离开一衬底，并具有一末端隆起，该鳍状物包含沿着该末端隆起的一埋藏通道区域，其掺杂n型掺杂物以供空乏模式运作之用；
多个存储单元栅极设置于该沿着该鳍状物末端隆起的该埋藏通道区域之上，该多个存储单元栅极包含一第一存储单元栅极与一最末存储单元栅极，具有绝缘构件将串行的栅极与相邻的串行栅极隔绝；
多个介电电荷捕捉位置位于串行的该多个存储单元栅极中多于一个存储单元栅极之下，该介电电荷捕捉位置包含一多层隧穿绝缘结构，一电荷储存层设置于该隧穿绝缘结构之上，以及一势垒绝缘层设置于该电荷储存层之上；以及
一串行选择栅极位于该鳍状物的该末端隆起之上。
12.根据权利要求11所述的装置，其特征在于，该衬底包含一半导体主体，同时该鳍状物与该半导体主体整合，并且延伸至该半导体主体之外。
13.根据权利要求11所述的装置，其特征在于，更包含多个掺杂源/漏极区域于该鳍状物之上，且位于该多个存储单元栅极中的存储单元栅极的相对侧，该多个掺杂源/漏极区域具有n型掺杂。
14.根据权利要求11所述的装置，其特征在于，该多层隧穿绝缘层接触该埋藏通道区域的一表面，并包含一材料的组合，其可建立一相对低的价带能级于接近该埋藏通道区域的该表面处，同时在该埋藏通道区域的该表面不到2nm的一第一距离处具有一增加的价带能级，以及在该埋藏通道区域的该表面大于该第一距离的一第二距离处具有一降低的价带能级。
15.根据权利要求11所述的装置，其特征在于，该埋藏通道区域具有n型掺杂，其浓度为低于1×1018/cm3。
16.根据权利要求15所述的装置，其特征在于，该衬底包含一p型半导体主体，同时该鳍状物与该半导体主体整合，并且延伸至该半导体主体之外，且包含掺杂绝缘区域于该鳍状物中具有一浓度位于1×1017/cm3与1×1018/cm3之间，且该掺杂绝缘区域具有p型掺杂。
17.根据权利要求11所述的装置，其特征在于，包含一控制器与多个偏压供应电路，其可执行一编程操作、一擦除操作与一读取操作，该擦除操作包含施加一负向电压于该字线与一选定存储单元的该埋藏通道，以引发空穴隧穿。
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