JPH11224908A - 不揮発性半導体記憶装置及びその書き込み方法 - Google Patents

Abstract

(57)【要約】 【課題】平面的に離散化された電荷蓄積手段を有する不
揮発性半導体メモリ装置について、プログラムディスタ
ーブ特性を改善する。 【解決手段】複数の記憶素子Ｍのゲート電極が複数のワ
ード線ＷＬに接続され、ソース領域またはドレイン領域
がワード線ＷＬと電気的に絶縁された状態で交叉する共
通線（例えば、ビット線ＢＬまたはソース線ＳＬ）と結
合されている。書き込み時において、選択ワード線ＷＬ
1 に接続された記憶素子Ｍ21のソース領域及び／又はド
レイン領域に、当該領域がチャネル形成領域に対して逆
バイアスとなる逆バイアス電圧を共通線ＢＬ2 及び／又
はＳＬ2 を介して供給する書き込みインヒビット電圧供
給手段２０と、非選択ワード線ＷＬ2 にチャネル形成領
域に関して前記逆バイアスとなる方向の電圧を供給する
非選択ワード線バイアス手段２２とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリトランジス
タのチャネル形成領域とゲート電極との間のゲート絶縁
膜の内部に、平面的に離散化された電荷蓄積手段（例え
ば、ＭＯＮＯＳ型やＭＮＯＳ型における窒化膜内の電荷
トラップ、酸化膜と窒化膜界面の電荷トラップ、或いは
互いに絶縁された小粒径導電体等）を有し、当該電荷蓄
積手段に対し電荷（電子またはホール）を電気的に注入
して蓄積し又は引き抜くことを基本動作とする不揮発性
半導体記憶装置及びその書き込み方法に関する。特定的
に、本発明は非選択なメモリトランジスタについて、そ
のソース、ドレインないしゲートにそれぞれ所定のバイ
アス電圧を印加することによって、選択メモリトランジ
スタへの書き込み時に非選択メモリトランジスタへの誤
書き込みないし誤消去を有効に防止する書き込みインヒ
ビット電圧印加に関する。

【０００２】

【従来の技術】高度情報化社会、或いは高速，広帯域ネ
ットワーク社会において、大容量のファイルメモリ，Ａ
Ｖ用途メモリに対するニーズは大きい。現在、１ギガバ
イト（ＧＢ）以上のデータを記憶する大容量メモリシス
テムとして、ハードディスクおよび光ディスクなどのデ
ィスクを記録媒体としたディスクメモリシステムが使用
されている。この大きな市場を、不揮発性半導体メモリ
で置き換えようとする研究が近年、活発化している。と
ころが、不揮発性半導体メモリは、ハード装置の小型
化，軽量化のトレンドには合致しているものの、現状で
は未だ記憶容量が不足し、１ギガビット（Ｇｂ）以上の
大容量を有する一括消去型の半導体メモリ（フラッシュ
メモリ）を実現するに至っていない。また、上記不揮発
性半導体メモリは、記憶容量不足に加え、ディスクメモ
リと比較してビットコストの低減が不十分であり、これ
らを解消するために不揮発性半導体メモリを高集積化す
ることは重要である。

【０００３】不揮発性半導体メモリを高集積化するため
には、大別すると、半導体の微細加工技術を駆使し或い
はメモリセルの回路方式やデバイス構造を工夫して、メ
モリセルアレイおよび周辺回路の占有面積そのものを縮
小していく方法と、各メモリセルを構成するメモリトラ
ンジスタを多値化し、単一トランジスタに複数ビットを
記憶させて同じ集積度で実質的に記憶容量を上げる方法
が、現在、精力的に検討されている。

【０００４】前者の方法のうち、微細化はいわゆるスケ
ーリング則によって行われるが、１Ｇｂ以上の大容量半
導体メモリをＦＧ(Floating Gate) 型のフラッシュメモ
リで実現するにはスケーリングに関する種々の本質的な
問題点、とくにトンネル酸化膜厚がスケーリングされな
いことに起因した動作電圧の低電圧化が難しくなってい
る点が指摘されている（日経マイクロデバイス１月号及
び２月号，１９９７年参照）。すなわち、ＦＧ型のフラ
ッシュメモリではフローティングゲートでの電荷の保持
がトンネル酸化膜の膜厚のみに依存しているため、フロ
ーティングゲートからのバックトンネリング電流の理論
的な解析により、トンネル酸化膜の膜厚は６ｎｍ程度に
物理的に制限されている。しかし、この物理的限界に達
する以前の段階で、現行のＦＧ型では、データの書き込
みに１０ＭＶ／ｃｍ程度の高電界を用いるために、デー
タの書換え回数の増加にともなってトンネル酸化膜のス
トレスリークが増え、これが実効的なトンネル酸化膜の
膜厚限界を決めることが指摘されている。ストレスリー
ク電流の増大による膜厚制限により、トンネル酸化膜の
厚みを理論限界値の６ｎｍまで薄膜化することが困難で
あり、現実的なトンネル酸化膜の限界は８ｎｍであると
されている。低電圧書き込みのためにはトンネル酸化膜
を薄くしなければならないが、上記したトンネル酸化膜
の薄膜化の限界は、低電圧化のスケーリング則に矛盾
し、書き込み電圧のスケーリングが困難になってきてい
る。そして、その結果、周辺回路の面積縮小化等が大変
困難になってきている。

【０００５】一方、ＭＯＮＯＳ(Metal-Oxide-Nitride-O
xide Semiconductor) 型不揮発性メモリでは、電荷保持
を主体的に担っている窒化膜（Ｓｉ_x Ｎ_y 膜；０＜ｘ＜
１，０＜ｙ＜１）中のキャリアトラップが空間的（平面
方向および膜厚方向）に離散化して拡がっているため
に、データ保持特性が、トンネル酸化膜厚のほかに、Ｓ
ｉ_x Ｎ_y 膜中のキャリアトラップに捕獲される電荷のエ
ネルギー的及び空間的な分布に依存する。このように電
荷蓄積手段が空間的に離散化されている場合は、トンネ
ル酸化膜に一部欠落がある場合でも記憶素子全体の電荷
保持特性に大きな影響を与えない。このため、トンネル
酸化膜の薄膜化の問題はＦＧ型ほど深刻ではなく、微細
化した極微細メモリトランジスタにおけるトンネル酸化
膜のスケーリング性は、ＭＯＮＯＳ型の方がＦＧ型より
も優れている。

【０００６】

【発明が解決しようとする課題】かかるＭＯＮＯＳ型ま
たはＭＮＯＳ型の不揮発性メモリについて、ビットあた
りのコスト低減、高集積化を図り大規模な不揮発性メモ
リを実現するには、１トランジスタ型のセル構造を実現
することが必須である。しかし、従来のＭＯＮＯＳ型等
の不揮発性メモリは、メモリトランジスタに選択トラン
ジスタを接続させた２トランジスタ型が主流であり、１
トランジスタセルを実現するセル技術の確立が従来から
の課題となっていた。この１トランジスタセル技術確立
のためには、電荷蓄積手段を含むゲート絶縁膜を中心と
したデバイス構造の最適化及び信頼性向上のほかに、デ
ィスターブ特性の向上が重要である。しかしながら、１
トランジスタセルのディスターブ特性のうち、とくに、
プログラムディスターブ特性についての報告はこれまで
２トランジスタセルの検討が行われてきたため殆どなさ
れていないのが実情である。

【０００７】本発明は、このような実情に鑑みてなさ
れ、その目的は、ＦＧ型よりトンネル絶縁膜のスケーリ
ング性に優れているとされるＭＯＮＯＳ型等、電荷を平
面的に離散化されたキャリアトラップ（“電荷蓄積手
段”の一例）に蓄積させて基本動作する不揮発性半導体
記憶装置について、プログラムディスターブ特性を改善
するために非選択ワード線に接続されたセルのバイアス
設定手法を新たに提案し、その実施に好適な構成の不揮
発性半導体記憶装置を提供することにある。

【０００８】

【課題を解決するための手段】上述した従来技術の問題
点を解決し、上記目的を達成するために、本発明に係る
不揮発性半導体記憶装置の書き込み方法では、基板と、
当該基板表面に設けられた半導体のチャネル形成領域
と、当該チャネル形成領域と接するソース領域と、当該
ソース領域と離間して前記チャネル形成領域と接するド
レイン領域と、前記チャネル形成領域上に設けられたト
ンネル絶縁膜を含むゲート絶縁膜と、当該ゲート絶縁膜
上に設けられた導電性のゲート電極と、前記トンネル絶
縁膜上で且つ前記ゲート絶縁膜内に設けられ平面的に離
散化された電荷蓄積手段とを有する記憶素子を複数、ワ
ード方向とビット方向に配置した不揮発性半導体記憶装
置の書き込み方法であって、ゲート電極をワード方向で
共通に接続する複数のワード線のうち書き込み時におい
て選択された選択ワード線にゲート電極が接続された前
記記憶素子のソース領域及び／又はドレイン領域に、ワ
ード線と電気的に絶縁された状態で交叉しソース領域ま
たはドレイン領域に結合するビット方向の共通線を介し
て、前記チャネル形成領域に対して逆バイアスとなる逆
バイアス電圧を印加し、書き込み時において非選択ワー
ド線に前記チャネル形成領域に関して前記逆バイアスと
なる方向の電圧を印加することによって、非選択な記憶
素子に対し誤書き込み及び／又は誤消去を禁止すること
を特徴とする。好適には、前記非選択ワード線への電
圧、前記ソース領域及び／又はドレイン領域への前記逆
バイアス電圧の順で印加する。

【０００９】また、本発明に係る不揮発性半導体記憶装
置では、基板と、当該基板表面に設けられた半導体のチ
ャネル形成領域と、当該チャネル形成領域と接するソー
ス領域と、当該ソース領域と離間して前記チャネル形成
領域と接するドレイン領域と、前記チャネル形成領域上
に設けられたトンネル絶縁膜を含むゲート絶縁膜と、当
該ゲート絶縁膜上に設けられた導電性のゲート電極と、
前記トンネル絶縁膜上で且つ前記ゲート絶縁膜内に設け
られ平面的に離散化された電荷蓄積手段とを有する記憶
素子を複数、ワード方向とビット方向に配置した不揮発
性半導体記憶装置であって、前記複数の記憶素子のゲー
ト電極が複数のワード線に接続され、前記ソース領域ま
たはドレイン領域が前記ワード線と電気的に絶縁した状
態で交叉するビット方向の共通線と結合され、書き込み
時において選択された選択ワード線にゲート電極が接続
された前記記憶素子のソース領域及び／又はドレイン領
域に、当該領域が前記チャネル形成領域に対して逆バイ
アスとなる逆バイアス電圧を前記共通線を介して供給す
る書き込みインヒビット電圧供給手段と、書き込み時に
おいて非選択ワード線に前記チャネル形成領域に関して
前記逆バイアスとなる方向の電圧を供給する非選択ワー
ド線バイアス手段とを有することを特徴とする。

【００１０】本発明は、ＡＮＤ型等のビット線やソース
線が階層化されたものを含むＮＯＲ型に好適であり、さ
らに以下の場合に好適である。 （１）前記インヒビット電圧供給手段は、前記ソース及
び／又はドレイン領域を書き込みインヒビット電圧にバ
イアスする。 （２）前記非選択ワード線バイアス手段は、前記チャネ
ル形成領域に関して前記非選択ワード線の電圧を、非選
択ワード線に接続された前記記憶素子が誤書き込み及び
／又は誤消去されないゲート電圧の上限値以下にバイア
スする。 （３）書き込みインヒビット電圧供給手段は、前記ソー
ス領域、前記ドレイン領域の双方に同一な前記逆バイア
ス電圧を供給する。 （４）少なくとも前記ドレイン領域に供給する前記逆バ
イアス電圧の絶対値が、前記非選択ワード線バイアス手
段による供給電圧の絶対値より大きい。たとえば、前記
ソース領域と前記ドレイン領域に共通な前記逆バイアス
電圧の絶対値が、前記非選択ワード線バイアス手段によ
る供給電圧の絶対値より大きい。 （５）前記記憶素子は、そのゲート電極を前記チャネル
形成領域と同電位とした状態で前記逆バイアス電圧が前
記ソース領域と前記ドレイン領域に印加されるときに、
前記ソース領域とドレイン領域からチャネル形成領域へ
空乏層が延在し合体する。たとえば、前記記憶素子のゲ
ート長でいえば、そのゲート電極を前記チャネル形成領
域と同電位とした状態で前記逆バイアス電圧が印加さ
れ、前記ソース領域とドレイン領域からチャネル形成領
域へ空乏層が延在し合体するときのゲート長より短い。 （６）前記記憶素子のゲート長は、０．２μｍ以下であ
る。なお、例えばＡＮＤ型等では、複数の記憶素子のド
レインまたはソースが接続されたビット線とソース線
が、それぞれ主ビット線及び副ビット線、主ソース線及
び副ソース線から構成され、例えば階層化された配線構
造を有している。

【００１１】以上述べてきた本発明の不揮発性半導体記
憶装置及びその書き込み方法では、例えば非選択ワード
線バイアス手段によって、非選択ワード線に接続された
非選択記憶素子のゲートに対し、チャネル形成領域（例
えば、基板，ウエルまたはＳＯＩ層等の半導体薄膜）に
関して前記逆バイアスとなる方向の電圧が印加されるこ
とから、例えば電子を引き抜く方向の基板に垂直な電界
成分が減少し、選択ワード線に接続された非選択記憶素
子のソース領域およびドレイン領域への書き込みインヒ
ビット電圧（インヒビットＳ／Ｄ電圧）範囲の上限が例
えば従来の２倍またはそれ以上の電圧値になり、当該書
き込みインヒビット電圧範囲が大幅に拡大される。上記
書き込みインヒビット電圧の範囲が拡大されたことによ
り、選択ワード線に供給するプログラム電圧を上げるこ
とができるので、プログラムの高速化を推進する余地が
生まれる。

【００１２】このインヒビットＳ／Ｄ電圧範囲の拡大
は、ＦＧ型とは反対にゲート長が短いほど顕著であり、
ＭＯＮＯＳ型等の電荷蓄積手段が平面的に離散化された
不揮発性メモリデバイスに特有な現象である。後述する
種々の検討結果から、この現象はインヒビットＳ／Ｄ電
圧の印加によるチャネル形成領域の空乏化の程度と関係
し、インヒビットＳ／Ｄ電圧範囲の拡大にゲート電圧の
印加が有効であることが判明した。すなわち、電荷蓄積
手段が平面的に離散化された不揮発性メモリデバイスに
おいてゲート長が短い微細ゲート領域では、非選択ワー
ド線をチャネル形成領域の電位と同じにするといった電
圧設定下で大部分のチャネル形成領域が空乏化してい
て、電荷を基板側に抜く電界成分が大部分のチャネルで
生じていることが、ディスターブマージン確保ができな
い要因である。本劣化現象はソースまたはドレインから
空乏層がチャネル形成領域に広がって合体したときに特
に著しい。そして、本発明における非選択ワード線への
電圧印加が、この電界成分の減少をもたらす。

【００１３】一方、ＦＧ型ではドレインまたはソースに
逆バイアス電圧を印加すると、ゲート長が長い場合は浮
遊ゲートとドレインまたはソースとの間の電圧が大きく
なり、ディスターブマージンが小さい。ゲート長が短い
場合はドレインまたはソースと浮遊ゲートのカップリン
グ比が大きくなり浮遊ゲートの電圧もドレインまたはソ
ース電圧変化に比例する成分が大きくなり、ディスター
ブマージンは却って改善される。この改善は空乏層がド
レイン、ソースからチャネル形成領域に広がって合体し
た状態で特に著しい。このため、短ゲート長のＦＧ型素
子の非選択ワード線に逆バイアス電圧を加える必要は生
じず、その結果として、当該逆バイアス電圧の印加は、
長ゲート長のＦＧ型素子の場合に有効である。したがっ
て、非選択ワード線に例えば正の電圧を印加すること
は、電荷蓄積手段が平面的に離散化された不揮発性メモ
リデバイスにおいて特別な意味があり、ＦＧ型と異なる
作用によって書き込みディスターブ特性の向上、ひいて
は書き込みの高速化に極めて有効である。

【００１４】

【発明の実施の形態】本発明は、ＮＯＲ型、ＮＡＮＤ型
などの各種セル方式の不揮発性メモリに広く適用可能で
ある。ＮＯＲ型には、ビット線ないしソース線が階層化
されたセル構成、例えばＡＮＤ型，ＤＩＮＯＲ型等を含
む。一般に、不揮発性メモリとしての主要特性を調べる
にあたっては、セル動作を確認するために具体的なセル
構造を用い、このセル構造ごとに異なるバイアス条件下
でのディスターブ特性を評価し、また現世代あるいは次
世代でのスケーリング性を確認するためにゲート長とデ
ィスターブマージンとの関係を明かにすることが望まし
い。そこで、ＭＯＮＯＳ型に代表される電荷蓄積層が平
面的に離散化された不揮発性半導体メモリのプログラム
ディスターブマージンを決めている要因を探る検討をＮ
ＯＲ型を例に種々行い、素子微細化を進める上での問題
点をあらいだした。

【００１５】以下、本発明に係る不揮発性半導体記憶装
置及びその書き込み方法を、図面を参照しながら詳細に
説明するが、これに先立って、上記した本発明前のバイ
アス設定の問題点が判明したインヒビットＳ／Ｄ電圧の
最適範囲を求める検討結果が本発明の前提となっている
ことから、この検討結果について述べる。つぎに、本発
明の実施形態を、本発明適用後の不揮発性メモリの諸特
性を示すことによって本発明の有効性を実証しながら詳
細に説明する。なお、現在の１トランジスタＮＯＲ型セ
ルのメモリデバイスはＦＧ型を用いることが主流である
ことから本発明とＦＧ型との差異を明確にすることは重
要であり、以下の説明は、ＦＧ型との比較考察を適宜行
いながら進める。

【００１６】本発明前のインヒビットＳ／Ｄ電圧の最適
範囲 図２２には、この検討の際に用いたソース分離ＮＯＲ型
のセル配列を示している。ここで、選択ワード線ＷＬ１
に接続された非選択なセルをＡ、非選択ワード線ＷＬ２
に接続されたセルで、選択セルＳと同じ選択ソース線Ｓ
Ｌ１および選択ビット線ＢＬ１に接続された非選択なセ
ルをＣ、非選択ワード線ＷＬ２に接続され、非選択ソー
ス線ＳＬ２および非選択ビット線ＢＬ２に接続された非
選択なセルをＢと定義した。また、１ストリング内のワ
ード線は１００本であった。

【００１７】ＮＯＲ型セルの書き込み動作時には、非選
択ソース線ＳＬ２および非選択ビット線ＢＬ２を同時に
逆バイアス、即ち基板又はウエル等のチャネル形成領域
（０Ｖ）に対し正の電圧を印加した状態で選択ワード線
ＷＬ１にプログラム電圧（例えば、１０Ｖ）を印加する
ことにより、非選択セルＡ〜Ｃのプログラムディスター
ブを抑制した。このとき他のワード線ＷＬ２，ビット線
ＢＬ１およびソース線ＳＬ１は０電位であるから、選択
セルＳのゲートとチャネル形成領域間に高電圧が印加さ
れて電子が基板側から注入され書き込みが行われる一
方、非選択セルＡが弱い書き込み状態、非選択セルＢが
弱い消去状態となる。したがって、かかる１トランジス
タ型セルの実現のためには、これら非選択セルＡおよび
Ｂの書き込みディスターブを如何に抑えるかが重要とな
る。

【００１８】そこで、プログラム電圧と、非選択ソース
線ＷＬ２および非選択ビット線ＢＬ２に印加する電圧
（インヒビットＳ／Ｄ電圧）との関係を検討し、インヒ
ビットＳ／Ｄ電圧のディスターブマージンの大きさを評
価した。具体的には、図２４に示すインヒビット特性評
価条件（バイアス設定値、インヒビットマージンの判定
条件）下で、ゲート電圧とインヒビットＳ／Ｄ電圧との
関係（インヒビット特性）のゲート長依存性を評価し
た。

【００１９】図２３は、この評価結果を示すグラフであ
る。図２３に示すように、ＮＯＲ型セルのＭＯＮＯＳ型
不揮発性メモリを用いたプログラムディスターブ特性評
価において、インヒビットＳ／Ｄ電圧には最適領域が存
在し（図２３斜線部）、その上限は非選択セルＢの書き
込み状態でのディスターブ特性で制限され、下限は非選
択セルＡの消去状態でのディスターブ特性で制限される
ことが判明した。また、ＭＯＮＯＳ型不揮発性メモリで
は、非選択セルＢでのインヒビットＳ／Ｄ電圧の上限値
が短ゲート長化にともなって急速に低下するために、実
験に用いたチャネル形成領域の不純物濃度では、ゲート
長が０. ２μｍより短かくなるとディスターブマージン
が殆どなくなることが判明した。また、チャネル形成領
域の不純物濃度が本実験より低い場合には、より長いゲ
ート長領域からディスターブマージンが低下することも
分かった。これは、インヒビットＳ／Ｄ電圧の印加によ
り、ソースまたはドレインから空乏層がチャネル形成領
域へ延びて合体するため、チャネル形成領域上のほぼ全
領域でソース，ドレイン領域からの電界で蓄積電荷が電
荷蓄積手段から引き抜かれるからである。なお、上記問
題点はＭＯＮＯＳ型について示したが、例えばＭＮＯＳ
型等の電荷蓄積層が平面的に離散化している他の不揮発
性メモリについても、１トランジスタセルを実現するこ
とを困難とする同様な問題が存在している。

【００２０】一方、ＦＧ型不揮発性メモリにおけるイン
ヒビットＳ／Ｄ電圧の最適範囲は、ゲート長依存性は逆
で、即ち短ゲート長側においてゲート長が長いときより
上記最適範囲が拡大する方向にあり、広範なゲート長範
囲内で十分なインヒビットＳ／Ｄ電圧許容幅が確保され
ている。このＦＧ型とＭＯＮＯＳ型間の相違は、インヒ
ビットＳ／Ｄ電圧の最適範囲を決定するメカニズムが両
者で異なることを示唆するものである。

【００２１】上述した検討の結果、ＮＯＲ型不揮発性メ
モリにおいて、非選択ワード線、非選択ビット線に接続
された非選択セルのソースおよびドレインに印加可能な
電圧が短ゲート長化ととも急速に低下することを見い出
した。また、この検討に用いたＭＯＮＯＳ型不揮発性メ
モリにおいてゲート長０．２μｍ未満でプログラムディ
スターブマージンを確保できない理由は、ソースまたは
ドレインからチャネル形成領域への空乏層の広がりによ
り、その空乏層からの電界で電荷蓄積手段から電荷が引
き抜かれたためであることが分かった。この現象は、Ｏ
ＮＯ膜中の電荷トラップ等、電荷蓄積手段が平面的に離
散化されたメモリ素子に特有であり、通常のＦＧ型には
見られないことを確認した。この短ゲート長側でのマー
ジン低下は、ＯＮＯ膜をはじめとする、Ｓｉナノ結晶、
微細分割型フローティングゲート等の平面的に離散化さ
れた電荷保持媒体中の電子がトランジスタのチャネル形
成領域側に引き抜かれることにより生じると推定され
る。このため、チャネル垂直方向の電界の大きさが問題
となる。この垂直方向の電界がチャネル全面で生じると
きに、プログラムディスターブが著しくなる。これは、
インヒビット電圧を印加したときにソース及びドレイン
領域から空乏層が延びて、チャネル形成領域で合体する
程度の短チャネル領域で生じる。そこで、本検討では更
に２次元デバイスシミュレータを用いてチャネル垂直方
向の電界成分の大きさ、分布、その電界成分のゲート電
圧およびゲート長依存性等を調べた。その結果、電子を
引き抜く電界成分を減少させるにはｐ型の基板又はウエ
ルに対し正のゲート電圧（チャネル形成領域に対して逆
バイアス電圧）の印加が有効で、特にチャネル形成領域
が全面空乏化している極微細ゲート長側で効果的である
ことが予想どおり証明された。また、この正電圧印加に
より当該非選択セルについては大幅なディスターブマー
ジンの拡大が達成でき、他の非選択セルに対する改善余
地が生じることから、当該非選択セルと、同じ非選択ビ
ット線に接続されドレイン領域同士が共通接続された他
の非選択セルの書き込みディスターブをともに改善する
には、ゲート電極をチャネル形成領域に対して逆バイア
スすることが有効であるとの知見を得た。

【００２２】本発明の、又は本発明が好適に実施可能な
不揮発性メモリは、ゲート絶縁膜中の電荷蓄積手段が平
面的に離散化された記憶素子（メモリトランジスタ）を
有する。ここで、「電荷蓄積手段」とは、ゲート絶縁膜
内に形成され、そのゲート絶縁膜上のゲート電極への印
加電圧に応じてチャネル形成領域側との間で電荷をやり
取りし、電荷保持する電荷保持媒体をいう。また、「平
面的に離散化された電荷蓄積手段」とは、ＯＮＯ(Oxide
-Nitride-Oxide) 膜またはＮＯ(Nitride-Oxide) 膜等の
窒化膜バルクのキャリアトラップおよび酸化膜と窒化膜
界面付近に形成されたキャリアトラップ、シリコン等か
らなり粒径が１０ナノメータ（ｎｍ）オーダまたはそれ
以下の互いに絶縁されたナノ結晶、ポリシリコン等から
なり微細なドット状に分割され互いに絶縁された微細分
割フローティングゲート等をいう。

【００２３】本発明は、書き込み禁止電圧の設定に関す
るもので、そのマージン拡大を、書き込み時に、非選択
ワード線にチャネル形成領域に関して逆バイアスとなる
方向の電圧を印加した状態で、非選択なソース線および
ビット線等の共通線に（例えば、同一な）逆バイアス電
圧を印加して非選択セルＡ，Ｂの誤書き込みまたは誤消
去を禁止することにより達成するものである。ここで
「チャネル形成領域」とは、その表面側内部に電子また
は正孔が導電するチャネルが形成される領域をいう。
「チャネル形成領域」は、狭義には、例えば半導体基板
の表面部分のほか、基板内の表面側に形成されたウエ
ル、半導体基板面に形成したエピタキシャル成長層或い
はＳＯＩ(Silicon On Insulator)層などの一部をいい、
広義には当該半導体基板，ウエル，エピタキシャル成長
層，ＳＯＩ層全体をいう。また、「チャネル形成領域に
関して逆バイアスとなる方向」とは、チャネル形成領域
の電位を基準とした電圧印加がプラス側かマイナス側の
方向をいう。具体的には、チャネル形成領域の導電型が
ｐ型の場合の当該方向はプラス側、ｎ型の場合の当該方
向はマイナス側となる。さらに「共通線」とは、例えば
ビット線方向（列方向）の複数のメモリトランジスタ間
でソース領域またはドレイン領域を共通に直接接続する
か、容量結合する線をいい、例えばビット線やソース線
のほかに、いわゆるブースタプレート等が該当する。

【００２４】つぎに、本発明の実施形態を、更に具体的
に説明する。

【００２５】第１実施形態 本実施形態は、上記ゲート絶縁膜がＯＮＯ膜からなるＭ
ＯＮＯＳ型不揮発性メモリについてである。図１は、こ
のＭＯＮＯＳ型メモリトランジスタの素子構造を示す断
面図、図２は本発明のＭＯＮＯＳ型不揮発性メモリ装置
の要部構成を示す回路図である。

【００２６】図中、符号１はｎ型またはｐ型の導電型を
有するシリコンウェーハ等の半導体基板、１ａはチャネ
ル形成領域、２および４は当該メモリトランジスタのソ
ース領域およびドレイン領域を示す。本例の「チャネル
形成領域」は、基板１内でソース領域２およびドレイン
領域４に挟まれた部分が該当する。また、ソース領域２
及びドレイン領域４は、チャネル形成領域１ａと逆導電
型の不純物を高濃度に半導体基板１に導入することによ
り形成された導電率が高い領域であり、種々の形態があ
る。通常、ソース領域２及びドレイン領域４のチャネル
形成領域１ａに臨む基板表面位置に、ＬＤＤ(Lightly D
oped Drain) と称する低濃度不純物領域を具備させるこ
とが多い。

【００２７】チャネル形成領域１ａ上には、ゲート絶縁
膜６を介してメモリトランジスタのゲート電極８が積層
されている。ゲート電極８は、一般に、ｐ型またはｎ型
の不純物が高濃度に導入されて導電化されたポリシリコ
ン(doped poly-Si) 、又はdoped poly-Si と高融点金属
シリサイドとの積層膜からなる。

【００２８】本実施形態におけるゲート絶縁膜６は、下
層から順に、トンネル絶縁膜１０，窒化膜１２，トップ
酸化膜１４から構成されている。トンネル絶縁膜１０
は、例えば熱酸化により形成された酸化シリコン（Ｓｉ
Ｏ2 ）からなり、この絶縁膜内を電子が直接トンネリン
グにより伝導する。また、ＭＯＮＯＳ型ではトンネル絶
縁膜１０と窒化膜１２の一部とで形成される三角ポテン
シャルは電子が実効的にトンネルする領域となり、その
内部の電子伝導がモディファイドＦＮ(Modified Fowele
r Nordheim) トンネリングを利用して行われる。トンネ
ル絶縁膜１０の膜厚は、使用用途に応じて２．０ｎｍか
ら３．６ｎｍの範囲内で決めることができ、ここでは
２．８ｎｍに設定されている。本例におけるトンネル絶
縁膜１０の少なくとも表面部は、熱窒化処理され窒化酸
化層１０ａが薄く形成されている。窒化膜１２は、例え
ば５．０ｎｍの窒化シリコン（Ｓｉ_x Ｎ_y （０＜ｘ＜
１，０＜ｙ＜１））膜から構成されている。トップ酸化
膜１４は、窒化膜１２との間に深いキャリアトラップを
高密度に形成する必要があり、このため成膜後の窒化膜
を熱酸化して形成される。トップ酸化膜１４がＣＶＤで
形成された場合は熱処理によりこのトラップが形成され
る。トップ酸化膜１４の膜厚は、ゲート電極８からのホ
ールの注入を有効に阻止してデータ書換可能な回数の低
下防止を図るために、最低でも３．０ｎｍ、好ましくは
３．５ｎｍ以上が必要である。

【００２９】つぎに、このような構成のメモリトランジ
スタの製造方法例を、ゲート絶縁膜工程を中心に簡単に
述べる。まず、基本的な製造方法の大まかな流れを説明
すると、用意した半導体基板１に対し素子分離領域の形
成、ウエルの形成、ゲートしきい値電圧Ｖth調整用のイ
オン注入等を必要に応じて行った後、半導体基板１の能
動領域上にゲート絶縁膜６を介してゲート電極８を積層
し、これと自己整合的にソース・ドレイン領域２，４を
形成し、層間絶縁膜の成膜とコンタクト孔の形成を行
い、ソース・ドレイン電極形成、及び必要に応じて行う
層間絶縁層を介した上層配線の形成およびオーバーコー
ト成膜と窓開け工程等を経て、当該不揮発性メモリトラ
ンジスタを完成させる。

【００３０】上記ゲート絶縁膜６の形成工程では、ま
ず、窒素中に希釈酸素を混入した雰囲気中での短時間熱
酸化法（ＲＴＯ法）でシリコン基板１を熱酸化して、ト
ンネル絶縁膜１０（最終厚み２．８ｎｍ）を形成する。
つぎに、アンモニア雰囲気中でトンネル絶縁膜１０に対
し短時間熱窒化処理（ＲＴＮ処理）を、例えば炉温度１
０００℃、処理時間１分の条件で行う。つぎに、減圧Ｃ
ＶＤ法で窒化膜１２を最終膜厚が５．０ｎｍとなるよう
に、これより厚めに堆積する。このＣＶＤは、例えば、
ジクロロシラン（ＤＣＳ）とアンモニアを混合した導入
ガスを用い、基板温度６５０℃で行う。この熱酸化膜上
の窒化シリコン膜形成では、必要に応じて、予め、出来
上がり膜表面の荒さの増大を抑止するため下地面の前処
理（ウェーハ前処理）及び成膜条件を最適化するとよ
い。この場合、ウェーハ前処理を最適化していないと窒
化シリコン膜の表面モフォロジーが悪く正確な膜厚測定
ができないことから、このウェーハ前処理を充分に最適
化した上で、次の熱酸化工程で膜減りする窒化シリコン
膜の減少分を考慮した膜厚設定を行う。形成した窒化シ
リコン膜表面を熱酸化法により酸化して、トップ酸化膜
１４（３．５ｎｍ）を形成する。この熱酸化は、例えば
Ｈ₂ Ｏ雰囲気中で炉温度９５０℃で行う。これにより、
トラップレベル（窒化シリコン膜の伝導帯からのエネル
ギー差）が２．０ｅＶ以下の程度の深いキャリアトラッ
プが約１〜２×１０¹³／ｃｍ² の密度で形成される。ま
た、窒化膜１２が１ｎｍに対し熱酸化シリコン膜（トッ
プ酸化膜１４）が１．６ｎｍ形成され、この割合で下地
の窒化膜厚が減少し、窒化膜１２の最終膜厚は５ｎｍと
なる。

【００３１】本例の不揮発性メモリでは、図２に示すよ
うに、上記構成のメモリトランジスタ１個でＮＯＲ型セ
ルアレイのメモリセルが構成されている。ＮＯＲ型セル
アレイでは、メモリトランジスタＭ１１〜Ｍ２２が行列
状に配置され、これらトランジスタ間が前記図２２と同
様にワード線、ビット線および分離型ソース線によって
結線されている。また、前記図２２と同様に、セルＡ〜
Ｃ及びセルＳを定義した。なお、図２では４セル分を示
すが、実際のセルアレイは同様な繰り返し配置、結線に
よって構成されている。

【００３２】本発明における不揮発性メモリでは、少な
くとも非選択なビット線およびソース線に接続され、非
選択メモリトランジスタの前記ソース領域２及びドレイ
ン領域４（図１）に対し、前記チャネル形成領域１ａと
のｐｎ接合に逆バイアスを印加する書き込みインヒビッ
ト電圧供給回路２０と、少なくとも非選択なワード線に
接続され、前記ゲート電極８に素子形成領域を基準とす
る電圧を印加する非選択ワード線バイアス回路２２とを
有する。これら電圧供給回路２０，２２は、選択セルの
プログラムに先立って、非選択ワード線にチャネル形成
領域１ａに関し逆バイアスとなる方向の所定電圧、例え
ば正の電圧（以下、単に正バイアス電圧ともいう）を印
加し、次いで、ソース領域２およびドレイン領域４に前
記チャネル形成領域１ａ対し逆バイアスとなる電圧（以
下、単に逆バイアス電圧という）を印加することによ
り、プログラムディスターブマージンの大幅な改善を行
うものである。なお、この書き込みインヒビット電圧供
給回路２０は、メモリトランジスタのソース領域２とド
レイン領域４との双方に同時に同一な逆バイアス電圧を
付与することを前提として以下の説明を進めるが、本発
明では、逆バイアス電圧は同一電圧に限定されず、また
ソース領域２とドレイン領域４の何れか一方に逆バイア
ス電圧を付与し、他方をオープンとするようにしてもよ
い。また、ソース線とビット線で異なる電圧を印加する
ことも可能である。

【００３３】このような構成の不揮発性メモリにおい
て、選択セルＳにデータを書き込む際、非選択ワード線
バイアス回路２２により、非選択ワード線ＷＬ２に基板
電位０Ｖのときは所定の電圧、例えば３．５Ｖを印加す
る。また、書き込みヒンヒビット電圧供給回路２０によ
り、非選択ソース線ＳＬ２および非選択ビット線ＢＬ２
に基板電位０Ｖのときは所定の逆バイアス電圧、例えば
５Ｖを印加し、選択ソース線ＳＬ１および選択ビット線
ＢＬ１を電位０Ｖで保持する。この状態で、選択ワード
線ＷＬ１にプログラム電圧（例えば、１０Ｖ〜１２Ｖ）
を印加すると、選択セルＳのメモリトランジスタＭ１１
では、その電荷蓄積手段に基板１のチャネル形成領域１
ａ全面から電荷がトンネリング注入され、しきい値電圧
Ｖthが変化してデータが書き込まれる。なお、バイアス
電圧印加の順序は、上述のように正バイアス電圧印加、
逆バイアス電圧印加、プログラム電圧印加の順で行う
と、非選択セルＢがディスターブを受けにくく好まし
い。

【００３４】本発明における逆バイアス電圧と非選択ワ
ード線のバイアス電圧（正バイアス電圧）は、望ましく
は、絶対値で比較すると逆バイアス電圧のほうが大きく
設定される。この両バイアス電圧の値に応じて、上記書
き込み時に非選択セルＡは弱い書き込み状態になり、非
選択セルＢは弱い消去状態におかれるが、後で詳述する
ように非選択ワード線のバイアス電圧印加によって、逆
バイアス電圧のディスターブマージンが特に上限側で大
幅に拡大されることから、両非選択セルともに、この書
き込み時のディスターブ（プログラムディスターブ）を
有効に防止することができる。なお、非選択セルＣにつ
いても、基板電圧０Ｖでは弱い書き込み状態になること
から、このプログラムディスターブ防止を考慮して前記
非選択ワード線のバイアス電圧の値を決める必要があ
る。

【００３５】〔インヒビットＳ／Ｄ電圧最適範囲のゲー
ト長依存性〕上述した書き込み時のバイアス条件下で非
選択セルＡ及びＢについて、図２３と同様なインヒビッ
トＳ／Ｄ電圧最適範囲のゲート長依存性を測定した。こ
の結果を図３に示す。なお、この測定におけるパルス電
圧印加条件および判定条件は、図２４に示したものと同
じとした。この結果、非選択ワード線のバイアス電圧を
３. ５Ｖ印加することにより、インヒビットＳ／Ｄ電圧
の最適範囲の上限は広いゲート長範囲で７. ５Ｖ以上に
なっていることが分かった。また、後で図７に関して述
べるように、非選択ワード線には長ゲート長のときは
４．２Ｖ、ゲート長０．２μｍ以下ではさらに大きな電
圧の印加が可能であるので、さらにインヒビットＳ／Ｄ
電圧の上限値は増加する。以上より、図２３で示されて
いた０. ２μｍよりも短ゲート側でのインヒビットＳ／
Ｄ電圧が殆ど確保できないといった問題が大幅に改善さ
れた。また、図３では０. １８μｍまでのデータしか示
していないが、さらにゲート長が短い領域においても、
非選択ワード線にバイアス電圧を印加することによりイ
ンヒビットＳ／Ｄ電圧が大幅に改善されることを確認し
た。さらに、後述するように、書き込み状態のしきい値
電圧を２Ｖより２．５Ｖに増加した場合であっても、非
選択ワード線に正バイアス電圧を印加することにより、
非選択セルＢのディスターブ特性が大幅に改善されるこ
とを確認した。これらの結果は、非選択ワード線にチャ
ネル形成領域１ａに関して逆バイアスとなる方向の電圧
を印加することが、インヒビットＳ／Ｄ電圧のマージン
確保の点で、０. １８μｍ世代以降のＭＯＮＯＳ型メモ
リトランジスタにおいても十分であることを示すもので
ある。

【００３６】このインヒビットＳ／Ｄ電圧を高く設定で
きることは、非選択セルＡのプログラムディスターブマ
ージンを拡大する。また、非選択セルＡのプログラムデ
ィスターブマージンを同じとすれば、それだけ選択ワー
ド線電圧、即ちプログラム電圧を上げる余地が生じるこ
となる。

【００３７】〔チャネル垂直方向の電界分布強度〕上述
したように、プログラムディスターブマージンの大幅な
改善がＭＯＮＯＳ型に特有でゲート長が短いほど改善効
果が大きいこと、及び、この改善が起こるバイアス条件
がチャネルを空乏化する電界印加方向であることから、
チャネル形成領域内の電界分布を調べることが重要であ
る。また、プログラムディスターブによって、しきい値
電圧の減少量を検討する場合、ＯＮＯ膜に印加されるチ
ャネル垂直方向の電界の向きと大きさが重要となる。

【００３８】そこで、２次元デバイスシミュレーション
技術を用いて、ＭＯＮＯＳ型トランジスタの電界分布の
ゲート長依存性のシミュレーションを行なった。その結
果、ソースとドレインの双方を逆バイアスする場合に
は、そのバイアス電圧がチャネル中央部に影響して、Ｏ
ＮＯ膜のトラップから電荷が抜ける方向に働く負のチャ
ネル垂直方向電界が発生し、そのチャネル垂直方向の電
界強度がゲートエッジ部下で最大になることが判った。
また、ゲート電圧が一定の場合、この最大電界はゲート
長依存性を示さないが、ゲート長が短くなるにつれてゲ
ート中心部の電界の向きがＯＮＯ膜でトラップされた電
子を保持する方向から電子を引き抜く方向に変化してい
ることがシミュレーションでも示された。

【００３９】図４は、ゲート長Ｌｇが０．１８μｍ，ソ
ース電圧ＶS およびドレイン電圧ＶD が４Ｖでのチャネ
ル垂直方向の電界強度Ｅy のゲート電圧依存性を示す。
この図４から、Ｅy がゲートエッジ部下で電荷が抜ける
方向（Ｅy の負方向）に最大になっていることが分か
る。また、ゲートに電圧Ｖg を印加した場合、チャネル
垂直方向電界Ｅy はすべての領域でゲートバイアス電圧
の影響を受け、特にゲートエッジ下の最大電界はゲート
電圧を大きくするとＯＮＯ膜でトラップされた電子を引
き抜く方向に働く電界の大きさを減少させる傾向、即ち
Ｅy が正側にシフトすることが明らかにされた。

【００４０】このようにＭＯＮＯＳ型不揮発性メモリで
は、非選択ワード線に正バイアス電圧を印加した場合、
ソース及びドレイン印加電圧によるチャネル形成領域へ
の高電界が実効的に低減される作用を持つ。この結果と
して、ＯＮＯ膜に加わる電界が低減され電荷が抜けにく
くなることが、特に短ゲート長領域でインヒビットＳ／
Ｄ電圧の最適領域が正側に拡大される要因である。

【００４１】一方、ＦＧ型においては電荷蓄積手段が平
面方向に導電性をもっているため、ソース領域またはド
レイン領域と浮遊ゲートとの間のオーバーラップ部分で
の電圧により蓄積電荷が引き抜かれる。ＦＧ型不揮発性
メモリトランジスタでは、ゲート長が長いほうが浮遊ゲ
ートとチャネル形成領域の中性部分との容量が大きく、
上記オーバーラップ部分の電圧も大きくなるので、ディ
スターブ現象が著しい。従って、ＭＯＮＯＳ型における
電荷を引き抜く方向の電界がゲート長依存性の前記シミ
ュレーション結果と異なり、ゲート長を短くしていった
場合、ＦＧ型では電界のかかりかたがＭＯＮＯＳ型より
緩やかとなる。このような電界のかかりかたの相違は、
図２３の説明で指摘したようにＦＧ型不揮発性メモリに
おけるインヒビットＳ／Ｄ電圧の最適範囲が短ゲート長
側で拡大する傾向を示す要因であると考えられる。

【００４２】以上の結果を総合的に勘案すると、ＭＯＮ
ＯＳ型ではソース・ドレインを逆バイアスした場合、短
ゲート長で空乏層が広がりチャネル形成領域が中心部ま
で空乏化する。これが、図２３に示すインヒビットＳ／
Ｄ電圧の最適範囲の上限が短ゲート長側で低下し、非選
択セルＢのインヒビット電圧を低下させることと深く関
係する。

【００４３】〔インヒビットＳ／Ｄ電圧のゲート電圧依
存性〕図５に、ゲート長が０. ２μｍより短い領域での
インヒビットＳ／Ｄ電圧の上限値と非選択ワード線に印
加した正のゲートバイアス電圧（以下、単にゲート電圧
ともいう）との関係を示した。ゲート電圧が大きくなる
につれて、インヒビットＳ／Ｄ電圧の上限値は単調に増
加している。また、インヒビットＳ／Ｄ電圧の上限値は
あるゲート電圧で急激に増加する傾向を示している。イ
ンヒビットＳ／Ｄ電圧の上限値のゲートバイアス電圧依
存性では、弱いゲート長依存性を有する。図６に、書き
込み状態のＶthが２．５Ｖの場合でのインヒビットＳ／
Ｄ電圧の上限値とゲート電圧との関係を示した。この場
合も、インヒビットＳ／Ｄ電圧の上限値はゲート電圧が
大きくなるにつれて増大する傾向を示した。インヒビッ
トＳ／Ｄ電圧の上限値が７．５Ｖ以上になるゲート電圧
は３．７Ｖであった。このゲートバイアス電圧は、後で
述べるように、インヒビットゲート電圧に対して十分な
マージンがあることが分かった。

【００４４】〔非選択セルＣのインヒビットゲート電圧
のゲート長依存性〕図７に、非選択セルＣのインヒビッ
トゲート電圧のゲート長依存性を示した。ここで、イン
ヒビットゲート電圧とは、ゲート電圧印加により非選択
セルＣに誤書き込みないし誤消去が生じないゲート電圧
の上限値をいう。非選択セルＣにおいても、インヒビッ
トゲート電圧はゲート長依存性を示し、ゲート長が短い
領域で若干増加する傾向を示している。図７より、プロ
グラム電圧が１０Ｖの場合、平均的なインヒビットゲー
ト電圧は４. ２Ｖ〜４．７Ｖであることが分かった。こ
の値によって、各ゲート長の場合の非選択ワード線に印
加可能なゲート電圧（Ｖｇ＝１０Ｖの場合）の上限値が
決められている。非選択セルＢについての前記図３で
は、０．２μｍ以下の領域で同じインヒビットＳ／Ｄ電
圧を得るために非選択ワード線に印加すべき電圧（ゲー
トバイアス電圧）はゲート長が短くなるに従って若干増
加していた。これに対し、当該非選択セルＣでは、図７
に示すように、非選択ワード線に印加可能なインヒビッ
トゲート電圧はゲート長が短くなるにつれて若干増大す
る傾向を示した。これは、非選択セルＢとＣ間で、イン
ヒビットゲート電圧の許容範囲が拡大する方向が一致す
ることを示したものである。したがって、この結果によ
り、０. １８μｍ以降の世代において、非選択セルＢの
インヒビットＳ／Ｄ電圧の最適範囲を拡大するために非
選択ワード線に印加するゲートバイアス電圧の範囲と、
非選択セルＣのプログラムディスターブ特性を劣化させ
ないインヒビットゲート電圧範囲との最適範囲のマージ
ンがゲート長が短くなるにしたがって縮小しないことを
確認できた。

【００４５】以上より、非選択ワード線に例えば正のバ
イアス電圧を印加することにより、０. ２μｍより短ゲ
ート長側のプログラムディスターブマージンが大幅に改
善され、少なくともゲート長が０. １８μｍのＭＯＮＯ
Ｓ型メモリセルの書き込み動作信頼性が向上しているこ
とが実験により確かめられた。同様に、ゲート長が０．
１３μｍのＭＯＮＯＳ型メモリセルについても検討し、
その結果、基本的には０．１８μｍ世代と同様にプログ
ラムディスターブマージン改善が可能な結果を得た。そ
の一例として、図８にインヒビットＳ／Ｄ電圧（書き込
み状態のＶth：２．５Ｖ）の上限値とゲートバイアス電
圧との関係を０．１８μｍ世代と比較して示す。ゲート
長が０．１３μｍの世代は、０．１８μｍ世代と比較し
て短チャネル効果に起因した種々の問題点を解決するた
めにトランジスタの各パラメータが設計値で異なる。と
くに、０．１３μｍの世代のトランジスタは、そのチャ
ネル形成領域の不純物濃度を、より高くしている。しか
し、図８に示すグラフの基本的な傾向、即ちインヒビッ
トＳ／Ｄ電圧の上限値がゲート電圧とともに増大するこ
とは、０．１３μｍ世代と０．１８μｍ世代で同じであ
った。ただし、インヒビットＳ／Ｄ電圧の上限値が７．
５Ｖ以上となるゲート電圧は、０．１３μｍ世代では
４．５Ｖであり、０．１８μｍ世代での値（３．７Ｖ）
より増大している。これは、０．１３μｍ世代ではより
チャネル長が短くなったことから、インヒビットＳ／Ｄ
電圧に対して、チャネル形成領域が空乏化しやすくなっ
たためである。図９に、プログラム電圧をパラメータと
した場合のインヒビットゲート電圧のゲート長依存性を
示す。インヒビットゲート電圧は、ゲート長０．１３μ
ｍで５Ｖ（プログラム電圧１０Ｖ）あるいは６Ｖ（プロ
グラム電圧１１．５Ｖ）であり、非選択ワード線に印加
する電圧４．２Ｖ（プログラム電圧１０Ｖ）、同電圧
４．５Ｖ（プログラム電圧１１．５Ｖ）に対して十分に
マージンがあることが分かった。以上より、ゲート長
０．１３μｍ世代においても、本発明が十分に適用可能
であることが実証できた。また、インヒビットＳ／Ｄ電
圧の上限値が７．５Ｖとなるゲート印加電圧とインヒビ
ットゲート電圧との間のマージンが十分にとれることが
判った。さらに、例えば０．１０μｍ等の更なる微細ゲ
ート長領域において本発明を適用しても、インヒビット
Ｓ／Ｄ電圧のマージンが実用上十分とれることも分かっ
た。

【００４６】〔非選択セルＡのディスターブ特性とプロ
グラム速度の関係〕つぎに、非選択セルＡのディスター
ブ特性とプログラム速度の関係についても検討した。先
の図３に示すように、インヒビットＳ／Ｄ電圧の下限は
プログラム電圧で制限されている。図１０に、プログラ
ムディスターブ特性のマージンを制限している非選択セ
ルＡのゲートバイアス電圧（プログラム電圧）をパラメ
ータとした場合のインヒビットＳ／Ｄ電圧のゲート長依
存性を示した。プログラム電圧を１０Ｖから１２Ｖに変
化させた場合、インヒビットＳ／Ｄ電圧の下限は１１Ｖ
以上では殆ど変化せず、このプログラム電圧範囲ではい
ずれのゲート長においても５Ｖ以下であることが分かっ
た。一方、インヒビットＳ／Ｄ電圧の上限は、先に記述
したように、非選択セルＢによって律束され、非選択ワ
ード線に正電圧（３．５Ｖ）を印加した場合、７. ５Ｖ
以上にまで上昇することが分かっている。したがって、
プログラム電圧を１２Ｖにした場合も非選択セルのプロ
グラムディスターブ特性のマージンは充分とれることが
分かった。この測定時のプログラム電圧を１２Ｖにした
場合の書き込み時間（パルス印加時間）は０．１ｍｓで
あり、従って、０. １ｍｓと短いプログラム時間での高
速書き込みにおいても良好なディスターブ特性が期待で
きることが判明した。

【００４７】図１１は、この不揮発性メモリの書き込み
／消去特性を示すグラフである。また、図１２には、図
１１から読み取ったデータをもとに、しきい値電圧Ｖth
が１Ｖと２Ｖにおけるプログラム電圧とプログラム時間
との関係を示している。図１２から、ＭＯＮＯＳ型不揮
発性メモリでは、プログラム電圧を１Ｖ増加させるだけ
でプログラム速度が約１０倍改善されることが分かる。
したがって、プログラム電圧を１０Ｖより１２Ｖにする
ことで、書き込み速度が約１００倍改善されることが判
明した。このような顕著な効果はＦＧ型では見られない
ことから、本発明によるディスターブ特性の改善がもた
らす大きな利点の一つとなっている。

【００４８】以上は、本発明によるディスターブ関連の
特性評価・検討結果を述べてきた。このほか、本発明に
おいてソースおよびドレインを逆バイアスする際に耐圧
（接合耐圧）に問題はないかを調べ、また主要デバイス
特性についても確認しておく必要がある。

【００４９】〔メモリトランジスタの耐圧〕図１３に、
ゲート電圧０Ｖの場合の電流−電圧特性について書き込
み状態及び消去状態の両者の場合について示した。この
結果、接合の降伏電圧は約１０Ｖで、書き込み状態、消
去状態に依存しないことが分かった。しかし、３Ｖ〜５
Ｖ付近のサブブレークダウン領域における立ち上がり電
圧は書き込み状態と消去状態で異なることが分かる。

【００５０】図１４に、書き込み状態における電流−電
圧特性のゲート電圧依存性を示した。降伏電圧はゲート
電圧依存性を示さず、サブブレークダウン領域における
立ち上がり電圧はゲート電圧依存性を示した。サブブレ
ークダウン領域はゲートエッジ部のドレイン／ソース領
域表面でのバンド間トンネル現象に起因していると推定
されるが、電流レベルが小さいため、ここでは問題にな
らないと考えられる。また、約１０Ｖの降伏電圧もイン
ヒビットＳ／Ｄ電圧の上限が７. ５Ｖ程度であるため、
インヒビット特性に直接的に影響することはないと考え
られる。以上より、０．１８μｍＭＯＮＯＳ型メモリト
ランジスタにおいて、その接合耐圧はプログラムディス
ターブ特性の制限要因とはならないことが分かった。

【００５１】〔主要デバイス特性〕図１５に、書き込み
状態、消去状態での電流−電圧特性を示す。ゲート電圧
０Ｖの場合、ドレイン電圧１. ５Ｖでの非選択セルの電
流値は約１ｎＡであった。この場合の読み出し電流は１
０μＡ以上であるため、非選択セルの誤読み出しが生じ
ることはないと考えられる。したがって、ゲート長０．
１８μｍのＭＯＮＯＳ型メモリトランジスタにおいて読
み出し時のパンチスルー耐圧のマージンは十分あること
が分かった。また、ゲート電圧１. ５Ｖでのリードディ
スターブ特性も評価したが、３×１０⁸ ｓｅｃ以上の読
み出し時間が可能であった。

【００５２】図１６に、書き込み条件（プログラム電
圧：１１. ５Ｖ、プログラム時間：０．７ｍｓｅｃ）、
消去条件（消去時ゲート電圧：−７Ｖ、消去時間：１０
０ｍｓｅｃ）でのデータ書き換え特性を示す。データ書
換回数は、キャリアトラップが空間的に離散化されてい
るために良好で、１×１０⁶ 回を満足することが分かっ
た。また、データ保持特性は１×１０⁶ 回のデータ書き
換え後で８５℃、１０年を満足した。

【００５３】以上より、０. １８μｍ世代のＭＯＮＯＳ
型不揮発性メモリトランジスタとして充分な特性が得ら
れていることを確かめることができた。

【００５４】以下、本発明を適用可能なセル構造例とし
ての微細ＮＯＲ型セル構造と、ビット線及び／又はソー
ス線が階層化されたセル方式例とを説明する。

【００５５】〔自己整合技術と蛇行ソース線を用いた微
細ＮＯＲ型セル〕図１７に、自己整合技術と蛇行ソース
線を用いた微細ＮＯＲ型セルアレイの概略平面図を示
す。この微細ＮＯＲ型セルアレイ７０では、図示せぬｐ
ウエルの表面に縦帯状のトレンチまたはＬＯＣＯＳなど
素子分離領域７１が等間隔でビット方向（図１７の縦方
向）に配置されている。素子分離領域７１にほぼ直交し
て、各ワード線ＷＬ_m-2 ，ＷＬ_m-1 ，ＷＬ_m ，ＷＬ_m+1
が等間隔に配線されている。このワード線構造は、例え
ば図１と同様に、トンネル絶縁膜，窒化膜，トップ酸化
膜及びゲート電極の積層膜から構成されている。

【００５６】各素子分離領域の間隔内の能動領域におい
て、各ワード線の離間スペースに、例えばｎ型不純物が
高濃度に導入されてソース領域とドレイン領域とが交互
に形成されている。このソース領域とドレイン領域は、
その大きさがワード方向（図１７の横方向）にはトレン
チまたはＬＯＣＯＳ等の素子分離領域７１の間隔のみで
規定され、ビット方向にはワード線間隔のみで規定され
る。したがって、ソース領域とドレイン領域の大きさと
配置のばらつきに関し、マスク合わせの誤差が殆ど導入
されないことから、極めて均一に形成されている。

【００５７】各ワード線の周囲は、サイドウォールを形
成するだけで、ソース領域とドレイン領域とに対し、ビ
ット線接続用のコンタクト孔とソース線接続用のコンタ
クト孔とが２度のセルフアラインコンタクト技術を同時
に転用しながら形成される。しかも、上記プロセスはフ
ォトマスクが不要となる。したがって、先に述べたよう
にソース領域とドレイン領域の大きさや配置が均一な上
に、これに対して２次元的に自己整合して形成されるビ
ット線またはソース線接続用のコンタクト孔の大きさも
極めて均一となる。また、上記コンタクト孔はソース領
域とドレイン領域の面積に対し、ほぼ最大限の大きさを
有している。

【００５８】その上でビット方向に配線されているソー
ス線ＳＬ_n-1 ，ＳＬ_n ，ＳＬ_n+1 は、ドレイン領域を避
けながら素子分離領域７１上とソース領域上に蛇行して
配置され、上記ソース線接続用のコンタクト孔を介し
て、下層の各ソース領域に接続されている。ソース線上
には、第２の層間絶縁膜を介してビット線ＢＬ_n-1 ，Ｂ
Ｌ_n ，ＢＬ_n+1 が等間隔で配線されている。このビット
線は、能動領域上方に位置し、ビット線接続用のコンタ
クト孔を介して、下層の各ドレイン領域に接続されてい
る。

【００５９】このような構成のセルパターンでは、上記
したように、ソース領域とドレイン領域の形成にマスク
合わせの影響を受けにくく、また、ビット線接続用のコ
ンタクト孔とソース線接続用のコンタクト孔が、２度の
セルフアライン技術を一括転用して形成されることか
ら、コンタクト孔がセル面積縮小の制限要素とはなら
ず、ウエハプロセス限界の最小線幅Ｆでソース配線等が
でき、しかも、無駄な空間が殆どないことから、６Ｆ²
に近い非常に小さいセル面積が実現できる。なお、この
セル構造においても、先に記述した本実施形態に係る非
選択セルの誤書き込み及び／又は誤消去の禁止オペレー
ションが適用される。すなわち、プログラム時に非選択
ワード線に正バイアス電圧を印加し、非選択ビット線／
ソース線にチャネル形成領域に対して逆バイア方向の電
圧を印加した後、選択ワード線にプログラム電圧を印加
する。

【００６０】〔ビット線及び／又はソース線が階層化さ
れたＮＯＲ型セル〕図１８に、ビット線及びソース線が
階層化された分離ソース型の微細ＮＯＲ型セルアレイの
回路構成を示す。単位ユニットは、サブビット線ＳＢＬ
とサブソース線ＳＳＬとの間に並列に挿入（接続又は結
合）された複数の単位セルトランジスタＭ11〜Ｍ1n又は
Ｍ21〜Ｍ2nと、サブ配線ＳＢＬ, ＳＳＬをメインの配線
（ビット線ＢＬ1,ＢＬ2 又はソース線ＳＬ1,ＳＬ2 ）に
それぞれ接続する２個の選択トランジスタＳ11, Ｓ12又
はＳ21, Ｓ22とから構成されている。

【００６１】その特徴は、第１にビット線とソース線が
階層化されていること、第２にサブ配線を拡散層で構成
した疑似コンタクトレス構造を有すること、第３にチャ
ネル全面書き込み、チャネル全面消去のオペレーション
を採用していることである。配線の階層化に関しては、
ドレイン側の選択トランジスタＳ11又はＳ21が非選択の
単位ユニットをメインのビット線ＢＬ1,ＢＬ2 から切り
離すため、メインビット線の容量が著しく低減され、高
速化, 低消費電力化に有利である。また、ソース側の選
択トランジスタＳ12又はＳ22の働きで、サブソース線Ｓ
ＳＬをメインソース線ＭＳＬから切り離して、低容量化
することができる。疑似コンタクトレス構造を採用する
ことにより、ＮＯＲ型セルの単位面積を小さくすること
ができる。さらに、トレンチ分離技術、自己整合作製技
術（例えば、上記微細ＮＯＲ型セルで用いた自己整合コ
ンタクト形成技術）等を用いることにより、６Ｆ² （Ｆ
は最小デザインルール）を達成可能である。サブビット
線ＳＢＬまたはサブソース線ＳＳＬは拡散層、またはサ
リサイドを張り付けた拡散層で形成し、メインビット線
ＢＬ1,ＢＬ2 はメタル配線を用いる。

【００６２】チャネル全面の書き込み／消去オペレーシ
ョンを用いることにより、ドレインまたはソース拡散層
でのバンド間トンネル電流を抑止するための２重拡散層
構造を用いる必要がないため、拡散層から蓄積電荷を引
く抜くオペレーションと比較して、メモリトランジスタ
のソース／ドレイン拡散層のスケーリング性に優れる。
その結果として、セルの微細化スケーリング性が優れ、
このため、より微細なゲート長のメモリトランジスタを
実現することができる。

【００６３】この回路構成のセルにおいても、先に記述
した本実施形態に係る非選択セルの誤書き込み及び／又
は誤消去の禁止オペレーションが、ほぼ同様に適用され
る。すなわち、プログラム時に非選択ワード線に正バイ
アス電圧を印加し、チャネル形成領域に対して逆バイア
方向となるインヒビットＳ／Ｄ電圧をメインビット線／
メインソース線に印加した状態で、選択ワード線にプロ
グラム電圧を印加する。なお、ビット線またはソース線
を階層化した他の構造、例えばＤＩＮＯＲ型、いわゆる
ＨｉＣＲ型と称されソース線を隣接する２つのソース領
域で共有した分離ソース型のセルアレイから構成される
微細ＮＯＲ型セルの場合であっても、本発明を適用する
ことは可能である。

【００６４】本実施形態では、非選択ワード線に例えば
正のバイアス電圧を印加することにより、非選択ワード
線、非選択ビット線双方に接続された非選択セルＢのイ
ンヒビットＳ／Ｄ電圧の上限を上げ、プログラムディス
ターブマージンを大きくできることを、０．１８μｍ世
代のＭＯＮＯＳ型不揮発性メモリにおいて実験的に確認
することができた。この効果のゲート長依存性も調べた
結果、ゲート長が０.２μｍより短い領域において特に
顕著であった。この改善効果は、ゲート電圧０Ｖの従来
の場合ではチャネル形成領域が逆バイアス電圧により空
乏化して、トランジスタのチャネル形成領域においてＯ
ＮＯ膜内の保持電荷が基板側に引き抜かれる方向の電界
成分が増大しており、これをゲート電圧をチャネル形成
領域に対し逆バイアス方向（本実施形態では、正方向）
にバイアスする電圧の印加によって低減することによる
ことを種々の実験データから実証することができた。こ
のインヒビットＳ／Ｄ電圧の上限を上げることは、これ
により同じ非選択ビット線に接続された非選択セルＡの
プログラムディスターブマージンを拡大することも分か
った。また、トランジスタの耐圧を実験的に検討した結
果、トランジスタ耐圧はインヒビットＳ／Ｄ電圧より大
きく、プログラムインヒビット特性の制限要因にはなら
ないことが分かった。主要デバイス特性への影響がない
ことも確認した。これらプログラムディスターブマージ
ンの拡大を示すデータは、０．１８μｍ世代以降のゲー
ト長のＭＯＮＯＳ型メモリトランジスタにもその原理か
ら適用できる。

【００６５】非選択セルＡのプログラムディスターブマ
ージンが拡大することによって、プログラム電圧を通常
の１０Ｖより１２Ｖまで増加しても、プログラムディス
ターブ特性、特にインヒビットＳ／Ｄ電圧のマージンが
十分とれることがわかり、これにより書き込み速度の高
速化が可能になった。ＭＯＮＯＳ型の場合書き込み速度
は１Ｖ増加で約１０倍改善され、したがってプログラム
電圧を１０Ｖより１２Ｖにすることで、書き込み速度が
約１００倍改善された。

【００６６】このようなプログラムディスターブマージ
ンの拡大によって、メモリセルのトランジスタ数を単一
とした１トランジスタセルの実現が容易化される。この
実現のためには、ディスターブマージン拡大のほか、メ
モリトランジスタのしきい値電圧をデプリーションにな
らないエンハンス型メモリセルとする必要があるが、プ
ログラム電圧の増大余地が生じたことによって同じプロ
グラム速度ならトンネル絶縁膜を厚くでき、これにより
データ保持特性及びリードディスターブ特性が改善さ
れ、この面でも１トランジスタセルが実現しやすくなっ
た。

【００６７】１トランジスタセルでは、選択トランジス
タをメモリセルごとに配置する必要がなく、セル面積縮
小、ひいてはチップ面積縮小によるコスト低減、大容量
化がが図れる。この結果、ＦＧ型不揮発性メモリのＮＯ
Ｒ型、ＡＮＤ型、ＮＡＮＤ型あるいはＤＩＮＯＲ型等と
同等のセル面積の大容量ＭＯＮＯＳ型不揮発性メモリを
低コストで実現するが可能となった。さらに、トンネル
絶縁膜の膜厚が比較的厚いため、電荷蓄積手段へのホー
ルの注入が抑制され、この結果、ホールによるトンネル
絶縁膜の劣化が抑制され、書き込み消去繰り返し特性
（エンデュランス特性）が向上する。なお、本例におけ
る書き込みインヒビット電圧供給回路は、ソース領域を
逆バイアスした状態で情報の読み出しを行うことによ
り、実効的にエンハンスメント動作させるときに用いる
ことも可能であり、この意味でも１トランジスタ化が容
易化される。

【００６８】第２実施形態 本実施形態では、ＭＯＮＯＳ型不揮発性半導体記録装置
の変形例について示す。図１９は、このＭＯＮＯＳ型メ
モリトランジスタの素子構造を示す断面図である。本実
施形態のＭＯＮＯＳ型不揮発性メモリが、先の第１実施
形態と異なるのは、本実施形態のゲート絶縁膜３０が、
窒化膜１２に代えて酸化窒化膜３２（ＳｉＯ_x Ｎ_y ，０
＜ｘ＜１，０＜ｙ＜１）を具備することである。その他
の構成、即ち半導体基板１、ソース領域２、ドレイン領
域４、チャネル形成領域１ａ、トンネル絶縁膜１０、ト
ップ酸化膜１４およびゲート電極８は、第１実施形態と
同様である。なお、本例におけるトンネル絶縁膜１０
は、表面に窒化酸化層１０ａ（図１）を有しないが、こ
れは第１実施形態においても省略可能であり、本実施形
態の特徴ではない。酸化窒化膜３２は、例えば５．０ｎ
ｍの膜厚を有する。また、本例におけるトンネル絶縁膜
１０は、窒化酸化層を有しないこととの関係で、第１実
施形態よりやや薄く、使用用途に応じて２．０ｎｍから
３．０ｎｍまでの範囲内で適宜選択できる。ここでは、
２．５ｎｍ程度の膜厚とした。このことは、第１実施形
態でトンネル絶縁膜にＳｉＯ₂ 膜を用いた場合も同様で
ある。

【００６９】このような構成のメモリトランジスタの製
造では、トンネル絶縁膜１０の成膜後、例えば減圧ＣＶ
Ｄ法で酸化窒化膜３２を最終膜厚が５．０ｎｍとなるよ
うに、これより厚めに堆積する。このＣＶＤは、例え
ば、ジクロロシラン（ＤＣＳ），アンモニアおよびＮ₂
Ｏを混合した導入ガスを用い、基板温度６５０℃で行
う。この熱酸化膜上のＳｉＯ_x Ｎ_y 膜形成では、必要に
応じて、予め下地面の前処理（ウェーハ前処理）及び成
膜条件を最適化するとよいことは第１実施形態と同様で
ある。その後は、第１実施形態と同様に、トップ酸化膜
１４およびゲート電極材の成膜、電極加工等を経て、当
該ＭＯＮＯＳ型メモリトランジスタを完成させる。

【００７０】図２に示す回路構成は本実施形態において
もそのまま適用され、第１実施形態と同様な書き込み動
作の際、非選択セルに対し、非選択ワード線に例えば正
の電圧、非選択共通線に逆バイアス電圧をそれぞれ付与
し書き込み／消去の禁止を行う。

【００７１】このような構成のＭＯＮＯＳ型不揮発性メ
モリについて、非選択セルＡ，Ｂのプログラムディスタ
ーブ特性について検討した。すなわち、インヒビットＳ
／Ｄ電圧最適範囲のゲート長依存性を調べ、チャネル垂
直方向の電界分布強度を２次元デバイスシミュレーショ
ンにより求め、それぞれ図３、図４に示す第１実施形態
と同様な結果が得られた。また、インヒビットＳ／Ｄ電
圧の上限値のゲート電圧依存性について調べた結果、第
１実施形態の図５がそのまま適用されるわけでなはいが
同じ傾向が見られた。すなわち、ゲート電圧が大きくな
るにつれてインヒビットＳ／Ｄ電圧は単調に増加し、あ
るゲート電圧から急激に増加する、また弱いゲート長依
存性があった。

【００７２】また、図７に示す非選択セルＣのインヒビ
ットゲート電圧のゲート長依存性のグラフも、本例にそ
のまま適用されるわけでないが、インヒビットゲート電
圧が短ゲート長領域で若干増加する傾向は同じであっ
た。ただし、平均的なインヒビットゲート電圧は４．４
Ｖと第１実施形態に比べやや高かった。

【００７３】つぎに、メモリトランジスタの耐圧を調べ
た。第１実施形態における耐圧検討結果を示す図１３お
よび図１４のグラフも、本例にそのまま適用されない
が、接合の降伏電圧は１０Ｖで書き込み状態、消去状態
に依存しない、３Ｖ〜５Ｖ付近のサブブレークダウン領
域における立ち上がり電圧は書き込み状態と消去状態で
異なる、降伏電圧はゲート電圧依存性を示さず、サブブ
レークダウン領域における立ち上がり電流はゲート電圧
依存性を示したことは、第１実施形態と同様であった。

【００７４】つぎに、主要デバイス特性であるが、この
場合も第１実施形態での図１５および図１６がそっくり
適用されるわけではないが、主要特性値は同様な値が得
られた。すなわち、電流−電圧特性におけるデータの読
み出しゲート電圧は１. ５Ｖであり、このとき非選択セ
ルにおけるドレイン電圧１. ５Ｖでの電流値は約１ｎＡ
であることから非選択セルの誤読み出しが発生するほど
ではないこと、リードディスターブ特性から３×１０⁸
ｓｅｃ以上の読み出し時間が可能であること、第１実施
形態と同様な書き込み条件下、データ書換回数は１×１
０⁶ 回を満足すること、及びデータ保持特性では１×１
０⁶ 回のデータ書き換え後で８５℃、１０年を満足す
る、との諸結果を得た。以上より、０. １８μｍ世代の
ＭＯＮＯＳ型不揮発性メモリトランジスタとして充分な
特性が得られていることを確かめることができた。

【００７５】なお、本実施形態においても、先の第１実
施形態と同様に、自己整合技術と蛇行ソース線を用いた
微細ＮＯＲ型セルまたはビット線及び／又はソース線が
階層化されたＮＯＲ型セルを用いて、チップ面積が小さ
い（例えば、約６Ｆ² （Ｆ；最小デザイン幅）の）微細
ＮＯＲ型セルを実現可能である。

【００７６】このような本実施形態に係るＭＯＮＯＳ型
不揮発性メモリは、第１実施形態と同様な効果を奏す
る。すなわち、非選択ワード線に例えば正のバイアス電
圧を印加することにより、非選択セルＢのインヒビット
Ｓ／Ｄ電圧の上限を上げ、この結果、非選択セルＡ，Ｂ
のプログラムディスターブマージンを大きくできる。こ
の効果は、ゲート長が０. ２μｍより短い領域において
特に顕著であり、ゲート電極を無バイアスした時のチャ
ネル空乏化により増大しているチャネル垂直方向の電界
成分をゲートバイアス電圧印加により低減することがで
きることにより達成される。また、かかるバイアス設定
は、トランジスタの耐圧および主要デバイス特性を劣化
させることなく、プログラム電圧を通常の１０Ｖより１
２Ｖまで増加して書き込み速度の高速化（１００倍）を
可能とする。また、プログラムディスターブマージンの
拡大によって、１トランジスタセルの実現が容易化され
る。１トランジスタセル化は、エンハンスメントで飽和
するメモリ特性が得られ易いことによっても容易化さ
れ、これによりセル面積縮小、ひいてはチップ面積縮小
によるコスト低減、大容量化が図れる。とくに、自己整
合技術と蛇行ソース線を用いた微細ＮＯＲ型セルまたは
ビット線及び／又はソース線が階層化されたＮＯＲ型セ
ルを用いると、セル面積を極めて小さくできる。さら
に、トンネル絶縁膜厚の膜厚が比較的厚いため、電荷蓄
積手段へのホールの注入が抑制され、この結果、エンデ
ュランス特性が向上する。

【００７７】第３実施形態 本実施形態は、メモリトランジスタの電荷蓄積手段とし
てゲート絶縁膜中に埋め込まれた多数の互いに絶縁され
たＳｉナノ結晶を用いた不揮発性半導体記憶装置（以
下、Ｓｉナノ結晶型という）について示す。このＳｉナ
ノ結晶は、好適には、その粒径が１０ナノメータ以下で
ある。図２０は、このＳｉナノ結晶型メモリトランジス
タの素子構造を示す断面図である。本実施形態のＳｉナ
ノ結晶型不揮発性メモリが、先の第１実施形態と異なる
のは、本実施形態のゲート絶縁膜４０が、窒化膜１２と
トップ酸化膜１４に代えて、トンネル絶縁膜１０上の電
荷蓄積手段としてのＳｉナノ結晶４２と、その上の酸化
膜４４とがゲート電極８との間に形成されていることで
ある。その他の構成、即ち半導体基板１、ソース領域
２、ドレイン領域４、チャネル形成領域１ａ、トンネル
絶縁膜１０、ゲート電極８は、第１実施形態と同様であ
る。なお、本例におけるトンネル絶縁膜１０は、表面に
窒化酸化層１０ａ（図１）を有しないが、これは第１実
施形態においても省略可能であり、本実施形態の特徴で
はない。

【００７８】Ｓｉナノ結晶４２は、そのサイズ（直径）
が例えば４．０ｎｍ程度であり、個々のＳｉナノ結晶同
士が酸化膜４４で空間的に、例えば４ｎｍ程度の間隔で
分離されている。本例におけるトンネル絶縁膜１０は、
電荷蓄積手段（Ｓｉナノ結晶４２）が基板側に近いこと
との関係で、第１実施形態よりやや厚く、使用用途に応
じて２．６ｎｍから４．０ｎｍまでの範囲内で適宜選択
できる。ここでは、３．２ｎｍ程度の膜厚とした。

【００７９】このような構成のメモリトランジスタの製
造では、トンネル絶縁膜１０の成膜後、例えば減圧ＣＶ
Ｄ法でトンネル絶縁膜１０の上に、複数のＳｉナノ結晶
４２を形成する。また、Ｓｉナノ結晶４２を埋め込むか
たちで、酸化膜４４を、例えば７ｎｍほど減圧ＣＶＤに
より成膜する。この減圧ＣＶＤでは、原料ガスがＤＣＳ
とＮ₂ Ｏの混合ガス、基板温度が例えば７００℃とす
る。この時Ｓｉナノ結晶４２は酸化膜４４に埋め込ま
れ、酸化膜４４表面が平坦化される。平坦化が不十分な
場合は、新たに平坦化プロセス（例えばＣＭＰ等）を行
うとよい。その後は、ゲート電極材の成膜、電極加工等
を経て、当該Ｓｉナノ結晶型メモリトランジスタを完成
させる。このように形成されたＳｉナノ結晶４２は、平
面方向に離散化されたキャリアトラップとして機能す
る。そのトラップレベルは、周囲の酸化シリコンとのバ
ンド不連続値で推定可能で、その推定値では約３．１ｅ
Ｖ程度とされる。この大きさの個々のＳｉナノ結晶４２
は、数個の注入電子を保持できる。なお、Ｓｉナノ結晶
４２を更に小さくして、これに単一電子を保持させても
よい。

【００８０】図２に示す回路構成は本実施形態において
もそのまま適用され、第１実施形態と同様な書き込み動
作の際、非選択セルに対し、その非選択ワード線に例え
ば正のバイアス電圧と、ソース・ドレイン領域に例えば
チャネル形成領域に対して逆バイアス方向の逆バイアス
電圧を付与し誤書き込みまたは誤消去の禁止を行う。

【００８１】このような構成のＳｉナノ結晶型不揮発性
メモリについて、まず、ランドキストのバックトンネリ
ングモデルによりデータ保持特性を検討した。データ保
持特性を向上させるためには、トラップレベルを深くし
て、電荷重心と基板１との距離を大きくすることが重要
となる。そこで、ランドキストモデルを物理モデルに用
いたシミュレーションにより、トラップレベル３. １ｅ
Ｖの場合のデータ保持を検討した。この結果、トラップ
レベル３. １ｅＶの深いキャリアトラップを用いること
により、電荷保持媒体からチャネル形成領域１ａまでの
距離が３. ２ｎｍと比較的に近い場合でも良好なデータ
保持を示すことが分かった。

【００８２】次いで、もう一つの重要な特性である書き
込み消去における低電圧プログラミングについて検討し
た。本例における書き込み時間は、プログラム電圧が５
Ｖの低プログラム電圧で１ｍｓｅｃ以下であり、Ｓｉナ
ノ結晶型の高速書き込み性が実証できた。

【００８３】非選択セルＡ，Ｂのプログラムディスター
ブ特性について検討した。まず、インヒビットＳ／Ｄ電
圧最適範囲のゲート長依存性を調べ、第１実施形態の図
３はそのまま適用できないが、第１実施形態とほぼ同様
な結果が得られた。すなわち、インヒビットＳ／Ｄ電圧
の最適範囲の上限は全てのゲート長領域でほぼ７．５Ｖ
以上に拡大され、これにより０．１８μｍ世代のＳｉナ
ノ結晶型不揮発性メモリにおけるプログラムディスター
ブマージンの拡大が達成された。また、チャネル垂直方
向の電界分布強度を２次元デバイスシミュレーションに
より求め、第１実施形態の図４がそのまま適用さないも
のの、非選択ワード線に例えば正のバイアス電圧を印加
することが、特にゲート長が０．２μｍ以下で非常に有
効であることの原因について第１実施形態と同様な確証
を得た。

【００８４】また、図７に示す非選択セルＣのインヒビ
ットゲート電圧のゲート長依存性のグラフも、本例にそ
のまま適用されるわけでないが、インヒビットゲート電
圧が短ゲート長領域で若干増加する傾向は同じであっ
た。

【００８５】つぎに、メモリトランジスタの耐圧を調べ
た。第１実施形態における耐圧検討結果を示す図１３お
よび図１４のグラフも、本例にそのまま適用されない
が、メモリトランジスタの仕様が同じであったため接合
の降伏電圧は１０Ｖで書き込み状態、消去状態に依存し
ないこと等は、第１実施形態と同様であった。

【００８６】つぎに、主要デバイス特性であるが、この
場合も第１実施形態での図１５および図１６がそっくり
適用されるわけではないが、データ書換え特性、データ
保持特性のほか、リードディスターブ特性等について第
１実施形態と同等で良好な結果が得られた。

【００８７】このような本実施形態に係るＳｉナノ結晶
型不揮発性メモリは、第１実施形態と同様な効果を奏す
る。すなわち、非選択ワード線に例えば正のバイアス電
圧を印加することにより、非選択セルＢのインヒビット
Ｓ／Ｄ電圧の上限を上げ、この結果、非選択セルＡ，Ｂ
のプログラムディスターブマージンを大きくできる。こ
の効果は、ゲート長が０. ２μｍより短い領域において
特に顕著であり、ゲート電極を無バイアスとした時のチ
ャネル空乏化により増大しているチャネル垂直方向の電
界成分を、ゲートバイアス電圧印加により低減すること
ができることにより達成される。また、かかるバイアス
設定は、トランジスタの耐圧および主要デバイス特性を
劣化させることはない。プログラムディスターブマージ
ンの拡大によって、１トランジスタセルの実現が容易化
され、これによる種々の利点、即ちセル面積縮小、ひい
てはチップ面積縮小によるコスト低減、大容量化が図
れ、エンデュランス特性の向上をもたらす。また、Ｓｉ
ナノ結晶の大きさを均一に制御することにより、量子効
果を用いた多値メモリを実現することも可能である。

【００８８】第４実施形態 本実施形態は、メモリトランジスタの電荷蓄積手段とし
て絶縁膜中に埋め込まれ互いに絶縁分離された多数の微
細分割型フローティングゲートを用いた不揮発性半導体
記憶装置（以下、微細分割ＦＧ型という）について示
す。図２１は、この微細分割ＦＧ型メモリトランジスタ
の素子構造を示す断面図である。本実施形態の微細分割
ＦＧ型不揮発性メモリが、先の第１実施形態と異なるの
は、メモリトランジスタがＳＯＩ基板に形成されている
ことと、本実施形態のゲート絶縁膜５０が、窒化膜１２
とトップ酸化膜１４に代えて、トンネル絶縁膜１０上の
電荷蓄積手段としての微細分割型フローティングゲート
５２と、その上の酸化膜５４とがゲート電極８との間に
形成されていることである。その他の構成のうち、トン
ネル絶縁膜１０およびゲート電極８は、第１実施形態と
同様である。なお、本例におけるトンネル絶縁膜１０
は、表面に窒化酸化層１０ａ（図１）を有しないが、こ
れは第１実施形態においても省略可能であり、本実施形
態の特徴ではない。この微細分割フローティングゲート
５２は、先の第３実施形態のＳｉナノ結晶４２とともに
本発明でいう「小粒径導電体」の具体例に該当する。

【００８９】ＳＯＩ基板としては、酸素イオンをシリコ
ン基板に高濃度にイオン注入し基板奥側に埋込酸化膜を
形成したＳＩＭＯＸ（Separation by Implanted Oxyge
n）基板や、一方のシリコン基板表面に酸化膜を形成し
他の基板と張り合わせた張合せ基板などが用いられる。
このような方法によって形成され図２１に示したＳＯＩ
基板は、半導体基板５６、分離酸化膜５８およびシリコ
ン層６０とから構成され、シリコン層６０内に、チャネ
ル形成領域６０ａ，ソース領域２およびドレイン領域４
が設けられている。微細分割フローティングゲート５２
は、通常のＦＧ型のフローティングゲートを、その高さ
が例えば５．０ｎｍ程度で、直径が例えば８ｎｍまでの
微細なポリＳｉドットに加工したものである。本例にお
けるトンネル絶縁膜１０は、第１実施形態よりやや厚い
が、通常のＦＧ型に比べると格段に薄く形成され、使用
用途に応じて２．５ｎｍから４．０ｎｍまでの範囲内で
適宜選択できる。ここでは、最も薄い２．５ｎｍの膜厚
とした。

【００９０】このような構成のメモリトランジスタの製
造では、ＳＯＩ基板上にトンネル絶縁膜１０を成膜した
後、例えば減圧ＣＶＤ法で、トンネル絶縁膜１０の上に
ポリシリコン膜（最終膜厚：７ｎｍ）を成膜する。この
減圧ＣＶＤでは、原料ガスがＤＣＳ、基板温度が例えば
６００℃とする。つぎに、例えば電子ビーム露光法を用
いて、ポリシリコン膜を直径が例えば８ｎｍまでの微細
なポリＳｉドットに加工する。このポリＳｉドットは、
微細分割型フローティングゲート５２（電荷蓄積手段）
として機能する。その後、微細分割型フローティングゲ
ート５２を埋め込むかたちで、酸化膜５４を、例えば９
ｎｍほど減圧ＣＶＤにより成膜する。この減圧ＣＶＤで
は、原料ガスがＤＣＳとＮ₂ Ｏの混合ガス、基板温度が
例えば７００℃とする。この時、微細分割型フローティ
ングゲート５２は酸化膜５４に埋め込まれ、酸化膜５４
表面が平坦化される。平坦化が不十分な場合は、新たに
平坦化プロセス（例えばＣＭＰ等）を行うとよい。その
後は、ゲート電極材の成膜、電極加工等を経て、当該微
細分割ＦＧ型メモリトランジスタを完成させる。このよ
うにＳＯＩ基板を用い、フローティングゲートが微細に
分割されることについては、素子を試作して特性を評価
した結果、予想通りの良好な特性が得られることを確認
した。

【００９１】図２に示す回路構成は本実施形態において
もそのまま適用され、第１実施形態と同様な書き込み動
作の際、非選択セルに例えば正のバイアス電圧と、例え
ば正の逆バイアス電圧を付与し書き込み／消去の禁止を
行う。

【００９２】このような構成の微細分割ＦＧ型不揮発性
メモリについて、まず、非選択セルＡ，Ｂのプログラム
ディスターブ特性について検討した。まず、インヒビッ
トＳ／Ｄ電圧最適範囲のゲート長依存性を調べ、第１実
施形態の図３はそのまま適用できないが、第１実施形態
とほぼ同様な結果が得られた。すなわち、インヒビット
Ｓ／Ｄ電圧の最適範囲の上限は全てのゲート長領域でほ
ぼ７．５Ｖ以上に拡大され、これにより０．１８μｍ世
代以降のＳＯＩ素子分離構造のメモリトランジスタアレ
イにおける微細分割ＦＧ型トランジスタに必要なプログ
ラムディスターブマージンが十分確保されていることを
確認できた。また、チャネル垂直方向の電界分布強度を
２次元デバイスシミュレーションにより求め、第１実施
形態の図４がそのまま適用さないものの、非選択ワード
線に例えば正のバイアス電圧を印加することが、特にゲ
ート長が０．２μｍ以下で非常に有効であることの原因
について第１実施形態と同様な確証を得た。

【００９３】また、図７に示す非選択セルＣのインヒビ
ットゲート電圧のゲート長依存性のグラフも、本例にそ
のまま適用されるわけでないが、インヒビットゲート電
圧が短ゲート長領域で若干増加する傾向は同じであっ
た。一方、非選択ワード線に印加可能な電圧は、ゲート
長が短くなるにつれて、若干増加する傾向を示した。こ
れは、０．１８μｍ世代以降のＳＯＩ素子分離構造のメ
モリトランジスタアレイにおける微細分割ＦＧ型トラン
ジスタにおいても、非選択ワード線に例えば正のバイア
スを印加できることを原理的に示すものである。

【００９４】つぎに、メモリトランジスタの耐圧を調べ
た。第１実施形態における耐圧検討結果を示す図１３お
よび図１４のグラフも、本例にそのまま適用されない
が、メモリトランジスタの仕様が同じであったため接合
の降伏電圧は１０Ｖで書き込み状態、消去状態に依存し
ないこと等は、第１実施形態と同様であった。

【００９５】つぎに、主要デバイス特性であるが、この
場合も第１実施形態での図１５および図１６がそっくり
適用されるわけではないが、データ書換え特性、データ
保持特性のほか、リードディスターブ特性等について第
１実施形態と同等以上の良好な結果が得られた。

【００９６】このような本実施形態に係る微細分割ＦＧ
型不揮発性メモリは、第１実施形態と同様な効果を奏す
る。すなわち、非選択ワード線に正バイアス電圧を印加
することにより、非選択セルＢのインヒビットＳ／Ｄ電
圧の上限を上げ、この結果、非選択セルＡ，Ｂのプログ
ラムディスターブマージンを大きくできる。この効果
は、ゲート長が０. ２μｍより短い領域において特に顕
著であり、ゲート電極を無バイアスとした時のチャネル
空乏化により増大しているチャネル垂直方向の電界成分
を、例えば正のバイアス印加により低減することができ
ることにより達成される。また、かかるバイアス設定
は、トランジスタの耐圧および主要デバイス特性を劣化
させることはない。プログラムディスターブマージンの
拡大によって、１トランジスタセルの実現が容易化さ
れ、これによる種々の利点、即ちセル面積縮小、ひいて
はチップ面積縮小によるコスト低減、大容量化が図れ、
エンデュランス特性の向上をもたらす。また、微細分割
ＦＧの大きさを均一に制御することにより、量子効果を
用いた多値メモリを実現することも可能である。

【００９７】なお、ＦＧ型不揮発性メモリおいても、プ
ログラム時に非選択ワード線と非選択ソース線および非
選択ビット線にバイアス電圧を印加する公知技術は存在
するが、以上の第１〜第４実施形態のなかで随時述べて
きたように本発明とは異なる。その要点をまとめると以
下の如くである。 （１）チャネル全面ＦＮトンネルリングによる書き込み
消去型のＦＧ型ではトランジスタの書き込み電圧が２０
Ｖと高いため、インヒビットＳ／Ｄ電圧が７〜８Ｖとな
りＭＯＮＯＳ型等のインヒビット電圧４〜５Ｖと比較し
て、高くなっている。すなわち、非選択ワード線、非選
択なソース線およびビット線に印加する電圧がＦＧ型で
は１０Ｖ程度になり、ＭＯＮＯＳ型よりかなり大きくな
る。 （２）インヒビットＳ／Ｄ電圧のゲート長依存性がＦＧ
型とＭＯＮＯＳ型で異なる。ＭＯＮＯＳ型はゲート長が
短いほうがインヒビットＳ／Ｄ電圧マージンが厳しい
が、ＦＧ型では逆にゲート長が長いほうが厳しい。した
がって、前述したように本発明の技術とＦＧ型へ適用さ
れている技術とは原理が異なる。 （３）ＦＧ型では非選択セルＢでは非選択ワード線の電
圧の方が非選択ソース線、非選択ビット線の電圧よりも
同一か若干高く設定される。逆に、ＭＯＮＯＳ型等では
非選択ワード線の電圧の方が低く設定される。

【００９８】

【発明の効果】本発明に係る不揮発性半導体記憶装置に
よれば、非選択ワード線にチャネル形成領域に関する逆
バイアス方向の電圧を印加することにより、非選択ワー
ド線、非選択ビット線双方に接続された非選択セルのイ
ンヒビットＳ／Ｄ電圧の上限を上げ、プログラムディス
ターブマージンを大きくできる。このディスターブマー
ジン改善効果は、ゲート長が０. ２μｍより短い領域に
おいて特に顕著である。このインヒビットＳ／Ｄ電圧の
上限を上げることは、これによって、同じ非選択ビット
線に接続された非選択セルのプログラムディスターブマ
ージンを拡大することができる。このことは、プログラ
ム電圧を例えば通常の１０Ｖより１２Ｖまで増加しても
プログラムディスターブ特性、特にインヒビットＳ／Ｄ
電圧のマージンが十分とれることにつながり、この結
果、書き込み速度の高速化（例えば１００倍）が可能に
なる。

【００９９】このようなプログラムディスターブマージ
ンの拡大によって、メモリセルのトランジスタ数を単一
とした１トランジスタセルの実現が容易化される。この
実現のためには、ディスターブマージン拡大のほか、メ
モリトランジスタのしきい値電圧をデプリーションにな
らないエンハンス型メモリセルとする必要があるが、プ
ログラム電圧の増大余地が生じたことによって同じプロ
グラム速度ならトンネル絶縁膜を厚くでき、これにより
消去特性において、しきい値電圧がデプリーションにな
りずらく、エンハンスメントで飽和するメモリ特性が得
られ、この面でも１トランジスタセルが実現しやすくな
った。１トランジスタセルでは、選択トランジスタをメ
モリセルごとに配置する必要がなく、セル面積縮小、ひ
いてはチップ面積縮小によるコスト低減、大容量化がが
図れる。この結果、ＦＧ型不揮発性メモリのＮＯＲ型、
ＡＮＤ型、ＮＡＮＤ型あるいはＤＩＮＯＲ型等と同等の
セル面積の大容量なＭＯＮＯＳ型等の不揮発性メモリを
低コストで実現するが可能となった。さらに、トンネル
絶縁膜の膜厚を比較的厚くした場合、電荷蓄積手段への
ホールの注入が抑制され、この結果、ホールによるトン
ネル絶縁膜の劣化が抑制され、書き込み消去繰り返し特
性（エンデュランス特性）の向上が可能となる。

【０１００】以上より、電荷蓄積手段が平面的に離散化
された不揮発性メモリトランジスタを複数個有する不揮
発性半導体記憶装置において、本発明によってプログラ
ムディスターブマージンが拡大され、この結果、耐圧や
デバイス特性を犠牲とすることなくセル面積が小さく低
コストな１トランジスタ化セルの実現が容易化され、高
速で大容量、低コストな不揮発性半導体メモリの実現が
可能となる。

【図面の簡単な説明】

【図１】本発明の第１実施形態に係るＭＯＮＯＳ型不揮
発性メモリトランジスタの素子構造を示す断面図であ
る。

【図２】本発明の第１実施形態に係るＭＯＮＯＳ型不揮
発性メモリ装置の要部構成を示す回路図である。

【図３】本発明の書き込み時のバイアス条件下で非選択
セルＡ及びＢについて評価したインヒビットＳ／Ｄ電圧
最適範囲のゲート長依存性の評価結果を示すグラフであ
る。

【図４】チャネル垂直方向電界強度のゲート電圧依存性
を示すグラフである。

【図５】ゲート電圧が０. ２μｍより短い領域でのイン
ヒビットＳ／Ｄ電圧と非選択ワード線に印加した正のバ
イアス電圧との関係を示したグラフ（書き込み状態のＶ
th：２．０Ｖ）である。

【図６】書き込み状態のＶthが２．５Ｖの場合につい
て、図５と同様な関係を示すグラフである。

【図７】非選択セルＣのインヒビットゲート電圧のゲー
ト長依存性を示したグラフである。

【図８】ゲート長が０．１３μｍの場合、インヒビット
Ｓ／Ｄ電圧の上限値とゲート電圧との関係をゲート長
０．１８μｍ世代と比較して示すグラフである。

【図９】プログラム電圧をパラメータにしてインヒビッ
トゲート電圧のゲート長依存性を示すグラフである。

【図１０】プログラムディスターブ特性のマージンを制
限している非選択セルＡのゲートバイアス電圧（プログ
ラム電圧）をパラメータとした場合のインヒビットＳ／
Ｄ電圧のゲート長依存性を示したグラフである。

【図１１】図１に示す不揮発性メモリの書き込み／消去
特性を示すグラフである。

【図１２】図１１から読み取ったデータをもとに、しき
い値電圧が１Ｖと２Ｖにおけるプログラム電圧とプログ
ラム時間との関係を示したグラフである。

【図１３】ゲート電圧０Ｖの場合の電流−電圧特性につ
いて書き込み状態及び消去状態の両者の場合について示
したグラフである。

【図１４】書き込み状態における電流−電圧特性のゲー
ト電圧依存性を示したグラフである。

【図１５】書き込み状態、消去状態での電流−電圧特性
図である。

【図１６】所定の書き込み及び消去条件下でのデータ書
き換え特性図である。

【図１７】本発明が適用可能なセル構造例として、自己
整合技術と蛇行ソース線を用いた微細ＮＯＲ型セルを示
す概略平面図である。

【図１８】本発明が適用可能なセル方式例として、ビッ
ト線及びソース線が階層化された微細ＮＯＲ型セルアレ
イを示す回路図である。

【図１９】本発明の第２実施形態に係るＭＯＮＯＳ型メ
モリトランジスタの素子構造を示す断面図である。

【図２０】本発明の第３実施形態に係るＳｉナノ結晶型
メモリトランジスタの素子構造を示す断面図である。

【図２１】本発明の第４実施形態に係る微細分割ＦＧ型
メモリトランジスタの素子構造を示す断面図である。

【図２２】本発明前のインヒビットＳ／Ｄ電圧の最適範
囲の検討の際に用いたソース分離ＮＯＲ型のセル配列を
示す回路図である。

【図２３】図２２の検討結果として、ゲート電圧とイン
ヒビットＳ／Ｄ電圧との関係（インヒビット特性）のゲ
ート長依存性の評価結果を示すグラフである。

【図２４】インヒビット特性評価条件（バイアス設定
値、インヒビットマージンの判定条件）を示す表であ
る。

【符号の説明】

１…半導体基板、１ａ…チャネル形成領域、２…ソース
領域、４…ドレイン領域、６，３０，４０，５０…ゲー
ト絶縁膜、８…ゲート電極、１０…トンネル絶縁膜、１
０ａ…窒化酸化層、１２…窒化膜、１４…トップ酸化
膜、２０…書き込みインヒビット電圧供給回路（書き込
みインヒビット電圧供給手段）、２２…非選択ワード線
バイアス回路（非選択ワード線バイアス手段）、３２…
酸化窒化膜、４２…Ｓｉナノ結晶、４４，５４…酸化
膜、５２…微細分割型フローティングゲート、５６…半
導体基板、５８…分離酸化膜、６０…シリコン層、７０
…微細ＮＯＲ型セルアレイ、７１…素子分離領域、Ｍ11
〜Ｍ22…メモリトランジスタ、Ｓ11等…選択トランジス
タ、Ａ〜Ｃ…非選択セル、Ｓ…選択セル、ＢＬ1 等…ビ
ット線（又は主ビット線）、ＳＢＬ…副ビット線、ＳＬ
1 等…ソース線、ＳＳＬ…副ソース線、ＭＳＬ…主ソー
ス線、ＷＬ1 等…ワード線、Ｖg …ゲート電圧、Ｖth…
しきい値電圧。

Claims (35)

【特許請求の範囲】
1. 【請求項１】基板と、当該基板表面に設けられた半導体
   のチャネル形成領域と、当該チャネル形成領域と接する
   ソース領域と、当該ソース領域と離間して前記チャネル
   形成領域と接するドレイン領域と、前記チャネル形成領
   域上に設けられたトンネル絶縁膜を含むゲート絶縁膜
   と、当該ゲート絶縁膜上に設けられた導電性のゲート電
   極と、前記トンネル絶縁膜上で且つ前記ゲート絶縁膜内
   に設けられ平面的に離散化された電荷蓄積手段とを有す
   る記憶素子を複数、ワード方向とビット方向に配置した
   不揮発性半導体記憶装置であって、 前記複数の記憶素子のゲート電極が複数のワード線に接
   続され、 前記ソース領域またはドレイン領域が前記ワード線と電
   気的に絶縁された状態で交叉するビット方向の共通線と
   結合され、 書き込み時において選択されたワード線に接続されたゲ
   ート電極を有する前記記憶素子のソース領域及び／又は
   ドレイン領域に、当該領域が前記チャネル形成領域に対
   して逆バイアスとなる逆バイアス電圧を前記共通線を介
   して供給する書き込みインヒビット電圧供給手段と、 書き込み時において非選択ワード線に前記チャネル形成
   領域に関して前記逆バイアスとなる方向の電圧を供給す
   る非選択ワード線バイアス手段とを有する不揮発性半導
   体記憶装置。
2. 【請求項２】前記書き込みインヒビット電圧供給手段
   は、前記ソース領域及び／又はドレイン領域に前記逆バ
   イアス電圧を供給することにより、前記選択ワード線に
   接続された前記記憶素子を誤書き込み及び／又は誤消去
   されない電圧にバイアスする請求項１に記載の不揮発性
   半導体記憶装置。
3. 【請求項３】前記非選択ワード線バイアス手段は、前記
   チャネル形成領域に関して逆バイアスとなる方向に、前
   記非選択ワード線の電圧を当該非選択ワード線に接続さ
   れた前記記憶素子が誤書き込み及び／又は誤消去されな
   い電圧にバイアスする請求項１に記載の不揮発性半導体
   記憶装置。
4. 【請求項４】前記非選択ワード線バイアス手段は、前記
   ソース領域に関して前記ゲート電極をインヒビットゲー
   ト電圧以下にバイアスする請求項１に記載の不揮発性半
   導体記憶装置。
5. 【請求項５】少なくとも前記ドレイン領域に供給する前
   記逆バイアス電圧の絶対値が、前記非選択ワード線バイ
   アス手段による供給電圧の絶対値より大きい請求項１に
   記載の不揮発性半導体記憶装置。
6. 【請求項６】書き込みインヒビット電圧供給手段は、前
   記ソース領域、前記ドレイン領域の双方に同一な前記逆
   バイアス電圧を供給する請求項１に記載の不揮発性半導
   体記憶装置。
7. 【請求項７】前記ソース領域と前記ドレイン領域に共通
   な前記逆バイアス電圧の絶対値が、前記非選択ワード線
   バイアス手段による供給電圧の絶対値より大きい請求項
   ６に記載の不揮発性半導体記憶装置。
8. 【請求項８】前記記憶素子は、そのゲート電極を前記チ
   ャネル形成領域と同電位とした状態で前記逆バイアス電
   圧が印加されるときに、前記ソース領域とドレイン領域
   からチャネル形成領域へ空乏層が延在し合体する請求項
   １に記載の不揮発性半導体記憶装置。
9. 【請求項９】前記記憶素子のゲート長は、そのゲート電
   極を前記チャネル形成領域と同電位とした状態で前記逆
   バイアス電圧が印加され、前記ソース領域とドレイン領
   域からチャネル形成領域へ空乏層が延在し合体するとき
   のゲート長より短い請求項１に記載の不揮発性半導体記
   憶装置。
10. 【請求項１０】前記記憶素子のゲート長は、０．２μｍ
    以下である請求項１に記載の不揮発性半導体記憶装置。
11. 【請求項１１】前記ソース領域をビット方向で共通に接
    続し前記逆バイアス電圧が印加されるソース線と、 前記ドレイン領域をビット方向で共通に接続し前記逆バ
    イアス電圧が印加されるビット線と、 前記ゲート電極をワード方向で共通に接続し前記チャネ
    ル形成領域に関して逆バイアスとなる方向の電圧が印加
    されるワード線とを有し、 前記書き込みインヒビット電圧供給手段は、前記ソース
    線および前記ビット線に接続され、 前記非選択ワード線バイアス手段は、前記ワード線に接
    続されている請求項１に記載の不揮発性半導体記憶装
    置。
12. 【請求項１２】前記ソース線は、前記ソース領域が接続
    された副ソース線と、主ソース線とから構成され、 前記ビット線は、前記ドレイン領域が接続された副ビッ
    ト線と、主ビット線とから構成され、 上記副ソース線と主ソース線の間、上記副ビット線と主
    ビット線の間にそれぞれ選択トランジスタを有し、 当該選択トランジスタを介して主ソース線側及び／又は
    主ビット線側から前記逆バイアス電圧が供給される請求
    項１１に記載の不揮発性半導体記憶装置。
13. 【請求項１３】前記基板表面に互いに離間して形成され
    たビット方向ライン状の複数の素子分離領域を更に有
    し、 前記共通線が、前記ソース領域又はドレイン領域のうち
    一方の領域上に接続され、かつ、他方の領域上を避ける
    ように前記素子分離領域上に迂回して配線されている請
    求項１に記載の不揮発性半導体記憶装置。
14. 【請求項１４】前記複数の素子分離領域は平行ストライ
    プ状をなし、 前記ソース領域およびドレイン領域上には、それぞれ前
    記ワード線の側壁に形成されたサイドウォール絶縁層に
    よって自己整合コンタクト孔が開孔され、 前記素子分離領域上に迂回して配線されている共通線
    は、前記一方の領域を共通に接続しながら蛇行して配線
    されている請求項１３に記載の不揮発性半導体記憶装
    置。
15. 【請求項１５】前記電荷蓄積手段は、少なくとも外部と
    の間で電荷の移動がない場合に、前記チャネル形成領域
    に対向する面全体としての導電性を持たない請求項１に
    記載の不揮発性半導体記憶装置。
16. 【請求項１６】前記ゲート絶縁膜は、前記チャネル形成
    領域上のトンネル絶縁膜と、当該トンネル絶縁膜上の窒
    化膜または酸化窒化膜とを含む請求項１５に記載の不揮
    発性半導体記憶装置。
17. 【請求項１７】前記ゲート絶縁膜は、前記チャネル形成
    領域上のトンネル絶縁膜と、前記電荷蓄積手段としてト
    ンネル絶縁膜上に形成された粒径が１０ナノメータオー
    ダ以下の互いに絶縁された小粒径導電体とを含む請求項
    １５に記載の不揮発性半導体記憶装置。
18. 【請求項１８】基板と、当該基板表面に設けられた半導
    体のチャネル形成領域と、当該チャネル形成領域と接す
    るソース領域と、当該ソース領域と離間して前記チャネ
    ル形成領域と接するドレイン領域と、前記チャネル形成
    領域上に設けられたトンネル絶縁膜を含むゲート絶縁膜
    と、当該ゲート絶縁膜上に設けられた導電性のゲート電
    極と、前記トンネル絶縁膜上で且つ前記ゲート絶縁膜内
    に設けられ平面的に離散化された電荷蓄積手段とを有す
    る記憶素子を複数、ワード方向とビット方向に配置した
    不揮発性半導体記憶装置の書き込み方法であって、 ゲート電極をワード方向で共通に接続する複数のワード
    線のうち書き込み時において選択された選択ワード線に
    ゲート電極が接続された前記記憶素子のソース領域及び
    ／又はドレイン領域に、ワード線と電気的に絶縁された
    状態で交叉しソース領域またはドレイン領域に結合する
    ビット方向の共通線を介して、前記チャネル形成領域に
    対して逆バイアスとなる逆バイアス電圧を印加し、 書き込み時において非選択ワード線に前記チャネル形成
    領域に関して前記逆バイアスとなる方向の電圧を印加す
    ることによって、非選択な記憶素子に対し書き込み及び
    ／又は消去を禁止する不揮発性半導体記憶装置の書き込
    み方法。
19. 【請求項１９】前記ソース領域及び／又はドレイン領域
    に前記逆バイアス電圧を供給することにより、前記選択
    ワード線に接続された前記記憶素子を誤書き込み及び／
    又は誤消去されない電圧にバイアスする請求項１８に記
    載の不揮発性半導体記憶装置の書き込み方法。
20. 【請求項２０】前記チャネル形成領域に関して逆バイア
    スとなる方向に、前記非選択ワード線の電圧を当該非選
    択ワード線に接続された前記記憶素子が誤書き込み及び
    ／又は誤消去されない電圧にバイアスする請求項１８に
    記載の不揮発性半導体記憶装置の書き込み方法。
21. 【請求項２１】前記非選択ワード線への電圧印加によ
    り、前記ソース領域に関して前記ゲート電極をインヒビ
    ットゲート電圧以下にバイアスする請求項１８に記載の
    不揮発性半導体記憶装置の書き込み方法。
22. 【請求項２２】少なくとも前記ドレイン領域に印加する
    前記逆バイアス電圧の絶対値が、前記非選択ワード線へ
    の印加電圧の絶対値より大きい請求項１８に記載の不揮
    発性半導体記憶装置の書き込み方法。
23. 【請求項２３】前記逆バイアス電圧の印加では、前記ソ
    ース領域、前記ドレイン領域の双方に同一な電圧を印加
    する請求項１８に記載の不揮発性半導体記憶装置の書き
    込み方法。
24. 【請求項２４】前記ソース領域と前記ドレイン領域に共
    通な前記逆バイアス電圧の絶対値が、前記非選択ワード
    線への印加電圧の絶対値より大きい請求項２３に記載の
    不揮発性半導体記憶装置の書き込み方法。
25. 【請求項２５】前記記憶素子は、そのゲート電極を前記
    チャネル形成領域と同電位とした状態で前記逆バイアス
    電圧が印加されるときに、前記ソース領域とドレイン領
    域からチャネル形成領域へ空乏層が延在し合体する請求
    項１８に記載の不揮発性半導体記憶装置の書き込み方
    法。
26. 【請求項２６】前記記憶素子のゲート長は、そのゲート
    電極を前記チャネル形成領域と同電位とした状態で前記
    逆バイアス電圧が印加され、前記ソース領域とドレイン
    領域からチャネル形成領域へ空乏層が延在し合体すると
    きのゲート長より短い請求項１８に記載の不揮発性半導
    体記憶装置の書き込み方法。
27. 【請求項２７】前記記憶素子のゲート長は、０．２μｍ
    以下である請求項１８に記載の不揮発性半導体記憶装置
    の書き込み方法。
28. 【請求項２８】前記不揮発性半導体記憶装置は、前記ソ
    ース領域をビット方向で共通に接続するソース線と、 前記ドレイン領域をビット方向で共通に接続するビット
    線と、 前記ゲート電極をワード方向で共通に接続するワード線
    とを有し、 前記逆バイアス電圧は、前記ソース線及び／又は前記ビ
    ット線を介して印加され、 前記チャネル形成領域に関して逆バイアスとなる方向の
    電圧は、前記ワード線を介して印加される請求項１８に
    記載の不揮発性半導体記憶装置の書き込み方法。
29. 【請求項２９】前記ソース線は、前記ソース領域が接続
    された副ソース線と、主ソース線とから構成され、 前記ビット線は、前記ドレイン領域が接続された副ビッ
    ト線と、主ビット線とから構成され、 上記副ソース線と主ソース線の間、上記副ビット線と主
    ビット線の間にそれぞれ選択トランジスタを有し、 当該選択トランジスタを介して主ソース線側及び／又は
    主ビット線側から前記逆バイアス電圧が供給される請求
    項２８に記載の不揮発性半導体記憶装置の書き込み方
    法。
30. 【請求項３０】前記不揮発性半導体装置は、前記基板表
    面に互いに離間して形成されたビット方向ライン状の複
    数の素子分離領域を有し、 前記共通線が、前記ソース領域又はドレイン領域のうち
    一方の領域上に接続され、かつ、他方の領域上を避ける
    ように前記素子分離領域上に迂回して配線されている請
    求項１８に記載の不揮発性半導体記憶装置の書き込み方
    法。
31. 【請求項３１】前記複数の素子分離領域は平行ストライ
    プ状をなし、 前記ソース領域およびドレイン領域上には、それぞれ前
    記ワード線の側壁に形成されたサイドウォール絶縁層に
    よって自己整合コンタクト孔が開孔され、 前記素子分離領域上に迂回して配線されている共通線
    は、前記一方の領域を共通に接続しながら蛇行して配線
    されている請求項３０に記載の不揮発性半導体記憶装置
    の書き込み方法。
32. 【請求項３２】前記電荷蓄積手段は、すくなくとも外部
    との間で電荷の移動がない場合に、前記チャネル形成領
    域に対向する面全体としての導電性を持たない請求項１
    ８に記載の不揮発性半導体記憶装置の書き込み方法。
33. 【請求項３３】前記ゲート絶縁膜は、前記チャネル形成
    領域上のトンネル絶縁膜と、当該トンネル絶縁膜上の窒
    化膜または酸化窒化膜とを含む請求項３２に記載の不揮
    発性半導体記憶装置の書き込み方法。
34. 【請求項３４】前記ゲート絶縁膜は、前記チャネル形成
    領域上のトンネル絶縁膜と、前記電荷蓄積手段としてト
    ンネル絶縁膜上に形成された粒径が１０ナノメータオー
    ダ以下の互いに絶縁された小粒径導電体とを含む請求項
    ３２に記載の不揮発性半導体記憶装置の書き込み方法。
35. 【請求項３５】前記非選択ワード線に前記逆バイアスと
    なる電圧を印加し、 前記選択ワード線に接続された記憶素子のソース領域及
    び／又はドレイン領域に、前記共通線を介して前記逆バ
    イアス電圧を印加した後、 前記選択ワード線にプログラム電圧を印加する請求項１
    ８に記載の不揮発性半導体記憶装置の書き込み方法。