JP2001223281A

JP2001223281A - メモリ装置

Info

Publication number: JP2001223281A
Application number: JP2000368529A
Authority: JP
Inventors: Kazuo Nakazato; 和郎中里
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1999-12-09
Filing date: 2000-12-04
Publication date: 2001-08-17
Also published as: DE69936654T2; DE69936654D1; US20010013621A1; EP1107317B1; US6574143B2; EP1107317A1

Abstract

(57)【要約】（修正有）【課題】フラッシュメモリにおいて、フローティングゲ
ートより電荷を抜く消去は、熱電子を用いないファウラ
ーノルトハイム・トンネル電流の為プログラム時間に比
べて遅い。動作バイアスを低くし、動作を速くしたメモ
リ装置を提供する。【解決手段】固有ポリシリコン領域１７ａ，１７ｂを含
むシリコン・ヘテロ構造熱電子ダイオード２４ａ，２４
ｂの導入によりフローティング・ゲート１６からの消去
サイクル中の電子輸送を促進し、消去電圧を減少させ、
さらに固有ポリシリコン領域により電荷リークに対する
追加のバリアも提供して薄いトンネル酸化物を使用で
き、読み書きサイクルを短くしたメモリ装置。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はメモリ装置に関し、
さらに詳しくはフラッシュメモリ装置への応用に関す
る。

【０００２】

【従来の技術】計算機用のディスク・ドライブを置き換
えるような大容量記憶媒体の発見に注意が向けられてい
る。記憶媒体としては稼働部品がなく、同等の容量を備
え、現在利用可能なディスク・ドライブと比較して優れ
ていなくとも同様なアクセス時間であるべきである。考
えられる代替候補の一つがフラッシュメモリに基づく不
揮発メモリである。

【０００３】フラッシュメモリ・セルは電気的に消去可
能かつプログラム可能な不揮発メモリ装置であってこの
分野の概要はPaＶanら（PaＶan et al.）の「フラッシ
ュメモリ・セル：その概要」IEEE論文集第８５巻８号
（１９９７年）、１２４８〜１２７１ページに掲載され
ている。

【０００４】フラッシュメモリ・セルはフローティング
・ゲート・トランジスタ設計によるもので、フローティ
ング・ゲートはトンネル酸化物によるチャンネルで隔離
される。セルはトンネル酸化物を通ってフローティング
・ゲートのトンネルをオン／オフする電子によりプログ
ラムしたり消去したりされる。

【０００５】フローティング・ゲートに蓄積される電荷
を保持するため、トンネル酸化物は比較的肉厚である。
その結果、セルのプログラムや消去には１００μ秒程度
の長い時間が必要となる。さらに、電子がフローティン
グゲートのトンネルをオン／オフできるようにするた
め、大きなバイアスがバリア両端に印加される。

【０００６】プログラム・サイクルの間、チャンネルか
らフローティング・ゲートへのトンネリングは、チャン
ネルを通る際に電子が「加熱される」ことと、トンネル
・バリアの実効高さがチャンネルとトンネル・バリアの
界面でのバンド屈曲により減少することに助けられてい
る。これらのプロセスの実質的な結果として、電子が熱
電子としてトンネル・バリアにぶつかりトンネル電流が
大幅に増加する。

【０００７】熱電子は格子と熱平衡にない電子のこと
で、フェルミ・エネルギーよりｋ_bＴの数倍高いエネル
ギーを有している。ここでｋ_bはボルツマン定数、Ｔは
絶対温度で計った格子温度である。

【０００８】他方で、消去サイクルの間、フローティン
グ・ゲートからトンネリングする電子はこれらのプロセ
スの恩恵を受けずトンネル・バリアを通る電子の輸送は
ファウラー＝ノルトハイム・トンネル効果によるものだ
けである。結果として、情報の消去にさらに高いバイア
スが必要になる。ファウラー＝ノルトハイム・トンネル
電流は熱電子トンネル電流より小さいので、消去のほう
がプログラミングより時間がかかる。つまり、消去サイ
クルがセルの動作速度を制限している。

【０００９】

【発明が解決しようとする課題】本発明は高い動作バイ
アスと遅い動作の問題を解決しようとするものである。

【００１０】

【課題を解決するための手段】本発明によれば、電荷キ
ャリアのための経路と、電荷キャリアを蓄積して前記経
路の導電性を変化させる場を発生させるノードと、蓄積
された電荷キャリアを熱電荷キャリアに変換して電荷キ
ャリアが所定の電圧構成に応じて前記ノードから離れら
れるようにする手段とを含むメモリ装置が提供される。

【００１１】本発明の装置はセルに蓄えられた情報が小
さい印加バイアスで消去できる利点を有している。

【００１２】本装置はまた、電荷キャリアがトンネリン
グして前記ノードに到達できるようにする第１のトンネ
ル・バリアを含み、さらにはソース及びドレイン領域も
含む。離れる電荷キャリアはソース又はドレイン領域の
一方に進入する。本装置は又前記ノードの充放電を制御
するように動作可能な制御電極をさらに含むことができ
る。

【００１３】変換手段は前記電圧構成が存在しない時に
前記ノードから電荷キャリアが離れるのを防止するよう
に構成される。

【００１４】変換手段は半導体材料を含み得る熱電荷ダ
イオードを含む。半導体材料はシリコンであっても良
い。

【００１５】半導体は不純物を拡散させ、不純物濃度は
１０¹⁷ｃｍ^-3未満で良い。

【００１６】不純物は電子を供与する元素たとえばリン
や砒素を含み得る。

【００１７】不純物は電子を受容する元素たとえばホウ
素を含み得る。

【００１８】変換手段はさらに第２のトンネル・バリア
を含むことができる。第１と第２のトンネル・バリアは
一体構造とすることができる。第２のトンネル・バリア
は二酸化シリコン、窒化シリコン、又は窒素酸化シリコ
ンを含み、２ないし１０nmの厚みを有する。

【００１９】電荷キャリアは第１のトンネル・バリアか
らノードへ進入し第２のトンネル・バリアから出る。

【００２０】変換手段は拡散バリアを含む。拡散バリア
は窒化シリコンを含み拡散バリアの厚みは０．５ないし
３nmの間である。

【００２１】第１のトンネル・バリアは前記ノードと前
記チャンネルの間に配置される。

【００２２】電荷キャリアは異なる電圧構成に応じて前
記ノードへ移動する。電荷キャリアは前記チャンネルか
ら前記第１のトンネル・バリアを通って移動する。

【００２３】変換手段とノードは一体化することができ
る。

【００２４】本発明によれば、電荷キャリアのための経
路と、電荷キャリアを蓄積して前記経路の導電性を変化
させる場を発生させるノードと、所定の電圧構成に応答
するのでない限り第１または第２のルートに沿って前記
ノードへ電荷キャリアが進入する又は出るのを防止する
ためのトンネル・バリアとを含み、前記ノードは所定の
電圧構成に応答するのでない限り前記第２のルートに沿
って電荷キャリアが前記ノードへ進入する又は出るのを
防止するための追加手段を含むようなメモリ装置がさら
に提供される。動作電圧は、通常のフラッシュメモリ装
置用の１２Ｖから本発明の例では６Ｖへ減少することが
できる。

【００２５】本発明は薄いトンネル酸化物を使用できる
と言う利点を有し、電荷保持時間を妥協することなくプ
ログラム及び消去時間を早めることができる。プログラ
ム及び消去時間は通常のフラッシュメモリ装置での１０
０μ秒から本発明の１００ナノ秒へ減少できる。

【００２６】本装置はゲート・バイアスを制御電極へ印
加し、ドレイン・バイアスをドレイン領域へ印加し、ソ
ース・バイアスをソース領域へ印加することを含む方法
により動作させることができる。

【００２７】ゲート・バイアスの印加はゲート・バイア
スを０Ｖに設定しドレイン・バイアス又はソース・バイ
アスのどちらかを６Ｖに設定することを含む。

【００２８】本発明によれば、電荷キャリアのための経
路と、前記経路の導電性を変化させる電場を発生する電
荷キャリアを蓄積するためのノードとを含むメモリ装置
の動作方法がさらに提供され、本方法は蓄積されたキャ
リアを熱電荷キャリアに変換して前記電荷キャリアが所
定の電圧構成に応答して前記ノードから離れられるよう
にすることを含む。

【００２９】本発明によれば、電荷キャリアのための経
路と、前記経路の導電性を変化させる電場を発生する電
荷キャリアを蓄積するためのノードと、蓄積されたキャ
リアを熱電荷キャリアに変換して前記電荷キャリアが所
定の電圧構成に応答して前記ノードから離れられるよう
にするための熱電荷ダイオードとを含むメモリ装置が提
供される。

【００３０】

【発明の実施の形態】フラッシュメモリ・セル装置レイアウト図１を参照すると、従来技術のフラッシュメモリ・セル
が断面で図示してある。メモリ・セルはｐ型シリコン
（Ｓｉ）基板１上に形成される。基板表面に横方向に配
置されているのがソース領域及びドレイン領域２，３
で、これらはチャンネル４と接触するために使用され
る。スタックされたゲート構造はチャンネル４での導通
を制御するために用いる。スタックされたゲート構造
は、チャンネル４とソース及びドレイン領域２，３の一
部の上に延在するトンネル・バリア５を含み、フローテ
ィング・ゲート６がその上に構成されて電荷貯蔵ノード
として機能する。スタックされたゲート構造はさらに制
御ゲート誘電体７も含み、これは制御ゲート８、被覆酸
化物９、一対の酸化物スペーサ側壁１０ａ、１０ｂから
絶縁するようにフローティング・ゲート６の上に形成さ
れる。

【００３１】トンネル・バリア５は二酸化シリコン（Ｓ
ｉＯ₂）を含み１０nmの厚みを有する。フローティング
・ゲート６は３０nmのｎ型多結晶シリコン（ｐｏｌｙ−
Ｓｉ）を含む。制御ゲート誘電体７はＳｉＯ₂を含み厚
み２０nmである。制御ゲート８は６０nmのｎ型多結晶シ
リコンを含む。被覆酸化物９の厚みは４０nmで酸化物ス
ペーサ１０ａ、１０ｂの各々は横方向の厚み４０nmを有
する。

【００３２】セルは書き込み（Ｗ）経路と消去（e）経
路に沿ってトンネル酸化物を通ってフローティング・ゲ
ートをトンネリングする電子によりプログラムされたり
消去されたりする。装置の動作従来技術フラッシュメモリ・セルのプログラミング及び
消去について説明する。

【００３３】電圧Ｖ_G＝１２Ｖを制御ゲート８に印加
し、ドレイン３には電圧Ｖ_D＝６Ｖを印加し、ソース２
は接地することにより、セルはバイナリ・データ「１」
がプログラムされる。チャンネル熱電子注入（ＣＨＥ
Ｉ）とドレインなだれ熱キャリア注入（ＤＡＨＣＩ）と
の組み合わせにより、チャンネル４からトンネル酸化物
５を通って電子がトンネルする。電子の注入はチャンネ
ル４が高電圧で反転するためとチャンネル４の高い電場
により電子が「加熱されている」ことから導通バンドエ
ッジより充分に高いエネルギーを有しているため比較的
容易である。

【００３４】熱電子は格子と熱平衡になくフェルミ・エ
ネルギーよりｋ_bＴの数倍のエネルギーを有する電子
で、ｋ_bはボルツマン定数、又Ｔは絶対温度で計った格
子温度である。

【００３５】プログラムしたら、制御及びドレイン・バ
イアスを取り除く。トンネル・バリア５が実効絶縁体で
あるためとチャンネル４が空乏状態にあるため電子はフ
ローティング・ゲート６上に緊密に保持される。しか
し、ソース及びドレイン領域２，３は空乏状態ではな
い。フローティング・ゲート６からソース及びドレイン
領域２，３への電荷の漏洩は充分に厚いトンネル・バリ
ア５を備えることで防止する。

【００３６】情報を消去するには電圧Ｖ_S＝１２Ｖをソ
ース２に印加し、制御ゲート８を接地してドレイン４を
フロートさせる。電子はフローティング・ゲート６から
ファウラー＝ノルトハイム・トンネリング効果によりソ
ース２へ伝播する。

【００３７】フローティング・ゲート６を充電又は放電
するのに必要な時間ｔ_program/eras _eはフローティング
・ゲート／ソース（ドレイン）電流Ｉに反比例し、ここ
でＱ_F _Gはフローティング・ゲート６上の電荷とすると、

【００３８】

【数１】つまりファウラー＝ノルトハイム・トンネリング電流が
熱電子注入電流より小さいためセルの消去が遅くなる。

【００３９】セルの動作速度は、消去時間を減少できれ
ば改善される。消去時間は消去電流Ｉ_eraseを増加させ
ることにより減少可能である。これを実現する一つの方
法は消去サイクルの間に高い印加バイアスを使用するこ
とである。しかし、大きなバイアスを使用することはト
ンネル・バリア５のブレークダウンを招くため実用的で
はない。

【００４０】もう一つの方法は、もっと薄いトンネル・
バリア５を用いることである。ファウラー＝ノルトハイ
ム・トンネル電流の大きさはトンネル・バリア５の厚み
に強く依存する。つまり、薄いトンネル・バリアを使用
することで消去時間を有意に減少できる。しかし、薄い
トンネル・バリアではフローティング・ゲート６の電荷
保持時間も減少しメモリの有効性が劣化する。

【００４１】本発明は速度と電圧両方の問題を解決しよ
うとするものである。

【００４２】第１の実施例装置レイアウト図２を参照すると、本発明の第１の実施例は断面で示し
たフラッシュメモリ・セルである。メモリ・セルはｐ型
Ｓｉ基板１１の上に形成される。基板表面に横方向に配
置されているのはソース及びドレイン領域１２，１３
で、これらはチャンネル１４と接触するために使用され
る。スタックされたゲート構造はソース及びドレイン領
域１２，１３の間のチャンネル１４での導通を制御する
ために用いられる。スタックされたゲート構造はトンネ
ル・バリア１５を含み、これはチャンネル１４と、ソー
ス及びドレイン領域１２，１３の一部の上に延在する。

【００４３】ゲート構造はさらに断面がＴ字状でソース
及びドレイン領域１２，１３の間のチャンネル１４での
導通を制御する電場を発生するための電荷を選択的に貯
蔵するノードとして機能するフローティング・ゲート１
６を含む。ゲート構造はトンネル・バリア１５上に配置
された第１と第２の側面に位置する固有ポリシリコン領
域１７ａ、１７ｂも含む。第１と第２の絶縁酸化物１８
ａ、１８ｂはＴ字状のゲート１６の縦棒と、第１と第２
の固有領域１７ａ、１７ｂ各々との間に配置される。第
１と第２の拡散バリア１９ａ、１９ｂはＴ字状フローテ
ィング・ゲート１６の腕の下側と、第１及び第２の固有
領域１７ａ、１７ｂ各々の間に配置される。スタックさ
れたゲート構造はさらに制御ゲート誘電体２０も含み、
これはフローティング・ゲート１６の上部から制御ゲー
ト２１を絶縁する。スタックされたゲート構造はさらに
被覆酸化物層２２と一対の酸化物スペーサ側壁２３ａ、
２３ｂも含む。

【００４４】トンネル・バリア１５はＳｉＯ₂を含み４n
mの厚みを有する。フローティング・ゲート１６はｎ型
ポリシリコンを含み６０nmの厚みを有する。固有ポリシ
リコン領域１７ａ、１７ｂは３０nmの厚みを有する。絶
縁酸化物１８ａ、１８ｂは側面厚みが１０nmである。拡
散バリア１９ａ、１９ｂはＳｉ₃Ｎ₄を含み１nmの厚みを
有する。拡散バリア１９ａ、１９ｂはｎ型フローティン
グ・ゲート領域１６から固有ポリシリコン領域１７ａ、
１７ｂへの不純物原子の移動を防止するものである。制
御ゲート誘電体２０は２０nmのＳｉＯ₂を含む。制御ゲ
ート２１は６０nmのｎ型ポリシリコンを含む。被覆酸化
物層２２は厚み４０nm、また酸化物スペーサ２３ａ、２
３ｂは側面厚み４０nmを有する。

【００４５】第１の拡散バリア１９ａ、第１の固有層１
７ａ、トンネル・バリア１５はソース領域１２上に第１
のシリコン・ヘテロ構造熱電子ダイオード２４ａを形成
する。同様に、第２の拡散バリア１９ｂ、第２の固有層
１７ｂ、トンネル・バリア１５はドレイン領域１３上に
第２のシリコン・ヘテロ構造熱電子ダイオード２４ｂを
形成する。

【００４６】消去サイクルの間、Ｔ字状フローティング
・ゲート１６からソース及びドレイン領域１２，１３へ
の電子輸送は熱電子ダイオード２４ａ、２４ｂによるト
ンネル・バリア１５を介しての熱電子注入により増大す
る。

【００４７】他の時点で、ソース及びドレイン領域１
２，１３からＴ字状フローティング・ゲート１６へ又そ
の逆方向への電子輸送は抑圧されるが、これはダイオー
ド２４ａ、２４ｂの固有ポリシリコン領域１７ａ、１７
ｂが空乏化するためで、これによりさらにバリアが形成
される。

【００４８】シリコン・ヘテロ構造熱電子ダイオード２
４ａ、２４ｂの特性について説明する。

【００４９】図３を参照すると、電圧Ｖが両端に印加さ
れるシリコン・ヘテロ構造熱電子ダイオード２４ａの模
式的導通バンド・エッジ・プロファイルが図示してあ
る。図３において、横軸は成長軸に沿った距離（ｙ）を
表わし、縦軸は電子エネルギー（Ｅ）を表わす。バンド
・エッジ・プロファイルは厚みｄ_s＝１nmの拡散バリア
１９ａ、厚みＬ＝３０nmの固有ポリシリコン層１７ａ、
厚みｄ_m＝４nmのトンネル・バリア１５を含む。拡散バ
リア１９ａはｎ型ポリシリコン・フローティング・ゲー
ト１６から固有ポリシリコン層１７ａへの不純物の移動
を防止する。たとえば低温成長により拡散が抑圧できれ
ば、拡散バリア１９ａは不要であることが当業者には理
解されよう。

【００５０】印加バイアスがゼロ、Ｖ＝０Ｖから開始す
ると、シリコン・ヘテロ構造熱電子ダイオード２４ａ両
端のバイアスは大きさが増加するので、印加バイアスの
ほとんどは固有層１７ａ両端で低下する。電流はトンネ
ル・バリア１５を通るトンネル効果により制限され電子
が固有層１７ａとトンネル・バリア１５の界面で固有層
１７ａ内部に蓄積される。トンネル・バリア１５を通る
バイアスが増加すると、トンネル効果電子の温度が徐々
に増加する。このプロセスは閾値バイアスＶ_T＝６．２
Ｖで急激な電流増加が発生するまで持続する。閾値バイ
アスでは、固有領域１７ａ内部の電子全個体数は有意に
低下し、そのためトンネル・バリア１５のエネルギーが
さらに下がることになり、電流の増加が起こる。この正
のフィードバック機構は低電流状態から高電流状態へ電
流を切り換える。さらに、電子の温度が有意に上昇す
る。電子はトンネル・バリア１５を横断して注入され
る。電流は熱電流成分が大部分を占めるようになるが、
これはバリアの厚みには比較的低感度である。つまり、
閾値電圧Ｖ_T以上では、ダイオード２４ａがフローティ
ング・ゲート１６からトンネル・バリア１５を通りソー
スへの熱電子の流れを発生させる。装置の動作図２に図示したフラッシュメモリ・セルのプログラミン
グと消去について説明する。

【００５１】セルはゲート電圧バイアス２５を用いて制
御ゲート２１へ電圧Ｖ_G＝６Ｖを印加し、ドレイン電圧
バイアス２６を用いてドレイン１３へ電圧Ｖ_d＝５Ｖを
印加し、電圧バイアス２７を用いてソース領域１２を接
地することによりバイナリ・データ「１」がプログラム
される。電子はチャンネル１４からのチャンネル熱電子
注入（ＣＨＥＩ）とドレインなだれ熱キャリア注入（Ｄ
ＡＨＣＩ）の組み合わせによりトンネル・バリア１５を
通りフローティング・ゲート１６へトンネルする。電子
注入が比較的容易だが、これはチャンネル１４が高電圧
反転するためと導通バンドエッジより充分に高いエネル
ギーを有するように電子がチャンネル１４の高圧電場に
より「加熱される」ためである。

【００５２】プログラムされると、制御及びドレイン・
バイアス２５，２６を除去する。電子は固有ポリシリコ
ン領域１７ａ、１７ｂとチャンネル１４が空乏化するの
でフローティング・ゲート１６に緊密に保持される。つ
まり、図１の従来技術の装置で使用されるトンネル・バ
リア５に比べて薄いトンネル・バリア１５を使用した場
合であっても、フローティング・ゲート１６に貯蔵され
る電子には、ソース又はドレイン領域１２，１３へ簡単
にリークする経路がないことになる。

【００５３】セルはソース電圧バイアス２７を用いてソ
ース１２へ電圧Ｖ_S＝６Ｖを印加し、制御ゲート２１を
接地してドレイン１３がフロートできるようにすること
で消去される。電圧閾値Ｖ_Tを越えるバイアスが第１の
シリコン・ヘテロ構造熱電子ダイオード２４ａ両端に現
われる。熱電子ダイオード２４ａは大電流状態に切り替
わる。トンネル・バリア１５を挟んでフローティング・
ゲート１６からソース１２へのトンネル効果が優勢な熱
電子となり従来技術の装置に見られるよりも大幅に高
い。つまり消去時間ｔ_eraseは従来技術装置と比べて大
幅に速くなる。装置の製造ｐ型シリコン基板１１を使用して、トンネル・バリア１
５を形成するＳｉＯ₂トンネル・バリア層１５’が８５
０℃での乾式酸化により成長する。ＳｉＯ₂トンネル・
バリア層１５‘の厚みは４nmである。供給ガスとしてシ
ラン（ＳｉＨ₄）を使用することで、厚み３０nmでＮＩ
＝１０¹⁶ｃｍ^-3の背景濃度を有する固有ポリシリコン層
（図示していない）を低圧化学蒸着（ＬＰＣＶＤ）によ
り蒸着する。

【００５４】表面は従来の光学的リソグラフ技術を使用
してパターン形成しＣＦ４反応性イオン・エッチング
（ＲＩＥ）を用いて固有ポリシリコン層の一部を除去し
第１と第２の固有ポリシリコン層１７ａ’、１７ｂ’を
残す。第１の絶縁ＳｉＯ₂層１８’は供給ガスとしてＳ
ｉＨ₄及び酸化窒素（Ｎ₂Ｏ）を使用するプラズマ化学蒸
着法（ＰＥＣＶＤ）により蒸着する。第１の絶縁ＳｉＯ
₂層１８’は１０nmである。対応する構造を図４（ａ）
に図示してある。

【００５５】第１の絶縁ＳｉＯ₂層１８’はＣＦ３／Ａ
ｒＲＩＥを用いて非等方性ドライエッチングにより残り
の側壁１８ａ、１８ｂを残す。

【００５６】Ｓｉ₃Ｎ₄拡散バリア１９ａ’、１９ｂ’
は、アンモニア雰囲気中で固有ポリシリコン層１７
ａ’、１７ｂ’の熱窒化により成長する。拡散バリア１
９ａ’、１９ｂ’の厚みは１nmである。ｎドーピング・
ポリシリコン１６’の第１の層は供給ガスとしてＳｉＨ
₄とホスフィン（ＰＨ₃）を使用してＬＰＣＶＤ法により
蒸着する。ｎドーピング・ポリシリコン層１６’は厚さ
１００nmで、濃度Ｎ_p＝１０² ⁰ｃｍ^-3にリンをドーピン
グする。ｎドーピング・ポリシリコン層１６’は化学機
械的研磨により３０nmまで薄くする。こうして得られた
構成を図４（ｂ）に示す。

【００５７】第２の絶縁ＳｉＯ₂層２０’は供給ガスと
してＳｉＨ₄とＮ₂Ｏを用いたＰＥＣＶＤ法により蒸着す
る。第２の絶縁ＳｉＯ₂層２０’の厚みは２０nmであ
る。第２のｎ型ポリシリコン層２１’はＳｉＨ₄とＰＨ₃
を用いるＬＰＣＶＤ法により蒸着する。第２のｎ型ポリ
シリコン層２１’の厚みは６０nmでＮ_p＝１０²⁰ｃｍ^-3
の濃度までＰをドーピングする。第３の絶縁ＳｉＯ₂層
２２’はＳｉＨ₄とＮ₂Ｏを供給ガスとして用いるＰＥＣ
ＶＤ法により蒸着する。第３の絶縁ＳｉＯ₂層２２’の
厚みは４０nmである。対応する構造を図４（ｃ）に示
す。

【００５８】図４（ｃ）に図示した構造は従来の光学的
リソグラフを用いてパターン形成し、基板１１までＣＦ
４及びＣＨＦ₃／Ａｒの連続ドライエッチングでエッチ
ングする。第４の絶縁ＳｉＯ₂層（図示していない）は
ＳｉＨ₄とＰＨ₃を用いるＰＥＣＶＤ法により蒸着する。
第４の絶縁ＳｉＯ₂層の厚みは４０nmである。第４の絶
縁ＳｉＯ₂層はＣＨＦ₃／ＡｒＲＩＥを用いる非等方性ド
ライエッチングを行なって図５（ａ）に図示したように
ＳｉＯ₂スペーサ層２３ａ、２３ｂを残す。

【００５９】砒素イオンを用いるイオン注入を用いて図
５（ｂ）に示したようにソース領域１２とドレイン領域
１３を形成する。イオン注入は熱間アニーリングで活性
化する。第２の実施例装置レイアウト図６を参照すると、本発明の第２の実施例が断面で図示
してある。メモリ・セルはｐ型シリコン基板２８上に形
成される。基板２８の表面に横方向に配置してあるのは
ソース２９とドレイン３０領域で、これらはチャンネル
３１との接触に使用される。ゲート構造はチャンネル３
１とソース２９，ドレイン３０領域の一部の上に配置す
る。ゲート構造はトンネル・バリア３２を含み、その上
にフローティング・ゲート３３が蒸着されてチャンネル
３１の導通を制御する電場を発生する電荷を選択的に貯
蔵するノードとして機能し、また拡散バリア３５ａ、３
５ｂによりフローティング・ゲート３３から隔離された
第１と第２の側面ポリシリコン固有領域３４ａ、３４ｂ
を含む。制御ゲート誘電体３６はフローティング・ゲー
ト３３の上に延在して制御ゲート３７からフローティン
グ・ゲート３３を絶縁する。被覆酸化物３８は制御ゲー
ト３７の上に延在する。共形酸化物３９がゲート構造を
被覆する。

【００６０】トンネル・バリア３２は厚さ４nmのＳｉＯ
₂を含み、これがフローティング・ゲート３３からチャ
ンネル３１を絶縁する。フローティング・ゲート３３は
厚さ６０nmでｎ型ポリシリコンを含む。拡散バリア３５
ａ、３５ｂはＳｉ₃Ｎ₄を含みいずれかの側面で固有ポリ
シリコン領域３４ａ、３４ｂからフローティング・ゲー
ト３３を絶縁するようにフローティング・ゲート３３の
側壁に蒸着される。拡散バリア３５ａ、３５ｂはドーピ
ングしたフローティング・ゲート３３から固有ポリシリ
コン領域３４ａ、３４ｂへの不純物の浸透を防止する。
制御ゲート誘電体３６は２０nmのＳｉＯ₂を含み、６０n
m厚のｎ型ポリシリコンを含む制御ゲート３７からフロ
ーティング・ゲート３３を絶縁する。被覆酸化物３８と
共形酸化物３９の厚みは４０nmである。

【００６１】第１の拡散バリア３５ａ、第１の固有層３
４ａ、トンネル・バリア３２がソース領域２９の上に第
１のシリコン・ヘテロ構造熱電子ダイオード４０ａを形
成する。同様に、第２の拡散バリア３５ｂ、第２の固有
層３４ｂ、トンネル・バリア３２がドレイン領域３０の
上に第２のシリコン・ヘテロ構造熱電子ダイオード４０
ｂを形成する。装置の動作図６に図示したフラッシュメモリ・セルのプログラミン
グと消去は図２に図示したフラッシュメモリ・セルに関
して前述したことと同一である。装置の製造図７（ａ）、（ｂ）及び図８（ａ）を参照して、図６に
図示したフラッシュメモリ・セルの製造方法を説明す
る。

【００６２】ｐ型シリコン基板２８を使用して、ＳｉＯ
₂トンネル・バリア層３２’を８５０℃で乾式酸化によ
り成長させる。ＳｉＯ₂トンネル・バリア層３２’の厚
みは４nmである。第１のｎ型ポリシリコン層３３’はＳ
ｉＨ₄とＰＨ₃を用いるＬＰＣＶＤ法により蒸着する。第
１のｎ型ポリシリコン層３３’は厚み３０nmで、Ｎ_p＝
１０²⁰ｃｍ^-3の濃度までＰをドーピングする。

【００６３】第１の絶縁ＳｉＯ₂層３６’はＳｉＨ₄とＮ
₂Ｏを使用するＰＥＣＶＤ法により蒸着する。第１の絶
縁ＳｉＯ₂層３６’の厚みは２０nmである。第２のｎ型
ポリシリコン層３７’はＳｉＨ₄とＰＨ₃を用いるＬＰＣ
ＶＤ法により蒸着する。第２のｎ型ポリシリコン層３
７’の厚みは６０nmでＮ_p＝１０²⁰ｃｍ^-3の濃度までＰ
をドーピングする。第２の絶縁ＳｉＯ₂層３８’はＳｉ
Ｈ₄とＮ₂Ｏを使用するＰＥＣＶＤ法により蒸着する。第
２の絶縁ＳｉＯ₂層３８’の厚みは４０nmである。こう
して得られた構造を図７（ａ）に示す。

【００６４】図７（ａ）に図示した構造は従来の光学的
リソグラフを用いてパターン形成しトンネル・バリア層
３２’までＣＦ４及びＣＨＦ₃／Ａｒ連続ドライエッチ
ングによりエッチングする。

【００６５】Ｓｉ₃Ｎ₄拡散バリア３５ａ、３５ｂはアン
モニア雰囲気中でフローティング・ゲート３３の側壁の
熱窒化により成長させる。固有ポリシリコン層（図示し
ていない）はＳｉＨ₄を用いるＬＰＣＶＤ法により蒸着
する。固有ポリシリコン層は厚み３０nmでＮI＝１０¹⁶
ｃｍ^-3の背景不純物濃度を有する。非等方性ＣＦ４ＲＩ
Ｅを用いて固有ポリシリコン層を除去し図７（ｂ）に図
示したように側壁部分３４ａ、３４ｂを残す。

【００６６】共形ＳｉＯ₂層３９は８５０℃での乾式酸
化により形成する。共形ＳｉＯ₂層３９は厚さ４０nmで
ある。構造をエッチングして共形ＳｉＯ₂層３９とＳｉ
Ｏ₂トンネル・バリア層３２’を除去し図８（ａ）に図
示したような構造を作成する。

【００６７】砒素イオンを用いるイオン注入を用いて図
８（ｂ）に図示したようなソース２９及びドレイン３０
領域を形成する。注入は熱アニーリングにより活性化す
る。

【００６８】トンネル・バリアとして他の材料が使用で
きること、又熱電子ダイオードが異なる構成で形成し得
ることが理解されよう。トンネル・バリアの材料と厚み
を選択する手順について後述する。

【００６９】図９を参照すると、両端に電圧Ｖが印加さ
れる一般化したシリコン・ヘテロ構造熱電子ダイオード
４１の模式的導電バンド・エッジ・プロファイルが図示
してある。バンド・エッジ・プロファイルは厚みｄ_sの
ソース・バリア４２、厚みＬのトランジット層４３、厚
みｄ_mのメインバリア４４を含む。これらの層は図３に
図示した拡散バリア１９ａ、固有層１７ａ、トンネル・
バリア１５の各々に相当する。ソース・バリア４２を含
めなくとも良いことは理解されよう。

【００７０】図１０を参照すると、印加バイアスについ
て、電流密度ｊ（図１０（ａ））、電流密度ｎ（図１０
（ｂ））、トランジット層４３とメインバリア４４の間
の界面での電子温度Ｔ（図１０（ｃ））の依存性が図示
してある。この例では、ソース・バリア４２は厚み１nm
のＳｉ₃Ｎ₄を含み、トランジット層４３は背景ドーピン
グ濃度１０¹⁵ｃｍ^-3で厚み１００nmを有する固有ポリシ
リコンを含み、メインバリア４４は厚み３．５nmのＳｉ
₃Ｎ₄を含む。電流の急激な増加はほぼ１．７Ｖの印加電
圧で発生する。電流が増加する際、電子温度が上昇しト
ランジット層４３の堆積電子数が減少する。これにより
電流の更なる増加が起こる。この正のフィードバック機
構が低電流状態から大電流状態へ電流を切り換える。

【００７１】図１１を参照すると、バリア厚みに対する
電流の依存性が図示してある。印加電圧が低いと、電流
は純粋にトンネル効果によって決定されるので、メイン
バリア４４の厚みに強く依存する。しかし、遷移後に
は、高い電子温度のため熱電子電流成分が大多数になる
ことから、電流はメインバリア４４の厚みには弱く依存
するだけである。図１２を参照すると、電流が負の微分
抵抗領域に進入する遷移電圧Ｖ_tを電流密度に対してプ
ロットしてある。図示したように、Ｓｉ₃Ｎ₄はおよそ３
Ｖの低電圧動作にもっとも適している。ＳｉＯ₂を含む
メインバリアの場合には、動作電圧はおよそ６Ｖであ
る。

【００７２】本発明の第１の実施例では、スタックした
ゲート構造の寸法は０．２×０．２μｍ²（４０×１０
^-15ｍ²）である。フローティング・ゲート１６に貯蔵さ
れる電荷は０．３ｆＣである。１０年の保持時間を有す
るためには、低印加電圧での電流密度は１０^-11Ａｍ^-2
未満でなければならず、この条件はトンネル・バリア１
５が７nmのＳｉ₃Ｎ₄、５nmのＳｉＯＮ、又は４nmのＳｉ
Ｏ₂から作成された場合に満たされる。オン電流はおよ
そ１０⁶Ａｍ^-2で、ほぼ１００ナノ秒の消去時間が得ら
れる。

【００７３】したがって、ＳｉＯ₂トンネル・バリア１
５の代わりに、ＳｉＯＮ又はＳｉ₃Ｎ ₄トンネル・バリア
を使用でき、これらバリアの厚みは各々５及び７nmであ
ることが理解されよう。こうしたバリアはプラズマ化学
蒸着法（ＰＥＣＶＤ）又は低圧化学蒸着法（ＬＰＣＶ
Ｄ）を用いて蒸着することができる。

【００７４】前述の実施例には多くの変更を成し得るこ
とが理解されよう。たとえば、熱電子ダイオードとフロ
ーティング・ゲートは同じトンネル・バリアを共有しな
くて良いことが理解されよう。さらに、熱電子ダイオー
ドは拡散バリアを有する必要がない。非化学量論混合物
を有する窒化シリコンを使用することもできる。固有シ
リコンを用いる代わりに、低ドーピングシリコンを使用
できる。アモルファス又は結晶シリコンを適宜多結晶シ
リコンの代わりに使用しても良い。その他の誘電体たと
えば酸化物／窒化物／酸化物（ＯＮＯ）、Ｔａ₂Ｏ₅、又
はＴｉＯ₂層などを使用できる。さらに、ＣＶＤの他の
方法やその他の供給ガスを使用できる。情報は電子でな
く正孔（又はホール）によって表現することができる。
化学的機械的研磨以外の方法を用いて層の薄切を行なう
ことができる。

【図面の簡単な説明】

【図１】従来技術の装置の断面図である。

【図２】本発明の第１の実施例の断面図である。

【図３】シリコン・ヘテロ構造熱電子ダイオードの導通
バンド・エネルギー準位図である。

【図４】本発明の第１の実施例の製造工程を示す図であ
る。

【図５】図４に示す製造工程に続く本発明の第１の実施
例のさらなる製造工程を示す図である。

【図６】本発明の第２の実施例の断面図である。

【図７】本発明の第２の実施例の製造工程を示す図であ
る。

【図８】図７に示す製造工程に続く本発明の第２の実施
例のさらなる製造工程を示す図である。

【図９】一般的なシリコン・ヘテロ構造熱電子ダイオー
ドの導通バンド・エネルギー準位図である。

【図１０】各々電流密度、電子密度、及び電子温度対シ
リコン・ヘテロ構造熱電子ダイオードに印加されるバイ
アスのグラフを示す図である。

【図１１】電流密度対シリコン・ヘテロ構造熱電子ダイ
オードの異なる主バリア厚で印加されるバイアスのグラ
フ、及び電流密度対シリコン・ヘテロ構造熱電子ダイオ
ードの異なるソース・バリア厚で印加されるバイアスの
グラフを示す図である。

【図１２】遷移電圧対シリコン・ヘテロ構造熱電子ダイ
オードの異なる種類のバリア及び厚みでの電流密度のグ
ラフを示す図である。

【符号の説明】

１２…ソース領域、１３…ドレイン領域、１４…チャン
ネル、１５…トンネル・バリア、１６…フローティング
・ゲート、１７ａ、１７ｂ…固有ポリシリコン領域、１
８ａ、１８ｂ…第１と第２の絶縁酸化物、１９ａ、１９
ｂ…第１と第２の拡散バリア、２０、２１…制御ゲート
誘電体、２２…被覆酸化物層、２３ａ、２３ｂ…酸化物
スペーサ側壁、２４ａ、２４ｂ…第１及び第２のシリコ
ン・ヘテロ構造熱電子ダイオード。

Claims

【特許請求の範囲】

【請求項１】電荷キャリアのための経路（１２，１３，
１４；２９，３０，３１）と、電荷キャリアを蓄積して
前記経路の導電性を変化させる場を作成するためのノー
ド（１６，３３）とを含み、蓄積された電荷キャリアを
熱電荷キャリアに変換して前記電荷キャリアが所定の電
圧構成に応答して前記ノードから出られるようにする
（ｅ）ための手段（１７ａ，１７ｂ；３４ａ，３４ｂ）
を有することを特徴とするメモリ装置。
【請求項２】請求項１のメモリ装置において、電荷キャ
リアがトンネリングして前記ノード（１５；３２）へ到
達する第１のトンネル・バリアをさらに含むことを特徴
とするメモリ装置。
【請求項３】請求項１又は２のメモリ装置において、ソ
ース及びドレイン領域（１２，１３；２９，３０）をさ
らに含むことを特徴とするメモリ装置。
【請求項４】請求項３のメモリ装置において、前記ノー
ドから出てくる電荷キャリア（ｅ）が前記ソース又はド
レイン領域（１２，１３；２９，３０）のいずれかに進
入することを特徴とするメモリ装置。
【請求項５】請求項１から４のいずれかのメモリ装置に
おいて、前記ノード（２１；３７）の充電と放電を制御
するように動作可能な制御電極をさらに含むことを特徴
とするメモリ装置。
【請求項６】請求項１から５のいずれかのメモリ装置に
おいて、前記変換手段は前記電圧構成が存在しない場合
に前記ノードから電荷キャリアが飛び出すのを防止する
ように構成されるメモリ装置。
【請求項７】請求項１から６のいずれかのメモリ装置に
おいて、前記変換手段は熱電荷ダイオード（２４ａ，２
４ｂ；４０ａ，４０ｂ）を含むことを特徴とするメモリ
装置。
【請求項８】請求項７のメモリ装置において、前記変換
手段（２４ａ，２４ｂ；４０ａ，４０ｂ）は半導体材料
（１７ａ，１７ｂ；３４ａ，３４ｂ）を含むことを特徴
とするメモリ装置。
【請求項９】請求項８のメモリ装置において、前記半導
体材料（１７ａ，１７ｂ；３４ａ，３４ｂ）がシリコン
であることを特徴とするメモリ装置。
【請求項１０】請求項９のメモリ装置において、前記半
導体（１７ａ，１７ｂ；３４ａ，３４ｂ）が不純物でド
ーピングされることを特徴とするメモリ装置。
【請求項１１】請求項１０のメモリ装置において、前記
不純物の濃度が１０¹⁷ｃｍ^-3未満であることを特徴とす
るメモリ装置。
【請求項１２】請求項９又は１０のメモリ装置におい
て、前記不純物が電子を供与する元素を含むことを特徴
とするメモリ装置。
【請求項１３】請求項１２のメモリ装置において、前記
供与体がリンであることを特徴とするメモリ装置。
【請求項１４】請求項１２のメモリ装置において、前記
供与体が砒素であることを特徴とするメモリ装置。
【請求項１５】請求項９又は１０のメモリ装置におい
て、前記不純物が電子を受容する元素を含むことを特徴
とするメモリ装置。
【請求項１６】請求項１５のメモリ装置において、前記
受容体がホウ素であることを特徴とするメモリ装置。
【請求項１７】請求項７から１６のいずれかのメモリ装
置において、前記電荷が電子を含むことを特徴とするメ
モリ装置。
【請求項１８】請求項７から１７のいずれかのメモリ装
置において、前記変換手段（２４ａ，２４ｂ；４０ａ，
４０ｂ）は第２のトンネル・バリア（１５；３２）を含
むことを特徴とするメモリ装置。
【請求項１９】請求項１８のメモリ装置において、前記
第１のバリア（１５；３２）と前記第２のトンネル・バ
リア（１５・３２）が一体化されることを特徴とするメ
モリ装置。
【請求項２０】請求項１８又は１９のメモリ装置におい
て、前記第２のトンネル・バリア（１５；３２）は二酸
化シリコンを含むことを特徴とするメモリ装置。
【請求項２１】請求項１８又は１９のメモリ装置におい
て、前記第２のトンネル・バリア（１５；３２）が窒化
シリコンを含むことを特徴とするメモリ装置。
【請求項２２】請求項１８又は１９のメモリ装置におい
て、前記第２のトンネル・バリア（１５；３２）が酸化
窒化シリコンを含むことを特徴とするメモリ装置。
【請求項２３】請求項１８から２２のいずれかのメモリ
装置において、前記第２のトンネル・バリア（１５；３
２）の厚みが２から１０nmの間であることを特徴とする
メモリ装置。
【請求項２４】請求項１８から２３のいずれかのメモリ
装置において、前記電荷キャリアが前記第２のトンネル
・バリア（１５；３２）を通って前記ノード（１６；３
２）を飛び出す（ｅ）ことを特徴とするメモリ装置。
【請求項２５】請求項１８から２４のいずれかのメモリ
装置において、前記電荷キャリアが前記第１のトンネル
・バリア（１５；３２）を通って前記ノード（１６；３
３）に進入する（ｗ）ことを特徴とするメモリ装置。
【請求項２６】請求項７から２５のいずれかのメモリ装
置において、前記変換手段（２４ａ，２４ｂ；４０ａ，
４０ｂ）が拡散バリア（１９ａ，１９ｂ；３５ａ，３５
ｂ）を含むことを特徴とするメモリ装置。
【請求項２７】請求項２６のメモリ装置において、前記
拡散バリア（１９ａ，１９ｂ；３５ａ，３５ｂ）が窒化
シリコンを含むことを特徴とするメモリ装置。
【請求項２８】請求項２６又は２７のメモリ装置におい
て、前記拡散バリアの厚みが０．５及び３nmの間である
ことを特徴とするメモリ装置。
【請求項２９】請求項２から２８のいずれかのメモリ装
置において、前記第１のトンネル・バリア（１５；３
２）は前記ノード（１６；３３）と前記チャンネル（１
４；３１）の間に配置されることを特徴とするメモリ装
置。
【請求項３０】請求項２から２９のいずれかのメモリ装
置において、電荷キャリアが異なる電圧構成に応答して
前記ノード（１６；３３）へ移動することを特徴とする
メモリ装置。
【請求項３１】請求項３０のメモリ装置において、前記
電荷キャリアは前記チャンネル（１４，３１）から前記
第１のトンネル・バリア（１５，３２）を通って移動す
ることを特徴とするメモリ装置。
【請求項３２】請求項１から３１のいずれかのメモリ装
置において、前記変換手段と前記ノードが一体化される
ことを特徴とするメモリ装置。
【請求項３３】電荷キャリアのための経路（１２，１
３，１４；２９，３０，３１）と、前記経路の導電性を変更する電場を発生するための電荷
キャリアを蓄積するためのノード（１６；３３）と、所定の電圧構成に応答するのでない限り第１または第２
のルートに沿って電荷キャリアが前記ノードに進入する
か又は飛び出すのを防止するためのトンネル・バリア
（１５；３２）とを含み、前記ノードは前記所定の電圧構成に応答するのでない限
り前記第２のルートに沿って電荷キャリアが前記ノード
に進入するか又は飛び出すのを防止するための更なる手
段（１７ａ，１７ｂ；３４ａ，３４ｂ）を含むことを特
徴とするメモリ装置。
【請求項３４】請求項３に依存する場合に請求項５にし
たがってメモリ装置を動作させる方法であって、ゲート
・バイアス（２５）を前記制御電極（２１）に印加し、
ドレイン・バイアス（２６）を前記ドレイン領域（１
３）に印加し、ソース・バイアス（２７）を前記ソース
領域（１２）に印加することを含むことを特徴とする方
法。
【請求項３５】請求項３４のメモリ装置を動作させる方
法において、前記ゲート・バイアス（２５）を印加する
ことは前記ゲート・バイアスを０Ｖにセットし、前記ド
レイン・バイアス（２６）又は前記ソース・バイアス
（２７）を６Ｖにセットすることを特徴とする方法。
【請求項３６】電荷キャリアのための経路（１２，１
３，１４；２９，３０，３１）と、前記経路の導電性を
変更する電場を発生するための電荷キャリアを蓄積する
ためのノード（１６；３３）とを含むメモリ装置を動作
させる方法であって、蓄積されたキャリアを熱電荷キャ
リアに変換して前記電荷キャリアが所定の電圧構成に応
答して前記ノードを飛び出す（ｅ）ようにすることを特
徴とする方法。
【請求項３７】電荷キャリアのための経路（１２，１
３，１４；２９，３０，３１）と、前記経路の導電性を変更する電場を発生するための電荷
キャリアを蓄積するためのノード（１６；３３）と、蓄積された電荷キャリアを熱電荷キャリアに変換して前
記電荷キャリアが所定の電圧構成に応答して前記ノード
を飛び出せるようにする（ｅ）ための熱電荷ダイオード
（２４ａ，２４ｂ；４０ａ，４０ｂ）とを含むことを特
徴とするメモリ装置。